KR100242946B1 - 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명에 의한 박막트랜지스터 및 그 제조방법은, 게이트 전극이 구비된 기판 상에 게이트 절연층과 반도체층을 형성하는 공정과, 상기 반도체층 상에 감광성 유기 절연막 재질의 에치스토퍼 패턴을 형성하는 공정과, 상기 에치스토퍼 패턴을 포함한 반도체층 상에 n+ 반도체층과 소오스/드레인 전극을 형성하는 공정과, 상기 소오스/드레인 전극을 마스크로하여 채널 형성부와 스토리지 커패시터 형성부의 상기 에치스토퍼 패턴 표면이 소정 부분 노출되도록, 상기 n+ 반도체층 및 반도체층을 식각하는 공정과, 상기 에치스토퍼 패턴의 표면 노출부를 제거하는 공정과, 상기 소오스/드레인 전극 표면이 소정 부분 노출되도록, 상기 소오스/드레인 전극과 반도체층을 포함한 게이트 절연층 전면에 보호층을 형성하는 공정 및, 상기 소오스/드레인 전극과 접촉되도록, 상기 보호층 상의 소정 부분에 화소 전극을 형성하는 공정으로 이루어져, TFT의 스토리지 커패시터를 게이트 전극과 화소 전극을 양측으로 두고, 그 사이에 게이트 절연층과 반도체층이 적층되는 구조를 가지도록 형성할 수 있게 되어, 감광성 유기 절연막을 에치스토퍼 패턴으로 채용한 TFT의 정전 용량을 증가시킬 수 있게 된다.

Description

박막트랜지스터 및 그 제조방법
본 발명은 액정표시장치(liquid crystal display device:이하, LCD 장치라 한다) 등의 액티브소자로 이용되는 박막트랜지스터(thin film transistor:이하, TFT라 한다) 및 그 제조방법에 관한 것으로, 보다 상세하게는 유기 절연막 재질의 에치스토퍼 패턴을 적용한 TFT의 스토리지 커패시턴스(storage capacitance) 용량을 증가시킬 수 있도록 한 바텀(bottom) 게이트형 TFT 및 그 제조방법에 관한 것이다.
근래에 고품위 TV(high definition TV:이하, HDTV라 한다) 등의 새로운 첨단 영상기기가 개발됨에 따라 평판 표시기에 대한 요구가 대두되고 있다. LCD는 평판 표시기의 대표적인 기술로써 ELD(electro luminescence display), VFD(vacuum fluorescence display), PDP(plasma display panel) 등이 해결하지 못한 저전력화, 고속화등의 문제를 가지고 있지 않다. 이 LCD는 크게 수동형과 능동형의 두가지 형태로 나누어지는데, 능동형 LCD는 각 화소 하나 하나를 박막트랜지스터와 같은 능동소자가 제어하도록 되어 있어 속도, 시야각, 그리고 대조비(contrast)에 있어서, 수동형 LCD보다 훨씬 뛰어나 100만 화소 이상의 해상도를 필요로 하는 HDTV에 가장 적합한 표시기로 사용되고 있다. 이에 따라, TFT의 중요성이 부각되면서 이에 대한 연구개발이 심화되고 있다.
현재 LCD 등에서 화소전극의 선택적 구동을 위해 전기적 스위칭 소자로 사용되는 TFT에 대한 연구개발은, 수율향상 및 생산성 개선에 의한 제조 코스트의 절감에 촛점을 맞추어, 트랜지스터의 구조 개선, 비정질 또는 다결정 실리콘의 특성 향상, 전극의 오옴성 접촉저항 및 단선/단락 방지 등에 집중되고 있다. 이중, 비정질 실리콘 TFT의 기술은 대면적, 저가격, 양산성을 이유로 더 많은 연구가 이루어지고 있다.
현재 제조라인에서 사용되는 비정질 TFT는 게이트의 구조에 따라 크게 두종류로 나누어진다. 그 하나는, 역 스태거형이라고도 불리우는 바텀 게이트형이며 다른 하나는, 정 스테거형이라고도 불리우는 탑 게이트형이다.
기판 상에 게이트 전극을 먼저 형성하는 것을 바텀 게이트형이라 부르며, 주종을 이루고 있다. 한편, 탑 게이트형은 최초에 박막트랜지스터의 소스/드레인 전극을 형성하는 것으로, 현실적으로 누설전류가 크고 양산성이 결여되는 등의 이유로 많이 사용되지 않고 있다.
상기 바텀 게이트형은 다시 두 종류로 구분된다. 도 1a 및 도 1b에는 이 두 종류의 바텀 게이트형 TFT 구조를 나타낸 단면도가 도시되어 있다. 이중, 도 1a는 에치백(etch back) 타입의 TFT 구조를 나타내며, 도 1b는 에치스토퍼(etch stopper) 타입의 TFT 구조를 나타낸다.
도 1a의 에치백 타입의 TFT는, 유리기판(s) 상에 형성된 게이트 전극(10) 위에 게이트 절연층(예컨대, SiNX층)(12), 반도체층(예컨대, 비정질 실리콘층:a-Si층)(14), n+반도체층(예컨대, n+비정질 실리콘층:n+ a-Si층)(16), 소오스/드레인 전극(18)이 연속적으로 적층된 구조를 가지며, 도 1b의 에치스토퍼 타입의 TFT는 게이트 전극(10) 위에 게이트 절연층(12), 반도체층(예컨대, a-Si층)(14), SiNx 재질의 에치스토퍼 패턴(15), n+반도체층(16), 소오스 /드레인 전극(18)이 연속적으로 적층된 구조를 갖는다.
상기 에치백 타입의 TFT 제조시에는, 공정 수를 줄이기 위하여 게이트 라인을 마스크로 이용한 포토레지스트의 후면 노광 기술이 다각도로 제안되어 왔지만, 비정질 실리콘층이나 n+ 비정질 실리콘층의 경우 광투과율이 낮아, 후면 노광 진행시, 빛이 n+ 비정질 실리콘층 위에 증착된 포토레지스트까지 도달하는데 비정질 실리콘층이나 n+ 비정질 실리콘층의 두께에 제약을 받게 되므로, 실 공정에 상기 포토레지스트의 후면 노광 기술을 적용하는데에는 많은 어려움이 따르고 있는 실정이다. 즉, 비정질 실리콘층이나 n+ 비정질 실리콘층의 두께를 일정 두께 이상으로 증가시킬 경우에는 상기 막질들이 광투과율이 낮아, 빛을 통과시키지 못하게 되므로 후면 노광 공정을 적용할 수 없게 되고, 반면 비정질 실리콘층의 두께를 후면 노광이 가능한 두께로 낮추어줄 경우에는 채널부의 n+ 비정질 실리콘을 에치백(etch-back)하는 공정 진행이 불가능하게 된다. 설사 채널부의 n+ 비정질 실리콘을 에치백하는 공정 진행이 가능하다고 해도 TFT의 스토리지 커패시터가 게이트 전극과 화소 전극 사이에 게이트 절연층(12),반도체층(14), n+ 비정질 실리콘층(16)이 적층된 구조를 가지게 되므로, 스토리지 커패시터의 용량이 감소되는 문제는 여전히 남게 된다.
이와 같이, 스토리지 커패시터의 용량이 감소하게 될 경우 TFT의 특성 불량이 발생하게 되므로, 이를 해결하기 위한 연구가 다방면에서 검토되고 있다. 그 중의 하나로는 광 및 온도 변화에 의한 누설전류 방지를 위해 반도체층으로 사용되는 비정질 실리콘의 두께를 낮추는 노력을 들 수 있다. 그리고, 이를 실현하기 위한 대안 중의 하나가 바로 에치스토퍼 타입의 TFT를 채용하는 것이다.
그러나, 상기 에치스토퍼 타입의 TFT는 반도체층(14)의 손상을 방지하기 위한 목적으로 형성한 에치스토퍼 패턴(15)으로 인해, 식각 공정으로부터 반도체층(14)을 보호할 수 있게 되어 반도체층의 두께를 최소화할 수 있게 되므로 TFT의 온/오프 전류 값(on/off current value) 특성을 향상시킬 수 있을 뿐 아니라 게이트 전극(10)과 소오스/드레인 전극(18)이 크로스(cross)되는 부분의 패러시티 커패시턴스(paracity capacitance)의 값을 줄일 수 있고, 빛에 의한 반도체층의 영향을 최소화할 수 있어 광전류를 낮게 억제할 수 있는 등의 장점을 지녀, 에치백 타입의 TFT에 비하여 트랜지스터의 동작 특성을 향상시킬 수 있다는 이점을 가지기는 하나, 에치백 타입의 TFT에 비해 공정 수가 늘고 제조 공정 진행상의 여러 가지 문제점으로 인해 양산 기술로 적용하는데 많은 제약이 따르게 된다.
따라서, 최근에는 에치스토퍼층을 감광성 유기 절연막 재질로 형성하여 에치스토퍼 패턴 형성시, 마스크 수를 1매 줄일수 있도록 하는 기술 개발이 꾸준히 진행되고 있다.
이를 도 2a 내지 도 2f에 제시된 도면을 참조하여 구체적으로 살펴보면 다음과 같다. 여기서, 도 2a 내지 도 2f는 감광성 유기 절연막 재질의 에치스토퍼 패턴을 적용한 경우의 TFT 제조방법을 도시한 공정수순도를 나타낸다.
도 2a에 도시된 바와 같이, 먼저 유리기판(S) 상에 마스크를 이용하여 ″Al-Nd(30a)/Mo(30b)″ 적층 구조의 게이트 전극(32)을 형성하고, 상기 게이트 전극(32)을 포함한 기판(S) 전면에 액티브층으로서, 게이트 절연층(34)과 비정질 실리콘 재질의 반도체층(36) 및 유기 절연막 재질의 에치스토퍼층(38)을 순차적으로 증착한 다음, 후면 노광을 실시한다. 그 결과, 도 2b에 도시된 바와 같이, 게이트 전극(32) 위에만 유기 절연막 재질의 에치스토퍼 패턴(38a)이 형성된다.
도 2c에 도시된 바와 같이, 기판 전면을 HF 용액으로 세정하고, 상기 에치 스토퍼 패턴(38a)을 포함한 반도체층(36) 상에 PECVD(plasma enhanced chemical vapour deposition)으로 n+ 반도체층(예컨대, n+ 비정질 실리콘층이나 미세 결정질 실리콘층)(40)을 증착한 다음, 그 위에 스퍼터링법으로 금속배선층(42)을 증착한다.
도 2d에 도시된 바와 같이, 상기 금속배선층(42) 상에 마스크를 이용한 사진식각공정으로 포토레지스트 패턴(44)을 형성한다.
도 2e에 도시된 바와 같이, 상기 포토레지스트 패턴(44)을 마스크로 이용하여 금속배선층(42)을 식각하여 소오스/드레인 전극(42a)을 형성하고, 이후 포토레지스트 패턴(44)을 에싱(ashing) 공정에 의해 제거할 경우 야기될 수 있는 유기 절연막 재질의 에치스토퍼 패턴(38a) 로스(loss)를 방지하기 위하여, n+ 반도체층(38) 식각 공정전에 상기 포토레지스트 패턴(44)을 먼저 제거해 준다. 이어, 상기 소오스/드레인 전극(42a)을 마스크로 이용하여 n+ 반도체층(40)과 그 하부의 반도체층(36)을 식각하여, 채널 형성부의 에치스토퍼 패턴(38a) 표면과 스토리지 커패시터 형성부의 에치스토퍼 패턴(38a) 표면을 소정 부분 노출시킨다.
도 2f에 도시된 바와 같이, 상기 에치스토퍼 패턴(38a)과 소오스/드레인 전극(42a)을 포함한 게이트 절연층(34) 전면에 보호층(46)을 증착하고, 사진식각공정으로 상기 소오스/드레인 전극(42a)의 표면이 소정 부분 노출되도록 비아 홀(via hole)을 형성한 다음, 상기 비아 홀을 포함한 보호층(46) 상의 소정 부분에 ITO 재질의 화소 전극(48)을 형성하여, 상기 소오스/드레인 전극(42a)과 화소 전극(48)을 전기적으로 연결해주므로써, 본 공정을 완료한다.
그러나, 상기 공정을 이용하여 TFT를 제조할 경우에는 에치스토퍼 패턴(38a) 형성시 전면 노광(front exposure)을 실시할 필요가 없어 공정 단순화를 기할 수 있다는 장점은 가지지만, 최종적으로 TFT의 화소부에 형성되어지는 스토리지 커패시터가 게이트 전극(32)과 화소 전극(48)을 양측으로 두고, 그 사이에 게이트 절연층(34)과 유기 절연막 재질의 에치스토퍼 패턴(38a) 및 보호층(46)이 적층되는 구조를 가지게 되므로, 화소부의 스토리지 커패시터 용량이 감소되는 문제가 야기되어 TFT의 동작 특성 불량이 초래된다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 창안된 것으로, 유기 절연막 재질의 에치스토퍼 패턴을 적용한 TFT의 스토리지 커패시터가 게이트 전극과 화소 전극을 양측으로 두고, 그 사이에 게이트 절연층과 얇은 두께의 반도체층(예컨대, 비정질 실리콘층)이 적층되는 구조를 가지도록 하여, 화소부의 스토리지 커패시터 용량을 증가시킬 수 있도록 하므로써, TFT의 동작 특성을 향상시킬 수 있도록 한 TFT 및 그 제조방법을 제공함에 목적이 있다.
도 1a 및 도 1b 종래 기술에 의한 박막트랜지스터 구조를 도시한 것으로, 도 1a는 에치백 타입의 박막트랜지스터 구조를 도시한 단면도,
도 1b는 에치 스토퍼 타입의 박막트랜지스터 구조를 도시한 단면도,
도 2a 내지 도 2f는 종래 기술에 의한 에치스토퍼 타입의 박막트랜지스터 제조방법을 도시한 공정수순도,
도 3a 내지 도 3h는 본 발명에 의한 에치 스토퍼 타입의 박막트랜지스터 제조방법을 도시한 공정수순도.
상기 목적을 달성하기 위하여 본 발명에서는 TFT의 채널 형성부는 게이트 전극 위에 게이트 절연층과 반도체층이 잔류되는 구조를 가지며, TFT의 스토리지 커패시터 형성부는 게이트 전극과 화소 전극을 양측으로 두고, 그 사이에 게이트 절연층과 얇은 두께의 반도체층이 적층되는 구조를 갖는 TFT가 제공된다.
상기 구조의 TFT는, 기판 상의 채널 형성부와 스토리지 커패시터 형성부에 각각 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 포함한 기판 전면에 게이트 절연층 및 반도체층을 순차적으로 형성하는 공정과, 상기 게이트 전극 상측의 반도체층 상에 감광성 유기 절연막 재질의 에치스토퍼 패턴을 형성하는 공정과, 상기 에치스토퍼 패턴을 포함한 반도체층 상에 n+ 반도체층을 형성하는 공정과, 상기 n+ 반도체층 상에 소오스/드레인 전극을 형성하는 공정과, 상기 소오스/드레인 전극을 마스크로하여 채널 형성부와 스토리지 커패시턴스 형성부의 상기 에치스토퍼 패턴 표면이 소정 부분 노출되도록, 상기 n+ 반도체층 및 반도체층을 식각하는 공정과, 상기 에치스토퍼 패턴의 표면 노출부를 제거하는 공정과, 상기 소오스/드레인 전극 표면이 소정 부분 노출되도록, 상기 상기 소오스/드레인 전극과 반도체층을 포함한 게이트 절연층 전면에 보호층을 형성하는 공정 및, 상기 소오스/드레인 전극과 접촉되도록, 상기 보호층 상의 소정 부분에 화소 전극을 형성하는 공정에 의해 제조된다.
그 결과, 에치스토퍼 패턴으로서 유기 절연막을 채용한 TFT의 스토리지 커패시터를 게이트 전극과 화소 전극을 양측으로 두고, 그 사이에 게이트 절연층과 얇은 두께의 반도체층이 적층된 구조로 형성할 수 있게 되어, 커패시터의 정전 용량을 증가시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 TFT의 스토리지 커패시터를 게이트 전극과 화소 전극을 양측으로 두고, 그 사이에 게이트 절연층과 얇은 두께의 반도체층이 적층된 구조를 가지도록 형성하여, 유기 절연막 재질의 에치스토퍼 패턴을 채용한 TFT의 정전 용량을 증가시킬 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 3a 내지 도 3h에 제시된 공정수순도를 이용하여 구체적으로 살펴보면 다음과 같다. 여기서, 도 3a 내지 도 3h는 본 발명에서 제시된 에치스토퍼 타입의 TFT 제조방법을 나타낸다.
도 3a에 도시된 바와 같이, 스퍼터링법을 이용하여 유리기판(S) 상에 금속층으로서 2000 ± 100Å 두께의 Al-Nd(100a)와 500 ± 50Å 두께의 Mo(100b)를 순차적으로 증착한 뒤, 마스크를 이용한 사진식각공정으로 상기 금속층을 식각하여 TFT의 채널 형성부(A)와 커패시터 형성부(B)에 각각 ″Al-Nd/Mo″ 적층 구조의 게이트 전극(102)을 형성한다. 이때, 상기 게이트 전극(102)은 Al, Ta, W, Cr 등과 같은 금속을 이용하여 단일층 구조로 형성할 수도 있다. 이어, 상기 게이트 전극(102)이 형성되어 있는 기판(S) 전면에 PECVD법으로 3000 ± 100Å 두께의 게이트 절연층(예컨대, SiNX)(104)과, 500 ± 50Å 두께의 반도체층(예컨대, 비정질 실리콘층)(106)을 순차적으로 증착하고, HF 용액을 이용하여 상기 기판을 전면 세정한 다음, 감광성 유기 절연막 재질의 에치스토퍼층(108)을 500 ± 50Å의 두께로 코팅한다. 이때, 상기 감광성 유기 절연막으로는 폴리이미드, 아크릴, BCB(Benzocyclobutine) 등의 물질이 이용된다.
도 3b에 도시된 바와 같이, 상기 게이트 전극(102)을 마스크로 이용한 후면 노광을 실시하여, 게이트 전극(102) 위에만 에치스토퍼층을 구성하는 감광성 유기 절연막이 남도록 한다. 그 결과, 도시된 형태의 에치스토퍼 패턴(108a)이 형성된다.
도 3c에 도시된 바와 같이, 상기 반도체층(106)의 오염물 제거를 위하여 유기 절연막 재질의 에치스토퍼 패턴(108a)에 손상을 끼치지 않는 H2플라즈마를 이용하여 상기 기판(S)을 전면 세정한다.
도 3d에 도시된 바와 같이, 이후 형성될 소오스/드레인 전극과의 오믹 접촉(ohmic contact)을 위해, PECVD법을 이용하여 상기 에치스토퍼 패턴(108a)을 포함한 상기 반도체층(106) 상에 n+ 반도체층(110)을 증착하고, 이어 스퍼터링법을 이용하여 상기 n+ 반도체층(110) 상에 Cr 재질의 금속배선층(112)을 1500 ± 50Å의 두께로 증착한다. 이때, 상기 n+ 반도체층(110)은 PH3가 도핑된 n+ 비정질 실리콘이나 미세 결정질 실리콘(n+ μC-Si)으로 형성된다.
도 3e에 도시된 바와 같이, 상기 금속배선층(112) 상에 사진식각공정으로 포토레지스트 패턴(114)을 형성한다.
도 3f에 도시된 바와 같이, 상기 포토레지스트 패턴(114)을 마스크로 이용하여 상기 금속배선층(112)을 습식식각하여, 소오스/드레인 전극(112a)을 형성한 다음, 상기 포토레지스트 패턴(114)을 제거한다. 이어, 상기 소오스/드레인 전극(112a)을 마스크로 이용하여 그 하부의 n+ 반도체층(110)과 반도체층(106)을 동시에 식각한다. 이때, TFT의 채널 형성부와 스토리지 커패시터 형성부에서는 에치스토퍼 패턴(108a)에 의해 선택적으로 n+ 반도체층(110)만이 식각되므로, 이 부분의 에치스토퍼 패턴(108a) 표면이 소정 부분 노출되게 된다.
도 3g에 도시된 바와 같이, 에싱 공정을 이용하여 상기 에치스토퍼 패턴(108a)의 표면 노출 부분을 제거한다. 그 결과, TFT 채널 형성부와 스토리지 커패시터 형성부의 반도체층(106) 표면이 소정 부분 노출된다. 이와 같이, 에치스토퍼 패턴(108a)의 표면 노출 부분을 에싱 공정에 의해 제거해줄 경우, 상기 에치스토퍼 패턴(108a) 하부의 TFT 채널 형성부에 형성된 반도체층(106)을 O2플라즈마를 이용하여 세정한 효과를 얻을 수 있게 된다.
도 3h에 도시된 바와 같이, 상기 소오스/드레인 전극(112a)과 반도체층(106)의 표면 노출 부분을 포함한 게이트 절연층(104) 전면에 2000 ± 100Å 두께의 보호층(114)을 증착하고, 사진식각공정으로 상기 소오스/드레인 전극(112a)의 표면이 소정 부분 노출되도록 비아 홀을 형성한 다음, 상기 비아 홀을 포함한 보호층(114) 상의 소정 부분에 ITO 재질의 화소 전극(116)을 스퍼터링법을 이용하여 500 ± 50Å의 두께로 형성하여, 상기 소오스/드레인 전극(112a)과 화소 전극(116)을 전기적으로 연결해주므로써, 본 공정을 완료한다.
그 결과, 유리기판(S) 상의 채널 형성부(A)와 스토리지 커패시터 형성부(B)에 각각 ″Al-Nd/Mo″ 적층 구조의 게이트 전극(102)이 형성되고, 상기 게이트 전극을 포함한 기판 상에는 게이트 절연층(104)이 형성되며, 상기 게이트 절연층(104) 상의 소정 부분에는 반도체층(106)이 형성되고, 상기 게이트 전극(102) 위의 반도체층(106) 상에는 TFT의 채널 형성부와 스토리지 커패시터 형성부의 반도체층(106) 표면이 소정 부분 노출되도록, 감광성 유기 절연막 재질의 에치스토퍼 패턴(108a)이 형성되며, 상기 에치스토퍼 패턴(108a)과 상기 반도체층(106) 상에는 TFT의 채널 형성부와 스토리지 커패시터 형성부의 반도체층(106) 표면이 소정 부분 노출되도록, n+ 반도체층(110)과 소오스/드레인 전극(112a)이 형성되고, 상기 소오스/드레인 전극(112a)과 상기 반도체층(106)을 포함한 게이트 절연층(104) 전면에는 상기 소오스/드레인 전극(112a)의 소정 부분이 노출되도록, 보호층(114)이 형성되며, 그 위에는 상기 소오스/드레인 전극(112a)과 전기적으로 접속되도록 화소 전극(116)이 형성된 구조의 TFT가 제조된다.
즉, TFT의 채널 형성부(A)에서는 게이트 전극(102) 위에 게이트 절연층(104)과 반도체층(106)이 잔류되는 구조를 가지며, TFT의 스토리지 커패시터 형성부(B)에서는 게이트 전극(102)과 화소 전극(116)을 양측으로 두고, 그 사이에 게이트 절연층(104)과 얇은 두께의 반도체층(106)이 적층되는 구조를 갖는 TFT가 제공됨을 알 수 있다.
상기와 같이 스토리지 커패시터가 게이트 전극(102)과 화소 전극(116)을 양측으로 두고, 그 사이에 게이트 절연층(104)과 얇은 두께의 반도체층(106)이 적층되는 구조를 가질 경우, 종래 유기 절연막 재질의 에치스토퍼 패턴을 채용한 TFT의 경우에 비하여 게이트 전극과 화소 전극 사이에 적층되는 절연막의 두께를 상대적으로 낮게 가져갈 수 있게 되므로, 스토리지 커패시터의 정전 용량을 증가시킬 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, 유기 절연막 재질의 에치스토퍼 패턴을 채용한 TFT의 스토리지 커패시터를, 게이트 전극과 화소 전극을 양측으로 두고, 그 사이에 게이트 절연층과 반도체층이 적층된 구조를 가지도록 형성해 주므로써, 스토리지 커패시터의 정전 용량을 증가시킬 수 있게 되어, 정전 용량 부족에 기인한 TFT의 특성 불량을 방지할 수 있게 된다.

Claims (29)

  1. 기판과, 상기 기판 상의 채널 형성부와 스토리지 커패시터 형성부에 각각 형성된 게이트 전극과, 상기 게이트 전극을 포함한 기판 상에 형성된 게이트 절연층과, 상기 게이트 절연층 상의 소정 부분에 형성된 반도체층과, 채널 형성부와 스토리지 커패시터 형성부의 반도체층 표면이 소정 부분 노출되도록, 상기 게이트 전극 위의 반도체층 상에 형성된 감광성 유기 절연막 재질의 에치스토퍼 패턴과, 채널 형성부와 스토리지 커패시터 형성부의 반도체층 표면이 소정 부분 노출되도록, 상기 에치스토퍼 패턴과 반도체층 상에 형성된 n+ 반도체층과, 상기 n+ 반도체층 상에 형성된 소오스/드레인 전극과, 상기 소오스/드레인 전극 표면이 소정 부분 노출되도록, 상기 소오스/드레인 전극과 표면이 노출된 상기 반도체층을 포함한 게이트 절연층 전면에 형성된 보호층 및, 상기 소오스/드레인 전극과 접촉되도록, 상기 보호층 상의 소정 부분에 형성된 화소 전극으로 이루어진 것을 특징으로 하는 박막트랜지스터.
  2. 제 1항에 있어서, 상기 게이트 전극은 ″Al-Nd/Mo″의 이층 적층 구조를 갖는 것을 특징으로 하는 박막트랜지스터.
  3. 제 2항에 있어서, 상기 Al-Nd는 2000 ± 100Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
  4. 제 2항에 있어서, 상기 Mo는 500 ± 50Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
  5. 제 1항에 있어서, 상기 에치스토퍼 패턴은 폴리이미드, 아크릴, BCB(Benzocyclobutine) 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 박막트랜지스터.
  6. 제 1항에 있어서, 상기 에치스토퍼 패턴은 500 ± 50Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
  7. 제 1항에 있어서, 상기 보호층은 2000 ± 100Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
  8. 제 1항에 있어서, 상기 화소 전극은 500 ± 50Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
  9. 제 1항에 있어서, 상기 n+ 반도체층은 PH3가 도핑된 n형의 비정질 실리콘이나 미세결정질 실리콘 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 박막트랜지스터.
  10. 제 1항에 있어서, 상기 게이트 절연층은 3000 ± 100Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
  11. 제 1항에 있어서, 상기 반도체층은 500 ± 50Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
  12. 제 1항에 있어서, 상기 소오스/드레인 전극은 Cr으로 이루어진 것을 특징으로 하는 박막트랜지스터.
  13. 기판 상의 채널 형성부와 스토리지 커패시터 형성부에 각각 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 포함한 기판 전면에 게이트 절연층 및 반도체층을 순차적으로 형성하는 공정과, 상기 게이트 전극 상측의 반도체층 상에 감광성 유기 절연막 재질의 에치스토퍼 패턴을 형성하는 공정과, 상기 에치스토퍼 패턴을 포함한 반도체층 상에 n+ 반도체층을 형성하는 공정과, 상기 n+ 반도체층 상에 소오스/드레인 전극을 형성하는 공정과, 상기 소오스/드레인 전극을 마스크로하여 채널 형성부와 스토리지 커패시턴스 형성부의 상기 에치스토퍼 패턴 표면이 소정 부분 노출되도록, 상기 n+ 반도체층 및 반도체층을 식각하는 공정과, 상기 에치스토퍼 패턴의 표면 노출부를 제거하는 공정과, 상기 소오스/드레인 전극 표면이 소정 부분 노출되도록,
    상기 소오스/드레인 전극과 반도체층을 포함한 게이트 절연층 전면에 보호층을 형성하는 공정 및, 상기 소오스/드레인 전극과 접촉되도록, 상기 보호층 상의 소정 부분에 화소 전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
  14. 제 13항에 있어서, 상기 에치스토퍼 패턴은 상기 반도체층 상에 감광성 유기절연막 재질의 에치스토퍼층을 증착한 후, 후면 노광으로 상기 에치스토퍼층을 패터닝하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  15. 제 13항에 있어서, 상기 에치스토퍼 패턴은 500 ± 50Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  16. 제 13항에 있어서, 상기 에치스토퍼 패턴은 폴리이미드, 아크릴, BCB(Benzocyclobutine) 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  17. 제 13항에 있어서, 상기 게이트 전극은 ″Al-Nd/Mo″의 이층 적층 구조로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  18. 제 17항에 있어서, 상기 Al-Nd는 2000 ± 100Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  19. 제 17항에 있어서, 상기 Mo는 500 ± 50Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  20. 제 13항에 있어서, 상기 게이트 절연층은 3000 ± 100Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  21. 제 13항에 있어서, 상기 반도체층은 500 ± 50Å의 두께로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
  22. 제 13항에 있어서, 상기 반도체층 형성후 HF 용액을 이용한 기판 세정 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  23. 제 13항에 있어서, 상기 에치스토퍼 패턴 형성후 H2플라즈마를 이용한 기판 세정 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  24. 제 13항에 있어서, 상기 n+ 반도체층은 PH3가 도핑된 n형의 비정질 실리콘이나 미세결정질 실리콘 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  25. 제 13항에 있어서, 상기 소오스/드레인 전극을 형성하는 공정은 상기 n+ 반도체층 상에 금속배선층을 형성하는 공정과, 상기 금속배선층 상에 사진식각공정으로 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 상기 금속배선층을 습식식각하는 공정 및, 상기 포토레지스트 패턴을 제거하는 공정으로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
  26. 제 25항에 있어서, 상기 금속배선층은 Cr으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  27. 제 13항에 있어서, 상기 에치스토퍼 패턴의 표면 노출부는 에싱 공정에 의해 제거되는 것을 특징으로 하는 박막트랜지스터 제조방법.
  28. 제 13항에 있어서, 상기 보호층은 2000 ± 100Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  29. 제 13항에 있어서, 상기 화소 전극은 500 ± 50Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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