KR100208023B1 - 박막트랜지스터 제조방법 - Google Patents

박막트랜지스터 제조방법 Download PDF

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Abstract

본 발명에 의한 박막트랜지스터 제조방법은, 게이트 전극이 구비되어 있는 기판 상에 게이트 절연층과 반도체층 및 에치스토퍼층을 순차적으로 형성하는 공정과; 상기 게이트 전극 위의 에치스토퍼층 상에 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 마스크로, 측면 중앙부가 언더 컷된 형상의 에치스토퍼층을 형성하는 공정과; 상기 에치스토퍼층의 언더 컷된 부분이 노출되도록, 상기 감광막 패턴과 반도체층 상에 n+비정질 실리콘층과 금속배선층을 순차적으로 형성하는 공정과; 습식식각법으로 노출된 언더 컷된 부분의 상기 에치스토퍼층을 제거하는 공정 및; 상기 게이트 절연층의 표면이 소정 부분 노출되도록, 상기 금속배선층과 n+비정질 실리콘층 및 반도체층을 식각하여 소오스/드레인 전극과 채널을 형성하는 공정으로 이루어져, 식각 공정시 요구되는 마스크 수를 1매 감소시킬 수 있게 되므로 원가절감 및 생산성 향상을 기할 수 있을 뿐 아니라 소자 제조시 야기되는 불량 요인들(예컨대, 실리카 형성이나 물방울 결함, 정렬 불량 등)을 제거할 수 있게 된다.

Description

박막트랜지스터 제조방법
본 발명은 액정표시장치(liquid crystal display device:이하, LCD 장치라 한다) 등의 액티브소자로 이용되는 박막트랜지스터(thin film transistor) 제조방법에 관한 것으로, 보다 상세하게는 에치스토퍼층(보호용 절연층)을 구비한 박막트랜지스터의 제조공정을 개선하여 생산성 향상 및 원가절감을 실현할 수 있도록 한 바텀(bottom) 게이트형 박막트랜지스터 제조방법에 관한 것이다.
근래에 고품위 TV(high definition TV:이하, HDTV라 한다) 등의 새로운 첨단 영상기기가 개발됨에 따라 평판표시기에 대한 요구가 대두되고 있다. LCD는 평판표시기의 대표적인 기술로써 ELD(electro luminescence display), VFD(vacuum fluorescence display), PDP(plasma display panel) 등이 해결하지 못한 칼라화, 저전력, 그리고 고속화등의 문제를 가지고 있지 않다. 이 LCD는 크게 수동형과 능동형의 두가지 형태로 나누어지는데, 능동형 LCD는 각 화소 하나 하나를 박막트랜지스터와 같은 능동소자가 제어하도록 되어 있어 속도, 시야각, 그리고 대조비(contrast)에 있어서, 수동형 LCD보다 훨씬 뛰어나 100만 화소 이상의 해상도를 필요로 하는 HDTV에 가장 적합한 표시기로 사용되고 있다. 이에 따라, 박막트랜지스터의 중요성이 부각되면서 이에 대한 연구개발이 심화되고 있다.
현재 LCD 등에서 화소전극의 선택적 구동을 위해 전기적 스위칭 소자로 사용되는 박막트랜지스터에 대한 연구개발은, 수율향상 및 생산성 개선에 의한 제조 코스트의 절감에 촛점을 맞추어, 트랜지스터의 구조 개선, 비정질 또는 다결정 실리콘의 특성 향상, 전극의 오옴성 접촉저항 그리고 단선/단락 방지 등에 집중되고 있다. 이중, 비정질 실리콘 박막트랜지스터의 기술은 대면적, 저가격, 양산성을 이유로 더 많은 연구가 이루어지고 있다.
현재 제조라인에서 사용되는 비정질 박막트랜지스터는 게이트의 구조에 따라 크게 두종류로 나누어진다. 그 하나는, 역 스태거형이라고도 불리우는 바텀 게이트형이며 다른 하나는, 정 스테거형이라고도 불리우는 탑 게이트형이다.
기판 상에 게이트 전극을 먼저 형성하는 것을 바텀 게이트형이라 부르며, 주종을 이루고 있다. 한편, 탑 게이트형은 최초에 박막트랜지스터의 소스/드레인 전극을 형성하는 것으로, 현실적으로 누설전류가 크고 양산성이 결여되는 등의 이유로 많이 사용되지 않고 있다.
상기 바텀 게이트형은 다시 두 종류로 구분된다. 도1 및 도2에는 이 두 종류의 바텀 게이트형 비정질 실리콘 박막트랜지스터의 구조를 나타낸 단면도가 도시되어 있다. 이중, 도1은 에치백(etch back) 타입의 박막트랜지스터 구조를 나타내며, 도2는 에치스토퍼(etch stopper) 타입의 박막트랜지스터 구조를 나타낸다.
도1의 에치백 타입의 박막트랜지스터는, 유리기판(10) 상에 형성된 게이트 전극(12) 위에 게이트 절연층(예컨대, SiNX층)(14), 반도체층(예컨대, a-Si층)(16), n+비정질실리콘(예컨대, n+a-Si층)(18), 소오스/드레인 전극(20)이 연속적으로 적층된 구조를 가지며, 도2의 에치스토퍼 타입의 박막트랜지스터는 게이트 전극(12) 위에 게이트 절연층(14), 반도체층(16), 절연막인 에치스토퍼층(예컨대, SiNX층)(17), n+비정질 실리콘층(18), 소오스 /드레인 전극(20)이 연속적으로 적층된 구조를 갖는다.
상기 에치스토퍼 타입의 박막트랜지스터를 사용할 경우에는 반도체층의 손상을 방지하기 위한 목적으로 형성한 에치스토퍼층으로 인해 첫째, 식각 공정으로부터 반도체층을 보호할 수 있어 반도체층의 두께를 최소화할 수 있게 되므로 박막트랜지스터의 온/오프 전류 값(on/off current value) 특성을 향상시킬 수 있고 둘째, 게이트와 소오스/드레인 전극이 크로스(cross)되는 부분의 패러시티 커패시턴스(paracity capacitance)의 값을 줄일 수 있으며 셋째, 백 노광(back light exposure)이 점차 강해질 경우에도 빛에 의한 반도체층의 영향을 최소화할 수 있어 광전류를 낮게 억제할 수 있는 등의 장점을 가져, 에치백 타입의 박막트랜지스터를 사용할 경우에 비하여 박막트랜지스터의 특성을 향상시킬 수 있다는 이점을 갖는다.
상기와 같은 특징을 갖는 에치스토퍼 타입의 박막트랜지스터 제조방법을 도2에 도시된 단면도를 참조하여 간략하게 살펴보면 다음과 같다.
제1 단계로서, 유리기판(10) 상에 마스크를 이용하여 게이트 전극(12)을 형성한 후, 상기 게이트 전극(12)을 포함한 기판(10) 전면에 액티브층으로서, 게이트 절연층(14), 반도체층(16), 에치스토퍼층(17)을 연속적으로 증착한다. 이때, 상기 에치 스토퍼층(17)은 후속 공정에서 과식각(over etch)으로부터 반도체층(16)의 손상을 방지하는 역할을 한다.
제2 단계로서, 상기 에치스토퍼층(17) 상에 감광막을 증착하고, 마스크를 이용한 사진식각공정으로 게이트 전극(12) 위의 에치스토퍼층(17) 상에만 소정의 감광막 패턴을 형성하고, 이를 마스크로 사용하여 에치스토퍼층(17)을 패터닝한 다음, 상기 감광막 패턴을 제거한다.
제3 단계로서, 기판 전면을 HF 용액으로 세정하고, 패터닝된 상기 에치 스토퍼층(17)을 포함한 반도체층(16) 상에 오믹접촉을 위한 n+비정질 실리콘층(18)과, 금속배선층(예컨대, Al층)을 연속적으로 증착한 다음, 상기 금속배선층 상에 마스크를 이용한 사진식각공정으로 감광막 패턴을 형성한다. 이어, 상기 감광막 패턴을 마스크로 사용하여 금속배선층을 식각하여 소오스/드레인 전극(20)을 형성한 뒤, 상기 감광막 패턴을 제거하고, 채널 부위 즉, 소오스/드레인(20) 사이의 n+비정질 실리콘층(18)을 반응성이온식각법(RIE)을 이용하여 제거하므로써, 하나의 박막트랜지스터의 제조를 완료한다.
그러나, 상기 공정을 이용하여 박막트랜지스터를 제조할 경우에는 첫째, 공정 진행중에 마스크를 이용한 식각공정이 3회(예컨대, 게이트 전극 형성시, 에치스토퍼층 패터닝시, 소오스/드레인 전극 형성시) 요구되므로, 3매의 마스크가 필요로되어 제조원가가 증가하게 되고 둘째, HF 용액을 이용한 세정 공정시, 에치 스토퍼층을 이루는 SiNX가 HF 용액에 일부 녹아 들어가므로 그 하부에 형성되어 있는 반도체층의 패턴 골 등에 SiNX가 녹은 잔유물들이 흘러들어가 실리카(Silica)를 형성하게 되어, 후속 공정 진행시 공정 불량을 야기시키는 원인이 되며 셋째, 공정 진행 중에 반도체층인 비정질 실리콘층이 공기 중에 드러나므로 그 표면의 일부분에 얇은 자연산화막(예컨대, 실리콘 산화막)이 형성되어, 그 위에 n+비정질 실리콘층을 증착할 경우 자연산화막과의 부착(adhesion) 불량으로 인해 그 표면이 들떠서 마치 물방울이 형성된 것과 같이 보이는 물방울 결함(defect)이 발생되고 넷째, 에치스토퍼층 패터닝시, 정렬 불량(misalign)이 발생되는 등의 단점이 야기되어, 결과적으로 박막트랜지스터의 신뢰성을 저하시키는 결과를 초래하게 된다.
이에 본 발명은 상기와 같은 단점들을 개선하기 위하여 창안된 것으로, 공정 진행시 백 노광을 이용하므로써, 마스크 수 감소 및 이로 인한 원가절감을 실현할 수 있도록 한, 자기정합(self-align) 방식의 박막트랜지스터 제조방법을 제공함에 그 목적이 있다.
도1은 종래 기술에 의한 에치백 타입의 박막트랜지스터 구조를 도시한 단면도,
도2는 종래 기술에 의한 에치스토퍼 타입의 박막트랜지스터 구조를 도시한 단면도,
도3(A) 내지 도3(F)는 본 발명에 의한 박막트랜지스터 제조방법을 도시한 공정수순도.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 박막트랜지스터 제조방법은, 게이트 전극이 구비되어 있는 기판 상에 게이트 절연층과 반도체층 및 에치스토퍼층을 순차적으로 형성하는 공정과; 상기 게이트 전극 위의 에치스토퍼층 상에 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 마스크로, 측면 중앙부가 언더 컷된 형상의 에치스토퍼층을 형성하는 공정과; 상기 에치스토퍼층의 언더 컷된 부분이 노출되도록, 상기 감광막 패턴과 반도체층 상에 n+비정질 실리콘층과 금속배선층을 순차적으로 형성하는 공정과; 습식식각법으로 노출된 언더 컷된 부분의 상기 에치스토퍼층을 제거하는 공정 및; 상기 게이트 절연층의 표면이 소정 부분 노출되도록, 상기 금속배선층과 n+비정질 실리콘층 및 반도체층을 식각하여 소오스/드레인 전극 및 채널을 형성하는 공정으로 이루어진 것을 특징으로 한다.
상기 공정 결과, 마스크 수를 1매 줄일 수 있어 원가 절감을 실현할 수 있으며, 백 노광을 이용한 식각공정으로 자기정합된 방식의 박막트랜지스터를 제조할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 실리카 형성이나 물방울 결함 그리고 정렬 불량 등과 같은 소자의 불량 요인을 제거할 수 있으면서 동시에 마스크 수 감소로 인해 원가절감을 실현할 수 있도록 이루어진 박막트랜지스터를 제조하는데 그 주안점을 둔 것으로, 이를 도3(A) 내지 도3(F)에 도시된 공정수순도를 이용하여 구체적으로 살펴보면 다음과 같다. 본 발명에 의한 박막트랜지스터 제조방법은 크게 6개의 공정단계로 나누어지는데, 이를 한 단계씩 나누어 설명한다. 각 공정은 도3(A)~(F)에 해당한다.
제1 단계로서, 도3(A)에 도시된 바와 같이 기판(예컨대, 유리기판)(100) 상에 금속층을 증착한 뒤, 마스크를 이용한 사진식각공정으로 상기 금속층을 식각하여 게이트 전극(102)을 형성한다. 이때, 상기 게이트 전극(102)을 구성하는 금속으로는 Al, Ta, W, Cr 등을 들 수 있다. 이어, 상기 게이트 전극(102)이 형성되어 있는 기판(100) 전면에 게이트 절연층(104)인 SiNX와, 반도체층(106)인 비정질 실리콘을 순차적으로 증착한다.
제2 단계로서, 도3(B)에 도시된 바와 같이 상기 반도체층(106) 상에 에치스토퍼층(108)인 SiNX를 7000Å 이상의 두께로 증착한 후, 상기 에치스토퍼층(108) 상에 감광막을 증착하고, 백 노광을 실시하여 게이트 전극(102) 위의 에치스토퍼층(108) 상에만 감광막이 남도록 하여 감광막 패턴(110)을 형성시킨다.
제3 단계로서, 도3(C)에 도시된 바와 같이 상기 감광막 패턴(110)을 마스크로하여 그 하부의 에치스토퍼층(108)을 건식식각법을 이용하여 식각처리한다. 이때, 상기 식각 공정은 에치스토퍼층(108)의 양 사이드에서 풀 식각(full etching)이 이루어질 수 있도록 식각량을 조절하여 공정을 진행시킨다. 그 결과, 감광막 패턴(110)과의 계면은 식각이 안되고, 중앙은 오목하게 들어가는 효과를 얻을 수 있게 되어, 에치스토퍼층(108)의 측면 중앙부에 심한 언더컷(under-cut)이 발생된다.
제4 단계로서, 도3(D)에 도시된 바와 같이 상기 감광막 패턴(110) 상측으로부터 기판을 향해, n+비정질 실리콘과 금속배선 물질인 Cr을 순차적으로 스퍼터링하여, 상기 감광막 패턴(110)과 반도체층(106) 상에 소정 두께의 n+비정질 실리콘층(112)과 금속배선층(114)을 연속 증착시킨다. 이때, 상기 에치스토퍼층(108) 측면의 언더 컷된 부분에는 n+비정질 실리콘층(112)과, 금속배선층(114)이 도포되지 않고 그 표면이 노출되어져, 이 부분에서 자연스럽게 n+비정질 실리콘층(112)과, 금속배선층(114)이 끊어지는 구조의 패턴이 형성된다.
이때, 상기 n+비정질 실리콘층(112)과 금속배선층(114)을 스퍼터링하는 공정은, 습식식각 후 상기 반도체층(106) 상에 자연산화막이 성장되지 않도록, 동일 챔버 내에서 빠른 시각내에 증착 공정을 실시한다.
제5 단계로서, 도3(E)에 도시된 바와 같이 HF 용액을 이용하여 습식식각을 실시한다. 그 결과, 표면이 노출된 상기 에치스토퍼층(108)의 언더 컷된 부분이 HF 용액에 의해 녹아 떨어지게 된다. 따라서, 상기 감광막 패턴(110)과 그 위에 증착되어 있던 n+비정질 실리콘층(112) 및 금속배선층(114)도 함께 떨어지는 효과를 볼 수 있으며, 이때 떨어져 나간 자리는 자연스럽게 자기정합된 구조를 가지게 된다.
또한, 이 경우에는 HF 용액을 이용하여 식각공정을 실시하기는 하지만, 식각 공정 진행시 이미 반도체층 상에 n+비정질 실리콘층(112)과 금속배선층(114)이 형성되어 있는 상태이므로, 에치스토퍼층(108)인 SiNX가 녹은 잔유물들이 반도체층(106)의 패턴 골 등에 부착될 수 없어 실리카 형성을 방지할 수 있게 되며, 동시에 표면 세정 효과를 얻을 수 있게 된다.
제6 단계로서, 도3(F)에 도시된 바와 같이 상기 금속배선층(114) 상의 소정 부분에 감광막 패턴을 형성하고, 이를 마스크로 한 사진식각공정으로 금속배선층(114)을 식각하여 소오스/드레인 전극을 형성하고, 이를 마스크로 하여 그 하부의 n+비정질 실리콘층(112)과 반도체층(106)을 연속적으로 식각처리하여 채널을 형성하므로써 본 발명에 의한 하나의 박막트랜지스터 제조를 완료한다.
이와 같이 공정을 진행할 경우, 종래 3매의 마스크가 필요로 하였던 것에 반해, 본 발명에서는 기판(100) 상에 게이트 전극을 형성할 때와 소오스/드레인 전극을 형성할 때에만 마스크가 사용되어지므로, 종래에 비해 마스크 수를 1매 줄일 수 있게 되어 원가절감 및 생산성 향상을 실현할 수 있게 된다.
한편, 본 공정은 제3 단계에서 상기 감광막 패턴(110)을 마스크로 하여 그 하부의 에치스토퍼층(108)을 건식식각법을 이용하여 식각처리한 후, 감광막 패턴(110)을 제거하고, 제4 단계에서와 같이 n+비정질 실리콘과 금속배선 물질인 Cr을 순차적으로 스퍼터링하는 순으로 공정을 진행하여도 기 언급된 바와 같은 동일한 효과를 얻을 수 있다.
상술한 바와 같이 본 발명에 의하면 첫째, 박막트랜지스터 제조시 마스크를 이용한 식각공정이 2회 요구되므로, 종래의 경우에 비하여 마스크 수를 1매 줄일 수 있게 되어 원가절감을 이룰 수 있을 뿐 아니라 이로 인하여 생산성 향상을 기할 수 있게 되고 둘째, 습식식각시 HF 용액을 이용하기는 하지만, 상기 식각 공정시 반도체층 상에 이미 n+비정질 실리콘층과 금속배선층이 형성되어 있는 상태이므로, SiNX가 녹은 잔유물들이 반도체층의 패턴 골 등에 부착될 수가 없어 실리카 형성을 방지할 수 있게 될 뿐 아니라 동시에 세정 효과를 얻을 수 있으며 셋째, 반도체층인 비정질 실리콘층 상에 n+비정질 실리콘층과 금속배선층을 형성시켜 주는 공정을 스퍼터링법을 이용하여 동일 챔버 내에서 빠른 시간 내에 실시해주므로써, 비정질 실리콘층 상에서의 자연산화막 성장을 억제할 수 있게 되어 자연산화막과의 부착 불량으로 인해 야기되는 물방울 결함을 방지할 수 있게 되고 네째, 백 노광을 이용하여 공정을 진행하므로 자기정합 방식으로 박막트랜지스터를 형성할 수 있게 되어 정렬 불량 등과 같은 소자 불량 요인을 제거할 수 있게 되어, 박막트랜지스터의 소자 특성을 향상시킬 수 있게 된다.

Claims (8)

  1. 게이트 전극이 구비되어 있는 기판 상에 게이트 절연층과 반도체층 및 에치스토퍼층을 순차적으로 형성하는 공정과; 상기 게이트 전극 위의 에치스토퍼층 상에 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 마스크로, 측면 중앙부가 언더 컷되도록 상기 에치스토퍼층을 식각하는 공정과; 상기 에치스토퍼층의 언더 컷된 부분이 노출되도록, 상기 감광막 패턴과 반도체층 상에 n+비정질 실리콘층과 금속배선층을 순차적으로 형성하는 공정과; 상기 에치스토퍼층의 노출된 언더 컷된 부분을 습식식각법으로 제거하는 공정 및; 상기 게이트 절연층의 표면이 소정 부분 노출되도록, 상기 금속배선층과 n+비정질 실리콘층 및 반도체층을 식각하여 소오스/드레인 전극과 채널을 형성하는 공정으로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 에치 스토퍼층은 7000Å 이상의 두께를 가지도록 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 감광막 패턴을 마스크로, 측면 중앙부가 언더 컷되도록 상기 에치스토퍼층을 식각한 후, 상기 감광막 패턴을 제거하는 공정을 더 포함하는 것을 특징으로 박막트랜지스터 제조방법.
  4. 제1항에 있어서, 상기 감광막 패턴은 백 노광으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  5. 제1항에 있어서, 측면 중앙부가 언더 컷되도록 상기 에치스토퍼층을 건식식각법으로 식각하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  6. 제1항에 있어서, 상기 n+비정질 실리콘층과 금속배선층은 스퍼터링법으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  7. 제1항에 있어서, 상기 금속배선층은 Cr으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  8. 제1항에 있어서, 상기 습식식각은 HF 용액으로 실시하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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