KR19990016120A - 박막트랜지스터 및 그 제조방법 - Google Patents

Abstract

본 발명에 의한 박막트랜지스터(TFT) 및 그 제조방법은, TFT의 액티브층이 n+ 반도체층(n+ a-Si층)/미세 결정질 실리콘층(μC-Si층)/반도체층(a-Si층) 적층 구조를 가지도록 이루어져 첫째, 에치백 타입의 TFT 제조 과정에서 문제시되던 n+ 반도체층의 식각량을 정확하게 제어할 수 있게 되고 둘째, 상기 액티브층 상에 형성되는 보호층을 전도성이 아주 낮은 유기 절연막 재질의 BM층으로 대체시켜, 상기 TFT가 BM-ON-TFT 구조를 가지게 하더라도 이의 제작을 위한 별도의 마스크가 필요없어 비용 상승이 초래되지 않으며 셋째, n+ 반도체층의 건식 식각 공정에 의해 비정질 실리콘층의 결정화를 위한 시드 형성이 가능하게 되므로, 미세 결정질 실리콘층의 막질 증착 공정이 용이할 뿐 아니라 막질 자체의 특성을 향상시킬 수 있게 되고 넷째, 채널 길이가 게이트 금속의 선폭보다 짧아, TFT의 온 전류(on current) 특성을 향상시킬 수 있게 되며 다섯째, 오프 전류(off current)를 최소화할 수 있게 된다.

Description

박막트랜지스터 및 그 제조방법

본 발명은 액정표시소자(liquid crystal display device:이하, LCD 소자라 한다) 등의 액티브소자로 이용되는 박막트랜지스터(thin film transistor:이하, TFT라 한다) 및 그 제조방법에 관한 것으로, 보다 상세하게는 TFT의 구조 개선을 통하여 TFT의 동작 특성을 향상시킬 수 있도록 한 TFT 및 그 제조방법에 관한 것이다.

근래에 고품위 TV(high definition TV:이하, HDTV라 한다) 등의 새로운 첨단 영상기기가 개발됨에 따라 평판 표시기에 대한 요구가 대두되고 있다. LCD는 평판 표시기의 대표적인 기술로써 ELD(electro luminescence display), VFD(vacuum fluorescence display), PDP(plasma display panel) 등이 해결하지 못한 저전력화, 고속화등의 문제를 가지고 있지 않다. 이 LCD는 크게 수동형과 능동형의 두가지 형태로 나누어지는데, 능동형 LCD는 각 화소 하나 하나를 박막트랜지스터와 같은 능동소자가 제어하도록 되어 있어 속도, 시야각, 그리고 대조비(contrast)에 있어서, 수동형 LCD보다 훨씬 뛰어나 100만 화소 이상의 해상도를 필요로 하는 HDTV에 가장 적합한 표시기로 사용되고 있다. 이에 따라, TFT의 중요성이 부각되면서 이에 대한 연구개발이 심화되고 있다.

현재 LCD 등에서 화소전극의 선택적 구동을 위해 전기적 스위칭 소자로 사용되는 TFT에 대한 연구개발은, 수율향상 및 생산성 개선에 의한 제조 코스트의 절감에 촛점을 맞추어, TFT의 구조 개선, 비정질 또는 다결정 실리콘의 특성 향상, 전극의 오옴성 접촉저항 및 단선/단락 방지 등에 집중되고 있다. 이중, 비정질 실리콘 TFT의 기술은 대면적, 저가격, 양산성을 이유로 더 많은 연구가 이루어지고 있다.

현재 제조라인에서 사용되는 비정질 TFT는 게이트의 구조에 따라 크게 두종류로 나누어진다. 그 하나는, 역 스태거형이라고도 불리우는 바텀 게이트형이며 다른 하나는, 정 스테거형이라고도 불리우는 탑 게이트형이다. 기판 상에 게이트 전극을 먼저 형성하는 것을 바텀 게이트형이라 부르며, 주종을 이루고 있다. 반면, 탑 게이트형은 최초에 박막트랜지스터의 소스/드레인 전극을 형성하는 것으로, 현실적으로 누설전류가 크고 양산성이 결여되는 등의 이유로 많이 사용되지 않고 있다.

상기 바텀 게이트형은 다시 두 종류로 구분된다. 그 하나는 에치백(etch back) 타입의 TFT이고, 다른 하나는 에치스토퍼(etch stopper) 타입의 TFT이다. 여기서는 편의상, 도 1에 제시된 단면도를 참조하여 본 발명과 직접적으로 관련된 에치백 타입의 TFT만을 살펴보고자 한다.

도 1을 참조하면, 종래 일반적으로 이용되어 오던 에치백 타입의 TFT는 크게, 유리기판(10) 상에 게이트 전극(12)이 형성되고, 상기 게이트 전극(12)을 포함한 기판 전면에는 게이트 절연층(예컨대, SiN_X층)(14)이 형성되며, 상기 게이트 전극 상측부의 상기 게이트 절연층(14) 소정 부분에는 반도체층(예컨대, a-Si층)(16)이 형성되고, 상기 반도체층의 양 에지부에는 n⁺반도체층(예컨대, n⁺a-Si층)(18)이 형성되며, 상기 n⁺반도체층(18) 상에는 소오스/드레인 전극(20)이 형성되고, 상기 소오스/드레인 전극(20)을 포함한 게이트 절연층 전면에는 상기 소오스/드레인 전극(20)의 표면이 소정 부분 노출되도록 비아 홀이 구비된 보호층(예컨대, SiNx층)(22)이 형성되고, 상기 비아 홀을 포함한 상기 보호층 상의 소정 부분에는 ITO 재질의 픽셀 전극(24)이 형성된 구조로 이루어져 있음을 알 수 있다.

그러나, 상기 구조를 가지도록 에치백 타입의 TFT를 제조할 경우에는 다음과 같은 네가지의 단점이 발생된다.

첫째, n+ 반도체층(예컨대, n+ a-Si층) 식각시 하부막인 반도체층(예컨대, a-Si층)과의 선택적 식각이 어려워 채널부의 반도체층 두께를 정확하게 제어할 수 없을 뿐 아니라, 식각 공정의 균일성(uniformity)을 확보하는데 어려움이 따라, TFT 제조시 상기 반도체층의 손실을 감안한 구조를 생각해야 되므로, TFT의 동작 특성이 저하되는 현상이 야기된다.

둘째, 에치백 타입 TFT의 광누설전류(photo induced current)를 줄이기 위한 한 방법으로서, TFT 기판의 픽셀 전극 상에 유기 재질의 블랙 매트릭스(이하, BM이라 한다)'를 형성해 주는 '유기 BM-on-TFT' 구조가 제안된 바 있으나, 이 경우에는 사진식각공정을 진행하기 위하여 마스크 1매가 더 요구되므로 비용 절감 차원에서 문제가 발생된다.

셋째, 반도체층 대신 미세 결정질 실리콘층(예컨대, μC-Si층)을 채널로 사용하고자 하는 기술이 제안된 바 있으나, 이 경우에는 하부막이 비정질의 SiN_X층인 관계로 인하여, 상기 미세 결정질 실리콘층이 결정막 초기에는 비정질 실리콘으로 성막되다가 이후 결정화되는 방식으로 제조되는, 전이층(transition layer) 형성 과정을 거치게 되므로, 초기에 성장된 큰 비저항을 갖는 비정질 실리콘으로 인해 미세 결정질 실리콘층의 막질 특성이 저하되는 현상이 발생하게 된다. 따라서, 미세 결정질 실리콘층을 채널로 사용하고자 할 경우에는 초기부터 미세 결정질 실리콘층을 성장시켜 주어야 하는데, 이와 같이 초기부터 미세 결정질 실리콘층을 성장시켜 주기 위해서는 먼저 게이트 절연막 표면을 플라즈마 처리하여 시드(seed)를 형성해 주어야 한다. 그러나, 화학기상증착 시스템(이하, CVD 시스템 이하 한다) 내에서의 H₂또는 He 플라즈마 처리로는 게이트 절연막 표면에 시드를 형성할 수 없으므로, 현재로는 상기 미세 결정질 실리콘층을 채널로 사용하지 못하고 있는 실정이다.

넷째, 게이트 전극에 전압을 공급해 준 상태에서 소오스/드레인 전극에 신호를 인가해 주게 되면, 전자가 소오스 전극에서 채널을 통해 직접 드레인으로 가지 않고 저항이 높은 비정질 실리콘 탑 벌크(top bulk)층을 거치게 되므로, 이로 인해 전류의 로스(loss)가 발생하게 된다.

이에 본 발명의 과제는, TFT의 액티브층을 n+ 반도체층(n+ a-Si층)/미세 결정질 실리콘층(μC-Si층)/반도체층(a-Si층) 적층 구조를 가지도록 형성시켜 주므로써, n+ 반도체층의 정확한 식각량 제어를 통해 TFT의 동작 특성을 향상시킬 수 있도록 한 TFT 및 그 제조방법을 제공함에 있다.

도 1은 종래 기술에 의한 에치백 타입의 TFT 구조를 도시한 단면도,

도 2는 본 발명에 의한 에치백 타입의 TFT 구조를 도시한 단면도,

도 3 내지 도 8은 도 2에 제시된 TFT 제조방법을 도시한 공정수순도.

상기 과제를 달성하기 위하여 본 발명에서는, 게이트 전극이 구비된 기판과, 상기 게이트 전극을 포함한 기판 전면에 형성된 게이트 절연층과, 상기 게이트 전극 상측부의 상기 게이트 절연층 표면이 소정 부분이 노출되도록, 상기 게이트 절연층 상의 소정 부분에 형성된 n+ 반도체층과, 상기 n+ 반도체층보다 작은 선폭을 가지도록, 상기 n+ 반도체층 상에 형성된 소오스/드레인 전극과, 상기 소오스/드레인 전극과 그 하부의 n+ 반도체층의 상면 에지부가 소정 부분 노출되도록, 상기 소오스/드레인 전극과 n+ 반도체층을 포함한 게이트 절연층 상의 소정 부분에 형성된 미세 결정질 실리콘층과, 상기 미세 결정질 실리콘층 상에 형성된 반도체층과, 상기 반도체층 상에 형성된 보호층 및, 상기 보호층의 양 에지부와, 그 하부의 반도체층, 미세 결정질 실리콘층, 소오스/드레인 전극 및, n+ 반도체층을 포함한 게이트 절연층 상의 소정 부분에 형성된 픽셀 전극으로 이루어진 TFT가 제공된다.

상기 과제를 달성하기 위하여 본 발명에서는, 게이트 전극이 구비된 기판 상에 게이트 절연층과 n+ 반도체층 및 금속 배선층을 순차적으로 형성하는 공정과, 상기 금속 배선층 상의 소정 부분에 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 이용하여 상기 금속 배선층을 식각하여 소오스/드레인 전극을 형성하는 공정과, 상기 감광막 패턴을 마스크로 상기 게이트 절연층의 표면이 소정 부분 노출되도록 상기 n+ 반도체층을 식각한 다음, 상기 감광막 패턴을 제거하는 공정과, 상기 소오스/드레인 전극과 그 하부의 n+ 반도체층의 상면 에지부가 소정 부분 노출되도록, 상기 소오스/드레인 전극과 n+ 반도체층을 포함한 게이트 절연층 상의 소정 부분에 미세 결정질 실리콘층과 반도체층 및 보호층을 순차적으로 형성하는 공정 및, 표면이 노출된 상기 n+ 반도체층과 소오스/드레인 전극, 미세 결정질 실리콘층, 반도체층 및, 보호층을 포함한 게이트 절연층 상의 소정 부분에 픽셀 전극을 형성하는 공정으로 이루어진 TFT 제조방법이 제공된다.

본 발명의 경우, 상기 보호층은 전도성이 낮은 유기 절연막 재질의 BM으로 대체 가능한데, 이 경우에는 상기 TFT는 'BM-on-TFT' 구조를 가지게 된다.

상기 구조를 가지도록 TFT를 제조할 경우, 미세 결정질 실리콘층을 사이에 두고 n+ 반도체층이 반도체층보다 먼저 형성되므로, TFT의 액티브층이 n+ 반도체층(n+ a-Si층)/미세 결정질 실리콘층(μC-Si층)/반도체층(a-Si층) 적층 구조를 가지게 되어, 식각 공정 진행시 n+ 반도체층의 식각량을 정확하게 제어할 수 있게 된다. 또한, 'BM-on-TFT' 구조를 가지도록 소자를 제조하기 위하여, 보호층 대신 전도성이 낮은 유기 절연막 재질의 BM을 형성시켜 주더라도, 4매의 마스크를 이용하여 TFT 제조 공정을 완료할 수 있게 되므로, 마스크 수 증가에 따른 공정 복잡화와 비용 증가없이도 TFT의 동작 특성을 향상시킬 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

본 발명은, 에치백 타입 TFT의 구조 개선을 통하여 상기 소자의 동작 특성을 향상시킬 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 2 내지 도 8에 제시된 도면을 참조하여 구체적으로 살펴보면 다음과 같다. 여기서, 도 2는 본 발명에서 제시된 에치백 타입 TFT의 구조를 도시한 단면도를 나타내고, 도 3 내지 도 8은 도 2에 제시된 TFT의 제조방법을 도시한 공정수순도를 나타낸다.

도 2에 의하면, 본 발명에서 제시된 TFT는 크게, 기판(100) 상의 소정 부분에 게이트 전극(102)이 형성되고, 상기 게이트 전극(102)을 포함한 기판 전면에는 게이트 절연층(104)이 형성되며, 상기 게이트 절연층(104) 상의 소정 부분에는 상기 게이트 전극(102) 상측부의 절연층(104) 표면이 소정 부분 노출되도록, n+ 반도체층(예컨대, n+ a-Si층)(106)이 형성되고, 상기 n+ 반도체층(106) 상에는 상기 n+ 반도체층(106)보다 작은 선폭의 소오스/드레인 전극(108)이 형성되며, 상기 소오스/드레인 전극(108)과 n+ 반도체층(106)을 포함한 상기 게이트 절연층(104) 상의 소정 부분에는 상기 소오스/드레인 전극(108)과 그 하부의 n+ 반도체층(106) 표면이 소정 부분 노출되도록 미세 결정질 실리콘(112)이 형성되고, 상기 미세 결정질 실리콘(112) 상에는 반도체층(예컨대, a-Si층)(114)과 보호층(116)이 순차적으로 적층되며, 상기 보호층(116)의 양 에지부와, 그 하부의 반도체층(114), 미세 결정질 실리콘층(112), 소오스/드레인 전극(108), n+ 반도체층(106)을 포함한 상기 게이트 절연층(104) 상의 소정 부분에는 ITO 재질의 픽셀 전극(118)이 형성되도록 이루어져, TFT의 액티브층이 n+ 반도체층(106)/미세 결정질 실리콘층(112)/반도체층(114)의 적층 구조를 가짐을 알 수 있다.

이때, 상기 TFT는 보호층(116) 대신 전도성이 아주 낮은 유기 절연막 재질의 BM층을 형성시켜 주는 방식으로, 간단하게 상기 TFT가 BM-ON-TFT 구조를 가지도록 제작해 줄 수도 있는데, 이와 관련된 구체적인 설명은 이후 공정 설명시 다시 언급하기로 한다.

따라서, 상기 구조의 TFT는 도 3 내지 도 8에 도시된 공정수순도에서 알 수 있듯이 다음의 제 6 단계를 거쳐 제조된다. 이를 보다 구체적으로 살펴보면 다음과 같다.

제 1 단계로서, 도 3에 도시된 바와 같이 유리기판(100) 상에 게이트 금속(예컨대, Al 금속이나 Mo 금속)을 증착한 뒤, 마스크를 사용한 사진식각공정으로 상기 기판(100)의 표면이 소정 부분 노출되도록, 상기 게이트 금속을 식각하여 게이트 전극(102)을 형성한다. 이때, 상기 게이트 전극(12)은 사용 목적에 따라 Al-Nd/Mo와 같이 이층 적층 구조를 가지도록 형성할 수도 있다. 이어, 상기 게이트 전극(102)을 포함한 기판(100) 전면에 게이트 절연층(예컨대, SiNx층)(104)과, 500Å 이하의 두께를 갖는 n+ 반도체층(n+ a-Si층)(106) 및, 금속 배선층(108)을 연속적으로 증착한다. 이때, 상기 금속 배선층(108)으로는 Cr외에 Mo 합금, Al 합금 등이 사용된다.

제 2 단계로서, 도 4에 도시된 바와 같이 상기 금속 배선층(108) 상에 감광막을 증착한 후, 마스크를 이용한 사진식각공정으로 감광막 패턴(110)을 형성하고, 상기 감광막 패턴(110)을 마스크로 이용하여 그 하부의 금속 배선층(108)을 습식 식각하여 소오스/드레인 전극(108)을 형성한다.

제 3 단계로서, 도 5에 도시된 바와 같이 상기 감광막 패턴(110)을 마스크로 하여, SF₆나 CF₄중 선택된 어느 한 가스에 HCl 가스(또는 Cl₂계열의 가스)를 혼합한 가스)시킨 가스를 이용하여, 상기 게이트 절연층(104)의 표면이 소정 부분 노출되도록 상기 n+ 반도체층(106)을 건식 식각한다. 그 결과, 게이트 절연층(104)의 표면(ⓐ로 표기된 부분)에 비정질 실리콘의 결정화를 위한 시드(seed) 형성이 가능하게 된다. 이와 같이, 시드 형성이 가능한 공정 조건을 설정해 준 것은, 이후 형성할 미세 결정질 실리콘층을 성막 초기부터 결정막으로 성장시키기 위함이다. 이때, 상기 n+ 반도체층(106)과 게이트 절연층(104)은 서로 식각 선택비가 크므로, n+ 반도체층과 반도체층이 적층되는 구조를 갖는 종래의 TFT에서 발생하던 식각량 제어의 어려움을 해소할 수 있게 된다.

제 4 단계로서, 도 6에 도시된 바와 같이 상기 감광막 패턴(110)을 제거하고, He플라즈마를 이용한 기판 세정 공정을 실시한다. 이때, 상기 기판 세정 공정은 스킵(skip)가능한데, 상기 세정 공정을 실시해 줄 경우가 그렇지 않은 경우에 비해 시드 형성에는 휠씬 유리하다.

제 5 단계로서, 도 7에 도시된 바와 같이 상기 소오스/드레인 전극(108)과 n+ 반도체층(106)을 포함한 게이트 절연층(104) 전면에 500Å 이하의 두께를 갖는 미세 결정질 실리콘층(112)과, 1500 ~ 2000Å의 두께를 갖는 반도체층(114) 및, 보호층(예컨대, SiNx층)(116)을 연속 증착하고, 상기 반도체층(114)의 표면이 소정 부분 노출되도록 상기 보호층(116)을 식각한다. 이어, 식각처리된 상기 보호층(116)을 마스크로, 그 하부의 반도체층(114)과 미세 결정질 실리콘층(112)을 식각하여, 상기 소오스/드레인 전극(108)의 상면 에지부와 그 하부의 n+ 반도체층(106) 상면 에지부를 소정 부분 노출시킨다.

제 6 단계로서, 도 8에 도시된 바와 같이 상기 보호층(116)과, 반도체층(114), 미세 결정질 실리콘층(112), 소오스/드레인 전극(108) 및, n+ 반도체층(106)을 포함한 상기 게이트 절연층(104)의 전면에 ITO층을 증착하고, 사진식각공정을 이용하여 상기 보호층(116)과 게이트 절연층(104)의 표면이 소정 부분이 노출되도록 상기 ITO층을 식각하여 픽셀 전극(118)을 형성하므로써, 본 공정을 완료한다.

한편, 상기 TFT를 BM-ON-TFT 구조를 가지도록 제작하고자 할 경우에는 상기 보호층(116) 대신 전도성이 아주 낮은 유기 절연막 재질의 BM층을 증착한 뒤, 사진식각공정을 이용하여 상기 BM층의 소정 부분을 식각처리하고, 이를 마스크로 이용하여 액티브층(예컨대, 반도체층(114)과 미세 결정질 실리콘층(112))을 식각해 주는 방식으로 공정을 진행해 주기만 하면 되므로, 기 언급된 4매의 마스크 공정만으로도 TFT를 제작할 수 있게 되어, 마스크 수 증가에 따른 비용 증가 문제가 발생하지 않게 된다. 이와 같이 보호층(116)을 전도성이 낮은 유기 절연막 재질의 BM층으로 대체할 경우, 그렇지 않은 경우에 비하여 광누설전류를 최소화할 수 있다는 잇점을 갖는다.

상술한 바와 같이 본 발명에 의하면 TFT 제조시, 액티브층을 n+ 반도체층(n+ a-Si층)/미세 결정질 실리콘층(μC-Si층)/반도체층(a-Si층) 적층 구조를 가지도록 형성해 주므로써 다음과 같은 효과를 얻을 수 있게 된다.

첫째, 미세 결정질 실리콘층을 사이에 두고 n+ 반도체층이 반도체층보다 먼저 형성되므로, 에치백 타입의 TFT 제조 과정에서 문제시되던 n+ 반도체층의 식각량을 정확하게 제어할 수 있게 된다.

둘째, 보호층 대신 전도성이 아주 낮은 유기 절연막 재질의 BM층을 이용하여 TFT를 제조해 주더라도 4매의 마스크만으로 TFT 제조를 완료할 수 있게 되므로, BM-ON-TFT 구조를 형성하기 위한 별도의 마스크가 필요없게 되어 비용 상승없이도 BM-ON-TFT를 제조할 수 있게 된다.

셋째, n+ 반도체층의 건식 식각 공정에 의해 비정질 실리콘층의 결정화를 위한 시드 형성이 가능하게 되므로, 우수한 막질 특성을 갖는 미세 결정질 실리콘층의 막질 증착 공정이 가능하게 된다.

넷째, 채널 길이가 게이트 금속의 선폭보다 짧아, 채널 온(on)인 경우 소오스 전극과 드레인 전극이 직접 연결되므로, TFT의 온 전류(on current) 특성을 향상시킬 수 있게 된다.

다섯째, 액티브층을 n+ 반도체층(n+ a-Si층)/미세 결정질 실리콘층(μC-Si층)/반도체층(a-Si층) 적층 구조를 가지도록 형성하므로, 오프 전류(off current)를 최소화할 수 있게 된다.

Claims (34)

1. 게이트 전극이 구비된 기판과, 상기 게이트 전극을 포함한 기판 전면에 형성된 게이트 절연층과, 상기 게이트 전극 상측부의 상기 게이트 절연층 표면이 소정 부분이 노출되도록, 상기 게이트 절연층 상의 소정 부분에 형성된 n+ 반도체층과, 상기 n+ 반도체층보다 작은 선폭을 가지도록, 상기 n+ 반도체층 상에 형성된 소오스/드레인 전극과, 상기 소오스/드레인 전극과 그 하부의 n+ 반도체층의 상면 에지부가 소정 부분 노출되도록, 상기 소오스/드레인 전극과 n+ 반도체층을 포함한 게이트 절연층 상의 소정 부분에 형성된 미세 결정질 실리콘층과, 상기 미세 결정질 실리콘층 상에 형성된 반도체층과, 상기 반도체층 상에 형성된 보호층 및, 상기 보호층의 양 에지부와, 그 하부의 반도체층, 미세 결정질 실리콘층, 소오스/드레인 전극 및, n+ 반도체층을 포함한 게이트 절연층 상의 소정 부분에 형성된 픽셀 전극으로 이루어진 것을 특징으로 하는 박막트랜지스터.
2. 제 1항에 있어서, 상기 n+ 반도체층은 500Å 이하의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
3. 제 1항에 있어서, 상기 n+ 반도체층은 건식 식각법으로 형성된 것을 특징으로 하는 박막트랜지스터.
4. 제 1항에 있어서, 상기 소오스/드레인 전극은 습식 식각법으로 형성된 것을 특징으로 하는 박막트랜지스터.
5. 제 1항에 있어서, 상기 미세 결정질 실리콘층은 500Å 이하의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
6. 제 1항에 있어서, 상기 반도체층은 1500 ~ 2000Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
7. 제 1항에 있어서, 상기 소오스/드레인 금속은 Cr, Mo 합금, Al 합금중 선택된 어느 하나로 이루어진 것을 특징으로 하는 박막트랜지스터.
8. 게이트 전극이 구비된 기판과, 상기 게이트 전극을 포함한 기판 전면에 형성된 게이트 절연층과, 게이트 전극 상측부의 상기 게이트 절연층 표면이 소정 부분이 노출되도록, 상기 게이트 절연층 상의 소정 부분에 형성된 n+ 반도체층과, 상기 n+ 반도체층보다 작은 선폭을 가지도록, 상기 n+ 반도체층 상에 형성된 소오스/드레인 전극과, 상기 소오스/드레인 전극과 그 하부의 n+ 반도체층의 상면 에지부가 소정 부분 노출되도록, 상기 소오스/드레인 전극과 n+ 반도체층을 포함한 게이트 절연층 상의 소정 부분에 형성된 미세 결정질 실리콘층과, 상기 미세 결정질 실리콘층 상에 형성된 반도체층과, 상기 반도체층 상에 형성된 블랙 매트릭스층 및, 상기 블랙 매트릭스층의 양 에지부와, 그 하부의 반도체층, 미세 결정질 실리콘층, 소오스/드레인 전극 및, n+ 반도체층을 포함한 상기 게이트 절연층 상의 소정 부분에 형성된 픽셀 전극으로 이루어진 것을 특징으로 하는 박막트랜지스터.
9. 제 8항에 있어서, 상기 블랙 매트릭스층은 전도성이 낮은 유기 절연막 재질로 이루어진 것을 특징으로 하는 박막트랜지스터.
10. 제 8항에 있어서, 상기 n+ 반도체층은 500Å 이하의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
11. 제 8항에 있어서, 상기 n+ 반도체층은 건식 식각법으로 형성된 것을 특징으로 하는 박막트랜지스터.
12. 제 8항에 있어서, 상기 소오스/드레인 전극은 습식 식각법으로 형성된 것을 특징으로 하는 박막트랜지스터.
13. 제 8항에 있어서, 상기 미세 결정질 실리콘층은 500Å 이하의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
14. 제 8항에 있어서, 상기 반도체층은 1500 ~ 2000Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
15. 제 8항에 있어서, 상기 소오스/드레인 금속은 Cr, Mo 합금, Al 합금중 선택된 어느 하나로 이루어진 것을 특징으로 하는 박막트랜지스터.
16. 게이트 전극이 구비된 기판 상에 게이트 절연층과 n+ 반도체층 및 금속 배선층을 순차적으로 형성하는 공정과, 상기 금속 배선층 상의 소정 부분에 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 이용하여 상기 금속 배선층을 식각하여 소오스/드레인 전극을 형성하는 공정과, 상기 감광막 패턴을 마스크로 상기 게이트 절연층의 표면이 소정 부분 노출되도록 상기 n+ 반도체층을 식각한 다음, 상기 감광막 패턴을 제거하는 공정과, 상기 소오스/드레인 전극과 그 하부의 n+ 반도체층의 상면 에지부가 소정 부분 노출되도록, 상기 소오스/드레인 전극과 n+ 반도체층을 포함한 게이트 절연층 상의 소정 부분에 미세 결정질 실리콘층과 반도체층 및 보호층을 순차적으로 형성하는 공정 및, 표면이 노출된 상기 n+ 반도체층과 소오스/드레인 전극, 미세 결정질 실리콘층, 반도체층 및, 보호층을 포함한 게이트 절연층 상의 소정 부분에 픽셀 전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
17. 제 16항에 있어서, 상기 금속 배선층은 습식 식각하는 것을 특징으로 하는 박막트랜지스터 제조방법.
18. 제 16항에 있어서, 상기 금속 배선층은 Cr, Mo 합금, Al 합금중 선택된 어느 하나로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
19. 제 16항에 있어서, 상기 n+ 반도체층은 500Å 이하의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
20. 제 16항에 있어서, 상기 n+ 반도체층은 상기 소오스/드레인 전극보다 넓은 선폭을 가지도록 건식 식각하는 것을 특징으로 하는 박막트랜지스터 제조방법.
21. 제 20항에 있어서, 상기 건식 식각은 SF₆나 CF₄중 선택된 어느 한 가스에 HCl이나 Cl₂계열의 가스를 혼합한 식각 가스를 이용하여 실시하는 것을 특징으로 하는 박막트랜지스터 제조방법.
22. 제 16항에 있어서, 상기 감광막 패턴 제거후, He플라즈마를 이용한 기판 세정 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
23. 제 16항에 있어서, 상기 미세 결정질 실리콘층은 500Å 이하의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
24. 제 16항에 있어서, 상기 반도체층은 1500 ~ 2000Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터.
25. 게이트 전극이 구비된 기판 상에 게이트 절연층과 n+ 반도체층 및 금속 배선층을 순차적으로 형성하는 공정과, 상기 금속 배선층 상의 소정 부분에 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 이용하여 상기 금속 배선층을 식각하여 소오스/드레인 전극을 형성하는 공정과, 상기 감광막 패턴을 마스크로 상기 게이트 절연층의 표면이 소정 부분 노출되도록 상기 n+ 반도체층을 식각한 다음, 상기 감광막 패턴을 제거하는 공정과, 상기 소오스/드레인 전극과 그 하부의 n+ 반도체층의 상면 에지부가 소정 부분 노출되도록, 상기 소오스/드레인 전극과 n+ 반도체층을 포함한 게이트 절연층 상의 소정 부분에 미세 결정질 실리콘층과 반도체층 및 블랙 매트릭스층을 순차적으로 형성하는 공정 및, 표면이 노출된 상기 n+ 반도체층과 소오스/드레인 전극, 미세 결정질 실리콘층, 반도체층 및, 블랙 매트릭스층을 포함한 게이트 절연층 상의 소정 부분에 픽셀 전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
26. 제 25항에 있어서, 상기 블랙 매트릭스층은 전도성이 낮은 유기 절연막 재질로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
27. 제 25항에 있어서, 상기 금속 배선층은 습식 식각하는 것을 특징으로 하는 박막트랜지스터 제조방법.
28. 제 25항에 있어서, 상기 금속 배선층은 Cr, Mo 합금, Al 합금중 선택된 어느 하나로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
29. 제 25항에 있어서, 상기 n+ 반도체층은 500Å 이하의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
30. 제 25항에 있어서, 상기 n+ 반도체층은 상기 소오스/드레인 전극보다 넓은 선폭을 가지도록 건식 식각하는 것을 특징으로 하는 박막트랜지스터 제조방법.
31. 제 30항에 있어서, 상기 건식 식각은 하부 게이트 절연막과의 식각 선택비가 높은 식각 가스를 이용하여 실시하는 것을 특징으로 하는 박막트랜지스터 제조방법.
32. 제 25항에 있어서, 상기 감광막 패턴 제거후, He플라즈마를 이용한 기판 세정 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
33. 제 25항에 있어서, 상기 미세 결정질 실리콘층은 500Å 이하의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
34. 제 25항에 있어서, 상기 반도체층은 1500 ~ 2000Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터.