JPH0677486A - 薄膜トランジスタ素子 - Google Patents

Abstract

(57)【要約】 【目的】 液晶フラットパネルディスプレイの駆動ディ
スプレイ等に使われるスタガード型薄膜トランジスタ素
子において、チャネルを形成しない高抵抗部分の非晶質
シリコン層に起因する寄生抵抗を低減することにより薄
膜トランジスタ素子のオン電流の低下を防ぐ。 【構成】 従来のスタガード型薄膜トランジスタ素子に
おいて、非晶質シリコン膜１３がゲート電極１１の内側
に形成され、かつ、ｎ型化したドーピング層１５が非晶
質シリコン膜の側面と接触している構造を持たせること
によりチャネルとソース・ドレイン領域が低抵抗のｎ型
化したドーピング層で接続され、薄膜トランジスタ素子
の寄生抵抗が低減化される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリックス
液晶ディスプレイに使用する薄膜トランジスタ素子に関
するものである。

【０００２】

【従来の技術】近年、液晶フラットパネルディスプレイ
の駆動デバイスとして用いられる薄膜トランジスタ素子
の研究開発が盛んに行われている。現在一般に用いられ
ている薄膜トランジスタ素子の断面図を図８に示す。ま
ず、絶縁性基板であるガラス基板１０上にゲート金属を
形成し所望の形状にパターンニングしゲート電極１１を
形成する。この上にゲート絶縁膜である窒化シリコン膜
１２、非晶質シリコン膜１３、チャネルパッシベーショ
ン膜である窒化シリコン膜１４を順次形成しチャネルパ
ッシベーション膜である窒化シリコン膜１４を所望の形
状にパターンニングする。つづいてソース・ドレイン領
域を形成するためにｎ型化したドーピング層１５を形成
し、非晶質シリコン膜及びドーピング層を所望の形状に
形成する。さらに、ソース・ドレイン金属を形成し所望
の形状にパターンニングすることによりソース・ドレイ
ン電極１６を形成する。最後にチャネル上のドーピング
層をエッチング除去することにより薄膜トランジスタ素
子が完成する。

【０００３】

【発明が解決しようとする課題】上述の薄膜トランジス
タ素子においてゲート電圧及びドレイン電圧を印加しト
ランジスタを動作状態にしたとき、低抵抗のチャネルは
ゲート絶縁膜である窒化シリコン膜上の界面付近の非晶
質シリコン部分に形成される。このとき電子はソース領
域からチャネル部、そしてドレイン領域へと流れるが、
その際ソース領域とチャネル部及びチャネル部とドレイ
ン領域との間に存在する高抵抗の非晶質シリコン部分を
経由することになる。即ち、この高抵抗の非晶質シリコ
ン部分は薄膜トランジスタの寄生抵抗として作用するこ
とになる。特に薄膜トランジスタのチャネル長が短くな
りチャネル本来の抵抗が小さくなるにつれて、この寄生
抵抗が特性全体に対して支配的となり、オン電流が低下
し移動度が見かけ上低下してしまう。今後、大面積，高
精細液晶ディスプレイの実現に向けて大面積に高密度画
素を形成する技術開発が主流となるが、そのためには薄
膜トランジスタのサイズの小型化、薄膜トランジスタの
書き込み能力の向上すなわち高移動度化が不可欠となり
寄生抵抗の影響を無視できない。

【０００４】本発明の目的は、上述した薄膜トランジス
タ素子において、高抵抗の非晶質シリコン部分に起因す
る寄生抵抗を小さくすることにより移動度の低下を防ぐ
構造を提供することにある。

【０００５】

【課題を解決するための手段】本発明は、ゲート電極、
ゲート絶縁膜、島状非晶質シリコン膜、ソース・ドレイ
ン電極、及び前記島状非晶質シリコン膜と前記ソース・
ドレイン電極とが接する部分に形成されたｎ型化したド
ーピング層を有し、前記ｎ型化したドーピング層が前記
島状非晶質シリコン膜に対して前記ゲート電極と反対側
に形成された構造を持つスタガード型の薄膜トランジス
タ素子において、前記島状非晶質シリコン膜が前記ゲー
ト電極の内側に形成され、かつ、前記ｎ型化したドーピ
ング層が前記島状非晶質シリコン膜の側面と接触してい
ることにより、前記ゲート絶縁膜と前記島状非晶質シリ
コン膜との界面近傍のチャネルを形成する部分の前記島
状非晶質シリコン膜と前記ソース・ドレイン電極とが前
記ｎ型化したドーピング層により直接接続される構造を
持つことを特徴とする。

【０００６】

【作用】本発明の構造を用いることにより、ソース領域
とチャネル部及びチャネル部とドレイン領域はｎ型化し
たドーピング層で直接接続される。したがって、従来構
造とは異なり電流は高抵抗の非晶質シリコン部分を流れ
ない。ｎ型化したドーピング層は真性非晶質シリコン膜
に比べ６桁程度導電率が高いため、従来構造に比べ寄生
抵抗が非常に小さくなる。したがって薄膜トランジスタ
のチャネル長が短くなった場合でも移動度の低下は小さ
く抑えられる。

【０００７】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【０００８】図１に本発明による薄膜トランジスタ素子
の第一の実施例の断面図を示す。図２はこの実施例の薄
膜トランジスタ素子の製造方法を工程順に示した素子の
断面図である。

【０００９】まず、絶縁性基板としてガラス基板１０上
に、ゲート金属としてクロミニウムを１００ｎｍスパッ
タリング法により成膜しパターンニングしてゲート電極
１１を形成する。この上にゲート絶縁膜である窒化シリ
コン膜１２を４００ｎｍ、非晶質シリコン膜１３を１０
０ｎｍ、チャネルパッシベーション膜である窒化膜シリ
コン膜１４を１００ｎｍ、プラズマＣＶＤ法で順次形成
した後、チャネルパッシベーション膜である窒化シリコ
ン膜１４及び非晶質シリコン膜１３をゲート電極１１の
内側に連続して所望の形状にパターンニングする（図２
（ａ））。

【００１０】つづいて、ソース・ドレイン領域を形成す
るためにｎ型化したドーピング層１５を１００ｎｍ形成
し、ドーピング層を所望の形状に形成する（図２
（ｂ））。

【００１１】さらに、ソース・ドレイン金属としてクロ
ミウムを７０ｎｍスパッタリング法により成膜し所望の
形状にパターンニングすることによりソース・ドレイン
電極１６を形成する。（図２（ｃ））。

【００１２】最後に、チャネル上のドーピング層１５を
エッチング除去することにより薄膜トランジスタ素子が
完成する（図（１））。

【００１３】この構造においては、チャネルパッシベー
ション膜１４と非晶質シリコン膜１３とを同時に同じ形
状にパターンニングするため、これらを形成するために
は一回のフォトリソグラフィー工程のみでよく低コスト
で作成可能である。

【００１４】図３に本発明による薄膜トランジスタ素子
の第二の実施例の断面図を示す。

【００１５】ガラス基板１０上にゲート電極１１を形成
し、窒化シリコン膜１２、非晶質シリコン膜１３、チャ
ネルパッシベーション窒化シリコン膜１４をプラズマＣ
ＶＤ法で形成するプロセスまでは第一の実施例の場合と
同様である。

【００１６】次に、チャネルパッシベーション膜である
窒化シリコン膜１４をゲート電極１１の内側３μｍにパ
ターンニングし、つづいて非晶質シリコン膜１３をゲー
ト電極１１の内側かつチャネルパッシベーション窒化シ
リコン膜１４の外側になるようにゲート電極１１の内側
１．５μｍの位置でパターンニングする。

【００１７】つづいて、ソース・ドレイン領域を形成す
るためにｎ型化したドーピング層１５を形成し所望の形
状にパターンニングする。

【００１８】さらに、ソース・ドレイン電極１６を形成
し、最後にチャネル上のドーピング層をエッチングする
ことにより薄膜トランジスタ素子が完成する。特にこの
構造では、島状非晶質半導体膜の側面とｎ型化したドー
ピング層との接続がより確実となり歩留りが向上する。

【００１９】図４に本発明による薄膜トランジスタ素子
の第三の実施例の断面図を示す。これはチャネルパッシ
ベーション膜が存在しない点で第一の実施例と異なる。
この構造では成膜回数が一回減るので低コストで作成可
能である。

【００２０】また第一の実施例及び第三の実施例の構造
において非晶質シリコン膜１３あるいはチャネルパッシ
ベーション膜１４を、ゲート電極と自己整合的に形成す
ることにより目合わせの精度を緩和することも可能であ
る。ゲート電極を形成し、ゲート絶縁膜，非晶質シリコ
ン膜あるいはチャネルパッシベーション膜を連続形成し
た後、ゲート電極をマスクとした背面露光法を用いるこ
とにより、目合わせの精度を要することなく非晶質シリ
コン膜あるいはチャネルパッシベーション膜を光の回折
長程度、ゲート電極の内側にパターンニングすることが
可能である。

【００２１】さらに本発明の構造はイオン注入技術を用
いても実現可能である。図５に、これを第四の実施例と
して示す。第一の実施例と同様にガラス基板１０上にゲ
ート電極１１を形成し、つづいてゲート絶縁膜１２，非
晶質シリコン膜１３，チャネルパッシベーション膜１４
を形成し、チャネルパッシベーション膜のみを所望の形
状にパターンニングする。その後このチャネルパッシベ
ーション膜をマスクとしてイオン注入を行いドーピング
層を形成するが、加速電圧などを制御して非晶質シリコ
ン膜１３の深さ方向全体にドーピング層１５を形成する
ことにより本発明の構造を実現することができる。

【００２２】以上は逆スタガード型の場合の実施例であ
るが、順スタガード型の構造でも可能であり、これを第
五の実施例として以下に示す。図６にこの実施例を表す
断面図を、図７にこの実施例の薄膜トランジスタ素子の
製造工程の断面図を示す。

【００２３】まず、絶縁性基板としてガラス基板１０上
にソース・ドレイン金属としてクロミウムを７０ｎｍス
パッタリング法により成膜しパターンニングしてソース
・ドレイン電極１６を形成する（図７（ａ））。この上
に非晶質シリコン膜１３を１００ｎｍプラズマＣＶＤ法
で成膜し、つづいてフォトレジスト１７をソース・ドレ
イン電極のギャップの内側１μｍの位置に形成し、これ
をマスクとして不純物原子として燐１８を非晶質シリコ
ン膜中に導入しｎ型化したドーピング層１５を形成する
（図７（ｂ））。フォトレジスト１７を除去した後、ｎ
型化したドーピング層１５を島状に形成する（図７
（ｃ））。さらにゲート絶縁膜である窒化シリコン膜１
２をプラズマＣＶＤ法で４００ｎｍ成膜し、ゲート金属
としてクロミウムを１００ｎｍスパッタリング法により
成膜し、ソース・ドレイン電極１６のギャップの外側２
μｍの位置でパターンニングしてゲート電極１１を形成
し素子が完成する（図６）。

【００２４】以上の各実施例では、ゲート絶縁膜、チャ
ネルパッシベーション絶縁膜としてＳｉＮｘを使用した
が、ＳｉＯｘ，ＴａＯｘ等の絶縁膜であれば組み合わせ
て使用可能である。また成膜法に関してもスパッタ法、
光ＣＶＤ法等使用可能である。ｎ型化したドーピング層
としては、ｎ⁺ 非晶質シリコン、さらには微結晶化した
より低抵抗ｎ⁺ シリコンを用いればさらに効果的であ
る。

【００２５】またソース・ドレイン電極用金属としては
クロミウムの他、ニッケル，モリブデン，バラジウム等
でもよく、クロミウム−アルミニウム，クロミウム−ニ
ッケル，ニッケル−金などの積層構造、または合金でも
可能である。

【００２６】

【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタ素子の構造においてはソース領域とチャネル
部、あるいはチャネル部とドレイン領域との間の寄生抵
抗が非常に小さくなり、短チャネル化した際の移動度の
低下が小さい。したがって薄膜トランジスタ素子の小型
化が要求される高精細液晶ディスプレイの実現には大変
有効である。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示した断面図である。

【図２】第一の実施例の構造を実現するための製造方法
を工程順に示した断面図である。

【図３】本発明の第二の実施例を示した断面図である。

【図４】本発明の第三の実施例を示した断面図である。

【図５】本発明の第四の実施例を示した断面図である。

【図６】本発明の第五の実施例を示した断面図である。

【図７】第五の実施例の構造を実現するための製造方法
を工程順に示した断面図である。

【図８】従来の構造を表した断面図である。

【符号の説明】

１０ ガラス基板 １１ ゲート電極 １２ ゲート絶縁膜 １３ 非晶質シリコン膜 １４ チャネルパッシベーション膜 １５ ｎ型化したドーピング層 １６ ソース・ドレイン電極 １７ フォトレジスト １８ 燐

Claims (1)

【特許請求の範囲】
1. 【請求項１】ゲート電極、ゲート絶縁膜、島状非晶質シ
   リコン膜、ソース・ドレイン電極、及び前記島状非晶質
   シリコン膜と前記ソース・ドレイン電極とが接する部分
   に形成されたｎ型化したドーピング層を有し、前記ｎ型
   化したドーピング層が前記島状非晶質シリコン膜に対し
   て前記ゲート電極と反対側に形成された構造を持つスタ
   ガード型の薄膜トランジスタ素子において、 前記島状非晶質シリコン膜が前記ゲート電極の内側に形
   成され、かつ、前記ｎ型化したドーピング層が前記島状
   非晶質シリコン膜の側面と接触していることにより、前
   記ゲート絶縁膜と前記島状非晶質シリコン膜との界面近
   傍のチャネルを形成する部分の前記島状非晶質シリコン
   膜と前記ソース・ドレイン電極とが前記ｎ型化したドー
   ピング層により直接接続される構造を持つことを特徴と
   する薄膜トランジスタ素子。