JP2699933B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ、イ
メージセンサ、集積回路等に用いられる薄膜トランジス
タおよびその製造方法に関する。
メージセンサ、集積回路等に用いられる薄膜トランジス
タおよびその製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタは、アクティブマトリ
クス型液晶表示装置における画素電極選択用スイッチン
グ素子や、密着型イメージセンサにおける信号転送用ス
イッチング素子等に用いられている。
クス型液晶表示装置における画素電極選択用スイッチン
グ素子や、密着型イメージセンサにおける信号転送用ス
イッチング素子等に用いられている。
【０００３】薄膜トランジスタの構造に、逆スタガ型、
順スタガ型と称される種類がある。
順スタガ型と称される種類がある。
【０００４】順スタガ型あるいは逆スタガ型の薄膜トラ
ンジスタにおいては、ゲート電極とソース電極およびド
レイン電極とがゲート絶縁膜および半導体膜を挟んで別
の層に存在しているため、フォトリソグラフィ工程にお
ける目合わせずれを見込んでゲート電極とソース電極お
よびドレイン電極との間に若干の重なりを設ける必要が
ある。そのため、この間に寄生容量が発生してトランジ
スタの応答特性が悪いという問題点と、オフセットを自
由に調節できないという問題点があった。さらに、フォ
トリソグラフィ工程におけるゲート電極とソース電極お
よびドレイン電極との目合わせずれによってトランジス
タの特性がばらつき、信頼性が悪いという問題点があっ
た。
ンジスタにおいては、ゲート電極とソース電極およびド
レイン電極とがゲート絶縁膜および半導体膜を挟んで別
の層に存在しているため、フォトリソグラフィ工程にお
ける目合わせずれを見込んでゲート電極とソース電極お
よびドレイン電極との間に若干の重なりを設ける必要が
ある。そのため、この間に寄生容量が発生してトランジ
スタの応答特性が悪いという問題点と、オフセットを自
由に調節できないという問題点があった。さらに、フォ
トリソグラフィ工程におけるゲート電極とソース電極お
よびドレイン電極との目合わせずれによってトランジス
タの特性がばらつき、信頼性が悪いという問題点があっ
た。
【０００５】また、コプレナ型と称される薄膜トランジ
スタも知られている。
スタも知られている。
【０００６】図６（ａ）〜（ｄ）は従来の薄膜トランジ
スタの製造方法を説明するための工程順に示した断面図
である。
スタの製造方法を説明するための工程順に示した断面図
である。
【０００７】まず、図６（ａ）に示すように、ガラス等
の絶縁基板１の上にアモルファスシリコン膜（以下ａ−
Ｓｉ膜と記す）２１（又は多結晶シリコン膜）を堆積し
た後、ａ−Ｓｉ膜２１の上に窒化シリコン膜およびＣｒ
膜を順次堆積してパターニングし、窒化シリコン膜から
なるゲート絶縁膜３およびＣｒ膜からなるゲート電極２
をそれぞれ形成する。
の絶縁基板１の上にアモルファスシリコン膜（以下ａ−
Ｓｉ膜と記す）２１（又は多結晶シリコン膜）を堆積し
た後、ａ−Ｓｉ膜２１の上に窒化シリコン膜およびＣｒ
膜を順次堆積してパターニングし、窒化シリコン膜から
なるゲート絶縁膜３およびＣｒ膜からなるゲート電極２
をそれぞれ形成する。
【０００８】次に、図６（ｂ）に示すように、ゲート電
極２をマスクとしてａ−Ｓｉ膜２１中にリンイオンをイ
オン注入した後、ａ−Ｓｉ膜２１をパターニングしてｎ
+ 型シリコン層からなるソース領域１９およびドレイン
領域２０のそれぞれを形成する。
極２をマスクとしてａ−Ｓｉ膜２１中にリンイオンをイ
オン注入した後、ａ−Ｓｉ膜２１をパターニングしてｎ
+ 型シリコン層からなるソース領域１９およびドレイン
領域２０のそれぞれを形成する。
【０００９】次に、図６（ｃ）に示すように、ゲート電
極２を含む全面に窒化シリコン膜等の層間絶縁膜１６を
堆積して選択的にエッチングし、ソース領域１９および
ドレイン領域２０の上にコンタクトホールを形成する。
極２を含む全面に窒化シリコン膜等の層間絶縁膜１６を
堆積して選択的にエッチングし、ソース領域１９および
ドレイン領域２０の上にコンタクトホールを形成する。
【００１０】次に、図６（ｄ）に示すように、コンタク
トホールを含む表面にＣｒ膜等の金属膜を堆積してパタ
ーニングし、コンタクトホールのソース領域１９とドレ
イン領域２０のそれぞれに接続するソース電極６および
ドレイン電極７を形成する。
トホールを含む表面にＣｒ膜等の金属膜を堆積してパタ
ーニングし、コンタクトホールのソース領域１９とドレ
イン領域２０のそれぞれに接続するソース電極６および
ドレイン電極７を形成する。
【００１１】
【発明が解決しようとする課題】この従来の薄膜トラン
ジスタは、順スタガ型あるいは逆スタガ型ではゲート電
極とソースおよびドレイン電極との間の目合わせマージ
ンを見込むための重なりによる寄生容量や目合わせずれ
による特性のばらつきを生じ、また、コプレナ型では、
工程数が多くなり、生産性が低いという問題があった。
ジスタは、順スタガ型あるいは逆スタガ型ではゲート電
極とソースおよびドレイン電極との間の目合わせマージ
ンを見込むための重なりによる寄生容量や目合わせずれ
による特性のばらつきを生じ、また、コプレナ型では、
工程数が多くなり、生産性が低いという問題があった。
【００１２】本発明の目的は、工程を増加させることな
く、ゲート電極とソースおよびドレイン電極との目合わ
せずれを無くして寄生容量を低減し信頼性を向上させた
薄膜トランジスタおよびその製造方法を提供することに
ある。
く、ゲート電極とソースおよびドレイン電極との目合わ
せずれを無くして寄生容量を低減し信頼性を向上させた
薄膜トランジスタおよびその製造方法を提供することに
ある。
【００１３】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁基板上に形成したゲート電極と、前記ゲート
電極と同一平面の前記絶縁基板上に形成して前記ゲート
電極端部の側面から一定距離に隔て且つ互に対向させて
配置したソース電極およびドレイン電極と、前記ゲート
電極端部の側面および上面を被覆して形成したゲート絶
縁膜と、少くとも前記ゲート絶縁膜の側面と前記ソース
電極および前記ドレイン電極の側面との間に埋込み且つ
前記ソース電極端部および前記ドレイン電極端部の上面
を被覆して形成した半導体層とを有する。
タは、絶縁基板上に形成したゲート電極と、前記ゲート
電極と同一平面の前記絶縁基板上に形成して前記ゲート
電極端部の側面から一定距離に隔て且つ互に対向させて
配置したソース電極およびドレイン電極と、前記ゲート
電極端部の側面および上面を被覆して形成したゲート絶
縁膜と、少くとも前記ゲート絶縁膜の側面と前記ソース
電極および前記ドレイン電極の側面との間に埋込み且つ
前記ソース電極端部および前記ドレイン電極端部の上面
を被覆して形成した半導体層とを有する。
【００１４】本発明の薄膜トランジスタの製造方法は、
絶縁基板上に金属膜および不純物を含む半導体層からな
るコンタクト層を順次堆積して形成する工程と、前記コ
ンタクト層および前記金属膜を選択的に順次エッチング
してゲート電極および前記ゲート電極端部の側面から一
定距離に隔て且つ互に対向させて配置したソース電極お
よびドレイン電極を形成する工程と、ノンドープのアモ
ルファスシリコン膜を堆積してパターニングし前記ゲー
ト電極端部、前記ソース電極端部および前記ドレイン電
極端部の上面を被覆する半導体層を形成する工程と、前
記ゲート電極の上面と側面から一定距離までの領域の前
記半導体層に選択的に窒素イオンをイオン注入した後熱
処理し、前記ゲート電極端部の上面および側面にゲート
絶縁膜を形成する工程とを含んで構成される。
絶縁基板上に金属膜および不純物を含む半導体層からな
るコンタクト層を順次堆積して形成する工程と、前記コ
ンタクト層および前記金属膜を選択的に順次エッチング
してゲート電極および前記ゲート電極端部の側面から一
定距離に隔て且つ互に対向させて配置したソース電極お
よびドレイン電極を形成する工程と、ノンドープのアモ
ルファスシリコン膜を堆積してパターニングし前記ゲー
ト電極端部、前記ソース電極端部および前記ドレイン電
極端部の上面を被覆する半導体層を形成する工程と、前
記ゲート電極の上面と側面から一定距離までの領域の前
記半導体層に選択的に窒素イオンをイオン注入した後熱
処理し、前記ゲート電極端部の上面および側面にゲート
絶縁膜を形成する工程とを含んで構成される。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１６】図１（ａ）は本発明の第１の実施例を示す
平面図、図１（ｂ）は図１（ａ）のＡ−Ｏ−Ａ′線断面
図である。
平面図、図１（ｂ）は図１（ａ）のＡ−Ｏ−Ａ′線断面
図である。
【００１７】図１（ａ），（ｂ）に示すように、絶縁基
板１の上の同一平面上にゲート電極２，ソース電極６お
よびドレイン電極７が形成され、且つゲート電極２の端
部側面と一定の距離で隔てられ、なお且つ、互に対向さ
せて配置したソース電極６とドレイン電極７とを有して
おり、このソース電極６およびドレイン電極７に対向し
ているゲート電極２の側面を少くとも含むゲート電極２
の端部表面を被覆するゲート絶縁膜３と、ゲート絶縁膜
３の側面とソース電極６およびドレイン電極７との間に
埋込まれ、且つソース電極６およびドレイン電極７の上
面まで延在するａ−Ｓｉ膜４と、ソース電極６およびド
レイン電極７の上面とａ−Ｓｉ膜４との間に設けてソー
ス電極６およびドレイン電極７とａ−Ｓｉ膜４との間の
オーミックコンタクトを形成するn+型シリコン層５とを
有して構成される。
板１の上の同一平面上にゲート電極２，ソース電極６お
よびドレイン電極７が形成され、且つゲート電極２の端
部側面と一定の距離で隔てられ、なお且つ、互に対向さ
せて配置したソース電極６とドレイン電極７とを有して
おり、このソース電極６およびドレイン電極７に対向し
ているゲート電極２の側面を少くとも含むゲート電極２
の端部表面を被覆するゲート絶縁膜３と、ゲート絶縁膜
３の側面とソース電極６およびドレイン電極７との間に
埋込まれ、且つソース電極６およびドレイン電極７の上
面まで延在するａ−Ｓｉ膜４と、ソース電極６およびド
レイン電極７の上面とａ−Ｓｉ膜４との間に設けてソー
ス電極６およびドレイン電極７とａ−Ｓｉ膜４との間の
オーミックコンタクトを形成するn+型シリコン層５とを
有して構成される。
【００１８】図２（ａ）〜（ｅ）は本発明の第１の実施
例の製造方法を説明するための工程順に示した断面図で
ある。なお、図２の各図は図１（ａ）のＡ−Ｏ−Ａ′線
断面図に対応している。
例の製造方法を説明するための工程順に示した断面図で
ある。なお、図２の各図は図１（ａ）のＡ−Ｏ−Ａ′線
断面図に対応している。
【００１９】まず、図２（ａ）に示すように、ガラス等
の絶縁基板１の上にＣｒ，Ａｌ，Ｗ等からなる金属膜８
を、スパッタリング法を用いて５００ｎｍ程度の厚さに
堆積した後、その上に、ａ−Ｓｉ膜を、プラズマＣＶＤ
法を用いて５０ｎｍ程度の厚さに堆積する。この時のプ
ラズマＣＶＤ条件は、例えば、ＳｉＨ4 ガスの流量３０
０ｓｃｃｍ、Ｈ2 ガスの流量２００ｓｃｃｍ、温度２７
０℃、ＲＦパワー２５０Ｗ、圧力１００Ｐａである。次
に、オーミックコンタクト層を形成するため、このａ−
Ｓｉ膜に、リン、ヒ素、アンチモン等のｎ型不純物をイ
オン注入してｎ+ 型シリコン層５を形成する。この時の
イオン注入条件は、例えば、加速エネルギー７０ｋｅ
Ｖ、ドーズ量１×１０15ｉｏｎｓ／ｃｍ2 である。
の絶縁基板１の上にＣｒ，Ａｌ，Ｗ等からなる金属膜８
を、スパッタリング法を用いて５００ｎｍ程度の厚さに
堆積した後、その上に、ａ−Ｓｉ膜を、プラズマＣＶＤ
法を用いて５０ｎｍ程度の厚さに堆積する。この時のプ
ラズマＣＶＤ条件は、例えば、ＳｉＨ4 ガスの流量３０
０ｓｃｃｍ、Ｈ2 ガスの流量２００ｓｃｃｍ、温度２７
０℃、ＲＦパワー２５０Ｗ、圧力１００Ｐａである。次
に、オーミックコンタクト層を形成するため、このａ−
Ｓｉ膜に、リン、ヒ素、アンチモン等のｎ型不純物をイ
オン注入してｎ+ 型シリコン層５を形成する。この時の
イオン注入条件は、例えば、加速エネルギー７０ｋｅ
Ｖ、ドーズ量１×１０15ｉｏｎｓ／ｃｍ2 である。
【００２０】次に、図２（ｂ）に示すように、フォトリ
ソグラフィ工程によりｎ+ 型シリコン層５および金属膜
８を選択的に順次エッチングして、ゲート電極２、ソー
ス電極６およびドレイン電極７を所定の形状にパターン
化する。このとき、ｎ+ 型シリコン層５は、ゲート電極
２、ソース電極６およびドレイン電極７と同じ形状にパ
ターン化される。
ソグラフィ工程によりｎ+ 型シリコン層５および金属膜
８を選択的に順次エッチングして、ゲート電極２、ソー
ス電極６およびドレイン電極７を所定の形状にパターン
化する。このとき、ｎ+ 型シリコン層５は、ゲート電極
２、ソース電極６およびドレイン電極７と同じ形状にパ
ターン化される。
【００２１】次に、図２（ｃ）に示すように、全面にａ
−Ｓｉ膜４を、プラズマＣＶＤ法を用いて５００ｎｍ程
度の厚さに堆積させ、フォトリソグラフィ工程によりこ
のａ−Ｓｉ膜４とその下のｎ+ 型シリコン層５を連続的
にエッチングして島状の半導体能動層を形成する。この
時、この半導体能動層は図１におけるａ−Ｓｉ膜４にゲ
ート絶縁膜３を含めた形状にパターニングすると共に、
この半導体能動層の外側にあるｎ+ 型シリコン層５を除
去する。
−Ｓｉ膜４を、プラズマＣＶＤ法を用いて５００ｎｍ程
度の厚さに堆積させ、フォトリソグラフィ工程によりこ
のａ−Ｓｉ膜４とその下のｎ+ 型シリコン層５を連続的
にエッチングして島状の半導体能動層を形成する。この
時、この半導体能動層は図１におけるａ−Ｓｉ膜４にゲ
ート絶縁膜３を含めた形状にパターニングすると共に、
この半導体能動層の外側にあるｎ+ 型シリコン層５を除
去する。
【００２２】次に、図２（ｄ）に示すように、絶縁基板
１上にフォトレジスト膜１０を塗布し、露光および現像
工程によって、ゲート絶縁膜３が形成される部分の上の
フォトレジスト膜１０を除去する。そして、このフォト
レジスト膜１０をマスクとしてａ−Ｓｉ膜４に窒素を例
えば、加速エネルギー５０〜１００ｋｅＶ、ドーズ量１
×１０15〜１×１０20ｉｏｎｓ／ｃｍ2 の条件でイオン
注入する。なお、フォトレジスト膜パターン形成の際に
は、ゲート電極２が僅かに露出するようにフォトレジス
ト膜１０を除去して、ゲート絶縁膜を形成した後にゲー
ト電極上にａ−Ｓｉ膜４が残らないようにする。
１上にフォトレジスト膜１０を塗布し、露光および現像
工程によって、ゲート絶縁膜３が形成される部分の上の
フォトレジスト膜１０を除去する。そして、このフォト
レジスト膜１０をマスクとしてａ−Ｓｉ膜４に窒素を例
えば、加速エネルギー５０〜１００ｋｅＶ、ドーズ量１
×１０15〜１×１０20ｉｏｎｓ／ｃｍ2 の条件でイオン
注入する。なお、フォトレジスト膜パターン形成の際に
は、ゲート電極２が僅かに露出するようにフォトレジス
ト膜１０を除去して、ゲート絶縁膜を形成した後にゲー
ト電極上にａ−Ｓｉ膜４が残らないようにする。
【００２３】次に、図２（ｅ）に示すように、フォトレ
ジスト膜１０を除去して熱処理しゲート絶縁膜３を形成
し、薄膜トランジスタを構成する。なお、ｎ+ 型シリコ
ン層５は、ａ−Ｓｉ層にｎ型不純物をイオン注入して形
成する代りに、プラズマＣＶＤ法等によって金属膜８上
に直接ｎ型シリコン層５を形成してもよい。この時のプ
ラズマＣＶＤ条件は、例えば、ＳｉＨ4 ガスの流量３０
０ｓｃｃｍ、ＰＨ3 ガスの流量４５０ｓｃｃｍ、Ｈ2 ガ
スの流量１５０ｓｃｃｍ、温度２７０℃、ＲＦパワー１
５０Ｗ、圧力１００Ｐａである。
ジスト膜１０を除去して熱処理しゲート絶縁膜３を形成
し、薄膜トランジスタを構成する。なお、ｎ+ 型シリコ
ン層５は、ａ−Ｓｉ層にｎ型不純物をイオン注入して形
成する代りに、プラズマＣＶＤ法等によって金属膜８上
に直接ｎ型シリコン層５を形成してもよい。この時のプ
ラズマＣＶＤ条件は、例えば、ＳｉＨ4 ガスの流量３０
０ｓｃｃｍ、ＰＨ3 ガスの流量４５０ｓｃｃｍ、Ｈ2 ガ
スの流量１５０ｓｃｃｍ、温度２７０℃、ＲＦパワー１
５０Ｗ、圧力１００Ｐａである。
【００２４】また、ａ−Ｓｉ層４の代りに微結晶シリコ
ン膜や多結晶シリコン膜等を用いることができる。同様
に、ｎ型シリコン層５の代りにｎ+ 型多結晶シリコン膜
や微結晶シコン膜を用いることもできる。
ン膜や多結晶シリコン膜等を用いることができる。同様
に、ｎ型シリコン層５の代りにｎ+ 型多結晶シリコン膜
や微結晶シコン膜を用いることもできる。
【００２５】本実施例では、ゲート電極２とソース電極
６およびドレイン電極７とが同一平面内に存在している
ので、これらの電極を１回のフォトリソグラフィ工程で
形成することができ、従来の順スタガ型あるいは逆スタ
ガ型の薄膜トランジスタのような目合わせずれを考慮す
る必要がなくなる。そのため、ゲート電極とソース電極
およびドレイン電極との間に発生する寄生容量が低減さ
れ、トランジスタの応答特性を改善することができる。
また、オフセットを自由に調節することができる。さら
に、トランジスタの特性のばらつきを小さくすることが
できる。
６およびドレイン電極７とが同一平面内に存在している
ので、これらの電極を１回のフォトリソグラフィ工程で
形成することができ、従来の順スタガ型あるいは逆スタ
ガ型の薄膜トランジスタのような目合わせずれを考慮す
る必要がなくなる。そのため、ゲート電極とソース電極
およびドレイン電極との間に発生する寄生容量が低減さ
れ、トランジスタの応答特性を改善することができる。
また、オフセットを自由に調節することができる。さら
に、トランジスタの特性のばらつきを小さくすることが
できる。
【００２６】また、本実施例では、ｎ+ 型シリコン層５
をイオン注入法で形成した場合、半導体膜を２回、金属
膜を１回の計３回の成膜工程と、同様に３回のエッチン
グ工程と、３回のレジスト塗布、露光、現像を順次行う
工程と、２回のイオン注入工程によって製造することが
できる。したがって、従来のコプレナ型の薄膜トランジ
スタと比較して、イオン注入工程が１回増加している
が、成膜工程を２回、エッチング工程を２回、レジスト
塗布、露光、現像を順次行う工程を１回削減することが
できる。
をイオン注入法で形成した場合、半導体膜を２回、金属
膜を１回の計３回の成膜工程と、同様に３回のエッチン
グ工程と、３回のレジスト塗布、露光、現像を順次行う
工程と、２回のイオン注入工程によって製造することが
できる。したがって、従来のコプレナ型の薄膜トランジ
スタと比較して、イオン注入工程が１回増加している
が、成膜工程を２回、エッチング工程を２回、レジスト
塗布、露光、現像を順次行う工程を１回削減することが
できる。
【００２７】本実施例では、ａ−Ｓｉ膜４の膜厚を０．
５μｍ、ソース電極６とドレイン電極７の間隔を７μ
ｍ、ゲート電極２とａ−Ｓｉ膜４との間隔を０．５μｍ
として作成した場合、１×１０-8Ａのオン電流が得られ
た。
５μｍ、ソース電極６とドレイン電極７の間隔を７μ
ｍ、ゲート電極２とａ−Ｓｉ膜４との間隔を０．５μｍ
として作成した場合、１×１０-8Ａのオン電流が得られ
た。
【００２８】図３（ａ）は本発明の薄膜トランジスタを
用いて構成したアクティブマトリクス型液晶表示装置の
一例を示す平面図、図３（ｂ）は図３（ａ）のＢ−Ｂ′
線断面図である。
用いて構成したアクティブマトリクス型液晶表示装置の
一例を示す平面図、図３（ｂ）は図３（ａ）のＢ−Ｂ′
線断面図である。
【００２９】図３（ａ）に示すように、行列状に配置さ
れた薄膜トランジスタのゲート電極２に接続して平行に
配列された走査線１２と薄膜トランジスタのソース電極
６と接続し且つ走査線１２と直角方向に交差して平行に
配列されたデータ線１３と、薄膜トランジスタのドレイ
ン電極７と接続した画素電極１４とを有しており、走査
線１２とデータ線１３が交差する部分では、図３（ｂ）
に示すように、絶縁基板１上のデータ線１３と同一面に
形成された走査線１２がデータ線１３の手前で分断さ
れ、交差部のデータ線１２の表面を被覆する層間絶縁膜
１６の上面に形成した上層配線１７によりデータ線１２
を跨いで両側のデータ線１２の間を電気的に接続し、薄
膜トランジスタおよび画素電極１４を含む全面に保護絶
縁膜１５を形成している。
れた薄膜トランジスタのゲート電極２に接続して平行に
配列された走査線１２と薄膜トランジスタのソース電極
６と接続し且つ走査線１２と直角方向に交差して平行に
配列されたデータ線１３と、薄膜トランジスタのドレイ
ン電極７と接続した画素電極１４とを有しており、走査
線１２とデータ線１３が交差する部分では、図３（ｂ）
に示すように、絶縁基板１上のデータ線１３と同一面に
形成された走査線１２がデータ線１３の手前で分断さ
れ、交差部のデータ線１２の表面を被覆する層間絶縁膜
１６の上面に形成した上層配線１７によりデータ線１２
を跨いで両側のデータ線１２の間を電気的に接続し、薄
膜トランジスタおよび画素電極１４を含む全面に保護絶
縁膜１５を形成している。
【００３０】この交差部は薄膜トランジスタの各電極と
同時に形成した走査線１２とデータ線１３の交差部分に
薄膜トランジスタの能動層を形成するためのＳｉ層と同
時にＳｉ層を選択的に堆積し、ゲート絶縁膜を形成する
ための窒素イオン注入と同時に交差部分のＳｉ層に窒素
イオンを注入して層間絶縁膜１６を形成することによ
り、層間絶縁膜１６を形成する工程を新たに付け加える
必要がなくなり、工程が簡素化できる。
同時に形成した走査線１２とデータ線１３の交差部分に
薄膜トランジスタの能動層を形成するためのＳｉ層と同
時にＳｉ層を選択的に堆積し、ゲート絶縁膜を形成する
ための窒素イオン注入と同時に交差部分のＳｉ層に窒素
イオンを注入して層間絶縁膜１６を形成することによ
り、層間絶縁膜１６を形成する工程を新たに付け加える
必要がなくなり、工程が簡素化できる。
【００３１】図４（ａ）は本発明の第２の実施例を示す
平面図、図４（ｂ）は図４（ａ）のＣ−Ｐ−Ｃ′線断面
図である。
平面図、図４（ｂ）は図４（ａ）のＣ−Ｐ−Ｃ′線断面
図である。
【００３２】図４（ａ），（ｂ）に示すように、第１の
実施例と同様の工程で上面にｎ + 型シリコン層５を有す
るゲート電極２，ソース電極６およびドレイン電極７を
形成した後、全面にａ−Ｓｉ膜４を堆積させ、ゲート電
極２のソース電極６およびドレイン電極７に対向する側
面に対して一定距離に隔てた空隙を有するようにａ−Ｓ
ｉ膜４をパターニングした後、絶縁膜を堆積してこの空
隙を埋込み、ゲート絶縁膜３を形成すると同時にこの絶
縁膜を用いてゲート電極２，ソース電極６，ドレイン電
極７およびａ−Ｓｉ膜４を被覆する保護絶縁膜１５を形
成する。
実施例と同様の工程で上面にｎ + 型シリコン層５を有す
るゲート電極２，ソース電極６およびドレイン電極７を
形成した後、全面にａ−Ｓｉ膜４を堆積させ、ゲート電
極２のソース電極６およびドレイン電極７に対向する側
面に対して一定距離に隔てた空隙を有するようにａ−Ｓ
ｉ膜４をパターニングした後、絶縁膜を堆積してこの空
隙を埋込み、ゲート絶縁膜３を形成すると同時にこの絶
縁膜を用いてゲート電極２，ソース電極６，ドレイン電
極７およびａ−Ｓｉ膜４を被覆する保護絶縁膜１５を形
成する。
【００３３】この第２の実施例では、ゲート絶縁膜３と
保護絶縁膜１５を同時に形成することができるので第１
の実施例に対して工程を短縮できる利点がある。
保護絶縁膜１５を同時に形成することができるので第１
の実施例に対して工程を短縮できる利点がある。
【００３４】なお、絶縁基板１上に形成されたゲート電
極２を含む表面に窒化シリコン膜を堆積してパターニン
グし、ゲート絶縁膜３を形成しても良い。
極２を含む表面に窒化シリコン膜を堆積してパターニン
グし、ゲート絶縁膜３を形成しても良い。
【００３５】図５は本発明の第３の実施例を示す平面図
である。
である。
【００３６】図５に示すように、先端を台形状にパター
ニングしたゲート電極２の側斜辺に相当する部分の側面
に形成したゲート絶縁膜３およびその外側面に設けたａ
−Ｓｉ膜４を介してゲート電極２と対向する側面を有す
るソース電極６およびドレイン電極７を設けた以外は第
１の実施例と同様の構成を有しており、第１および第２
の実施例に比較して、同じチャネル長に設定した薄膜ト
ランジスタの素子サイズを小さくすることができる。
ニングしたゲート電極２の側斜辺に相当する部分の側面
に形成したゲート絶縁膜３およびその外側面に設けたａ
−Ｓｉ膜４を介してゲート電極２と対向する側面を有す
るソース電極６およびドレイン電極７を設けた以外は第
１の実施例と同様の構成を有しており、第１および第２
の実施例に比較して、同じチャネル長に設定した薄膜ト
ランジスタの素子サイズを小さくすることができる。
【００３７】
【発明の効果】以上説明したように本発明は、ゲート電
極、ソース電極およびドレイン電極を同一平面上に設け
ることでパターニングの目合わせマージンを不要にして
ゲート電極とソース電極およびドレイン電極との間に発
生する寄生容量を低減することができ、トランジスタの
応答特性を改善することができる。また、ゲート電極、
ソース電極およびドレイン電極を１回のフォトリソグラ
フィ工程でパターン化できるため、トランジスタの特性
のばらつきが小さくなり、信頼性を向上させることがで
きると共に、電極間の目合わせずれを考慮せずに設計が
できるため、オフセットを自由に調節することができ
る。
極、ソース電極およびドレイン電極を同一平面上に設け
ることでパターニングの目合わせマージンを不要にして
ゲート電極とソース電極およびドレイン電極との間に発
生する寄生容量を低減することができ、トランジスタの
応答特性を改善することができる。また、ゲート電極、
ソース電極およびドレイン電極を１回のフォトリソグラ
フィ工程でパターン化できるため、トランジスタの特性
のばらつきが小さくなり、信頼性を向上させることがで
きると共に、電極間の目合わせずれを考慮せずに設計が
できるため、オフセットを自由に調節することができ
る。
【００３８】また、ゲート電極、ソース電極およびドレ
イン電極を１回のフォトリソグラフィー工程でパターン
化し、さらにゲート絶縁膜を半導体膜に窒素を注入する
方法等で形成しているため、製造工程を簡略化すること
ができる。
イン電極を１回のフォトリソグラフィー工程でパターン
化し、さらにゲート絶縁膜を半導体膜に窒素を注入する
方法等で形成しているため、製造工程を簡略化すること
ができる。
【図１】本発明の第１の実施例を示す平面図およびＡ−
Ｏ−Ａ′線断面図。
Ｏ−Ａ′線断面図。
【図２】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図３】本発明の薄膜トランジスタを用いて構成したア
クティブマトリクス型液晶表示装置の一例を示す平面図
およびＢ−Ｂ′線断面図。
クティブマトリクス型液晶表示装置の一例を示す平面図
およびＢ−Ｂ′線断面図。
【図４】本発明の第２の実施例を示す平面図およびＣ−
Ｐ−Ｃ′線断面図。
Ｐ−Ｃ′線断面図。
【図５】本発明の第３の実施例を示す平面図。
【図６】従来の薄膜トランジスタの製造方法を説明する
ための工程順に示した断面図。
ための工程順に示した断面図。
１ 絶縁基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ ａ−Ｓｉ膜 ５ ｎ+ 型シリコン層 ６ ソース電極 ７ ドレイン電極 ８ 金属膜 ９ 窒素イオン注入層 １０ フォトレジスト膜 １２ 走査線 １３ データ線 １４ 画素電極 １５ 保護絶縁膜 １６ 層間絶縁膜 １７ 上層配線
Claims (3)
- 【請求項１】 絶縁基板上に形成したゲート電極と、前
記ゲート電極と同一平面の前記絶縁基板上に形成して前
記ゲート電極端部の側面から一定距離に隔て且つ互に対
向させて配置したソース電極およびドレイン電極と、前
記ゲート電極端部の側面および上面を被覆して形成した
ゲート絶縁膜と、少くとも前記ゲート絶縁膜の側面と前
記ソース電極および前記ドレイン電極の側面との間に埋
込み且つ前記ソース電極端部および前記ドレイン電極端
部の上面を被覆して形成した半導体層とを有することを
特徴とする薄膜トランジスタ。 - 【請求項２】 前記ソース電極および前記ドレイン電極
の上面と前記半導体層との間に設けたオーミックコンタ
クト層を有することを特徴とする請求項１記載の薄膜ト
ランジスタ。 - 【請求項３】 絶縁基板上に金属膜および不純物を含む
半導体層からなるコンタクト層を順次堆積して形成する
工程と、前記コンタクト層および前記金属膜を選択的に
順次エッチングしてゲート電極および、前記ゲート電極
端部の側面から一定距離に隔て且つ互に対向させて配置
したソース電極およびドレイン電極を形成する工程と、
ノンドープのアモルファスシリコン膜を堆積してパター
ニングし前記ゲート電極端部、前記ソース電極端部およ
び前記ドレイン電極端部の上面を被覆する半導体層を形
成する工程と、前記ゲート電極端部の上面と側面から一
定距離までの領域の前記半導体層に選択的に窒素イオン
をイオン注入した後熱処理し、前記ゲート電極端部の上
面および側面にゲート絶縁膜を形成する工程とを含むこ
とを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15581495A JP2699933B2 (ja) | 1995-06-22 | 1995-06-22 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15581495A JP2699933B2 (ja) | 1995-06-22 | 1995-06-22 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098312A JPH098312A (ja) | 1997-01-10 |
| JP2699933B2 true JP2699933B2 (ja) | 1998-01-19 |
Family
ID=15614064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15581495A Expired - Lifetime JP2699933B2 (ja) | 1995-06-22 | 1995-06-22 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699933B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6828584B2 (en) | 2001-05-18 | 2004-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6737302B2 (en) | 2001-10-31 | 2004-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for field-effect transistor |
| KR100571827B1 (ko) * | 2003-12-17 | 2006-04-17 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
-
1995
- 1995-06-22 JP JP15581495A patent/JP2699933B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH098312A (ja) | 1997-01-10 |
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