JPH07221316A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Abstract
(57)【要約】
【目的】 露光時間を短くする。
【構成】 ガラス基板１１上にゲート電極１２およびゲ
ート絶縁膜１３を介して半導体薄膜１４を形成し、半導
体薄膜１４上にチャネル保護膜形成用層１５を介してポ
ジ型のフォトレジスト層１６を形成する。次に、ゲート
電極１２をマスクとした裏面露光によりフォトレジスト
パターン１６ａを形成し、フォトレジストパターン１６
ａをマスクとしたエッチングによりチャネル保護膜を形
成し、チャネル保護膜をマスクとして半導体薄膜１４に
不純物を注入し、チャネル領域の幅がゲート電極１２の
幅よりも小さくなった薄膜トランジスタを製造する。こ
の場合、裏面露光をガラス基板１１の下面に対して斜め
方向から行うので、光の回り込む性質を利用することな
くゲート電極１２の両端部に対応する部分のフォトレジ
スト層１６ｂを直接的に露光することができ、したがっ
て露光時間を短くすることができる。
ート絶縁膜１３を介して半導体薄膜１４を形成し、半導
体薄膜１４上にチャネル保護膜形成用層１５を介してポ
ジ型のフォトレジスト層１６を形成する。次に、ゲート
電極１２をマスクとした裏面露光によりフォトレジスト
パターン１６ａを形成し、フォトレジストパターン１６
ａをマスクとしたエッチングによりチャネル保護膜を形
成し、チャネル保護膜をマスクとして半導体薄膜１４に
不純物を注入し、チャネル領域の幅がゲート電極１２の
幅よりも小さくなった薄膜トランジスタを製造する。こ
の場合、裏面露光をガラス基板１１の下面に対して斜め
方向から行うので、光の回り込む性質を利用することな
くゲート電極１２の両端部に対応する部分のフォトレジ
スト層１６ｂを直接的に露光することができ、したがっ
て露光時間を短くすることができる。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】ボトムゲート型の薄膜トランジスタの製
造方法には、裏面露光によるセルフアライメントにより
製造する方法がある。このような製造方法では、まず図
６に示すように、ガラス基板１の上面にクロムからなる
ゲート電極２を形成し、その全上面に窒化シリコンから
なるゲート絶縁膜３を形成し、その上面にアモルファス
シリコンやポリシリコン等の非単結晶半導体からなる半
導体薄膜４を形成し、その上面に窒化シリコンからなる
チャネル保護膜形成層５を形成し、その上面にポジ型の
フォトレジスト層６を形成する。
造方法には、裏面露光によるセルフアライメントにより
製造する方法がある。このような製造方法では、まず図
６に示すように、ガラス基板１の上面にクロムからなる
ゲート電極２を形成し、その全上面に窒化シリコンから
なるゲート絶縁膜３を形成し、その上面にアモルファス
シリコンやポリシリコン等の非単結晶半導体からなる半
導体薄膜４を形成し、その上面に窒化シリコンからなる
チャネル保護膜形成層５を形成し、その上面にポジ型の
フォトレジスト層６を形成する。
【０００３】次に、ガラス基板１の下面（裏面）側から
平行光線を垂直に照射することにより、ゲート電極２を
マスクとして露光し、次いで現像すると、ゲート電極２
に対応する部分のチャネル保護膜形成用層５の上面にフ
ォトレジストパターン６ａが形成される。この場合、露
光時間を長くすると、光のまわり込みによりゲート電極
２の両端部に対応する部分のフォトレジスト層６ｂも十
分に露光される。したがって、このようにするとゲート
電極２よりもある程度（１μｍ以下）幅狹のフォトレジ
ストパターン６ａが形成されることになる。このように
するのは、チャネル領域の幅をゲート電極２の幅よりも
ある程度小さくすることにより、チャネル領域の両端に
形成されるソース・ドレイン領域とゲート電極２との間
に重なり部を設け、これによりオン電流を増大するため
である。次に、フォトレジストパターン６ａをマスクと
してチャネル保護膜形成用層５をエッチングし、フォト
レジストパターン６ａ下にチャネル保護膜５ａを形成す
る。以下、図示しないが、フォトレジストパターン６ａ
を剥離した後、チャネル保護膜５ａをマスクとしてリン
イオン等の不純物を注入すると、チャネル保護膜５ａ下
の半導体薄膜４に真性領域からなるチャネル領域が形成
され、その両端の半導体薄膜４にソース・ドレイン領域
となる不純物注入領域が形成される。次に、チャネル保
護膜５ａを剥離した後、素子分離工程等の所定の工程を
経ると、チャネル領域の幅がゲート電極２の幅よりもあ
る程度小さくなったボトムゲート型の薄膜トランジスタ
が完成する。
平行光線を垂直に照射することにより、ゲート電極２を
マスクとして露光し、次いで現像すると、ゲート電極２
に対応する部分のチャネル保護膜形成用層５の上面にフ
ォトレジストパターン６ａが形成される。この場合、露
光時間を長くすると、光のまわり込みによりゲート電極
２の両端部に対応する部分のフォトレジスト層６ｂも十
分に露光される。したがって、このようにするとゲート
電極２よりもある程度（１μｍ以下）幅狹のフォトレジ
ストパターン６ａが形成されることになる。このように
するのは、チャネル領域の幅をゲート電極２の幅よりも
ある程度小さくすることにより、チャネル領域の両端に
形成されるソース・ドレイン領域とゲート電極２との間
に重なり部を設け、これによりオン電流を増大するため
である。次に、フォトレジストパターン６ａをマスクと
してチャネル保護膜形成用層５をエッチングし、フォト
レジストパターン６ａ下にチャネル保護膜５ａを形成す
る。以下、図示しないが、フォトレジストパターン６ａ
を剥離した後、チャネル保護膜５ａをマスクとしてリン
イオン等の不純物を注入すると、チャネル保護膜５ａ下
の半導体薄膜４に真性領域からなるチャネル領域が形成
され、その両端の半導体薄膜４にソース・ドレイン領域
となる不純物注入領域が形成される。次に、チャネル保
護膜５ａを剥離した後、素子分離工程等の所定の工程を
経ると、チャネル領域の幅がゲート電極２の幅よりもあ
る程度小さくなったボトムゲート型の薄膜トランジスタ
が完成する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタの製造方法では、ゲート電
極２の両端部に対応する部分におけるフォトレジスト層
６ｂの露光を光のまわり込む性質を利用して行っている
ので、十分に露光するには露光時間が長くなるという問
題があった。この発明の目的は、露光時間を短くするこ
とができる薄膜トランジスタの製造方法を提供すること
にある。
このような薄膜トランジスタの製造方法では、ゲート電
極２の両端部に対応する部分におけるフォトレジスト層
６ｂの露光を光のまわり込む性質を利用して行っている
ので、十分に露光するには露光時間が長くなるという問
題があった。この発明の目的は、露光時間を短くするこ
とができる薄膜トランジスタの製造方法を提供すること
にある。
【０００５】
【課題を解決するための手段】この発明は、基板上にゲ
ート電極およびゲート絶縁膜を介して半導体薄膜を形成
し、この半導体薄膜上に前記ゲート電極をマスクとした
裏面露光によりチャネル保護膜を形成し、このチャネル
保護膜をマスクとして前記半導体薄膜に不純物を注入す
る薄膜トランジスタの製造方法において、前記裏面露光
を全体的にまたは部分的に前記基板面に対して斜め方向
から行うものである。
ート電極およびゲート絶縁膜を介して半導体薄膜を形成
し、この半導体薄膜上に前記ゲート電極をマスクとした
裏面露光によりチャネル保護膜を形成し、このチャネル
保護膜をマスクとして前記半導体薄膜に不純物を注入す
る薄膜トランジスタの製造方法において、前記裏面露光
を全体的にまたは部分的に前記基板面に対して斜め方向
から行うものである。
【０００６】
【作用】この発明によれば、ゲート電極をマスクとした
裏面露光を基板面に対して斜め方向から行うので、光の
回り込む性質を利用することなく直接的に露光すること
ができ、したがって露光時間を短くすることができる。
裏面露光を基板面に対して斜め方向から行うので、光の
回り込む性質を利用することなく直接的に露光すること
ができ、したがって露光時間を短くすることができる。
【０００７】
【実施例】図１〜図５はそれぞれこの発明の一実施例に
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、この実施
例の薄膜トランジスタの製造方法について説明する。
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、この実施
例の薄膜トランジスタの製造方法について説明する。
【０００８】まず、図１に示すように、ガラス基板１１
の上面にスパッタやプラズマＣＶＤによりクロム、アル
ミニウム等の導電材料からなるゲート電極１２を成膜パ
ターンニングする。次に、ゲート電極１２を含むガラス
基板１１の上面全体にシリコンの窒化物、酸化物等から
なるゲート絶縁膜１３をスパッタやプラズマＣＶＤによ
り成膜する。次に、ゲート絶縁膜１３の上面にアモルフ
ァスシリコンやポリシリコン等の非単結晶半導体からな
る半導体薄膜１４をスパッタやプラズマＣＶＤにより成
膜する。次に、半導体薄膜１４の上面にシリコンの窒化
物、酸化物、金属材料等からなるチャネル保護膜形成用
層１５をスパッタやプラズマＣＶＤにより成膜する。な
お、ゲート絶縁膜１３、半導体薄膜１４、チャネル保護
膜形成用層１５の成膜は大気中に曝することなく連続的
に行うと能率的である。次に、チャネル保護膜形成用層
１５の上面にポジ型のフォトレジスト層１６を形成す
る。次に、ガラス基板１１の下面（裏面）側からゲート
電極１２をマスクとして露光する。この場合の露光は、
ガラス基板１１の下面に対して斜め方向から行う。すな
わち、ゲート電極１２の左側ではガラス基板１１の左下
面から斜め右方向に向かう平行光線によって露光し、ゲ
ート電極１２の右側ではガラス基板１１の右下面から斜
め左方向に向かう平行光線によって露光し、ガラス基板
１１の下面を二方向の平行光線によって露光する。この
ようにすると、ゲート電極１２の両端に対応する部分の
フォトレジスト層１６ｂも直接的に露光される。なお、
平行光線の傾き角度は調整できるようになっている。
の上面にスパッタやプラズマＣＶＤによりクロム、アル
ミニウム等の導電材料からなるゲート電極１２を成膜パ
ターンニングする。次に、ゲート電極１２を含むガラス
基板１１の上面全体にシリコンの窒化物、酸化物等から
なるゲート絶縁膜１３をスパッタやプラズマＣＶＤによ
り成膜する。次に、ゲート絶縁膜１３の上面にアモルフ
ァスシリコンやポリシリコン等の非単結晶半導体からな
る半導体薄膜１４をスパッタやプラズマＣＶＤにより成
膜する。次に、半導体薄膜１４の上面にシリコンの窒化
物、酸化物、金属材料等からなるチャネル保護膜形成用
層１５をスパッタやプラズマＣＶＤにより成膜する。な
お、ゲート絶縁膜１３、半導体薄膜１４、チャネル保護
膜形成用層１５の成膜は大気中に曝することなく連続的
に行うと能率的である。次に、チャネル保護膜形成用層
１５の上面にポジ型のフォトレジスト層１６を形成す
る。次に、ガラス基板１１の下面（裏面）側からゲート
電極１２をマスクとして露光する。この場合の露光は、
ガラス基板１１の下面に対して斜め方向から行う。すな
わち、ゲート電極１２の左側ではガラス基板１１の左下
面から斜め右方向に向かう平行光線によって露光し、ゲ
ート電極１２の右側ではガラス基板１１の右下面から斜
め左方向に向かう平行光線によって露光し、ガラス基板
１１の下面を二方向の平行光線によって露光する。この
ようにすると、ゲート電極１２の両端に対応する部分の
フォトレジスト層１６ｂも直接的に露光される。なお、
平行光線の傾き角度は調整できるようになっている。
【０００９】次に、現像すると、図２に示すように、ゲ
ート電極１２に対応する部分のチャネル保護膜形成用層
１５の上面にフォトレジストパターン１６ａが形成され
る。この場合、フォトレジストパターン１６ａの幅はゲ
ート電極１２の幅よりも両側でそれぞれ１μｍ以下程度
小さく形成される。すなわち、ゲート電極１２の両端部
に対応する部分のフォトレジスト層１６ｂも露光される
ためその部分も除去されてその分小さく形成される。な
お、裏面露光の際の平行光線の傾き角度を調整すること
により、フォトレジストパターン１６ａの幅を調整する
ことができる。次に、フォトレジストパターン１６ａを
マスクとしてチャネル保護膜形成用層１５をエッチング
すると、フォトレジストパターン１６ａ下にチャネル保
護膜１５ａが形成される。この後、フォトレジストパタ
ーン１６ａを剥離する。
ート電極１２に対応する部分のチャネル保護膜形成用層
１５の上面にフォトレジストパターン１６ａが形成され
る。この場合、フォトレジストパターン１６ａの幅はゲ
ート電極１２の幅よりも両側でそれぞれ１μｍ以下程度
小さく形成される。すなわち、ゲート電極１２の両端部
に対応する部分のフォトレジスト層１６ｂも露光される
ためその部分も除去されてその分小さく形成される。な
お、裏面露光の際の平行光線の傾き角度を調整すること
により、フォトレジストパターン１６ａの幅を調整する
ことができる。次に、フォトレジストパターン１６ａを
マスクとしてチャネル保護膜形成用層１５をエッチング
すると、フォトレジストパターン１６ａ下にチャネル保
護膜１５ａが形成される。この後、フォトレジストパタ
ーン１６ａを剥離する。
【００１０】次に、図３に示すように、チャネル保護膜
１５ａをマスクとしてリンイオンやボロンイオン等の不
純物を注入すると、チャネル保護膜１５ａ下の半導体薄
膜１４に真性領域からなるチャネル領域１４ａが形成さ
れ、その両端の半導体薄膜１４にソース・ドレイン領域
となる不純物注入領域１４ｂが形成される。次に、図４
に示すように、チャネル保護膜１５ａを含む半導体薄膜
１４の上面全体にクロム、アルミニウム等の導電材料か
らなるソース・ドレイン電極形成用層１７をスパッタや
プラズマＣＶＤにより成膜する。次に、ソース・ドレイ
ン電極形成用層１７および半導体薄膜１４をパターンニ
ングすると、図５に示すように、チャネル領域１４ａお
よびその両端の不純物注入領域からなるソース・ドレイ
ン領域１４ｃを備えた半導体薄膜１４がデバイス領域に
形成され、またソース・ドレイン領域１４ｃ上にソース
・ドレイン電極１７ａが形成される。かくして、チャネ
ル領域１４ａの幅をゲート電極１２の幅よりもある程度
小さくすることで、チャネル領域１４ａの両端に形成さ
れたソース・ドレイン領域１４ｃとゲート電極１２との
間に重なり部を設けたボトムゲート型の薄膜トランジス
タが完成する。
１５ａをマスクとしてリンイオンやボロンイオン等の不
純物を注入すると、チャネル保護膜１５ａ下の半導体薄
膜１４に真性領域からなるチャネル領域１４ａが形成さ
れ、その両端の半導体薄膜１４にソース・ドレイン領域
となる不純物注入領域１４ｂが形成される。次に、図４
に示すように、チャネル保護膜１５ａを含む半導体薄膜
１４の上面全体にクロム、アルミニウム等の導電材料か
らなるソース・ドレイン電極形成用層１７をスパッタや
プラズマＣＶＤにより成膜する。次に、ソース・ドレイ
ン電極形成用層１７および半導体薄膜１４をパターンニ
ングすると、図５に示すように、チャネル領域１４ａお
よびその両端の不純物注入領域からなるソース・ドレイ
ン領域１４ｃを備えた半導体薄膜１４がデバイス領域に
形成され、またソース・ドレイン領域１４ｃ上にソース
・ドレイン電極１７ａが形成される。かくして、チャネ
ル領域１４ａの幅をゲート電極１２の幅よりもある程度
小さくすることで、チャネル領域１４ａの両端に形成さ
れたソース・ドレイン領域１４ｃとゲート電極１２との
間に重なり部を設けたボトムゲート型の薄膜トランジス
タが完成する。
【００１１】次に、具体的な厚さ寸法の一例を示すと、
ゲート電極１２は１０００Å程度、ゲート絶縁膜１３は
４０００Å程度、半導体薄膜１４は５００Å程度、チャ
ネル保護膜形成用層１５は２０００Å程度、フォトレジ
スト層１６は１μｍ程度、ソース・ドレイン電極形成用
層１７は１０００Å程度となっている。
ゲート電極１２は１０００Å程度、ゲート絶縁膜１３は
４０００Å程度、半導体薄膜１４は５００Å程度、チャ
ネル保護膜形成用層１５は２０００Å程度、フォトレジ
スト層１６は１μｍ程度、ソース・ドレイン電極形成用
層１７は１０００Å程度となっている。
【００１２】このように、この実施例の薄膜トランジス
タの製造方法では、裏面露光をゲート電極１２の左側で
はガラス基板１１の左下面から斜め右方向に向かう平行
光線によって行い、ゲート電極１２の右側ではガラス基
板１１の右下面から斜め左方向に向かう平行光線によっ
て行うので、ゲート電極１２の両端に対応する部分のフ
ォトレジスト層１６ｂを光の回り込む性質を利用するこ
となく直接的に露光することができ、したがって露光時
間を短くすることができる。
タの製造方法では、裏面露光をゲート電極１２の左側で
はガラス基板１１の左下面から斜め右方向に向かう平行
光線によって行い、ゲート電極１２の右側ではガラス基
板１１の右下面から斜め左方向に向かう平行光線によっ
て行うので、ゲート電極１２の両端に対応する部分のフ
ォトレジスト層１６ｂを光の回り込む性質を利用するこ
となく直接的に露光することができ、したがって露光時
間を短くすることができる。
【００１３】なお、上記実施例では裏面露光をゲート電
極１２の左側ではガラス基板１１の左下面から斜め右方
向に向かう平行光線によって行い、ゲート電極１２の右
側ではガラス基板１１の右下面から斜め左方向に向かう
平行光線によって行い、斜め方向からの露光をガラス基
板１１の下面に対して全体的に行ったが、例えば、裏面
露光をゲート電極１２の左側ではガラス基板１１の左下
面から斜め右方向に向かう平行光線によって行い、ゲー
ト電極１２の右側ではガラス基板１１の右下面から垂直
方向に向かう平行光線によって行うというように、斜め
方向からの露光をガラス基板１１の下面に対して部分的
に行ってもよいことはもちろんである。
極１２の左側ではガラス基板１１の左下面から斜め右方
向に向かう平行光線によって行い、ゲート電極１２の右
側ではガラス基板１１の右下面から斜め左方向に向かう
平行光線によって行い、斜め方向からの露光をガラス基
板１１の下面に対して全体的に行ったが、例えば、裏面
露光をゲート電極１２の左側ではガラス基板１１の左下
面から斜め右方向に向かう平行光線によって行い、ゲー
ト電極１２の右側ではガラス基板１１の右下面から垂直
方向に向かう平行光線によって行うというように、斜め
方向からの露光をガラス基板１１の下面に対して部分的
に行ってもよいことはもちろんである。
【００１４】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート電極をマスクとした裏面露光を基板面に対し
て斜め方向から行うので、光の回り込む性質を利用する
ことなく直接的に露光することができ、したがって露光
時間を短くすることができる。
ば、ゲート電極をマスクとした裏面露光を基板面に対し
て斜め方向から行うので、光の回り込む性質を利用する
ことなく直接的に露光することができ、したがって露光
時間を短くすることができる。
【図１】この発明の一実施例における薄膜トランジスタ
の製造に際し、裏面露光した状態の断面図。
の製造に際し、裏面露光した状態の断面図。
【図２】同薄膜トランジスタの製造に際し、現像した状
態の断面図。
態の断面図。
【図３】同薄膜トランジスタの製造に際し、不純物を注
入した状態の断面図。
入した状態の断面図。
【図４】同薄膜トランジスタの製造に際し、ソース・ド
レイン電極形成用層を形成した状態の断面図。
レイン電極形成用層を形成した状態の断面図。
【図５】同薄膜トランジスタの製造に際し、パターンニ
ングして素子分離するとともに、ソース・ドレイン電極
を形成した状態の断面図。
ングして素子分離するとともに、ソース・ドレイン電極
を形成した状態の断面図。
【図６】従来の薄膜トランジスタの製造方法を説明する
ために示す断面図。
ために示す断面図。
１１ ガラス基板 １２ ゲート電極 １３ ゲート絶縁膜 １４ 半導体薄膜 １５ チャネル保護膜形成用層 １５ａ チャネル保護膜 １６ フォトレジスト層 １６ａ フォトレジストパターン
Claims (2)
- 【請求項１】 基板上にゲート電極およびゲート絶縁膜
を介して半導体薄膜を形成し、この半導体薄膜上に前記
ゲート電極をマスクとした裏面露光によりチャネル保護
膜を形成し、このチャネル保護膜をマスクとして前記半
導体薄膜に不純物を注入する薄膜トランジスタの製造方
法において、 前記裏面露光を全体的にまたは部分的に前記基板面に対
して斜め方向から行うことを特徴とする薄膜トランジス
タの製造方法。 - 【請求項２】 前記裏面露光を、前記ゲート電極の左側
では前記基板面に対して斜め右方向に向かう平行光線に
よって行い、前記ゲート電極の右側では前記基板面に対
して斜め左方向に向かう平行光線によって行うことを特
徴とする請求項１記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082694A JPH07221316A (ja) | 1994-02-03 | 1994-02-03 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082694A JPH07221316A (ja) | 1994-02-03 | 1994-02-03 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221316A true JPH07221316A (ja) | 1995-08-18 |
Family
ID=12314514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082694A Pending JPH07221316A (ja) | 1994-02-03 | 1994-02-03 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221316A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100248124B1 (ko) * | 1996-08-30 | 2000-03-15 | 구본준 | 박막트랜지스터액정표시장치및그제조방법 |
| JP2000156504A (ja) * | 1998-09-04 | 2000-06-06 | Semiconductor Energy Lab Co Ltd | 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法 |
| US8297991B2 (en) | 1998-11-11 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Exposure device, exposure method and method of manufacturing semiconductor device |
| JP2015146427A (ja) * | 2008-07-31 | 2015-08-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1994
- 1994-02-03 JP JP3082694A patent/JPH07221316A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8859947B2 (en) | 1998-11-11 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising at least dual transistor electrically connected to dual parallel wiring |
| US9366971B2 (en) | 1998-11-11 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising dual transistor with LDD regions overlapping the gate electrodes and one of a source electrode and a drain electrode of first transistor is electrically connected to the second gate electrode |
| JP2015146427A (ja) * | 2008-07-31 | 2015-08-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US9412798B2 (en) | 2008-07-31 | 2016-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9859441B2 (en) | 2008-07-31 | 2018-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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