JP2000058843A - 多結晶シリコン薄膜トランジスタの製造方法 - Google Patents
多結晶シリコン薄膜トランジスタの製造方法Info
- Publication number
- JP2000058843A JP2000058843A JP22458598A JP22458598A JP2000058843A JP 2000058843 A JP2000058843 A JP 2000058843A JP 22458598 A JP22458598 A JP 22458598A JP 22458598 A JP22458598 A JP 22458598A JP 2000058843 A JP2000058843 A JP 2000058843A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- silicon thin
- forming
- polycrystalline silicon
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体活性層とゲート電極との間でショート
が発生するのを回避しつつ、製造過程における必要なマ
スク数の削減を図る。 【解決手段】 ガラス基板２１上に絶縁性薄膜２２と非
晶質シリコン薄膜２３を形成する。次に、非晶質シリコ
ン薄膜２３に開孔を形成するとともに、この開孔部分に
おける絶縁性薄膜２２に凹部２５を形成する。続いて、
この上に多結晶シリコン薄膜２７を形成し、裏面露光に
より自己整合的にパターニングして、凹部２５に多結晶
シリコン薄膜２７を残存させて、半導体活性層３０を形
成する。このように凹部２５を形成し、かつ、半導体活
性層３０を自己整合的に形成することにより、半導体活
性層３０とゲート電極３２との間でショートが発生する
のを回避しつつ、必要なマスク数の削減を図る。
が発生するのを回避しつつ、製造過程における必要なマ
スク数の削減を図る。 【解決手段】 ガラス基板２１上に絶縁性薄膜２２と非
晶質シリコン薄膜２３を形成する。次に、非晶質シリコ
ン薄膜２３に開孔を形成するとともに、この開孔部分に
おける絶縁性薄膜２２に凹部２５を形成する。続いて、
この上に多結晶シリコン薄膜２７を形成し、裏面露光に
より自己整合的にパターニングして、凹部２５に多結晶
シリコン薄膜２７を残存させて、半導体活性層３０を形
成する。このように凹部２５を形成し、かつ、半導体活
性層３０を自己整合的に形成することにより、半導体活
性層３０とゲート電極３２との間でショートが発生する
のを回避しつつ、必要なマスク数の削減を図る。
Description
【０００１】
【発明の属する技術分野】この発明は多結晶シリコン薄
膜を半導体活性層に使用する薄膜トランジスタ及びその
製造方法かつこの薄膜トランジスタをスイッチング素子
あるいは駆動用回路素子として用いるアクティブマトリ
ックス型液晶表示装置及びその製造方法に関する。
膜を半導体活性層に使用する薄膜トランジスタ及びその
製造方法かつこの薄膜トランジスタをスイッチング素子
あるいは駆動用回路素子として用いるアクティブマトリ
ックス型液晶表示装置及びその製造方法に関する。
【０００２】
【従来の技術】アクティブマトリックス型液晶表示装置
では、半導体活性層が大面積の基板上にも均一性良く、
比較的低温で形成できるので、表示画素のスイッチング
素子に非晶質シリコンの薄膜トランジスタが用いられて
いる。また、最近では表示画素のスイッチング素子のみ
ならず、周辺の駆動用回路素子にも同一基板上に形成し
た薄膜トランジスタを用いるようになってきている。こ
の周辺駆動用回路素子の薄膜トランジスタには、非晶質
シリコンの薄膜トランジスタよりも多結晶シリコンの薄
膜トランジスタを用いている。すなわち、非結晶シリコ
ンよりも電界効果移動度の大きい多結晶シリコンを半導
体活性層に用いた多結晶シリコン薄膜トランジスタを用
いている。
では、半導体活性層が大面積の基板上にも均一性良く、
比較的低温で形成できるので、表示画素のスイッチング
素子に非晶質シリコンの薄膜トランジスタが用いられて
いる。また、最近では表示画素のスイッチング素子のみ
ならず、周辺の駆動用回路素子にも同一基板上に形成し
た薄膜トランジスタを用いるようになってきている。こ
の周辺駆動用回路素子の薄膜トランジスタには、非晶質
シリコンの薄膜トランジスタよりも多結晶シリコンの薄
膜トランジスタを用いている。すなわち、非結晶シリコ
ンよりも電界効果移動度の大きい多結晶シリコンを半導
体活性層に用いた多結晶シリコン薄膜トランジスタを用
いている。
【０００３】この多結晶シリコン薄膜トランジスタとし
ては半導体活性層上にゲート絶縁層及びゲート電極が形
成されるトップゲート型が主に用いられている。このト
ップゲート型多結晶シリコン薄膜トランジスタの製造方
法を図７に示す。
ては半導体活性層上にゲート絶縁層及びゲート電極が形
成されるトップゲート型が主に用いられている。このト
ップゲート型多結晶シリコン薄膜トランジスタの製造方
法を図７に示す。
【０００４】この図７（ａ）からわかるように、ガラス
基板１の上に、プラズマＣＶＤを用いて、酸化シリコン
薄膜２、非晶質シリコン薄膜３を順次形成する。次にこ
の状態でガラス基板１ごと５００℃程度で１時間ほど加
熱処理を行って、非晶質シリコン薄膜３中の水素を脱気
させる。
基板１の上に、プラズマＣＶＤを用いて、酸化シリコン
薄膜２、非晶質シリコン薄膜３を順次形成する。次にこ
の状態でガラス基板１ごと５００℃程度で１時間ほど加
熱処理を行って、非晶質シリコン薄膜３中の水素を脱気
させる。
【０００５】次に図７（ｂ）からわかるように、非晶質
シリコン薄膜３にＸｅＣｌエキシマレーザーを照射し
て、非晶質シリコン薄膜３を溶融して多結晶化し、多結
晶シリコン薄膜４にする。
シリコン薄膜３にＸｅＣｌエキシマレーザーを照射し
て、非晶質シリコン薄膜３を溶融して多結晶化し、多結
晶シリコン薄膜４にする。
【０００６】次に図７（ｃ）からわかるように、多結晶
シリコン薄膜４をフォトリソグラフィーにより第１のマ
スクを用いパターニングして、島状の多結晶シリコン薄
膜からなる半導体活性層５を形成する。
シリコン薄膜４をフォトリソグラフィーにより第１のマ
スクを用いパターニングして、島状の多結晶シリコン薄
膜からなる半導体活性層５を形成する。
【０００７】次に図８（ａ）からわかるように、島状の
半導体活性層５の上にプラズマＣＶＤを用いて酸化シリ
コン薄膜を堆積し、ゲート絶縁層６を形成する。次に図
８（ｂ）からわかるように、このゲート絶縁層６の上に
スパッタリングによりモリブデンタングステン合金層を
堆積し、これをフォトリソグラフィーにより第２のマス
クを用いパターニングして、ゲート電極７を形成する。
半導体活性層５の上にプラズマＣＶＤを用いて酸化シリ
コン薄膜を堆積し、ゲート絶縁層６を形成する。次に図
８（ｂ）からわかるように、このゲート絶縁層６の上に
スパッタリングによりモリブデンタングステン合金層を
堆積し、これをフォトリソグラフィーにより第２のマス
クを用いパターニングして、ゲート電極７を形成する。
【０００８】次に図８（ｃ）からわかるように、ゲート
電極７をマスクとして用いて、質量分離型のイオン注入
装置によりゲート絶縁層６を介して半導体活性層５に不
純物としてＰ（リン）を注入する。このリンの注入によ
り、半導体活性層５に、ソース領域８とドレイン領域９
を形成する。
電極７をマスクとして用いて、質量分離型のイオン注入
装置によりゲート絶縁層６を介して半導体活性層５に不
純物としてＰ（リン）を注入する。このリンの注入によ
り、半導体活性層５に、ソース領域８とドレイン領域９
を形成する。
【０００９】次に図９（ａ）からわかるように、プラズ
マＣＶＤを用いて酸化シリコン薄膜を堆積し、層間絶縁
層１０を形成する。続いて、エキシマレーザーを照射し
て、先にソース領域８とドレイン領域９に注入したリン
を活性化させる。次に、フォトリソグラフィーにより層
間絶縁層１０を第３のマスクを用いパターニングして、
コンタクトホール１０ａを形成する。
マＣＶＤを用いて酸化シリコン薄膜を堆積し、層間絶縁
層１０を形成する。続いて、エキシマレーザーを照射し
て、先にソース領域８とドレイン領域９に注入したリン
を活性化させる。次に、フォトリソグラフィーにより層
間絶縁層１０を第３のマスクを用いパターニングして、
コンタクトホール１０ａを形成する。
【００１０】次に図９（ｂ）からわかるように、スパッ
タリングによりモリブデンタングステン合金を堆積し、
これをフォトリソグラフィーにより第４のマスクを用い
パターニングして、ソース電極１１とドレイン電極１２
を形成する。以上の工程で、多結晶シリコン薄膜トラン
ジスタが形成される。
タリングによりモリブデンタングステン合金を堆積し、
これをフォトリソグラフィーにより第４のマスクを用い
パターニングして、ソース電極１１とドレイン電極１２
を形成する。以上の工程で、多結晶シリコン薄膜トラン
ジスタが形成される。
【００１１】
【発明が解決しようとする課題】図１０は上述した従来
の多結晶シリコン薄膜トランジスタを上から見た様子を
示した図であり、図１１は図１０におけるＡ−Ａ線方向
の断面を示した図である。なお、図９（ｂ）における多
結晶シリコン薄膜トランジスタは、この図１０における
Ｂ−Ｂ線方向の断面を示した図である。
の多結晶シリコン薄膜トランジスタを上から見た様子を
示した図であり、図１１は図１０におけるＡ−Ａ線方向
の断面を示した図である。なお、図９（ｂ）における多
結晶シリコン薄膜トランジスタは、この図１０における
Ｂ−Ｂ線方向の断面を示した図である。
【００１２】特に、図１１からわかるように、従来の多
結晶シリコン薄膜トランジスタにおいては、島状の半導
体活性層５と酸化シリコン薄膜２との間に段差が生じて
いる。このため、これを被覆するゲート絶縁層６の被覆
性が悪いと、この段差部分でゲート絶縁層６に段切れ等
の欠陥が生じる場合がある。このような欠陥が発生する
と、領域１３の部分において、半導体活性層５とゲート
電極７との間でショートを発生する場合があるとった問
題がある。すなわち、半導体活性層５のエッジ部とゲー
ト電極７との間で、ショートを起こす確立が高くなると
いった問題がある。
結晶シリコン薄膜トランジスタにおいては、島状の半導
体活性層５と酸化シリコン薄膜２との間に段差が生じて
いる。このため、これを被覆するゲート絶縁層６の被覆
性が悪いと、この段差部分でゲート絶縁層６に段切れ等
の欠陥が生じる場合がある。このような欠陥が発生する
と、領域１３の部分において、半導体活性層５とゲート
電極７との間でショートを発生する場合があるとった問
題がある。すなわち、半導体活性層５のエッジ部とゲー
ト電極７との間で、ショートを起こす確立が高くなると
いった問題がある。
【００１３】このような問題は、多結晶シリコン薄膜ト
ランジスタを液晶表示装置の素子として使用する場合に
も生じる。すなわち、多結晶シリコン層５とゲート絶縁
層６とゲート電極７でＣｓ容量を形成する場合は、この
Ｃｓ容量部でも、同様の構造を持つため、同様にショー
トの確立がますます高くなるといった問題がある。
ランジスタを液晶表示装置の素子として使用する場合に
も生じる。すなわち、多結晶シリコン層５とゲート絶縁
層６とゲート電極７でＣｓ容量を形成する場合は、この
Ｃｓ容量部でも、同様の構造を持つため、同様にショー
トの確立がますます高くなるといった問題がある。
【００１４】本発明は、上記課題に鑑みてなされたもの
であり、多結晶シリコン層とゲート電極層との間でショ
ートが発生しにくくした多結晶シリコン薄膜トランジス
タの製造方法を提供することを目的とする。すなわち、
半導体活性層５の段差部においてゲート絶縁層６に段切
れ等の欠陥が発生するのを回避した多結晶シリコン薄膜
トランジスタの製造方法を提供することを目的とする。
しかも、このように段切れが生じるのを回避しつつ、製
造過程におけるマスク数の削減を図った多結晶シリコン
薄膜トランジスタの製造方法を提供することを目的とす
る。
であり、多結晶シリコン層とゲート電極層との間でショ
ートが発生しにくくした多結晶シリコン薄膜トランジス
タの製造方法を提供することを目的とする。すなわち、
半導体活性層５の段差部においてゲート絶縁層６に段切
れ等の欠陥が発生するのを回避した多結晶シリコン薄膜
トランジスタの製造方法を提供することを目的とする。
しかも、このように段切れが生じるのを回避しつつ、製
造過程におけるマスク数の削減を図った多結晶シリコン
薄膜トランジスタの製造方法を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】上記課題を解決するため
本発明に係る多結晶シリコン薄膜トランジスタの製造方
法は、透明基板上に凹部を形成する工程と、半導体活性
層形成用薄膜を前記凹部に対して自己整合的にパターニ
ングして前記凹部に半導体活性層を形成する工程と、前
記半導体活性層上にゲート絶縁層を形成する工程と、前
記ゲート絶縁層上にゲート電極を形成する工程と、を備
えることを特徴とする。
本発明に係る多結晶シリコン薄膜トランジスタの製造方
法は、透明基板上に凹部を形成する工程と、半導体活性
層形成用薄膜を前記凹部に対して自己整合的にパターニ
ングして前記凹部に半導体活性層を形成する工程と、前
記半導体活性層上にゲート絶縁層を形成する工程と、前
記ゲート絶縁層上にゲート電極を形成する工程と、を備
えることを特徴とする。
【００１６】より詳しくは、本発明に係る多結晶シリコ
ン薄膜トランジスタの製造方法は、透明基板上に不透明
膜を形成する工程と、前記不透明膜を所定のパターンに
パターニングする工程と、前記透明基板に、前記不透明
膜と同一パターンの凹部を形成する工程と、前記不透明
膜上を覆って前記透明基板上に、多結晶シリコン薄膜を
形成する工程と、前記多結晶シリコン薄膜上に、ネガレ
ジストを形成する工程と、前記透明基板裏面から露光を
し、前記不透明膜をマスクとして用いることにより自己
整合的に前記凹部に位置する前記ネガレジストのみを残
存させて、レジストパターンを形成する工程と、前記レ
ジストパターンをマスクとして用いることにより、露出
している前記多結晶シリコン薄膜と前記不透明膜とをエ
ッチングにより除去して、前記凹部にのみ前記多結晶シ
リコン薄膜を残存させて半導体活性層とする工程と、を
備えたことを特徴とする。
ン薄膜トランジスタの製造方法は、透明基板上に不透明
膜を形成する工程と、前記不透明膜を所定のパターンに
パターニングする工程と、前記透明基板に、前記不透明
膜と同一パターンの凹部を形成する工程と、前記不透明
膜上を覆って前記透明基板上に、多結晶シリコン薄膜を
形成する工程と、前記多結晶シリコン薄膜上に、ネガレ
ジストを形成する工程と、前記透明基板裏面から露光を
し、前記不透明膜をマスクとして用いることにより自己
整合的に前記凹部に位置する前記ネガレジストのみを残
存させて、レジストパターンを形成する工程と、前記レ
ジストパターンをマスクとして用いることにより、露出
している前記多結晶シリコン薄膜と前記不透明膜とをエ
ッチングにより除去して、前記凹部にのみ前記多結晶シ
リコン薄膜を残存させて半導体活性層とする工程と、を
備えたことを特徴とする。
【００１７】また、本発明に係る多結晶シリコン薄膜ト
ランジスタの製造方法は、透明基板上に不透明膜を形成
する工程と、前記不透明膜を所定のパターンにパターニ
ングする工程と、前記透明基板に、前記不透明膜と同一
パターンの凹部を形成する工程と、前記不透明膜を覆っ
て前記透明基板上に、非晶質シリコン薄膜を形成する工
程と、前記非晶質シリコン薄膜上に、ネガレジストを形
成する工程と、前記透明基板裏面から露光をし、前記不
透明膜をマスクとして用いることにより自己整合的に前
記凹部に位置する前記ネガレジストのみを残存させて、
レジストパターンを形成する工程と、前記レジストパタ
ーンをマスクとして用いることにより、露出している前
記非晶質シリコン薄膜と前記不透明膜とをエッチングに
より除去して、前記凹部にのみ前記非晶質シリコン薄膜
を残存させる工程と、前記凹部に残存した前記非晶質シ
リコン薄膜を多結晶化して、多結晶シリコンからなる半
導体活性層を形成する工程と、を備えたことを特徴とす
る。
ランジスタの製造方法は、透明基板上に不透明膜を形成
する工程と、前記不透明膜を所定のパターンにパターニ
ングする工程と、前記透明基板に、前記不透明膜と同一
パターンの凹部を形成する工程と、前記不透明膜を覆っ
て前記透明基板上に、非晶質シリコン薄膜を形成する工
程と、前記非晶質シリコン薄膜上に、ネガレジストを形
成する工程と、前記透明基板裏面から露光をし、前記不
透明膜をマスクとして用いることにより自己整合的に前
記凹部に位置する前記ネガレジストのみを残存させて、
レジストパターンを形成する工程と、前記レジストパタ
ーンをマスクとして用いることにより、露出している前
記非晶質シリコン薄膜と前記不透明膜とをエッチングに
より除去して、前記凹部にのみ前記非晶質シリコン薄膜
を残存させる工程と、前記凹部に残存した前記非晶質シ
リコン薄膜を多結晶化して、多結晶シリコンからなる半
導体活性層を形成する工程と、を備えたことを特徴とす
る。
【００１８】
【発明の実施の形態】本発明は、ガラス基板上の絶縁層
に凹部を加工形成し、その凹部内部にのみ、自己整合的
に多結晶シリコン層からなる半導体活性層を形成するこ
とにより、基板表面を平坦化し、従来のような島状の多
結晶シリコンによる段差部を無くし、半導体活性層とゲ
ート電極とのショートによる不良発生を防止するととも
に、自己整合的に半導体活性層をパターニングすること
により、製造過程におけるマスク数の削減を図ったもの
である。より詳しくを、以下に説明する。
に凹部を加工形成し、その凹部内部にのみ、自己整合的
に多結晶シリコン層からなる半導体活性層を形成するこ
とにより、基板表面を平坦化し、従来のような島状の多
結晶シリコンによる段差部を無くし、半導体活性層とゲ
ート電極とのショートによる不良発生を防止するととも
に、自己整合的に半導体活性層をパターニングすること
により、製造過程におけるマスク数の削減を図ったもの
である。より詳しくを、以下に説明する。
【００１９】以下、図１乃至図４に基づいて、本実施形
態に係る多結晶シリコン薄膜トランジスタの製造工程を
説明する。
態に係る多結晶シリコン薄膜トランジスタの製造工程を
説明する。
【００２０】まず、図１（ａ）からわかるように、ガラ
ス基板２１の上に、プラズマＣＶＤを用いて、酸化シリ
コン薄膜２２を２００ｎｍの厚さで堆積する。続いて、
この酸化シリコン薄膜２２上に、不透明膜として非晶質
シリコン薄膜２３を３００ｎｍの厚さで連続して堆積す
る。
ス基板２１の上に、プラズマＣＶＤを用いて、酸化シリ
コン薄膜２２を２００ｎｍの厚さで堆積する。続いて、
この酸化シリコン薄膜２２上に、不透明膜として非晶質
シリコン薄膜２３を３００ｎｍの厚さで連続して堆積す
る。
【００２１】次に図１（ｂ）からわかるように、フォト
リソグラフィーにより第１のマスクを用いてレジスト開
孔を有するレジストパターン２４を形成する。続いて、
ＣＦ4／Ｏ2ガス系のＲＩＥドライエッチングにより、レ
ジストパターン２４のレジスト開孔部分にある非晶質シ
リコン薄膜２３を除去する。次に、ＣＨＦ3／Ｏ2ガス系
に切り換えて、ＲＩＥドライエッチングにより、レジス
トパターン２４のレジスト開孔部分にある酸化シリコン
薄膜２２の一部５０ｎｍ程度を除去する。これにより、
酸化シリコン薄膜２２には、凹部２５が形成される。
リソグラフィーにより第１のマスクを用いてレジスト開
孔を有するレジストパターン２４を形成する。続いて、
ＣＦ4／Ｏ2ガス系のＲＩＥドライエッチングにより、レ
ジストパターン２４のレジスト開孔部分にある非晶質シ
リコン薄膜２３を除去する。次に、ＣＨＦ3／Ｏ2ガス系
に切り換えて、ＲＩＥドライエッチングにより、レジス
トパターン２４のレジスト開孔部分にある酸化シリコン
薄膜２２の一部５０ｎｍ程度を除去する。これにより、
酸化シリコン薄膜２２には、凹部２５が形成される。
【００２２】次に図１（ｃ）からわかるように、レジス
トパターン２４を除去した後、プラズマＣＶＤを用いて
非晶質シリコン薄膜２６を厚さ５０ｎｍで堆積する。続
いて、この状態でガラス基板２１を含めて全体を５００
℃で１時間加熱処理し、非晶質シリコン薄膜２３から水
素の脱気を行う。
トパターン２４を除去した後、プラズマＣＶＤを用いて
非晶質シリコン薄膜２６を厚さ５０ｎｍで堆積する。続
いて、この状態でガラス基板２１を含めて全体を５００
℃で１時間加熱処理し、非晶質シリコン薄膜２３から水
素の脱気を行う。
【００２３】次に図２（ａ）からわかるように、基板上
面からＸｅＣｌエキシマレーザービームを照射し、非晶
質シリコン薄膜２６を多結晶シリコン薄膜２７にする。
このとき、非晶質シリコン薄膜２３に関しては膜が厚い
ため、一部は多結晶化するが大部分は非晶質シリコンの
ままである。このため、非晶質シリコン薄膜２３は非透
明膜のまま維持される。
面からＸｅＣｌエキシマレーザービームを照射し、非晶
質シリコン薄膜２６を多結晶シリコン薄膜２７にする。
このとき、非晶質シリコン薄膜２３に関しては膜が厚い
ため、一部は多結晶化するが大部分は非晶質シリコンの
ままである。このため、非晶質シリコン薄膜２３は非透
明膜のまま維持される。
【００２４】次に図２（ｂ）からわかるように、基板上
にネガレジスト２８を塗布し、基板裏面から露光する。
このとき、非晶質シリコン薄膜２３が残っている部分は
ほとんど光が透過しないが、多結晶シリコン薄膜２７し
か堆積されていない凹部２５の部分は光が透過する。そ
して、図３（ａ）からわかるように、このネガレジスト
２８を現像することにより、ネガレジストパターン２９
が形成される。すなわち、自己整合的に凹部２５の上部
のみにネガレジストが残存するネガレジストパターン２
９が形成される。
にネガレジスト２８を塗布し、基板裏面から露光する。
このとき、非晶質シリコン薄膜２３が残っている部分は
ほとんど光が透過しないが、多結晶シリコン薄膜２７し
か堆積されていない凹部２５の部分は光が透過する。そ
して、図３（ａ）からわかるように、このネガレジスト
２８を現像することにより、ネガレジストパターン２９
が形成される。すなわち、自己整合的に凹部２５の上部
のみにネガレジストが残存するネガレジストパターン２
９が形成される。
【００２５】次に図３（ｂ）からわかるように、ＣＦ4
／Ｏ2ガス系のケミカルドライエッチングにより、ネガ
レジストパターン２９が形成されていない部分の多結晶
シリコン薄膜２７と非晶質シリコン薄膜２３を除去す
る。続いて、ネガレジストパターン２９を除去する。こ
れにより、凹部２５内部のみに、多結晶シリコン薄膜２
７からなる半導体活性層３０が残り、基板表面は平坦化
される。
／Ｏ2ガス系のケミカルドライエッチングにより、ネガ
レジストパターン２９が形成されていない部分の多結晶
シリコン薄膜２７と非晶質シリコン薄膜２３を除去す
る。続いて、ネガレジストパターン２９を除去する。こ
れにより、凹部２５内部のみに、多結晶シリコン薄膜２
７からなる半導体活性層３０が残り、基板表面は平坦化
される。
【００２６】次に図３（ｃ）からわかるように、プラズ
マＣＶＤを用いて酸化シリコン薄膜を堆積することによ
り、ゲート絶縁層３１を形成する。続いて、このゲート
絶縁層３１の上にスパッタリングによりモリブデンタン
グステン合金層を堆積し、これをフォトリソグラフィー
により第２のマスクを用いパターニングすることによ
り、ゲート電極３２を形成する。
マＣＶＤを用いて酸化シリコン薄膜を堆積することによ
り、ゲート絶縁層３１を形成する。続いて、このゲート
絶縁層３１の上にスパッタリングによりモリブデンタン
グステン合金層を堆積し、これをフォトリソグラフィー
により第２のマスクを用いパターニングすることによ
り、ゲート電極３２を形成する。
【００２７】次に図４（ａ）からわかるように、ゲート
電極３２をマスクとして用いて、質量分離型のイオン注
入装置によりゲート絶縁層３１を介して半導体活性層３
０に不純物としてＰ（リン）を注入する。これにより、
半導体活性層３０にソース領域３３とドレイン領域３４
を形成する。
電極３２をマスクとして用いて、質量分離型のイオン注
入装置によりゲート絶縁層３１を介して半導体活性層３
０に不純物としてＰ（リン）を注入する。これにより、
半導体活性層３０にソース領域３３とドレイン領域３４
を形成する。
【００２８】次に図４（ｂ）からわかるように、プラズ
マＣＶＤを用いて酸化シリコン薄膜を堆積して、層間絶
縁層３５を形成する。続いて、エキシマレーザーを照射
して、先に半導体活性層３０に注入したＰを活性化させ
る。次に、フォトリソグラフィーにより層間絶縁層３５
を第３のマスクを用いパターニングして、コンタクトホ
ールを形成する。続いて、この層間絶縁層３５上にスパ
ッタリングによりモリブデンタングステン合金を堆積し
て、これをフォトリソグラフィーによりパターニングす
ることにより、ソース電極３６とドレイン電極３７を形
成する。以上の工程により、本実施形態に係る多結晶シ
リコン薄膜トランジスタの主要部は完成する。
マＣＶＤを用いて酸化シリコン薄膜を堆積して、層間絶
縁層３５を形成する。続いて、エキシマレーザーを照射
して、先に半導体活性層３０に注入したＰを活性化させ
る。次に、フォトリソグラフィーにより層間絶縁層３５
を第３のマスクを用いパターニングして、コンタクトホ
ールを形成する。続いて、この層間絶縁層３５上にスパ
ッタリングによりモリブデンタングステン合金を堆積し
て、これをフォトリソグラフィーによりパターニングす
ることにより、ソース電極３６とドレイン電極３７を形
成する。以上の工程により、本実施形態に係る多結晶シ
リコン薄膜トランジスタの主要部は完成する。
【００２９】以上のように、本実施形態に係る多結晶シ
リコン薄膜トランジスタによれば、半導体活性層３０と
酸化シリコン薄膜２２との間に、段差が生じないように
したので、これら半導体活性層３０と酸化シリコン薄膜
２２の上に形成されるゲート絶縁層３１に段切れ等の欠
陥が発生するのを回避することができる。このようにゲ
ート絶縁層３１に欠陥が発生するのを回避することによ
り、ゲート電極３２と半導体活性層３０との間がショー
トしてしまうのを抑制することができる。
リコン薄膜トランジスタによれば、半導体活性層３０と
酸化シリコン薄膜２２との間に、段差が生じないように
したので、これら半導体活性層３０と酸化シリコン薄膜
２２の上に形成されるゲート絶縁層３１に段切れ等の欠
陥が発生するのを回避することができる。このようにゲ
ート絶縁層３１に欠陥が発生するのを回避することによ
り、ゲート電極３２と半導体活性層３０との間がショー
トしてしまうのを抑制することができる。
【００３０】図５と図６を用いてより詳しく説明する
と、以下のようになる。図５は本実施形態に係る多結晶
シリコン薄膜トランジスタを上から見た様子を示した図
であり、図６は図５におけるＣ−Ｃ方向の断面を示した
図である。なお、図４（ｂ）は図５（ａ）のＤ−Ｄ方向
の断面を示している。
と、以下のようになる。図５は本実施形態に係る多結晶
シリコン薄膜トランジスタを上から見た様子を示した図
であり、図６は図５におけるＣ−Ｃ方向の断面を示した
図である。なお、図４（ｂ）は図５（ａ）のＤ−Ｄ方向
の断面を示している。
【００３１】特に図６からわかるように、半導体活性層
３０が酸化シリコン薄膜２２に形成された凹部２５を埋
めるように形成されているので、半導体活性層３０を形
成した後の基板表面を平坦にすることができる。すなわ
ち、従来生じていた酸化シリコン薄膜２２と半導体活性
層３０と間の段差を、可及的に生じないようにすること
ができる。また、このような段差の発生を回避すること
により、ゲート絶縁層３１の被覆性によらず、半導体活
性層３０とゲート電極３２のショートによる不良を防止
することができる。
３０が酸化シリコン薄膜２２に形成された凹部２５を埋
めるように形成されているので、半導体活性層３０を形
成した後の基板表面を平坦にすることができる。すなわ
ち、従来生じていた酸化シリコン薄膜２２と半導体活性
層３０と間の段差を、可及的に生じないようにすること
ができる。また、このような段差の発生を回避すること
により、ゲート絶縁層３１の被覆性によらず、半導体活
性層３０とゲート電極３２のショートによる不良を防止
することができる。
【００３２】但し、実際の製造プロセスにおいては、こ
の半導体活性層３０と酸化シリコン薄膜２２の間は、必
ずしも平坦にならない場合も考えられる。すなわち、図
１（ｃ）からわかるように、凹部２５の深さと非晶質シ
リコン薄膜２６の厚さとが厳密には一致しない場合も考
えられる。しかしながら、これら凹部２５と非晶質シリ
コン薄膜２６の厚さとの差が、非晶質シリコン薄膜２６
の厚さより小さければ、両者に生ずる段差の高さは従来
と比べて低くなるので、本実施形態によっても一定の効
果が期待できる。換言すれば、凹部２５の深さと非晶質
シリコン薄膜２６の厚さとは、厳密に一致しなくとも、
実質的に一致していれば、本実施形態では足りる。
の半導体活性層３０と酸化シリコン薄膜２２の間は、必
ずしも平坦にならない場合も考えられる。すなわち、図
１（ｃ）からわかるように、凹部２５の深さと非晶質シ
リコン薄膜２６の厚さとが厳密には一致しない場合も考
えられる。しかしながら、これら凹部２５と非晶質シリ
コン薄膜２６の厚さとの差が、非晶質シリコン薄膜２６
の厚さより小さければ、両者に生ずる段差の高さは従来
と比べて低くなるので、本実施形態によっても一定の効
果が期待できる。換言すれば、凹部２５の深さと非晶質
シリコン薄膜２６の厚さとは、厳密に一致しなくとも、
実質的に一致していれば、本実施形態では足りる。
【００３３】さらに、本実施形態に係る多結晶シリコン
薄膜トランジスタの製造方法によれば、非晶質シリコン
薄膜２３をマスクとしてネガレジスト２８を裏面露光
し、自己整合的に凹部２５部分にのみ半導体活性層３０
を形成することとしたので、従来と比べてマスク数を削
減することができる。すなわち、従来においては４枚の
マスクが必要であったのに対し、本実施形態においては
３枚のマスクで足りる。このため、製造過程におけるマ
スク合わせの回数を削減することができ、製造プロセス
の容易化を図ることができる。
薄膜トランジスタの製造方法によれば、非晶質シリコン
薄膜２３をマスクとしてネガレジスト２８を裏面露光
し、自己整合的に凹部２５部分にのみ半導体活性層３０
を形成することとしたので、従来と比べてマスク数を削
減することができる。すなわち、従来においては４枚の
マスクが必要であったのに対し、本実施形態においては
３枚のマスクで足りる。このため、製造過程におけるマ
スク合わせの回数を削減することができ、製造プロセス
の容易化を図ることができる。
【００３４】なお、本発明は上記実施形態に限定されず
種々に変形可能である。例えば、本実施形態では不透明
膜に非晶質シリコン薄膜２３を用いたが、より不透明性
の高い金属薄膜を用いてもよい。
種々に変形可能である。例えば、本実施形態では不透明
膜に非晶質シリコン薄膜２３を用いたが、より不透明性
の高い金属薄膜を用いてもよい。
【００３５】また、本実施形態では、図２及び図３から
わかるように、非晶質シリコン薄膜２６を多結晶化して
から、パターニングしたが、非晶質シリコン薄膜２６を
パターニングした後に多結晶化しても構わない。すなわ
ち、図２（ａ）に示す状態で非晶質シリコン薄膜２６を
多結晶化せずに、図３（ｂ）に示すようにパターニング
してから、非晶質シリコン薄膜２６を多結晶シリコン薄
膜にしてもよい。この場合、図２（ｂ）に示すように裏
面露光をする際に、不透明な非晶質シリコン薄膜が凹部
２５に存在することとなるが、その厚さは非晶質シリコ
ン薄膜２３と比べて薄いので、光は透過し、ネガレジス
ト２８を露光することができる。
わかるように、非晶質シリコン薄膜２６を多結晶化して
から、パターニングしたが、非晶質シリコン薄膜２６を
パターニングした後に多結晶化しても構わない。すなわ
ち、図２（ａ）に示す状態で非晶質シリコン薄膜２６を
多結晶化せずに、図３（ｂ）に示すようにパターニング
してから、非晶質シリコン薄膜２６を多結晶シリコン薄
膜にしてもよい。この場合、図２（ｂ）に示すように裏
面露光をする際に、不透明な非晶質シリコン薄膜が凹部
２５に存在することとなるが、その厚さは非晶質シリコ
ン薄膜２３と比べて薄いので、光は透過し、ネガレジス
ト２８を露光することができる。
【００３６】なお、本実施形態では半導体活性層３０の
みを酸化シリコン薄膜２２の凹部に自己整合的に形成し
たが、半導体活性層３０に限らず、多結晶シリコン層で
形成される他の部分も、凹部を形成しその内部に多結晶
シリコンを形成するようにしても構わない。
みを酸化シリコン薄膜２２の凹部に自己整合的に形成し
たが、半導体活性層３０に限らず、多結晶シリコン層で
形成される他の部分も、凹部を形成しその内部に多結晶
シリコンを形成するようにしても構わない。
【００３７】
【発明の効果】以上のように、本発明に係る多結晶シリ
コン薄膜トランジスタの製造方法によれば、透明基板上
に堆積された絶縁性薄膜に凹部を形成し、この凹部に対
して自己整合的に、凹部内部にのみ半導体活性層を形成
することにより、この半導体活性層による段差を無く
し、平坦性を高めることにより、半導体活性層を覆うゲ
ート絶縁層による、半導体活性層とゲート電極との間の
絶縁性を高めることができる。そしてこれにより、半導
体活性層とゲート電極のショートによる不良発生を大幅
に抑制することができる。さらに、半導体活性層を自己
整合的にパターニングすることとしたので、必要なマス
ク数の削減を図ることができる。
コン薄膜トランジスタの製造方法によれば、透明基板上
に堆積された絶縁性薄膜に凹部を形成し、この凹部に対
して自己整合的に、凹部内部にのみ半導体活性層を形成
することにより、この半導体活性層による段差を無く
し、平坦性を高めることにより、半導体活性層を覆うゲ
ート絶縁層による、半導体活性層とゲート電極との間の
絶縁性を高めることができる。そしてこれにより、半導
体活性層とゲート電極のショートによる不良発生を大幅
に抑制することができる。さらに、半導体活性層を自己
整合的にパターニングすることとしたので、必要なマス
ク数の削減を図ることができる。
【図１】本発明の一実施形態に係る多結晶シリコン薄膜
トランジスタの製造工程を説明する断面図の一部。
トランジスタの製造工程を説明する断面図の一部。
【図２】本発明の一実施形態に係る多結晶シリコン薄膜
トランジスタの製造工程を説明する断面図の一部。
トランジスタの製造工程を説明する断面図の一部。
【図３】本発明の一実施形態に係る多結晶シリコン薄膜
トランジスタの製造工程を説明する断面図の一部。
トランジスタの製造工程を説明する断面図の一部。
【図４】本発明の一実施形態に係る多結晶シリコン薄膜
トランジスタの製造工程を説明する断面図の一部。
トランジスタの製造工程を説明する断面図の一部。
【図５】図４（ｂ）に示す多結晶シリコン薄膜トランジ
スタの平面図。
スタの平面図。
【図６】図５におけるＣ−Ｃ線断面図。
【図７】従来における多結晶シリコン薄膜トランジスタ
の製造工程を説明する断面図の一部。
の製造工程を説明する断面図の一部。
【図８】従来における多結晶シリコン薄膜トランジスタ
の製造工程を説明する断面図の一部。
の製造工程を説明する断面図の一部。
【図９】従来における多結晶シリコン薄膜トランジスタ
の製造工程を説明する断面図の一部。
の製造工程を説明する断面図の一部。
【図１０】図９（ｂ）に示す多結晶シリコン薄膜トラン
ジスタの平面図。
ジスタの平面図。
【図１１】図１０におけるＡ−Ａ線断面図。
２１ ガラス基板 ２２ 酸化シリコン薄膜 ２３ 非晶質シリコン薄膜 ２４ レジストパターン ２５ 凹部 ２６ 非晶質シリコン薄膜 ２７ 多結晶シリコン薄膜 ２８ ネガレジスト ２９ ネガレジストパターン ３０ 半導体活性層 ３１ ゲート絶縁層 ３２ ゲート電極 ３３ ソース領域 ３４ ドレイン領域
Claims (6)
- 【請求項１】透明基板上に凹部を形成する工程と、 半導体活性層形成用薄膜を前記凹部に対して自己整合的
にパターニングして前記凹部に半導体活性層を形成する
工程と、 前記半導体活性層上にゲート絶縁層を形成する工程と、 前記ゲート絶縁層上にゲート電極を形成する工程と、 を備えることを特徴とする多結晶シリコン薄膜トランジ
スタの製造方法。 - 【請求項２】透明基板上に不透明膜を形成する工程と、 前記不透明膜を所定のパターンにパターニングする工程
と、 前記透明基板に、前記不透明膜と同一パターンの凹部を
形成する工程と、 前記不透明膜上を覆って前記透明基板上に、多結晶シリ
コン薄膜を形成する工程と、 前記多結晶シリコン薄膜上に、ネガレジストを形成する
工程と、 前記透明基板裏面から露光をし、前記不透明膜をマスク
として用いることにより自己整合的に前記凹部に位置す
る前記ネガレジストのみを残存させて、レジストパター
ンを形成する工程と、 前記レジストパターンをマスクとして用いることによ
り、露出している前記多結晶シリコン薄膜と前記不透明
膜とをエッチングにより除去して、前記凹部にのみ前記
多結晶シリコン薄膜を残存させて半導体活性層とする工
程と、 を備えたことを特徴とする多結晶シリコン薄膜トランジ
スタの製造方法。 - 【請求項３】透明基板上に不透明膜を形成する工程と、 前記不透明膜を所定のパターンにパターニングする工程
と、 前記透明基板に、前記不透明膜と同一パターンの凹部を
形成する工程と、 前記不透明膜を覆って前記透明基板上に、非晶質シリコ
ン薄膜を形成する工程と、 前記非晶質シリコン薄膜上に、ネガレジストを形成する
工程と、 前記透明基板裏面から露光をし、前記不透明膜をマスク
として用いることにより自己整合的に前記凹部に位置す
る前記ネガレジストのみを残存させて、レジストパター
ンを形成する工程と、 前記レジストパターンをマスクとして用いることによ
り、露出している前記非晶質シリコン薄膜と前記不透明
膜とをエッチングにより除去して、前記凹部にのみ前記
非晶質シリコン薄膜を残存させる工程と、 前記凹部に残存した前記非晶質シリコン薄膜を多結晶化
して、多結晶シリコンからなる半導体活性層を形成する
工程と、 を備えたことを特徴とする多結晶シリコン薄膜トランジ
スタの製造方法。 - 【請求項４】前記凹部の深さと前記半導体活性層の厚さ
との差が、前記半導体活性層の厚さよりも小さくなるよ
うにする、ことを特徴とする請求項２又は請求項３に記
載の多結晶シリコン薄膜トランジスタの製造方法。 - 【請求項５】前記不透明膜は不透明膜用非晶質シリコン
より形成することを特徴とする請求項２又は請求項３に
記載の多結晶シリコン薄膜トランジスタの製造方法。 - 【請求項６】前記多結晶シリコン薄膜は、前記非晶質シ
リコン薄膜にエネルギービームを照射することにより多
結晶化されて形成される、ことを特徴とする請求項２又
は請求項３に記載の多結晶シリコン薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22458598A JP2000058843A (ja) | 1998-08-07 | 1998-08-07 | 多結晶シリコン薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22458598A JP2000058843A (ja) | 1998-08-07 | 1998-08-07 | 多結晶シリコン薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058843A true JP2000058843A (ja) | 2000-02-25 |
Family
ID=16816048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22458598A Withdrawn JP2000058843A (ja) | 1998-08-07 | 1998-08-07 | 多結晶シリコン薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000058843A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7474002B2 (en) | 2001-10-30 | 2009-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having dielectric film having aperture portion |
| KR20140076913A (ko) * | 2012-12-13 | 2014-06-23 | 엘지디스플레이 주식회사 | 어레이 기판 |
-
1998
- 1998-08-07 JP JP22458598A patent/JP2000058843A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7474002B2 (en) | 2001-10-30 | 2009-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having dielectric film having aperture portion |
| JP2009021621A (ja) * | 2001-10-30 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR20140076913A (ko) * | 2012-12-13 | 2014-06-23 | 엘지디스플레이 주식회사 | 어레이 기판 |
| KR101957144B1 (ko) | 2012-12-13 | 2019-03-12 | 엘지디스플레이 주식회사 | 어레이 기판 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5020428B2 (ja) | トップゲート形ポリシリコン薄膜トランジスター製造方法 | |
| KR0156178B1 (ko) | 액정표시 소자의 제조방법 | |
| JP2003517203A (ja) | トランジスタの製造方法 | |
| KR100697262B1 (ko) | 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법 | |
| KR100697263B1 (ko) | 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법 | |
| US20050139836A1 (en) | Method for fabricating liquid crystal display device using two masks | |
| JP4234363B2 (ja) | 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置 | |
| KR100552296B1 (ko) | 다결정규소박막트랜지스터기판의제조방법 | |
| JP3346284B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2000058843A (ja) | 多結晶シリコン薄膜トランジスタの製造方法 | |
| JP3210196B2 (ja) | 薄膜トランジスタとその製造方法 | |
| KR101588448B1 (ko) | 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법 | |
| JP2000036602A (ja) | 薄膜トランジスタ及びその製造方法と表示装置 | |
| JP3345756B2 (ja) | 半導体装置の製造方法 | |
| JP2001274413A (ja) | 薄膜トランジスタの製造方法 | |
| JPH07153971A (ja) | 半導体装置およびその作製方法 | |
| KR100687331B1 (ko) | 박막 트랜지스터 제조 방법 | |
| KR100758156B1 (ko) | 다결정 실리콘 박막 트랜지스터의 제조 방법 및 그 방법으로 제조된 액정표시장치용 어레이 기판 | |
| JPH09326495A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR0172880B1 (ko) | 액정표시장치의 제조방법 | |
| JPH07273342A (ja) | 薄膜トランジスタの製造方法 | |
| JP2000332258A (ja) | 薄膜トランジスタの製造方法 | |
| JP2001189461A (ja) | 薄膜トランジスタ及びそれを用いた液晶表示装置 | |
| KR100923054B1 (ko) | 디스플레이 픽셀 및 이의 제조 방법 | |
| JPH11218784A (ja) | 液晶表示装置及び液晶表示装置用アクティブマトリクス基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |