JPH05313187A - 薄膜トランジスタマトリックスの製造方法 - Google Patents
薄膜トランジスタマトリックスの製造方法Info
- Publication number
- JPH05313187A JPH05313187A JP11387192A JP11387192A JPH05313187A JP H05313187 A JPH05313187 A JP H05313187A JP 11387192 A JP11387192 A JP 11387192A JP 11387192 A JP11387192 A JP 11387192A JP H05313187 A JPH05313187 A JP H05313187A
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- Japan
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- gate
- thin film
- film
- film transistor
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Abstract
(57)【要約】
【目的】 薄膜トランジスタマトリックスの製造方法に
関し，製造途中の静電気蓄積により特性が不安定になっ
た薄膜トランジスタの特性を回復して安定化する方法の
提供を目的とする。 【構成】 絶縁基板１上にマトリックス状に配列された
ゲートバスライン2a〜2n及びドレインバスライン7a〜7n
と, ゲートバスライン2a〜2n及びドレインバスライン7a
〜7nの各交点近傍に配列された絶縁ゲート薄膜トランジ
スタを形成した後，すべてのゲートバスライン2a〜2n及
びドレインバスライン7a〜7nを短絡させた状態で，加熱
と全面への光照射を同時に行うように構成する。また，
前記薄膜トランジスタの半導体活性層４は非晶質シリコ
ン膜であり，ゲート絶縁膜３は少なくとも非晶質シリコ
ン膜に接する部分が窒化シリコン膜であるように構成す
る。また，前記加熱は 150℃以上, 230℃以下で行うよ
うに構成する。
関し，製造途中の静電気蓄積により特性が不安定になっ
た薄膜トランジスタの特性を回復して安定化する方法の
提供を目的とする。 【構成】 絶縁基板１上にマトリックス状に配列された
ゲートバスライン2a〜2n及びドレインバスライン7a〜7n
と, ゲートバスライン2a〜2n及びドレインバスライン7a
〜7nの各交点近傍に配列された絶縁ゲート薄膜トランジ
スタを形成した後，すべてのゲートバスライン2a〜2n及
びドレインバスライン7a〜7nを短絡させた状態で，加熱
と全面への光照射を同時に行うように構成する。また，
前記薄膜トランジスタの半導体活性層４は非晶質シリコ
ン膜であり，ゲート絶縁膜３は少なくとも非晶質シリコ
ン膜に接する部分が窒化シリコン膜であるように構成す
る。また，前記加熱は 150℃以上, 230℃以下で行うよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタマトリ
ックスの製造方法に関する。近年，ラップトップパーソ
ナルコンピュータや壁掛けテレビに使用する薄膜トラン
ジスタ（ＴＦＴ）マトリックス型カラー液晶パネルの開
発が進められている。ＴＦＴマトリックス型カラー液晶
パネルはその表示品質がＣＲＴと代替できる性能を確保
できることが認知されつつあるが，ＴＦＴマトリックス
の断線や短絡，さらにＴＦＴの特性分布の拡がり等が製
造歩留りを下げ，産業上の大きな問題となっている。
ックスの製造方法に関する。近年，ラップトップパーソ
ナルコンピュータや壁掛けテレビに使用する薄膜トラン
ジスタ（ＴＦＴ）マトリックス型カラー液晶パネルの開
発が進められている。ＴＦＴマトリックス型カラー液晶
パネルはその表示品質がＣＲＴと代替できる性能を確保
できることが認知されつつあるが，ＴＦＴマトリックス
の断線や短絡，さらにＴＦＴの特性分布の拡がり等が製
造歩留りを下げ，産業上の大きな問題となっている。
【０００２】製造工程中発生する静電気は短絡やＴＦＴ
の特性分布等に大きな影響を及ぼし，特にＴＦＴが素子
形態をなした後の後工程で静電気の影響をなくすような
工程選択が必要である。
の特性分布等に大きな影響を及ぼし，特にＴＦＴが素子
形態をなした後の後工程で静電気の影響をなくすような
工程選択が必要である。
【０００３】
【従来の技術】図２はＴＦＴマトリックスの上面略図で
あり，１はガラス基板，2a〜2nはゲートバスライン, 7a
〜7nはドレインバスラインを表す。ゲートバスライン2a
〜2nとドレインバスライン7a〜7nの各交点近傍にはＴＦ
Ｔが形成されている。
あり，１はガラス基板，2a〜2nはゲートバスライン, 7a
〜7nはドレインバスラインを表す。ゲートバスライン2a
〜2nとドレインバスライン7a〜7nの各交点近傍にはＴＦ
Ｔが形成されている。
【０００４】図３はＴＦＴの断面図で，下ゲートスタガ
ー型ＴＦＴの例を示し，１はガラス基板，２はゲート電
極，３はゲート絶縁膜，４は半導体活性層，５はチャネ
ル保護層，6aはソース電極, 6bはドレイン電極，７はド
レインバスライン，８は画素電極を表す。
ー型ＴＦＴの例を示し，１はガラス基板，２はゲート電
極，３はゲート絶縁膜，４は半導体活性層，５はチャネ
ル保護層，6aはソース電極, 6bはドレイン電極，７はド
レインバスライン，８は画素電極を表す。
【０００５】ＴＦＴマトリックスを形成する前工程で発
生した静電気はＴＦＴの特性に影響し，ゲート絶縁膜の
絶縁破壊までには到らなくても，ＴＦＴのしきい値シフ
トが生じ，ＴＦＴの特性分布が広がるといった現象が見
られる。
生した静電気はＴＦＴの特性に影響し，ゲート絶縁膜の
絶縁破壊までには到らなくても，ＴＦＴのしきい値シフ
トが生じ，ＴＦＴの特性分布が広がるといった現象が見
られる。
【０００６】従来，ＴＦＴマトリックスの形成後，半導
体活性層４にダメージを与えない温度でアニールし，ゲ
ート絶縁膜中の電荷を開放して特性を回復することが行
われる。例えば，半導体活性層４が非晶質シリコン膜の
時， 230℃以下の温度でアニールする。しかし，この処
置は必ずしも万全ではなく，特性が回復しない場合もあ
る。
体活性層４にダメージを与えない温度でアニールし，ゲ
ート絶縁膜中の電荷を開放して特性を回復することが行
われる。例えば，半導体活性層４が非晶質シリコン膜の
時， 230℃以下の温度でアニールする。しかし，この処
置は必ずしも万全ではなく，特性が回復しない場合もあ
る。
【０００７】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，ＴＦＴマトリックスを形成する工程で発生した静
電気の影響により劣化したＴＦＴの特性を回復する信頼
性のよい方法を提供するものである。
鑑み，ＴＦＴマトリックスを形成する工程で発生した静
電気の影響により劣化したＴＦＴの特性を回復する信頼
性のよい方法を提供するものである。
【０００８】
【課題を解決するための手段】図１(a), (b)は実施例を
説明する上面略図と断面図である。上記課題は，絶縁基
板１上にマトリックス状に配列されたゲートバスライン
2a〜2n及びドレインバスライン7a〜7nと, 該ゲートバス
ライン2a〜2n及び該ドレインバスライン7a〜7nの各交点
近傍に配列された絶縁ゲート薄膜トランジスタを形成し
た後，すべてのゲートバスライン2a〜2n及びドレインバ
スライン7a〜7nを短絡させた状態で，加熱と全面への光
照射を同時に行う薄膜トランジスタマトリックスの製造
方法によって解決される。
説明する上面略図と断面図である。上記課題は，絶縁基
板１上にマトリックス状に配列されたゲートバスライン
2a〜2n及びドレインバスライン7a〜7nと, 該ゲートバス
ライン2a〜2n及び該ドレインバスライン7a〜7nの各交点
近傍に配列された絶縁ゲート薄膜トランジスタを形成し
た後，すべてのゲートバスライン2a〜2n及びドレインバ
スライン7a〜7nを短絡させた状態で，加熱と全面への光
照射を同時に行う薄膜トランジスタマトリックスの製造
方法によって解決される。
【０００９】また，前記薄膜トランジスタの半導体活性
層４は非晶質シリコン膜であり，ゲート絶縁膜３は少な
くとも該非晶質シリコン膜に接する部分が窒化シリコン
膜である前記の薄膜トランジスタマトリックスの製造方
法によって解決される。
層４は非晶質シリコン膜であり，ゲート絶縁膜３は少な
くとも該非晶質シリコン膜に接する部分が窒化シリコン
膜である前記の薄膜トランジスタマトリックスの製造方
法によって解決される。
【００１０】また，前記加熱は 150℃以上, 230℃以下
で行う前記の薄膜トランジスタマトリックスの製造方法
によって解決される。
で行う前記の薄膜トランジスタマトリックスの製造方法
によって解決される。
【００１１】
【作用】本発明では，すべてのゲートバスライン2a〜2n
及びドレインバスライン7a〜7nを短絡させた状態で，加
熱と全面への光照射を同時に行っている。このようにす
ればＴＦＴマトリックスを形成する工程で発生した静電
気の影響によるＴＦＴの特性の劣化（例えばしきい値シ
フト）を信頼性よく回復できることを本発明者達は実験
で見出した。
及びドレインバスライン7a〜7nを短絡させた状態で，加
熱と全面への光照射を同時に行っている。このようにす
ればＴＦＴマトリックスを形成する工程で発生した静電
気の影響によるＴＦＴの特性の劣化（例えばしきい値シ
フト）を信頼性よく回復できることを本発明者達は実験
で見出した。
【００１２】加熱と光照射を同時に行う作用は次のよう
に推定される。しきい値シフトはゲート絶縁膜３を挟む
上下電極（ゲートバスライン2a〜2nとドレインバスライ
ン7a〜7n）間に静電気等による電気的ストレスがかか
り，ゲート絶縁膜３中に電荷がトラップされて発生す
る。トラップの浅い場合は，アニールだけで回復する。
しかし，深いトラップの場合はアニールだけでは回復し
ないものがあり，さらに強い励起により電荷を開放して
やる必要がある。
に推定される。しきい値シフトはゲート絶縁膜３を挟む
上下電極（ゲートバスライン2a〜2nとドレインバスライ
ン7a〜7n）間に静電気等による電気的ストレスがかか
り，ゲート絶縁膜３中に電荷がトラップされて発生す
る。トラップの浅い場合は，アニールだけで回復する。
しかし，深いトラップの場合はアニールだけでは回復し
ないものがあり，さらに強い励起により電荷を開放して
やる必要がある。
【００１３】そこで，この励起に光と熱を併用し，かつ
熱平衡状態に戻り易いように上下電極を短絡させること
により，深いトラップの電荷を開放する。加熱と光照射
を同時に行うことによる特性の回復は，半導体活性層４
が非晶質シリコン膜，ゲート絶縁膜３が少なくとも非晶
質シリコン膜に接する部分が窒化シリコン膜であるＴＦ
Ｔマトリックスにおいて顕著にみられる。この時，加熱
温度が 150℃より低いと効果が小さく， 230℃より高い
と非晶質シリコン膜にダメージを与えるから望ましくな
い。
熱平衡状態に戻り易いように上下電極を短絡させること
により，深いトラップの電荷を開放する。加熱と光照射
を同時に行うことによる特性の回復は，半導体活性層４
が非晶質シリコン膜，ゲート絶縁膜３が少なくとも非晶
質シリコン膜に接する部分が窒化シリコン膜であるＴＦ
Ｔマトリックスにおいて顕著にみられる。この時，加熱
温度が 150℃より低いと効果が小さく， 230℃より高い
と非晶質シリコン膜にダメージを与えるから望ましくな
い。
【００１４】
【実施例】図１(a), (b)は実施例を説明する上面略図と
部分断面図である。図１(a) はゲートバスライン2a〜2n
とドレインバスライン7a〜7nがマトリックス状に配列さ
れた状態を示し，ゲートバスライン2a〜2nとドレインバ
スライン7a〜7nの各交点近傍にはＴＦＴ（図示せず）が
形成されている。図１(b) は各交点近傍に形成されたＴ
ＦＴの断面図である。以下，これらの図を参照しなが
ら，実施例について説明する。
部分断面図である。図１(a) はゲートバスライン2a〜2n
とドレインバスライン7a〜7nがマトリックス状に配列さ
れた状態を示し，ゲートバスライン2a〜2nとドレインバ
スライン7a〜7nの各交点近傍にはＴＦＴ（図示せず）が
形成されている。図１(b) は各交点近傍に形成されたＴ
ＦＴの断面図である。以下，これらの図を参照しなが
ら，実施例について説明する。
【００１５】ガラス基板１に導電膜として例えばＡｌ膜
を堆積し，それをパターニングしてゲートバスライン2a
〜2nを形成する。次いで，Ｔｉ膜を堆積し，それをパタ
ーニングしてゲートバスライン2a〜2nのＡｌを覆い，か
つそれらに接続するゲート電極２を形成する。
を堆積し，それをパターニングしてゲートバスライン2a
〜2nを形成する。次いで，Ｔｉ膜を堆積し，それをパタ
ーニングしてゲートバスライン2a〜2nのＡｌを覆い，か
つそれらに接続するゲート電極２を形成する。
【００１６】例えばプラズマＣＶＤ法により，全面にゲ
ート絶縁膜として例えば厚さ4000Åの窒化シリコン膜
３，動作半導体層として厚さ 150Åの非晶質シリコン膜
４，チャネル保護層として厚さ1200Åの窒化シリコン膜
を順次堆積し，ゲート電極２をマスクにして背面露光に
より非晶質シリコン膜４上の窒化シリコン膜をパターニ
ングし，チャネル保護層５を形成する。
ート絶縁膜として例えば厚さ4000Åの窒化シリコン膜
３，動作半導体層として厚さ 150Åの非晶質シリコン膜
４，チャネル保護層として厚さ1200Åの窒化シリコン膜
を順次堆積し，ゲート電極２をマスクにして背面露光に
より非晶質シリコン膜４上の窒化シリコン膜をパターニ
ングし，チャネル保護層５を形成する。
【００１７】非晶質シリコン膜の上にｎ+ 型非晶質シリ
コン膜とＴｉ膜の複合膜を形成した後，その複合膜と非
晶質シリコン膜をパターニングして，動作半導体層４と
その上に複合膜のソース電極6a及びドレイン電極6bを形
成する。
コン膜とＴｉ膜の複合膜を形成した後，その複合膜と非
晶質シリコン膜をパターニングして，動作半導体層４と
その上に複合膜のソース電極6a及びドレイン電極6bを形
成する。
【００１８】全面に例えばＡｌとＭｏの複合膜を堆積し
た後，それをパターニングしてドレイン電極6bに接続す
るドレインバスライン７(7a 〜7n) を形成する。次い
で，全面にＩＴＯ膜を堆積した後，それをパターニング
してソース電極6aに接続する画素電極８を形成する。
た後，それをパターニングしてドレイン電極6bに接続す
るドレインバスライン７(7a 〜7n) を形成する。次い
で，全面にＩＴＯ膜を堆積した後，それをパターニング
してソース電極6aに接続する画素電極８を形成する。
【００１９】このようにして，ゲートバスライン2a〜2n
とドレインバスライン7a〜7nの各交点近傍にＴＦＴを有
するＴＦＴマトリックスが完成する。次に，ゲートバス
ライン2a〜2nの周辺部を露出させ，すべてのゲートバス
ライン2a〜2n及びドレインバスライン7a〜7nを接続する
短絡線９を形成する。短絡線９は例えばマスクを用いて
Ａｌを蒸着することにより，ＴＦＴマトリックスの周辺
部に形成する。短絡線９によりゲート電極２とドレイン
電極７は短絡され，ゲート絶縁膜３を挟んで同電位とな
る。
とドレインバスライン7a〜7nの各交点近傍にＴＦＴを有
するＴＦＴマトリックスが完成する。次に，ゲートバス
ライン2a〜2nの周辺部を露出させ，すべてのゲートバス
ライン2a〜2n及びドレインバスライン7a〜7nを接続する
短絡線９を形成する。短絡線９は例えばマスクを用いて
Ａｌを蒸着することにより，ＴＦＴマトリックスの周辺
部に形成する。短絡線９によりゲート電極２とドレイン
電極７は短絡され，ゲート絶縁膜３を挟んで同電位とな
る。
【００２０】短絡線９の形成は，ゲートバスライン2a〜
2nの周辺部を露出させた後に短絡線９のパターンを含む
ドレインバスライン用複合膜を膜付けし，それをパター
ニングしてドレインバスライン7a〜7nの形成と同時に形
成するようにしてもよい。
2nの周辺部を露出させた後に短絡線９のパターンを含む
ドレインバスライン用複合膜を膜付けし，それをパター
ニングしてドレインバスライン7a〜7nの形成と同時に形
成するようにしてもよい。
【００２１】この状態で，ＴＦＴマトリックスを保護す
る保護膜として窒化シリコン膜10をプラズマＣＶＤ法に
より形成する。ガラス基板１を 180℃に加熱して，ＮＨ
3 ,ＳｉＨ4 , Ｎ2 の混合ガスのプラズマを発生させ，
３０分の処理により，ＴＦＴマトリックスを覆う厚さ30
00Åの窒化シリコン膜10を形成した。プラズマ発光の波
長は 414nmを含み, 輝度は約５ｍＷ／cm2 であった。
る保護膜として窒化シリコン膜10をプラズマＣＶＤ法に
より形成する。ガラス基板１を 180℃に加熱して，ＮＨ
3 ,ＳｉＨ4 , Ｎ2 の混合ガスのプラズマを発生させ，
３０分の処理により，ＴＦＴマトリックスを覆う厚さ30
00Åの窒化シリコン膜10を形成した。プラズマ発光の波
長は 414nmを含み, 輝度は約５ｍＷ／cm2 であった。
【００２２】この後，液晶封入その他のパネル化工程を
行う。パネル化工程の間，短絡線９は静電気対策として
そのままにしておいた。パネル化の後，ゲートバスライ
ン2a〜2nとドレインバスライン7a〜7nの周辺部を短絡線
９と共に除去し，周辺回路を接続する等のモジュール化
工程を行い，液晶パネルを完成した。
行う。パネル化工程の間，短絡線９は静電気対策として
そのままにしておいた。パネル化の後，ゲートバスライ
ン2a〜2nとドレインバスライン7a〜7nの周辺部を短絡線
９と共に除去し，周辺回路を接続する等のモジュール化
工程を行い，液晶パネルを完成した。
【００２３】最終検査によれば，この液晶パネルは，Ｔ
ＦＴマトリックス形成後アニールによる回復処理を行っ
た従来法の液晶パネルに比べて，しきい値シフトの回復
が顕著で，また，絶縁耐圧不良となるＴＦＴの数が少な
かった。
ＦＴマトリックス形成後アニールによる回復処理を行っ
た従来法の液晶パネルに比べて，しきい値シフトの回復
が顕著で，また，絶縁耐圧不良となるＴＦＴの数が少な
かった。
【００２４】なお，ＴＦＴマトリックスにおける各ＴＦ
Ｔの特性の回復は，上記の実施例ではＴＦＴマトリック
スを覆う保護膜の形成時になされているが，一般的には
基板を加熱し同時に表面に光照射を行うことにより達成
される。半導体活性層が非晶質シリコン膜の場合，加熱
温度が 150℃より低い場合は効果が小さく， 230℃より
高い場合は非晶質シリコン膜が変質するので望ましくな
い。
Ｔの特性の回復は，上記の実施例ではＴＦＴマトリック
スを覆う保護膜の形成時になされているが，一般的には
基板を加熱し同時に表面に光照射を行うことにより達成
される。半導体活性層が非晶質シリコン膜の場合，加熱
温度が 150℃より低い場合は効果が小さく， 230℃より
高い場合は非晶質シリコン膜が変質するので望ましくな
い。
【００２５】実施例は下ゲートスタガー型ＴＦＴマトリ
ックスについて説明したが，本発明の方法はそれに限ら
ず，上ゲートスタガー型ＴＦＴマトリックス，コプレー
ナ型ＴＦＴマトリックスなどの絶縁ゲート型ＴＦＴマト
リックスにすべて適用できるものである。
ックスについて説明したが，本発明の方法はそれに限ら
ず，上ゲートスタガー型ＴＦＴマトリックス，コプレー
ナ型ＴＦＴマトリックスなどの絶縁ゲート型ＴＦＴマト
リックスにすべて適用できるものである。
【００２６】
【発明の効果】以上説明したように，本発明によれば，
ＴＦＴ特性のしきい値シフトや絶縁耐圧劣化の問題が生
じないプロセスマージンの大きいＴＦＴマトリックスの
製造方法を提供することができる。
ＴＦＴ特性のしきい値シフトや絶縁耐圧劣化の問題が生
じないプロセスマージンの大きいＴＦＴマトリックスの
製造方法を提供することができる。
【００２７】半導体活性層が非晶質シリコン膜であるＴ
ＦＴに適用する時，大きな効果を奏する。
ＦＴに適用する時，大きな効果を奏する。
【図１】(a), (b)は実施例を説明する上面略図と部分断
面図である。
面図である。
【図２】ＴＦＴマトリックスの上面略図である。
【図３】ＴＦＴの断面図である。
１は絶縁基板であってガラス基板 ２はゲート電極 2a〜2nはゲートバスライン ３はゲート絶縁膜であって窒化シリコン膜 ４は半導体活性層であって非晶質シリコン膜 ５はチャネル保護層であって窒化シリコン膜 6aはソース電極 6bはドレイン電極 ７，7a〜7nはドレインバスライン ８は画素電極 ９は短絡線 10は保護膜であって窒化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (3)
- 【請求項１】 絶縁基板(1) 上にマトリックス状に配列
されたゲートバスライン(2a 〜2n) 及びドレインバスラ
イン(7a 〜7n) と, 該ゲートバスライン(2a〜2n) 及び
該ドレインバスライン(7a 〜7n) の各交点近傍に配列さ
れた絶縁ゲート薄膜トランジスタを形成した後，すべて
のゲートバスライン(2a 〜2n) 及びドレインバスライン
(7a 〜7n) を短絡させた状態で，加熱と全面への光照射
を同時に行うことを特徴とする薄膜トランジスタマトリ
ックスの製造方法。 - 【請求項２】 前記薄膜トランジスタの半導体活性層
(4) は非晶質シリコン膜であり，ゲート絶縁膜(3) は少
なくとも該非晶質シリコン膜に接する部分が窒化シリコ
ン膜であることを特徴とする請求項１記載の薄膜トラン
ジスタマトリックスの製造方法。 - 【請求項３】 前記加熱は 150℃以上, 230℃以下で行
うことを特徴とする請求項２記載の薄膜トランジスタマ
トリックスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11387192A JPH05313187A (ja) | 1992-05-07 | 1992-05-07 | 薄膜トランジスタマトリックスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11387192A JPH05313187A (ja) | 1992-05-07 | 1992-05-07 | 薄膜トランジスタマトリックスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05313187A true JPH05313187A (ja) | 1993-11-26 |
Family
ID=14623204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11387192A Withdrawn JPH05313187A (ja) | 1992-05-07 | 1992-05-07 | 薄膜トランジスタマトリックスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05313187A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005283689A (ja) * | 2004-03-29 | 2005-10-13 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| JP2011061184A (ja) * | 2009-09-14 | 2011-03-24 | Samsung Mobile Display Co Ltd | 有機発光表示装置及びその動作方法 |
| KR20140088966A (ko) * | 2012-12-31 | 2014-07-14 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조 방법 |
-
1992
- 1992-05-07 JP JP11387192A patent/JPH05313187A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005283689A (ja) * | 2004-03-29 | 2005-10-13 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| US7889285B2 (en) | 2004-03-29 | 2011-02-15 | Au Optronics Corporation | Liquid crystal display device and a manufacturing method of the same |
| US7898608B2 (en) | 2004-03-29 | 2011-03-01 | Au Optronics Corporation | Liquid crystal display device and a manufacturing method of the same |
| JP4646539B2 (ja) * | 2004-03-29 | 2011-03-09 | エーユー オプトロニクス コーポレイション | 液晶表示装置とその製造方法 |
| US7936408B2 (en) | 2004-03-29 | 2011-05-03 | Au Optronics Corporation | Liquid crystal display device and a manufacturing method of the same |
| JP2011061184A (ja) * | 2009-09-14 | 2011-03-24 | Samsung Mobile Display Co Ltd | 有機発光表示装置及びその動作方法 |
| US8531363B2 (en) | 2009-09-14 | 2013-09-10 | Samsung Display Co., Ltd. | Organic light emitting diode display device and method of driving the same |
| KR20140088966A (ko) * | 2012-12-31 | 2014-07-14 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조 방법 |
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Legal Events
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| A300 | Withdrawal of application because of no request for examination |
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