JPH09307111A - 半導体装置 - Google Patents
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- JPH09307111A JPH09307111A JP11619396A JP11619396A JPH09307111A JP H09307111 A JPH09307111 A JP H09307111A JP 11619396 A JP11619396 A JP 11619396A JP 11619396 A JP11619396 A JP 11619396A JP H09307111 A JPH09307111 A JP H09307111A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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Abstract
(57)【要約】
【課題】 基板裏面からの反射光を防止して光リーク電
流の低減を図ること。 【解決手段】 本発明は、絶縁性の基板２上に活性層３
が設けられ、その活性層３上にゲート電極Ｇ、ゲート電
極Ｇの両側にソース電極Ｓおよびドレイン電極Ｄが設け
られた半導体装置１であり、基板２上の少なくとも活性
層３との間に、セラミックス等の遮光膜４を形成したも
のである。
流の低減を図ること。 【解決手段】 本発明は、絶縁性の基板２上に活性層３
が設けられ、その活性層３上にゲート電極Ｇ、ゲート電
極Ｇの両側にソース電極Ｓおよびドレイン電極Ｄが設け
られた半導体装置１であり、基板２上の少なくとも活性
層３との間に、セラミックス等の遮光膜４を形成したも
のである。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁性の基板上に
ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
が形成された半導体装置に関する。
ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
が形成された半導体装置に関する。
【０００２】
【従来の技術】絶縁性の基板上に多結晶または非晶質シ
リコン膜を形成して活性層としたＴＦＴには、基板上に
ゲート電極を形成してその上に絶縁層を介して活性層を
形成した逆スタガー型と、基板上に絶縁層を介して活性
層を形成してその上にゲート電極を形成したスタガー型
とがある。
リコン膜を形成して活性層としたＴＦＴには、基板上に
ゲート電極を形成してその上に絶縁層を介して活性層を
形成した逆スタガー型と、基板上に絶縁層を介して活性
層を形成してその上にゲート電極を形成したスタガー型
とがある。
【０００３】このため、逆スタガー型のＴＦＴでは、基
板の裏面側からの反射光がゲート電極に当たり活性層ま
で進入しないため、リーク電流等の活性層内への悪影響
を防止することができる。
板の裏面側からの反射光がゲート電極に当たり活性層ま
で進入しないため、リーク電流等の活性層内への悪影響
を防止することができる。
【０００４】
【発明が解決しようとする課題】しかし、スタガー型の
ＴＦＴでは、基板の裏面側で反射した光が多結晶シリコ
ン膜から成る活性層内へ進入し、電子・正孔の対生成が
行われて拡散電流がリーク電流として観測されてしま
う。したがって、このＴＦＴを液晶表示装置の液晶駆動
用に適用した場合には、リーク電流によるコントラスト
低下につながって画質の劣化を招く原因となっている。
ＴＦＴでは、基板の裏面側で反射した光が多結晶シリコ
ン膜から成る活性層内へ進入し、電子・正孔の対生成が
行われて拡散電流がリーク電流として観測されてしま
う。したがって、このＴＦＴを液晶表示装置の液晶駆動
用に適用した場合には、リーク電流によるコントラスト
低下につながって画質の劣化を招く原因となっている。
【０００５】また、逆スタガー型のＴＦＴにおいても、
活性層にＬＤＤ領域が設けられている場合には、基板の
裏面側で反射した光がＬＤＤ領域に入射してリーク電流
を発生させている。
活性層にＬＤＤ領域が設けられている場合には、基板の
裏面側で反射した光がＬＤＤ領域に入射してリーク電流
を発生させている。
【０００６】そこで、多結晶シリコン膜から成る活性層
の厚さを薄くすることによりリーク電流の低減を図るこ
とも考えられるが、コンタクト抵抗の増大、ＯＮ電流の
減少を招くことになる。また、活性層と基板との間に多
結晶シリコン膜を形成して、そこで基板裏面側からの反
射光を吸収し、電子・正孔の対生成を行わせることが考
えられるが、モビリティが低いことによる再結合以外の
電荷によるチャージアップによってかえって活性層の基
板側部分にリーク電流が流れてしまうという不都合が生
じる。
の厚さを薄くすることによりリーク電流の低減を図るこ
とも考えられるが、コンタクト抵抗の増大、ＯＮ電流の
減少を招くことになる。また、活性層と基板との間に多
結晶シリコン膜を形成して、そこで基板裏面側からの反
射光を吸収し、電子・正孔の対生成を行わせることが考
えられるが、モビリティが低いことによる再結合以外の
電荷によるチャージアップによってかえって活性層の基
板側部分にリーク電流が流れてしまうという不都合が生
じる。
【０００７】
【課題を解決するための手段】本発明はこのような課題
を解決するために成された半導体装置である。すなわ
ち、本発明は、絶縁性の基板上に設けられた活性層と、
その活性層の上または下に設けられたゲート電極と、ゲ
ート電極の両側に設けられたソース電極およびドレイン
電極とを備えている半導体装置であり、基板上の少なく
とも活性層との間に遮光膜を形成したものである。
を解決するために成された半導体装置である。すなわ
ち、本発明は、絶縁性の基板上に設けられた活性層と、
その活性層の上または下に設けられたゲート電極と、ゲ
ート電極の両側に設けられたソース電極およびドレイン
電極とを備えている半導体装置であり、基板上の少なく
とも活性層との間に遮光膜を形成したものである。
【０００８】このように、基板上の少なくとも活性層と
の間に遮光膜を形成することで、基板の裏面側から活性
層へ反射する光があっても遮光膜によって遮られる状態
となり、活性層への反射光進入を防止できるようにな
る。
の間に遮光膜を形成することで、基板の裏面側から活性
層へ反射する光があっても遮光膜によって遮られる状態
となり、活性層への反射光進入を防止できるようにな
る。
【０００９】
【発明の実施の形態】以下に、本発明の半導体装置にお
ける実施の形態を図に基づいて説明する。図１は本発明
の半導体装置における実施形態を説明する概略断面図で
ある。なお、図１においては、本実施形態の半導体装置
１を液晶駆動用に適用した場合の例を示している。
ける実施の形態を図に基づいて説明する。図１は本発明
の半導体装置における実施形態を説明する概略断面図で
ある。なお、図１においては、本実施形態の半導体装置
１を液晶駆動用に適用した場合の例を示している。
【００１０】すなわち、この半導体装置１は、石英ガラ
ス等の絶縁性の基板２上に多結晶シリコンや非晶質シリ
コンから成る活性層３、その上に所定の絶縁層を介して
ゲート電極Ｇ、ゲート電極Ｇの両側にソース電極Ｓおよ
びドレイン電極Ｄが形成されたものであり、主として基
板２上の少なくとも活性層３との間に遮光膜４が設けら
れている点に特徴がある。
ス等の絶縁性の基板２上に多結晶シリコンや非晶質シリ
コンから成る活性層３、その上に所定の絶縁層を介して
ゲート電極Ｇ、ゲート電極Ｇの両側にソース電極Ｓおよ
びドレイン電極Ｄが形成されたものであり、主として基
板２上の少なくとも活性層３との間に遮光膜４が設けら
れている点に特徴がある。
【００１１】図１に示す例では、開口部Ｗ以外の基板２
上に遮光膜４が設けられている。この遮光膜４として
は、例えばセラミックス、窒化アルミニウム、炭化珪
素、不透明性結晶化ガラス等が適用される。
上に遮光膜４が設けられている。この遮光膜４として
は、例えばセラミックス、窒化アルミニウム、炭化珪
素、不透明性結晶化ガラス等が適用される。
【００１２】また、本実施形態では、これらの素材から
成る遮光膜４を設けた場合に、その遮光膜４に含まれる
アルカリ金属イオン等の不純物が活性層３へ侵入しない
よう窒化シリコン膜から成るアルカリ金属イオン汚染防
止膜５が遮光膜４上の少なくとも活性層３との間に設け
られている。
成る遮光膜４を設けた場合に、その遮光膜４に含まれる
アルカリ金属イオン等の不純物が活性層３へ侵入しない
よう窒化シリコン膜から成るアルカリ金属イオン汚染防
止膜５が遮光膜４上の少なくとも活性層３との間に設け
られている。
【００１３】このような半導体装置１を液晶駆動用に適
用する場合には、半導体装置１および開口部Ｗを平坦化
膜Ｈで覆い、開口部Ｗに対応した平坦化膜Ｈ上に透明電
極Ｉを形成してドレイン電極Ｄと導通させておく。
用する場合には、半導体装置１および開口部Ｗを平坦化
膜Ｈで覆い、開口部Ｗに対応した平坦化膜Ｈ上に透明電
極Ｉを形成してドレイン電極Ｄと導通させておく。
【００１４】液晶表示装置では、液晶（図示せず）に対
して透明電極Ｉから電圧を印加するか否かによりその分
子配列を変化させ光の透過・不透過によって画像を形成
している。このため、入射光が開口部Ｗを介して照射さ
れた場合、基板２を通過するものと裏面で反射するもの
とが生じ、この反射光が半導体装置１側へ向かう状態と
なる。
して透明電極Ｉから電圧を印加するか否かによりその分
子配列を変化させ光の透過・不透過によって画像を形成
している。このため、入射光が開口部Ｗを介して照射さ
れた場合、基板２を通過するものと裏面で反射するもの
とが生じ、この反射光が半導体装置１側へ向かう状態と
なる。
【００１５】本実施形態の半導体装置１では、基板２上
の少なくとも活性層３との間に遮光膜４が形成されてい
るため、この反射光の活性層３への進入を防止できるよ
うになる。また、遮光膜４としてセラミックスや窒化ア
ルミニウムを用い、開口部Ｗ以外の部分を覆うようにす
れば、セラミックスや窒化アルミニウムの熱伝導性を利
用して、半導体装置１で発生した熱をこの遮光膜４を介
して外部へ放出できるようになる。
の少なくとも活性層３との間に遮光膜４が形成されてい
るため、この反射光の活性層３への進入を防止できるよ
うになる。また、遮光膜４としてセラミックスや窒化ア
ルミニウムを用い、開口部Ｗ以外の部分を覆うようにす
れば、セラミックスや窒化アルミニウムの熱伝導性を利
用して、半導体装置１で発生した熱をこの遮光膜４を介
して外部へ放出できるようになる。
【００１６】また、遮光膜４として不透明性結晶化ガラ
スを用いた場合には、熱膨張係数が基板２の材質である
石英ガラスとほぼ等しいため、製造中に高温処理を行う
場合であって剥がれを起こすことなく製造できるという
メリットもある。
スを用いた場合には、熱膨張係数が基板２の材質である
石英ガラスとほぼ等しいため、製造中に高温処理を行う
場合であって剥がれを起こすことなく製造できるという
メリットもある。
【００１７】さらに、遮光膜４として半導電性セラミッ
クスを用いてもよい。この場合には、アース電位となっ
ている電極パッドＰと接続することで、絶縁性の基板２
等に帯電した静電気を容易に除去でき、半導体装置１を
静電気ダメージから保護することができるようになる。
クスを用いてもよい。この場合には、アース電位となっ
ている電極パッドＰと接続することで、絶縁性の基板２
等に帯電した静電気を容易に除去でき、半導体装置１を
静電気ダメージから保護することができるようになる。
【００１８】次に、本実施形態における半導体装置の製
造方法を説明する。図２〜図５は本実施形態の半導体装
置における製造方法を説明する概略断面図である。先
ず、図２（ａ）に示すように、例えば８インチ径、０．
８ｍｍ厚の石英ガラスから成る基板２の上面に、例えば
窒化アルミニウムから成る遮光膜４を開口部Ｗ以外の部
分に形成する。
造方法を説明する。図２〜図５は本実施形態の半導体装
置における製造方法を説明する概略断面図である。先
ず、図２（ａ）に示すように、例えば８インチ径、０．
８ｍｍ厚の石英ガラスから成る基板２の上面に、例えば
窒化アルミニウムから成る遮光膜４を開口部Ｗ以外の部
分に形成する。
【００１９】このように遮光膜４を形成するには、基板
２の上面全面に窒化アルミニウムをスパッターによて１
００ｎｍ厚程度形成した後、レジストＲ１を塗布してマ
スク露光、現像、ポストベークを行い、開口部Ｗの部分
のみ除去する。その後、レジストＲ１をマスクとして開
口部Ｗにある窒化アルミニウムをＣＣｌ4 やＣＦ6 等を
用いたドライエッチングによって除去する。これによっ
て開口部Ｗ以外の部分が窒化アルミニウムにて覆われた
遮光膜４が完成する。
２の上面全面に窒化アルミニウムをスパッターによて１
００ｎｍ厚程度形成した後、レジストＲ１を塗布してマ
スク露光、現像、ポストベークを行い、開口部Ｗの部分
のみ除去する。その後、レジストＲ１をマスクとして開
口部Ｗにある窒化アルミニウムをＣＣｌ4 やＣＦ6 等を
用いたドライエッチングによって除去する。これによっ
て開口部Ｗ以外の部分が窒化アルミニウムにて覆われた
遮光膜４が完成する。
【００２０】なお、図示しないが、この遮光膜４と基板
２との間の層間ストレスを緩和するため、酸化シリコン
膜等の層間応力緩衝層を介して遮光膜４を形成するよう
にしてもよい。
２との間の層間ストレスを緩和するため、酸化シリコン
膜等の層間応力緩衝層を介して遮光膜４を形成するよう
にしてもよい。
【００２１】遮光膜４が完成した後は、レジストＲ１を
Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝５：１から成る溶液によって剥
離洗浄する。次いで、図２（ｂ）に示すように、遮光膜
４の上面および開口部Ｗの上面に窒化シリコン膜から成
るアルカリ金属イオン汚染防止膜５をＣＶＤ（６２０
℃）によって２００ｎｍ厚形成する。窒化シリコン膜を
ＣＶＤによって形成するには、ＳｉＨ4 、ＨＮ3 、Ｎ2
を反応ガスとして使用する。
Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝５：１から成る溶液によって剥
離洗浄する。次いで、図２（ｂ）に示すように、遮光膜
４の上面および開口部Ｗの上面に窒化シリコン膜から成
るアルカリ金属イオン汚染防止膜５をＣＶＤ（６２０
℃）によって２００ｎｍ厚形成する。窒化シリコン膜を
ＣＶＤによって形成するには、ＳｉＨ4 、ＨＮ3 、Ｎ2
を反応ガスとして使用する。
【００２２】その後、アルカリ金属イオン汚染防止膜５
の上に多結晶シリコン膜６を形成する。多結晶シリコン
膜６は、ＳｉＨ4 を反応ガスとしてＣＶＤ（６００℃）
により８０ｎｍ厚形成する。
の上に多結晶シリコン膜６を形成する。多結晶シリコン
膜６は、ＳｉＨ4 を反応ガスとしてＣＶＤ（６００℃）
により８０ｎｍ厚形成する。
【００２３】次に、図３（ａ）に示すように、多結晶シ
リコン膜６の上からシリコンイオンを打ち込み（１．０
Ｅ１５ｃｍ-2、３０ｋｅＶ）、結晶粒の大径化を図った
後、窒素雰囲気中、６３０℃〜６５０℃、１２〜１５時
間程度のアニールを行う。
リコン膜６の上からシリコンイオンを打ち込み（１．０
Ｅ１５ｃｍ-2、３０ｋｅＶ）、結晶粒の大径化を図った
後、窒素雰囲気中、６３０℃〜６５０℃、１２〜１５時
間程度のアニールを行う。
【００２４】次いで、図３（ｂ）に示すように、１００
０℃での高温熱処理を酸素雰囲気中で６０分、窒素雰囲
気中で２０分行って５０ｎｍ厚程度の酸化シリコン膜７
を多結晶シリコン膜６の表面に形成する。また、この酸
化シリコン膜７の上に、ＳｉＨ4 、ＨＮ3 、Ｎ2 を反応
ガスとした４００℃のＣＶＤによって１００ｎｍ厚程度
の窒化シリコン膜８を形成しておく。
０℃での高温熱処理を酸素雰囲気中で６０分、窒素雰囲
気中で２０分行って５０ｎｍ厚程度の酸化シリコン膜７
を多結晶シリコン膜６の表面に形成する。また、この酸
化シリコン膜７の上に、ＳｉＨ4 、ＨＮ3 、Ｎ2 を反応
ガスとした４００℃のＣＶＤによって１００ｎｍ厚程度
の窒化シリコン膜８を形成しておく。
【００２５】次に、図３（ｃ）に示すように、酸化シリ
コン膜７および窒化シリコン膜８上の所定位置にレジス
トＲ２を形成し、これをマスクとして窒化シリコン膜８
をＣＦ4 によるドライエッチング、酸化シリコン膜７を
ＨＦ：Ｈ2 Ｏ＝１：５の溶液によるウェットエッチング
し、さらに、露出した多結晶シリコン膜６へ燐イオンの
打ち込みを行う（１．０Ｅ１３ｃｍ-2、３０ｋｅＶ）。
この燐イオンの打ち込み濃度は後に形成されるＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）の濃度で
ある。
コン膜７および窒化シリコン膜８上の所定位置にレジス
トＲ２を形成し、これをマスクとして窒化シリコン膜８
をＣＦ4 によるドライエッチング、酸化シリコン膜７を
ＨＦ：Ｈ2 Ｏ＝１：５の溶液によるウェットエッチング
し、さらに、露出した多結晶シリコン膜６へ燐イオンの
打ち込みを行う（１．０Ｅ１３ｃｍ-2、３０ｋｅＶ）。
この燐イオンの打ち込み濃度は後に形成されるＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）の濃度で
ある。
【００２６】次いで、図４（ａ）に示すように、レジス
トＲ２を覆う状態でレジストＲ３を形成し、これをマス
クとして多結晶シリコン膜６に高濃度の燐イオンを打ち
込む（１．０Ｅ１５ｃｍ-2、５０ｋｅＶ）。これによ
り、レジストＲ３の外側の多結晶シリコン膜６が燐イオ
ンの高濃度領域（後のソース領域ＳＳ、ドレイン領域Ｄ
Ｓ）、レジストＲ２の外側でレジストＲ３の内側の多結
晶シリコン膜６が燐イオンの低濃度領域すなわちＬＤＤ
領域６ａとなる。
トＲ２を覆う状態でレジストＲ３を形成し、これをマス
クとして多結晶シリコン膜６に高濃度の燐イオンを打ち
込む（１．０Ｅ１５ｃｍ-2、５０ｋｅＶ）。これによ
り、レジストＲ３の外側の多結晶シリコン膜６が燐イオ
ンの高濃度領域（後のソース領域ＳＳ、ドレイン領域Ｄ
Ｓ）、レジストＲ２の外側でレジストＲ３の内側の多結
晶シリコン膜６が燐イオンの低濃度領域すなわちＬＤＤ
領域６ａとなる。
【００２７】その後、図４（ｂ）に示すように、レジス
トＲ３を覆う状態でレジストＲ４を形成し、これをマス
クとして多結晶シリコン膜６に対するＣＦ4 によるドラ
イエッチングを施し、ソース領域ＳＳおよびドレイン領
域ＤＳを形成する。
トＲ３を覆う状態でレジストＲ４を形成し、これをマス
クとして多結晶シリコン膜６に対するＣＦ4 によるドラ
イエッチングを施し、ソース領域ＳＳおよびドレイン領
域ＤＳを形成する。
【００２８】そして、レジストＲ２、Ｒ３、Ｒ４をＨ2
ＳＯ4 ：Ｈ2 Ｏ2 ＝５：１による溶液で剥離洗浄した
後、窒素雰囲気中、１０００℃、１０分の熱処理によっ
て多結晶シリコン膜６の活性化を図り、活性層３を形成
する。
ＳＯ4 ：Ｈ2 Ｏ2 ＝５：１による溶液で剥離洗浄した
後、窒素雰囲気中、１０００℃、１０分の熱処理によっ
て多結晶シリコン膜６の活性化を図り、活性層３を形成
する。
【００２９】また、活性層３を形成した後は、図４
（ｃ）に示すＰＳＧ（Phospho-SilicateGlassの略で、
燐を含んだ酸化シリコン膜のこと）９をＳｉＨ4 ＋ＰＨ
3 ：Ｏ2＝１：１５の反応ガスを用いたＣＶＤにより５
００ｎｍ厚、また窒化シリコン膜から成る保護膜１０を
ＳｉＨ4 、ＮＨ3 、Ｎ2 を反応ガスとしたＣＶＤにより
２００ｎｍ厚形成し、水素化アニール処理（４００℃、
３時間、フォーミングガス中）を施しておく。
（ｃ）に示すＰＳＧ（Phospho-SilicateGlassの略で、
燐を含んだ酸化シリコン膜のこと）９をＳｉＨ4 ＋ＰＨ
3 ：Ｏ2＝１：１５の反応ガスを用いたＣＶＤにより５
００ｎｍ厚、また窒化シリコン膜から成る保護膜１０を
ＳｉＨ4 、ＮＨ3 、Ｎ2 を反応ガスとしたＣＶＤにより
２００ｎｍ厚形成し、水素化アニール処理（４００℃、
３時間、フォーミングガス中）を施しておく。
【００３０】その後、ゲート電極Ｇ、ソース電極Ｓ、ド
レイン電極Ｄを形成する部分に窓開けを行う。この窓開
けとしては、保護膜１０上にポジレジストを塗布し、マ
スク露光、現像、ポストベークを施すことで、ゲート電
極Ｇ、ソース電極Ｓ、ドレイン電極Ｄに各々対応するポ
ジレジストの孔開けを行い、これをマスクとして保護膜
１０をＣＦ4 によるドライエッチング、ＰＳＧ９をＨ
Ｆ：Ｈ2 Ｏ＝１：５によるウェットエッチングする。ポ
ジレジストはＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝５：１による溶液
で剥離洗浄しておく。
レイン電極Ｄを形成する部分に窓開けを行う。この窓開
けとしては、保護膜１０上にポジレジストを塗布し、マ
スク露光、現像、ポストベークを施すことで、ゲート電
極Ｇ、ソース電極Ｓ、ドレイン電極Ｄに各々対応するポ
ジレジストの孔開けを行い、これをマスクとして保護膜
１０をＣＦ4 によるドライエッチング、ＰＳＧ９をＨ
Ｆ：Ｈ2 Ｏ＝１：５によるウェットエッチングする。ポ
ジレジストはＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝５：１による溶液
で剥離洗浄しておく。
【００３１】次いで、図５（ａ）に示すように、先の工
程で窓開けした部分にアルミニウム（１％Ｓｉ入り）の
ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄをスパッ
ターによって１０００ｎｍ厚形成する。また、電極パッ
ドＰも形成しておく。なお、アルミニウムから成る各電
極形成した後は、アルミニウムのシンタリング（３５０
℃、１時間）を施しておく。これにより、ＴＦＴから成
る半導体素子１１が完成する。
程で窓開けした部分にアルミニウム（１％Ｓｉ入り）の
ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄをスパッ
ターによって１０００ｎｍ厚形成する。また、電極パッ
ドＰも形成しておく。なお、アルミニウムから成る各電
極形成した後は、アルミニウムのシンタリング（３５０
℃、１時間）を施しておく。これにより、ＴＦＴから成
る半導体素子１１が完成する。
【００３２】ゲート電極Ｇ、ソース電極Ｓ、ドレイン電
極Ｄおよび電極パッドＰを形成した後は、図５（ｂ）に
示すように平坦化膜Ｈを形成する。平坦化膜Ｈとして
は、感光性アクリル系透明樹脂コーティングを２μｍ厚
施した後、マスク露光、現像、ポストベーク（２００
℃、３時間、窒素雰囲気中）を施して、ドレイン電極Ｄ
および電極パッドＰの部分の窓開けを行っておく。
極Ｄおよび電極パッドＰを形成した後は、図５（ｂ）に
示すように平坦化膜Ｈを形成する。平坦化膜Ｈとして
は、感光性アクリル系透明樹脂コーティングを２μｍ厚
施した後、マスク露光、現像、ポストベーク（２００
℃、３時間、窒素雰囲気中）を施して、ドレイン電極Ｄ
および電極パッドＰの部分の窓開けを行っておく。
【００３３】そして、図５（ｃ）に示すように、開口部
Ｗに対応した平坦化膜Ｈ上に透明電極Ｉを形成し、ドレ
イン電極Ｄと接続する。透明電極Ｉとしては、ＩＴＯ
（Indium Tin Oxide）をスパッターによって１２０〜１
５０ｎｍ厚で形成した後、ポジレジストコート、マスク
露光、現像、ポストベークによって透明電極Ｉを残す部
分以外のレジスト除去を行い、ＩＴＯのウェットまたは
ドライエッチングによって不要な部分を除去することで
形成する。
Ｗに対応した平坦化膜Ｈ上に透明電極Ｉを形成し、ドレ
イン電極Ｄと接続する。透明電極Ｉとしては、ＩＴＯ
（Indium Tin Oxide）をスパッターによって１２０〜１
５０ｎｍ厚で形成した後、ポジレジストコート、マスク
露光、現像、ポストベークによって透明電極Ｉを残す部
分以外のレジスト除去を行い、ＩＴＯのウェットまたは
ドライエッチングによって不要な部分を除去することで
形成する。
【００３４】これにより、基板２上の開口部Ｗを除く部
分に遮光膜４が形成され、その上に半導体素子１１が形
成された半導体装置が完成する。
分に遮光膜４が形成され、その上に半導体素子１１が形
成された半導体装置が完成する。
【００３５】図６はこの半導体装置を液晶表示装置に適
用した例を示す概略断面図である。液晶表示装置１００
は、図５（ｃ）に示す工程で製造した透明電極Ｉと、カ
ラーフィルタ基板ＣＦに形成した透明電極Ｉ’とを対向
させ、その間に液晶Ｃを注入している。また、カラーフ
ィルタ基板ＣＦには所定のブラックマスクＢＭが形成さ
れている。
用した例を示す概略断面図である。液晶表示装置１００
は、図５（ｃ）に示す工程で製造した透明電極Ｉと、カ
ラーフィルタ基板ＣＦに形成した透明電極Ｉ’とを対向
させ、その間に液晶Ｃを注入している。また、カラーフ
ィルタ基板ＣＦには所定のブラックマスクＢＭが形成さ
れている。
【００３６】液晶Ｃは、半導体素子１１を形成した基板
２とカラーフィルタ基板ＣＦとをシール剤１２およびコ
モン剤１３を介して重ね合わせた後に注入される。本実
施形態の半導体装置をこのような液晶表示装置１００に
適用した場合、入射光が液晶Ｃおよび開口部Ｗを介して
基板２へ進み、その裏面による反射光が半導体素子１１
の方向へ進んでも、半導体素子１１と基板２との間に形
成された遮光膜４によって遮られる状態となり、活性層
３への悪影響を防止できるようになる。
２とカラーフィルタ基板ＣＦとをシール剤１２およびコ
モン剤１３を介して重ね合わせた後に注入される。本実
施形態の半導体装置をこのような液晶表示装置１００に
適用した場合、入射光が液晶Ｃおよび開口部Ｗを介して
基板２へ進み、その裏面による反射光が半導体素子１１
の方向へ進んでも、半導体素子１１と基板２との間に形
成された遮光膜４によって遮られる状態となり、活性層
３への悪影響を防止できるようになる。
【００３７】また、遮光膜４として先に説明した窒化ア
ルミニウムや、セラミックスを用いることで、その高熱
伝導性を利用して半導体素子１１で発生した熱を外部へ
容易に放出できるようになる。すなわち、半導体素子１
１で発生した熱は、遮光膜４を介して基板２に沿って外
部へ放出されることになる。
ルミニウムや、セラミックスを用いることで、その高熱
伝導性を利用して半導体素子１１で発生した熱を外部へ
容易に放出できるようになる。すなわち、半導体素子１
１で発生した熱は、遮光膜４を介して基板２に沿って外
部へ放出されることになる。
【００３８】さらに、遮光膜４として半導電性セラミッ
クスを用い、この遮光膜４と電極パッドＰと接続してア
ース電位とすることで、絶縁性の基板２等に帯電した静
電気を容易に除去でき、半導体素子１１を静電気ダメー
ジから保護することができるようになる。
クスを用い、この遮光膜４と電極パッドＰと接続してア
ース電位とすることで、絶縁性の基板２等に帯電した静
電気を容易に除去でき、半導体素子１１を静電気ダメー
ジから保護することができるようになる。
【００３９】また、遮光膜４として不透明性結晶化ガラ
スを用いてもよい。この場合には、熱膨張係数が基板２
の材質である石英ガラスとほぼ等しいため、製造中に高
温処理を行う場合であって剥がれを起こすことなく信頼
性の高い半導体装置を製造できるようになる。
スを用いてもよい。この場合には、熱膨張係数が基板２
の材質である石英ガラスとほぼ等しいため、製造中に高
温処理を行う場合であって剥がれを起こすことなく信頼
性の高い半導体装置を製造できるようになる。
【００４０】なお、本実施形態では、図２〜図５に示す
ような工程で半導体装置を製造する例を説明したが、こ
れ以外の製造方法であっても同様である。また、本実施
形態では開口部Ｗ以外の基板２上に遮光膜４で形成する
例を示したが、本発明では少なくとも活性層３に対応し
た部分に遮光膜４を形成すればよい。さらに、本実施形
態では主としてスタガー型のＴＦＴを例としてが、逆ス
タガー型のＴＦＴであっても同様である。
ような工程で半導体装置を製造する例を説明したが、こ
れ以外の製造方法であっても同様である。また、本実施
形態では開口部Ｗ以外の基板２上に遮光膜４で形成する
例を示したが、本発明では少なくとも活性層３に対応し
た部分に遮光膜４を形成すればよい。さらに、本実施形
態では主としてスタガー型のＴＦＴを例としてが、逆ス
タガー型のＴＦＴであっても同様である。
【００４１】
【発明の効果】以上説明したように、本発明の半導体装
置によれば次のような効果がある。すなわち、基板上の
少なくとも活性層との間に遮光膜が設けられていること
から、基板裏面からの反射光による光リーク電流が発生
せず、液晶表示装置におけるコントラスト低下を抑制で
き、画質を向上させることが可能となる。
置によれば次のような効果がある。すなわち、基板上の
少なくとも活性層との間に遮光膜が設けられていること
から、基板裏面からの反射光による光リーク電流が発生
せず、液晶表示装置におけるコントラスト低下を抑制で
き、画質を向上させることが可能となる。
【００４２】また、また、遮光膜の熱伝導性を利用して
半導体装置からの発熱を効率良く外部へ放出でき、冷却
効果を高めることが可能となる。さらに、遮光膜として
半導電性セラミックスを用いることで、絶縁性の基板で
発生する静電気を逃がすことができ、半導体装置を静電
気ダメージから保護することが可能となる。また、遮光
膜として不透明性結晶化ガラスを用いることで、基板材
料との熱膨張係数差を少なくでき高温処理での応力発生
を低減できるようになり、動作信頼性および歩留り向上
を図ることが可能となる。
半導体装置からの発熱を効率良く外部へ放出でき、冷却
効果を高めることが可能となる。さらに、遮光膜として
半導電性セラミックスを用いることで、絶縁性の基板で
発生する静電気を逃がすことができ、半導体装置を静電
気ダメージから保護することが可能となる。また、遮光
膜として不透明性結晶化ガラスを用いることで、基板材
料との熱膨張係数差を少なくでき高温処理での応力発生
を低減できるようになり、動作信頼性および歩留り向上
を図ることが可能となる。
【００４３】さらに、遮光膜と活性層との間にアルカリ
金属イオン汚染防止膜を設けることで、遮光膜に含まれ
る金属イオン等の不純物が活性層へ侵入することを防止
でき、半導体装置の特性を向上できるようになる。
金属イオン汚染防止膜を設けることで、遮光膜に含まれ
る金属イオン等の不純物が活性層へ侵入することを防止
でき、半導体装置の特性を向上できるようになる。
【図１】本発明の半導体装置における実施形態を説明す
る概略断面図である。
る概略断面図である。
【図２】半導体装置の製造方法を説明する概略断面図
（その１）である。
（その１）である。
【図３】半導体装置の製造方法を説明する概略断面図
（その２）である。
（その２）である。
【図４】半導体装置の製造方法を説明する概略断面図
（その３）である。
（その３）である。
【図５】半導体装置の製造方法を説明する概略断面図
（その４）である。
（その４）である。
【図６】液晶表示装置への適用例を示す概略断面図であ
る。
る。
１ 半導体装置 ２ 基板 ３ 活性層 ４ 遮
光膜 ５ アルカリ金属イオン汚染防止膜 ６ 多結晶シリ
コン膜 ７ 酸化シリコン膜 ８ 窒化シリコン膜 １１
半導体素子 １００ 液晶表示装置
光膜 ５ アルカリ金属イオン汚染防止膜 ６ 多結晶シリ
コン膜 ７ 酸化シリコン膜 ８ 窒化シリコン膜 １１
半導体素子 １００ 液晶表示装置
Claims (7)
- 【請求項１】 絶縁性の基板上に設けられた活性層と、
該活性層の上または下に設けられたゲート電極と、該ゲ
ート電極の両側に設けられたソース電極およびドレイン
電極とを備えている半導体装置において、 前記基板上の少なくとも前記活性層との間には遮光膜が
設けられていることを特徴とする半導体装置。 - 【請求項２】 前記遮光膜はセラミックスから成ること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記遮光膜は半導電性セラミックスから
成ることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記遮光膜は不透明性結晶化ガラスから
成ることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記遮光膜と前記活性層との間にはアル
カリ金属イオン汚染防止膜が設けられていることを特徴
とする請求項１記載の半導体装置。 - 【請求項６】 前記活性層のソース領域側およびドレイ
ン領域側には各々ＬＤＤ領域が設けられていることを特
徴とする請求項１記載の半導体装置。 - 【請求項７】 前記遮光膜と前記基板との間に層間応力
緩衝層が設けられていることを特徴とする請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11619396A JPH09307111A (ja) | 1996-05-10 | 1996-05-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11619396A JPH09307111A (ja) | 1996-05-10 | 1996-05-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307111A true JPH09307111A (ja) | 1997-11-28 |
Family
ID=14681145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11619396A Pending JPH09307111A (ja) | 1996-05-10 | 1996-05-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307111A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001085702A (ja) * | 1999-08-30 | 2001-03-30 | Samsung Electronics Co Ltd | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
| US7148529B2 (en) | 2001-03-30 | 2006-12-12 | Kabushiki Kaisha Toshiba | Semiconductor package |
| US7671366B2 (en) | 2007-03-21 | 2010-03-02 | Samsung Electronics Co., Ltd. | Thin film transistor and organic light emitting device including thin film transistor |
| JP2015197569A (ja) * | 2014-04-01 | 2015-11-09 | セイコーエプソン株式会社 | 電気光学装置、電子機器および半導体装置 |
-
1996
- 1996-05-10 JP JP11619396A patent/JPH09307111A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001085702A (ja) * | 1999-08-30 | 2001-03-30 | Samsung Electronics Co Ltd | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
| US7148529B2 (en) | 2001-03-30 | 2006-12-12 | Kabushiki Kaisha Toshiba | Semiconductor package |
| US7671366B2 (en) | 2007-03-21 | 2010-03-02 | Samsung Electronics Co., Ltd. | Thin film transistor and organic light emitting device including thin film transistor |
| JP2015197569A (ja) * | 2014-04-01 | 2015-11-09 | セイコーエプソン株式会社 | 電気光学装置、電子機器および半導体装置 |
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