JPH09307111A - 半導体装置 - Google Patents
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- JPH09307111A JPH09307111A JP11619396A JP11619396A JPH09307111A JP H09307111 A JPH09307111 A JP H09307111A JP 11619396 A JP11619396 A JP 11619396A JP 11619396 A JP11619396 A JP 11619396A JP H09307111 A JPH09307111 A JP H09307111A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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Abstract
(57)【要約】
【課題】 基板裏面からの反射光を防止して光リーク電
流の低減を図ること。 【解決手段】 本発明は、絶縁性の基板2上に活性層3
が設けられ、その活性層3上にゲート電極G、ゲート電
極Gの両側にソース電極Sおよびドレイン電極Dが設け
られた半導体装置1であり、基板2上の少なくとも活性
層3との間に、セラミックス等の遮光膜4を形成したも
のである。
流の低減を図ること。 【解決手段】 本発明は、絶縁性の基板2上に活性層3
が設けられ、その活性層3上にゲート電極G、ゲート電
極Gの両側にソース電極Sおよびドレイン電極Dが設け
られた半導体装置1であり、基板2上の少なくとも活性
層3との間に、セラミックス等の遮光膜4を形成したも
のである。
Description
【0001】
【発明の属する技術分野】本発明は、絶縁性の基板上に
TFT(Thin Film Transistor)
が形成された半導体装置に関する。
TFT(Thin Film Transistor)
が形成された半導体装置に関する。
【0002】
【従来の技術】絶縁性の基板上に多結晶または非晶質シ
リコン膜を形成して活性層としたTFTには、基板上に
ゲート電極を形成してその上に絶縁層を介して活性層を
形成した逆スタガー型と、基板上に絶縁層を介して活性
層を形成してその上にゲート電極を形成したスタガー型
とがある。
リコン膜を形成して活性層としたTFTには、基板上に
ゲート電極を形成してその上に絶縁層を介して活性層を
形成した逆スタガー型と、基板上に絶縁層を介して活性
層を形成してその上にゲート電極を形成したスタガー型
とがある。
【0003】このため、逆スタガー型のTFTでは、基
板の裏面側からの反射光がゲート電極に当たり活性層ま
で進入しないため、リーク電流等の活性層内への悪影響
を防止することができる。
板の裏面側からの反射光がゲート電極に当たり活性層ま
で進入しないため、リーク電流等の活性層内への悪影響
を防止することができる。
【0004】
【発明が解決しようとする課題】しかし、スタガー型の
TFTでは、基板の裏面側で反射した光が多結晶シリコ
ン膜から成る活性層内へ進入し、電子・正孔の対生成が
行われて拡散電流がリーク電流として観測されてしま
う。したがって、このTFTを液晶表示装置の液晶駆動
用に適用した場合には、リーク電流によるコントラスト
低下につながって画質の劣化を招く原因となっている。
TFTでは、基板の裏面側で反射した光が多結晶シリコ
ン膜から成る活性層内へ進入し、電子・正孔の対生成が
行われて拡散電流がリーク電流として観測されてしま
う。したがって、このTFTを液晶表示装置の液晶駆動
用に適用した場合には、リーク電流によるコントラスト
低下につながって画質の劣化を招く原因となっている。
【0005】また、逆スタガー型のTFTにおいても、
活性層にLDD領域が設けられている場合には、基板の
裏面側で反射した光がLDD領域に入射してリーク電流
を発生させている。
活性層にLDD領域が設けられている場合には、基板の
裏面側で反射した光がLDD領域に入射してリーク電流
を発生させている。
【0006】そこで、多結晶シリコン膜から成る活性層
の厚さを薄くすることによりリーク電流の低減を図るこ
とも考えられるが、コンタクト抵抗の増大、ON電流の
減少を招くことになる。また、活性層と基板との間に多
結晶シリコン膜を形成して、そこで基板裏面側からの反
射光を吸収し、電子・正孔の対生成を行わせることが考
えられるが、モビリティが低いことによる再結合以外の
電荷によるチャージアップによってかえって活性層の基
板側部分にリーク電流が流れてしまうという不都合が生
じる。
の厚さを薄くすることによりリーク電流の低減を図るこ
とも考えられるが、コンタクト抵抗の増大、ON電流の
減少を招くことになる。また、活性層と基板との間に多
結晶シリコン膜を形成して、そこで基板裏面側からの反
射光を吸収し、電子・正孔の対生成を行わせることが考
えられるが、モビリティが低いことによる再結合以外の
電荷によるチャージアップによってかえって活性層の基
板側部分にリーク電流が流れてしまうという不都合が生
じる。
【0007】
【課題を解決するための手段】本発明はこのような課題
を解決するために成された半導体装置である。すなわ
ち、本発明は、絶縁性の基板上に設けられた活性層と、
その活性層の上または下に設けられたゲート電極と、ゲ
ート電極の両側に設けられたソース電極およびドレイン
電極とを備えている半導体装置であり、基板上の少なく
とも活性層との間に遮光膜を形成したものである。
を解決するために成された半導体装置である。すなわ
ち、本発明は、絶縁性の基板上に設けられた活性層と、
その活性層の上または下に設けられたゲート電極と、ゲ
ート電極の両側に設けられたソース電極およびドレイン
電極とを備えている半導体装置であり、基板上の少なく
とも活性層との間に遮光膜を形成したものである。
【0008】このように、基板上の少なくとも活性層と
の間に遮光膜を形成することで、基板の裏面側から活性
層へ反射する光があっても遮光膜によって遮られる状態
となり、活性層への反射光進入を防止できるようにな
る。
の間に遮光膜を形成することで、基板の裏面側から活性
層へ反射する光があっても遮光膜によって遮られる状態
となり、活性層への反射光進入を防止できるようにな
る。
【0009】
【発明の実施の形態】以下に、本発明の半導体装置にお
ける実施の形態を図に基づいて説明する。図1は本発明
の半導体装置における実施形態を説明する概略断面図で
ある。なお、図1においては、本実施形態の半導体装置
1を液晶駆動用に適用した場合の例を示している。
ける実施の形態を図に基づいて説明する。図1は本発明
の半導体装置における実施形態を説明する概略断面図で
ある。なお、図1においては、本実施形態の半導体装置
1を液晶駆動用に適用した場合の例を示している。
【0010】すなわち、この半導体装置1は、石英ガラ
ス等の絶縁性の基板2上に多結晶シリコンや非晶質シリ
コンから成る活性層3、その上に所定の絶縁層を介して
ゲート電極G、ゲート電極Gの両側にソース電極Sおよ
びドレイン電極Dが形成されたものであり、主として基
板2上の少なくとも活性層3との間に遮光膜4が設けら
れている点に特徴がある。
ス等の絶縁性の基板2上に多結晶シリコンや非晶質シリ
コンから成る活性層3、その上に所定の絶縁層を介して
ゲート電極G、ゲート電極Gの両側にソース電極Sおよ
びドレイン電極Dが形成されたものであり、主として基
板2上の少なくとも活性層3との間に遮光膜4が設けら
れている点に特徴がある。
【0011】図1に示す例では、開口部W以外の基板2
上に遮光膜4が設けられている。この遮光膜4として
は、例えばセラミックス、窒化アルミニウム、炭化珪
素、不透明性結晶化ガラス等が適用される。
上に遮光膜4が設けられている。この遮光膜4として
は、例えばセラミックス、窒化アルミニウム、炭化珪
素、不透明性結晶化ガラス等が適用される。
【0012】また、本実施形態では、これらの素材から
成る遮光膜4を設けた場合に、その遮光膜4に含まれる
アルカリ金属イオン等の不純物が活性層3へ侵入しない
よう窒化シリコン膜から成るアルカリ金属イオン汚染防
止膜5が遮光膜4上の少なくとも活性層3との間に設け
られている。
成る遮光膜4を設けた場合に、その遮光膜4に含まれる
アルカリ金属イオン等の不純物が活性層3へ侵入しない
よう窒化シリコン膜から成るアルカリ金属イオン汚染防
止膜5が遮光膜4上の少なくとも活性層3との間に設け
られている。
【0013】このような半導体装置1を液晶駆動用に適
用する場合には、半導体装置1および開口部Wを平坦化
膜Hで覆い、開口部Wに対応した平坦化膜H上に透明電
極Iを形成してドレイン電極Dと導通させておく。
用する場合には、半導体装置1および開口部Wを平坦化
膜Hで覆い、開口部Wに対応した平坦化膜H上に透明電
極Iを形成してドレイン電極Dと導通させておく。
【0014】液晶表示装置では、液晶(図示せず)に対
して透明電極Iから電圧を印加するか否かによりその分
子配列を変化させ光の透過・不透過によって画像を形成
している。このため、入射光が開口部Wを介して照射さ
れた場合、基板2を通過するものと裏面で反射するもの
とが生じ、この反射光が半導体装置1側へ向かう状態と
なる。
して透明電極Iから電圧を印加するか否かによりその分
子配列を変化させ光の透過・不透過によって画像を形成
している。このため、入射光が開口部Wを介して照射さ
れた場合、基板2を通過するものと裏面で反射するもの
とが生じ、この反射光が半導体装置1側へ向かう状態と
なる。
【0015】本実施形態の半導体装置1では、基板2上
の少なくとも活性層3との間に遮光膜4が形成されてい
るため、この反射光の活性層3への進入を防止できるよ
うになる。また、遮光膜4としてセラミックスや窒化ア
ルミニウムを用い、開口部W以外の部分を覆うようにす
れば、セラミックスや窒化アルミニウムの熱伝導性を利
用して、半導体装置1で発生した熱をこの遮光膜4を介
して外部へ放出できるようになる。
の少なくとも活性層3との間に遮光膜4が形成されてい
るため、この反射光の活性層3への進入を防止できるよ
うになる。また、遮光膜4としてセラミックスや窒化ア
ルミニウムを用い、開口部W以外の部分を覆うようにす
れば、セラミックスや窒化アルミニウムの熱伝導性を利
用して、半導体装置1で発生した熱をこの遮光膜4を介
して外部へ放出できるようになる。
【0016】また、遮光膜4として不透明性結晶化ガラ
スを用いた場合には、熱膨張係数が基板2の材質である
石英ガラスとほぼ等しいため、製造中に高温処理を行う
場合であって剥がれを起こすことなく製造できるという
メリットもある。
スを用いた場合には、熱膨張係数が基板2の材質である
石英ガラスとほぼ等しいため、製造中に高温処理を行う
場合であって剥がれを起こすことなく製造できるという
メリットもある。
【0017】さらに、遮光膜4として半導電性セラミッ
クスを用いてもよい。この場合には、アース電位となっ
ている電極パッドPと接続することで、絶縁性の基板2
等に帯電した静電気を容易に除去でき、半導体装置1を
静電気ダメージから保護することができるようになる。
クスを用いてもよい。この場合には、アース電位となっ
ている電極パッドPと接続することで、絶縁性の基板2
等に帯電した静電気を容易に除去でき、半導体装置1を
静電気ダメージから保護することができるようになる。
【0018】次に、本実施形態における半導体装置の製
造方法を説明する。図2〜図5は本実施形態の半導体装
置における製造方法を説明する概略断面図である。先
ず、図2(a)に示すように、例えば8インチ径、0.
8mm厚の石英ガラスから成る基板2の上面に、例えば
窒化アルミニウムから成る遮光膜4を開口部W以外の部
分に形成する。
造方法を説明する。図2〜図5は本実施形態の半導体装
置における製造方法を説明する概略断面図である。先
ず、図2(a)に示すように、例えば8インチ径、0.
8mm厚の石英ガラスから成る基板2の上面に、例えば
窒化アルミニウムから成る遮光膜4を開口部W以外の部
分に形成する。
【0019】このように遮光膜4を形成するには、基板
2の上面全面に窒化アルミニウムをスパッターによて1
00nm厚程度形成した後、レジストR1を塗布してマ
スク露光、現像、ポストベークを行い、開口部Wの部分
のみ除去する。その後、レジストR1をマスクとして開
口部Wにある窒化アルミニウムをCCl4 やCF6 等を
用いたドライエッチングによって除去する。これによっ
て開口部W以外の部分が窒化アルミニウムにて覆われた
遮光膜4が完成する。
2の上面全面に窒化アルミニウムをスパッターによて1
00nm厚程度形成した後、レジストR1を塗布してマ
スク露光、現像、ポストベークを行い、開口部Wの部分
のみ除去する。その後、レジストR1をマスクとして開
口部Wにある窒化アルミニウムをCCl4 やCF6 等を
用いたドライエッチングによって除去する。これによっ
て開口部W以外の部分が窒化アルミニウムにて覆われた
遮光膜4が完成する。
【0020】なお、図示しないが、この遮光膜4と基板
2との間の層間ストレスを緩和するため、酸化シリコン
膜等の層間応力緩衝層を介して遮光膜4を形成するよう
にしてもよい。
2との間の層間ストレスを緩和するため、酸化シリコン
膜等の層間応力緩衝層を介して遮光膜4を形成するよう
にしてもよい。
【0021】遮光膜4が完成した後は、レジストR1を
H2 SO4 :H2 O2 =5:1から成る溶液によって剥
離洗浄する。次いで、図2(b)に示すように、遮光膜
4の上面および開口部Wの上面に窒化シリコン膜から成
るアルカリ金属イオン汚染防止膜5をCVD(620
℃)によって200nm厚形成する。窒化シリコン膜を
CVDによって形成するには、SiH4 、HN3 、N2
を反応ガスとして使用する。
H2 SO4 :H2 O2 =5:1から成る溶液によって剥
離洗浄する。次いで、図2(b)に示すように、遮光膜
4の上面および開口部Wの上面に窒化シリコン膜から成
るアルカリ金属イオン汚染防止膜5をCVD(620
℃)によって200nm厚形成する。窒化シリコン膜を
CVDによって形成するには、SiH4 、HN3 、N2
を反応ガスとして使用する。
【0022】その後、アルカリ金属イオン汚染防止膜5
の上に多結晶シリコン膜6を形成する。多結晶シリコン
膜6は、SiH4 を反応ガスとしてCVD(600℃)
により80nm厚形成する。
の上に多結晶シリコン膜6を形成する。多結晶シリコン
膜6は、SiH4 を反応ガスとしてCVD(600℃)
により80nm厚形成する。
【0023】次に、図3(a)に示すように、多結晶シ
リコン膜6の上からシリコンイオンを打ち込み(1.0
E15cm-2、30keV)、結晶粒の大径化を図った
後、窒素雰囲気中、630℃〜650℃、12〜15時
間程度のアニールを行う。
リコン膜6の上からシリコンイオンを打ち込み(1.0
E15cm-2、30keV)、結晶粒の大径化を図った
後、窒素雰囲気中、630℃〜650℃、12〜15時
間程度のアニールを行う。
【0024】次いで、図3(b)に示すように、100
0℃での高温熱処理を酸素雰囲気中で60分、窒素雰囲
気中で20分行って50nm厚程度の酸化シリコン膜7
を多結晶シリコン膜6の表面に形成する。また、この酸
化シリコン膜7の上に、SiH4 、HN3 、N2 を反応
ガスとした400℃のCVDによって100nm厚程度
の窒化シリコン膜8を形成しておく。
0℃での高温熱処理を酸素雰囲気中で60分、窒素雰囲
気中で20分行って50nm厚程度の酸化シリコン膜7
を多結晶シリコン膜6の表面に形成する。また、この酸
化シリコン膜7の上に、SiH4 、HN3 、N2 を反応
ガスとした400℃のCVDによって100nm厚程度
の窒化シリコン膜8を形成しておく。
【0025】次に、図3(c)に示すように、酸化シリ
コン膜7および窒化シリコン膜8上の所定位置にレジス
トR2を形成し、これをマスクとして窒化シリコン膜8
をCF4 によるドライエッチング、酸化シリコン膜7を
HF:H2 O=1:5の溶液によるウェットエッチング
し、さらに、露出した多結晶シリコン膜6へ燐イオンの
打ち込みを行う(1.0E13cm-2、30keV)。
この燐イオンの打ち込み濃度は後に形成されるLDD
(Lightly Doped Drain)の濃度で
ある。
コン膜7および窒化シリコン膜8上の所定位置にレジス
トR2を形成し、これをマスクとして窒化シリコン膜8
をCF4 によるドライエッチング、酸化シリコン膜7を
HF:H2 O=1:5の溶液によるウェットエッチング
し、さらに、露出した多結晶シリコン膜6へ燐イオンの
打ち込みを行う(1.0E13cm-2、30keV)。
この燐イオンの打ち込み濃度は後に形成されるLDD
(Lightly Doped Drain)の濃度で
ある。
【0026】次いで、図4(a)に示すように、レジス
トR2を覆う状態でレジストR3を形成し、これをマス
クとして多結晶シリコン膜6に高濃度の燐イオンを打ち
込む(1.0E15cm-2、50keV)。これによ
り、レジストR3の外側の多結晶シリコン膜6が燐イオ
ンの高濃度領域(後のソース領域SS、ドレイン領域D
S)、レジストR2の外側でレジストR3の内側の多結
晶シリコン膜6が燐イオンの低濃度領域すなわちLDD
領域6aとなる。
トR2を覆う状態でレジストR3を形成し、これをマス
クとして多結晶シリコン膜6に高濃度の燐イオンを打ち
込む(1.0E15cm-2、50keV)。これによ
り、レジストR3の外側の多結晶シリコン膜6が燐イオ
ンの高濃度領域(後のソース領域SS、ドレイン領域D
S)、レジストR2の外側でレジストR3の内側の多結
晶シリコン膜6が燐イオンの低濃度領域すなわちLDD
領域6aとなる。
【0027】その後、図4(b)に示すように、レジス
トR3を覆う状態でレジストR4を形成し、これをマス
クとして多結晶シリコン膜6に対するCF4 によるドラ
イエッチングを施し、ソース領域SSおよびドレイン領
域DSを形成する。
トR3を覆う状態でレジストR4を形成し、これをマス
クとして多結晶シリコン膜6に対するCF4 によるドラ
イエッチングを施し、ソース領域SSおよびドレイン領
域DSを形成する。
【0028】そして、レジストR2、R3、R4をH2
SO4 :H2 O2 =5:1による溶液で剥離洗浄した
後、窒素雰囲気中、1000℃、10分の熱処理によっ
て多結晶シリコン膜6の活性化を図り、活性層3を形成
する。
SO4 :H2 O2 =5:1による溶液で剥離洗浄した
後、窒素雰囲気中、1000℃、10分の熱処理によっ
て多結晶シリコン膜6の活性化を図り、活性層3を形成
する。
【0029】また、活性層3を形成した後は、図4
(c)に示すPSG(Phospho-SilicateGlassの略で、
燐を含んだ酸化シリコン膜のこと)9をSiH4 +PH
3 :O2=1:15の反応ガスを用いたCVDにより5
00nm厚、また窒化シリコン膜から成る保護膜10を
SiH4 、NH3 、N2 を反応ガスとしたCVDにより
200nm厚形成し、水素化アニール処理(400℃、
3時間、フォーミングガス中)を施しておく。
(c)に示すPSG(Phospho-SilicateGlassの略で、
燐を含んだ酸化シリコン膜のこと)9をSiH4 +PH
3 :O2=1:15の反応ガスを用いたCVDにより5
00nm厚、また窒化シリコン膜から成る保護膜10を
SiH4 、NH3 、N2 を反応ガスとしたCVDにより
200nm厚形成し、水素化アニール処理(400℃、
3時間、フォーミングガス中)を施しておく。
【0030】その後、ゲート電極G、ソース電極S、ド
レイン電極Dを形成する部分に窓開けを行う。この窓開
けとしては、保護膜10上にポジレジストを塗布し、マ
スク露光、現像、ポストベークを施すことで、ゲート電
極G、ソース電極S、ドレイン電極Dに各々対応するポ
ジレジストの孔開けを行い、これをマスクとして保護膜
10をCF4 によるドライエッチング、PSG9をH
F:H2 O=1:5によるウェットエッチングする。ポ
ジレジストはH2 SO4 :H2 O2 =5:1による溶液
で剥離洗浄しておく。
レイン電極Dを形成する部分に窓開けを行う。この窓開
けとしては、保護膜10上にポジレジストを塗布し、マ
スク露光、現像、ポストベークを施すことで、ゲート電
極G、ソース電極S、ドレイン電極Dに各々対応するポ
ジレジストの孔開けを行い、これをマスクとして保護膜
10をCF4 によるドライエッチング、PSG9をH
F:H2 O=1:5によるウェットエッチングする。ポ
ジレジストはH2 SO4 :H2 O2 =5:1による溶液
で剥離洗浄しておく。
【0031】次いで、図5(a)に示すように、先の工
程で窓開けした部分にアルミニウム(1%Si入り)の
ゲート電極G、ソース電極S、ドレイン電極Dをスパッ
ターによって1000nm厚形成する。また、電極パッ
ドPも形成しておく。なお、アルミニウムから成る各電
極形成した後は、アルミニウムのシンタリング(350
℃、1時間)を施しておく。これにより、TFTから成
る半導体素子11が完成する。
程で窓開けした部分にアルミニウム(1%Si入り)の
ゲート電極G、ソース電極S、ドレイン電極Dをスパッ
ターによって1000nm厚形成する。また、電極パッ
ドPも形成しておく。なお、アルミニウムから成る各電
極形成した後は、アルミニウムのシンタリング(350
℃、1時間)を施しておく。これにより、TFTから成
る半導体素子11が完成する。
【0032】ゲート電極G、ソース電極S、ドレイン電
極Dおよび電極パッドPを形成した後は、図5(b)に
示すように平坦化膜Hを形成する。平坦化膜Hとして
は、感光性アクリル系透明樹脂コーティングを2μm厚
施した後、マスク露光、現像、ポストベーク(200
℃、3時間、窒素雰囲気中)を施して、ドレイン電極D
および電極パッドPの部分の窓開けを行っておく。
極Dおよび電極パッドPを形成した後は、図5(b)に
示すように平坦化膜Hを形成する。平坦化膜Hとして
は、感光性アクリル系透明樹脂コーティングを2μm厚
施した後、マスク露光、現像、ポストベーク(200
℃、3時間、窒素雰囲気中)を施して、ドレイン電極D
および電極パッドPの部分の窓開けを行っておく。
【0033】そして、図5(c)に示すように、開口部
Wに対応した平坦化膜H上に透明電極Iを形成し、ドレ
イン電極Dと接続する。透明電極Iとしては、ITO
(Indium Tin Oxide)をスパッターによって120〜1
50nm厚で形成した後、ポジレジストコート、マスク
露光、現像、ポストベークによって透明電極Iを残す部
分以外のレジスト除去を行い、ITOのウェットまたは
ドライエッチングによって不要な部分を除去することで
形成する。
Wに対応した平坦化膜H上に透明電極Iを形成し、ドレ
イン電極Dと接続する。透明電極Iとしては、ITO
(Indium Tin Oxide)をスパッターによって120〜1
50nm厚で形成した後、ポジレジストコート、マスク
露光、現像、ポストベークによって透明電極Iを残す部
分以外のレジスト除去を行い、ITOのウェットまたは
ドライエッチングによって不要な部分を除去することで
形成する。
【0034】これにより、基板2上の開口部Wを除く部
分に遮光膜4が形成され、その上に半導体素子11が形
成された半導体装置が完成する。
分に遮光膜4が形成され、その上に半導体素子11が形
成された半導体装置が完成する。
【0035】図6はこの半導体装置を液晶表示装置に適
用した例を示す概略断面図である。液晶表示装置100
は、図5(c)に示す工程で製造した透明電極Iと、カ
ラーフィルタ基板CFに形成した透明電極I’とを対向
させ、その間に液晶Cを注入している。また、カラーフ
ィルタ基板CFには所定のブラックマスクBMが形成さ
れている。
用した例を示す概略断面図である。液晶表示装置100
は、図5(c)に示す工程で製造した透明電極Iと、カ
ラーフィルタ基板CFに形成した透明電極I’とを対向
させ、その間に液晶Cを注入している。また、カラーフ
ィルタ基板CFには所定のブラックマスクBMが形成さ
れている。
【0036】液晶Cは、半導体素子11を形成した基板
2とカラーフィルタ基板CFとをシール剤12およびコ
モン剤13を介して重ね合わせた後に注入される。本実
施形態の半導体装置をこのような液晶表示装置100に
適用した場合、入射光が液晶Cおよび開口部Wを介して
基板2へ進み、その裏面による反射光が半導体素子11
の方向へ進んでも、半導体素子11と基板2との間に形
成された遮光膜4によって遮られる状態となり、活性層
3への悪影響を防止できるようになる。
2とカラーフィルタ基板CFとをシール剤12およびコ
モン剤13を介して重ね合わせた後に注入される。本実
施形態の半導体装置をこのような液晶表示装置100に
適用した場合、入射光が液晶Cおよび開口部Wを介して
基板2へ進み、その裏面による反射光が半導体素子11
の方向へ進んでも、半導体素子11と基板2との間に形
成された遮光膜4によって遮られる状態となり、活性層
3への悪影響を防止できるようになる。
【0037】また、遮光膜4として先に説明した窒化ア
ルミニウムや、セラミックスを用いることで、その高熱
伝導性を利用して半導体素子11で発生した熱を外部へ
容易に放出できるようになる。すなわち、半導体素子1
1で発生した熱は、遮光膜4を介して基板2に沿って外
部へ放出されることになる。
ルミニウムや、セラミックスを用いることで、その高熱
伝導性を利用して半導体素子11で発生した熱を外部へ
容易に放出できるようになる。すなわち、半導体素子1
1で発生した熱は、遮光膜4を介して基板2に沿って外
部へ放出されることになる。
【0038】さらに、遮光膜4として半導電性セラミッ
クスを用い、この遮光膜4と電極パッドPと接続してア
ース電位とすることで、絶縁性の基板2等に帯電した静
電気を容易に除去でき、半導体素子11を静電気ダメー
ジから保護することができるようになる。
クスを用い、この遮光膜4と電極パッドPと接続してア
ース電位とすることで、絶縁性の基板2等に帯電した静
電気を容易に除去でき、半導体素子11を静電気ダメー
ジから保護することができるようになる。
【0039】また、遮光膜4として不透明性結晶化ガラ
スを用いてもよい。この場合には、熱膨張係数が基板2
の材質である石英ガラスとほぼ等しいため、製造中に高
温処理を行う場合であって剥がれを起こすことなく信頼
性の高い半導体装置を製造できるようになる。
スを用いてもよい。この場合には、熱膨張係数が基板2
の材質である石英ガラスとほぼ等しいため、製造中に高
温処理を行う場合であって剥がれを起こすことなく信頼
性の高い半導体装置を製造できるようになる。
【0040】なお、本実施形態では、図2〜図5に示す
ような工程で半導体装置を製造する例を説明したが、こ
れ以外の製造方法であっても同様である。また、本実施
形態では開口部W以外の基板2上に遮光膜4で形成する
例を示したが、本発明では少なくとも活性層3に対応し
た部分に遮光膜4を形成すればよい。さらに、本実施形
態では主としてスタガー型のTFTを例としてが、逆ス
タガー型のTFTであっても同様である。
ような工程で半導体装置を製造する例を説明したが、こ
れ以外の製造方法であっても同様である。また、本実施
形態では開口部W以外の基板2上に遮光膜4で形成する
例を示したが、本発明では少なくとも活性層3に対応し
た部分に遮光膜4を形成すればよい。さらに、本実施形
態では主としてスタガー型のTFTを例としてが、逆ス
タガー型のTFTであっても同様である。
【0041】
【発明の効果】以上説明したように、本発明の半導体装
置によれば次のような効果がある。すなわち、基板上の
少なくとも活性層との間に遮光膜が設けられていること
から、基板裏面からの反射光による光リーク電流が発生
せず、液晶表示装置におけるコントラスト低下を抑制で
き、画質を向上させることが可能となる。
置によれば次のような効果がある。すなわち、基板上の
少なくとも活性層との間に遮光膜が設けられていること
から、基板裏面からの反射光による光リーク電流が発生
せず、液晶表示装置におけるコントラスト低下を抑制で
き、画質を向上させることが可能となる。
【0042】また、また、遮光膜の熱伝導性を利用して
半導体装置からの発熱を効率良く外部へ放出でき、冷却
効果を高めることが可能となる。さらに、遮光膜として
半導電性セラミックスを用いることで、絶縁性の基板で
発生する静電気を逃がすことができ、半導体装置を静電
気ダメージから保護することが可能となる。また、遮光
膜として不透明性結晶化ガラスを用いることで、基板材
料との熱膨張係数差を少なくでき高温処理での応力発生
を低減できるようになり、動作信頼性および歩留り向上
を図ることが可能となる。
半導体装置からの発熱を効率良く外部へ放出でき、冷却
効果を高めることが可能となる。さらに、遮光膜として
半導電性セラミックスを用いることで、絶縁性の基板で
発生する静電気を逃がすことができ、半導体装置を静電
気ダメージから保護することが可能となる。また、遮光
膜として不透明性結晶化ガラスを用いることで、基板材
料との熱膨張係数差を少なくでき高温処理での応力発生
を低減できるようになり、動作信頼性および歩留り向上
を図ることが可能となる。
【0043】さらに、遮光膜と活性層との間にアルカリ
金属イオン汚染防止膜を設けることで、遮光膜に含まれ
る金属イオン等の不純物が活性層へ侵入することを防止
でき、半導体装置の特性を向上できるようになる。
金属イオン汚染防止膜を設けることで、遮光膜に含まれ
る金属イオン等の不純物が活性層へ侵入することを防止
でき、半導体装置の特性を向上できるようになる。
【図1】本発明の半導体装置における実施形態を説明す
る概略断面図である。
る概略断面図である。
【図2】半導体装置の製造方法を説明する概略断面図
(その1)である。
(その1)である。
【図3】半導体装置の製造方法を説明する概略断面図
(その2)である。
(その2)である。
【図4】半導体装置の製造方法を説明する概略断面図
(その3)である。
(その3)である。
【図5】半導体装置の製造方法を説明する概略断面図
(その4)である。
(その4)である。
【図6】液晶表示装置への適用例を示す概略断面図であ
る。
る。
1 半導体装置 2 基板 3 活性層 4 遮
光膜 5 アルカリ金属イオン汚染防止膜 6 多結晶シリ
コン膜 7 酸化シリコン膜 8 窒化シリコン膜 11
半導体素子 100 液晶表示装置
光膜 5 アルカリ金属イオン汚染防止膜 6 多結晶シリ
コン膜 7 酸化シリコン膜 8 窒化シリコン膜 11
半導体素子 100 液晶表示装置
Claims (7)
- 【請求項1】 絶縁性の基板上に設けられた活性層と、
該活性層の上または下に設けられたゲート電極と、該ゲ
ート電極の両側に設けられたソース電極およびドレイン
電極とを備えている半導体装置において、 前記基板上の少なくとも前記活性層との間には遮光膜が
設けられていることを特徴とする半導体装置。 - 【請求項2】 前記遮光膜はセラミックスから成ること
を特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記遮光膜は半導電性セラミックスから
成ることを特徴とする請求項1記載の半導体装置。 - 【請求項4】 前記遮光膜は不透明性結晶化ガラスから
成ることを特徴とする請求項1記載の半導体装置。 - 【請求項5】 前記遮光膜と前記活性層との間にはアル
カリ金属イオン汚染防止膜が設けられていることを特徴
とする請求項1記載の半導体装置。 - 【請求項6】 前記活性層のソース領域側およびドレイ
ン領域側には各々LDD領域が設けられていることを特
徴とする請求項1記載の半導体装置。 - 【請求項7】 前記遮光膜と前記基板との間に層間応力
緩衝層が設けられていることを特徴とする請求項1記載
の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11619396A JPH09307111A (ja) | 1996-05-10 | 1996-05-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11619396A JPH09307111A (ja) | 1996-05-10 | 1996-05-10 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09307111A true JPH09307111A (ja) | 1997-11-28 |
Family
ID=14681145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11619396A Pending JPH09307111A (ja) | 1996-05-10 | 1996-05-10 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09307111A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001085702A (ja) * | 1999-08-30 | 2001-03-30 | Samsung Electronics Co Ltd | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
US7148529B2 (en) | 2001-03-30 | 2006-12-12 | Kabushiki Kaisha Toshiba | Semiconductor package |
US7671366B2 (en) | 2007-03-21 | 2010-03-02 | Samsung Electronics Co., Ltd. | Thin film transistor and organic light emitting device including thin film transistor |
JP2015197569A (ja) * | 2014-04-01 | 2015-11-09 | セイコーエプソン株式会社 | 電気光学装置、電子機器および半導体装置 |
-
1996
- 1996-05-10 JP JP11619396A patent/JPH09307111A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001085702A (ja) * | 1999-08-30 | 2001-03-30 | Samsung Electronics Co Ltd | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
US7148529B2 (en) | 2001-03-30 | 2006-12-12 | Kabushiki Kaisha Toshiba | Semiconductor package |
US7671366B2 (en) | 2007-03-21 | 2010-03-02 | Samsung Electronics Co., Ltd. | Thin film transistor and organic light emitting device including thin film transistor |
JP2015197569A (ja) * | 2014-04-01 | 2015-11-09 | セイコーエプソン株式会社 | 電気光学装置、電子機器および半導体装置 |
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