JPH07120806B2 - 薄膜電界効果トランジスターの製造方法 - Google Patents
薄膜電界効果トランジスターの製造方法Info
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- JPH07120806B2 JPH07120806B2 JP63062400A JP6240088A JPH07120806B2 JP H07120806 B2 JPH07120806 B2 JP H07120806B2 JP 63062400 A JP63062400 A JP 63062400A JP 6240088 A JP6240088 A JP 6240088A JP H07120806 B2 JPH07120806 B2 JP H07120806B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、液晶表示デバイス用アクティブ・マトリクス
基板に用いることが出来る薄膜電界効果トランジスター
の製造方法に関するもので、特に自己整合型薄膜電界効
果トランジスターの製造方法に関するものである。
基板に用いることが出来る薄膜電界効果トランジスター
の製造方法に関するもので、特に自己整合型薄膜電界効
果トランジスターの製造方法に関するものである。
従来の技術 近年、液晶ディスプレイ用アクティブ・マトリクス基板
に用いられる薄膜電界効果トランジスターの研究開発が
盛んとなっている。特に、高性能化とマスク枚数を減ら
すという両面から自己整合型薄膜電界効果トランジスタ
ーが盛んに研究されている。
に用いられる薄膜電界効果トランジスターの研究開発が
盛んとなっている。特に、高性能化とマスク枚数を減ら
すという両面から自己整合型薄膜電界効果トランジスタ
ーが盛んに研究されている。
以下、図面を参照しながら従来の自己整合型薄膜電界効
果トランジスターの製造工程について説明する。第２図
は従来の自己整合型薄膜電界効果トランジスターの製造
工程を示した断面図である（川井他；電子通信学会技報
vol.83CPM83−48,p47,1983）。まず第２図（ａ）に示す
ように、透光性絶縁性基板１としてのコーニング7059ガ
ラス基板上にNiCrを700Åの厚みで堆積してゲート電極
２を形成する。その後第２図（ｂ）に示すように、ゲー
ト絶縁膜３としてSiO2を3000Åの厚みで、半導体薄膜４
としてａ−Si:Hを1000Åの厚みで、保護膜５としてSiO2
を3000Åの厚みで、それぞれグロー放電分解法により真
空を破らず連続して形成する。次に、第２図（ｃ）に示
すように、保護膜５上に感光性樹脂膜６としてAZフォト
レジストを塗布し、ゲート電極２をフォトマスクとして
裏面から露光を行い、自己整合したパターンを形成した
後、第２図（ｄ）に示すように、このパターンによりソ
ース、ドレインとなる箇所の保護膜５を選択的にエッチ
ングする。その後、第２図（ｅ）に示すように不純物を
ドーピングした半導体薄膜4a,4bとして基板温度120℃で
ｎ＋ａ−Si:Hを300Åの厚みでグロー放電法により堆積
し、その上部にソース、ドレイン電極9a,9bとしてNiCr
を1000Åの厚みで真空蒸着する。最後に第２図（ｆ）に
示すようにリフトオフによりソース、ドレイン電極9a,9
bを形成して自己整合型薄膜電界効果トランジスターが
完成する。
果トランジスターの製造工程について説明する。第２図
は従来の自己整合型薄膜電界効果トランジスターの製造
工程を示した断面図である（川井他；電子通信学会技報
vol.83CPM83−48,p47,1983）。まず第２図（ａ）に示す
ように、透光性絶縁性基板１としてのコーニング7059ガ
ラス基板上にNiCrを700Åの厚みで堆積してゲート電極
２を形成する。その後第２図（ｂ）に示すように、ゲー
ト絶縁膜３としてSiO2を3000Åの厚みで、半導体薄膜４
としてａ−Si:Hを1000Åの厚みで、保護膜５としてSiO2
を3000Åの厚みで、それぞれグロー放電分解法により真
空を破らず連続して形成する。次に、第２図（ｃ）に示
すように、保護膜５上に感光性樹脂膜６としてAZフォト
レジストを塗布し、ゲート電極２をフォトマスクとして
裏面から露光を行い、自己整合したパターンを形成した
後、第２図（ｄ）に示すように、このパターンによりソ
ース、ドレインとなる箇所の保護膜５を選択的にエッチ
ングする。その後、第２図（ｅ）に示すように不純物を
ドーピングした半導体薄膜4a,4bとして基板温度120℃で
ｎ＋ａ−Si:Hを300Åの厚みでグロー放電法により堆積
し、その上部にソース、ドレイン電極9a,9bとしてNiCr
を1000Åの厚みで真空蒸着する。最後に第２図（ｆ）に
示すようにリフトオフによりソース、ドレイン電極9a,9
bを形成して自己整合型薄膜電界効果トランジスターが
完成する。
発明が解決しようとする課題 しかしながら上記のような製造方法においては、リフト
オフを用いた工程であるので、大面積に均一に薄膜電界
効果トランジスターを集積することは困難であるという
問題点を有している。さらに、ｎ＋ａ−Si:Hとａ−Si:H
の界面特性を良好にするためにも、また、ｎ＋ａ−Si:H
の膜質を良くするためにもｎ＋ａ−Si:Hは高温で堆積し
たいが、リフトオフ法を用いてパターニングするためｎ
＋ａ−Si:Hの堆積温度は最高でも150℃程度の比較的低
温に抑えなければならなかった。
オフを用いた工程であるので、大面積に均一に薄膜電界
効果トランジスターを集積することは困難であるという
問題点を有している。さらに、ｎ＋ａ−Si:Hとａ−Si:H
の界面特性を良好にするためにも、また、ｎ＋ａ−Si:H
の膜質を良くするためにもｎ＋ａ−Si:Hは高温で堆積し
たいが、リフトオフ法を用いてパターニングするためｎ
＋ａ−Si:Hの堆積温度は最高でも150℃程度の比較的低
温に抑えなければならなかった。
本発明は上記問題点に鑑み、コンタクト形成にリフトオ
フ工程を用いないで自己整合型薄膜電界効果トランジス
ターを製造することを可能とする薄膜電界効果トランジ
スターの製造方法を提供するものである。
フ工程を用いないで自己整合型薄膜電界効果トランジス
ターを製造することを可能とする薄膜電界効果トランジ
スターの製造方法を提供するものである。
課題を解決するための手段 上記問題点を解決するために、本発明の薄膜電界効果ト
ランジスターの製造方法は、透光性絶縁性基板上にゲー
ト電極を形成し、少なくともゲート電極を覆うようにゲ
ート絶縁膜と非晶質シリコンよりなる半導体薄膜を形成
し、半導体薄膜上にプラズマ中の活性種を通さない保護
膜をゲート電極に対して自己整合的に形成した後、半導
体薄膜をドーピングする不純物を含むガス・プラズマ中
で処理し、引き続き所定の温度で加熱処理し、最後に不
純物をドーピングした半導体薄膜上にソース、ドレイン
電極を形成する工程とを含み、ドーピングする不純物を
含むガス・プラズマ中で処理する工程において、処理す
るプラズマ・パワー密度は前記半導体薄膜を形成する際
のプラズマ・パワー密度と同等か、それよりも低いプラ
ズマ・パワー密度とし、ドーピングする不純物を含むガ
ス・プラズマ中で処理する工程に引き続いて所定の温度
で加熱処理する工程において、加熱温度は前記半導体薄
膜の形成温度と同等か、それよりも低い温度としたこと
を特徴とするものである。
ランジスターの製造方法は、透光性絶縁性基板上にゲー
ト電極を形成し、少なくともゲート電極を覆うようにゲ
ート絶縁膜と非晶質シリコンよりなる半導体薄膜を形成
し、半導体薄膜上にプラズマ中の活性種を通さない保護
膜をゲート電極に対して自己整合的に形成した後、半導
体薄膜をドーピングする不純物を含むガス・プラズマ中
で処理し、引き続き所定の温度で加熱処理し、最後に不
純物をドーピングした半導体薄膜上にソース、ドレイン
電極を形成する工程とを含み、ドーピングする不純物を
含むガス・プラズマ中で処理する工程において、処理す
るプラズマ・パワー密度は前記半導体薄膜を形成する際
のプラズマ・パワー密度と同等か、それよりも低いプラ
ズマ・パワー密度とし、ドーピングする不純物を含むガ
ス・プラズマ中で処理する工程に引き続いて所定の温度
で加熱処理する工程において、加熱温度は前記半導体薄
膜の形成温度と同等か、それよりも低い温度としたこと
を特徴とするものである。
作用 本発明は、上記した製造方法によって、ｎ＋ａ−Si:Hを
堆積することなく、コンタクトを形成することができる
ため、リフトオフ等のパターニングは必要ない。このた
め、自己整合型薄膜電界効果トランジスターを容易に作
成することができる。
堆積することなく、コンタクトを形成することができる
ため、リフトオフ等のパターニングは必要ない。このた
め、自己整合型薄膜電界効果トランジスターを容易に作
成することができる。
また、製造工程中にリフトオフ法のような大面積プロセ
スに導入できないプロセスがないため、大面積に均一に
薄膜電界効果トランジスターを形成することができる。
スに導入できないプロセスがないため、大面積に均一に
薄膜電界効果トランジスターを形成することができる。
非晶質シリコンよりなる半導体薄膜は膜中のダングリン
グボンド（未結合手）をターミネートするために原子状
の水素を導入しており、この原子状の水素が膜から抜け
ていくとダングリングボンドが増加し、電子の移動度が
低下するために特性が劣化する。非晶質シリコンよりな
る半導体薄膜を作成時よりも高いプラズマにさらすと原
子状の水素とシリコンの結合が切られ、結果的にダング
リングボンドが増加し、特性劣化を招く。また、非晶質
シリコンよりなる半導体薄膜を作成時よりも高い温度で
処理すると同様に原子状の水素が膜中より離脱し、ダン
グリングボンドが増加して特性劣化を招く。本発明は、
ドーピングする不純物を含むガス・プラズマ中で処理す
る工程において、処理するプラズマ・パワー密度は前記
半導体薄膜を形成する際のプラズマ・パワー密度と同等
か、それより低いプラズマ・パワー密度とし、ドーピン
グする不純物を含むガス・プラズマ中で処理する工程に
引き続いて所定の温度で加熱処理する工程において、加
熱温度は前記半導体薄膜の形成温度と同等か、それより
も低い温度としたことにより、特性劣化を招くことがな
く、自己整合型薄膜電界効果トランジスターを作成する
ことができる。
グボンド（未結合手）をターミネートするために原子状
の水素を導入しており、この原子状の水素が膜から抜け
ていくとダングリングボンドが増加し、電子の移動度が
低下するために特性が劣化する。非晶質シリコンよりな
る半導体薄膜を作成時よりも高いプラズマにさらすと原
子状の水素とシリコンの結合が切られ、結果的にダング
リングボンドが増加し、特性劣化を招く。また、非晶質
シリコンよりなる半導体薄膜を作成時よりも高い温度で
処理すると同様に原子状の水素が膜中より離脱し、ダン
グリングボンドが増加して特性劣化を招く。本発明は、
ドーピングする不純物を含むガス・プラズマ中で処理す
る工程において、処理するプラズマ・パワー密度は前記
半導体薄膜を形成する際のプラズマ・パワー密度と同等
か、それより低いプラズマ・パワー密度とし、ドーピン
グする不純物を含むガス・プラズマ中で処理する工程に
引き続いて所定の温度で加熱処理する工程において、加
熱温度は前記半導体薄膜の形成温度と同等か、それより
も低い温度としたことにより、特性劣化を招くことがな
く、自己整合型薄膜電界効果トランジスターを作成する
ことができる。
実施例 以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は、本発明の一実施例に係る薄膜電界効果トラン
ジスターの製造工程を示した断面図である。まず第１図
（ａ）に示すように、透光性絶縁性基板１としてのガラ
ス基板状にCr薄膜を1000Åの厚みでスパッター法により
堆積し、通常のフォトリソグラフィ法によりパターニン
グしてゲート電極２を形成する。次に第１図（ｂ）に示
すように、ゲート絶縁膜３としてSiNx膜を、半導体薄膜
４としてａ−Si:H膜を、保護膜５としてSiNx膜をそれぞ
れ4000Å、1000Å、1000Åの厚みでグロー放電分解法に
より真空を破ることなく連続して形成する。次に、第１
図（ｃ）に示すように半導体薄膜４と保護膜５を島状に
パターニングした後、第１図（ｄ）に示すように全面に
感光性樹脂膜６としてポジ型レジストであるシプリー社
製マイクロポジットMP1400を塗布しプリベークした後、
裏面より紫外光７を当て、ゲート電極２をマスクとして
露光し、ゲート電極２とほぼ同じ形状のパターンを形成
する。この際、半導体薄膜４は感光性樹脂膜６を露光す
るに充分な強度を持つ紫外光を通すように充分に薄くし
なければならない。本実施例で用いたａ−Si:Hの場合、
膜厚1500Å以下で充分紫外光を透過し感光性樹脂膜６を
露光することができた。また、本方法を用いるときには
ゲート電極２は感光性樹脂膜６を露光する紫外光に対し
て充分な遮光性を有していなくてはならない。本実施例
では厚さ1000ÅのCr薄膜を用いているが、マスク材料と
して充分であった。その後、第１図（ｅ）に示すよう
に、このパターンによりソース、ドレイン電極となる箇
所の保護膜５を選択的にエッチングする。しかる後、純
水で1:100に希釈した弗酸中に30秒ディップして半導体
薄膜４の表面を洗浄してから、第１図（ｆ）に示すよう
にPH3とH2のガスのガス・プラズマ中で処理した。なおP
H3のH2に対する希釈率は5000ppmで、プラズマ処理条件
は、基板温度250℃、圧力0.5Torr、処理時間10分、プラ
ズマ・パワー密度10mW/cm2である。このパワー密度はａ
−Si:H膜を形成する際に用いたものと同じであり、この
パワー密度以上のパワーでプラズマ処理したものは電界
効果トランジスターとして動作しなかった。これは、高
パワーのプラズマ処理によりａ−Si:H膜の表面が荒れた
からだと思われる。さらに引き続き、窒素雰囲気中で15
0℃、１時間加熱処理してａ−Si:H膜中に導入された不
純物を活性化する。ここで、この熱処理温度はａ−Si:H
の形成温度よりも低い温度でなければならない。この工
程でａ−Si:Hの形成温度よりも高い温度で熱処理したも
のはａ−Si:H膜の膜質が劣化してしまい電界効果トラン
ジスターとして良好な特性を示さなかった。
ジスターの製造工程を示した断面図である。まず第１図
（ａ）に示すように、透光性絶縁性基板１としてのガラ
ス基板状にCr薄膜を1000Åの厚みでスパッター法により
堆積し、通常のフォトリソグラフィ法によりパターニン
グしてゲート電極２を形成する。次に第１図（ｂ）に示
すように、ゲート絶縁膜３としてSiNx膜を、半導体薄膜
４としてａ−Si:H膜を、保護膜５としてSiNx膜をそれぞ
れ4000Å、1000Å、1000Åの厚みでグロー放電分解法に
より真空を破ることなく連続して形成する。次に、第１
図（ｃ）に示すように半導体薄膜４と保護膜５を島状に
パターニングした後、第１図（ｄ）に示すように全面に
感光性樹脂膜６としてポジ型レジストであるシプリー社
製マイクロポジットMP1400を塗布しプリベークした後、
裏面より紫外光７を当て、ゲート電極２をマスクとして
露光し、ゲート電極２とほぼ同じ形状のパターンを形成
する。この際、半導体薄膜４は感光性樹脂膜６を露光す
るに充分な強度を持つ紫外光を通すように充分に薄くし
なければならない。本実施例で用いたａ−Si:Hの場合、
膜厚1500Å以下で充分紫外光を透過し感光性樹脂膜６を
露光することができた。また、本方法を用いるときには
ゲート電極２は感光性樹脂膜６を露光する紫外光に対し
て充分な遮光性を有していなくてはならない。本実施例
では厚さ1000ÅのCr薄膜を用いているが、マスク材料と
して充分であった。その後、第１図（ｅ）に示すよう
に、このパターンによりソース、ドレイン電極となる箇
所の保護膜５を選択的にエッチングする。しかる後、純
水で1:100に希釈した弗酸中に30秒ディップして半導体
薄膜４の表面を洗浄してから、第１図（ｆ）に示すよう
にPH3とH2のガスのガス・プラズマ中で処理した。なおP
H3のH2に対する希釈率は5000ppmで、プラズマ処理条件
は、基板温度250℃、圧力0.5Torr、処理時間10分、プラ
ズマ・パワー密度10mW/cm2である。このパワー密度はａ
−Si:H膜を形成する際に用いたものと同じであり、この
パワー密度以上のパワーでプラズマ処理したものは電界
効果トランジスターとして動作しなかった。これは、高
パワーのプラズマ処理によりａ−Si:H膜の表面が荒れた
からだと思われる。さらに引き続き、窒素雰囲気中で15
0℃、１時間加熱処理してａ−Si:H膜中に導入された不
純物を活性化する。ここで、この熱処理温度はａ−Si:H
の形成温度よりも低い温度でなければならない。この工
程でａ−Si:Hの形成温度よりも高い温度で熱処理したも
のはａ−Si:H膜の膜質が劣化してしまい電界効果トラン
ジスターとして良好な特性を示さなかった。
以上のようにして不純物をドーピングした半導体薄膜4
a,4bを形成した後、全面にTiとAlをスパッター法によ
り、それぞれ1000Åと7000Åの厚みで形成して通常のフ
ォトリソグラフィ法により第１図（ｇ）に示すようにパ
ターニングしてバリアメタル8a,8bとソース、ドレイン
電極9a,9bを形成して自己整合型薄膜電界効果トランジ
スターが完成する。なお、ここでバリアメタル8a,8bと
してのTiはAlの、不純物をドーピングした半導体薄膜4
a,4b中への拡散を防止する役割を果している。以上のよ
うに本実施例によれば、コンタクト形成の際に、不純物
をドーピングした半導体薄膜を堆積する代りに、不純物
を含むガス・プラズマ中で処理し、引き続き加熱処理す
ることによりコンタクトを形成しているので、パターニ
ングが不要となるため、極めて簡単にコンタクトを形成
できる。しかも、ゲート電極とほぼ同じ形状の保護膜で
チャネル部分が保護されているので、極めて簡単に自己
整合型薄膜電界効果トランジスターを製造することがで
きる。
a,4bを形成した後、全面にTiとAlをスパッター法によ
り、それぞれ1000Åと7000Åの厚みで形成して通常のフ
ォトリソグラフィ法により第１図（ｇ）に示すようにパ
ターニングしてバリアメタル8a,8bとソース、ドレイン
電極9a,9bを形成して自己整合型薄膜電界効果トランジ
スターが完成する。なお、ここでバリアメタル8a,8bと
してのTiはAlの、不純物をドーピングした半導体薄膜4
a,4b中への拡散を防止する役割を果している。以上のよ
うに本実施例によれば、コンタクト形成の際に、不純物
をドーピングした半導体薄膜を堆積する代りに、不純物
を含むガス・プラズマ中で処理し、引き続き加熱処理す
ることによりコンタクトを形成しているので、パターニ
ングが不要となるため、極めて簡単にコンタクトを形成
できる。しかも、ゲート電極とほぼ同じ形状の保護膜で
チャネル部分が保護されているので、極めて簡単に自己
整合型薄膜電界効果トランジスターを製造することがで
きる。
なお、本実施例では保護膜としてSiNx膜を用いたが、こ
れはSiNx膜に限るものではなく、プラズマ・プロセスに
耐え、しかもプラズマにより導入される不純物を阻止す
るものであれば何でもよい。例えば感光性樹脂膜を用い
ることができる。ただし、この場合、工程としては保護
膜を堆積する必要がないので前述したものよりは簡単に
なるが、感光性樹脂膜はプラズマにより分解されるの
で、プラズマ処理条件がかなり制約されてしまう。
れはSiNx膜に限るものではなく、プラズマ・プロセスに
耐え、しかもプラズマにより導入される不純物を阻止す
るものであれば何でもよい。例えば感光性樹脂膜を用い
ることができる。ただし、この場合、工程としては保護
膜を堆積する必要がないので前述したものよりは簡単に
なるが、感光性樹脂膜はプラズマにより分解されるの
で、プラズマ処理条件がかなり制約されてしまう。
発明の効果 以上の説明から明らかなように、本発明は半導体薄膜に
コンタクトを形成する際に、保護膜を形成してプラズマ
処理をし、引き続き加熱処理をするという工程を取るた
め、不要部分に不純物がドーピングされてしまうという
ことがない。しかも、保護膜はゲート電極に対して自己
整合的に形成されているので、極めて簡単に自己整合型
薄膜電界効果トランジスターを製造することができる。
コンタクトを形成する際に、保護膜を形成してプラズマ
処理をし、引き続き加熱処理をするという工程を取るた
め、不要部分に不純物がドーピングされてしまうという
ことがない。しかも、保護膜はゲート電極に対して自己
整合的に形成されているので、極めて簡単に自己整合型
薄膜電界効果トランジスターを製造することができる。
また、導入する不純物はガスの形で用いられるので、従
来の半導体製造用の装置がそのまま利用できる上、薄膜
を堆積するわけではないので、装置のクリーニングが不
要となりスループットが向上する。
来の半導体製造用の装置がそのまま利用できる上、薄膜
を堆積するわけではないので、装置のクリーニングが不
要となりスループットが向上する。
さらに、ゲート電極に遮光性を有する材料を用いた場
合、裏面よりの露光により極めてえ簡単にゲート電極に
対して自己整合的に保護膜を形成できる。また、このゲ
ート電極は裏面から半導体薄膜に入射する光を遮光する
ライト・シールドの働きも兼ねる。
合、裏面よりの露光により極めてえ簡単にゲート電極に
対して自己整合的に保護膜を形成できる。また、このゲ
ート電極は裏面から半導体薄膜に入射する光を遮光する
ライト・シールドの働きも兼ねる。
また、本発明によれば、ドーピングする不純物を含むガ
ス・プラズマ中で処理する工程において、処理するプラ
ズマ・パワー密度は前記半導体薄膜を形成する際のプラ
ズマ・パワー密度と同等か、それよりも低いプラズマ・
パワー密度とし、ドーピングする不純物を含むガス・プ
ラズマ中で処理する工程に引き続いて所定の温度で加熱
処理する工程において、加熱温度は前記半導体薄膜の形
成温度と同等か、それよりも低い温度としたことによ
り、特性劣化を招くことがなく、自己整合型薄膜電界効
果トランジスターを作成することができる。
ス・プラズマ中で処理する工程において、処理するプラ
ズマ・パワー密度は前記半導体薄膜を形成する際のプラ
ズマ・パワー密度と同等か、それよりも低いプラズマ・
パワー密度とし、ドーピングする不純物を含むガス・プ
ラズマ中で処理する工程に引き続いて所定の温度で加熱
処理する工程において、加熱温度は前記半導体薄膜の形
成温度と同等か、それよりも低い温度としたことによ
り、特性劣化を招くことがなく、自己整合型薄膜電界効
果トランジスターを作成することができる。
第１図（ａ）〜（ｇ）は本発明の一実施例に係る薄膜電
界効果トランジスターの製造工程を示した断面図、第２
図は（ａ）〜（ｆ）は従来の自己整合型薄膜電界効果ト
ランジスターの製造工程を示した断面図である。 １……透光性絶縁性基板、２……ゲート電極、３……ゲ
ート絶縁膜、４……半導体薄膜、4a,4b……不純物をド
ーピングした半導体薄膜、５……保護膜、６……感光性
樹脂膜、７……紫外光、8a,8b……バリアメタル、9a,9b
……ソース、ドレイン電極。
界効果トランジスターの製造工程を示した断面図、第２
図は（ａ）〜（ｆ）は従来の自己整合型薄膜電界効果ト
ランジスターの製造工程を示した断面図である。 １……透光性絶縁性基板、２……ゲート電極、３……ゲ
ート絶縁膜、４……半導体薄膜、4a,4b……不純物をド
ーピングした半導体薄膜、５……保護膜、６……感光性
樹脂膜、７……紫外光、8a,8b……バリアメタル、9a,9b
……ソース、ドレイン電極。
Claims (2)
- 【請求項１】透光性絶縁性基板上にゲート電極を形成す
る工程と、少なくとも前記ゲート電極を覆うようにゲー
ト絶縁膜と非晶質シリコンよりなる半導体薄膜を形成す
る工程と、前記半導体薄膜上にプラズマ中の活性種を通
さない保護膜を前記ゲート電極に対して自己整合的に形
成する工程と、ドーピングする不純物を含むガス・プラ
ズマ中で処理する工程と、この工程に引き続いて所定の
温度で加熱処理する工程と、前記不純物がドーピングさ
れた前記半導体薄膜上にソース、ドレイン電極を形成す
る工程とを含み、ドーピングする不純物を含むガス・プ
ラズマ中で処理する工程において、処理するプラズマ・
パワー密度は前記半導体薄膜を形成する際のプラズマ・
パワー密度と同等か、それよりも低いプラズマ・パワー
密度とし、ドーピングする不純物を含むガス・プラズマ
中で処理する工程に引き続いて所定の温度で加熱処理す
る工程において、加熱温度は前記半導体薄膜の形成温度
と同等か、それよりも低い温度としたことを特徴とする
薄膜電界効果トランジスターの製造方法。 - 【請求項２】ゲート電極は遮光性を有している特許請求
の範囲第１項記載の薄膜電界効果トランジスターの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63062400A JPH07120806B2 (ja) | 1988-03-16 | 1988-03-16 | 薄膜電界効果トランジスターの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63062400A JPH07120806B2 (ja) | 1988-03-16 | 1988-03-16 | 薄膜電界効果トランジスターの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01235383A JPH01235383A (ja) | 1989-09-20 |
| JPH07120806B2 true JPH07120806B2 (ja) | 1995-12-20 |
Family
ID=13199048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63062400A Expired - Fee Related JPH07120806B2 (ja) | 1988-03-16 | 1988-03-16 | 薄膜電界効果トランジスターの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120806B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555254A (ja) * | 1991-08-27 | 1993-03-05 | Sharp Corp | 薄膜トランジスタおよびその製造方法 |
| JPH0799322A (ja) * | 1993-06-24 | 1995-04-11 | Mitsubishi Electric Corp | 薄膜トランジスタを有する半導体装置およびその製造方法 |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| JP3173926B2 (ja) | 1993-08-12 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 |
| US6579749B2 (en) | 1998-11-17 | 2003-06-17 | Nec Corporation | Fabrication method and fabrication apparatus for thin film transistor |
| US8129098B2 (en) * | 2007-11-20 | 2012-03-06 | Eastman Kodak Company | Colored mask combined with selective area deposition |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171160A (ja) * | 1986-01-22 | 1987-07-28 | Sharp Corp | 薄膜トランジスタ |
| JPS62205664A (ja) * | 1986-03-06 | 1987-09-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
-
1988
- 1988-03-16 JP JP63062400A patent/JPH07120806B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01235383A (ja) | 1989-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |