JPH01235383A - 薄膜電界効果トランジスターの製造方法 - Google Patents
薄膜電界効果トランジスターの製造方法Info
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- JPH01235383A JPH01235383A JP6240088A JP6240088A JPH01235383A JP H01235383 A JPH01235383 A JP H01235383A JP 6240088 A JP6240088 A JP 6240088A JP 6240088 A JP6240088 A JP 6240088A JP H01235383 A JPH01235383 A JP H01235383A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、液晶表示デバイス用アクティブ・マトリクス
基板に用いることが出来る薄膜電界効果トランジスター
の製造方法に関するもので、特に自己整合型薄膜電界効
果トランジスターの製造方法に関するものである。
基板に用いることが出来る薄膜電界効果トランジスター
の製造方法に関するもので、特に自己整合型薄膜電界効
果トランジスターの製造方法に関するものである。
従来の技術
近年、液晶デイスプレィ用アクティブ・マド・リクス基
板に用いられる薄膜電界効果トランジスタ−の研究開発
が盛んとなっている。特に、高性能化とマスク枚数を減
らすという両面から自己整合型薄膜電界効果トランジス
ターが盛んに研究されている。
板に用いられる薄膜電界効果トランジスタ−の研究開発
が盛んとなっている。特に、高性能化とマスク枚数を減
らすという両面から自己整合型薄膜電界効果トランジス
ターが盛んに研究されている。
以下、図面を参照しながら従来の自己整合型薄膜電界効
果トランジスターの製造工程について説明する。第２図
は従来の自己整合型薄膜電界効果トランジスターの製造
工程を示した断面図である（用井他；電子通信学会技報
ｖｏｌ 、ｓ３ ＣＰＭ８３−４８ 、ｐ４７．１９８
３ ）。まず第２図（２Ｌ）に示すように、透光性絶縁
性基板１としてのコーニング７ｏ６９ガラス基板上にＮ
ｉＣｒ１７００への厚みで堆積してゲート電極２を形成
する。その後第２図（ｂ）に示すように、ゲート絶縁膜
３として５１ｏ２’（Ｈ３０００人の厚みで、半導体薄
膜４として＆−３ｉ ： Ｈを１０００人の厚みで、保
護膜５としてＳ１０□ ｉ’３０００人の厚みで、それ
ぞれグロー放電分解法により真空全波らず連続して形成
する。
果トランジスターの製造工程について説明する。第２図
は従来の自己整合型薄膜電界効果トランジスターの製造
工程を示した断面図である（用井他；電子通信学会技報
ｖｏｌ 、ｓ３ ＣＰＭ８３−４８ 、ｐ４７．１９８
３ ）。まず第２図（２Ｌ）に示すように、透光性絶縁
性基板１としてのコーニング７ｏ６９ガラス基板上にＮ
ｉＣｒ１７００への厚みで堆積してゲート電極２を形成
する。その後第２図（ｂ）に示すように、ゲート絶縁膜
３として５１ｏ２’（Ｈ３０００人の厚みで、半導体薄
膜４として＆−３ｉ ： Ｈを１０００人の厚みで、保
護膜５としてＳ１０□ ｉ’３０００人の厚みで、それ
ぞれグロー放電分解法により真空全波らず連続して形成
する。
次に、第２図（０）に示すように、保護膜５上に感光性
樹脂膜６としてムＺフォトレジストを塗布し、ゲート電
極２をフォトマスクとして裏面から露光を行い、自己整
合したパターンを形成した後、第２図（ｄ）に示すよう
に、このパターンによりソース。
樹脂膜６としてムＺフォトレジストを塗布し、ゲート電
極２をフォトマスクとして裏面から露光を行い、自己整
合したパターンを形成した後、第２図（ｄ）に示すよう
に、このパターンによりソース。
ドレインとなる箇所の保護膜５を選択的にエツチングす
る。その後、第２図（ｅ）に示すように不純物をドーピ
ングした半導体薄膜４ａ、ａｂとして基板温度１２０℃
でｎ＋ａ−３ｉ：Ｈを３００人の厚みでグロー放軍法に
より堆積し、その上部にソース、ドレイン電極９ａ、ｇ
ｂとしてＮｉＣｒを１０００人の厚みで真空蒸着する。
る。その後、第２図（ｅ）に示すように不純物をドーピ
ングした半導体薄膜４ａ、ａｂとして基板温度１２０℃
でｎ＋ａ−３ｉ：Ｈを３００人の厚みでグロー放軍法に
より堆積し、その上部にソース、ドレイン電極９ａ、ｇ
ｂとしてＮｉＣｒを１０００人の厚みで真空蒸着する。
最後に第２図（０に示すようにリフトオフによりソース
、ドレイン電極９ａ、９ｂｉ形成して自己整合型薄膜電
界効果トランジスターが完成する。
、ドレイン電極９ａ、９ｂｉ形成して自己整合型薄膜電
界効果トランジスターが完成する。
発明が解決しようとする課題
しかしながら上記のような製造方法においては、リフト
オフを用いた工程であるので、大面積に均一に薄膜電界
効果トランジスターを集積することは困難であるという
問題点を有している。さらに、１＋ａ−３ｉ：Ｈとａ−
３ｉ：Ｈの界面特性を良好にするためにも、また、ｎ−
１−ａ−３ｉ：Ｈの膜質を良くするためにもｎ−）ａ−
３ｉ：Ｈは高温で堆積したいが、リフトオフ法を用いて
パターニングするためｎ＋ａ−３ｉＨＨの堆積温度は最
高でも１５０℃程度の比較的低温に抑えなければならな
かった。
オフを用いた工程であるので、大面積に均一に薄膜電界
効果トランジスターを集積することは困難であるという
問題点を有している。さらに、１＋ａ−３ｉ：Ｈとａ−
３ｉ：Ｈの界面特性を良好にするためにも、また、ｎ−
１−ａ−３ｉ：Ｈの膜質を良くするためにもｎ−）ａ−
３ｉ：Ｈは高温で堆積したいが、リフトオフ法を用いて
パターニングするためｎ＋ａ−３ｉＨＨの堆積温度は最
高でも１５０℃程度の比較的低温に抑えなければならな
かった。
本発明は上記問題点に鑑み、コンタクト形成にリフトオ
フ工程を用いないで自己整合薄膜電界効果トランジスタ
ーを製造することを可能とする薄膜電界効果トランジス
ターの製造方法ｋＷ供するものである。
フ工程を用いないで自己整合薄膜電界効果トランジスタ
ーを製造することを可能とする薄膜電界効果トランジス
ターの製造方法ｋＷ供するものである。
課題を解決するための手段
上記問題点を解決するために、本発明の薄膜電界効果ト
ランジスターの製造方法は、透光性絶縁性基板上にゲー
ト電極を形成し、少なくともゲート電極を覆うようにゲ
ート絶縁膜と半導体薄膜を形成し、半導体薄膜上にプラ
ズマ中の活性種を通さない保護膜をゲー）１１極に対し
て自己整合的に形成した後、半導体薄膜をドーピングす
る不純物を含むガス・プラズマ中で処理し、引き続き所
定の温度で加熱処理し、最後に不純物をドーピングした
半導体薄膜上にソース、ドレイン電極を形成する工程よ
りなるものである。
ランジスターの製造方法は、透光性絶縁性基板上にゲー
ト電極を形成し、少なくともゲート電極を覆うようにゲ
ート絶縁膜と半導体薄膜を形成し、半導体薄膜上にプラ
ズマ中の活性種を通さない保護膜をゲー）１１極に対し
て自己整合的に形成した後、半導体薄膜をドーピングす
る不純物を含むガス・プラズマ中で処理し、引き続き所
定の温度で加熱処理し、最後に不純物をドーピングした
半導体薄膜上にソース、ドレイン電極を形成する工程よ
りなるものである。
作用
本発明は、上記した製造方法によって、 ｎ＋ａ−５ｉ
：Ｈを堆積することなく、コンタクトを形成することが
できるため、リフトオフ等のバターニングは必要ない。
：Ｈを堆積することなく、コンタクトを形成することが
できるため、リフトオフ等のバターニングは必要ない。
このため、自己整合型薄膜電界効果トランジスターを容
易に作成することができる。
易に作成することができる。
また、製造工程中にリフトオフ法のような大面積プロセ
スに導入できないプロセスがないため、大面積に均一に
薄膜電界効果トランジスターを形成することができる。
スに導入できないプロセスがないため、大面積に均一に
薄膜電界効果トランジスターを形成することができる。
実施例
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は、本発明の一実施例に係る薄膜電界効果トラン
ジスターの製造工程を示した断面図である。まず第１図
（ａｌに示すように、透光性絶縁性基板１としてのガラ
ス基板上にｃｒ薄膜を１００．０人の厚みでスパッター
法により堆積し、通常のフォトリングラフィ法によりパ
ターニングしてゲート電極２を形成する。次に第１図（
ｂ）に示すように、ゲート絶縁膜３としてＳｉＮｘ膜を
、半導体薄膜４としてａ−３ｉ：Ｈ膜を、保護膜６とし
てＳｉＮｘ膜をそれぞれ４０００人、１ｏｏｏ人、１０
００Ａの厚みでグロー放電分解法により真空を破ること
なく連続して形成する。次に、第１図（Ｃ）に示すよう
に半導体薄膜４と保護膜６を島状にパターニングした後
、第１図（ｄ）に示すように全面に感光性樹脂膜６とし
てポジ型レジストであるシブリー社製マイクロポジット
ＭＰ１４００’に塗布しプリベークした後、裏面より紫
外光７を当て、ゲート電極２をマスクとして露光し、ゲ
ート電極２とほぼ同じ形状のパターンを形成する。この
際、半導体薄膜４は感光性樹脂膜６を露光するに充分な
強度を持つ紫外光を通すように充分に薄くなければなら
ない。本実施例で用いたａ−３ｉ：Ｈの場合、膜厚１５
０ｏÅ以下で充分紫外光を透過し感光性樹脂膜６を露光
することができた。また１本方法を用いるときにはゲー
ト電極２は感光性樹脂膜６を露光する紫外光に対して充
分な遮光性を有してｚｌくてはならない。本実施例では
厚さ１０００人のＯｒ薄膜を用いているが、マスク材料
として充分であった。その後、第１図（ｅ＞に示すよう
に、このパターンによりソース、ドレイン電極となる箇
所の保護膜５を選択的にエツチングする。しかる後、純
粋で１：１００に希釈した弗酸中に３０秒デイツプして
半導体薄膜４の表面を洗浄してから、第１図ｒに示すよ
うにＰＨ５とＨ２ガスのガス・プラズマ中で処理した。
ジスターの製造工程を示した断面図である。まず第１図
（ａｌに示すように、透光性絶縁性基板１としてのガラ
ス基板上にｃｒ薄膜を１００．０人の厚みでスパッター
法により堆積し、通常のフォトリングラフィ法によりパ
ターニングしてゲート電極２を形成する。次に第１図（
ｂ）に示すように、ゲート絶縁膜３としてＳｉＮｘ膜を
、半導体薄膜４としてａ−３ｉ：Ｈ膜を、保護膜６とし
てＳｉＮｘ膜をそれぞれ４０００人、１ｏｏｏ人、１０
００Ａの厚みでグロー放電分解法により真空を破ること
なく連続して形成する。次に、第１図（Ｃ）に示すよう
に半導体薄膜４と保護膜６を島状にパターニングした後
、第１図（ｄ）に示すように全面に感光性樹脂膜６とし
てポジ型レジストであるシブリー社製マイクロポジット
ＭＰ１４００’に塗布しプリベークした後、裏面より紫
外光７を当て、ゲート電極２をマスクとして露光し、ゲ
ート電極２とほぼ同じ形状のパターンを形成する。この
際、半導体薄膜４は感光性樹脂膜６を露光するに充分な
強度を持つ紫外光を通すように充分に薄くなければなら
ない。本実施例で用いたａ−３ｉ：Ｈの場合、膜厚１５
０ｏÅ以下で充分紫外光を透過し感光性樹脂膜６を露光
することができた。また１本方法を用いるときにはゲー
ト電極２は感光性樹脂膜６を露光する紫外光に対して充
分な遮光性を有してｚｌくてはならない。本実施例では
厚さ１０００人のＯｒ薄膜を用いているが、マスク材料
として充分であった。その後、第１図（ｅ＞に示すよう
に、このパターンによりソース、ドレイン電極となる箇
所の保護膜５を選択的にエツチングする。しかる後、純
粋で１：１００に希釈した弗酸中に３０秒デイツプして
半導体薄膜４の表面を洗浄してから、第１図ｒに示すよ
うにＰＨ５とＨ２ガスのガス・プラズマ中で処理した。
なおＰＨ，のＨ２に対する希釈率はｓｏｏｏｐｐｍで、
プラズマ処理条件は、基板温度２５０℃、圧力０．５Ｔ
ｏｒｒ、処理時間１０分、プラズマ・パワー密度” ”
／ｃｒＡである。このパワー密度はａ−８ｉ：Ｈ膜を形
成する際に用いたものと同じであり、このパワー密度以
上のパワーでプラズマ処理したものは電界効果トランジ
スターとして動作しなかった。これは、高パワーのプラ
ズマ処理によりａ−３ｉ：Ｈ膜の表面が荒れたからだと
思われる。さらに引き続き、窒素雰囲気・中で１５０℃
、１時間加熱処理してａ−３ｉ：Ｈ膜中に導入された不
純物を活性化する。ここで。
プラズマ処理条件は、基板温度２５０℃、圧力０．５Ｔ
ｏｒｒ、処理時間１０分、プラズマ・パワー密度” ”
／ｃｒＡである。このパワー密度はａ−８ｉ：Ｈ膜を形
成する際に用いたものと同じであり、このパワー密度以
上のパワーでプラズマ処理したものは電界効果トランジ
スターとして動作しなかった。これは、高パワーのプラ
ズマ処理によりａ−３ｉ：Ｈ膜の表面が荒れたからだと
思われる。さらに引き続き、窒素雰囲気・中で１５０℃
、１時間加熱処理してａ−３ｉ：Ｈ膜中に導入された不
純物を活性化する。ここで。
この熱処理温度は２Ｌ−３ｉ：Ｈの形成温度よりも低い
温度でなければならない。この工程でａ−３ｉ ： Ｈ
の形成温度よりも高い温度で熱処理したものはａ−８ｉ
：Ｈ膜の膜質が劣化してし壕い電界効果トランジスター
として良好な特性を示さなかった。
温度でなければならない。この工程でａ−３ｉ ： Ｈ
の形成温度よりも高い温度で熱処理したものはａ−８ｉ
：Ｈ膜の膜質が劣化してし壕い電界効果トランジスター
として良好な特性を示さなかった。
以上のようにして不純物をドーピングした半導体薄膜４
ａ、４ｂを形成した後、全面にＴｉとムｌをスパッター
法により、それぞれ１０００人と７０００人の厚みで形
成して通常のフォトリングラフィ法により第１図（ｇ）
に示すようにバターニングしてバリアメタルｓａ、ａｂ
とソース、ドレイン電極９ａ、９ｂを形成して自己整合
型薄膜電界効果トランジスターが完成する。なお、ここ
でバリアメタル８ａ、８ｂとしてのＴｉはムｌの、不純
物をドーピングした半導体薄膜ムａ、４ｂ中への拡散を
防止する役割を果している。以上のように本実施例によ
れば、コンタクト形成の際に、不純物をドーピングした
半導体薄膜を堆積する代りに、不純物を含むガス・プラ
ズマ中で処理し、引き続き加熱処理することによりコン
タクトを形成しているので、バターニングが不要となる
ため、極めて簡単にコンタクト形成できる。しかも、ゲ
ート電極とほぼ同じ形状の保護膜でチャネル部分が保護
されているので、極めて簡単に自己整合型薄膜電界効果
トランジスターを製造することができる。
ａ、４ｂを形成した後、全面にＴｉとムｌをスパッター
法により、それぞれ１０００人と７０００人の厚みで形
成して通常のフォトリングラフィ法により第１図（ｇ）
に示すようにバターニングしてバリアメタルｓａ、ａｂ
とソース、ドレイン電極９ａ、９ｂを形成して自己整合
型薄膜電界効果トランジスターが完成する。なお、ここ
でバリアメタル８ａ、８ｂとしてのＴｉはムｌの、不純
物をドーピングした半導体薄膜ムａ、４ｂ中への拡散を
防止する役割を果している。以上のように本実施例によ
れば、コンタクト形成の際に、不純物をドーピングした
半導体薄膜を堆積する代りに、不純物を含むガス・プラ
ズマ中で処理し、引き続き加熱処理することによりコン
タクトを形成しているので、バターニングが不要となる
ため、極めて簡単にコンタクト形成できる。しかも、ゲ
ート電極とほぼ同じ形状の保護膜でチャネル部分が保護
されているので、極めて簡単に自己整合型薄膜電界効果
トランジスターを製造することができる。
なお、本実施例では保護膜としてＳｉＮｘ膜を用いたが
、これはＳｉＮｘ膜に限るものではなく、プラズマ・プ
ロセスに耐え、しかもプラズマにより導入される不純物
を阻止するものであれば何でもよい。例えば感光性樹脂
膜を用いることができる。
、これはＳｉＮｘ膜に限るものではなく、プラズマ・プ
ロセスに耐え、しかもプラズマにより導入される不純物
を阻止するものであれば何でもよい。例えば感光性樹脂
膜を用いることができる。
ただし、この場合、工程としては保護膜を堆積する必要
がないので前述したものよりは簡単になるが、感光性樹
脂膜はプラズマにより分解されるので、プラズマ処理条
件がかなり制約されてしまう。
がないので前述したものよりは簡単になるが、感光性樹
脂膜はプラズマにより分解されるので、プラズマ処理条
件がかなり制約されてしまう。
発明の効果
以上の説明から明らかなように、本発明は半導体薄摸に
コンタクトを形成する際に、保護膜を形成してプラズマ
処理をし、引き続き加熱処理をするという工程全取るた
め、不要部分に不純物がドーピングされてしまうという
ことがない。しかも。
コンタクトを形成する際に、保護膜を形成してプラズマ
処理をし、引き続き加熱処理をするという工程全取るた
め、不要部分に不純物がドーピングされてしまうという
ことがない。しかも。
保護膜はゲート電極に対して自己整合的に形成されてい
るので、極めて簡単に自己整合型薄膜電界効果トランジ
スターを製造することができる。
るので、極めて簡単に自己整合型薄膜電界効果トランジ
スターを製造することができる。
また、導入する不純物はガスの形で用いられるので、従
来の半導体製造用の装置がそのまま利用できる上、薄膜
を堆積するわけではないので、装置のクリーニングが不
要となりスループットが向上する。
来の半導体製造用の装置がそのまま利用できる上、薄膜
を堆積するわけではないので、装置のクリーニングが不
要となりスループットが向上する。
さらに、ゲート−，７ｇ−極に遮光性を有する材料を用
いた場合、裏面よりの露光により極めて簡単にゲート電
極に対して自己整合的に保護膜全形成できる。また、こ
のゲート電極は裏面から半導体薄膜に入射する光を遮光
するライト・ンールドの働きも兼ねる。
いた場合、裏面よりの露光により極めて簡単にゲート電
極に対して自己整合的に保護膜全形成できる。また、こ
のゲート電極は裏面から半導体薄膜に入射する光を遮光
するライト・ンールドの働きも兼ねる。
第１図（＆）〜（ｇ）は本発明の一実施例に係る薄膜電
界効果トランジスターの製造工程を示した断面図。 第２図（ａ）〜（ｆ）は従来の自己整合型薄膜電界効果
トランジスターの製造工程を示した断面図である。 １・・・・・・透光性絶縁性基板、２・・・・・・ゲー
ト電極。 ３・・・・・・ゲート絶縁膜、４・・・・・・半導体薄
膜、４２Ｌ。 ４ｂ・・・・・不純物をドーピングした半導体薄膜、６
・・・・・・保護膜、６・・・・・・感光性樹脂膜、７
・・・・・・紫外光、ａａ、ｓｂ・・・・・バリアメタ
ル、ｇａ、ｇｂ・・・・・・ソース、ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １−一一退大眉１９象比爪氏 ２−−−ゲート鵞口火 ３−−一ゲート絶狩Ｕ罠 ４−−＝半傳ｉ午島展 ４α４ｂ−一一イ遼Ｗ向をドーピングしに楕体薄衷 ５−−一国良す良 ６−−−志Ｔ：、往衛脂豫 ７−−−紫タト漬ｔ 第２図 第２図
界効果トランジスターの製造工程を示した断面図。 第２図（ａ）〜（ｆ）は従来の自己整合型薄膜電界効果
トランジスターの製造工程を示した断面図である。 １・・・・・・透光性絶縁性基板、２・・・・・・ゲー
ト電極。 ３・・・・・・ゲート絶縁膜、４・・・・・・半導体薄
膜、４２Ｌ。 ４ｂ・・・・・不純物をドーピングした半導体薄膜、６
・・・・・・保護膜、６・・・・・・感光性樹脂膜、７
・・・・・・紫外光、ａａ、ｓｂ・・・・・バリアメタ
ル、ｇａ、ｇｂ・・・・・・ソース、ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １−一一退大眉１９象比爪氏 ２−−−ゲート鵞口火 ３−−一ゲート絶狩Ｕ罠 ４−−＝半傳ｉ午島展 ４α４ｂ−一一イ遼Ｗ向をドーピングしに楕体薄衷 ５−−一国良す良 ６−−−志Ｔ：、往衛脂豫 ７−−−紫タト漬ｔ 第２図 第２図
Claims (4)
- （１）透光性絶縁性基板上にゲート電極を形成する工程
と、少なくとも前記ゲート電極を覆うようにゲート絶縁
膜と半導体薄膜を形成する工程と、前記半導体薄膜上に
プラズマ中の活性種を通さない保護膜を前記ゲート電極
に対して自己整合的に形成する工程と、ドーピングする
不純物を含むガス・プラズマ中で処理する工程と、引き
続き所定の温度で加熱処理する工程と、前記不純物がド
ーピングされた前記半導体薄膜上にソース、ドレイン電
極を形成する工程とを含む薄膜電界効果トランジスター
の製造方法。 - （２）ドーピングする不純物を含むガス・プラズマ中で
処理する工程において、処理するプラズマ・パワー密度
は前記半導体薄膜を形成する際のプラズマ・パワー密度
と同等か、それよりも低いパワー密度である特許請求の
範囲第１項記載の薄膜電界効果トランジスターの製造方
法。 - （３）ドーピングする不純物を含むガス・プラズマ中で
処理する工程に引き続いて、所定の温度で加熱処理する
工程において、加熱温度は前記半導体薄膜の形成温度と
同等か、それよりも低い温度である特許請求の範囲第１
項記載の薄膜電界効果トランジスターの製造方法。 - （４）ゲート電極は遮光性を有している特許請求の範囲
第１項記載の薄膜電界効果トランジスターの製造方法。
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|---|---|---|---|
| JP63062400A JPH07120806B2 (ja) | 1988-03-16 | 1988-03-16 | 薄膜電界効果トランジスターの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63062400A JPH07120806B2 (ja) | 1988-03-16 | 1988-03-16 | 薄膜電界効果トランジスターの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01235383A true JPH01235383A (ja) | 1989-09-20 |
| JPH07120806B2 JPH07120806B2 (ja) | 1995-12-20 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63062400A Expired - Fee Related JPH07120806B2 (ja) | 1988-03-16 | 1988-03-16 | 薄膜電界効果トランジスターの製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JPH07120806B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555254A (ja) * | 1991-08-27 | 1993-03-05 | Sharp Corp | 薄膜トランジスタおよびその製造方法 |
| US5536951A (en) * | 1993-06-24 | 1996-07-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having thin film transistor with diffusion preventing layer |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6500703B1 (en) | 1993-08-12 | 2002-12-31 | Semicondcutor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6579749B2 (en) | 1998-11-17 | 2003-06-17 | Nec Corporation | Fabrication method and fabrication apparatus for thin film transistor |
| JP2011505589A (ja) * | 2007-11-20 | 2011-02-24 | イーストマン コダック カンパニー | 選択的領域堆積と組み合わせて着色マスクを使用する方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171160A (ja) * | 1986-01-22 | 1987-07-28 | Sharp Corp | 薄膜トランジスタ |
| JPS62205664A (ja) * | 1986-03-06 | 1987-09-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
-
1988
- 1988-03-16 JP JP63062400A patent/JPH07120806B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171160A (ja) * | 1986-01-22 | 1987-07-28 | Sharp Corp | 薄膜トランジスタ |
| JPS62205664A (ja) * | 1986-03-06 | 1987-09-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555254A (ja) * | 1991-08-27 | 1993-03-05 | Sharp Corp | 薄膜トランジスタおよびその製造方法 |
| US5536951A (en) * | 1993-06-24 | 1996-07-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having thin film transistor with diffusion preventing layer |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6437366B1 (en) | 1993-08-12 | 2002-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6500703B1 (en) | 1993-08-12 | 2002-12-31 | Semicondcutor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US7381598B2 (en) | 1993-08-12 | 2008-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6579749B2 (en) | 1998-11-17 | 2003-06-17 | Nec Corporation | Fabrication method and fabrication apparatus for thin film transistor |
| JP2011505589A (ja) * | 2007-11-20 | 2011-02-24 | イーストマン コダック カンパニー | 選択的領域堆積と組み合わせて着色マスクを使用する方法 |
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| JPH07120806B2 (ja) | 1995-12-20 |
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