JPH10223913A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH10223913A JPH10223913A JP10065894A JP6589498A JPH10223913A JP H10223913 A JPH10223913 A JP H10223913A JP 10065894 A JP10065894 A JP 10065894A JP 6589498 A JP6589498 A JP 6589498A JP H10223913 A JPH10223913 A JP H10223913A
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- silicon film
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Abstract
(57)【要約】
【課題】 良好なトランジスタ特性を有する薄膜半導体
装置の製造方法を提供する。 【解決手段】 チャネルの厚さが５００オングストロー
ム以下でありゲート絶縁膜が２層からなり、チャネルに
近いゲート絶縁膜の屈折率が電極に近いゲート絶縁膜の
屈折率よりも大きいことを特徴とする。
装置の製造方法を提供する。 【解決手段】 チャネルの厚さが５００オングストロー
ム以下でありゲート絶縁膜が２層からなり、チャネルに
近いゲート絶縁膜の屈折率が電極に近いゲート絶縁膜の
屈折率よりも大きいことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリックス
液晶ディスプレイ等に応用される薄膜トランジスタや三
次元ＬＳＩデバイスなど、絶縁性物質上に作成される薄
膜半導体装置と、その製造方法及びシリコン膜に関する
もので有り、詳しくは製造工程の最高温度が６００℃程
度以下の低温プロセスで形成する薄膜半導体装置の製造
方法に関する。
液晶ディスプレイ等に応用される薄膜トランジスタや三
次元ＬＳＩデバイスなど、絶縁性物質上に作成される薄
膜半導体装置と、その製造方法及びシリコン膜に関する
もので有り、詳しくは製造工程の最高温度が６００℃程
度以下の低温プロセスで形成する薄膜半導体装置の製造
方法に関する。
【０００２】
【従来の技術】近年、液晶ディスプレイの大画面化、高
解像度化に伴い、その駆動方式は単純マトリックス方式
からアクティブマトリックス方式へ移行し、大容量の情
報を表示出来るように成りつつ有る。アクティブマトリ
ックス方式は数十万を越える画素を有する液晶ディスプ
レイが可能で有り、各画素毎にスイッチングトランジス
タを形成するもので有る。各種液晶ディスプレイの基板
としては、透過型ディスプレイを可能ならしめる溶融石
英板やガラスなどの透明絶縁基板が使用されている。
解像度化に伴い、その駆動方式は単純マトリックス方式
からアクティブマトリックス方式へ移行し、大容量の情
報を表示出来るように成りつつ有る。アクティブマトリ
ックス方式は数十万を越える画素を有する液晶ディスプ
レイが可能で有り、各画素毎にスイッチングトランジス
タを形成するもので有る。各種液晶ディスプレイの基板
としては、透過型ディスプレイを可能ならしめる溶融石
英板やガラスなどの透明絶縁基板が使用されている。
【０００３】しかしながら、表示画面の拡大化や低価格
化を進める場合には絶縁基板として安価な通常ガラスを
使用するのが必要不可欠で有る。従って、この経済性を
維持して尚、アクティブマトリックス方式の液晶ディス
プレイを動作させる薄膜トランジスタを安価なガラス基
板上に安定した性能で形成する事が可能な技術が望まれ
ていた。
化を進める場合には絶縁基板として安価な通常ガラスを
使用するのが必要不可欠で有る。従って、この経済性を
維持して尚、アクティブマトリックス方式の液晶ディス
プレイを動作させる薄膜トランジスタを安価なガラス基
板上に安定した性能で形成する事が可能な技術が望まれ
ていた。
【０００４】薄膜トランジスタのチャンネル部半導体層
としては、通常アモルファス・シリコンや多結晶シリコ
ンが用いられているが、駆動回路迄一体化して薄膜トラ
ンジスタで形成しようとする場合には動作速度の速い多
結晶シリコンが有利である。
としては、通常アモルファス・シリコンや多結晶シリコ
ンが用いられているが、駆動回路迄一体化して薄膜トラ
ンジスタで形成しようとする場合には動作速度の速い多
結晶シリコンが有利である。
【０００５】従来この様な薄膜トランジスタを作成する
場合、チャンネル部シリコン層を形成した後、ゲート絶
縁層を形成するには基板を酸素（Ｏ２）、笑気ガス（Ｎ
２Ｏ）、水蒸気（Ｈ２Ｏ）などを含む酸化性雰囲気下に
挿入し、その温度を８００℃から１１００℃程度の高温
としてチャンネル部シリコン層の一部を酸化し、ゲート
絶縁層を形成する熱酸化法が用いられていた。一方、多
結晶シリコンを用いた薄膜半導体装置を安価な通常ガラ
ス基板の使用に耐え得る６００℃程度以下の工程最高温
度で作成するのに種々の方法が試みられている。例え
ば、チャンネル部半導体層を減圧気相化学堆積法（ＬＰ
ＣＶＤ法）で形成した後、ゲート絶縁膜を電子サイクロ
トロン共鳴プラズマＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）
に依り形成し、更に水素プラズマ照射などの水素化処理
を施す方法。或いはチャンネル部半導体層にアモルファ
ス・シリコン薄膜を堆積し、その後６００℃、２４時間
程度の熱処理を施し、次に常圧気相化学堆積法（ＡＰＣ
ＶＤ法）にてゲート絶縁膜を形成し、水素化処理を行う
方法などが有る。（Ｊａｐａｎｅｓｅ Ｊ， Ａｐｐ
ｌ，Ｐｈｙｓ，３０Ｌ ８４ ’９１）
場合、チャンネル部シリコン層を形成した後、ゲート絶
縁層を形成するには基板を酸素（Ｏ２）、笑気ガス（Ｎ
２Ｏ）、水蒸気（Ｈ２Ｏ）などを含む酸化性雰囲気下に
挿入し、その温度を８００℃から１１００℃程度の高温
としてチャンネル部シリコン層の一部を酸化し、ゲート
絶縁層を形成する熱酸化法が用いられていた。一方、多
結晶シリコンを用いた薄膜半導体装置を安価な通常ガラ
ス基板の使用に耐え得る６００℃程度以下の工程最高温
度で作成するのに種々の方法が試みられている。例え
ば、チャンネル部半導体層を減圧気相化学堆積法（ＬＰ
ＣＶＤ法）で形成した後、ゲート絶縁膜を電子サイクロ
トロン共鳴プラズマＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）
に依り形成し、更に水素プラズマ照射などの水素化処理
を施す方法。或いはチャンネル部半導体層にアモルファ
ス・シリコン薄膜を堆積し、その後６００℃、２４時間
程度の熱処理を施し、次に常圧気相化学堆積法（ＡＰＣ
ＶＤ法）にてゲート絶縁膜を形成し、水素化処理を行う
方法などが有る。（Ｊａｐａｎｅｓｅ Ｊ， Ａｐｐ
ｌ，Ｐｈｙｓ，３０Ｌ ８４ ’９１）
【０００６】
【発明が解決しようとする課題】しかしながら、先に述
べた従来の方法に於いては、数多くの問題が指摘されて
いる。まず第一に熱酸化法に依るＳｉＯ２膜の形成で
は、その形成に少なくとも８００℃以上の高温熱処理が
伴う為、酸化膜より下部に位置する薄膜層や基板などの
耐熱性が問題となる。例えば大面積液晶ディスプレイの
スイッチング・トランジスタを作成する場合、基板とし
ては非常に高価な溶融石英板以外はこの様な高温に耐え
得ない。又、三次元ＬＳＩ素子に於いても下層部トラン
ジスタが高温で劣化する為、この熱酸化法は事実上使用
不可能となっている。
べた従来の方法に於いては、数多くの問題が指摘されて
いる。まず第一に熱酸化法に依るＳｉＯ２膜の形成で
は、その形成に少なくとも８００℃以上の高温熱処理が
伴う為、酸化膜より下部に位置する薄膜層や基板などの
耐熱性が問題となる。例えば大面積液晶ディスプレイの
スイッチング・トランジスタを作成する場合、基板とし
ては非常に高価な溶融石英板以外はこの様な高温に耐え
得ない。又、三次元ＬＳＩ素子に於いても下層部トラン
ジスタが高温で劣化する為、この熱酸化法は事実上使用
不可能となっている。
【０００７】次にチャンネル部半導体層をＬＰＣＶＤ法
で形成し、ゲート絶縁膜をＥＣＲ−ＰＥＣＶＤ法に依り
形成し、更に水素プラズマ処理を行う方法に於いては移
動度が４〜５cm2 ／Ｖ．ｓｅｃと低く、薄膜半導体装置
として未だ不十分で有る。加えて薄膜半導体装置の特性
を向上させる為に行われている水素化処理に依り、薄膜
半導体装置を構成する各種薄膜の一部がエッチングされ
て沢山有る薄膜半導体装置の幾つかが破壊されて仕舞う
と言った問題が有る。又、チャンネル部半導体層にアモ
ルファス・シリコン薄膜を堆積し、その後６００℃程度
の熱処理を施し、ＡＰＣＶＤ法にてゲート絶縁膜を形成
し、更に水素プラズマ照射等の水素化処理を行う方法に
於いては、界面捕獲準位が１０12程度と大きく、又デプ
レッション型の半導体装置特性を示すなど、薄膜半導体
装置として未だ不十分で有る。又、先と同様矢張水素化
処理に伴う問題が残り、大面積に均一に且つ安定的に薄
膜半導体装置を作成する事が出来なかった。
で形成し、ゲート絶縁膜をＥＣＲ−ＰＥＣＶＤ法に依り
形成し、更に水素プラズマ処理を行う方法に於いては移
動度が４〜５cm2 ／Ｖ．ｓｅｃと低く、薄膜半導体装置
として未だ不十分で有る。加えて薄膜半導体装置の特性
を向上させる為に行われている水素化処理に依り、薄膜
半導体装置を構成する各種薄膜の一部がエッチングされ
て沢山有る薄膜半導体装置の幾つかが破壊されて仕舞う
と言った問題が有る。又、チャンネル部半導体層にアモ
ルファス・シリコン薄膜を堆積し、その後６００℃程度
の熱処理を施し、ＡＰＣＶＤ法にてゲート絶縁膜を形成
し、更に水素プラズマ照射等の水素化処理を行う方法に
於いては、界面捕獲準位が１０12程度と大きく、又デプ
レッション型の半導体装置特性を示すなど、薄膜半導体
装置として未だ不十分で有る。又、先と同様矢張水素化
処理に伴う問題が残り、大面積に均一に且つ安定的に薄
膜半導体装置を作成する事が出来なかった。
【０００８】従って、薄膜半導体装置としては移動度が
大きく、同時に清浄ＭＯＳ界面を有して界面捕獲準位が
低く、且つデプレッションを呈さぬ物が求められて居
り、しかもこうした薄膜半導体装置を作成する工程で水
素化処理の必要が無く、先述の如き良好な薄膜半導体装
置を大面積に均一且つ安定的に作成する製造方法が求め
られていた。
大きく、同時に清浄ＭＯＳ界面を有して界面捕獲準位が
低く、且つデプレッションを呈さぬ物が求められて居
り、しかもこうした薄膜半導体装置を作成する工程で水
素化処理の必要が無く、先述の如き良好な薄膜半導体装
置を大面積に均一且つ安定的に作成する製造方法が求め
られていた。
【０００９】本発明は上記の事情に鑑みてなされた物
で、その目的とする所はＭＩＳ型薄膜半導体装置に於い
て、工程最高温度が６００℃程度以下と言う低温工程で
良好な半導体装置特性を有する薄膜半導体装置と、この
様な薄膜半導体装置を大面積に渡り均一且つ安定的に製
造する方法を提供する事に有る。
で、その目的とする所はＭＩＳ型薄膜半導体装置に於い
て、工程最高温度が６００℃程度以下と言う低温工程で
良好な半導体装置特性を有する薄膜半導体装置と、この
様な薄膜半導体装置を大面積に渡り均一且つ安定的に製
造する方法を提供する事に有る。
【００１０】
【課題を解決するための手段】上記目的は、少なくとも
表面が絶縁性物質で有る基板の一方面上にチャンネル部
シリコン膜半導体層を形成し、該半導体層上にゲート絶
縁層、ゲート電極を形成したＭＩＳ型電界効果トランジ
スタを構成する薄膜半導体装置に於いて、チャンネル部
シリコン膜半導体層を構成するシリコン膜を堆積した
後、６００℃以下の温度で熱処理する工程と、ゲート絶
縁膜をＥＣＲ−ＰＥＣＶＤ法で形成する工程を含む様な
製造方法、或いはチャンネル部シリコン膜半導体層を構
成するアモルファス・シリコン膜を堆積した後、ゲート
絶縁層を形成する前に該アモルファス・シリコン膜上に
酸素プラズマを照射し、その後６００℃以下の温度で熱
処理する様な工程を含む製造方法に依り達成される。
表面が絶縁性物質で有る基板の一方面上にチャンネル部
シリコン膜半導体層を形成し、該半導体層上にゲート絶
縁層、ゲート電極を形成したＭＩＳ型電界効果トランジ
スタを構成する薄膜半導体装置に於いて、チャンネル部
シリコン膜半導体層を構成するシリコン膜を堆積した
後、６００℃以下の温度で熱処理する工程と、ゲート絶
縁膜をＥＣＲ−ＰＥＣＶＤ法で形成する工程を含む様な
製造方法、或いはチャンネル部シリコン膜半導体層を構
成するアモルファス・シリコン膜を堆積した後、ゲート
絶縁層を形成する前に該アモルファス・シリコン膜上に
酸素プラズマを照射し、その後６００℃以下の温度で熱
処理する様な工程を含む製造方法に依り達成される。
【００１１】
（実施例１）以下本発明の実施例を図面を用いて詳述す
るが、本発明が以下の実施例に限定されるものでは無
い。
るが、本発明が以下の実施例に限定されるものでは無
い。
【００１２】図１（ａ）〜（ｅ）は本実施例１に於ける
自己非整合型スタガード構造のＭＩＳ型電界効果トラン
ジスタを構成するシリコン薄膜半導体装置の製造工程を
断面で示した図で有る。
自己非整合型スタガード構造のＭＩＳ型電界効果トラン
ジスタを構成するシリコン薄膜半導体装置の製造工程を
断面で示した図で有る。
【００１３】本実施例１では、下地基板１０１として２
３５mm□の溶融石英ガラスを用いたが、６００℃の工程
最高温度に耐え得る基板又は下地物質で有るならば、そ
の種類や大きさは無論問われない。例えば通常ガラス基
板の他にシリコンウェハーなどの半導体基板及びそれら
を加工したＬＳＩ、三次元ＬＳＩや、或いはシリコン・
カーバイト、アルミナ、窒化アルミニウムなどのセラミ
ックス基板なども下地基板として可能で有る。
３５mm□の溶融石英ガラスを用いたが、６００℃の工程
最高温度に耐え得る基板又は下地物質で有るならば、そ
の種類や大きさは無論問われない。例えば通常ガラス基
板の他にシリコンウェハーなどの半導体基板及びそれら
を加工したＬＳＩ、三次元ＬＳＩや、或いはシリコン・
カーバイト、アルミナ、窒化アルミニウムなどのセラミ
ックス基板なども下地基板として可能で有る。
【００１４】まずアセトン又はメチル・エチル・ケト
ン，メチル・イソ・ブチル・ケトンやシクロヘキサノン
などの有機溶剤中に下地基板１０１を浸し、超音波洗浄
を行う。洗浄後窒素中又は減圧下にて乾燥を施し、更に
エタノールによる超音波洗浄を行った後窒素バブリング
されている純水にて水洗を施す。次に下地基板１０１を
沸騰している濃度６０％の硝酸中に５分間浸し、更に窒
素バブリングされている純水中で洗浄した。基板として
金属など酸に依り腐食されたり、変質して仕舞う物質を
用いる場合、この硝酸に依る洗浄は必要とされない。又
この強酸に依る洗浄では酸として硝酸の他に硫酸なども
可能で有る。
ン，メチル・イソ・ブチル・ケトンやシクロヘキサノン
などの有機溶剤中に下地基板１０１を浸し、超音波洗浄
を行う。洗浄後窒素中又は減圧下にて乾燥を施し、更に
エタノールによる超音波洗浄を行った後窒素バブリング
されている純水にて水洗を施す。次に下地基板１０１を
沸騰している濃度６０％の硝酸中に５分間浸し、更に窒
素バブリングされている純水中で洗浄した。基板として
金属など酸に依り腐食されたり、変質して仕舞う物質を
用いる場合、この硝酸に依る洗浄は必要とされない。又
この強酸に依る洗浄では酸として硝酸の他に硫酸なども
可能で有る。
【００１５】こうして洗浄された石英基板上に常圧気相
化学堆積法（ＡＰＣＶＤ法）で下地保護膜となる二酸化
硅素膜（ＳｉＯ２ 膜）１０２を２０００Å堆積した。
この下地ＳｉＯ2 膜１０２は前述の如き種々多様な物質
を基板として用いる際、後に堆積されるシリコン薄膜の
膜質、及びそれを用いて構成される薄膜トランジスタの
性能を安定化する為に必要で有る。と同時に、例えば基
板１０１として通常ガラスを用いた場合、ガラス中に含
まれているナトリウムなどの可動イオンが、又基板１０
１として各種セラミック板を用いた際には基板中に添加
されている焼結助材原料などがトランジスタ部に拡散混
入するのを防ぐ役割をも演じている。又金属板を基板１
０１として用いる場合は、絶縁性を確保する為に下地Ｓ
ｉＯ２は必要不可欠で有る。又、三次元ＬＳＩ素子で
は、トランジスタ間や配線間の層間絶縁膜に相当してい
る。下地ＳｉＯ２ 膜１０２堆積時の基板温度は３００
℃で、窒素に依り２０％に希釈されたシラン６００SCCM
を８４０SCCMの酸素と共にＡＰＣＶＤ法で堆積した。こ
の時のＳｉＯ２膜の堆積速度は３．９Å／ｓｅｃで有っ
た。
化学堆積法（ＡＰＣＶＤ法）で下地保護膜となる二酸化
硅素膜（ＳｉＯ２ 膜）１０２を２０００Å堆積した。
この下地ＳｉＯ2 膜１０２は前述の如き種々多様な物質
を基板として用いる際、後に堆積されるシリコン薄膜の
膜質、及びそれを用いて構成される薄膜トランジスタの
性能を安定化する為に必要で有る。と同時に、例えば基
板１０１として通常ガラスを用いた場合、ガラス中に含
まれているナトリウムなどの可動イオンが、又基板１０
１として各種セラミック板を用いた際には基板中に添加
されている焼結助材原料などがトランジスタ部に拡散混
入するのを防ぐ役割をも演じている。又金属板を基板１
０１として用いる場合は、絶縁性を確保する為に下地Ｓ
ｉＯ２は必要不可欠で有る。又、三次元ＬＳＩ素子で
は、トランジスタ間や配線間の層間絶縁膜に相当してい
る。下地ＳｉＯ２ 膜１０２堆積時の基板温度は３００
℃で、窒素に依り２０％に希釈されたシラン６００SCCM
を８４０SCCMの酸素と共にＡＰＣＶＤ法で堆積した。こ
の時のＳｉＯ２膜の堆積速度は３．９Å／ｓｅｃで有っ
た。
【００１６】続いてドナー又はアクセプターとなる不純
物を含んだシリコン薄膜１０３を減圧ＣＶＤ法にて堆積
した。本実施例１ではｎ型トランジスタ作成を目指し不
純物としてリンを選んだが、ｎ型ならばリン以外に５
族、６族の元素、Ｐ型ならばボロンを始めとして２族、
３族の元素が不純物元素として添加され得る。この不純
物を含んだシリコン薄膜１０３はいずれソース・ドレイ
ン領域となる部位で、本実施例１の如く不純物をＣＶＤ
法で添加する方法の他、まず最初に不純物を含まない真
性シリコン膜を形成して居き、後に気相或いは真性シリ
コン膜に接する固相より不純物を拡散させて添加する方
法や、不純物をイオン化して真性シリコン膜に打ち込む
方法などが有る。これら、真性シリコン膜を形成した後
拡散法やイオン打ち込み法で不純物を添加する手法を用
いると真性シリコン膜の所望の部位のみに不純物を添加
する事が可能となり、これにより例えばトランジスタの
ゲート電極端ととソース端又はドレイン端が自己整合し
たセルフ・アライン・トランジスタが可能となったり、
不純物添加濃度を各部位で変える事に依りシリコン膜中
の電流密度や比抵抗を変えて所望の部位のみに電流を流
す事などが可能となる。
物を含んだシリコン薄膜１０３を減圧ＣＶＤ法にて堆積
した。本実施例１ではｎ型トランジスタ作成を目指し不
純物としてリンを選んだが、ｎ型ならばリン以外に５
族、６族の元素、Ｐ型ならばボロンを始めとして２族、
３族の元素が不純物元素として添加され得る。この不純
物を含んだシリコン薄膜１０３はいずれソース・ドレイ
ン領域となる部位で、本実施例１の如く不純物をＣＶＤ
法で添加する方法の他、まず最初に不純物を含まない真
性シリコン膜を形成して居き、後に気相或いは真性シリ
コン膜に接する固相より不純物を拡散させて添加する方
法や、不純物をイオン化して真性シリコン膜に打ち込む
方法などが有る。これら、真性シリコン膜を形成した後
拡散法やイオン打ち込み法で不純物を添加する手法を用
いると真性シリコン膜の所望の部位のみに不純物を添加
する事が可能となり、これにより例えばトランジスタの
ゲート電極端ととソース端又はドレイン端が自己整合し
たセルフ・アライン・トランジスタが可能となったり、
不純物添加濃度を各部位で変える事に依りシリコン膜中
の電流密度や比抵抗を変えて所望の部位のみに電流を流
す事などが可能となる。
【００１７】本実施例１では不純物としてリンを選んだ
為、ホスフィン（ＰＨ３ ）とシランを混合したガスを
用いて、不純物を含んだシリコン薄膜１０３を１５００
Å堆積した。
為、ホスフィン（ＰＨ３ ）とシランを混合したガスを
用いて、不純物を含んだシリコン薄膜１０３を１５００
Å堆積した。
【００１８】本実施例１では１８４．５ｌの容積を有す
る減圧ＣＶＤ炉内にモノシランを２００SCCM、ヘリウム
が９９．５％でホスフィンが０．５％のヘリウム・ホス
フィン混合ガスを６SCCM、更にヘリウム１００SCCMを流
し、堆積温度６００℃、炉内圧力１００mtorr で堆積し
た。この時の堆積速度は２９．６Å／ｍｉｎで、成膜直
後のシート抵抗値は２，０２５Ω／□で有った。
る減圧ＣＶＤ炉内にモノシランを２００SCCM、ヘリウム
が９９．５％でホスフィンが０．５％のヘリウム・ホス
フィン混合ガスを６SCCM、更にヘリウム１００SCCMを流
し、堆積温度６００℃、炉内圧力１００mtorr で堆積し
た。この時の堆積速度は２９．６Å／ｍｉｎで、成膜直
後のシート抵抗値は２，０２５Ω／□で有った。
【００１９】次に、前記シリコン薄膜上にレジストを形
成し、四弗化炭素（ＣＦ４ ）と酸素（Ｏ2） の混合プ
ラズマに依り、前記薄膜をパターニングし、ソース・ド
レイン領域１０３を形成した（図１（ａ））。続いて沸
騰硝酸中に五分間浸す洗浄で残留レジストなどの不純物
を取り除き、１．６７％弗化水素酸に２０秒浸してソー
ス・ドレイン領域１０３表面上の自然酸化膜を取り除
き、直ちに減圧ＣＶＤ法でチャンネル部となるシリコン
薄膜を堆積した。
成し、四弗化炭素（ＣＦ４ ）と酸素（Ｏ2） の混合プ
ラズマに依り、前記薄膜をパターニングし、ソース・ド
レイン領域１０３を形成した（図１（ａ））。続いて沸
騰硝酸中に五分間浸す洗浄で残留レジストなどの不純物
を取り除き、１．６７％弗化水素酸に２０秒浸してソー
ス・ドレイン領域１０３表面上の自然酸化膜を取り除
き、直ちに減圧ＣＶＤ法でチャンネル部となるシリコン
薄膜を堆積した。
【００２０】この時減圧ＣＶＤ反応炉の容積は１８４．
５ｌで、基板は反応炉中央付近に水平に置かれる。原料
ガス及びヘリウム・窒素・アルゴン・水素等の希釈ガス
は必要に応じて反応炉下部より炉内に導入され、反応炉
上部から排気される。石英ガラスで作られた反応炉の外
側には３ゾーンに分かれたヒーターが設置されて居り、
それらを独立に調整する事で反応炉内中央部付近に所望
の温度で均熱帯を形成する。この均熱帯は約３５０mmの
高さで広がり、その範囲内での温度のずれは、例えば６
００℃に設定した時０．２℃以内である。従って挿入基
板間の間隔を１０mmとすれば１バッチで３５枚の基板の
処理が可能で有る。本実施例１では２０mm間隔で１７枚
の基板を均熱帯内に設置した。
５ｌで、基板は反応炉中央付近に水平に置かれる。原料
ガス及びヘリウム・窒素・アルゴン・水素等の希釈ガス
は必要に応じて反応炉下部より炉内に導入され、反応炉
上部から排気される。石英ガラスで作られた反応炉の外
側には３ゾーンに分かれたヒーターが設置されて居り、
それらを独立に調整する事で反応炉内中央部付近に所望
の温度で均熱帯を形成する。この均熱帯は約３５０mmの
高さで広がり、その範囲内での温度のずれは、例えば６
００℃に設定した時０．２℃以内である。従って挿入基
板間の間隔を１０mmとすれば１バッチで３５枚の基板の
処理が可能で有る。本実施例１では２０mm間隔で１７枚
の基板を均熱帯内に設置した。
【００２１】排気はロータリーポンプとメカニカル・ブ
ースターポンプを直結して行い、反応炉内の圧力は測定
値がガスの種類に依存しない隔膜式圧力計（ＭＫＳ社バ
ラトロン・マノメーター）に依り測定した。反応炉を５
５０℃に保って、ガス導入用のバルブを閉じて両ポンプ
にて真空引きを行った場合、反応炉内圧は０ｍｔｏｒｒ
で有る為、背景真空度は悪くとも１０-4ｔｏｒｒ程度以
下で有る。
ースターポンプを直結して行い、反応炉内の圧力は測定
値がガスの種類に依存しない隔膜式圧力計（ＭＫＳ社バ
ラトロン・マノメーター）に依り測定した。反応炉を５
５０℃に保って、ガス導入用のバルブを閉じて両ポンプ
にて真空引きを行った場合、反応炉内圧は０ｍｔｏｒｒ
で有る為、背景真空度は悪くとも１０-4ｔｏｒｒ程度以
下で有る。
【００２２】ソース・ドレイン領域１０３が形成され、
該領域表面上の自然酸化膜を取り除かれた基板は、表側
を下向きとして直ちに減圧ＣＶＤ炉内に挿入された。挿
入時の反応炉内温度は３９５℃から４００℃程度に保た
れている。これはソース・ドレイン領域１０３上に自然
酸化膜が形成されるのを極力少なくする為で有るから、
挿入時の反応炉内温度は出来る丈低く有るのが望まし
い。例えば挿入時の反応炉内温度を室温とする事も可能
で有るが、この場合堆積温度迄反応炉内温度を昇温する
のに数時間以上費やし、又堆積後室温に戻すのに矢張り
数時間必要となる。基板挿入時に反応炉内には約４ＳＬ
Ｍ〜１０ＳＬＭの窒素を流し反応炉内を不活性雰囲気に
保っている。更に反応炉内入り口付近には約６ＳＬＭ〜
２０ＳＬＭの窒素で窒素カーテンを形成し、基板挿入時
に空気が反応炉内に流れ込む事を最小限に止めている。
反応炉内に空気中の水分や酸素が入ると、これらは反応
炉内壁のＳｉ層に吸着し、又はＳｉと反応して反応炉内
に残留し、チャンネル部となるシリコン膜堆積の際、脱
ガスとして現れ、堆積シリコン膜の膜品質を低下させる
原因となる。
該領域表面上の自然酸化膜を取り除かれた基板は、表側
を下向きとして直ちに減圧ＣＶＤ炉内に挿入された。挿
入時の反応炉内温度は３９５℃から４００℃程度に保た
れている。これはソース・ドレイン領域１０３上に自然
酸化膜が形成されるのを極力少なくする為で有るから、
挿入時の反応炉内温度は出来る丈低く有るのが望まし
い。例えば挿入時の反応炉内温度を室温とする事も可能
で有るが、この場合堆積温度迄反応炉内温度を昇温する
のに数時間以上費やし、又堆積後室温に戻すのに矢張り
数時間必要となる。基板挿入時に反応炉内には約４ＳＬ
Ｍ〜１０ＳＬＭの窒素を流し反応炉内を不活性雰囲気に
保っている。更に反応炉内入り口付近には約６ＳＬＭ〜
２０ＳＬＭの窒素で窒素カーテンを形成し、基板挿入時
に空気が反応炉内に流れ込む事を最小限に止めている。
反応炉内に空気中の水分や酸素が入ると、これらは反応
炉内壁のＳｉ層に吸着し、又はＳｉと反応して反応炉内
に残留し、チャンネル部となるシリコン膜堆積の際、脱
ガスとして現れ、堆積シリコン膜の膜品質を低下させる
原因となる。
【００２３】基板挿入後、真空引き、漏洩検査を施し
た。漏洩検査では反応炉に通ずる全バルブを閉じて反応
炉を完全に孤立させて、反応炉内圧力の変化を調べた。
本実施例１では反応炉内温度が４００℃で２分間の完全
孤立後、反応炉内圧力は１ｍｔｏｒｒ以下で有った。漏
洩検査にて異常が無い事を確認した後、反応炉内温度を
挿入温度の４００℃から堆積温度まで昇温する。本実施
例１では５５０℃でチャンネル部となるシリコン薄膜を
堆積した為、昇温するのに一時間費やした。炉内温度が
堆積温度の５５０℃に達するには３５分間程度で済む
が、反応炉壁からの脱ガスを充分放出する為にも、最短
一時間以上、好ましくは数時間の昇温期間が望ましい。
この昇温期間中、二つのポンプは運転状態に有り、少な
くとも純度が９９．９９５％以上の不活性又は還元性ガ
スを流し続ける。これらのガス種は水素・ヘリウム・窒
素・ネオン・アルゴン・キセノン・クリプトン等の純ガ
スの他、これらのガスの混合ガスも可能で有る。本実施
例１では純度９９．９９９９％以上のヘリウムを３５０
SCCM流し続け、反応炉内圧力は８０．７±１．２mtorr
で有った。
た。漏洩検査では反応炉に通ずる全バルブを閉じて反応
炉を完全に孤立させて、反応炉内圧力の変化を調べた。
本実施例１では反応炉内温度が４００℃で２分間の完全
孤立後、反応炉内圧力は１ｍｔｏｒｒ以下で有った。漏
洩検査にて異常が無い事を確認した後、反応炉内温度を
挿入温度の４００℃から堆積温度まで昇温する。本実施
例１では５５０℃でチャンネル部となるシリコン薄膜を
堆積した為、昇温するのに一時間費やした。炉内温度が
堆積温度の５５０℃に達するには３５分間程度で済む
が、反応炉壁からの脱ガスを充分放出する為にも、最短
一時間以上、好ましくは数時間の昇温期間が望ましい。
この昇温期間中、二つのポンプは運転状態に有り、少な
くとも純度が９９．９９５％以上の不活性又は還元性ガ
スを流し続ける。これらのガス種は水素・ヘリウム・窒
素・ネオン・アルゴン・キセノン・クリプトン等の純ガ
スの他、これらのガスの混合ガスも可能で有る。本実施
例１では純度９９．９９９９％以上のヘリウムを３５０
SCCM流し続け、反応炉内圧力は８０．７±１．２mtorr
で有った。
【００２４】堆積温度到達後、原料ガスで有る所定量の
シラン又はシランと希釈ガスの混合ガスを反応炉内に導
入し、シリコン薄膜１０４を堆積する。希釈ガスとして
は、先の昇温期間に流したガスと同種の組み合わせが可
能で有るが、望ましくは各ガスの純度はそれぞれが９
９．９９９％以上が良い。本実施例１では希釈ガスを用
いず、純度９９．９９９％以上のシランを１００SCCM流
してシリコン薄膜１０４を堆積した。この時、反応炉内
の圧力は反応炉とメカニカル・ブースターポンプの間に
設置されたコンダクタンスバルヴの開閉度を調整して、
３９８．６±１．９mtorr に保った。本実施例１ではチ
ャンネル部となるシリコン薄膜１０４は２１．２Å／ｍ
ｉｎの堆積速度で２４８Åの膜厚に堆積した（図１
（ｂ））。
シラン又はシランと希釈ガスの混合ガスを反応炉内に導
入し、シリコン薄膜１０４を堆積する。希釈ガスとして
は、先の昇温期間に流したガスと同種の組み合わせが可
能で有るが、望ましくは各ガスの純度はそれぞれが９
９．９９９％以上が良い。本実施例１では希釈ガスを用
いず、純度９９．９９９％以上のシランを１００SCCM流
してシリコン薄膜１０４を堆積した。この時、反応炉内
の圧力は反応炉とメカニカル・ブースターポンプの間に
設置されたコンダクタンスバルヴの開閉度を調整して、
３９８．６±１．９mtorr に保った。本実施例１ではチ
ャンネル部となるシリコン薄膜１０４は２１．２Å／ｍ
ｉｎの堆積速度で２４８Åの膜厚に堆積した（図１
（ｂ））。
【００２５】本実施例１ではシリコン薄膜の堆積をＬＰ
ＣＶＤ法で行い、原料ガスもモノシランを用いたが、こ
れ以外にもプラズマＣＶＤ法やＡＰＣＶＤ法やスパッタ
ー法などで堆積する事も可能で有る。又原料ガスもモノ
シランに限らず、ジシランやトリシランなどの高次シラ
ンやジクロールシランなども可能で有る。又、無論上記
種々のＣＶＤ法と上記種々の原料の組み合わせに依って
シリコン薄膜を堆積する事も可能で有る。
ＣＶＤ法で行い、原料ガスもモノシランを用いたが、こ
れ以外にもプラズマＣＶＤ法やＡＰＣＶＤ法やスパッタ
ー法などで堆積する事も可能で有る。又原料ガスもモノ
シランに限らず、ジシランやトリシランなどの高次シラ
ンやジクロールシランなども可能で有る。又、無論上記
種々のＣＶＤ法と上記種々の原料の組み合わせに依って
シリコン薄膜を堆積する事も可能で有る。
【００２６】次にこうして得られた基板に熱処理を施し
て、シリコン薄膜１０４の結晶化を進め、結晶粒の増大
を行った。熱処理炉は縦型炉で通常４００℃に保持され
て居り、純度９９．９９９％以上の窒素ガスを２０ＳＬ
Ｍ流し続けて、熱処理炉内部を不活性雰囲気に保持して
いる。室温と温度平衡に達している基板は１７分間掛け
て４００℃の縦型熱処理炉に挿入した。挿入後３０分間
４００℃に保ち、基板の位置に依らず炉内が総て４００
℃の均一温度に達した後、熱処理炉の温度を６００℃に
昇温する。この４００℃でまず３０分間保持する事に依
り基板の位置にかかわらず、どこでも同じ熱履歴を得る
事が出来、シリコン薄膜の結晶化を均一に行う事が可能
となる。熱処理炉には常に２０ＳＬＭの窒素が流れ続
け、熱処理炉の容積は約１７６ｌで有るため、この４０
０℃に於ける予備加熱に依り熱処理炉内部は完全に窒素
雰囲気に置換される。４００℃から６００℃への昇温は
約１時間掛けて行われ、６００℃で温度平衡に達した
後、７時間以上の熱処理に依り、シリコン薄膜の結晶化
は進められる。本実施例１では６００℃に達した後２３
時間の熱処理を施した。
て、シリコン薄膜１０４の結晶化を進め、結晶粒の増大
を行った。熱処理炉は縦型炉で通常４００℃に保持され
て居り、純度９９．９９９％以上の窒素ガスを２０ＳＬ
Ｍ流し続けて、熱処理炉内部を不活性雰囲気に保持して
いる。室温と温度平衡に達している基板は１７分間掛け
て４００℃の縦型熱処理炉に挿入した。挿入後３０分間
４００℃に保ち、基板の位置に依らず炉内が総て４００
℃の均一温度に達した後、熱処理炉の温度を６００℃に
昇温する。この４００℃でまず３０分間保持する事に依
り基板の位置にかかわらず、どこでも同じ熱履歴を得る
事が出来、シリコン薄膜の結晶化を均一に行う事が可能
となる。熱処理炉には常に２０ＳＬＭの窒素が流れ続
け、熱処理炉の容積は約１７６ｌで有るため、この４０
０℃に於ける予備加熱に依り熱処理炉内部は完全に窒素
雰囲気に置換される。４００℃から６００℃への昇温は
約１時間掛けて行われ、６００℃で温度平衡に達した
後、７時間以上の熱処理に依り、シリコン薄膜の結晶化
は進められる。本実施例１では６００℃に達した後２３
時間の熱処理を施した。
【００２７】こうして得られたシリコン薄膜は、レジス
トでパターニングされた後、四弗化炭素（ＣＦ４）と酸
素（Ｏ２）の混合プラズマに依りエッチングされ、チャ
ンネル部シリコン薄膜１０５を形成した。（図１
（Ｃ））本実施例１で形成したシリコン薄膜はＣＦ４と
Ｏ2の比が５０SCCM対１００SCCMで有る１５Ｐａの真空
プラズマ放電で、その出力が７００Ｗの時のエッチング
では２．１Å／ｓｅｃのエッチング速度を有していた。
トでパターニングされた後、四弗化炭素（ＣＦ４）と酸
素（Ｏ２）の混合プラズマに依りエッチングされ、チャ
ンネル部シリコン薄膜１０５を形成した。（図１
（Ｃ））本実施例１で形成したシリコン薄膜はＣＦ４と
Ｏ2の比が５０SCCM対１００SCCMで有る１５Ｐａの真空
プラズマ放電で、その出力が７００Ｗの時のエッチング
では２．１Å／ｓｅｃのエッチング速度を有していた。
【００２８】次にこの基板を沸騰している濃度６０％の
硝酸にて洗浄し、更に１．６７％弗化水素酸水溶液に２
０秒間浸してソース・ドレイン領域１０３とチャンネル
部シリコン薄膜１０５上の自然酸化膜を取り除いて清浄
なシリコン表面が出現した後、直ちに電子サイクロトロ
ン共鳴プラズマＣＶＤ装置（ＥＣＲ−ＰＥＣＶＤ装置）
にてゲート絶縁膜となるＳｉＯ２ 膜１０６を堆積し
た。（図１（ｄ））本実施例１で用いたＥＣＲ−ＰＥＣ
ＶＤ装置の概要を図２に示す。ゲート絶縁膜堆積に際し
ては、２．４５ＧＨＺのマイクロ波が導波管２０１を通
じて反応室２０２に導かれ、ガス導入管２０３より導入
される１００SCCMの酸素をまずプラズマ化する。この
時、マイクロ波の出力は２２５０Ｗで有り、反応室２０
２の外側に設置された外部コイル２０４に依り反応室２
０２内の酸素プラズマに８７５Ｇａｕｓｓの磁場を掛け
てプラズマ中の電子にＥＣＲ条件を満足せしめている。
この酸素プラズマは前記発散磁場に依って反応室外に引
き出され、プラズマに対して垂直に置かれた基板２０５
を１０秒間照射する。基板２０５の背面にはヒーター２
０６が有り、基板全体を１００℃に保っていた。この時
反応室内の圧力は１．８５ｍｔｏｒｒで有った。酸素プ
ラズマ引き出し口の直後には別のガス導入管２０７が設
けられて居り、１０秒間で酸素プラズマが十分安定化し
た後、このガス導入管２０７より純度９９．９９９％以
上のシラン６０SCCMを酸素プラズマ中に混入させる。こ
うして得られた酸素シラン混合プラズマを３０秒間基板
に照射してゲート絶縁層となるＳｉＯ2 膜１０６を１５
００Å堆積した（図１（ｄ））。この時反応室の圧力は
２．３５ｍｔｏｒｒで有った。
硝酸にて洗浄し、更に１．６７％弗化水素酸水溶液に２
０秒間浸してソース・ドレイン領域１０３とチャンネル
部シリコン薄膜１０５上の自然酸化膜を取り除いて清浄
なシリコン表面が出現した後、直ちに電子サイクロトロ
ン共鳴プラズマＣＶＤ装置（ＥＣＲ−ＰＥＣＶＤ装置）
にてゲート絶縁膜となるＳｉＯ２ 膜１０６を堆積し
た。（図１（ｄ））本実施例１で用いたＥＣＲ−ＰＥＣ
ＶＤ装置の概要を図２に示す。ゲート絶縁膜堆積に際し
ては、２．４５ＧＨＺのマイクロ波が導波管２０１を通
じて反応室２０２に導かれ、ガス導入管２０３より導入
される１００SCCMの酸素をまずプラズマ化する。この
時、マイクロ波の出力は２２５０Ｗで有り、反応室２０
２の外側に設置された外部コイル２０４に依り反応室２
０２内の酸素プラズマに８７５Ｇａｕｓｓの磁場を掛け
てプラズマ中の電子にＥＣＲ条件を満足せしめている。
この酸素プラズマは前記発散磁場に依って反応室外に引
き出され、プラズマに対して垂直に置かれた基板２０５
を１０秒間照射する。基板２０５の背面にはヒーター２
０６が有り、基板全体を１００℃に保っていた。この時
反応室内の圧力は１．８５ｍｔｏｒｒで有った。酸素プ
ラズマ引き出し口の直後には別のガス導入管２０７が設
けられて居り、１０秒間で酸素プラズマが十分安定化し
た後、このガス導入管２０７より純度９９．９９９％以
上のシラン６０SCCMを酸素プラズマ中に混入させる。こ
うして得られた酸素シラン混合プラズマを３０秒間基板
に照射してゲート絶縁層となるＳｉＯ2 膜１０６を１５
００Å堆積した（図１（ｄ））。この時反応室の圧力は
２．３５ｍｔｏｒｒで有った。
【００２９】次にクロムをスパッター法で１５００Å堆
積し、パターニングに依り、ゲート電極１０７を形成し
た。この時シート抵抗値は１．３５６±０．０４７Ω／
□で有った。本実施例１ではゲート電極材料としてクロ
ムを用いたが、無論これ以外の導電性物質も可能で有る
し、又その形成方法もスパッター法に限らず蒸着法やＣ
ＶＤ法なども可能で有る。続いてＡＰＣＶＤ法で層間絶
縁膜１０８となるＳｉＯ2膜を５０００Å堆積した。こ
の堆積は本実施例１で下地ＳｉＯ２膜１０２を堆積した
条件と全く同一で唯一堆積時間のみを変えて行った。層
間絶縁膜形成後、コンタクトホールを開け、ソース・ド
レイン取り出し電極１０９をスパッター法などで形成
し、トランジスタが完成する（図１（ｅ））。本実施例
１ではソース・ドレイン取り出し電極材料としてアルミ
ニウムを用いスパッター法で８０００Åの膜厚に堆積し
て、ソース・ドレイン取り出し電極を形成した。この時
堆積アルミニウム膜のシート抵抗は４２．４８±２．０
２ｍΩ／□で有った。
積し、パターニングに依り、ゲート電極１０７を形成し
た。この時シート抵抗値は１．３５６±０．０４７Ω／
□で有った。本実施例１ではゲート電極材料としてクロ
ムを用いたが、無論これ以外の導電性物質も可能で有る
し、又その形成方法もスパッター法に限らず蒸着法やＣ
ＶＤ法なども可能で有る。続いてＡＰＣＶＤ法で層間絶
縁膜１０８となるＳｉＯ2膜を５０００Å堆積した。こ
の堆積は本実施例１で下地ＳｉＯ２膜１０２を堆積した
条件と全く同一で唯一堆積時間のみを変えて行った。層
間絶縁膜形成後、コンタクトホールを開け、ソース・ド
レイン取り出し電極１０９をスパッター法などで形成
し、トランジスタが完成する（図１（ｅ））。本実施例
１ではソース・ドレイン取り出し電極材料としてアルミ
ニウムを用いスパッター法で８０００Åの膜厚に堆積し
て、ソース・ドレイン取り出し電極を形成した。この時
堆積アルミニウム膜のシート抵抗は４２．４８±２．０
２ｍΩ／□で有った。
【００３０】この様にして試作した薄膜トランジスタ
（ＴＦＴ）の特性の一例Ｖｇｓ−Ｉｄｓ曲線を図３の３
−ａに示した。ここでソース・ドレイン電流Ｉｄｓはソ
ース・ドレイン間電圧Ｖｄｓ＝４Ｖ、温度２５℃で測定
した。トランジスタサイズはチャンネル部の長さＬ＝１
０μｍ、幅Ｗ＝１０μｍで有った。Ｖｄｓ＝４Ｖ、Ｖｇ
ｓ＝１０Ｖでトランジスタをオンさせた時のオン電流は
２３５mm□の基板の中央と四角の５ヶのトランジスタを
測定した所、ＩON＝４．６５±０．３９μＡと良好なト
ランジスタ特性を有する薄膜半導体装置が得られた。
又、トランジスタの飽和電流領域より求めた電界効果移
動μｏと捕獲密度Ｎｔ（Ｊ．Ｌｅｖｉｎｓｏｎ ｅｔ
ａｌ． Ｊ．Ａｐｐｌ．Ｐｈｙｓ ５３．１１９３．１
９８２）はそれぞれμｏ＝２５．８５±０．９６cm2 ／
ｖ．ｓｅｃ、Ｎｔ＝（６．８１±０．１５）×１０11１
／cm2 で有った。図３の３−ｂには比較の為に従来技術
の一例に依って作成した薄膜半導体装置のトランジスタ
特性を図示した。即ち、チャンネル部シリコン薄膜を減
圧ＣＶＤ法にて６００℃で堆積し、２４時間の熱処理を
施さぬ他は総て本実施例１の本発明と同一の工程で薄膜
半導体装置を作成したもので有る。この時、減圧ＣＶＤ
法でチャンネル部シリコン薄膜を堆積する装置は本実施
例１の本発明で用いた装置と同一で有り、原料ガスのモ
ノシランは１２．５SCCM流し、反応炉内圧力は９．０ｍ
ｔｏｒｒ、堆積速度は１１．７５Å／ｍｉｎで２５６Å
の膜厚に堆積した。この従来技術の一例のＴＦＴのオン
電流はＩｄｓ＝０．９１±０．１２μＡで電界効果移動
度はμｏ＝４．７５±０．２０cm2／ｖ．ｓｅｃ、捕獲
密度Ｎｔ＝（５．１８±０．１３）×１０11１／cm2 で
有った。この他に、チャンネル部シリコン薄膜を同様に
減圧ＣＶＤ法にて６００℃モノシラン流量１２．５SCCM
にて堆積し、本実施例１の本発明と同一の工程でゲート
絶縁膜を堆積した後、ＥＣＲ−ＰＥＣＶＤ装置にて水素
プラズマ処理を施し、それ以外は本実施例１の本発明と
同一工程で薄膜半導体装置を作成した。これも水素化処
理を行う従来技術の一例で有る。水素化処理は図２に示
したＥＣＲ−ＰＥＣＶＤ装置にてゲート絶縁膜堆積後、
真空引きを行い、更にヒーター２０６により基板２０５
の温度を３００℃に１時間掛けて昇温した後に行った。
純度９９．９９９９％以上の水素ガス１２５SCCMはガス
導入管２０３より反応室２０２に導かれ、水素プラズマ
を立てた。マイクロ波出力は２０００Ｗで、反応室の圧
力は２．６３ｍｔｏｒｒで有った。水素プラズマ照射は
３０分間行った。こうして作成した薄膜半導体装置のＴ
ＦＴ特性を測定した所、オン電流Ｉｄｓ＝０．９６±
０．１３μＡ、電界効果移動度μｏ＝４．６８±０．２
２cm2 ／ｖ．ｓｅｃ、捕獲密度Ｎｔ＝（５．１２±０．
１３）×１０11１／cm2 で有った。即ち、水素プラズマ
処理の有無にかかわらずチャンネル部シリコン膜を６０
０℃にて減圧ＣＶＤ法で堆積する従来技術に比べると、
本発明では例えば電界効果移動度を５倍程度に高めると
のトランジスタ特性の大幅な向上をもたらす。
（ＴＦＴ）の特性の一例Ｖｇｓ−Ｉｄｓ曲線を図３の３
−ａに示した。ここでソース・ドレイン電流Ｉｄｓはソ
ース・ドレイン間電圧Ｖｄｓ＝４Ｖ、温度２５℃で測定
した。トランジスタサイズはチャンネル部の長さＬ＝１
０μｍ、幅Ｗ＝１０μｍで有った。Ｖｄｓ＝４Ｖ、Ｖｇ
ｓ＝１０Ｖでトランジスタをオンさせた時のオン電流は
２３５mm□の基板の中央と四角の５ヶのトランジスタを
測定した所、ＩON＝４．６５±０．３９μＡと良好なト
ランジスタ特性を有する薄膜半導体装置が得られた。
又、トランジスタの飽和電流領域より求めた電界効果移
動μｏと捕獲密度Ｎｔ（Ｊ．Ｌｅｖｉｎｓｏｎ ｅｔ
ａｌ． Ｊ．Ａｐｐｌ．Ｐｈｙｓ ５３．１１９３．１
９８２）はそれぞれμｏ＝２５．８５±０．９６cm2 ／
ｖ．ｓｅｃ、Ｎｔ＝（６．８１±０．１５）×１０11１
／cm2 で有った。図３の３−ｂには比較の為に従来技術
の一例に依って作成した薄膜半導体装置のトランジスタ
特性を図示した。即ち、チャンネル部シリコン薄膜を減
圧ＣＶＤ法にて６００℃で堆積し、２４時間の熱処理を
施さぬ他は総て本実施例１の本発明と同一の工程で薄膜
半導体装置を作成したもので有る。この時、減圧ＣＶＤ
法でチャンネル部シリコン薄膜を堆積する装置は本実施
例１の本発明で用いた装置と同一で有り、原料ガスのモ
ノシランは１２．５SCCM流し、反応炉内圧力は９．０ｍ
ｔｏｒｒ、堆積速度は１１．７５Å／ｍｉｎで２５６Å
の膜厚に堆積した。この従来技術の一例のＴＦＴのオン
電流はＩｄｓ＝０．９１±０．１２μＡで電界効果移動
度はμｏ＝４．７５±０．２０cm2／ｖ．ｓｅｃ、捕獲
密度Ｎｔ＝（５．１８±０．１３）×１０11１／cm2 で
有った。この他に、チャンネル部シリコン薄膜を同様に
減圧ＣＶＤ法にて６００℃モノシラン流量１２．５SCCM
にて堆積し、本実施例１の本発明と同一の工程でゲート
絶縁膜を堆積した後、ＥＣＲ−ＰＥＣＶＤ装置にて水素
プラズマ処理を施し、それ以外は本実施例１の本発明と
同一工程で薄膜半導体装置を作成した。これも水素化処
理を行う従来技術の一例で有る。水素化処理は図２に示
したＥＣＲ−ＰＥＣＶＤ装置にてゲート絶縁膜堆積後、
真空引きを行い、更にヒーター２０６により基板２０５
の温度を３００℃に１時間掛けて昇温した後に行った。
純度９９．９９９９％以上の水素ガス１２５SCCMはガス
導入管２０３より反応室２０２に導かれ、水素プラズマ
を立てた。マイクロ波出力は２０００Ｗで、反応室の圧
力は２．６３ｍｔｏｒｒで有った。水素プラズマ照射は
３０分間行った。こうして作成した薄膜半導体装置のＴ
ＦＴ特性を測定した所、オン電流Ｉｄｓ＝０．９６±
０．１３μＡ、電界効果移動度μｏ＝４．６８±０．２
２cm2 ／ｖ．ｓｅｃ、捕獲密度Ｎｔ＝（５．１２±０．
１３）×１０11１／cm2 で有った。即ち、水素プラズマ
処理の有無にかかわらずチャンネル部シリコン膜を６０
０℃にて減圧ＣＶＤ法で堆積する従来技術に比べると、
本発明では例えば電界効果移動度を５倍程度に高めると
のトランジスタ特性の大幅な向上をもたらす。
【００３１】次に従来技術の別な一例と本発明との比較
を行う。即ち従来技術の別な一例として、チャンネル部
シリコン薄膜の形成は本実施例１の本発明と同様に行う
ものの、ゲート絶縁膜をＡＰＣＶＤ法で堆積する従来技
術及びゲート絶縁膜をＡＰＣＶＤ法で堆積した後、水素
プラズマ処理を行う従来技術に対する本発明の多大なる
優位性を見る。従来技術で有るゲート絶縁膜をＡＰＣＶ
Ｄ法で堆積して薄膜半導体装置を作成する工程では、ゲ
ート絶縁膜をＡＰＣＶＤ法で１５００Åに堆積した以
外、本実施例１の本発明と同一の工程で薄膜半導体装置
を作成した。ＡＰＣＶＤ法では基板温度を３００℃に保
ち、窒素中に２０％シランを含んだ窒素、シラン混合ガ
スを３００SCCM、酸素を４２０SCCM流し、約１４０ＳＬ
Ｍの希釈用窒素をこれらの原料ガスと共に流してＳｉＯ
２膜を堆積した。堆積速度は１．８５Å／ｓｅｃで有っ
た。この様にして作成した従来技術による薄膜半導体装
置のトランジスタ特性を図３の３−Ｃに示した。このト
ランジスタのオン電流はＩON＝１．４９±０．０５μ
Ａ、電界効果移動度μｏ＝２４．６０±０．７２cm2／
ｖ・ｓｅｃ、捕獲密度Ｎｔ＝（９．２０±０．１５）×
１０11１／cm2 で有った。この従来技術と本発明を比較
すると、本発明は捕獲準位を大幅に低減し、ゲート電圧
Ｏｖ付近で急激に立ち上がる極めて優良な薄膜半導体装
置を作成した事が明瞭となる。ＡＰＣＶＤ法でゲート絶
縁膜を堆積する従来技術では、移動度丈は本発明並に高
める事が出来たが、その実、ソース・ドレイン電流の最
小値が−１１ｖ付近に有り捕獲密度も高い為、立ち上が
りの傾斜もゆるやかで薄膜半導体装置として実用的では
なかった。一方更に別なる従来技術の一例を図３の３−
ｄに示す。ここではチャンネル部シリコン薄膜の形成は
本実施例１の本発明と同様に行うものの、ゲート絶縁膜
はＡＰＣＶＤ法で堆積し、その後水素プラズマ処理を施
す技術で有る。ゲート絶縁膜を前述と同一の条件で堆積
し、その後直ちにＥＣＲ−ＰＥＣＶＤ装置により前述と
同一の条件で水素プラズマ照射を施した他は本実施例１
の本発明と同一の工程を経て薄膜半導体装置を作成し
た。こうして得られたＴＦＴの特性を図３の３−ｄに示
した。オン電流はＩｄｓ＝２．９１±０．３０μＡ、電
界効果移動度μｏ＝２４．５１±０．６７cm2 ／ｖ・ｓ
ｅｃ、捕獲密度Ｎｔ＝（７．９４±０．１５）×１０11
１／cm2 で有った。このプラズマ処理を用いた従来技術
に比較しても本発明はあらゆるパラメーターで良好な特
性を示している事が分かる。又水素プラズマ処理を施し
た従来技術で作成したトランジスタでは測定した５つの
トランジスタの内１つが＋２Ｖ程度しきい値電圧Ｖｔｈ
がずれており、前述の各パラメーターの平均値と標準偏
差の値にこのトランジスタの値を含ませていない。即ち
水素プラズマ処理を用いた従来技術では水素プラズマ処
理を行わない従来技術に対してトランジスタ特性は改善
されるが、大面積に均一に同質なトランジスタを作成す
る事は困難で有った。加えて水素プラズマ処理を施した
試料はロット間の変動が大きく、安定的な生産が困難で
有る。とりわけ、しきい値電圧のずれとソース・ドレイ
ン電流が最小となるゲート電圧値の変動がロット間で非
常に大きい。これに対して本発明に依り、ばらつきの原
因となる水素化処理を排除して尚、従来よりも優良なト
ランジスタを大面積上に均一に作成し得た事が分かる。
を行う。即ち従来技術の別な一例として、チャンネル部
シリコン薄膜の形成は本実施例１の本発明と同様に行う
ものの、ゲート絶縁膜をＡＰＣＶＤ法で堆積する従来技
術及びゲート絶縁膜をＡＰＣＶＤ法で堆積した後、水素
プラズマ処理を行う従来技術に対する本発明の多大なる
優位性を見る。従来技術で有るゲート絶縁膜をＡＰＣＶ
Ｄ法で堆積して薄膜半導体装置を作成する工程では、ゲ
ート絶縁膜をＡＰＣＶＤ法で１５００Åに堆積した以
外、本実施例１の本発明と同一の工程で薄膜半導体装置
を作成した。ＡＰＣＶＤ法では基板温度を３００℃に保
ち、窒素中に２０％シランを含んだ窒素、シラン混合ガ
スを３００SCCM、酸素を４２０SCCM流し、約１４０ＳＬ
Ｍの希釈用窒素をこれらの原料ガスと共に流してＳｉＯ
２膜を堆積した。堆積速度は１．８５Å／ｓｅｃで有っ
た。この様にして作成した従来技術による薄膜半導体装
置のトランジスタ特性を図３の３−Ｃに示した。このト
ランジスタのオン電流はＩON＝１．４９±０．０５μ
Ａ、電界効果移動度μｏ＝２４．６０±０．７２cm2／
ｖ・ｓｅｃ、捕獲密度Ｎｔ＝（９．２０±０．１５）×
１０11１／cm2 で有った。この従来技術と本発明を比較
すると、本発明は捕獲準位を大幅に低減し、ゲート電圧
Ｏｖ付近で急激に立ち上がる極めて優良な薄膜半導体装
置を作成した事が明瞭となる。ＡＰＣＶＤ法でゲート絶
縁膜を堆積する従来技術では、移動度丈は本発明並に高
める事が出来たが、その実、ソース・ドレイン電流の最
小値が−１１ｖ付近に有り捕獲密度も高い為、立ち上が
りの傾斜もゆるやかで薄膜半導体装置として実用的では
なかった。一方更に別なる従来技術の一例を図３の３−
ｄに示す。ここではチャンネル部シリコン薄膜の形成は
本実施例１の本発明と同様に行うものの、ゲート絶縁膜
はＡＰＣＶＤ法で堆積し、その後水素プラズマ処理を施
す技術で有る。ゲート絶縁膜を前述と同一の条件で堆積
し、その後直ちにＥＣＲ−ＰＥＣＶＤ装置により前述と
同一の条件で水素プラズマ照射を施した他は本実施例１
の本発明と同一の工程を経て薄膜半導体装置を作成し
た。こうして得られたＴＦＴの特性を図３の３−ｄに示
した。オン電流はＩｄｓ＝２．９１±０．３０μＡ、電
界効果移動度μｏ＝２４．５１±０．６７cm2 ／ｖ・ｓ
ｅｃ、捕獲密度Ｎｔ＝（７．９４±０．１５）×１０11
１／cm2 で有った。このプラズマ処理を用いた従来技術
に比較しても本発明はあらゆるパラメーターで良好な特
性を示している事が分かる。又水素プラズマ処理を施し
た従来技術で作成したトランジスタでは測定した５つの
トランジスタの内１つが＋２Ｖ程度しきい値電圧Ｖｔｈ
がずれており、前述の各パラメーターの平均値と標準偏
差の値にこのトランジスタの値を含ませていない。即ち
水素プラズマ処理を用いた従来技術では水素プラズマ処
理を行わない従来技術に対してトランジスタ特性は改善
されるが、大面積に均一に同質なトランジスタを作成す
る事は困難で有った。加えて水素プラズマ処理を施した
試料はロット間の変動が大きく、安定的な生産が困難で
有る。とりわけ、しきい値電圧のずれとソース・ドレイ
ン電流が最小となるゲート電圧値の変動がロット間で非
常に大きい。これに対して本発明に依り、ばらつきの原
因となる水素化処理を排除して尚、従来よりも優良なト
ランジスタを大面積上に均一に作成し得た事が分かる。
【００３２】（実施例２）チャンネル部となるシリコン
薄膜（図１．１０４）の堆積時間を変えてシリコン薄膜
１０４の堆積膜厚を変えた他は総て実施例１の本発明と
同じ工程に依り薄膜半導体装置を作成した。本実施例２
ではシリコン薄膜１０４を１９０Å、２８０Å、５１５
Å、１０００Å、１１００Å、１６４５Åと六種の異な
った膜厚とし、それぞれ薄膜半導体装置を作成した。こ
うして得られた薄膜半導体装置のオン電流とオフ電流の
比をチャンネル部シリコン膜の膜厚に対して図示した結
果が図４で有る。この図から分かる様にチャンネル部シ
リコン膜半導体層の膜厚が５００Å以下となる薄膜半導
体装置ではオン・オフ比が急激に改善されて７桁以上を
示す良好な特性が得られた。
薄膜（図１．１０４）の堆積時間を変えてシリコン薄膜
１０４の堆積膜厚を変えた他は総て実施例１の本発明と
同じ工程に依り薄膜半導体装置を作成した。本実施例２
ではシリコン薄膜１０４を１９０Å、２８０Å、５１５
Å、１０００Å、１１００Å、１６４５Åと六種の異な
った膜厚とし、それぞれ薄膜半導体装置を作成した。こ
うして得られた薄膜半導体装置のオン電流とオフ電流の
比をチャンネル部シリコン膜の膜厚に対して図示した結
果が図４で有る。この図から分かる様にチャンネル部シ
リコン膜半導体層の膜厚が５００Å以下となる薄膜半導
体装置ではオン・オフ比が急激に改善されて７桁以上を
示す良好な特性が得られた。
【００３３】（実施例３）ソース領域或いはドレイン領
域の少なくともどちらか一方の領域がゲート絶縁膜を介
してゲート電極と重なり合っていない構造を有する薄膜
半導体装置（オフ・セット型薄膜半導体装置）を実施例
１の本発明と同一の製造方法にて作成した。本実施例３
ではオフ・セット型薄膜半導体装置として図５（ａ）に
示すスタガード型薄膜半導体装置をアラインメントを高
精度に行う事に依り作成したが、オフ・セット型薄膜半
導体装置としては無論これ以外の構造の物も可能で有
る。例えば図５（ｂ）に示すようにソース・ドレイン領
域５０３を真性シリコン薄膜にゲート電極５０４をマス
クとして不純物イオンを打ち込んで作成する方法や図５
（ｃ）に示すゲート電極５０５が下側に有る逆スタガー
ド型薄膜半導体装置でソース・ドレイン領域５０７をマ
スク材５０６を用いて作成した物なども可能で有る。
域の少なくともどちらか一方の領域がゲート絶縁膜を介
してゲート電極と重なり合っていない構造を有する薄膜
半導体装置（オフ・セット型薄膜半導体装置）を実施例
１の本発明と同一の製造方法にて作成した。本実施例３
ではオフ・セット型薄膜半導体装置として図５（ａ）に
示すスタガード型薄膜半導体装置をアラインメントを高
精度に行う事に依り作成したが、オフ・セット型薄膜半
導体装置としては無論これ以外の構造の物も可能で有
る。例えば図５（ｂ）に示すようにソース・ドレイン領
域５０３を真性シリコン薄膜にゲート電極５０４をマス
クとして不純物イオンを打ち込んで作成する方法や図５
（ｃ）に示すゲート電極５０５が下側に有る逆スタガー
ド型薄膜半導体装置でソース・ドレイン領域５０７をマ
スク材５０６を用いて作成した物なども可能で有る。
【００３４】本実施例３では下地基板として直径７５mm
の溶融石英ガラスを用いた他は実施例１の本発明と同じ
製造方法でオフ・セット型薄膜半導体装置を作成した。
即ち、まず基板洗浄を施し、下地ＳｉＯ２ 膜をＡＰＣ
ＶＤ法などで堆積した後、リン添加されたシリコン膜を
ＬＰＣＶＤ法で堆積し、更にパターニングする事に依り
ソース・ドレイン領域５０１を形成した。ここで後にチ
ャンネル長Ｌとなるソース・ドレイン領域間距離は１
０．５μｍで有った。次に実施例１の本発明と同様にし
てチャンネル部となるシリコン薄膜を２１．２Å／ｍｉ
ｎの堆積速度で２４８Åの膜厚に堆積した。但し、実施
例１の本発明では基板の表側を下向きとして基板を反応
炉に挿入したが、本実施例３では２３５mm□のダミー石
英板上に直径７５mmの基板を表側を上向きに乗せて、反
応炉に挿入した。以下実施例１の本発明と全く同じ製造
方法で熱処理を施し、ゲート絶縁層を堆積し、更にゲー
ト電極５０２を形成した。このゲート電極５０２の幅は
１０．０μｍで、ソース・ドレイン間距離１０．５μｍ
の中心とゲート電極幅１０．０μｍの中心が一致するよ
うに高精度アラインメントを行った。この結果、チャン
ネル領域に於けるゲート電極端位置とソース領域端との
距離（オフセット距離）はそれぞれ０．２５μｍとな
る。その後実施例１の本発明と同様の製造方法で層間絶
縁膜を堆積し、コンタクト・ホール開口後アルミニウム
を用いて配線し、薄膜半導体装置が完成した。
の溶融石英ガラスを用いた他は実施例１の本発明と同じ
製造方法でオフ・セット型薄膜半導体装置を作成した。
即ち、まず基板洗浄を施し、下地ＳｉＯ２ 膜をＡＰＣ
ＶＤ法などで堆積した後、リン添加されたシリコン膜を
ＬＰＣＶＤ法で堆積し、更にパターニングする事に依り
ソース・ドレイン領域５０１を形成した。ここで後にチ
ャンネル長Ｌとなるソース・ドレイン領域間距離は１
０．５μｍで有った。次に実施例１の本発明と同様にし
てチャンネル部となるシリコン薄膜を２１．２Å／ｍｉ
ｎの堆積速度で２４８Åの膜厚に堆積した。但し、実施
例１の本発明では基板の表側を下向きとして基板を反応
炉に挿入したが、本実施例３では２３５mm□のダミー石
英板上に直径７５mmの基板を表側を上向きに乗せて、反
応炉に挿入した。以下実施例１の本発明と全く同じ製造
方法で熱処理を施し、ゲート絶縁層を堆積し、更にゲー
ト電極５０２を形成した。このゲート電極５０２の幅は
１０．０μｍで、ソース・ドレイン間距離１０．５μｍ
の中心とゲート電極幅１０．０μｍの中心が一致するよ
うに高精度アラインメントを行った。この結果、チャン
ネル領域に於けるゲート電極端位置とソース領域端との
距離（オフセット距離）はそれぞれ０．２５μｍとな
る。その後実施例１の本発明と同様の製造方法で層間絶
縁膜を堆積し、コンタクト・ホール開口後アルミニウム
を用いて配線し、薄膜半導体装置が完成した。
【００３５】この様にして作成した薄膜半導体装置のト
ランジスタ特性の一例Ｖｇｓ−Ｉｄｓ曲線を図６の６−
ａに示した。図６の３−ａは実施例１の本発明で試作し
た自己非整合型スタガード構造薄膜半導体装置のトラン
ジスタ特性で有る。図からも明確に分かる様に本実施例
３の本発明ではゲート電圧が負の時に生じるリーク電流
を大幅に低下させる事が可能で有る。実際本実施例３の
本発明に於いてはゲート電圧が−２．５Ｖ以下ではソー
ス・ドレイン電流を０．１ｐＡ程度に押さえている。図
６の６−ｂは実施例１の従来技術に依りオフセット型薄
膜半導体装置を作成した時に得られるトランジスタ特性
を比較の為に示している。即ち、チャンネル部シリコン
薄膜は６００℃の減圧ＣＶＤ法で堆積され、ソース・ド
レイン間距離１０．５μｍの中心とゲート電極幅１０．
０μｍの中心を高精度アラインメントで位置合わせしオ
フセット型薄膜半導体装置を作成した時に得られるトラ
ンジスタ特性で有る。これ故図６の６−ｂは従来技術の
自己非整合型スタガード構造薄膜半導体装置のトランジ
スタ特性図６の３−ｂと直接比較し得る。従来技術に依
るオフ・セット型薄膜半導体装置に於いてもリーク電流
を０．１ｐＡ程度以下に低く保つ事は可能で有るが、従
来技術に於いてオフセット型薄膜半導体装置を作成する
とオン電流や移動度などトランジスタの正特性も低下し
て仕舞い、実用的では無かった。例えば従来技術に依る
オフセット型薄膜半導体装置のオン電流はＩｄｓ＝０．
０９０±０．０１μＡと自己非整合型薄膜半導体装置に
比べてオン電流は一桁以上低下して仕舞う。又この時の
移動度もμｏ＝３．３３±０．１５cm2 ／ｖ・ｓｅｃと
同様に約３割劣化している。この理由に依り、従来技術
に依るオフセット型薄膜半導体装置の製造はその価値が
無かった。これに対し、本実施例３の本発明は図６の６
−ａに示されている通り、リーク電流は低く押さえ、且
つオン電流も高く維持している。本実施例３の本発明で
はオン電流としてＩｄｓ＝３．７１±０．４３μＡが得
られ、自己非整合型薄膜半導体装置のオン電流に比べて
も殆ど遜色は見られない。又本実施例３の本発明では移
動度もμｏ＝２２．００±０．９５cm2／ｖ・ｓｅｃと
良好な値を示した。
ランジスタ特性の一例Ｖｇｓ−Ｉｄｓ曲線を図６の６−
ａに示した。図６の３−ａは実施例１の本発明で試作し
た自己非整合型スタガード構造薄膜半導体装置のトラン
ジスタ特性で有る。図からも明確に分かる様に本実施例
３の本発明ではゲート電圧が負の時に生じるリーク電流
を大幅に低下させる事が可能で有る。実際本実施例３の
本発明に於いてはゲート電圧が−２．５Ｖ以下ではソー
ス・ドレイン電流を０．１ｐＡ程度に押さえている。図
６の６−ｂは実施例１の従来技術に依りオフセット型薄
膜半導体装置を作成した時に得られるトランジスタ特性
を比較の為に示している。即ち、チャンネル部シリコン
薄膜は６００℃の減圧ＣＶＤ法で堆積され、ソース・ド
レイン間距離１０．５μｍの中心とゲート電極幅１０．
０μｍの中心を高精度アラインメントで位置合わせしオ
フセット型薄膜半導体装置を作成した時に得られるトラ
ンジスタ特性で有る。これ故図６の６−ｂは従来技術の
自己非整合型スタガード構造薄膜半導体装置のトランジ
スタ特性図６の３−ｂと直接比較し得る。従来技術に依
るオフ・セット型薄膜半導体装置に於いてもリーク電流
を０．１ｐＡ程度以下に低く保つ事は可能で有るが、従
来技術に於いてオフセット型薄膜半導体装置を作成する
とオン電流や移動度などトランジスタの正特性も低下し
て仕舞い、実用的では無かった。例えば従来技術に依る
オフセット型薄膜半導体装置のオン電流はＩｄｓ＝０．
０９０±０．０１μＡと自己非整合型薄膜半導体装置に
比べてオン電流は一桁以上低下して仕舞う。又この時の
移動度もμｏ＝３．３３±０．１５cm2 ／ｖ・ｓｅｃと
同様に約３割劣化している。この理由に依り、従来技術
に依るオフセット型薄膜半導体装置の製造はその価値が
無かった。これに対し、本実施例３の本発明は図６の６
−ａに示されている通り、リーク電流は低く押さえ、且
つオン電流も高く維持している。本実施例３の本発明で
はオン電流としてＩｄｓ＝３．７１±０．４３μＡが得
られ、自己非整合型薄膜半導体装置のオン電流に比べて
も殆ど遜色は見られない。又本実施例３の本発明では移
動度もμｏ＝２２．００±０．９５cm2／ｖ・ｓｅｃと
良好な値を示した。
【００３６】（実施例４）実施例３では高精度アライン
メントを行う事に依りオフセット型薄膜半導体装置を作
成したが、無論これ以外にも本発明は有効で有る。図５
（ｂ）では真性シリコン膜を堆積し、ゲート電極をパタ
ーニングした後、不純物イオンを添加する事でオフセッ
ト型薄膜半導体装置を作成した。この方法について詳述
する。
メントを行う事に依りオフセット型薄膜半導体装置を作
成したが、無論これ以外にも本発明は有効で有る。図５
（ｂ）では真性シリコン膜を堆積し、ゲート電極をパタ
ーニングした後、不純物イオンを添加する事でオフセッ
ト型薄膜半導体装置を作成した。この方法について詳述
する。
【００３７】図７（ａ）〜（ｄ）は本実施例４に於ける
オフセット型スタガード構造のＭＩＳ型電界効果トラン
ジスタを構成するシリコン薄膜半導体装置の構造工程を
断面で示した図で有る。まず実施例１と同様基板７０１
を洗浄した後、下地保護膜７０２としてＳｉＯ２ 膜を
２０００Å程度堆積する。続いて第一のシリコン膜を３
００Å程度以上堆積し、パターニングを行う事でパッド
となるシリコン膜７０３を形成する。この第一のシリコ
ン膜として本実施例では実施例１でチャンネル部シリコ
ン膜を堆積したＬＰＣＶＤ装置を用いて堆積温度６００
℃シラン流量１２．５SCCMで１２５０Åに堆積したが、
これ以外にも同じＬＰＣＶＤ装置を用いて堆積温度５５
０℃程度でシリコン膜を堆積する事も、原料ガスとして
ジシラン（Ｓｉ2Ｈ6）を用いて堆積温度４５０℃程度で
堆積する事も、ＰＥＣＶＤ法にて２５０℃程度でシリコ
ン膜を堆積する事も可能で有る。工程最高温度６００℃
を越えぬ膜形成温度で有るならば、如何なる方法であっ
ても構わない。次に第二のシリコン膜７０４を堆積する
が、この第二のシリコン膜の膜厚が３００Å程度以上有
り、不純物注入後のソース・ドレイン領域の抵抗値がト
ランジスタを動作させた時のチャンネル領域の抵抗値に
比べて充分低ければ、第一のシリコン膜又はパッドとな
るシリコン膜７０３は必要とされない。本実施例４では
第二のシリコン膜７０４を実施例１の本発明でチャンネ
ル部となるシリコン薄膜と同じ方法で堆積した。即ちＬ
ＰＣＶＤ法にてモノシランを原料ガスとし、堆積温度５
５０℃、シラン流量１００SCCM堆積速度２１．２Å／ｍ
ｉｎで２５０Åの膜厚に堆積した。しかし、第二のシリ
コン膜形成方法は第一のシリコン膜と同様、工程最高温
度６００℃を越えぬ膜形成温度で有るならば、如何なる
方法でも可能で有る。例えば、第二のシリコン膜も堆積
温度６００℃、シラン流量１２．５SCCM、反応炉内圧力
９．０mtorrで堆積しても構わぬし、又、原料ガスにジ
シランやトリシランなどの高次シランを用いて更に低温
で膜形成する事も可能で有る。この様に何らかの方法で
第二のシリコン膜７０４を形成し（図７（ｂ））、パタ
ーニングを行った後、実施例１の本発明と同様の方法で
ゲート絶縁層７０５を形成した。即ち、ＥＣＲ−ＰＥＣ
ＶＤ法でＳｉＯ２ 膜を１５００Å堆積した。ゲート絶
縁層７０５の形成手段としては第二のシリコン膜７０４
が多結晶シリコン膜である場合、ＡＰＣＶＤ法で形成す
る事も出来る。次にゲート電極となる金属膜などを形成
する。本実施例４ではゲート電極材料として燐を高濃度
に添加したシリコン膜を用いた。ここではＬＰＣＶＤ法
で堆積温度６００℃、モノシラン２００SCCM、ヘリウム
が９９．５％でホスフィンが０．５％のヘリウム・ホス
フィン混合ガスを６SCCM更にヘリウム１００SCCMを流
し、炉内圧力１００mtorr で３０００Åの膜厚に堆積し
た。成膜直後のシート抵抗値は７４４Ω／□で有った。
引き続いてレジストを塗布し、レジストのパターニング
を行った後、ＣＦ４とＯ２の混合プラズマに依り燐添加
シリコン膜のパターニングを行った。ＣＦ４とＯ２の比
がそれぞれ２００SCCMと２００SCCMで入射波出力７００
Ｗでパターニングを行った。この時の燐添加シリコン膜
のエッチング速度は１５．４Å／ｓｅｃで５分５７秒間
エッチングを行い、ゲート電極７０６を作成した。燐添
加シリコン膜の膜厚は３０００Åで有ったので、このプ
ラズマエッチングに依り、ゲート電極幅はレジスト７０
７に比べて左右それぞれ２５００Å程度細められている
（図７（ｃ））。次にゲート電極７０６作成に用いたレ
ジスト７０７を剥離せずに残したまま、不純物イオンを
添加する。本実施例４では不純物として燐を選びｎ型薄
膜半導体装置を目指したが、無論他元素もその目的に応
じて可能で有る。本実施例４では質量分析装置が付いて
いないイオン打ち込み装置を用いて不純物イオン添加を
施した。原料ガスとして水素中に希釈された濃度５％の
ホスフィンを用い、加速電圧１１０ｋＶで３×１０15１
／cm2 の濃度に打ち込んだ。この様にして、第一のシリ
コン膜と第二のシリコン膜の一部はソース・ドレイン領
域７０８となり、又ゲート電極作成に用いたレジスト７
０７は膜厚がおよそ２μｍ程度有るため、この下に位置
する第二のシリコン膜はイオン添加されず、チャンネル
部７０９を構成するに至る（図７（ｃ））。又、この方
法に依り、オフセット型薄膜半導体装置が作成される。
次にゲート電極作成用レジスト７０７を剥離した後、該
基板に６００℃で７時間以上の熱処理を施し、添加不純
物イオンの活性化及び、チャンネル部シリコン膜７０９
の結晶性が不充分な場合の結晶化を促進する。本実施例
４では実施例１の本発明で行った熱処理と同様窒素雰囲
気下６００℃にて２３時間の熱処理を施した。続いて層
間絶縁膜としてＳｉＯ2 ７１０をＡＰＣＶＤ法などで５
０００Å堆積し、更に質量分析装置の付いていないイオ
ン打ち込み装置にて、水素を加速電圧８０ｋＶで５×１
０15１／cm2 打ち込んだ後、コンタクト・ホールを開口
し、アルミニウムなどで配線７１１をし、オフセット型
薄膜半導体装置が完成する。
オフセット型スタガード構造のＭＩＳ型電界効果トラン
ジスタを構成するシリコン薄膜半導体装置の構造工程を
断面で示した図で有る。まず実施例１と同様基板７０１
を洗浄した後、下地保護膜７０２としてＳｉＯ２ 膜を
２０００Å程度堆積する。続いて第一のシリコン膜を３
００Å程度以上堆積し、パターニングを行う事でパッド
となるシリコン膜７０３を形成する。この第一のシリコ
ン膜として本実施例では実施例１でチャンネル部シリコ
ン膜を堆積したＬＰＣＶＤ装置を用いて堆積温度６００
℃シラン流量１２．５SCCMで１２５０Åに堆積したが、
これ以外にも同じＬＰＣＶＤ装置を用いて堆積温度５５
０℃程度でシリコン膜を堆積する事も、原料ガスとして
ジシラン（Ｓｉ2Ｈ6）を用いて堆積温度４５０℃程度で
堆積する事も、ＰＥＣＶＤ法にて２５０℃程度でシリコ
ン膜を堆積する事も可能で有る。工程最高温度６００℃
を越えぬ膜形成温度で有るならば、如何なる方法であっ
ても構わない。次に第二のシリコン膜７０４を堆積する
が、この第二のシリコン膜の膜厚が３００Å程度以上有
り、不純物注入後のソース・ドレイン領域の抵抗値がト
ランジスタを動作させた時のチャンネル領域の抵抗値に
比べて充分低ければ、第一のシリコン膜又はパッドとな
るシリコン膜７０３は必要とされない。本実施例４では
第二のシリコン膜７０４を実施例１の本発明でチャンネ
ル部となるシリコン薄膜と同じ方法で堆積した。即ちＬ
ＰＣＶＤ法にてモノシランを原料ガスとし、堆積温度５
５０℃、シラン流量１００SCCM堆積速度２１．２Å／ｍ
ｉｎで２５０Åの膜厚に堆積した。しかし、第二のシリ
コン膜形成方法は第一のシリコン膜と同様、工程最高温
度６００℃を越えぬ膜形成温度で有るならば、如何なる
方法でも可能で有る。例えば、第二のシリコン膜も堆積
温度６００℃、シラン流量１２．５SCCM、反応炉内圧力
９．０mtorrで堆積しても構わぬし、又、原料ガスにジ
シランやトリシランなどの高次シランを用いて更に低温
で膜形成する事も可能で有る。この様に何らかの方法で
第二のシリコン膜７０４を形成し（図７（ｂ））、パタ
ーニングを行った後、実施例１の本発明と同様の方法で
ゲート絶縁層７０５を形成した。即ち、ＥＣＲ−ＰＥＣ
ＶＤ法でＳｉＯ２ 膜を１５００Å堆積した。ゲート絶
縁層７０５の形成手段としては第二のシリコン膜７０４
が多結晶シリコン膜である場合、ＡＰＣＶＤ法で形成す
る事も出来る。次にゲート電極となる金属膜などを形成
する。本実施例４ではゲート電極材料として燐を高濃度
に添加したシリコン膜を用いた。ここではＬＰＣＶＤ法
で堆積温度６００℃、モノシラン２００SCCM、ヘリウム
が９９．５％でホスフィンが０．５％のヘリウム・ホス
フィン混合ガスを６SCCM更にヘリウム１００SCCMを流
し、炉内圧力１００mtorr で３０００Åの膜厚に堆積し
た。成膜直後のシート抵抗値は７４４Ω／□で有った。
引き続いてレジストを塗布し、レジストのパターニング
を行った後、ＣＦ４とＯ２の混合プラズマに依り燐添加
シリコン膜のパターニングを行った。ＣＦ４とＯ２の比
がそれぞれ２００SCCMと２００SCCMで入射波出力７００
Ｗでパターニングを行った。この時の燐添加シリコン膜
のエッチング速度は１５．４Å／ｓｅｃで５分５７秒間
エッチングを行い、ゲート電極７０６を作成した。燐添
加シリコン膜の膜厚は３０００Åで有ったので、このプ
ラズマエッチングに依り、ゲート電極幅はレジスト７０
７に比べて左右それぞれ２５００Å程度細められている
（図７（ｃ））。次にゲート電極７０６作成に用いたレ
ジスト７０７を剥離せずに残したまま、不純物イオンを
添加する。本実施例４では不純物として燐を選びｎ型薄
膜半導体装置を目指したが、無論他元素もその目的に応
じて可能で有る。本実施例４では質量分析装置が付いて
いないイオン打ち込み装置を用いて不純物イオン添加を
施した。原料ガスとして水素中に希釈された濃度５％の
ホスフィンを用い、加速電圧１１０ｋＶで３×１０15１
／cm2 の濃度に打ち込んだ。この様にして、第一のシリ
コン膜と第二のシリコン膜の一部はソース・ドレイン領
域７０８となり、又ゲート電極作成に用いたレジスト７
０７は膜厚がおよそ２μｍ程度有るため、この下に位置
する第二のシリコン膜はイオン添加されず、チャンネル
部７０９を構成するに至る（図７（ｃ））。又、この方
法に依り、オフセット型薄膜半導体装置が作成される。
次にゲート電極作成用レジスト７０７を剥離した後、該
基板に６００℃で７時間以上の熱処理を施し、添加不純
物イオンの活性化及び、チャンネル部シリコン膜７０９
の結晶性が不充分な場合の結晶化を促進する。本実施例
４では実施例１の本発明で行った熱処理と同様窒素雰囲
気下６００℃にて２３時間の熱処理を施した。続いて層
間絶縁膜としてＳｉＯ2 ７１０をＡＰＣＶＤ法などで５
０００Å堆積し、更に質量分析装置の付いていないイオ
ン打ち込み装置にて、水素を加速電圧８０ｋＶで５×１
０15１／cm2 打ち込んだ後、コンタクト・ホールを開口
し、アルミニウムなどで配線７１１をし、オフセット型
薄膜半導体装置が完成する。
【００３８】こうして作成したオフセット型薄膜半導体
装置のトランジスタ特性を測定した所、Ｌ＝Ｗ＝１０μ
ｍ、Ｖｄｓ＝４Ｖでオン電流は３．４μＡ、ソース・ド
レイン電流の最小値はＶｇｓ＝−３．５Ｖの時０．０９
ｐＡ、又Ｖｇｓ＝−１０Ｖで定義したオフ電流は０．２
８ｐＡと、トランジスタ・オフ時のリーク電流を低く押
さえ、且つ良好なオン電流を得る事が出来た。
装置のトランジスタ特性を測定した所、Ｌ＝Ｗ＝１０μ
ｍ、Ｖｄｓ＝４Ｖでオン電流は３．４μＡ、ソース・ド
レイン電流の最小値はＶｇｓ＝−３．５Ｖの時０．０９
ｐＡ、又Ｖｇｓ＝−１０Ｖで定義したオフ電流は０．２
８ｐＡと、トランジスタ・オフ時のリーク電流を低く押
さえ、且つ良好なオン電流を得る事が出来た。
【００３９】実施例３及び実施例４で述べた様にオフセ
ット型薄膜半導体装置でソース領域・ドレイン領域が形
成された後、熱処理を加える事でオン電流は高く、リー
ク電流の小さい薄膜半導体装置を作成可能で有るが、本
発明が実施例３及び実施例４で詳述したオフセット型薄
膜半導体装置の製造方法だけに限定される物では決して
無い。例えば実施例４でオフセット型薄膜半導体装置を
作成する方法としてゲート電極幅よりも広い幅を持つレ
ジストを打ち込みのマスクとしたが、他にも様々な方法
が有る。例えば金属をゲート電極として用い、この表面
及び側面を酸化してゲート電極を細めた後に不純物イオ
ンを打ち込む事などでもオフセット型薄膜半導体装置を
作成出来る。又、図５（ｃ）に示したように逆スタガー
ド構造に於いてもマスク材５０６の幅をゲート電極５０
５よりも広げる事などでオフセット型薄膜半導体装置と
なる。本発明はこれらあらゆる製造方法で作成されたオ
フセット型薄膜半導体装置に有効で有る。
ット型薄膜半導体装置でソース領域・ドレイン領域が形
成された後、熱処理を加える事でオン電流は高く、リー
ク電流の小さい薄膜半導体装置を作成可能で有るが、本
発明が実施例３及び実施例４で詳述したオフセット型薄
膜半導体装置の製造方法だけに限定される物では決して
無い。例えば実施例４でオフセット型薄膜半導体装置を
作成する方法としてゲート電極幅よりも広い幅を持つレ
ジストを打ち込みのマスクとしたが、他にも様々な方法
が有る。例えば金属をゲート電極として用い、この表面
及び側面を酸化してゲート電極を細めた後に不純物イオ
ンを打ち込む事などでもオフセット型薄膜半導体装置を
作成出来る。又、図５（ｃ）に示したように逆スタガー
ド構造に於いてもマスク材５０６の幅をゲート電極５０
５よりも広げる事などでオフセット型薄膜半導体装置と
なる。本発明はこれらあらゆる製造方法で作成されたオ
フセット型薄膜半導体装置に有効で有る。
【００４０】（実施例５）図８（ａ）〜（ｆ）はＭＩＳ
型電界効果トランジスタを形成するシリコン薄膜半導体
装置の製造工程を断面で示した図で有る。
型電界効果トランジスタを形成するシリコン薄膜半導体
装置の製造工程を断面で示した図で有る。
【００４１】本実施例５では絶縁性基板８０１として２
３５mm□の石英ガラスを用いたが、６００℃の温度に耐
え得る基板又は下地物質で有るならば、その種類や大き
さは無論問われない。例えばシリコン・ウェハー上に形
成された三次元ＬＳＩなども下地基板として可能で有
る。まず有機洗浄及び酸洗浄した石英ガラス基板８０１
上面に下地ＳｉＯ2膜８０２を常圧化学気相堆積法（Ａ
ＰＣＶＤ法）で堆積した。下地ＳｉＯ2 膜８０２の形成
は基板温度３００℃、シラン流量１２０SCCM、酸素８４
０SCCM、窒素約１４０ＳＬＭで堆積した。この時の堆積
速度は３．９Å／ｓｅｃで、堆積時間は８分３３秒で有
った。次にドナー又はアクセプターとなる不純物を含ん
だシリコン薄膜８０３を減圧気相化学堆積法（ＬＰＣＶ
Ｄ法）にて堆積した（図８（ａ））。本実施例５では不
純物としてリンを選び、フォスフィン（ＰＨ３）０．０
３SCCM、シラン（ＳｉＨ４）２００SCCMを原料ガスとし
て堆積温度６００℃で１５００Å堆積した。この時の堆
積速度は３０Å／ｍｉｎで成膜直後のシート抵抗値は１
９５１Ω／□で有った。次に前記シリコン薄膜８０３上
にレジストを形成し、四弗化炭素（ＣＦ４）、酸素（Ｏ
２）、窒素（Ｎ２）等の混合プラズマでパターニングを
行い、ソース・ドレイン領域８０４を形成した。続いて
該領域８０４表面上の汚物・自然酸化膜を取り除いた
後、直ちにアモルファス・シリコン薄膜８０５を減圧Ｃ
ＶＤ法で堆積した。（図８（ｂ））本実施例５に於ける
減圧ＣＶＤ装置は１８４．５ｌで反応室は石英ガラスに
依り作成されている。反応室の外側には３ゾーンに分か
れたヒーターが設置されており、それら３つのヒーター
を独立に調整する事で反応室内中央部付近に所望の温度
で等温領域を形成する。基板はこの等温領域内に水平に
設置して、アモルファス・シリコン薄膜８０５を堆積し
た。アモルファス・シリコン薄膜８０５は原料ガスとし
てジシラン（Ｓｉ２Ｈ６）１００SCCMを用い、希釈ガス
としてヘリウム（Ｈｅ）１００SCCMを使用した。堆積温
度は４５０℃であった。本実施例５のアモルファス・シ
リコン薄膜８０５を堆積する為に用いた減圧ＣＶＤ炉の
排気はメカニカル・ブースター・ポンプとロータリー・
ポンプを直結して行っている。メカニカル・ブースター
・ポンプと反応炉の間にはコンダクタンス・バルブが取
り付けて有り、このバルブの開閉量を調整する事で、反
応室内の圧力を所望の値に調整・維持可能となる。本実
施例５ではアモルファス・シリコン薄膜８０５を堆積
中、反応室内の圧力を３０６mtorr に保った。堆積速度
は１８．０７Å／ｍｉｎで、３０７Åの膜厚にアモルフ
ァス・シリコン薄膜８０５を堆積した。次にこの様にし
て作成されたアモルファス・シリコン薄膜８０５上にレ
ジストを形成し、四弗化炭素、酸素、窒素等の混合プラ
ズマでパターニングを行い、いずれチャンネル部となる
位置に丈アモルファス・シリコン薄膜８０６を残した。
３５mm□の石英ガラスを用いたが、６００℃の温度に耐
え得る基板又は下地物質で有るならば、その種類や大き
さは無論問われない。例えばシリコン・ウェハー上に形
成された三次元ＬＳＩなども下地基板として可能で有
る。まず有機洗浄及び酸洗浄した石英ガラス基板８０１
上面に下地ＳｉＯ2膜８０２を常圧化学気相堆積法（Ａ
ＰＣＶＤ法）で堆積した。下地ＳｉＯ2 膜８０２の形成
は基板温度３００℃、シラン流量１２０SCCM、酸素８４
０SCCM、窒素約１４０ＳＬＭで堆積した。この時の堆積
速度は３．９Å／ｓｅｃで、堆積時間は８分３３秒で有
った。次にドナー又はアクセプターとなる不純物を含ん
だシリコン薄膜８０３を減圧気相化学堆積法（ＬＰＣＶ
Ｄ法）にて堆積した（図８（ａ））。本実施例５では不
純物としてリンを選び、フォスフィン（ＰＨ３）０．０
３SCCM、シラン（ＳｉＨ４）２００SCCMを原料ガスとし
て堆積温度６００℃で１５００Å堆積した。この時の堆
積速度は３０Å／ｍｉｎで成膜直後のシート抵抗値は１
９５１Ω／□で有った。次に前記シリコン薄膜８０３上
にレジストを形成し、四弗化炭素（ＣＦ４）、酸素（Ｏ
２）、窒素（Ｎ２）等の混合プラズマでパターニングを
行い、ソース・ドレイン領域８０４を形成した。続いて
該領域８０４表面上の汚物・自然酸化膜を取り除いた
後、直ちにアモルファス・シリコン薄膜８０５を減圧Ｃ
ＶＤ法で堆積した。（図８（ｂ））本実施例５に於ける
減圧ＣＶＤ装置は１８４．５ｌで反応室は石英ガラスに
依り作成されている。反応室の外側には３ゾーンに分か
れたヒーターが設置されており、それら３つのヒーター
を独立に調整する事で反応室内中央部付近に所望の温度
で等温領域を形成する。基板はこの等温領域内に水平に
設置して、アモルファス・シリコン薄膜８０５を堆積し
た。アモルファス・シリコン薄膜８０５は原料ガスとし
てジシラン（Ｓｉ２Ｈ６）１００SCCMを用い、希釈ガス
としてヘリウム（Ｈｅ）１００SCCMを使用した。堆積温
度は４５０℃であった。本実施例５のアモルファス・シ
リコン薄膜８０５を堆積する為に用いた減圧ＣＶＤ炉の
排気はメカニカル・ブースター・ポンプとロータリー・
ポンプを直結して行っている。メカニカル・ブースター
・ポンプと反応炉の間にはコンダクタンス・バルブが取
り付けて有り、このバルブの開閉量を調整する事で、反
応室内の圧力を所望の値に調整・維持可能となる。本実
施例５ではアモルファス・シリコン薄膜８０５を堆積
中、反応室内の圧力を３０６mtorr に保った。堆積速度
は１８．０７Å／ｍｉｎで、３０７Åの膜厚にアモルフ
ァス・シリコン薄膜８０５を堆積した。次にこの様にし
て作成されたアモルファス・シリコン薄膜８０５上にレ
ジストを形成し、四弗化炭素、酸素、窒素等の混合プラ
ズマでパターニングを行い、いずれチャンネル部となる
位置に丈アモルファス・シリコン薄膜８０６を残した。
【００４２】次に、この基板を沸騰している濃度６０％
の硝酸にて洗浄し、更に１．６７％弗化水素酸水溶液に
２０秒間浸してソース・ドレイン領域８０４といずれチ
ャンネル部となる位置に残されたアモルファス・シリコ
ン薄膜８０６上の自然酸化膜を取り除いて清浄なシリコ
ン膜が出現した後、直ちに電子サイクロトロン共鳴プラ
ズマＣＶＤ装置（ＥＣＲ−ＰＥＣＶＤ装置）にて酸素プ
ラズマ８０７を照射した。（図８（ｃ））本実施例５で
用いたＥＣＲーＰＥＣＶＤ装置の概要を図２に示す。酸
素プラズマは２．４５ＧＨｚのマイクロ波を導波間２０
１を通じて反応室２０２に導き、１００SCCMの酸素をガ
ス導入管２０３から導入して酸素プラズマを立てた。こ
の時反応室内の圧力は１．８４mtorr で、マイクロ波の
出力は２５００Ｗで有った。反応室の外側には外部コイ
ル２０４が設けられて居り、酸素プラズマに８７５Ｇａ
ｕｓｓの磁場を掛けてプラズマ中の電子にＥＣＲ条件を
満足せしめている。基板２０５はプラズマに対して垂直
に置かれ、ヒーター２０６に依り基板温度が３００℃と
なる様保たれている。この条件で酸素プラズマ８０７を
８分２０秒間照射して、いずれチャンネル部となる位置
に残されたアモルファス・シリコン薄膜８０６の酸化を
行い、ゲート絶縁層の一部位となるＳｉＯ2膜８０８を
得た。この時、ゲート絶縁層の一部位となるＳｉＯ2 膜
８０８の下部には、いずれチャンネル部となるアモルフ
ァスシリコン薄膜８０９が残留している。（図８
（ｄ））更に真空を破る事なく連続してゲート絶縁層と
なるＳｉＯ２膜８１０を堆積した。このＳｉＯ2膜８１
０はマイクロ波出力が２２５０Ｗ、シラン流量６０SCC
M、酸素流量１００SCCM、基板温度３００℃で、１８．
７５秒間堆積した。堆積中に於ける反応室内圧力は２．
６２mtorrで有った。こうして形成した多層膜を多波長
分散型偏光解析法（多波長分光エリプソメトリー：ソー
プラ社ＭＯＳＳ−ＥＳ４Ｇ）を用いて、いずれチャンネ
ル部となる残留しているアモルファス・シリコン膜８０
９の膜厚と、アモルファス・シリコン膜を酸化して形成
したＳｉＯ２膜８０８の膜厚、及びＥＣＲ−ＰＥＣＶＤ
法で堆積したＳｉＯ２膜８１０の膜厚を測定した所、ア
モルファス・シリコン薄膜８０９が２０５Å、ＳｉＯ2
膜８０８が１２０Å、ＳｉＯ２膜８１０が１５００Åで
有った。又この時、波長が６３２．８ｎｍに於けるＳｉ
Ｏ２膜の屈折率は、ＳｉＯ２膜８０８が１．４２、Ｓｉ
Ｏ２膜８１０が１．４０で有った。
の硝酸にて洗浄し、更に１．６７％弗化水素酸水溶液に
２０秒間浸してソース・ドレイン領域８０４といずれチ
ャンネル部となる位置に残されたアモルファス・シリコ
ン薄膜８０６上の自然酸化膜を取り除いて清浄なシリコ
ン膜が出現した後、直ちに電子サイクロトロン共鳴プラ
ズマＣＶＤ装置（ＥＣＲ−ＰＥＣＶＤ装置）にて酸素プ
ラズマ８０７を照射した。（図８（ｃ））本実施例５で
用いたＥＣＲーＰＥＣＶＤ装置の概要を図２に示す。酸
素プラズマは２．４５ＧＨｚのマイクロ波を導波間２０
１を通じて反応室２０２に導き、１００SCCMの酸素をガ
ス導入管２０３から導入して酸素プラズマを立てた。こ
の時反応室内の圧力は１．８４mtorr で、マイクロ波の
出力は２５００Ｗで有った。反応室の外側には外部コイ
ル２０４が設けられて居り、酸素プラズマに８７５Ｇａ
ｕｓｓの磁場を掛けてプラズマ中の電子にＥＣＲ条件を
満足せしめている。基板２０５はプラズマに対して垂直
に置かれ、ヒーター２０６に依り基板温度が３００℃と
なる様保たれている。この条件で酸素プラズマ８０７を
８分２０秒間照射して、いずれチャンネル部となる位置
に残されたアモルファス・シリコン薄膜８０６の酸化を
行い、ゲート絶縁層の一部位となるＳｉＯ2膜８０８を
得た。この時、ゲート絶縁層の一部位となるＳｉＯ2 膜
８０８の下部には、いずれチャンネル部となるアモルフ
ァスシリコン薄膜８０９が残留している。（図８
（ｄ））更に真空を破る事なく連続してゲート絶縁層と
なるＳｉＯ２膜８１０を堆積した。このＳｉＯ2膜８１
０はマイクロ波出力が２２５０Ｗ、シラン流量６０SCC
M、酸素流量１００SCCM、基板温度３００℃で、１８．
７５秒間堆積した。堆積中に於ける反応室内圧力は２．
６２mtorrで有った。こうして形成した多層膜を多波長
分散型偏光解析法（多波長分光エリプソメトリー：ソー
プラ社ＭＯＳＳ−ＥＳ４Ｇ）を用いて、いずれチャンネ
ル部となる残留しているアモルファス・シリコン膜８０
９の膜厚と、アモルファス・シリコン膜を酸化して形成
したＳｉＯ２膜８０８の膜厚、及びＥＣＲ−ＰＥＣＶＤ
法で堆積したＳｉＯ２膜８１０の膜厚を測定した所、ア
モルファス・シリコン薄膜８０９が２０５Å、ＳｉＯ2
膜８０８が１２０Å、ＳｉＯ２膜８１０が１５００Åで
有った。又この時、波長が６３２．８ｎｍに於けるＳｉ
Ｏ２膜の屈折率は、ＳｉＯ２膜８０８が１．４２、Ｓｉ
Ｏ２膜８１０が１．４０で有った。
【００４３】次にこうして得られた基板を６００℃に保
持された電熱炉に挿入し、４８時間の熱処理を施した。
この時電熱炉には純度９９．９９９％以上の窒素ガスを
２０ｌ／ｍｉｎ流し続け、不活性雰囲気を保持し続け
た。この不活性雰囲気６００℃の熱処理に依り、チャン
ネル部に残留していたアモルファス・シリコン薄膜は結
晶化し、チャンネル部を構成するシリコン薄膜８１１へ
と改変される。（図８（ｅ））続いてこの基板を再びＥ
ＣＲ−ＰＥＣＶＤ装置に入れ、該装置を用いて熱処理が
施された基板に水素プラズマを照射した。この時、基板
温度は３００℃、マイクロ波出力２０００Ｗで水素を１
００SCCM流して水素プラズマを立てた。この状態で反応
室内の圧力は１．９７mtorr で有った。水素プラズマ照
射は４５分間行った。
持された電熱炉に挿入し、４８時間の熱処理を施した。
この時電熱炉には純度９９．９９９％以上の窒素ガスを
２０ｌ／ｍｉｎ流し続け、不活性雰囲気を保持し続け
た。この不活性雰囲気６００℃の熱処理に依り、チャン
ネル部に残留していたアモルファス・シリコン薄膜は結
晶化し、チャンネル部を構成するシリコン薄膜８１１へ
と改変される。（図８（ｅ））続いてこの基板を再びＥ
ＣＲ−ＰＥＣＶＤ装置に入れ、該装置を用いて熱処理が
施された基板に水素プラズマを照射した。この時、基板
温度は３００℃、マイクロ波出力２０００Ｗで水素を１
００SCCM流して水素プラズマを立てた。この状態で反応
室内の圧力は１．９７mtorr で有った。水素プラズマ照
射は４５分間行った。
【００４４】次にクロムをスパッター法で１５００Å堆
積し、パターニングに依りゲート電極８１２を形成し
た。この時シート抵抗値は１．３６Ω／□で有った。そ
の後、ゲート絶縁膜にコンタクトホールを開け、ソース
・ドレイン取り出し電極８１３をスパッター法などで形
成し、パターニングを行う事でトランジスタは完成す
る。（図８（ｆ））本実施例５ではソース・ドレイン取
り出し電極材料として、膜厚８０００Åのアルミニウム
を用いた。この時のアルミニウムのシート抵抗値は４２
ｍΩ／□で有った。
積し、パターニングに依りゲート電極８１２を形成し
た。この時シート抵抗値は１．３６Ω／□で有った。そ
の後、ゲート絶縁膜にコンタクトホールを開け、ソース
・ドレイン取り出し電極８１３をスパッター法などで形
成し、パターニングを行う事でトランジスタは完成す
る。（図８（ｆ））本実施例５ではソース・ドレイン取
り出し電極材料として、膜厚８０００Åのアルミニウム
を用いた。この時のアルミニウムのシート抵抗値は４２
ｍΩ／□で有った。
【００４５】この様にして試作した薄膜トランジスタ
（ＴＦＴ）の特性の一例Ｖｇｓ−Ｉｄｓ曲線を図９の９
−ａに示した。ここでＩｄｓはソース・ドレイン電圧、
Ｖｄｓ＝４Ｖ、温度２５℃で測定した。トランジスタ・
サイズはチャンネル部の長さＬ＝１０μｍ、幅Ｗ＝１０
０μｍで有った。Ｖｄｓ＝４Ｖ，Ｖｇｓ＝１０Ｖでトラ
ンジスタをオンさせた時のオン電流はＩｄｓ＝３４．５
μＡと良好なトランジスタ特性を有する薄膜半導体装置
が得られた。又、このトランジスタの飽和電流領域より
求めた電界効果移動度は１２．５２cm2 ／ｖ・ｓｅｃで
有った。図９の９−ｂには比較の為に従来技術に依って
作成した薄膜半導体装置のトランジスタ特性を図示し
た。即ち、従来技術では、チャンネル部シリコン薄膜を
減圧ＣＶＤ法にて６００℃で堆積し、酸素プラズマ照射
を施さぬ他は総て本実施例５と同一の工程で薄膜半導体
装置を作成したもので有る。この時、減圧ＣＶＤ法でチ
ャンネル部シリコン薄膜を堆積する装置は本実施例５で
アモルファス・シリコン薄膜を堆積した装置と同一で有
り、原料ガスのモノシランは２４SCCM流し、反応炉内圧
力は１３．８mtorr、堆積速度は１９．００Å／ｍｉｎ
で２５２Åの膜厚に堆積した。この従来のＴＦＴのオン
電流はＩｄｓ＝４．６μＡで電界効果移動度は４．４０
cm／ｖ・ｓｅｃで有った。この他に、チャンネル部シリ
コン薄膜を同様に減圧ＣＶＤ法で６００℃にて堆積した
後、ゲート絶縁膜堆積前に酸素プラズマ照射を施し、そ
れ以外の工程は総て本実施例５と同一の工程で薄膜半導
体装置を作成し、ＴＦＴ特性を測定した所、ＴＦＴ特性
は酸素プラズマ照射の有無でほとんど変化せず、酸素プ
ラズマ照射を施したＴＦＴのＶｇｓ−Ｉｄｓ曲線は図９
の９−ｂと一致した。この時ＴＦＴのオン電流はＩｄｓ
＝４．７μＡで、電界効果移動度は４．４４cm2 ／ｖ・
ｓｅｃで有った。即ち、チャンネル部シリコン薄膜を６
００℃にて減圧ＣＶＤ法で堆積する従来技術では、酸素
プラズマ照射の効果は非常に小さい。図９の９−ｃには
別の従来技術に依り作成された薄膜半導体装置のＴＦＴ
特性を図示した。この従来技術では、本実施例５で酸素
プラズマ照射を施さぬ他は総て本実施例と同一の工程で
薄膜半導体装置を作成した物で有る。即ち、チャンネル
部シリコン層として、まずアモルファス・シリコン薄膜
を堆積し、その後６００℃の熱処理をおこなうものの、
ゲート絶縁層形成前に酸素プラズマ照射を施さなかった
工程で有る。この従来技術に依り、作成されたＴＦＴは
−１０Ｖのデプレッションを呈しており、立ち上がり特
性も良くない。この薄膜半導体装置のオン電流はＶｄｓ
＝４Ｖ、Ｖｇｓ＝１０Ｖで１２．１μＡで有り、電界効
果移動度は９．９４cm2／ｖ・ｓｅｃで有った。
（ＴＦＴ）の特性の一例Ｖｇｓ−Ｉｄｓ曲線を図９の９
−ａに示した。ここでＩｄｓはソース・ドレイン電圧、
Ｖｄｓ＝４Ｖ、温度２５℃で測定した。トランジスタ・
サイズはチャンネル部の長さＬ＝１０μｍ、幅Ｗ＝１０
０μｍで有った。Ｖｄｓ＝４Ｖ，Ｖｇｓ＝１０Ｖでトラ
ンジスタをオンさせた時のオン電流はＩｄｓ＝３４．５
μＡと良好なトランジスタ特性を有する薄膜半導体装置
が得られた。又、このトランジスタの飽和電流領域より
求めた電界効果移動度は１２．５２cm2 ／ｖ・ｓｅｃで
有った。図９の９−ｂには比較の為に従来技術に依って
作成した薄膜半導体装置のトランジスタ特性を図示し
た。即ち、従来技術では、チャンネル部シリコン薄膜を
減圧ＣＶＤ法にて６００℃で堆積し、酸素プラズマ照射
を施さぬ他は総て本実施例５と同一の工程で薄膜半導体
装置を作成したもので有る。この時、減圧ＣＶＤ法でチ
ャンネル部シリコン薄膜を堆積する装置は本実施例５で
アモルファス・シリコン薄膜を堆積した装置と同一で有
り、原料ガスのモノシランは２４SCCM流し、反応炉内圧
力は１３．８mtorr、堆積速度は１９．００Å／ｍｉｎ
で２５２Åの膜厚に堆積した。この従来のＴＦＴのオン
電流はＩｄｓ＝４．６μＡで電界効果移動度は４．４０
cm／ｖ・ｓｅｃで有った。この他に、チャンネル部シリ
コン薄膜を同様に減圧ＣＶＤ法で６００℃にて堆積した
後、ゲート絶縁膜堆積前に酸素プラズマ照射を施し、そ
れ以外の工程は総て本実施例５と同一の工程で薄膜半導
体装置を作成し、ＴＦＴ特性を測定した所、ＴＦＴ特性
は酸素プラズマ照射の有無でほとんど変化せず、酸素プ
ラズマ照射を施したＴＦＴのＶｇｓ−Ｉｄｓ曲線は図９
の９−ｂと一致した。この時ＴＦＴのオン電流はＩｄｓ
＝４．７μＡで、電界効果移動度は４．４４cm2 ／ｖ・
ｓｅｃで有った。即ち、チャンネル部シリコン薄膜を６
００℃にて減圧ＣＶＤ法で堆積する従来技術では、酸素
プラズマ照射の効果は非常に小さい。図９の９−ｃには
別の従来技術に依り作成された薄膜半導体装置のＴＦＴ
特性を図示した。この従来技術では、本実施例５で酸素
プラズマ照射を施さぬ他は総て本実施例と同一の工程で
薄膜半導体装置を作成した物で有る。即ち、チャンネル
部シリコン層として、まずアモルファス・シリコン薄膜
を堆積し、その後６００℃の熱処理をおこなうものの、
ゲート絶縁層形成前に酸素プラズマ照射を施さなかった
工程で有る。この従来技術に依り、作成されたＴＦＴは
−１０Ｖのデプレッションを呈しており、立ち上がり特
性も良くない。この薄膜半導体装置のオン電流はＶｄｓ
＝４Ｖ、Ｖｇｓ＝１０Ｖで１２．１μＡで有り、電界効
果移動度は９．９４cm2／ｖ・ｓｅｃで有った。
【００４６】こうした結果から本実施例５が示した通
り、いずれチャンネル部となるアモルファス・シリコン
薄膜に酸素プラズマを照射し、その後熱処理を施してチ
ャンネル部シリコン薄膜の結晶化を進めた時のみ、薄膜
半導体装置のトランジスタ特性が大幅に向上する事が分
かる。これはまずアモルファス・シリコン薄膜の表面が
酸素プラズマで酸化される為、清浄なＭＩＳ界面が形成
され、その後、結晶化が進められた為で有る。これによ
り従来技術で作成した薄膜半導体装置に比べ、本発明の
実施例が著しく良好な半導体特性を有する理由が分か
る。
り、いずれチャンネル部となるアモルファス・シリコン
薄膜に酸素プラズマを照射し、その後熱処理を施してチ
ャンネル部シリコン薄膜の結晶化を進めた時のみ、薄膜
半導体装置のトランジスタ特性が大幅に向上する事が分
かる。これはまずアモルファス・シリコン薄膜の表面が
酸素プラズマで酸化される為、清浄なＭＩＳ界面が形成
され、その後、結晶化が進められた為で有る。これによ
り従来技術で作成した薄膜半導体装置に比べ、本発明の
実施例が著しく良好な半導体特性を有する理由が分か
る。
【００４７】（実施例６）絶縁性物質上にシリコン膜及
び酸化硅素膜を形成した後、ドナー又はアクセプターと
なる不純物をシリコン膜に添加して、シリコン膜に依る
導電層を作成した。
び酸化硅素膜を形成した後、ドナー又はアクセプターと
なる不純物をシリコン膜に添加して、シリコン膜に依る
導電層を作成した。
【００４８】本実施例６では基板として直径７５mmの溶
融石英基板を用いた。しかし、無論６００℃程度の熱処
理に耐え得る基板であるならば何で有っても構わない。
例えば加工されたシリコン基板なども可能で有る。まず
有機洗浄及び酸洗浄した基板上面に下地ＳｉＯ2膜をＡ
ＰＣＶＤ法で堆積した。下地ＳｉＯ２膜の形成は基板温
度３００℃、シラン流量１２０SCCM、酸素８４０SCCM、
窒素約１４０SLMで堆積した。この時の堆積速度は３．
９Å／ｓｅｃで堆積時間は１２分４９秒で有った。次に
実施例１にてチャンネル部シリコン膜を堆積するのに用
いたＬＰＣＶＤ装置を用いて実施例１と同様な方法でシ
リコン膜を堆積した。即ち堆積温度５５０℃、シラン流
量１００SCCM、反応室内圧力を４００ｍｔｏｒｒにて１
１分２０秒間シリコン膜を堆積した。こうして得られた
シリコン膜の膜厚は２５２Åで有った。
融石英基板を用いた。しかし、無論６００℃程度の熱処
理に耐え得る基板であるならば何で有っても構わない。
例えば加工されたシリコン基板なども可能で有る。まず
有機洗浄及び酸洗浄した基板上面に下地ＳｉＯ2膜をＡ
ＰＣＶＤ法で堆積した。下地ＳｉＯ２膜の形成は基板温
度３００℃、シラン流量１２０SCCM、酸素８４０SCCM、
窒素約１４０SLMで堆積した。この時の堆積速度は３．
９Å／ｓｅｃで堆積時間は１２分４９秒で有った。次に
実施例１にてチャンネル部シリコン膜を堆積するのに用
いたＬＰＣＶＤ装置を用いて実施例１と同様な方法でシ
リコン膜を堆積した。即ち堆積温度５５０℃、シラン流
量１００SCCM、反応室内圧力を４００ｍｔｏｒｒにて１
１分２０秒間シリコン膜を堆積した。こうして得られた
シリコン膜の膜厚は２５２Åで有った。
【００４９】次にこうして得られた基板に熱処理を施し
て、シリコン膜の結晶性を高めた。この熱処理方法は実
施例１でシリコン膜１０４の結晶性を高める為に施した
熱処理と同一で有る。即ち、窒素雰囲気下６００℃で２
３時間の熱処理を行った。熱処理終了後、このシリコン
膜はレジストでパターニングされ、さらにＣＦ４とＯ２
の混合プラズマに依りエッチングされ、シリコン膜の配
線パターンが作成された。
て、シリコン膜の結晶性を高めた。この熱処理方法は実
施例１でシリコン膜１０４の結晶性を高める為に施した
熱処理と同一で有る。即ち、窒素雰囲気下６００℃で２
３時間の熱処理を行った。熱処理終了後、このシリコン
膜はレジストでパターニングされ、さらにＣＦ４とＯ２
の混合プラズマに依りエッチングされ、シリコン膜の配
線パターンが作成された。
【００５０】続いてこの基板を濃度６０％の沸騰硝酸に
て洗浄し、更に１．６７％弗化水素酸水溶液に２０秒間
浸して、シリコン膜上の自然酸化膜を取り除き、清浄シ
リコン表面を出現させた後、直ちにＥＣＲーＰＥＣＶＤ
装置にて酸化硅素膜を１５００Åの厚さに堆積した。こ
こで酸化硅素膜の堆積は実施例１の本発明にてゲート絶
縁膜を形成する方法と全く同一の方法で行った。次にイ
オン打ち込み装置を用いてドナー又はアクセプターとな
る不純物をシリコン膜で作成した配線に添加した。本実
施例６では不純物として燐を選びｎ型導電層の作成を目
指したが、無論他元素もその目的に応じて可能で有る。
本実施例６ではバケットタイプの質量非分離型のイオン
注入装置を用いて不純物イオンの添加を施した。原料ガ
スとして水素中に希釈された濃度５％のホスフィンを用
い、加速電圧１１０ＫＶで３×１０15１／cm2 の濃度に
酸化硅素膜を通じて打ち込んだ。次にこの基板を窒素雰
囲気下で３００℃に保たれている炉に挿入して熱処理を
施した。熱処理時間は丁度一時間で有った。３００℃、
一時間の熱処理終了後、酸化硅素膜にコンタクトホール
を開穴し、アルミニウムで取り出し電極を作成した。こ
うして作成された不純物添加シリコン膜配線の抵抗を測
定した所、シート抵抗値として、９５％の信頼係数で
（７１±１５）ｋΩ／□が測定された。一般に数百Åの
膜厚しか持たぬ薄膜に不純物イオンを添加して、３００
℃程度の低温で添加イオンを活性化して導電層を得る事
は不可能と信じられていた。しかるに、本発明では熱処
理を施されたシリコン膜の膜質を、シリコン膜上をＥＣ
Ｒ−ＰＥＣＶＤ法で堆積した酸化硅素膜で被覆する事に
依り、シリコン膜表面の捕獲密度を低減させる等のシリ
コン膜質改善に成功した為、電子散乱密度を低下させ、
薄膜導電層の作成が初めて可能となった。この事を従来
技術に依るシリコン膜と比較し、本発明の優位性を明ら
かにする。
て洗浄し、更に１．６７％弗化水素酸水溶液に２０秒間
浸して、シリコン膜上の自然酸化膜を取り除き、清浄シ
リコン表面を出現させた後、直ちにＥＣＲーＰＥＣＶＤ
装置にて酸化硅素膜を１５００Åの厚さに堆積した。こ
こで酸化硅素膜の堆積は実施例１の本発明にてゲート絶
縁膜を形成する方法と全く同一の方法で行った。次にイ
オン打ち込み装置を用いてドナー又はアクセプターとな
る不純物をシリコン膜で作成した配線に添加した。本実
施例６では不純物として燐を選びｎ型導電層の作成を目
指したが、無論他元素もその目的に応じて可能で有る。
本実施例６ではバケットタイプの質量非分離型のイオン
注入装置を用いて不純物イオンの添加を施した。原料ガ
スとして水素中に希釈された濃度５％のホスフィンを用
い、加速電圧１１０ＫＶで３×１０15１／cm2 の濃度に
酸化硅素膜を通じて打ち込んだ。次にこの基板を窒素雰
囲気下で３００℃に保たれている炉に挿入して熱処理を
施した。熱処理時間は丁度一時間で有った。３００℃、
一時間の熱処理終了後、酸化硅素膜にコンタクトホール
を開穴し、アルミニウムで取り出し電極を作成した。こ
うして作成された不純物添加シリコン膜配線の抵抗を測
定した所、シート抵抗値として、９５％の信頼係数で
（７１±１５）ｋΩ／□が測定された。一般に数百Åの
膜厚しか持たぬ薄膜に不純物イオンを添加して、３００
℃程度の低温で添加イオンを活性化して導電層を得る事
は不可能と信じられていた。しかるに、本発明では熱処
理を施されたシリコン膜の膜質を、シリコン膜上をＥＣ
Ｒ−ＰＥＣＶＤ法で堆積した酸化硅素膜で被覆する事に
依り、シリコン膜表面の捕獲密度を低減させる等のシリ
コン膜質改善に成功した為、電子散乱密度を低下させ、
薄膜導電層の作成が初めて可能となった。この事を従来
技術に依るシリコン膜と比較し、本発明の優位性を明ら
かにする。
【００５１】まず第一にシリコン膜をＬＰＣＶＤ法にて
６００℃で堆積した後、ＥＣＲーＰＥＣＶＤ法で酸化硅
素膜を形成した従来技術のシリコン膜に不純物を添加
し、３００℃の低温活性化でシリコン膜導電層の作成を
試みた。ここではシリコン膜を６００℃で、モノシラン
を１２．５０SCCM流し、反応室内圧力を９．２ｍｔｏｒ
ｒで２６３Åの膜厚に堆積した他は、本実施例６の本発
明と全く同一の工程で不純物添加シリコン膜配線を作成
した。こうして得られた従来技術のシリコン膜のシート
抵抗は基板内５ヶ所を測定して総て１ＧΩ／□以上で事
実上電流は全く流れなかった。
６００℃で堆積した後、ＥＣＲーＰＥＣＶＤ法で酸化硅
素膜を形成した従来技術のシリコン膜に不純物を添加
し、３００℃の低温活性化でシリコン膜導電層の作成を
試みた。ここではシリコン膜を６００℃で、モノシラン
を１２．５０SCCM流し、反応室内圧力を９．２ｍｔｏｒ
ｒで２６３Åの膜厚に堆積した他は、本実施例６の本発
明と全く同一の工程で不純物添加シリコン膜配線を作成
した。こうして得られた従来技術のシリコン膜のシート
抵抗は基板内５ヶ所を測定して総て１ＧΩ／□以上で事
実上電流は全く流れなかった。
【００５２】第二にシリコン膜は本実施例６の本発明と
全く同様に６００℃の熱処理を施して作成し、その後Ａ
ＰＣＶＤ法で酸化硅素膜を形成した従来技術のシリコン
膜に不純物を添加し、３００℃の低温活性化でシリコン
膜導電層の作成を試みた。ここで酸化硅素膜はＡＰＣＶ
Ｄ法で基板温度を３００℃に保ち、窒素中に２０％シラ
ンを含んだ窒素・シラン混合ガスを３００SCCM、酸素を
４２０SCCM流し、約１４０SLMの希釈用窒素をこれらの
原料ガスと共に流して、１５００Åの膜厚に堆積した。
これ以外は総て、本実施例６の本発明と全く同一の工程
で不純物添加シリコン膜配線を作成した。こうして得ら
れた従来技術のシリコン膜のシート抵抗値は９５％の信
頼係数で（１７５±５６）ｋΩ／□で有った。その後こ
の基板を再度ＥＣＲ−ＰＥＣＶＤ装置に装着し、水素プ
ラズマ処理を施した。水素プラズマ処理は基板温度３０
０℃で水素を１２５SCCM流し、マイクロ波出力２０００
Ｗで３０分間行った。水素プラズマ処理後、基板内５ヶ
所の抵抗値を測定した所、２ヶ所のシート抵抗は１ＧΩ
／□で以上で有り、残りの３ヶ所の平均値は１５８ｋΩ
／□で標準偏差値は６８ｋΩ／□で有った。
全く同様に６００℃の熱処理を施して作成し、その後Ａ
ＰＣＶＤ法で酸化硅素膜を形成した従来技術のシリコン
膜に不純物を添加し、３００℃の低温活性化でシリコン
膜導電層の作成を試みた。ここで酸化硅素膜はＡＰＣＶ
Ｄ法で基板温度を３００℃に保ち、窒素中に２０％シラ
ンを含んだ窒素・シラン混合ガスを３００SCCM、酸素を
４２０SCCM流し、約１４０SLMの希釈用窒素をこれらの
原料ガスと共に流して、１５００Åの膜厚に堆積した。
これ以外は総て、本実施例６の本発明と全く同一の工程
で不純物添加シリコン膜配線を作成した。こうして得ら
れた従来技術のシリコン膜のシート抵抗値は９５％の信
頼係数で（１７５±５６）ｋΩ／□で有った。その後こ
の基板を再度ＥＣＲ−ＰＥＣＶＤ装置に装着し、水素プ
ラズマ処理を施した。水素プラズマ処理は基板温度３０
０℃で水素を１２５SCCM流し、マイクロ波出力２０００
Ｗで３０分間行った。水素プラズマ処理後、基板内５ヶ
所の抵抗値を測定した所、２ヶ所のシート抵抗は１ＧΩ
／□で以上で有り、残りの３ヶ所の平均値は１５８ｋΩ
／□で標準偏差値は６８ｋΩ／□で有った。
【００５３】この様に６００℃以下で熱処理されたシリ
コン膜上をＥＣＲーＰＥＣＶＤ装置で形成された酸化硅
素膜で被覆する事に依り、高膜質なシリコン膜が得られ
る事が分かる。この為、実施例１で示した様に本発明の
シリコン膜を薄膜半導体装置のチャンネル部に用い、Ｅ
ＣＲーＰＥＣＶＤ装置で形成された酸化硅素膜をゲート
絶縁層に用いると特性の良い薄膜半導体装置が得られ、
又本実施例６で示した様に本発明のシリコン膜に不純物
イオンを添加すると、低温で低抵抗のシリコン膜導電層
を得る事が可能となる。従って本発明のシリコン膜は単
に薄膜半導体装置に有効のみならず、電荷結合装置（Ｃ
ＣＤ）のゲート電極や配線など、あらゆる電子装置に使
用される非単結晶シリコン膜に取って極めて有効に利用
し得る。
コン膜上をＥＣＲーＰＥＣＶＤ装置で形成された酸化硅
素膜で被覆する事に依り、高膜質なシリコン膜が得られ
る事が分かる。この為、実施例１で示した様に本発明の
シリコン膜を薄膜半導体装置のチャンネル部に用い、Ｅ
ＣＲーＰＥＣＶＤ装置で形成された酸化硅素膜をゲート
絶縁層に用いると特性の良い薄膜半導体装置が得られ、
又本実施例６で示した様に本発明のシリコン膜に不純物
イオンを添加すると、低温で低抵抗のシリコン膜導電層
を得る事が可能となる。従って本発明のシリコン膜は単
に薄膜半導体装置に有効のみならず、電荷結合装置（Ｃ
ＣＤ）のゲート電極や配線など、あらゆる電子装置に使
用される非単結晶シリコン膜に取って極めて有効に利用
し得る。
【００５４】（実施例７）実施例６の本発明でバケット
型質量非分離型のイオン注入装置を用いて不純物イオン
をシリコン膜に添加した工程を、質量分離型イオン注入
装置に変えて質量数３１の燐の一価イオンを打ち込む事
に変更した他は、総て実施例６の本発明と全く同一工程
で、不純物添加シリコン膜導電層の作成を試みた。本実
施例７では燐イオンを９０KVで３×１０15１／cm2 打ち
込んだ。こうして得られた不純物添加シリコン膜の抵抗
を測定した所、基板内５ヶ所で総て１ＧΩ／□で実質的
には全く電流は流れなかった。これは実施例６の本発明
では、不純物の添加を質量非分離型のイオン注入装置を
用い、原料ガスとして水素・ホスフィン混合ガスを使用
した為、シリコン膜に燐元素添加時には必然的に水素イ
オンの添加が同時に行われ、イオン添加の際生じた欠陥
が水素イオンで修復される為、本発明の良質なシリコン
膜に限って、低温で低抵抗シリコン導電層が作成された
ので有る。
型質量非分離型のイオン注入装置を用いて不純物イオン
をシリコン膜に添加した工程を、質量分離型イオン注入
装置に変えて質量数３１の燐の一価イオンを打ち込む事
に変更した他は、総て実施例６の本発明と全く同一工程
で、不純物添加シリコン膜導電層の作成を試みた。本実
施例７では燐イオンを９０KVで３×１０15１／cm2 打ち
込んだ。こうして得られた不純物添加シリコン膜の抵抗
を測定した所、基板内５ヶ所で総て１ＧΩ／□で実質的
には全く電流は流れなかった。これは実施例６の本発明
では、不純物の添加を質量非分離型のイオン注入装置を
用い、原料ガスとして水素・ホスフィン混合ガスを使用
した為、シリコン膜に燐元素添加時には必然的に水素イ
オンの添加が同時に行われ、イオン添加の際生じた欠陥
が水素イオンで修復される為、本発明の良質なシリコン
膜に限って、低温で低抵抗シリコン導電層が作成された
ので有る。
【００５５】（実施例８）図１０（ａ）〜（ｄ）は本実
施例８に於けるセルフ・アライン型スタガード構造のＭ
ＩＳ型電界効果トランジスタを構成するシリコン薄膜半
導体装置の製造工程を断面で示した図で有る。まず実施
例１と同様基板１００１を洗浄した後、下地保護膜１０
０２としてＳｉＯ2 膜を２０００Å程度堆積する。続い
て第一のシリコン膜を１５００Å程度堆積し、パターニ
ングを行う事でパッドとなるシリコン膜１００３を形成
する（図１０（ａ））。この第一のシリコン膜として本
実施例８では実施例１でチャンネル部シリコン膜を堆積
したＬＰＣＶＤ装置を用いて堆積温度６００℃シラン流
量１２．５SCCMで１５００Åに堆積したが、これ以外に
も同じＬＰＣＶＤ装置を用いて堆積温度５５０℃程度で
シリコン膜を堆積する事も、原料ガスとしてジシラン
（Ｓｉ２Ｈ６）を用いて堆積温度４５０℃程度で堆積す
る事も、ＰＥＣＶＤ法にて２５０℃程度でシリコン膜を
堆積する事も可能で有る。工程最高温度６００℃を越え
ぬ膜形成温度で有るならば、如何なる方法であっても構
わない。次に第二のシリコン膜１００４を堆積するが、
この第二のシリコン膜の膜厚が３００Å程度以上有り、
不純物注入後のソース・ドレイン領域の抵抗値がトラン
ジスタを動作させた時のチャンネル領域の抵抗値に比べ
て充分低ければ、第一のシリコン膜又はパッドとなるシ
リコン膜１００３は必要とされない。本実施例８では第
二のシリコン膜１００４を実施例１の本発明でチャンネ
ル部となるシリコン薄膜と同じ方法で堆積した。即ちＬ
ＰＣＶＤ法にてモノシランを原料ガスとし、堆積温度５
５０℃、シラン流量１００SCCM堆積速度２１．２Å／ｍ
ｉｎで２５０Åの膜厚に堆積した。その後実施例１の本
発明でシリコン膜の結晶性を高める為に行ったのと全く
同一の熱処理を施した。即ち窒素雰囲気下６００℃で２
３時間の熱処理を行った。（図１０（ｂ））。次に第二
のシリコン膜のパターニングを行った後、実施例１の本
発明と同様の方法でゲート絶縁層１００５を形成した。
即ち、ＥＣＲ−ＰＥＣＶＤ法でＳｉＯ２ 膜を１５００
Å堆積した。次にゲート電極となる金属膜などを形成す
る。本実施例８ではゲート電極材料として、２０００Å
の膜厚を有するクロム膜を用いた。クロム膜は基板温度
１８０℃でスパッター法に依り形成された。成膜直後の
クロムのシート抵抗値は９９４ｍΩ／□で有った。引き
続いてＡＰＣＶＤ法でクロム上に３００℃の基板温度で
ＳｉＯ２ 膜を３０００Å堆積した。その後レジストで
パターニングを行い、ゲート電極１００６とＳｉＯ２
膜に依る保護キャップ層１００７を形成し、不純物イオ
ンを添加した。本実施例８では不純物として燐を選びｎ
型薄膜半導体装置の作成を目指したが、無論他元素もそ
の目的に応じて可能で有る。本実施例８では質量分析装
置が付いていないイオン打ち込み装置を用いて不純物イ
オン添加を施した。原料ガスとして水素中に希釈された
濃度５％のホスフィンを用い、加速電圧１１０ｋＶで５
×１０15１／cm2 の濃度に打ち込んだ。この様にして、
第一のシリコン膜と第二のシリコン膜の一部はソース・
ドレイン領域１００８となり、又ＳｉＯ２ 膜に依る保
護キャップ層１００７が有るため、この下に位置する第
二のシリコン膜はイオン添加されず、チャンネル部１０
０９を構成するに至る（図１０（ｃ））。次に該基板を
窒素雰囲気下３５０℃で２時間の熱処理を施し、添加不
純物イオンの活性化を行った。その後層間絶縁膜として
ＳｉＯ２ 膜１０１０を５０００Å堆積し、続いてコン
タクト・ホールを開穴し、アルミニウムなどで配線１０
１１をし、セルフ・アライン型薄膜半導体装置が完成す
る（図１０（ｄ））。
施例８に於けるセルフ・アライン型スタガード構造のＭ
ＩＳ型電界効果トランジスタを構成するシリコン薄膜半
導体装置の製造工程を断面で示した図で有る。まず実施
例１と同様基板１００１を洗浄した後、下地保護膜１０
０２としてＳｉＯ2 膜を２０００Å程度堆積する。続い
て第一のシリコン膜を１５００Å程度堆積し、パターニ
ングを行う事でパッドとなるシリコン膜１００３を形成
する（図１０（ａ））。この第一のシリコン膜として本
実施例８では実施例１でチャンネル部シリコン膜を堆積
したＬＰＣＶＤ装置を用いて堆積温度６００℃シラン流
量１２．５SCCMで１５００Åに堆積したが、これ以外に
も同じＬＰＣＶＤ装置を用いて堆積温度５５０℃程度で
シリコン膜を堆積する事も、原料ガスとしてジシラン
（Ｓｉ２Ｈ６）を用いて堆積温度４５０℃程度で堆積す
る事も、ＰＥＣＶＤ法にて２５０℃程度でシリコン膜を
堆積する事も可能で有る。工程最高温度６００℃を越え
ぬ膜形成温度で有るならば、如何なる方法であっても構
わない。次に第二のシリコン膜１００４を堆積するが、
この第二のシリコン膜の膜厚が３００Å程度以上有り、
不純物注入後のソース・ドレイン領域の抵抗値がトラン
ジスタを動作させた時のチャンネル領域の抵抗値に比べ
て充分低ければ、第一のシリコン膜又はパッドとなるシ
リコン膜１００３は必要とされない。本実施例８では第
二のシリコン膜１００４を実施例１の本発明でチャンネ
ル部となるシリコン薄膜と同じ方法で堆積した。即ちＬ
ＰＣＶＤ法にてモノシランを原料ガスとし、堆積温度５
５０℃、シラン流量１００SCCM堆積速度２１．２Å／ｍ
ｉｎで２５０Åの膜厚に堆積した。その後実施例１の本
発明でシリコン膜の結晶性を高める為に行ったのと全く
同一の熱処理を施した。即ち窒素雰囲気下６００℃で２
３時間の熱処理を行った。（図１０（ｂ））。次に第二
のシリコン膜のパターニングを行った後、実施例１の本
発明と同様の方法でゲート絶縁層１００５を形成した。
即ち、ＥＣＲ−ＰＥＣＶＤ法でＳｉＯ２ 膜を１５００
Å堆積した。次にゲート電極となる金属膜などを形成す
る。本実施例８ではゲート電極材料として、２０００Å
の膜厚を有するクロム膜を用いた。クロム膜は基板温度
１８０℃でスパッター法に依り形成された。成膜直後の
クロムのシート抵抗値は９９４ｍΩ／□で有った。引き
続いてＡＰＣＶＤ法でクロム上に３００℃の基板温度で
ＳｉＯ２ 膜を３０００Å堆積した。その後レジストで
パターニングを行い、ゲート電極１００６とＳｉＯ２
膜に依る保護キャップ層１００７を形成し、不純物イオ
ンを添加した。本実施例８では不純物として燐を選びｎ
型薄膜半導体装置の作成を目指したが、無論他元素もそ
の目的に応じて可能で有る。本実施例８では質量分析装
置が付いていないイオン打ち込み装置を用いて不純物イ
オン添加を施した。原料ガスとして水素中に希釈された
濃度５％のホスフィンを用い、加速電圧１１０ｋＶで５
×１０15１／cm2 の濃度に打ち込んだ。この様にして、
第一のシリコン膜と第二のシリコン膜の一部はソース・
ドレイン領域１００８となり、又ＳｉＯ２ 膜に依る保
護キャップ層１００７が有るため、この下に位置する第
二のシリコン膜はイオン添加されず、チャンネル部１０
０９を構成するに至る（図１０（ｃ））。次に該基板を
窒素雰囲気下３５０℃で２時間の熱処理を施し、添加不
純物イオンの活性化を行った。その後層間絶縁膜として
ＳｉＯ２ 膜１０１０を５０００Å堆積し、続いてコン
タクト・ホールを開穴し、アルミニウムなどで配線１０
１１をし、セルフ・アライン型薄膜半導体装置が完成す
る（図１０（ｄ））。
【００５６】こうして作成したセルフ・アライン型薄膜
半導体装置のトランジスタ特性を測定した所、Ｌ＝Ｗ＝
１０μｍ、Ｖｄｓ＝４Ｖ、Ｖｇｓ＝１０Ｖでオン電流は
４．８９μＡ、ソース・ドレイン電流の最小値はＶｇｓ
＝−３．５Ｖの時０．２１ｐＡ、又Ｖｇｓ＝−１０Ｖで
定義したオフ電流は２．６５ｐＡ、電界効果移動度μｏ
＝２６．１cm2 ／ｖ・ｓｅｃと極めて良好なセルフ・ア
ライン型薄膜半導体装置が出来上がった。
半導体装置のトランジスタ特性を測定した所、Ｌ＝Ｗ＝
１０μｍ、Ｖｄｓ＝４Ｖ、Ｖｇｓ＝１０Ｖでオン電流は
４．８９μＡ、ソース・ドレイン電流の最小値はＶｇｓ
＝−３．５Ｖの時０．２１ｐＡ、又Ｖｇｓ＝−１０Ｖで
定義したオフ電流は２．６５ｐＡ、電界効果移動度μｏ
＝２６．１cm2 ／ｖ・ｓｅｃと極めて良好なセルフ・ア
ライン型薄膜半導体装置が出来上がった。
【００５７】比較の為にチャンネル部シリコン膜をＬＰ
ＣＶＤ法で６００℃で作成した他は本実施例８の本発明
と全く同一の工程でセルフ・アライン型薄膜半導体装置
を作成した。しかしながら実施例６で詳述した様に、従
来のシリコン膜では薄膜部の添加不純物元素の活性化が
なされず、薄膜部の不純物添加シリコン膜の抵抗が高過
ぎ、それ故トランジスタのオン電流は４７．９ｐＡと非
実用的となった。これに対し、本実施例８の本発明では
特性変動の主因となる水素化プラズマ処理を排除し、且
つ低温工程で窮めて良好なセルフ・アライン型薄膜半導
体装置の作成に成功した。これは実施例２で示した如く
チャンネル部シリコン膜半導体層の膜厚を５００Å以下
の薄膜化をして、基本的な半導体特性を向上せしめても
尚実施例６の本発明に依る薄膜導伝性シリコン膜の作成
に依り、薄膜部のソース・ドレイン領域の形成が低温で
容易になされた賜物で有る。即ち、ドナー又はアクセプ
ターとなる不純物の活性化は従来膜厚が１０００Å程度
以上有るシリコン膜に５５０℃程度以上の熱処理を加え
ねば達成し得なかった。この為、セルフ・アライン型薄
膜半導体装置ではチャンネル部の膜厚も必然的に１００
０Å程度以上となり、特性も悪かった。その上、ゲート
絶縁層とゲート電極が出来上がった後、添加不純物イオ
ン活性化の目的で５５０℃程度以上の熱処理が施される
為、ゲート絶縁膜の膜質劣化が生じ、水素化処理が必要
不可欠で有った。又、ゲート電極として金属材の使用が
困難であった為、ゲート線の抵抗が高かったり、ゲート
電極とゲート線を別々に作成する必要が有った。ところ
が本発明に依り、金属材料をゲート電極として使用出
来、同時にばらつきの主因で有る水素処理を排除し、よ
り簡昜な製造方法で高特性の薄膜半導体装置を安定的に
製造し得る事に成功した。
ＣＶＤ法で６００℃で作成した他は本実施例８の本発明
と全く同一の工程でセルフ・アライン型薄膜半導体装置
を作成した。しかしながら実施例６で詳述した様に、従
来のシリコン膜では薄膜部の添加不純物元素の活性化が
なされず、薄膜部の不純物添加シリコン膜の抵抗が高過
ぎ、それ故トランジスタのオン電流は４７．９ｐＡと非
実用的となった。これに対し、本実施例８の本発明では
特性変動の主因となる水素化プラズマ処理を排除し、且
つ低温工程で窮めて良好なセルフ・アライン型薄膜半導
体装置の作成に成功した。これは実施例２で示した如く
チャンネル部シリコン膜半導体層の膜厚を５００Å以下
の薄膜化をして、基本的な半導体特性を向上せしめても
尚実施例６の本発明に依る薄膜導伝性シリコン膜の作成
に依り、薄膜部のソース・ドレイン領域の形成が低温で
容易になされた賜物で有る。即ち、ドナー又はアクセプ
ターとなる不純物の活性化は従来膜厚が１０００Å程度
以上有るシリコン膜に５５０℃程度以上の熱処理を加え
ねば達成し得なかった。この為、セルフ・アライン型薄
膜半導体装置ではチャンネル部の膜厚も必然的に１００
０Å程度以上となり、特性も悪かった。その上、ゲート
絶縁層とゲート電極が出来上がった後、添加不純物イオ
ン活性化の目的で５５０℃程度以上の熱処理が施される
為、ゲート絶縁膜の膜質劣化が生じ、水素化処理が必要
不可欠で有った。又、ゲート電極として金属材の使用が
困難であった為、ゲート線の抵抗が高かったり、ゲート
電極とゲート線を別々に作成する必要が有った。ところ
が本発明に依り、金属材料をゲート電極として使用出
来、同時にばらつきの主因で有る水素処理を排除し、よ
り簡昜な製造方法で高特性の薄膜半導体装置を安定的に
製造し得る事に成功した。
【００５８】
【発明の効果】以上述べて来た様に、本発明に依れば、
表面が絶縁性物質で有る基板上にシリコン膜を堆積し、
該シリコン膜を６００℃程度の熱処理を施した後、ＥＣ
Ｒ−ＰＥＣＶＤ法に依る酸化硅素膜を堆積する事でシリ
コン膜の膜質を高め得る。例えばこれに依り、表面が絶
縁性物質で有る基板上へ薄膜半導体装置の形成に於い
て、チャンネル部シリコン膜を堆積した後、６００℃以
下の温度で熱処理する工程と、ゲート絶縁膜をＥＣＲ−
ＰＥＣＶＤ法で形成する工程を含む薄膜半導体装置の製
造方法、或いはチャンネル部シリコン膜半導体層を構成
するアモルファス・シリコン膜を堆積した後、ゲート絶
縁層を形成する前に該アモルファス・シリコン膜上に酸
素プラズマを照射し、その後、６００℃以下の温度で熱
処理する様な工程を含む製造方法等に依りトランジスタ
特性を大幅に改善し、こうした優良なトランジスタ特性
を有する薄膜半導体装置を大面積に均一に簡便な手法に
て形成する事が可能となり、ＬＳＩの多層化や薄膜トラ
ンジスタを用いたアクティブマトリックス液晶ディスプ
レイの高性能化や低価格化を実現すると言う多大な効果
を有する。
表面が絶縁性物質で有る基板上にシリコン膜を堆積し、
該シリコン膜を６００℃程度の熱処理を施した後、ＥＣ
Ｒ−ＰＥＣＶＤ法に依る酸化硅素膜を堆積する事でシリ
コン膜の膜質を高め得る。例えばこれに依り、表面が絶
縁性物質で有る基板上へ薄膜半導体装置の形成に於い
て、チャンネル部シリコン膜を堆積した後、６００℃以
下の温度で熱処理する工程と、ゲート絶縁膜をＥＣＲ−
ＰＥＣＶＤ法で形成する工程を含む薄膜半導体装置の製
造方法、或いはチャンネル部シリコン膜半導体層を構成
するアモルファス・シリコン膜を堆積した後、ゲート絶
縁層を形成する前に該アモルファス・シリコン膜上に酸
素プラズマを照射し、その後、６００℃以下の温度で熱
処理する様な工程を含む製造方法等に依りトランジスタ
特性を大幅に改善し、こうした優良なトランジスタ特性
を有する薄膜半導体装置を大面積に均一に簡便な手法に
て形成する事が可能となり、ＬＳＩの多層化や薄膜トラ
ンジスタを用いたアクティブマトリックス液晶ディスプ
レイの高性能化や低価格化を実現すると言う多大な効果
を有する。
【図１】 本発明の一実施例を示すシリコン薄膜半導体
装置製造の各工程に於ける素子断面図。
装置製造の各工程に於ける素子断面図。
【図２】 本発明の実施例で用いた電子サイクロトロン
共鳴プラズマＣＶＤ装置の概要を示す図。
共鳴プラズマＣＶＤ装置の概要を示す図。
【図３】 本発明の効果を示す図。
【図４】 本発明の効果を示す図。
【図５】 本発明の一実施例を示すシリコン薄膜半導体
装置の素子断面図。
装置の素子断面図。
【図６】 本発明の効果を示す図。
【図７】 本発明の一実施例を示すシリコン薄膜半導体
装置製造の各工程に於ける素子断面図。
装置製造の各工程に於ける素子断面図。
【図８】 本発明の一実施例を示すシリコン薄膜半導体
装置製造の各工程に於ける素子断面図。
装置製造の各工程に於ける素子断面図。
【図９】 本発明の効果を示す図。
【図１０】 本発明の一実施例を示すシリコン薄膜半導
体装置製造の各工程に於ける素子断面図。
体装置製造の各工程に於ける素子断面図。
１０１…下地基板 １０２…下地保護膜 １０３…ソース・ドレイン領域 １０４…シリコン薄膜 １０５…チャンネル部シリコン薄膜 １０６…ゲート絶縁膜 １０７…ゲート電極 １０８…層間絶縁膜 １０９…ソース・ドレイン取り出し電極 ２０１…導波管 ２０２…反応室 ２０３…ガス導入管 ２０４…外部コイル ２０５…基板 ２０６…ヒータ ２０７…ガス導入管 ５０１…ソース・ドレイン領域 ５０２…ゲート電極 ５０３…ソース・ドレイン領域 ５０４…ゲート電極 ５０５…ゲート電極 ５０６…マスク材 ５０７…ソース・ドレイン領域 ７０１…基板 ７０２…下地保護膜 ７０３…パッドとなるシリコン膜 ７０４…第二のシリコン膜 ７０５…ゲート絶縁層 ７０６…ゲート電極 ７０７…レジスト ７０８…ソース・ドレイン領域 ７０９…チャンネル部シリコン膜 ７１０…層間絶縁膜 ７１１…配線 ８０１…絶縁基板 ８０２…下地ＳｉＯ2膜 ８０３…不純物を含んだシリコン薄膜 ８０４…ソース・ドレイン領域 ８０５…アモルファス・シリコン薄膜 ８０６…いずれチャンネル部になる位置に丈残されたア
モルファス・シリコン薄膜 ８０７…酸素プラズマ ８０８…アモルファス・シリコン薄膜を酸化して形成し
たＳｉＯ2膜 ８０９…いずれチャンネル部となる残留しているアモル
ファス・シリコン薄膜 ８１０…ＥＣＲ−ＰＥＣＶＤ法で堆積したＳｉＯ2膜 ８１１…チャンネル部を構成するシリコン薄膜 ８１２…ゲート電極 ８１３…ソース・ドレイン取り出し電極 １００１…基板 １００２…下地保護膜 １００３…パッドとなるシリコン膜 １００４…第二のシリコン膜 １００５…ゲート絶縁層 １００６…ゲート電極 １００７…保護キャップ層 １００８…ソース・ドレイン領域 １００９…チャンネル部シリコン膜 １０１０…層間絶縁膜 １０１１…配線
モルファス・シリコン薄膜 ８０７…酸素プラズマ ８０８…アモルファス・シリコン薄膜を酸化して形成し
たＳｉＯ2膜 ８０９…いずれチャンネル部となる残留しているアモル
ファス・シリコン薄膜 ８１０…ＥＣＲ−ＰＥＣＶＤ法で堆積したＳｉＯ2膜 ８１１…チャンネル部を構成するシリコン薄膜 ８１２…ゲート電極 ８１３…ソース・ドレイン取り出し電極 １００１…基板 １００２…下地保護膜 １００３…パッドとなるシリコン膜 １００４…第二のシリコン膜 １００５…ゲート絶縁層 １００６…ゲート電極 １００７…保護キャップ層 １００８…ソース・ドレイン領域 １００９…チャンネル部シリコン膜 １０１０…層間絶縁膜 １０１１…配線
【手続補正書】
【提出日】平成１０年４月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 薄膜半導体装置の製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はアクティブマトリックス
液晶ディスプレイ等に応用される薄膜トランジスタや三
次元ＬＳＩデバイスなど、絶縁性物質上に作成される薄
膜半導体装置の製造方法に関するもので有る。
液晶ディスプレイ等に応用される薄膜トランジスタや三
次元ＬＳＩデバイスなど、絶縁性物質上に作成される薄
膜半導体装置の製造方法に関するもので有る。
【０００２】
【従来の技術】近年、液晶ディスプレイの大画面化、高
解像度化に伴い、その駆動方式は単純マトリックス方式
からアクティブマトリックス方式へ移行し、大容量の情
報を表示出来るように成りつつ有る。アクティブマトリ
ックス方式は数十万を越える画素を有する液晶ディスプ
レイが可能で有り、各画素毎にスイッチングトランジス
タを形成するもので有る。各種液晶ディスプレイの基板
としては、透過型ディスプレイを可能ならしめる溶融石
英板やガラスなどの透明絶縁基板が使用されている。
解像度化に伴い、その駆動方式は単純マトリックス方式
からアクティブマトリックス方式へ移行し、大容量の情
報を表示出来るように成りつつ有る。アクティブマトリ
ックス方式は数十万を越える画素を有する液晶ディスプ
レイが可能で有り、各画素毎にスイッチングトランジス
タを形成するもので有る。各種液晶ディスプレイの基板
としては、透過型ディスプレイを可能ならしめる溶融石
英板やガラスなどの透明絶縁基板が使用されている。
【０００３】しかしながら、表示画面の拡大化や低価格
化を進める場合には絶縁基板として安価な通常ガラスを
使用するのが必要不可欠で有る。従って、この経済性を
維持して尚、アクティブマトリックス方式の液晶ディス
プレイを動作させる薄膜トランジスタを安価なガラス基
板上に安定した性能で形成する事が可能な技術が望まれ
ていた。
化を進める場合には絶縁基板として安価な通常ガラスを
使用するのが必要不可欠で有る。従って、この経済性を
維持して尚、アクティブマトリックス方式の液晶ディス
プレイを動作させる薄膜トランジスタを安価なガラス基
板上に安定した性能で形成する事が可能な技術が望まれ
ていた。
【０００４】薄膜トランジスタのチャンネル部半導体層
としては、通常アモルファス・シリコンや多結晶シリコ
ンが用いられているが、駆動回路迄一体化して薄膜トラ
ンジスタで形成しようとする場合には動作速度の速い多
結晶シリコンが有利である。
としては、通常アモルファス・シリコンや多結晶シリコ
ンが用いられているが、駆動回路迄一体化して薄膜トラ
ンジスタで形成しようとする場合には動作速度の速い多
結晶シリコンが有利である。
【０００５】従来この様な薄膜トランジスタを作成する
場合、チャンネル部シリコン層を形成した後、ゲート絶
縁層を形成するには基板を酸素（Ｏ2）、笑気ガス（Ｎ2
Ｏ）、水蒸気（Ｈ2Ｏ）などを含む酸化性雰囲気下に挿
入し、その温度を８００℃から１１００℃程度の高温と
してチャンネル部シリコン層の一部を酸化し、ゲート絶
縁層を形成する熱酸化法が用いられていた。一方、多結
晶シリコンを用いた薄膜半導体装置を安価な通常ガラス
基板の使用に耐え得る６００℃程度以下の工程最高温度
で作成するのに種々の方法が試みられている。例えば、
チャンネル部半導体層を減圧気相化学堆積法（ＬＰＣＶ
Ｄ法）で形成した後、ゲート絶縁膜を電子サイクロトロ
ン共鳴プラズマＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）に依
り形成し、更に水素プラズマ照射などの水素化処理を施
す方法。或いはチャンネル部半導体層にアモルファス・
シリコン薄膜を堆積し、その後６００℃、２４時間程度
の熱処理を施し、次に常圧気相化学堆積法（ＡＰＣＶＤ
法）にてゲート絶縁膜を形成し、水素化処理を行う方法
などが有る。（Ｊａｐａｎｅｓｅ Ｊ， Ａｐｐｌ，Ｐ
ｈｙｓ，３０Ｌ ８４ ’９１）
場合、チャンネル部シリコン層を形成した後、ゲート絶
縁層を形成するには基板を酸素（Ｏ2）、笑気ガス（Ｎ2
Ｏ）、水蒸気（Ｈ2Ｏ）などを含む酸化性雰囲気下に挿
入し、その温度を８００℃から１１００℃程度の高温と
してチャンネル部シリコン層の一部を酸化し、ゲート絶
縁層を形成する熱酸化法が用いられていた。一方、多結
晶シリコンを用いた薄膜半導体装置を安価な通常ガラス
基板の使用に耐え得る６００℃程度以下の工程最高温度
で作成するのに種々の方法が試みられている。例えば、
チャンネル部半導体層を減圧気相化学堆積法（ＬＰＣＶ
Ｄ法）で形成した後、ゲート絶縁膜を電子サイクロトロ
ン共鳴プラズマＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）に依
り形成し、更に水素プラズマ照射などの水素化処理を施
す方法。或いはチャンネル部半導体層にアモルファス・
シリコン薄膜を堆積し、その後６００℃、２４時間程度
の熱処理を施し、次に常圧気相化学堆積法（ＡＰＣＶＤ
法）にてゲート絶縁膜を形成し、水素化処理を行う方法
などが有る。（Ｊａｐａｎｅｓｅ Ｊ， Ａｐｐｌ，Ｐ
ｈｙｓ，３０Ｌ ８４ ’９１）
【０００６】
【発明が解決しようとする課題】しかしながら、先に述
べた従来の方法に於いては、数多くの問題が指摘されて
いる。まず第一に熱酸化法に依るＳｉＯ2膜の形成で
は、その形成に少なくとも８００℃以上の高温熱処理が
伴う為、酸化膜より下部に位置する薄膜層や基板などの
耐熱性が問題となる。例えば大面積液晶ディスプレイの
スイッチング・トランジスタを作成する場合、基板とし
ては非常に高価な溶融石英板以外はこの様な高温に耐え
得ない。又、三次元ＬＳＩ素子に於いても下層部トラン
ジスタが高温で劣化する為、この熱酸化法は事実上使用
不可能となっている。
べた従来の方法に於いては、数多くの問題が指摘されて
いる。まず第一に熱酸化法に依るＳｉＯ2膜の形成で
は、その形成に少なくとも８００℃以上の高温熱処理が
伴う為、酸化膜より下部に位置する薄膜層や基板などの
耐熱性が問題となる。例えば大面積液晶ディスプレイの
スイッチング・トランジスタを作成する場合、基板とし
ては非常に高価な溶融石英板以外はこの様な高温に耐え
得ない。又、三次元ＬＳＩ素子に於いても下層部トラン
ジスタが高温で劣化する為、この熱酸化法は事実上使用
不可能となっている。
【０００７】次にチャンネル部半導体層をＬＰＣＶＤ法
で形成し、ゲート絶縁膜をＥＣＲ−ＰＥＣＶＤ法に依り
形成し、更に水素プラズマ処理を行う方法に於いては移
動度が４〜５cm2 ／Ｖ．ｓｅｃと低く、薄膜半導体装置
として未だ不十分で有る。加えて薄膜半導体装置の特性
を向上させる為に行われている水素化処理に依り、薄膜
半導体装置を構成する各種薄膜の一部がエッチングされ
て沢山有る薄膜半導体装置の幾つかが破壊されて仕舞う
と言った問題が有る。又、チャンネル部半導体層にアモ
ルファス・シリコン薄膜を堆積し、その後６００℃程度
の熱処理を施し、ＡＰＣＶＤ法にてゲート絶縁膜を形成
し、更に水素プラズマ照射等の水素化処理を行う方法に
於いては、界面捕獲準位が１０12程度と大きく、又デプ
レッション型の半導体装置特性を示すなど、薄膜半導体
装置として未だ不十分で有る。又、先と同様矢張水素化
処理に伴う問題が残り、大面積に均一に且つ安定的に薄
膜半導体装置を作成する事が出来なかった。
で形成し、ゲート絶縁膜をＥＣＲ−ＰＥＣＶＤ法に依り
形成し、更に水素プラズマ処理を行う方法に於いては移
動度が４〜５cm2 ／Ｖ．ｓｅｃと低く、薄膜半導体装置
として未だ不十分で有る。加えて薄膜半導体装置の特性
を向上させる為に行われている水素化処理に依り、薄膜
半導体装置を構成する各種薄膜の一部がエッチングされ
て沢山有る薄膜半導体装置の幾つかが破壊されて仕舞う
と言った問題が有る。又、チャンネル部半導体層にアモ
ルファス・シリコン薄膜を堆積し、その後６００℃程度
の熱処理を施し、ＡＰＣＶＤ法にてゲート絶縁膜を形成
し、更に水素プラズマ照射等の水素化処理を行う方法に
於いては、界面捕獲準位が１０12程度と大きく、又デプ
レッション型の半導体装置特性を示すなど、薄膜半導体
装置として未だ不十分で有る。又、先と同様矢張水素化
処理に伴う問題が残り、大面積に均一に且つ安定的に薄
膜半導体装置を作成する事が出来なかった。
【０００８】従って、薄膜半導体装置としては移動度が
大きく、同時に清浄ＭＯＳ界面を有して界面捕獲準位が
低く、且つデプレッションを呈さぬ物が求められて居
り、しかもこうした薄膜半導体装置を作成する工程で水
素化処理の必要が無く、先述の如き良好な薄膜半導体装
置を大面積に均一且つ安定的に作成する製造方法が求め
られていた。
大きく、同時に清浄ＭＯＳ界面を有して界面捕獲準位が
低く、且つデプレッションを呈さぬ物が求められて居
り、しかもこうした薄膜半導体装置を作成する工程で水
素化処理の必要が無く、先述の如き良好な薄膜半導体装
置を大面積に均一且つ安定的に作成する製造方法が求め
られていた。
【０００９】本発明は上記の事情に鑑みてなされた物
で、その目的とする所はＭＩＳ型薄膜半導体装置に於い
て、工程最高温度が６００℃程度以下と言う低温工程で
良好な半導体装置特性を有する薄膜半導体装置と、この
様な薄膜半導体装置を大面積に渡り均一且つ安定的に製
造する方法を提供する事に有る。
で、その目的とする所はＭＩＳ型薄膜半導体装置に於い
て、工程最高温度が６００℃程度以下と言う低温工程で
良好な半導体装置特性を有する薄膜半導体装置と、この
様な薄膜半導体装置を大面積に渡り均一且つ安定的に製
造する方法を提供する事に有る。
【００１０】
【課題を解決するための手段】上記目的は、本発明の薄
膜半導体装置の製造方法は、基板上にアモルファスシリ
コン膜を形成し、前記アモルファスシリコン膜上に酸素
プラズマを照射して第１酸化珪素膜を形成し、前記第１
酸化珪素膜上に減圧ＣＶＤ法により第２酸化珪素膜を形
成し、しかる後に前記アモルファスシリコン膜を結晶成
長させることを特徴とする。
膜半導体装置の製造方法は、基板上にアモルファスシリ
コン膜を形成し、前記アモルファスシリコン膜上に酸素
プラズマを照射して第１酸化珪素膜を形成し、前記第１
酸化珪素膜上に減圧ＣＶＤ法により第２酸化珪素膜を形
成し、しかる後に前記アモルファスシリコン膜を結晶成
長させることを特徴とする。
【００１１】
【実施例】 （参考例１）以下本発明の参考例を図面を用いて詳述す
るが、本発明が以下の参考例に限定されるものでは無
い。
るが、本発明が以下の参考例に限定されるものでは無
い。
【００１２】図１（ａ）〜（ｅ）は本参考例１に於ける
自己非整合型スタガード構造のＭＩＳ型電界効果トラン
ジスタを構成するシリコン薄膜半導体装置の製造工程を
断面で示した図で有る。
自己非整合型スタガード構造のＭＩＳ型電界効果トラン
ジスタを構成するシリコン薄膜半導体装置の製造工程を
断面で示した図で有る。
【００１３】本参考例１では、下地基板１０１として２
３５mm□の溶融石英ガラスを用いたが、６００℃の工程
最高温度に耐え得る基板又は下地物質で有るならば、そ
の種類や大きさは無論問われない。例えば通常ガラス基
板の他にシリコンウェハーなどの半導体基板及びそれら
を加工したＬＳＩ、三次元ＬＳＩや、或いはシリコン・
カーバイト、アルミナ、窒化アルミニウムなどのセラミ
ックス基板なども下地基板として可能で有る。
３５mm□の溶融石英ガラスを用いたが、６００℃の工程
最高温度に耐え得る基板又は下地物質で有るならば、そ
の種類や大きさは無論問われない。例えば通常ガラス基
板の他にシリコンウェハーなどの半導体基板及びそれら
を加工したＬＳＩ、三次元ＬＳＩや、或いはシリコン・
カーバイト、アルミナ、窒化アルミニウムなどのセラミ
ックス基板なども下地基板として可能で有る。
【００１４】まずアセトン又はメチル・エチル・ケト
ン，メチル・イソ・ブチル・ケトンやシクロヘキサノン
などの有機溶剤中に下地基板１０１を浸し、超音波洗浄
を行う。洗浄後窒素中又は減圧下にて乾燥を施し、更に
エタノールによる超音波洗浄を行った後窒素バブリング
されている純水にて水洗を施す。次に下地基板１０１を
沸騰している濃度６０％の硝酸中に５分間浸し、更に窒
素バブリングされている純水中で洗浄した。基板として
金属など酸に依り腐食されたり、変質して仕舞う物質を
用いる場合、この硝酸に依る洗浄は必要とされない。又
この強酸に依る洗浄では酸として硝酸の他に硫酸なども
可能で有る。
ン，メチル・イソ・ブチル・ケトンやシクロヘキサノン
などの有機溶剤中に下地基板１０１を浸し、超音波洗浄
を行う。洗浄後窒素中又は減圧下にて乾燥を施し、更に
エタノールによる超音波洗浄を行った後窒素バブリング
されている純水にて水洗を施す。次に下地基板１０１を
沸騰している濃度６０％の硝酸中に５分間浸し、更に窒
素バブリングされている純水中で洗浄した。基板として
金属など酸に依り腐食されたり、変質して仕舞う物質を
用いる場合、この硝酸に依る洗浄は必要とされない。又
この強酸に依る洗浄では酸として硝酸の他に硫酸なども
可能で有る。
【００１５】こうして洗浄された石英基板上に常圧気相
化学堆積法（ＡＰＣＶＤ法）で下地保護膜となる二酸化
硅素膜（ＳｉＯ2 膜）１０２を２０００Å堆積した。こ
の下地ＳｉＯ2膜１０２は前述の如き種々多様な物質を
基板として用いる際、後に堆積されるシリコン薄膜の膜
質、及びそれを用いて構成される薄膜トランジスタの性
能を安定化する為に必要で有る。と同時に、例えば基板
１０１として通常ガラスを用いた場合、ガラス中に含ま
れているナトリウムなどの可動イオンが、又基板１０１
として各種セラミック板を用いた際には基板中に添加さ
れている焼結助材原料などがトランジスタ部に拡散混入
するのを防ぐ役割をも演じている。又金属板を基板１０
１として用いる場合は、絶縁性を確保する為に下地Ｓｉ
Ｏ2 は必要不可欠で有る。又、三次元ＬＳＩ素子では、
トランジスタ間や配線間の層間絶縁膜に相当している。
下地ＳｉＯ2 膜１０２堆積時の基板温度は３００℃で、
窒素に依り２０％に希釈されたシラン６００SCCMを８４
０SCCMの酸素と共にＡＰＣＶＤ法で堆積した。この時の
ＳｉＯ2膜の堆積速度は３．９Å／ｓｅｃで有った。
化学堆積法（ＡＰＣＶＤ法）で下地保護膜となる二酸化
硅素膜（ＳｉＯ2 膜）１０２を２０００Å堆積した。こ
の下地ＳｉＯ2膜１０２は前述の如き種々多様な物質を
基板として用いる際、後に堆積されるシリコン薄膜の膜
質、及びそれを用いて構成される薄膜トランジスタの性
能を安定化する為に必要で有る。と同時に、例えば基板
１０１として通常ガラスを用いた場合、ガラス中に含ま
れているナトリウムなどの可動イオンが、又基板１０１
として各種セラミック板を用いた際には基板中に添加さ
れている焼結助材原料などがトランジスタ部に拡散混入
するのを防ぐ役割をも演じている。又金属板を基板１０
１として用いる場合は、絶縁性を確保する為に下地Ｓｉ
Ｏ2 は必要不可欠で有る。又、三次元ＬＳＩ素子では、
トランジスタ間や配線間の層間絶縁膜に相当している。
下地ＳｉＯ2 膜１０２堆積時の基板温度は３００℃で、
窒素に依り２０％に希釈されたシラン６００SCCMを８４
０SCCMの酸素と共にＡＰＣＶＤ法で堆積した。この時の
ＳｉＯ2膜の堆積速度は３．９Å／ｓｅｃで有った。
【００１６】続いてドナー又はアクセプターとなる不純
物を含んだシリコン薄膜１０３を減圧ＣＶＤ法にて堆積
した。本参考例１ではｎ型トランジスタ作成を目指し不
純物としてリンを選んだが、ｎ型ならばリン以外に５
族、６族の元素、Ｐ型ならばボロンを始めとして２族、
３族の元素が不純物元素として添加され得る。この不純
物を含んだシリコン薄膜１０３はいずれソース・ドレイ
ン領域となる部位で、本参考例１の如く不純物をＣＶＤ
法で添加する方法の他、まず最初に不純物を含まない真
性シリコン膜を形成して居き、後に気相或いは真性シリ
コン膜に接する固相より不純物を拡散させて添加する方
法や、不純物をイオン化して真性シリコン膜に打ち込む
方法などが有る。これら、真性シリコン膜を形成した後
拡散法やイオン打ち込み法で不純物を添加する手法を用
いると真性シリコン膜の所望の部位のみに不純物を添加
する事が可能となり、これにより例えばトランジスタの
ゲート電極端ととソース端又はドレイン端が自己整合し
たセルフ・アライン・トランジスタが可能となったり、
不純物添加濃度を各部位で変える事に依りシリコン膜中
の電流密度や比抵抗を変えて所望の部位のみに電流を流
す事などが可能となる。
物を含んだシリコン薄膜１０３を減圧ＣＶＤ法にて堆積
した。本参考例１ではｎ型トランジスタ作成を目指し不
純物としてリンを選んだが、ｎ型ならばリン以外に５
族、６族の元素、Ｐ型ならばボロンを始めとして２族、
３族の元素が不純物元素として添加され得る。この不純
物を含んだシリコン薄膜１０３はいずれソース・ドレイ
ン領域となる部位で、本参考例１の如く不純物をＣＶＤ
法で添加する方法の他、まず最初に不純物を含まない真
性シリコン膜を形成して居き、後に気相或いは真性シリ
コン膜に接する固相より不純物を拡散させて添加する方
法や、不純物をイオン化して真性シリコン膜に打ち込む
方法などが有る。これら、真性シリコン膜を形成した後
拡散法やイオン打ち込み法で不純物を添加する手法を用
いると真性シリコン膜の所望の部位のみに不純物を添加
する事が可能となり、これにより例えばトランジスタの
ゲート電極端ととソース端又はドレイン端が自己整合し
たセルフ・アライン・トランジスタが可能となったり、
不純物添加濃度を各部位で変える事に依りシリコン膜中
の電流密度や比抵抗を変えて所望の部位のみに電流を流
す事などが可能となる。
【００１７】本参考例１では不純物としてリンを選んだ
為、ホスフィン（ＰＨ3 ）とシランを混合したガスを用
いて、不純物を含んだシリコン薄膜１０３を１５００Å
堆積した。
為、ホスフィン（ＰＨ3 ）とシランを混合したガスを用
いて、不純物を含んだシリコン薄膜１０３を１５００Å
堆積した。
【００１８】本参考例１では１８４．５ｌの容積を有す
る減圧ＣＶＤ炉内にモノシランを２００SCCM、ヘリウム
が９９．５％でホスフィンが０．５％のヘリウム・ホス
フィン混合ガスを６SCCM、更にヘリウム１００SCCMを流
し、堆積温度６００℃、炉内圧力１００mtorr で堆積し
た。この時の堆積速度は２９．６Å／ｍｉｎで、成膜直
後のシート抵抗値は２，０２５Ω／□で有った。
る減圧ＣＶＤ炉内にモノシランを２００SCCM、ヘリウム
が９９．５％でホスフィンが０．５％のヘリウム・ホス
フィン混合ガスを６SCCM、更にヘリウム１００SCCMを流
し、堆積温度６００℃、炉内圧力１００mtorr で堆積し
た。この時の堆積速度は２９．６Å／ｍｉｎで、成膜直
後のシート抵抗値は２，０２５Ω／□で有った。
【００１９】次に、前記シリコン薄膜上にレジストを形
成し、四弗化炭素（ＣＦ4 ）と酸素（Ｏ2） の混合プラ
ズマに依り、前記薄膜をパターニングし、ソース・ドレ
イン領域１０３を形成した（図１（ａ））。続いて沸騰
硝酸中に五分間浸す洗浄で残留レジストなどの不純物を
取り除き、１．６７％弗化水素酸に２０秒浸してソース
・ドレイン領域１０３表面上の自然酸化膜を取り除き、
直ちに減圧ＣＶＤ法でチャンネル部となるシリコン薄膜
を堆積した。
成し、四弗化炭素（ＣＦ4 ）と酸素（Ｏ2） の混合プラ
ズマに依り、前記薄膜をパターニングし、ソース・ドレ
イン領域１０３を形成した（図１（ａ））。続いて沸騰
硝酸中に五分間浸す洗浄で残留レジストなどの不純物を
取り除き、１．６７％弗化水素酸に２０秒浸してソース
・ドレイン領域１０３表面上の自然酸化膜を取り除き、
直ちに減圧ＣＶＤ法でチャンネル部となるシリコン薄膜
を堆積した。
【００２０】この時減圧ＣＶＤ反応炉の容積は１８４．
５ｌで、基板は反応炉中央付近に水平に置かれる。原料
ガス及びヘリウム・窒素・アルゴン・水素等の希釈ガス
は必要に応じて反応炉下部より炉内に導入され、反応炉
上部から排気される。石英ガラスで作られた反応炉の外
側には３ゾーンに分かれたヒーターが設置されて居り、
それらを独立に調整する事で反応炉内中央部付近に所望
の温度で均熱帯を形成する。この均熱帯は約３５０mmの
高さで広がり、その範囲内での温度のずれは、例えば６
００℃に設定した時０．２℃以内である。従って挿入基
板間の間隔を１０mmとすれば１バッチで３５枚の基板の
処理が可能で有る。本参考例１では２０mm間隔で１７枚
の基板を均熱帯内に設置した。
５ｌで、基板は反応炉中央付近に水平に置かれる。原料
ガス及びヘリウム・窒素・アルゴン・水素等の希釈ガス
は必要に応じて反応炉下部より炉内に導入され、反応炉
上部から排気される。石英ガラスで作られた反応炉の外
側には３ゾーンに分かれたヒーターが設置されて居り、
それらを独立に調整する事で反応炉内中央部付近に所望
の温度で均熱帯を形成する。この均熱帯は約３５０mmの
高さで広がり、その範囲内での温度のずれは、例えば６
００℃に設定した時０．２℃以内である。従って挿入基
板間の間隔を１０mmとすれば１バッチで３５枚の基板の
処理が可能で有る。本参考例１では２０mm間隔で１７枚
の基板を均熱帯内に設置した。
【００２１】排気はロータリーポンプとメカニカル・ブ
ースターポンプを直結して行い、反応炉内の圧力は測定
値がガスの種類に依存しない隔膜式圧力計（ＭＫＳ社バ
ラトロン・マノメーター）に依り測定した。反応炉を５
５０℃に保って、ガス導入用のバルブを閉じて両ポンプ
にて真空引きを行った場合、反応炉内圧は０ｍｔｏｒｒ
で有る為、背景真空度は悪くとも１０-4ｔｏｒｒ程度以
下で有る。
ースターポンプを直結して行い、反応炉内の圧力は測定
値がガスの種類に依存しない隔膜式圧力計（ＭＫＳ社バ
ラトロン・マノメーター）に依り測定した。反応炉を５
５０℃に保って、ガス導入用のバルブを閉じて両ポンプ
にて真空引きを行った場合、反応炉内圧は０ｍｔｏｒｒ
で有る為、背景真空度は悪くとも１０-4ｔｏｒｒ程度以
下で有る。
【００２２】ソース・ドレイン領域１０３が形成され、
該領域表面上の自然酸化膜を取り除かれた基板は、表側
を下向きとして直ちに減圧ＣＶＤ炉内に挿入された。挿
入時の反応炉内温度は３９５℃から４００℃程度に保た
れている。これはソース・ドレイン領域１０３上に自然
酸化膜が形成されるのを極力少なくする為で有るから、
挿入時の反応炉内温度は出来る丈低く有るのが望まし
い。例えば挿入時の反応炉内温度を室温とする事も可能
で有るが、この場合堆積温度迄反応炉内温度を昇温する
のに数時間以上費やし、又堆積後室温に戻すのに矢張り
数時間必要となる。基板挿入時に反応炉内には約４ＳＬ
Ｍ〜１０ＳＬＭの窒素を流し反応炉内を不活性雰囲気に
保っている。更に反応炉内入り口付近には約６ＳＬＭ〜
２０ＳＬＭの窒素で窒素カーテンを形成し、基板挿入時
に空気が反応炉内に流れ込む事を最小限に止めている。
反応炉内に空気中の水分や酸素が入ると、これらは反応
炉内壁のＳｉ層に吸着し、又はＳｉと反応して反応炉内
に残留し、チャンネル部となるシリコン膜堆積の際、脱
ガスとして現れ、堆積シリコン膜の膜品質を低下させる
原因となる。
該領域表面上の自然酸化膜を取り除かれた基板は、表側
を下向きとして直ちに減圧ＣＶＤ炉内に挿入された。挿
入時の反応炉内温度は３９５℃から４００℃程度に保た
れている。これはソース・ドレイン領域１０３上に自然
酸化膜が形成されるのを極力少なくする為で有るから、
挿入時の反応炉内温度は出来る丈低く有るのが望まし
い。例えば挿入時の反応炉内温度を室温とする事も可能
で有るが、この場合堆積温度迄反応炉内温度を昇温する
のに数時間以上費やし、又堆積後室温に戻すのに矢張り
数時間必要となる。基板挿入時に反応炉内には約４ＳＬ
Ｍ〜１０ＳＬＭの窒素を流し反応炉内を不活性雰囲気に
保っている。更に反応炉内入り口付近には約６ＳＬＭ〜
２０ＳＬＭの窒素で窒素カーテンを形成し、基板挿入時
に空気が反応炉内に流れ込む事を最小限に止めている。
反応炉内に空気中の水分や酸素が入ると、これらは反応
炉内壁のＳｉ層に吸着し、又はＳｉと反応して反応炉内
に残留し、チャンネル部となるシリコン膜堆積の際、脱
ガスとして現れ、堆積シリコン膜の膜品質を低下させる
原因となる。
【００２３】基板挿入後、真空引き、漏洩検査を施し
た。漏洩検査では反応炉に通ずる全バルブを閉じて反応
炉を完全に孤立させて、反応炉内圧力の変化を調べた。
本参考例１では反応炉内温度が４００℃で２分間の完全
孤立後、反応炉内圧力は１ｍｔｏｒｒ以下で有った。漏
洩検査にて異常が無い事を確認した後、反応炉内温度を
挿入温度の４００℃から堆積温度まで昇温する。本参考
例１では５５０℃でチャンネル部となるシリコン薄膜を
堆積した為、昇温するのに一時間費やした。炉内温度が
堆積温度の５５０℃に達するには３５分間程度で済む
が、反応炉壁からの脱ガスを充分放出する為にも、最短
一時間以上、好ましくは数時間の昇温期間が望ましい。
この昇温期間中、二つのポンプは運転状態に有り、少な
くとも純度が９９．９９５％以上の不活性又は還元性ガ
スを流し続ける。これらのガス種は水素・ヘリウム・窒
素・ネオン・アルゴン・キセノン・クリプトン等の純ガ
スの他、これらのガスの混合ガスも可能で有る。本参考
例１では純度９９．９９９９％以上のヘリウムを３５０
SCCM流し続け、反応炉内圧力は８０．７±１．２mtorr
で有った。
た。漏洩検査では反応炉に通ずる全バルブを閉じて反応
炉を完全に孤立させて、反応炉内圧力の変化を調べた。
本参考例１では反応炉内温度が４００℃で２分間の完全
孤立後、反応炉内圧力は１ｍｔｏｒｒ以下で有った。漏
洩検査にて異常が無い事を確認した後、反応炉内温度を
挿入温度の４００℃から堆積温度まで昇温する。本参考
例１では５５０℃でチャンネル部となるシリコン薄膜を
堆積した為、昇温するのに一時間費やした。炉内温度が
堆積温度の５５０℃に達するには３５分間程度で済む
が、反応炉壁からの脱ガスを充分放出する為にも、最短
一時間以上、好ましくは数時間の昇温期間が望ましい。
この昇温期間中、二つのポンプは運転状態に有り、少な
くとも純度が９９．９９５％以上の不活性又は還元性ガ
スを流し続ける。これらのガス種は水素・ヘリウム・窒
素・ネオン・アルゴン・キセノン・クリプトン等の純ガ
スの他、これらのガスの混合ガスも可能で有る。本参考
例１では純度９９．９９９９％以上のヘリウムを３５０
SCCM流し続け、反応炉内圧力は８０．７±１．２mtorr
で有った。
【００２４】堆積温度到達後、原料ガスで有る所定量の
シラン又はシランと希釈ガスの混合ガスを反応炉内に導
入し、シリコン薄膜１０４を堆積する。希釈ガスとして
は、先の昇温期間に流したガスと同種の組み合わせが可
能で有るが、望ましくは各ガスの純度はそれぞれが９
９．９９９％以上が良い。本参考例１では希釈ガスを用
いず、純度９９．９９９％以上のシランを１００SCCM流
してシリコン薄膜１０４を堆積した。この時、反応炉内
の圧力は反応炉とメカニカル・ブースターポンプの間に
設置されたコンダクタンスバルヴの開閉度を調整して、
３９８．６±１．９mtorr に保った。本参考例１ではチ
ャンネル部となるシリコン薄膜１０４は２１．２Å／ｍ
ｉｎの堆積速度で２４８Åの膜厚に堆積した（図１
（ｂ））。
シラン又はシランと希釈ガスの混合ガスを反応炉内に導
入し、シリコン薄膜１０４を堆積する。希釈ガスとして
は、先の昇温期間に流したガスと同種の組み合わせが可
能で有るが、望ましくは各ガスの純度はそれぞれが９
９．９９９％以上が良い。本参考例１では希釈ガスを用
いず、純度９９．９９９％以上のシランを１００SCCM流
してシリコン薄膜１０４を堆積した。この時、反応炉内
の圧力は反応炉とメカニカル・ブースターポンプの間に
設置されたコンダクタンスバルヴの開閉度を調整して、
３９８．６±１．９mtorr に保った。本参考例１ではチ
ャンネル部となるシリコン薄膜１０４は２１．２Å／ｍ
ｉｎの堆積速度で２４８Åの膜厚に堆積した（図１
（ｂ））。
【００２５】本参考例１ではシリコン薄膜の堆積をＬＰ
ＣＶＤ法で行い、原料ガスもモノシランを用いたが、こ
れ以外にもプラズマＣＶＤ法やＡＰＣＶＤ法やスパッタ
ー法などで堆積する事も可能で有る。又原料ガスもモノ
シランに限らず、ジシランやトリシランなどの高次シラ
ンやジクロールシランなども可能で有る。又、無論上記
種々のＣＶＤ法と上記種々の原料の組み合わせに依って
シリコン薄膜を堆積する事も可能で有る。
ＣＶＤ法で行い、原料ガスもモノシランを用いたが、こ
れ以外にもプラズマＣＶＤ法やＡＰＣＶＤ法やスパッタ
ー法などで堆積する事も可能で有る。又原料ガスもモノ
シランに限らず、ジシランやトリシランなどの高次シラ
ンやジクロールシランなども可能で有る。又、無論上記
種々のＣＶＤ法と上記種々の原料の組み合わせに依って
シリコン薄膜を堆積する事も可能で有る。
【００２６】次にこうして得られた基板に熱処理を施し
て、シリコン薄膜１０４の結晶化を進め、結晶粒の増大
を行った。熱処理炉は縦型炉で通常４００℃に保持され
て居り、純度９９．９９９％以上の窒素ガスを２０ＳＬ
Ｍ流し続けて、熱処理炉内部を不活性雰囲気に保持して
いる。室温と温度平衡に達している基板は１７分間掛け
て４００℃の縦型熱処理炉に挿入した。挿入後３０分間
４００℃に保ち、基板の位置に依らず炉内が総て４００
℃の均一温度に達した後、熱処理炉の温度を６００℃に
昇温する。この４００℃でまず３０分間保持する事に依
り基板の位置にかかわらず、どこでも同じ熱履歴を得る
事が出来、シリコン薄膜の結晶化を均一に行う事が可能
となる。熱処理炉には常に２０ＳＬＭの窒素が流れ続
け、熱処理炉の容積は約１７６ｌで有るため、この４０
０℃に於ける予備加熱に依り熱処理炉内部は完全に窒素
雰囲気に置換される。４００℃から６００℃への昇温は
約１時間掛けて行われ、６００℃で温度平衡に達した
後、７時間以上の熱処理に依り、シリコン薄膜の結晶化
は進められる。本参考例１では６００℃に達した後２３
時間の熱処理を施した。
て、シリコン薄膜１０４の結晶化を進め、結晶粒の増大
を行った。熱処理炉は縦型炉で通常４００℃に保持され
て居り、純度９９．９９９％以上の窒素ガスを２０ＳＬ
Ｍ流し続けて、熱処理炉内部を不活性雰囲気に保持して
いる。室温と温度平衡に達している基板は１７分間掛け
て４００℃の縦型熱処理炉に挿入した。挿入後３０分間
４００℃に保ち、基板の位置に依らず炉内が総て４００
℃の均一温度に達した後、熱処理炉の温度を６００℃に
昇温する。この４００℃でまず３０分間保持する事に依
り基板の位置にかかわらず、どこでも同じ熱履歴を得る
事が出来、シリコン薄膜の結晶化を均一に行う事が可能
となる。熱処理炉には常に２０ＳＬＭの窒素が流れ続
け、熱処理炉の容積は約１７６ｌで有るため、この４０
０℃に於ける予備加熱に依り熱処理炉内部は完全に窒素
雰囲気に置換される。４００℃から６００℃への昇温は
約１時間掛けて行われ、６００℃で温度平衡に達した
後、７時間以上の熱処理に依り、シリコン薄膜の結晶化
は進められる。本参考例１では６００℃に達した後２３
時間の熱処理を施した。
【００２７】こうして得られたシリコン薄膜は、レジス
トでパターニングされた後、四弗化炭素（ＣＦ4）と酸
素（Ｏ2）の混合プラズマに依りエッチングされ、チャ
ンネル部シリコン薄膜１０５を形成した。（図１
（Ｃ））本参考例１で形成したシリコン薄膜はＣＦ4と
Ｏ2の比が５０SCCM対１００SCCMで有る１５Ｐａの真空
プラズマ放電で、その出力が７００Ｗの時のエッチング
では２．１Å／ｓｅｃのエッチング速度を有していた。
トでパターニングされた後、四弗化炭素（ＣＦ4）と酸
素（Ｏ2）の混合プラズマに依りエッチングされ、チャ
ンネル部シリコン薄膜１０５を形成した。（図１
（Ｃ））本参考例１で形成したシリコン薄膜はＣＦ4と
Ｏ2の比が５０SCCM対１００SCCMで有る１５Ｐａの真空
プラズマ放電で、その出力が７００Ｗの時のエッチング
では２．１Å／ｓｅｃのエッチング速度を有していた。
【００２８】次にこの基板を沸騰している濃度６０％の
硝酸にて洗浄し、更に１．６７％弗化水素酸水溶液に２
０秒間浸してソース・ドレイン領域１０３とチャンネル
部シリコン薄膜１０５上の自然酸化膜を取り除いて清浄
なシリコン表面が出現した後、直ちに電子サイクロトロ
ン共鳴プラズマＣＶＤ装置（ＥＣＲ−ＰＥＣＶＤ装置）
にてゲート絶縁膜となるＳｉＯ2 膜１０６を堆積した。
（図１（ｄ））本参考例１で用いたＥＣＲ−ＰＥＣＶＤ
装置の概要を図２に示す。ゲート絶縁膜堆積に際して
は、２．４５ＧＨＺのマイクロ波が導波管２０１を通じ
て反応室２０２に導かれ、ガス導入管２０３より導入さ
れる１００SCCMの酸素をまずプラズマ化する。この時、
マイクロ波の出力は２２５０Ｗで有り、反応室２０２の
外側に設置された外部コイル２０４に依り反応室２０２
内の酸素プラズマに８７５Ｇａｕｓｓの磁場を掛けてプ
ラズマ中の電子にＥＣＲ条件を満足せしめている。この
酸素プラズマは前記発散磁場に依って反応室外に引き出
され、プラズマに対して垂直に置かれた基板２０５を１
０秒間照射する。基板２０５の背面にはヒーター２０６
が有り、基板全体を１００℃に保っていた。この時反応
室内の圧力は１．８５ｍｔｏｒｒで有った。酸素プラズ
マ引き出し口の直後には別のガス導入管２０７が設けら
れて居り、１０秒間で酸素プラズマが十分安定化した
後、このガス導入管２０７より純度９９．９９９％以上
のシラン６０SCCMを酸素プラズマ中に混入させる。こう
して得られた酸素シラン混合プラズマを３０秒間基板に
照射してゲート絶縁層となるＳｉＯ2膜１０６を１５０
０Å堆積した（図１（ｄ））。この時反応室の圧力は
２．３５ｍｔｏｒｒで有った。
硝酸にて洗浄し、更に１．６７％弗化水素酸水溶液に２
０秒間浸してソース・ドレイン領域１０３とチャンネル
部シリコン薄膜１０５上の自然酸化膜を取り除いて清浄
なシリコン表面が出現した後、直ちに電子サイクロトロ
ン共鳴プラズマＣＶＤ装置（ＥＣＲ−ＰＥＣＶＤ装置）
にてゲート絶縁膜となるＳｉＯ2 膜１０６を堆積した。
（図１（ｄ））本参考例１で用いたＥＣＲ−ＰＥＣＶＤ
装置の概要を図２に示す。ゲート絶縁膜堆積に際して
は、２．４５ＧＨＺのマイクロ波が導波管２０１を通じ
て反応室２０２に導かれ、ガス導入管２０３より導入さ
れる１００SCCMの酸素をまずプラズマ化する。この時、
マイクロ波の出力は２２５０Ｗで有り、反応室２０２の
外側に設置された外部コイル２０４に依り反応室２０２
内の酸素プラズマに８７５Ｇａｕｓｓの磁場を掛けてプ
ラズマ中の電子にＥＣＲ条件を満足せしめている。この
酸素プラズマは前記発散磁場に依って反応室外に引き出
され、プラズマに対して垂直に置かれた基板２０５を１
０秒間照射する。基板２０５の背面にはヒーター２０６
が有り、基板全体を１００℃に保っていた。この時反応
室内の圧力は１．８５ｍｔｏｒｒで有った。酸素プラズ
マ引き出し口の直後には別のガス導入管２０７が設けら
れて居り、１０秒間で酸素プラズマが十分安定化した
後、このガス導入管２０７より純度９９．９９９％以上
のシラン６０SCCMを酸素プラズマ中に混入させる。こう
して得られた酸素シラン混合プラズマを３０秒間基板に
照射してゲート絶縁層となるＳｉＯ2膜１０６を１５０
０Å堆積した（図１（ｄ））。この時反応室の圧力は
２．３５ｍｔｏｒｒで有った。
【００２９】次にクロムをスパッター法で１５００Å堆
積し、パターニングに依り、ゲート電極１０７を形成し
た。この時シート抵抗値は１．３５６±０．０４７Ω／
□で有った。本参考例１ではゲート電極材料としてクロ
ムを用いたが、無論これ以外の導電性物質も可能で有る
し、又その形成方法もスパッター法に限らず蒸着法やＣ
ＶＤ法なども可能で有る。続いてＡＰＣＶＤ法で層間絶
縁膜１０８となるＳｉＯ2膜を５０００Å堆積した。こ
の堆積は本参考例１で下地ＳｉＯ2膜１０２を堆積した
条件と全く同一で唯一堆積時間のみを変えて行った。層
間絶縁膜形成後、コンタクトホールを開け、ソース・ド
レイン取り出し電極１０９をスパッター法などで形成
し、トランジスタが完成する（図１（ｅ））。本参考例
１ではソース・ドレイン取り出し電極材料としてアルミ
ニウムを用いスパッター法で８０００Åの膜厚に堆積し
て、ソース・ドレイン取り出し電極を形成した。この時
堆積アルミニウム膜のシート抵抗は４２．４８±２．０
２ｍΩ／□で有った。
積し、パターニングに依り、ゲート電極１０７を形成し
た。この時シート抵抗値は１．３５６±０．０４７Ω／
□で有った。本参考例１ではゲート電極材料としてクロ
ムを用いたが、無論これ以外の導電性物質も可能で有る
し、又その形成方法もスパッター法に限らず蒸着法やＣ
ＶＤ法なども可能で有る。続いてＡＰＣＶＤ法で層間絶
縁膜１０８となるＳｉＯ2膜を５０００Å堆積した。こ
の堆積は本参考例１で下地ＳｉＯ2膜１０２を堆積した
条件と全く同一で唯一堆積時間のみを変えて行った。層
間絶縁膜形成後、コンタクトホールを開け、ソース・ド
レイン取り出し電極１０９をスパッター法などで形成
し、トランジスタが完成する（図１（ｅ））。本参考例
１ではソース・ドレイン取り出し電極材料としてアルミ
ニウムを用いスパッター法で８０００Åの膜厚に堆積し
て、ソース・ドレイン取り出し電極を形成した。この時
堆積アルミニウム膜のシート抵抗は４２．４８±２．０
２ｍΩ／□で有った。
【００３０】この様にして試作した薄膜トランジスタ
（ＴＦＴ）の特性の一例Ｖｇｓ−Ｉｄｓ曲線を図３の３
−ａに示した。ここでソース・ドレイン電流Ｉｄｓはソ
ース・ドレイン間電圧Ｖｄｓ＝４Ｖ、温度２５℃で測定
した。トランジスタサイズはチャンネル部の長さＬ＝１
０μｍ、幅Ｗ＝１０μｍで有った。Ｖｄｓ＝４Ｖ、Ｖｇ
ｓ＝１０Ｖでトランジスタをオンさせた時のオン電流は
２３５mm□の基板の中央と四角の５ヶのトランジスタを
測定した所、ＩON＝４．６５±０．３９μＡと良好なト
ランジスタ特性を有する薄膜半導体装置が得られた。
又、トランジスタの飽和電流領域より求めた電界効果移
動μｏと捕獲密度Ｎｔ（Ｊ．Ｌｅｖｉｎｓｏｎ ｅｔ
ａｌ． Ｊ．Ａｐｐｌ．Ｐｈｙｓ ５３．１１９３．１
９８２）はそれぞれμｏ＝２５．８５±０．９６cm2 ／
ｖ．ｓｅｃ、Ｎｔ＝（６．８１±０．１５）×１０11１
／cm2 で有った。図３の３−ｂには比較の為に従来技術
の一例に依って作成した薄膜半導体装置のトランジスタ
特性を図示した。即ち、チャンネル部シリコン薄膜を減
圧ＣＶＤ法にて６００℃で堆積し、２４時間の熱処理を
施さぬ他は総て本参考例１の本発明と同一の工程で薄膜
半導体装置を作成したもので有る。この時、減圧ＣＶＤ
法でチャンネル部シリコン薄膜を堆積する装置は本参考
例１の本発明で用いた装置と同一で有り、原料ガスのモ
ノシランは１２．５SCCM流し、反応炉内圧力は９．０ｍ
ｔｏｒｒ、堆積速度は１１．７５Å／ｍｉｎで２５６Å
の膜厚に堆積した。この従来技術の一例のＴＦＴのオン
電流はＩｄｓ＝０．９１±０．１２μＡで電界効果移動
度はμｏ＝４．７５±０．２０cm2／ｖ．ｓｅｃ、捕獲
密度Ｎｔ＝（５．１８±０．１３）×１０11１／cm2 で
有った。この他に、チャンネル部シリコン薄膜を同様に
減圧ＣＶＤ法にて６００℃モノシラン流量１２．５SCCM
にて堆積し、本参考例１と同一の工程でゲート絶縁膜を
堆積した後、ＥＣＲ−ＰＥＣＶＤ装置にて水素プラズマ
処理を施し、それ以外は本参考例１の本発明と同一工程
で薄膜半導体装置を作成した。これも水素化処理を行う
従来技術の一例で有る。水素化処理は図２に示したＥＣ
Ｒ−ＰＥＣＶＤ装置にてゲート絶縁膜堆積後、真空引き
を行い、更にヒーター２０６により基板２０５の温度を
３００℃に１時間掛けて昇温した後に行った。純度９
９．９９９９％以上の水素ガス１２５SCCMはガス導入管
２０３より反応室２０２に導かれ、水素プラズマを立て
た。マイクロ波出力は２０００Ｗで、反応室の圧力は
２．６３ｍｔｏｒｒで有った。水素プラズマ照射は３０
分間行った。こうして作成した薄膜半導体装置のＴＦＴ
特性を測定した所、オン電流Ｉｄｓ＝０．９６±０．１
３μＡ、電界効果移動度μｏ＝４．６８±０．２２cm2
／ｖ．ｓｅｃ、捕獲密度Ｎｔ＝（５．１２±０．１３）
×１０11１／cm2 で有った。即ち、水素プラズマ処理の
有無にかかわらずチャンネル部シリコン膜を６００℃に
て減圧ＣＶＤ法で堆積する従来技術に比べると、本発明
では例えば電界効果移動度を５倍程度に高めるとのトラ
ンジスタ特性の大幅な向上をもたらす。
（ＴＦＴ）の特性の一例Ｖｇｓ−Ｉｄｓ曲線を図３の３
−ａに示した。ここでソース・ドレイン電流Ｉｄｓはソ
ース・ドレイン間電圧Ｖｄｓ＝４Ｖ、温度２５℃で測定
した。トランジスタサイズはチャンネル部の長さＬ＝１
０μｍ、幅Ｗ＝１０μｍで有った。Ｖｄｓ＝４Ｖ、Ｖｇ
ｓ＝１０Ｖでトランジスタをオンさせた時のオン電流は
２３５mm□の基板の中央と四角の５ヶのトランジスタを
測定した所、ＩON＝４．６５±０．３９μＡと良好なト
ランジスタ特性を有する薄膜半導体装置が得られた。
又、トランジスタの飽和電流領域より求めた電界効果移
動μｏと捕獲密度Ｎｔ（Ｊ．Ｌｅｖｉｎｓｏｎ ｅｔ
ａｌ． Ｊ．Ａｐｐｌ．Ｐｈｙｓ ５３．１１９３．１
９８２）はそれぞれμｏ＝２５．８５±０．９６cm2 ／
ｖ．ｓｅｃ、Ｎｔ＝（６．８１±０．１５）×１０11１
／cm2 で有った。図３の３−ｂには比較の為に従来技術
の一例に依って作成した薄膜半導体装置のトランジスタ
特性を図示した。即ち、チャンネル部シリコン薄膜を減
圧ＣＶＤ法にて６００℃で堆積し、２４時間の熱処理を
施さぬ他は総て本参考例１の本発明と同一の工程で薄膜
半導体装置を作成したもので有る。この時、減圧ＣＶＤ
法でチャンネル部シリコン薄膜を堆積する装置は本参考
例１の本発明で用いた装置と同一で有り、原料ガスのモ
ノシランは１２．５SCCM流し、反応炉内圧力は９．０ｍ
ｔｏｒｒ、堆積速度は１１．７５Å／ｍｉｎで２５６Å
の膜厚に堆積した。この従来技術の一例のＴＦＴのオン
電流はＩｄｓ＝０．９１±０．１２μＡで電界効果移動
度はμｏ＝４．７５±０．２０cm2／ｖ．ｓｅｃ、捕獲
密度Ｎｔ＝（５．１８±０．１３）×１０11１／cm2 で
有った。この他に、チャンネル部シリコン薄膜を同様に
減圧ＣＶＤ法にて６００℃モノシラン流量１２．５SCCM
にて堆積し、本参考例１と同一の工程でゲート絶縁膜を
堆積した後、ＥＣＲ−ＰＥＣＶＤ装置にて水素プラズマ
処理を施し、それ以外は本参考例１の本発明と同一工程
で薄膜半導体装置を作成した。これも水素化処理を行う
従来技術の一例で有る。水素化処理は図２に示したＥＣ
Ｒ−ＰＥＣＶＤ装置にてゲート絶縁膜堆積後、真空引き
を行い、更にヒーター２０６により基板２０５の温度を
３００℃に１時間掛けて昇温した後に行った。純度９
９．９９９９％以上の水素ガス１２５SCCMはガス導入管
２０３より反応室２０２に導かれ、水素プラズマを立て
た。マイクロ波出力は２０００Ｗで、反応室の圧力は
２．６３ｍｔｏｒｒで有った。水素プラズマ照射は３０
分間行った。こうして作成した薄膜半導体装置のＴＦＴ
特性を測定した所、オン電流Ｉｄｓ＝０．９６±０．１
３μＡ、電界効果移動度μｏ＝４．６８±０．２２cm2
／ｖ．ｓｅｃ、捕獲密度Ｎｔ＝（５．１２±０．１３）
×１０11１／cm2 で有った。即ち、水素プラズマ処理の
有無にかかわらずチャンネル部シリコン膜を６００℃に
て減圧ＣＶＤ法で堆積する従来技術に比べると、本発明
では例えば電界効果移動度を５倍程度に高めるとのトラ
ンジスタ特性の大幅な向上をもたらす。
【００３１】次に従来技術の別な一例と本参考例との比
較を行う。即ち従来技術の別な一例として、チャンネル
部シリコン薄膜の形成は本参考例１と同様に行うもの
の、ゲート絶縁膜をＡＰＣＶＤ法で堆積する従来技術及
びゲート絶縁膜をＡＰＣＶＤ法で堆積した後、水素プラ
ズマ処理を行う従来技術に対する本発明の多大なる優位
性を見る。従来技術で有るゲート絶縁膜をＡＰＣＶＤ法
で堆積して薄膜半導体装置を作成する工程では、ゲート
絶縁膜をＡＰＣＶＤ法で１５００Åに堆積した以外、本
参考例１と同一の工程で薄膜半導体装置を作成した。Ａ
ＰＣＶＤ法では基板温度を３００℃に保ち、窒素中に２
０％シランを含んだ窒素、シラン混合ガスを３００SCC
M、酸素を４２０SCCM流し、約１４０ＳＬＭの希釈用窒
素をこれらの原料ガスと共に流してＳｉＯ2膜を堆積し
た。堆積速度は１．８５Å／ｓｅｃで有った。この様に
して作成した従来技術による薄膜半導体装置のトランジ
スタ特性を図３の３−Ｃに示した。このトランジスタの
オン電流はＩON＝１．４９±０．０５μＡ、電界効果移
動度μｏ＝２４．６０±０．７２cm2／ｖ・ｓｅｃ、捕
獲密度Ｎｔ＝（９．２０±０．１５）×１０11１／cm2
で有った。この従来技術と本参考例を比較すると、本参
考例は捕獲準位を大幅に低減し、ゲート電圧Ｏｖ付近で
急激に立ち上がる極めて優良な薄膜半導体装置を作成し
た事が明瞭となる。ＡＰＣＶＤ法でゲート絶縁膜を堆積
する従来技術では、移動度丈は本発明並に高める事が出
来たが、その実、ソース・ドレイン電流の最小値が−１
１ｖ付近に有り捕獲密度も高い為、立ち上がりの傾斜も
ゆるやかで薄膜半導体装置として実用的ではなかった。
一方更に別なる従来技術の一例を図３の３−ｄに示す。
ここではチャンネル部シリコン薄膜の形成は本参考例１
と同様に行うものの、ゲート絶縁膜はＡＰＣＶＤ法で堆
積し、その後水素プラズマ処理を施す技術で有る。ゲー
ト絶縁膜を前述と同一の条件で堆積し、その後直ちにＥ
ＣＲ−ＰＥＣＶＤ装置により前述と同一の条件で水素プ
ラズマ照射を施した他は本参考例１と同一の工程を経て
薄膜半導体装置を作成した。こうして得られたＴＦＴの
特性を図３の３−ｄに示した。オン電流はＩｄｓ＝２．
９１±０．３０μＡ、電界効果移動度μｏ＝２４．５１
±０．６７cm2 ／ｖ・ｓｅｃ、捕獲密度Ｎｔ＝（７．９
４±０．１５）×１０11１／cm2 で有った。このプラズ
マ処理を用いた従来技術に比較しても本発明はあらゆる
パラメーターで良好な特性を示している事が分かる。又
水素プラズマ処理を施した従来技術で作成したトランジ
スタでは測定した５つのトランジスタの内１つが＋２Ｖ
程度しきい値電圧Ｖｔｈがずれており、前述の各パラメ
ーターの平均値と標準偏差の値にこのトランジスタの値
を含ませていない。即ち水素プラズマ処理を用いた従来
技術では水素プラズマ処理を行わない従来技術に対して
トランジスタ特性は改善されるが、大面積に均一に同質
なトランジスタを作成する事は困難で有った。加えて水
素プラズマ処理を施した試料はロット間の変動が大き
く、安定的な生産が困難で有る。とりわけ、しきい値電
圧のずれとソース・ドレイン電流が最小となるゲート電
圧値の変動がロット間で非常に大きい。これに対して本
発明に依り、ばらつきの原因となる水素化処理を排除し
て尚、従来よりも優良なトランジスタを大面積上に均一
に作成し得た事が分かる。
較を行う。即ち従来技術の別な一例として、チャンネル
部シリコン薄膜の形成は本参考例１と同様に行うもの
の、ゲート絶縁膜をＡＰＣＶＤ法で堆積する従来技術及
びゲート絶縁膜をＡＰＣＶＤ法で堆積した後、水素プラ
ズマ処理を行う従来技術に対する本発明の多大なる優位
性を見る。従来技術で有るゲート絶縁膜をＡＰＣＶＤ法
で堆積して薄膜半導体装置を作成する工程では、ゲート
絶縁膜をＡＰＣＶＤ法で１５００Åに堆積した以外、本
参考例１と同一の工程で薄膜半導体装置を作成した。Ａ
ＰＣＶＤ法では基板温度を３００℃に保ち、窒素中に２
０％シランを含んだ窒素、シラン混合ガスを３００SCC
M、酸素を４２０SCCM流し、約１４０ＳＬＭの希釈用窒
素をこれらの原料ガスと共に流してＳｉＯ2膜を堆積し
た。堆積速度は１．８５Å／ｓｅｃで有った。この様に
して作成した従来技術による薄膜半導体装置のトランジ
スタ特性を図３の３−Ｃに示した。このトランジスタの
オン電流はＩON＝１．４９±０．０５μＡ、電界効果移
動度μｏ＝２４．６０±０．７２cm2／ｖ・ｓｅｃ、捕
獲密度Ｎｔ＝（９．２０±０．１５）×１０11１／cm2
で有った。この従来技術と本参考例を比較すると、本参
考例は捕獲準位を大幅に低減し、ゲート電圧Ｏｖ付近で
急激に立ち上がる極めて優良な薄膜半導体装置を作成し
た事が明瞭となる。ＡＰＣＶＤ法でゲート絶縁膜を堆積
する従来技術では、移動度丈は本発明並に高める事が出
来たが、その実、ソース・ドレイン電流の最小値が−１
１ｖ付近に有り捕獲密度も高い為、立ち上がりの傾斜も
ゆるやかで薄膜半導体装置として実用的ではなかった。
一方更に別なる従来技術の一例を図３の３−ｄに示す。
ここではチャンネル部シリコン薄膜の形成は本参考例１
と同様に行うものの、ゲート絶縁膜はＡＰＣＶＤ法で堆
積し、その後水素プラズマ処理を施す技術で有る。ゲー
ト絶縁膜を前述と同一の条件で堆積し、その後直ちにＥ
ＣＲ−ＰＥＣＶＤ装置により前述と同一の条件で水素プ
ラズマ照射を施した他は本参考例１と同一の工程を経て
薄膜半導体装置を作成した。こうして得られたＴＦＴの
特性を図３の３−ｄに示した。オン電流はＩｄｓ＝２．
９１±０．３０μＡ、電界効果移動度μｏ＝２４．５１
±０．６７cm2 ／ｖ・ｓｅｃ、捕獲密度Ｎｔ＝（７．９
４±０．１５）×１０11１／cm2 で有った。このプラズ
マ処理を用いた従来技術に比較しても本発明はあらゆる
パラメーターで良好な特性を示している事が分かる。又
水素プラズマ処理を施した従来技術で作成したトランジ
スタでは測定した５つのトランジスタの内１つが＋２Ｖ
程度しきい値電圧Ｖｔｈがずれており、前述の各パラメ
ーターの平均値と標準偏差の値にこのトランジスタの値
を含ませていない。即ち水素プラズマ処理を用いた従来
技術では水素プラズマ処理を行わない従来技術に対して
トランジスタ特性は改善されるが、大面積に均一に同質
なトランジスタを作成する事は困難で有った。加えて水
素プラズマ処理を施した試料はロット間の変動が大き
く、安定的な生産が困難で有る。とりわけ、しきい値電
圧のずれとソース・ドレイン電流が最小となるゲート電
圧値の変動がロット間で非常に大きい。これに対して本
発明に依り、ばらつきの原因となる水素化処理を排除し
て尚、従来よりも優良なトランジスタを大面積上に均一
に作成し得た事が分かる。
【００３２】（参考例２）チャンネル部となるシリコン
薄膜（図１．１０４）の堆積時間を変えてシリコン薄膜
１０４の堆積膜厚を変えた他は総て参考例１と同じ工程
に依り薄膜半導体装置を作成した。本参考例２ではシリ
コン薄膜１０４を１９０Å、２８０Å、５１５Å、１０
００Å、１１００Å、１６４５Åと六種の異なった膜厚
とし、それぞれ薄膜半導体装置を作成した。こうして得
られた薄膜半導体装置のオン電流とオフ電流の比をチャ
ンネル部シリコン膜の膜厚に対して図示した結果が図４
で有る。この図から分かる様にチャンネル部シリコン膜
半導体層の膜厚が５００Å以下となる薄膜半導体装置で
はオン・オフ比が急激に改善されて７桁以上を示す良好
な特性が得られた。
薄膜（図１．１０４）の堆積時間を変えてシリコン薄膜
１０４の堆積膜厚を変えた他は総て参考例１と同じ工程
に依り薄膜半導体装置を作成した。本参考例２ではシリ
コン薄膜１０４を１９０Å、２８０Å、５１５Å、１０
００Å、１１００Å、１６４５Åと六種の異なった膜厚
とし、それぞれ薄膜半導体装置を作成した。こうして得
られた薄膜半導体装置のオン電流とオフ電流の比をチャ
ンネル部シリコン膜の膜厚に対して図示した結果が図４
で有る。この図から分かる様にチャンネル部シリコン膜
半導体層の膜厚が５００Å以下となる薄膜半導体装置で
はオン・オフ比が急激に改善されて７桁以上を示す良好
な特性が得られた。
【００３３】（参考例３）ソース領域或いはドレイン領
域の少なくともどちらか一方の領域がゲート絶縁膜を介
してゲート電極と重なり合っていない構造を有する薄膜
半導体装置（オフ・セット型薄膜半導体装置）を参考例
１と同一の製造方法にて作成した。本参考例３ではオフ
・セット型薄膜半導体装置として図５（ａ）に示すスタ
ガード型薄膜半導体装置をアラインメントを高精度に行
う事に依り作成したが、オフ・セット型薄膜半導体装置
としては無論これ以外の構造の物も可能で有る。例えば
図５（ｂ）に示すようにソース・ドレイン領域５０３を
真性シリコン薄膜にゲート電極５０４をマスクとして不
純物イオンを打ち込んで作成する方法や図５（ｃ）に示
すゲート電極５０５が下側に有る逆スタガード型薄膜半
導体装置でソース・ドレイン領域５０７をマスク材５０
６を用いて作成した物なども可能で有る。
域の少なくともどちらか一方の領域がゲート絶縁膜を介
してゲート電極と重なり合っていない構造を有する薄膜
半導体装置（オフ・セット型薄膜半導体装置）を参考例
１と同一の製造方法にて作成した。本参考例３ではオフ
・セット型薄膜半導体装置として図５（ａ）に示すスタ
ガード型薄膜半導体装置をアラインメントを高精度に行
う事に依り作成したが、オフ・セット型薄膜半導体装置
としては無論これ以外の構造の物も可能で有る。例えば
図５（ｂ）に示すようにソース・ドレイン領域５０３を
真性シリコン薄膜にゲート電極５０４をマスクとして不
純物イオンを打ち込んで作成する方法や図５（ｃ）に示
すゲート電極５０５が下側に有る逆スタガード型薄膜半
導体装置でソース・ドレイン領域５０７をマスク材５０
６を用いて作成した物なども可能で有る。
【００３４】本参考例３では下地基板として直径７５mm
の溶融石英ガラスを用いた他は参考例１と同じ製造方法
でオフ・セット型薄膜半導体装置を作成した。即ち、ま
ず基板洗浄を施し、下地ＳｉＯ2 膜をＡＰＣＶＤ法など
で堆積した後、リン添加されたシリコン膜をＬＰＣＶＤ
法で堆積し、更にパターニングする事に依りソース・ド
レイン領域５０１を形成した。ここで後にチャンネル長
Ｌとなるソース・ドレイン領域間距離は１０．５μｍで
有った。次に参考例１と同様にしてチャンネル部となる
シリコン薄膜を２１．２Å／ｍｉｎの堆積速度で２４８
Åの膜厚に堆積した。但し、参考例１では基板の表側を
下向きとして基板を反応炉に挿入したが、本参考例３で
は２３５mm□のダミー石英板上に直径７５mmの基板を表
側を上向きに乗せて、反応炉に挿入した。以下参考例１
と全く同じ製造方法で熱処理を施し、ゲート絶縁層を堆
積し、更にゲート電極５０２を形成した。このゲート電
極５０２の幅は１０．０μｍで、ソース・ドレイン間距
離１０．５μｍの中心とゲート電極幅１０．０μｍの中
心が一致するように高精度アラインメントを行った。こ
の結果、チャンネル領域に於けるゲート電極端位置とソ
ース領域端との距離（オフセット距離）はそれぞれ０．
２５μｍとなる。その後参考例１と同様の製造方法で層
間絶縁膜を堆積し、コンタクト・ホール開口後アルミニ
ウムを用いて配線し、薄膜半導体装置が完成した。
の溶融石英ガラスを用いた他は参考例１と同じ製造方法
でオフ・セット型薄膜半導体装置を作成した。即ち、ま
ず基板洗浄を施し、下地ＳｉＯ2 膜をＡＰＣＶＤ法など
で堆積した後、リン添加されたシリコン膜をＬＰＣＶＤ
法で堆積し、更にパターニングする事に依りソース・ド
レイン領域５０１を形成した。ここで後にチャンネル長
Ｌとなるソース・ドレイン領域間距離は１０．５μｍで
有った。次に参考例１と同様にしてチャンネル部となる
シリコン薄膜を２１．２Å／ｍｉｎの堆積速度で２４８
Åの膜厚に堆積した。但し、参考例１では基板の表側を
下向きとして基板を反応炉に挿入したが、本参考例３で
は２３５mm□のダミー石英板上に直径７５mmの基板を表
側を上向きに乗せて、反応炉に挿入した。以下参考例１
と全く同じ製造方法で熱処理を施し、ゲート絶縁層を堆
積し、更にゲート電極５０２を形成した。このゲート電
極５０２の幅は１０．０μｍで、ソース・ドレイン間距
離１０．５μｍの中心とゲート電極幅１０．０μｍの中
心が一致するように高精度アラインメントを行った。こ
の結果、チャンネル領域に於けるゲート電極端位置とソ
ース領域端との距離（オフセット距離）はそれぞれ０．
２５μｍとなる。その後参考例１と同様の製造方法で層
間絶縁膜を堆積し、コンタクト・ホール開口後アルミニ
ウムを用いて配線し、薄膜半導体装置が完成した。
【００３５】この様にして作成した薄膜半導体装置のト
ランジスタ特性の一例Ｖｇｓ−Ｉｄｓ曲線を図６の６−
ａに示した。図６の３−ａは参考例１で試作した自己非
整合型スタガード構造薄膜半導体装置のトランジスタ特
性で有る。図からも明確に分かる様に本参考例３ではゲ
ート電圧が負の時に生じるリーク電流を大幅に低下させ
る事が可能で有る。実際本参考例３に於いてはゲート電
圧が−２．５Ｖ以下ではソース・ドレイン電流を０．１
ｐＡ程度に押さえている。図６の６−ｂは参考例１の従
来技術に依りオフセット型薄膜半導体装置を作成した時
に得られるトランジスタ特性を比較の為に示している。
即ち、チャンネル部シリコン薄膜は６００℃の減圧ＣＶ
Ｄ法で堆積され、ソース・ドレイン間距離１０．５μｍ
の中心とゲート電極幅１０．０μｍの中心を高精度アラ
インメントで位置合わせしオフセット型薄膜半導体装置
を作成した時に得られるトランジスタ特性で有る。これ
故図６の６−ｂは従来技術の自己非整合型スタガード構
造薄膜半導体装置のトランジスタ特性図６の３−ｂと直
接比較し得る。従来技術に依るオフ・セット型薄膜半導
体装置に於いてもリーク電流を０．１ｐＡ程度以下に低
く保つ事は可能で有るが、従来技術に於いてオフセット
型薄膜半導体装置を作成するとオン電流や移動度などト
ランジスタの正特性も低下して仕舞い、実用的では無か
った。例えば従来技術に依るオフセット型薄膜半導体装
置のオン電流はＩｄｓ＝０．０９０±０．０１μＡと自
己非整合型薄膜半導体装置に比べてオン電流は一桁以上
低下して仕舞う。又この時の移動度もμｏ＝３．３３±
０．１５cm2 ／ｖ・ｓｅｃと同様に約３割劣化してい
る。この理由に依り、従来技術に依るオフセット型薄膜
半導体装置の製造はその価値が無かった。これに対し、
本参考例３は図６の６−ａに示されている通り、リーク
電流は低く押さえ、且つオン電流も高く維持している。
本参考例３ではオン電流としてＩｄｓ＝３．７１±０．
４３μＡが得られ、自己非整合型薄膜半導体装置のオン
電流に比べても殆ど遜色は見られない。又本参考例３の
本発明では移動度もμｏ＝２２．００±０．９５cm2／
ｖ・ｓｅｃと良好な値を示した。
ランジスタ特性の一例Ｖｇｓ−Ｉｄｓ曲線を図６の６−
ａに示した。図６の３−ａは参考例１で試作した自己非
整合型スタガード構造薄膜半導体装置のトランジスタ特
性で有る。図からも明確に分かる様に本参考例３ではゲ
ート電圧が負の時に生じるリーク電流を大幅に低下させ
る事が可能で有る。実際本参考例３に於いてはゲート電
圧が−２．５Ｖ以下ではソース・ドレイン電流を０．１
ｐＡ程度に押さえている。図６の６−ｂは参考例１の従
来技術に依りオフセット型薄膜半導体装置を作成した時
に得られるトランジスタ特性を比較の為に示している。
即ち、チャンネル部シリコン薄膜は６００℃の減圧ＣＶ
Ｄ法で堆積され、ソース・ドレイン間距離１０．５μｍ
の中心とゲート電極幅１０．０μｍの中心を高精度アラ
インメントで位置合わせしオフセット型薄膜半導体装置
を作成した時に得られるトランジスタ特性で有る。これ
故図６の６−ｂは従来技術の自己非整合型スタガード構
造薄膜半導体装置のトランジスタ特性図６の３−ｂと直
接比較し得る。従来技術に依るオフ・セット型薄膜半導
体装置に於いてもリーク電流を０．１ｐＡ程度以下に低
く保つ事は可能で有るが、従来技術に於いてオフセット
型薄膜半導体装置を作成するとオン電流や移動度などト
ランジスタの正特性も低下して仕舞い、実用的では無か
った。例えば従来技術に依るオフセット型薄膜半導体装
置のオン電流はＩｄｓ＝０．０９０±０．０１μＡと自
己非整合型薄膜半導体装置に比べてオン電流は一桁以上
低下して仕舞う。又この時の移動度もμｏ＝３．３３±
０．１５cm2 ／ｖ・ｓｅｃと同様に約３割劣化してい
る。この理由に依り、従来技術に依るオフセット型薄膜
半導体装置の製造はその価値が無かった。これに対し、
本参考例３は図６の６−ａに示されている通り、リーク
電流は低く押さえ、且つオン電流も高く維持している。
本参考例３ではオン電流としてＩｄｓ＝３．７１±０．
４３μＡが得られ、自己非整合型薄膜半導体装置のオン
電流に比べても殆ど遜色は見られない。又本参考例３の
本発明では移動度もμｏ＝２２．００±０．９５cm2／
ｖ・ｓｅｃと良好な値を示した。
【００３６】（参考例４）参考例３では高精度アライン
メントを行う事に依りオフセット型薄膜半導体装置を作
成したが、無論これ以外にも本発明は有効で有る。図５
（ｂ）では真性シリコン膜を堆積し、ゲート電極をパタ
ーニングした後、不純物イオンを添加する事でオフセッ
ト型薄膜半導体装置を作成した。この方法について詳述
する。
メントを行う事に依りオフセット型薄膜半導体装置を作
成したが、無論これ以外にも本発明は有効で有る。図５
（ｂ）では真性シリコン膜を堆積し、ゲート電極をパタ
ーニングした後、不純物イオンを添加する事でオフセッ
ト型薄膜半導体装置を作成した。この方法について詳述
する。
【００３７】図７（ａ）〜（ｄ）は本参考例４に於ける
オフセット型スタガード構造のＭＩＳ型電界効果トラン
ジスタを構成するシリコン薄膜半導体装置の構造工程を
断面で示した図で有る。まず参考例１と同様基板７０１
を洗浄した後、下地保護膜７０２としてＳｉＯ2 膜を２
０００Å程度堆積する。続いて第一のシリコン膜を３０
０Å程度以上堆積し、パターニングを行う事でパッドと
なるシリコン膜７０３を形成する。この第一のシリコン
膜として本実施例では参考例１でチャンネル部シリコン
膜を堆積したＬＰＣＶＤ装置を用いて堆積温度６００℃
シラン流量１２．５SCCMで１２５０Åに堆積したが、こ
れ以外にも同じＬＰＣＶＤ装置を用いて堆積温度５５０
℃程度でシリコン膜を堆積する事も、原料ガスとしてジ
シラン（Ｓｉ2Ｈ6）を用いて堆積温度４５０℃程度で堆
積する事も、ＰＥＣＶＤ法にて２５０℃程度でシリコン
膜を堆積する事も可能で有る。工程最高温度６００℃を
越えぬ膜形成温度で有るならば、如何なる方法であって
も構わない。次に第二のシリコン膜７０４を堆積する
が、この第二のシリコン膜の膜厚が３００Å程度以上有
り、不純物注入後のソース・ドレイン領域の抵抗値がト
ランジスタを動作させた時のチャンネル領域の抵抗値に
比べて充分低ければ、第一のシリコン膜又はパッドとな
るシリコン膜７０３は必要とされない。本参考例４では
第二のシリコン膜７０４を参考例１でチャンネル部とな
るシリコン薄膜と同じ方法で堆積した。即ちＬＰＣＶＤ
法にてモノシランを原料ガスとし、堆積温度５５０℃、
シラン流量１００SCCM堆積速度２１．２Å／ｍｉｎで２
５０Åの膜厚に堆積した。しかし、第二のシリコン膜形
成方法は第一のシリコン膜と同様、工程最高温度６００
℃を越えぬ膜形成温度で有るならば、如何なる方法でも
可能で有る。例えば、第二のシリコン膜も堆積温度６０
０℃、シラン流量１２．５SCCM、反応炉内圧力９．０mt
orrで堆積しても構わぬし、又、原料ガスにジシランや
トリシランなどの高次シランを用いて更に低温で膜形成
する事も可能で有る。この様に何らかの方法で第二のシ
リコン膜７０４を形成し（図７（ｂ））、パターニング
を行った後、参考例１と同様の方法でゲート絶縁層７０
５を形成した。即ち、ＥＣＲ−ＰＥＣＶＤ法でＳｉＯ2
膜を１５００Å堆積した。ゲート絶縁層７０５の形成手
段としては第二のシリコン膜７０４が多結晶シリコン膜
である場合、ＡＰＣＶＤ法で形成する事も出来る。次に
ゲート電極となる金属膜などを形成する。本参考例４で
はゲート電極材料として燐を高濃度に添加したシリコン
膜を用いた。ここではＬＰＣＶＤ法で堆積温度６００
℃、モノシラン２００SCCM、ヘリウムが９９．５％でホ
スフィンが０．５％のヘリウム・ホスフィン混合ガスを
６SCCM更にヘリウム１００SCCMを流し、炉内圧力１００
mtorr で３０００Åの膜厚に堆積した。成膜直後のシー
ト抵抗値は７４４Ω／□で有った。引き続いてレジスト
を塗布し、レジストのパターニングを行った後、ＣＦ4
とＯ2の混合プラズマに依り燐添加シリコン膜のパター
ニングを行った。ＣＦ4とＯ2の比がそれぞれ２００SCCM
と２００SCCMで入射波出力７００Ｗでパターニングを行
った。この時の燐添加シリコン膜のエッチング速度は１
５．４Å／ｓｅｃで５分５７秒間エッチングを行い、ゲ
ート電極７０６を作成した。燐添加シリコン膜の膜厚は
３０００Åで有ったので、このプラズマエッチングに依
り、ゲート電極幅はレジスト７０７に比べて左右それぞ
れ２５００Å程度細められている（図７（ｃ））。次に
ゲート電極７０６作成に用いたレジスト７０７を剥離せ
ずに残したまま、不純物イオンを添加する。本参考例４
では不純物として燐を選びｎ型薄膜半導体装置を目指し
たが、無論他元素もその目的に応じて可能で有る。本参
考例４では質量分析装置が付いていないイオン打ち込み
装置を用いて不純物イオン添加を施した。原料ガスとし
て水素中に希釈された濃度５％のホスフィンを用い、加
速電圧１１０ｋＶで３×１０15１／cm2 の濃度に打ち込
んだ。この様にして、第一のシリコン膜と第二のシリコ
ン膜の一部はソース・ドレイン領域７０８となり、又ゲ
ート電極作成に用いたレジスト７０７は膜厚がおよそ２
μｍ程度有るため、この下に位置する第二のシリコン膜
はイオン添加されず、チャンネル部７０９を構成するに
至る（図７（ｃ））。又、この方法に依り、オフセット
型薄膜半導体装置が作成される。次にゲート電極作成用
レジスト７０７を剥離した後、該基板に６００℃で７時
間以上の熱処理を施し、添加不純物イオンの活性化及
び、チャンネル部シリコン膜７０９の結晶性が不充分な
場合の結晶化を促進する。本参考例４では参考例１の本
発明で行った熱処理と同様窒素雰囲気下６００℃にて２
３時間の熱処理を施した。続いて層間絶縁膜としてＳｉ
Ｏ2 ７１０をＡＰＣＶＤ法などで５０００Å堆積し、更
に質量分析装置の付いていないイオン打ち込み装置に
て、水素を加速電圧８０ｋＶで５×１０15１／cm2 打ち
込んだ後、コンタクト・ホールを開口し、アルミニウム
などで配線７１１をし、オフセット型薄膜半導体装置が
完成する。
オフセット型スタガード構造のＭＩＳ型電界効果トラン
ジスタを構成するシリコン薄膜半導体装置の構造工程を
断面で示した図で有る。まず参考例１と同様基板７０１
を洗浄した後、下地保護膜７０２としてＳｉＯ2 膜を２
０００Å程度堆積する。続いて第一のシリコン膜を３０
０Å程度以上堆積し、パターニングを行う事でパッドと
なるシリコン膜７０３を形成する。この第一のシリコン
膜として本実施例では参考例１でチャンネル部シリコン
膜を堆積したＬＰＣＶＤ装置を用いて堆積温度６００℃
シラン流量１２．５SCCMで１２５０Åに堆積したが、こ
れ以外にも同じＬＰＣＶＤ装置を用いて堆積温度５５０
℃程度でシリコン膜を堆積する事も、原料ガスとしてジ
シラン（Ｓｉ2Ｈ6）を用いて堆積温度４５０℃程度で堆
積する事も、ＰＥＣＶＤ法にて２５０℃程度でシリコン
膜を堆積する事も可能で有る。工程最高温度６００℃を
越えぬ膜形成温度で有るならば、如何なる方法であって
も構わない。次に第二のシリコン膜７０４を堆積する
が、この第二のシリコン膜の膜厚が３００Å程度以上有
り、不純物注入後のソース・ドレイン領域の抵抗値がト
ランジスタを動作させた時のチャンネル領域の抵抗値に
比べて充分低ければ、第一のシリコン膜又はパッドとな
るシリコン膜７０３は必要とされない。本参考例４では
第二のシリコン膜７０４を参考例１でチャンネル部とな
るシリコン薄膜と同じ方法で堆積した。即ちＬＰＣＶＤ
法にてモノシランを原料ガスとし、堆積温度５５０℃、
シラン流量１００SCCM堆積速度２１．２Å／ｍｉｎで２
５０Åの膜厚に堆積した。しかし、第二のシリコン膜形
成方法は第一のシリコン膜と同様、工程最高温度６００
℃を越えぬ膜形成温度で有るならば、如何なる方法でも
可能で有る。例えば、第二のシリコン膜も堆積温度６０
０℃、シラン流量１２．５SCCM、反応炉内圧力９．０mt
orrで堆積しても構わぬし、又、原料ガスにジシランや
トリシランなどの高次シランを用いて更に低温で膜形成
する事も可能で有る。この様に何らかの方法で第二のシ
リコン膜７０４を形成し（図７（ｂ））、パターニング
を行った後、参考例１と同様の方法でゲート絶縁層７０
５を形成した。即ち、ＥＣＲ−ＰＥＣＶＤ法でＳｉＯ2
膜を１５００Å堆積した。ゲート絶縁層７０５の形成手
段としては第二のシリコン膜７０４が多結晶シリコン膜
である場合、ＡＰＣＶＤ法で形成する事も出来る。次に
ゲート電極となる金属膜などを形成する。本参考例４で
はゲート電極材料として燐を高濃度に添加したシリコン
膜を用いた。ここではＬＰＣＶＤ法で堆積温度６００
℃、モノシラン２００SCCM、ヘリウムが９９．５％でホ
スフィンが０．５％のヘリウム・ホスフィン混合ガスを
６SCCM更にヘリウム１００SCCMを流し、炉内圧力１００
mtorr で３０００Åの膜厚に堆積した。成膜直後のシー
ト抵抗値は７４４Ω／□で有った。引き続いてレジスト
を塗布し、レジストのパターニングを行った後、ＣＦ4
とＯ2の混合プラズマに依り燐添加シリコン膜のパター
ニングを行った。ＣＦ4とＯ2の比がそれぞれ２００SCCM
と２００SCCMで入射波出力７００Ｗでパターニングを行
った。この時の燐添加シリコン膜のエッチング速度は１
５．４Å／ｓｅｃで５分５７秒間エッチングを行い、ゲ
ート電極７０６を作成した。燐添加シリコン膜の膜厚は
３０００Åで有ったので、このプラズマエッチングに依
り、ゲート電極幅はレジスト７０７に比べて左右それぞ
れ２５００Å程度細められている（図７（ｃ））。次に
ゲート電極７０６作成に用いたレジスト７０７を剥離せ
ずに残したまま、不純物イオンを添加する。本参考例４
では不純物として燐を選びｎ型薄膜半導体装置を目指し
たが、無論他元素もその目的に応じて可能で有る。本参
考例４では質量分析装置が付いていないイオン打ち込み
装置を用いて不純物イオン添加を施した。原料ガスとし
て水素中に希釈された濃度５％のホスフィンを用い、加
速電圧１１０ｋＶで３×１０15１／cm2 の濃度に打ち込
んだ。この様にして、第一のシリコン膜と第二のシリコ
ン膜の一部はソース・ドレイン領域７０８となり、又ゲ
ート電極作成に用いたレジスト７０７は膜厚がおよそ２
μｍ程度有るため、この下に位置する第二のシリコン膜
はイオン添加されず、チャンネル部７０９を構成するに
至る（図７（ｃ））。又、この方法に依り、オフセット
型薄膜半導体装置が作成される。次にゲート電極作成用
レジスト７０７を剥離した後、該基板に６００℃で７時
間以上の熱処理を施し、添加不純物イオンの活性化及
び、チャンネル部シリコン膜７０９の結晶性が不充分な
場合の結晶化を促進する。本参考例４では参考例１の本
発明で行った熱処理と同様窒素雰囲気下６００℃にて２
３時間の熱処理を施した。続いて層間絶縁膜としてＳｉ
Ｏ2 ７１０をＡＰＣＶＤ法などで５０００Å堆積し、更
に質量分析装置の付いていないイオン打ち込み装置に
て、水素を加速電圧８０ｋＶで５×１０15１／cm2 打ち
込んだ後、コンタクト・ホールを開口し、アルミニウム
などで配線７１１をし、オフセット型薄膜半導体装置が
完成する。
【００３８】こうして作成したオフセット型薄膜半導体
装置のトランジスタ特性を測定した所、Ｌ＝Ｗ＝１０μ
ｍ、Ｖｄｓ＝４Ｖでオン電流は３．４μＡ、ソース・ド
レイン電流の最小値はＶｇｓ＝−３．５Ｖの時０．０９
ｐＡ、又Ｖｇｓ＝−１０Ｖで定義したオフ電流は０．２
８ｐＡと、トランジスタ・オフ時のリーク電流を低く押
さえ、且つ良好なオン電流を得る事が出来た。
装置のトランジスタ特性を測定した所、Ｌ＝Ｗ＝１０μ
ｍ、Ｖｄｓ＝４Ｖでオン電流は３．４μＡ、ソース・ド
レイン電流の最小値はＶｇｓ＝−３．５Ｖの時０．０９
ｐＡ、又Ｖｇｓ＝−１０Ｖで定義したオフ電流は０．２
８ｐＡと、トランジスタ・オフ時のリーク電流を低く押
さえ、且つ良好なオン電流を得る事が出来た。
【００３９】参考例３及び参考例４で述べた様にオフセ
ット型薄膜半導体装置でソース領域・ドレイン領域が形
成された後、熱処理を加える事でオン電流は高く、リー
ク電流の小さい薄膜半導体装置を作成可能で有るが、本
発明が参考例３及び参考例４で詳述したオフセット型薄
膜半導体装置の製造方法だけに限定される物では決して
無い。例えば参考例４でオフセット型薄膜半導体装置を
作成する方法としてゲート電極幅よりも広い幅を持つレ
ジストを打ち込みのマスクとしたが、他にも様々な方法
が有る。例えば金属をゲート電極として用い、この表面
及び側面を酸化してゲート電極を細めた後に不純物イオ
ンを打ち込む事などでもオフセット型薄膜半導体装置を
作成出来る。又、図５（ｃ）に示したように逆スタガー
ド構造に於いてもマスク材５０６の幅をゲート電極５０
５よりも広げる事などでオフセット型薄膜半導体装置と
なる。本発明はこれらあらゆる製造方法で作成されたオ
フセット型薄膜半導体装置に有効で有る。
ット型薄膜半導体装置でソース領域・ドレイン領域が形
成された後、熱処理を加える事でオン電流は高く、リー
ク電流の小さい薄膜半導体装置を作成可能で有るが、本
発明が参考例３及び参考例４で詳述したオフセット型薄
膜半導体装置の製造方法だけに限定される物では決して
無い。例えば参考例４でオフセット型薄膜半導体装置を
作成する方法としてゲート電極幅よりも広い幅を持つレ
ジストを打ち込みのマスクとしたが、他にも様々な方法
が有る。例えば金属をゲート電極として用い、この表面
及び側面を酸化してゲート電極を細めた後に不純物イオ
ンを打ち込む事などでもオフセット型薄膜半導体装置を
作成出来る。又、図５（ｃ）に示したように逆スタガー
ド構造に於いてもマスク材５０６の幅をゲート電極５０
５よりも広げる事などでオフセット型薄膜半導体装置と
なる。本発明はこれらあらゆる製造方法で作成されたオ
フセット型薄膜半導体装置に有効で有る。
【００４０】（実施例）図８（ａ）〜（ｆ）はＭＩＳ型
電界効果トランジスタを形成するシリコン薄膜半導体装
置の製造工程を断面で示した図で有る。
電界効果トランジスタを形成するシリコン薄膜半導体装
置の製造工程を断面で示した図で有る。
【００４１】本実施例では絶縁性基板８０１として２３
５mm□の石英ガラスを用いたが、６００℃の温度に耐え
得る基板又は下地物質で有るならば、その種類や大きさ
は無論問われない。例えばシリコン・ウェハー上に形成
された三次元ＬＳＩなども下地基板として可能で有る。
まず有機洗浄及び酸洗浄した石英ガラス基板８０１上面
に下地ＳｉＯ2膜８０2を常圧化学気相堆積法（ＡＰＣＶ
Ｄ法）で堆積した。下地ＳｉＯ2 膜８０２の形成は基板
温度３００℃、シラン流量１２０SCCM、酸素８４０SCC
M、窒素約１４０ＳＬＭで堆積した。この時の堆積速度
は３．９Å／ｓｅｃで、堆積時間は８分３３秒で有っ
た。次にドナー又はアクセプターとなる不純物を含んだ
シリコン薄膜８０３を減圧気相化学堆積法（ＬＰＣＶＤ
法）にて堆積した（図８（ａ））。本実施例では不純物
としてリンを選び、フォスフィン（ＰＨ3）０．０３SCC
M、シラン（ＳｉＨ4）２００SCCMを原料ガスとして堆積
温度６００℃で１５００Å堆積した。この時の堆積速度
は３０Å／ｍｉｎで成膜直後のシート抵抗値は１９５１
Ω／□で有った。次に前記シリコン薄膜８０３上にレジ
ストを形成し、四弗化炭素（ＣＦ4）、酸素（Ｏ2）、窒
素（Ｎ2）等の混合プラズマでパターニングを行い、ソ
ース・ドレイン領域８０４を形成した。続いて該領域８
０４表面上の汚物・自然酸化膜を取り除いた後、直ちに
アモルファス・シリコン薄膜８０５を減圧ＣＶＤ法で堆
積した。（図８（ｂ））本実施例に於ける減圧ＣＶＤ装
置は１８４．５ｌで反応室は石英ガラスに依り作成され
ている。反応室の外側には３ゾーンに分かれたヒーター
が設置されており、それら３つのヒーターを独立に調整
する事で反応室内中央部付近に所望の温度で等温領域を
形成する。基板はこの等温領域内に水平に設置して、ア
モルファス・シリコン薄膜８０５を堆積した。アモルフ
ァス・シリコン薄膜８０５は原料ガスとしてジシラン
（Ｓｉ2Ｈ6）１００SCCMを用い、希釈ガスとしてヘリウ
ム（Ｈｅ）１００SCCMを使用した。堆積温度は４５０℃
であった。本実施例のアモルファス・シリコン薄膜８０
５を堆積する為に用いた減圧ＣＶＤ炉の排気はメカニカ
ル・ブースター・ポンプとロータリー・ポンプを直結し
て行っている。メカニカル・ブースター・ポンプと反応
炉の間にはコンダクタンス・バルブが取り付けて有り、
このバルブの開閉量を調整する事で、反応室内の圧力を
所望の値に調整・維持可能となる。本実施例ではアモル
ファス・シリコン薄膜８０５を堆積中、反応室内の圧力
を３０６mtorr に保った。堆積速度は１８．０７Å／ｍ
ｉｎで、３０７Åの膜厚にアモルファス・シリコン薄膜
８０５を堆積した。次にこの様にして作成されたアモル
ファス・シリコン薄膜８０５上にレジストを形成し、四
弗化炭素、酸素、窒素等の混合プラズマでパターニング
を行い、いずれチャンネル部となる位置に丈アモルファ
ス・シリコン薄膜８０６を残した。
５mm□の石英ガラスを用いたが、６００℃の温度に耐え
得る基板又は下地物質で有るならば、その種類や大きさ
は無論問われない。例えばシリコン・ウェハー上に形成
された三次元ＬＳＩなども下地基板として可能で有る。
まず有機洗浄及び酸洗浄した石英ガラス基板８０１上面
に下地ＳｉＯ2膜８０2を常圧化学気相堆積法（ＡＰＣＶ
Ｄ法）で堆積した。下地ＳｉＯ2 膜８０２の形成は基板
温度３００℃、シラン流量１２０SCCM、酸素８４０SCC
M、窒素約１４０ＳＬＭで堆積した。この時の堆積速度
は３．９Å／ｓｅｃで、堆積時間は８分３３秒で有っ
た。次にドナー又はアクセプターとなる不純物を含んだ
シリコン薄膜８０３を減圧気相化学堆積法（ＬＰＣＶＤ
法）にて堆積した（図８（ａ））。本実施例では不純物
としてリンを選び、フォスフィン（ＰＨ3）０．０３SCC
M、シラン（ＳｉＨ4）２００SCCMを原料ガスとして堆積
温度６００℃で１５００Å堆積した。この時の堆積速度
は３０Å／ｍｉｎで成膜直後のシート抵抗値は１９５１
Ω／□で有った。次に前記シリコン薄膜８０３上にレジ
ストを形成し、四弗化炭素（ＣＦ4）、酸素（Ｏ2）、窒
素（Ｎ2）等の混合プラズマでパターニングを行い、ソ
ース・ドレイン領域８０４を形成した。続いて該領域８
０４表面上の汚物・自然酸化膜を取り除いた後、直ちに
アモルファス・シリコン薄膜８０５を減圧ＣＶＤ法で堆
積した。（図８（ｂ））本実施例に於ける減圧ＣＶＤ装
置は１８４．５ｌで反応室は石英ガラスに依り作成され
ている。反応室の外側には３ゾーンに分かれたヒーター
が設置されており、それら３つのヒーターを独立に調整
する事で反応室内中央部付近に所望の温度で等温領域を
形成する。基板はこの等温領域内に水平に設置して、ア
モルファス・シリコン薄膜８０５を堆積した。アモルフ
ァス・シリコン薄膜８０５は原料ガスとしてジシラン
（Ｓｉ2Ｈ6）１００SCCMを用い、希釈ガスとしてヘリウ
ム（Ｈｅ）１００SCCMを使用した。堆積温度は４５０℃
であった。本実施例のアモルファス・シリコン薄膜８０
５を堆積する為に用いた減圧ＣＶＤ炉の排気はメカニカ
ル・ブースター・ポンプとロータリー・ポンプを直結し
て行っている。メカニカル・ブースター・ポンプと反応
炉の間にはコンダクタンス・バルブが取り付けて有り、
このバルブの開閉量を調整する事で、反応室内の圧力を
所望の値に調整・維持可能となる。本実施例ではアモル
ファス・シリコン薄膜８０５を堆積中、反応室内の圧力
を３０６mtorr に保った。堆積速度は１８．０７Å／ｍ
ｉｎで、３０７Åの膜厚にアモルファス・シリコン薄膜
８０５を堆積した。次にこの様にして作成されたアモル
ファス・シリコン薄膜８０５上にレジストを形成し、四
弗化炭素、酸素、窒素等の混合プラズマでパターニング
を行い、いずれチャンネル部となる位置に丈アモルファ
ス・シリコン薄膜８０６を残した。
【００４２】次に、この基板を沸騰している濃度６０％
の硝酸にて洗浄し、更に１．６７％弗化水素酸水溶液に
２０秒間浸してソース・ドレイン領域８０４といずれチ
ャンネル部となる位置に残されたアモルファス・シリコ
ン薄膜８０６上の自然酸化膜を取り除いて清浄なシリコ
ン膜が出現した後、直ちに電子サイクロトロン共鳴プラ
ズマＣＶＤ装置（ＥＣＲ−ＰＥＣＶＤ装置）にて酸素プ
ラズマ８０７を照射した。（図８（ｃ））本実施例で用
いたＥＣＲーＰＥＣＶＤ装置の概要を図２に示す。酸素
プラズマは２．４５ＧＨｚのマイクロ波を導波間２０１
を通じて反応室２０２に導き、１００SCCMの酸素をガス
導入管２０３から導入して酸素プラズマを立てた。この
時反応室内の圧力は１．８４mtorr で、マイクロ波の出
力は２５００Ｗで有った。反応室の外側には外部コイル
２０４が設けられて居り、酸素プラズマに８７５Ｇａｕ
ｓｓの磁場を掛けてプラズマ中の電子にＥＣＲ条件を満
足せしめている。基板２０５はプラズマに対して垂直に
置かれ、ヒーター２０６に依り基板温度が３００℃とな
る様保たれている。この条件で酸素プラズマ８０７を８
分２０秒間照射して、いずれチャンネル部となる位置に
残されたアモルファス・シリコン薄膜８０６の酸化を行
い、ゲート絶縁層の一部位となるＳｉＯ2膜８０８を得
た。この時、ゲート絶縁層の一部位となるＳｉＯ2 膜８
０８の下部には、いずれチャンネル部となるアモルファ
スシリコン薄膜８０９が残留している。（図８（ｄ））
更に真空を破る事なく連続してゲート絶縁層となるＳｉ
Ｏ2膜８１０を堆積した。このＳｉＯ2膜８１０はマイク
ロ波出力が２２５０Ｗ、シラン流量６０SCCM、酸素流量
１００SCCM、基板温度３００℃で、１８．７５秒間堆積
した。堆積中に於ける反応室内圧力は２．６２mtorrで
有った。こうして形成した多層膜を多波長分散型偏光解
析法（多波長分光エリプソメトリー：ソープラ社ＭＯＳ
Ｓ−ＥＳ４Ｇ）を用いて、いずれチャンネル部となる残
留しているアモルファス・シリコン膜８０９の膜厚と、
アモルファス・シリコン膜を酸化して形成したＳｉＯ2
膜８０８の膜厚、及びＥＣＲ−ＰＥＣＶＤ法で堆積した
ＳｉＯ2膜８１０の膜厚を測定した所、アモルファス・
シリコン薄膜８０９が２０５Å、ＳｉＯ2膜８０８が１
２０Å、ＳｉＯ2膜８１０が１５００Åで有った。又こ
の時、波長が６３２．８ｎｍに於けるＳｉＯ2膜の屈折
率は、ＳｉＯ2膜８０８が１．４２、ＳｉＯ2膜８１０が
１．４０で有った。
の硝酸にて洗浄し、更に１．６７％弗化水素酸水溶液に
２０秒間浸してソース・ドレイン領域８０４といずれチ
ャンネル部となる位置に残されたアモルファス・シリコ
ン薄膜８０６上の自然酸化膜を取り除いて清浄なシリコ
ン膜が出現した後、直ちに電子サイクロトロン共鳴プラ
ズマＣＶＤ装置（ＥＣＲ−ＰＥＣＶＤ装置）にて酸素プ
ラズマ８０７を照射した。（図８（ｃ））本実施例で用
いたＥＣＲーＰＥＣＶＤ装置の概要を図２に示す。酸素
プラズマは２．４５ＧＨｚのマイクロ波を導波間２０１
を通じて反応室２０２に導き、１００SCCMの酸素をガス
導入管２０３から導入して酸素プラズマを立てた。この
時反応室内の圧力は１．８４mtorr で、マイクロ波の出
力は２５００Ｗで有った。反応室の外側には外部コイル
２０４が設けられて居り、酸素プラズマに８７５Ｇａｕ
ｓｓの磁場を掛けてプラズマ中の電子にＥＣＲ条件を満
足せしめている。基板２０５はプラズマに対して垂直に
置かれ、ヒーター２０６に依り基板温度が３００℃とな
る様保たれている。この条件で酸素プラズマ８０７を８
分２０秒間照射して、いずれチャンネル部となる位置に
残されたアモルファス・シリコン薄膜８０６の酸化を行
い、ゲート絶縁層の一部位となるＳｉＯ2膜８０８を得
た。この時、ゲート絶縁層の一部位となるＳｉＯ2 膜８
０８の下部には、いずれチャンネル部となるアモルファ
スシリコン薄膜８０９が残留している。（図８（ｄ））
更に真空を破る事なく連続してゲート絶縁層となるＳｉ
Ｏ2膜８１０を堆積した。このＳｉＯ2膜８１０はマイク
ロ波出力が２２５０Ｗ、シラン流量６０SCCM、酸素流量
１００SCCM、基板温度３００℃で、１８．７５秒間堆積
した。堆積中に於ける反応室内圧力は２．６２mtorrで
有った。こうして形成した多層膜を多波長分散型偏光解
析法（多波長分光エリプソメトリー：ソープラ社ＭＯＳ
Ｓ−ＥＳ４Ｇ）を用いて、いずれチャンネル部となる残
留しているアモルファス・シリコン膜８０９の膜厚と、
アモルファス・シリコン膜を酸化して形成したＳｉＯ2
膜８０８の膜厚、及びＥＣＲ−ＰＥＣＶＤ法で堆積した
ＳｉＯ2膜８１０の膜厚を測定した所、アモルファス・
シリコン薄膜８０９が２０５Å、ＳｉＯ2膜８０８が１
２０Å、ＳｉＯ2膜８１０が１５００Åで有った。又こ
の時、波長が６３２．８ｎｍに於けるＳｉＯ2膜の屈折
率は、ＳｉＯ2膜８０８が１．４２、ＳｉＯ2膜８１０が
１．４０で有った。
【００４３】次にこうして得られた基板を６００℃に保
持された電熱炉に挿入し、４８時間の熱処理を施した。
この時電熱炉には純度９９．９９９％以上の窒素ガスを
２０ｌ／ｍｉｎ流し続け、不活性雰囲気を保持し続け
た。この不活性雰囲気６００℃の熱処理に依り、チャン
ネル部に残留していたアモルファス・シリコン薄膜は結
晶化し、チャンネル部を構成するシリコン薄膜８１１へ
と改変される。（図８（ｅ））続いてこの基板を再びＥ
ＣＲ−ＰＥＣＶＤ装置に入れ、該装置を用いて熱処理が
施された基板に水素プラズマを照射した。この時、基板
温度は３００℃、マイクロ波出力２０００Ｗで水素を１
００SCCM流して水素プラズマを立てた。この状態で反応
室内の圧力は１．９７mtorr で有った。水素プラズマ照
射は４５分間行った。
持された電熱炉に挿入し、４８時間の熱処理を施した。
この時電熱炉には純度９９．９９９％以上の窒素ガスを
２０ｌ／ｍｉｎ流し続け、不活性雰囲気を保持し続け
た。この不活性雰囲気６００℃の熱処理に依り、チャン
ネル部に残留していたアモルファス・シリコン薄膜は結
晶化し、チャンネル部を構成するシリコン薄膜８１１へ
と改変される。（図８（ｅ））続いてこの基板を再びＥ
ＣＲ−ＰＥＣＶＤ装置に入れ、該装置を用いて熱処理が
施された基板に水素プラズマを照射した。この時、基板
温度は３００℃、マイクロ波出力２０００Ｗで水素を１
００SCCM流して水素プラズマを立てた。この状態で反応
室内の圧力は１．９７mtorr で有った。水素プラズマ照
射は４５分間行った。
【００４４】次にクロムをスパッター法で１５００Å堆
積し、パターニングに依りゲート電極８１２を形成し
た。この時シート抵抗値は１．３６Ω／□で有った。そ
の後、ゲート絶縁膜にコンタクトホールを開け、ソース
・ドレイン取り出し電極８１３をスパッター法などで形
成し、パターニングを行う事でトランジスタは完成す
る。（図８（ｆ））本実施例ではソース・ドレイン取り
出し電極材料として、膜厚８０００Åのアルミニウムを
用いた。この時のアルミニウムのシート抵抗値は４２ｍ
Ω／□で有った。
積し、パターニングに依りゲート電極８１２を形成し
た。この時シート抵抗値は１．３６Ω／□で有った。そ
の後、ゲート絶縁膜にコンタクトホールを開け、ソース
・ドレイン取り出し電極８１３をスパッター法などで形
成し、パターニングを行う事でトランジスタは完成す
る。（図８（ｆ））本実施例ではソース・ドレイン取り
出し電極材料として、膜厚８０００Åのアルミニウムを
用いた。この時のアルミニウムのシート抵抗値は４２ｍ
Ω／□で有った。
【００４５】この様にして試作した薄膜トランジスタ
（ＴＦＴ）の特性の一例Ｖｇｓ−Ｉｄｓ曲線を図９の９
−ａに示した。ここでＩｄｓはソース・ドレイン電圧、
Ｖｄｓ＝４Ｖ、温度２５℃で測定した。トランジスタ・
サイズはチャンネル部の長さＬ＝１０μｍ、幅Ｗ＝１０
０μｍで有った。Ｖｄｓ＝４Ｖ，Ｖｇｓ＝１０Ｖでトラ
ンジスタをオンさせた時のオン電流はＩｄｓ＝３４．５
μＡと良好なトランジスタ特性を有する薄膜半導体装置
が得られた。又、このトランジスタの飽和電流領域より
求めた電界効果移動度は１２．５２cm2 ／ｖ・ｓｅｃで
有った。図９の９−ｂには比較の為に従来技術に依って
作成した薄膜半導体装置のトランジスタ特性を図示し
た。即ち、従来技術では、チャンネル部シリコン薄膜を
減圧ＣＶＤ法にて６００℃で堆積し、酸素プラズマ照射
を施さぬ他は総て本実施例と同一の工程で薄膜半導体装
置を作成したもので有る。この時、減圧ＣＶＤ法でチャ
ンネル部シリコン薄膜を堆積する装置は本実施例でアモ
ルファス・シリコン薄膜を堆積した装置と同一で有り、
原料ガスのモノシランは２４SCCM流し、反応炉内圧力は
１３．８mtorr、堆積速度は１９．００Å／ｍｉｎで２
５２Åの膜厚に堆積した。この従来のＴＦＴのオン電流
はＩｄｓ＝４．６μＡで電界効果移動度は４．４０cm／
ｖ・ｓｅｃで有った。この他に、チャンネル部シリコン
薄膜を同様に減圧ＣＶＤ法で６００℃にて堆積した後、
ゲート絶縁膜堆積前に酸素プラズマ照射を施し、それ以
外の工程は総て本実施例と同一の工程で薄膜半導体装置
を作成し、ＴＦＴ特性を測定した所、ＴＦＴ特性は酸素
プラズマ照射の有無でほとんど変化せず、酸素プラズマ
照射を施したＴＦＴのＶｇｓ−Ｉｄｓ曲線は図９の９−
ｂと一致した。この時ＴＦＴのオン電流はＩｄｓ＝４．
７μＡで、電界効果移動度は４．４４cm2 ／ｖ・ｓｅｃ
で有った。即ち、チャンネル部シリコン薄膜を６００℃
にて減圧ＣＶＤ法で堆積する従来技術では、酸素プラズ
マ照射の効果は非常に小さい。図９の９−ｃには別の従
来技術に依り作成された薄膜半導体装置のＴＦＴ特性を
図示した。この従来技術では、本実施例で酸素プラズマ
照射を施さぬ他は総て本実施例と同一の工程で薄膜半導
体装置を作成した物で有る。即ち、チャンネル部シリコ
ン層として、まずアモルファス・シリコン薄膜を堆積
し、その後６００℃の熱処理をおこなうものの、ゲート
絶縁層形成前に酸素プラズマ照射を施さなかった工程で
有る。この従来技術に依り、作成されたＴＦＴは−１０
Ｖのデプレッションを呈しており、立ち上がり特性も良
くない。この薄膜半導体装置のオン電流はＶｄｓ＝４
Ｖ、Ｖｇｓ＝１０Ｖで１２．１μＡで有り、電界効果移
動度は９．９４cm2／ｖ・ｓｅｃで有った。
（ＴＦＴ）の特性の一例Ｖｇｓ−Ｉｄｓ曲線を図９の９
−ａに示した。ここでＩｄｓはソース・ドレイン電圧、
Ｖｄｓ＝４Ｖ、温度２５℃で測定した。トランジスタ・
サイズはチャンネル部の長さＬ＝１０μｍ、幅Ｗ＝１０
０μｍで有った。Ｖｄｓ＝４Ｖ，Ｖｇｓ＝１０Ｖでトラ
ンジスタをオンさせた時のオン電流はＩｄｓ＝３４．５
μＡと良好なトランジスタ特性を有する薄膜半導体装置
が得られた。又、このトランジスタの飽和電流領域より
求めた電界効果移動度は１２．５２cm2 ／ｖ・ｓｅｃで
有った。図９の９−ｂには比較の為に従来技術に依って
作成した薄膜半導体装置のトランジスタ特性を図示し
た。即ち、従来技術では、チャンネル部シリコン薄膜を
減圧ＣＶＤ法にて６００℃で堆積し、酸素プラズマ照射
を施さぬ他は総て本実施例と同一の工程で薄膜半導体装
置を作成したもので有る。この時、減圧ＣＶＤ法でチャ
ンネル部シリコン薄膜を堆積する装置は本実施例でアモ
ルファス・シリコン薄膜を堆積した装置と同一で有り、
原料ガスのモノシランは２４SCCM流し、反応炉内圧力は
１３．８mtorr、堆積速度は１９．００Å／ｍｉｎで２
５２Åの膜厚に堆積した。この従来のＴＦＴのオン電流
はＩｄｓ＝４．６μＡで電界効果移動度は４．４０cm／
ｖ・ｓｅｃで有った。この他に、チャンネル部シリコン
薄膜を同様に減圧ＣＶＤ法で６００℃にて堆積した後、
ゲート絶縁膜堆積前に酸素プラズマ照射を施し、それ以
外の工程は総て本実施例と同一の工程で薄膜半導体装置
を作成し、ＴＦＴ特性を測定した所、ＴＦＴ特性は酸素
プラズマ照射の有無でほとんど変化せず、酸素プラズマ
照射を施したＴＦＴのＶｇｓ−Ｉｄｓ曲線は図９の９−
ｂと一致した。この時ＴＦＴのオン電流はＩｄｓ＝４．
７μＡで、電界効果移動度は４．４４cm2 ／ｖ・ｓｅｃ
で有った。即ち、チャンネル部シリコン薄膜を６００℃
にて減圧ＣＶＤ法で堆積する従来技術では、酸素プラズ
マ照射の効果は非常に小さい。図９の９−ｃには別の従
来技術に依り作成された薄膜半導体装置のＴＦＴ特性を
図示した。この従来技術では、本実施例で酸素プラズマ
照射を施さぬ他は総て本実施例と同一の工程で薄膜半導
体装置を作成した物で有る。即ち、チャンネル部シリコ
ン層として、まずアモルファス・シリコン薄膜を堆積
し、その後６００℃の熱処理をおこなうものの、ゲート
絶縁層形成前に酸素プラズマ照射を施さなかった工程で
有る。この従来技術に依り、作成されたＴＦＴは−１０
Ｖのデプレッションを呈しており、立ち上がり特性も良
くない。この薄膜半導体装置のオン電流はＶｄｓ＝４
Ｖ、Ｖｇｓ＝１０Ｖで１２．１μＡで有り、電界効果移
動度は９．９４cm2／ｖ・ｓｅｃで有った。
【００４６】こうした結果から本実施例が示した通り、
いずれチャンネル部となるアモルファス・シリコン薄膜
に酸素プラズマを照射し、その後熱処理を施してチャン
ネル部シリコン薄膜の結晶化を進めた時のみ、薄膜半導
体装置のトランジスタ特性が大幅に向上する事が分か
る。これはまずアモルファス・シリコン薄膜の表面が酸
素プラズマで酸化される為、清浄なＭＩＳ界面が形成さ
れ、その後、結晶化が進められた為で有る。これにより
従来技術で作成した薄膜半導体装置に比べ、本発明の実
施例が著しく良好な半導体特性を有する理由が分かる。
いずれチャンネル部となるアモルファス・シリコン薄膜
に酸素プラズマを照射し、その後熱処理を施してチャン
ネル部シリコン薄膜の結晶化を進めた時のみ、薄膜半導
体装置のトランジスタ特性が大幅に向上する事が分か
る。これはまずアモルファス・シリコン薄膜の表面が酸
素プラズマで酸化される為、清浄なＭＩＳ界面が形成さ
れ、その後、結晶化が進められた為で有る。これにより
従来技術で作成した薄膜半導体装置に比べ、本発明の実
施例が著しく良好な半導体特性を有する理由が分かる。
【００４７】（参考例５）絶縁性物質上にシリコン膜及
び酸化硅素膜を形成した後、ドナー又はアクセプターと
なる不純物をシリコン膜に添加して、シリコン膜に依る
導電層を作成した。
び酸化硅素膜を形成した後、ドナー又はアクセプターと
なる不純物をシリコン膜に添加して、シリコン膜に依る
導電層を作成した。
【００４８】本参考例５では基板として直径７５mmの溶
融石英基板を用いた。しかし、無論６００℃程度の熱処
理に耐え得る基板であるならば何で有っても構わない。
例えば加工されたシリコン基板なども可能で有る。まず
有機洗浄及び酸洗浄した基板上面に下地ＳｉＯ2膜をＡ
ＰＣＶＤ法で堆積した。下地ＳｉＯ2膜の形成は基板温
度３００℃、シラン流量１２０SCCM、酸素８４０SCCM、
窒素約１４０SLMで堆積した。この時の堆積速度は３．
９Å／ｓｅｃで堆積時間は１２分４９秒で有った。次に
参考例１にてチャンネル部シリコン膜を堆積するのに用
いたＬＰＣＶＤ装置を用いて参考例１と同様な方法でシ
リコン膜を堆積した。即ち堆積温度５５０℃、シラン流
量１００SCCM、反応室内圧力を４００ｍｔｏｒｒにて１
１分２０秒間シリコン膜を堆積した。こうして得られた
シリコン膜の膜厚は２５２Åで有った。
融石英基板を用いた。しかし、無論６００℃程度の熱処
理に耐え得る基板であるならば何で有っても構わない。
例えば加工されたシリコン基板なども可能で有る。まず
有機洗浄及び酸洗浄した基板上面に下地ＳｉＯ2膜をＡ
ＰＣＶＤ法で堆積した。下地ＳｉＯ2膜の形成は基板温
度３００℃、シラン流量１２０SCCM、酸素８４０SCCM、
窒素約１４０SLMで堆積した。この時の堆積速度は３．
９Å／ｓｅｃで堆積時間は１２分４９秒で有った。次に
参考例１にてチャンネル部シリコン膜を堆積するのに用
いたＬＰＣＶＤ装置を用いて参考例１と同様な方法でシ
リコン膜を堆積した。即ち堆積温度５５０℃、シラン流
量１００SCCM、反応室内圧力を４００ｍｔｏｒｒにて１
１分２０秒間シリコン膜を堆積した。こうして得られた
シリコン膜の膜厚は２５２Åで有った。
【００４９】次にこうして得られた基板に熱処理を施し
て、シリコン膜の結晶性を高めた。この熱処理方法は参
考例１でシリコン膜１０４の結晶性を高める為に施した
熱処理と同一で有る。即ち、窒素雰囲気下６００℃で２
３時間の熱処理を行った。熱処理終了後、このシリコン
膜はレジストでパターニングされ、さらにＣＦ4とＯ2の
混合プラズマに依りエッチングされ、シリコン膜の配線
パターンが作成された。
て、シリコン膜の結晶性を高めた。この熱処理方法は参
考例１でシリコン膜１０４の結晶性を高める為に施した
熱処理と同一で有る。即ち、窒素雰囲気下６００℃で２
３時間の熱処理を行った。熱処理終了後、このシリコン
膜はレジストでパターニングされ、さらにＣＦ4とＯ2の
混合プラズマに依りエッチングされ、シリコン膜の配線
パターンが作成された。
【００５０】続いてこの基板を濃度６０％の沸騰硝酸に
て洗浄し、更に１．６７％弗化水素酸水溶液に２０秒間
浸して、シリコン膜上の自然酸化膜を取り除き、清浄シ
リコン表面を出現させた後、直ちにＥＣＲーＰＥＣＶＤ
装置にて酸化硅素膜を１５００Åの厚さに堆積した。こ
こで酸化硅素膜の堆積は参考例１の本発明にてゲート絶
縁膜を形成する方法と全く同一の方法で行った。次にイ
オン打ち込み装置を用いてドナー又はアクセプターとな
る不純物をシリコン膜で作成した配線に添加した。本参
考例５では不純物として燐を選びｎ型導電層の作成を目
指したが、無論他元素もその目的に応じて可能で有る。
本参考例５ではバケットタイプの質量非分離型のイオン
注入装置を用いて不純物イオンの添加を施した。原料ガ
スとして水素中に希釈された濃度５％のホスフィンを用
い、加速電圧１１０ＫＶで３×１０15１／cm2 の濃度に
酸化硅素膜を通じて打ち込んだ。次にこの基板を窒素雰
囲気下で３００℃に保たれている炉に挿入して熱処理を
施した。熱処理時間は丁度一時間で有った。３００℃、
一時間の熱処理終了後、酸化硅素膜にコンタクトホール
を開穴し、アルミニウムで取り出し電極を作成した。こ
うして作成された不純物添加シリコン膜配線の抵抗を測
定した所、シート抵抗値として、９５％の信頼係数で
（７１±１５）ｋΩ／□が測定された。一般に数百Åの
膜厚しか持たぬ薄膜に不純物イオンを添加して、３００
℃程度の低温で添加イオンを活性化して導電層を得る事
は不可能と信じられていた。しかるに、本発明では熱処
理を施されたシリコン膜の膜質を、シリコン膜上をＥＣ
Ｒ−ＰＥＣＶＤ法で堆積した酸化硅素膜で被覆する事に
依り、シリコン膜表面の捕獲密度を低減させる等のシリ
コン膜質改善に成功した為、電子散乱密度を低下させ、
薄膜導電層の作成が初めて可能となった。この事を従来
技術に依るシリコン膜と比較し、本発明の優位性を明ら
かにする。
て洗浄し、更に１．６７％弗化水素酸水溶液に２０秒間
浸して、シリコン膜上の自然酸化膜を取り除き、清浄シ
リコン表面を出現させた後、直ちにＥＣＲーＰＥＣＶＤ
装置にて酸化硅素膜を１５００Åの厚さに堆積した。こ
こで酸化硅素膜の堆積は参考例１の本発明にてゲート絶
縁膜を形成する方法と全く同一の方法で行った。次にイ
オン打ち込み装置を用いてドナー又はアクセプターとな
る不純物をシリコン膜で作成した配線に添加した。本参
考例５では不純物として燐を選びｎ型導電層の作成を目
指したが、無論他元素もその目的に応じて可能で有る。
本参考例５ではバケットタイプの質量非分離型のイオン
注入装置を用いて不純物イオンの添加を施した。原料ガ
スとして水素中に希釈された濃度５％のホスフィンを用
い、加速電圧１１０ＫＶで３×１０15１／cm2 の濃度に
酸化硅素膜を通じて打ち込んだ。次にこの基板を窒素雰
囲気下で３００℃に保たれている炉に挿入して熱処理を
施した。熱処理時間は丁度一時間で有った。３００℃、
一時間の熱処理終了後、酸化硅素膜にコンタクトホール
を開穴し、アルミニウムで取り出し電極を作成した。こ
うして作成された不純物添加シリコン膜配線の抵抗を測
定した所、シート抵抗値として、９５％の信頼係数で
（７１±１５）ｋΩ／□が測定された。一般に数百Åの
膜厚しか持たぬ薄膜に不純物イオンを添加して、３００
℃程度の低温で添加イオンを活性化して導電層を得る事
は不可能と信じられていた。しかるに、本発明では熱処
理を施されたシリコン膜の膜質を、シリコン膜上をＥＣ
Ｒ−ＰＥＣＶＤ法で堆積した酸化硅素膜で被覆する事に
依り、シリコン膜表面の捕獲密度を低減させる等のシリ
コン膜質改善に成功した為、電子散乱密度を低下させ、
薄膜導電層の作成が初めて可能となった。この事を従来
技術に依るシリコン膜と比較し、本発明の優位性を明ら
かにする。
【００５１】まず第一にシリコン膜をＬＰＣＶＤ法にて
６００℃で堆積した後、ＥＣＲーＰＥＣＶＤ法で酸化硅
素膜を形成した従来技術のシリコン膜に不純物を添加
し、３００℃の低温活性化でシリコン膜導電層の作成を
試みた。ここではシリコン膜を６００℃で、モノシラン
を１２．５０SCCM流し、反応室内圧力を９．２ｍｔｏｒ
ｒで２６３Åの膜厚に堆積した他は、本参考例５の本発
明と全く同一の工程で不純物添加シリコン膜配線を作成
した。こうして得られた従来技術のシリコン膜のシート
抵抗は基板内５ヶ所を測定して総て１ＧΩ／□以上で事
実上電流は全く流れなかった。
６００℃で堆積した後、ＥＣＲーＰＥＣＶＤ法で酸化硅
素膜を形成した従来技術のシリコン膜に不純物を添加
し、３００℃の低温活性化でシリコン膜導電層の作成を
試みた。ここではシリコン膜を６００℃で、モノシラン
を１２．５０SCCM流し、反応室内圧力を９．２ｍｔｏｒ
ｒで２６３Åの膜厚に堆積した他は、本参考例５の本発
明と全く同一の工程で不純物添加シリコン膜配線を作成
した。こうして得られた従来技術のシリコン膜のシート
抵抗は基板内５ヶ所を測定して総て１ＧΩ／□以上で事
実上電流は全く流れなかった。
【００５２】第二にシリコン膜は本参考例５の本発明と
全く同様に６００℃の熱処理を施して作成し、その後Ａ
ＰＣＶＤ法で酸化硅素膜を形成した従来技術のシリコン
膜に不純物を添加し、３００℃の低温活性化でシリコン
膜導電層の作成を試みた。ここで酸化硅素膜はＡＰＣＶ
Ｄ法で基板温度を３００℃に保ち、窒素中に２０％シラ
ンを含んだ窒素・シラン混合ガスを３００SCCM、酸素を
４２０SCCM流し、約１４０SLMの希釈用窒素をこれらの
原料ガスと共に流して、１５００Åの膜厚に堆積した。
これ以外は総て、本参考例５の本発明と全く同一の工程
で不純物添加シリコン膜配線を作成した。こうして得ら
れた従来技術のシリコン膜のシート抵抗値は９５％の信
頼係数で（１７５±５６）ｋΩ／□で有った。その後こ
の基板を再度ＥＣＲ−ＰＥＣＶＤ装置に装着し、水素プ
ラズマ処理を施した。水素プラズマ処理は基板温度３０
０℃で水素を１２５SCCM流し、マイクロ波出力２０００
Ｗで３０分間行った。水素プラズマ処理後、基板内５ヶ
所の抵抗値を測定した所、２ヶ所のシート抵抗は１ＧΩ
／□で以上で有り、残りの３ヶ所の平均値は１５８ｋΩ
／□で標準偏差値は６８ｋΩ／□で有った。
全く同様に６００℃の熱処理を施して作成し、その後Ａ
ＰＣＶＤ法で酸化硅素膜を形成した従来技術のシリコン
膜に不純物を添加し、３００℃の低温活性化でシリコン
膜導電層の作成を試みた。ここで酸化硅素膜はＡＰＣＶ
Ｄ法で基板温度を３００℃に保ち、窒素中に２０％シラ
ンを含んだ窒素・シラン混合ガスを３００SCCM、酸素を
４２０SCCM流し、約１４０SLMの希釈用窒素をこれらの
原料ガスと共に流して、１５００Åの膜厚に堆積した。
これ以外は総て、本参考例５の本発明と全く同一の工程
で不純物添加シリコン膜配線を作成した。こうして得ら
れた従来技術のシリコン膜のシート抵抗値は９５％の信
頼係数で（１７５±５６）ｋΩ／□で有った。その後こ
の基板を再度ＥＣＲ−ＰＥＣＶＤ装置に装着し、水素プ
ラズマ処理を施した。水素プラズマ処理は基板温度３０
０℃で水素を１２５SCCM流し、マイクロ波出力２０００
Ｗで３０分間行った。水素プラズマ処理後、基板内５ヶ
所の抵抗値を測定した所、２ヶ所のシート抵抗は１ＧΩ
／□で以上で有り、残りの３ヶ所の平均値は１５８ｋΩ
／□で標準偏差値は６８ｋΩ／□で有った。
【００５３】この様に６００℃以下で熱処理されたシリ
コン膜上をＥＣＲーＰＥＣＶＤ装置で形成された酸化硅
素膜で被覆する事に依り、高膜質なシリコン膜が得られ
る事が分かる。この為、参考例１で示した様に本発明の
シリコン膜を薄膜半導体装置のチャンネル部に用い、Ｅ
ＣＲーＰＥＣＶＤ装置で形成された酸化硅素膜をゲート
絶縁層に用いると特性の良い薄膜半導体装置が得られ、
又本参考例５で示した様に本発明のシリコン膜に不純物
イオンを添加すると、低温で低抵抗のシリコン膜導電層
を得る事が可能となる。従って本発明のシリコン膜は単
に薄膜半導体装置に有効のみならず、電荷結合装置（Ｃ
ＣＤ）のゲート電極や配線など、あらゆる電子装置に使
用される非単結晶シリコン膜に取って極めて有効に利用
し得る。
コン膜上をＥＣＲーＰＥＣＶＤ装置で形成された酸化硅
素膜で被覆する事に依り、高膜質なシリコン膜が得られ
る事が分かる。この為、参考例１で示した様に本発明の
シリコン膜を薄膜半導体装置のチャンネル部に用い、Ｅ
ＣＲーＰＥＣＶＤ装置で形成された酸化硅素膜をゲート
絶縁層に用いると特性の良い薄膜半導体装置が得られ、
又本参考例５で示した様に本発明のシリコン膜に不純物
イオンを添加すると、低温で低抵抗のシリコン膜導電層
を得る事が可能となる。従って本発明のシリコン膜は単
に薄膜半導体装置に有効のみならず、電荷結合装置（Ｃ
ＣＤ）のゲート電極や配線など、あらゆる電子装置に使
用される非単結晶シリコン膜に取って極めて有効に利用
し得る。
【００５４】（参考例６）参考例５でバケット型質量非
分離型のイオン注入装置を用いて不純物イオンをシリコ
ン膜に添加した工程を、質量分離型イオン注入装置に変
えて質量数３１の燐の一価イオンを打ち込む事に変更し
た他は、総て参考例５と全く同一工程で、不純物添加シ
リコン膜導電層の作成を試みた。本参考例６では燐イオ
ンを９０KVで３×１０15１／cm2 打ち込んだ。こうして
得られた不純物添加シリコン膜の抵抗を測定した所、基
板内５ヶ所で総て１ＧΩ／□で実質的には全く電流は流
れなかった。これは参考例５では、不純物の添加を質量
非分離型のイオン注入装置を用い、原料ガスとして水素
・ホスフィン混合ガスを使用した為、シリコン膜に燐元
素添加時には必然的に水素イオンの添加が同時に行わ
れ、イオン添加の際生じた欠陥が水素イオンで修復され
る為、本発明の良質なシリコン膜に限って、低温で低抵
抗シリコン導電層が作成されたので有る。
分離型のイオン注入装置を用いて不純物イオンをシリコ
ン膜に添加した工程を、質量分離型イオン注入装置に変
えて質量数３１の燐の一価イオンを打ち込む事に変更し
た他は、総て参考例５と全く同一工程で、不純物添加シ
リコン膜導電層の作成を試みた。本参考例６では燐イオ
ンを９０KVで３×１０15１／cm2 打ち込んだ。こうして
得られた不純物添加シリコン膜の抵抗を測定した所、基
板内５ヶ所で総て１ＧΩ／□で実質的には全く電流は流
れなかった。これは参考例５では、不純物の添加を質量
非分離型のイオン注入装置を用い、原料ガスとして水素
・ホスフィン混合ガスを使用した為、シリコン膜に燐元
素添加時には必然的に水素イオンの添加が同時に行わ
れ、イオン添加の際生じた欠陥が水素イオンで修復され
る為、本発明の良質なシリコン膜に限って、低温で低抵
抗シリコン導電層が作成されたので有る。
【００５５】（参考例７）図１０（ａ）〜（ｄ）は本参
考例７に於けるセルフ・アライン型スタガード構造のＭ
ＩＳ型電界効果トランジスタを構成するシリコン薄膜半
導体装置の製造工程を断面で示した図で有る。まず参考
例１と同様基板１００１を洗浄した後、下地保護膜１０
０２としてＳｉＯ2 膜を２０００Å程度堆積する。続い
て第一のシリコン膜を１５００Å程度堆積し、パターニ
ングを行う事でパッドとなるシリコン膜１００３を形成
する（図１０（ａ））。この第一のシリコン膜として本
参考例７では参考例１でチャンネル部シリコン膜を堆積
したＬＰＣＶＤ装置を用いて堆積温度６００℃シラン流
量１２．５SCCMで１５００Åに堆積したが、これ以外に
も同じＬＰＣＶＤ装置を用いて堆積温度５５０℃程度で
シリコン膜を堆積する事も、原料ガスとしてジシラン
（Ｓｉ2Ｈ6）を用いて堆積温度４５０℃程度で堆積する
事も、ＰＥＣＶＤ法にて２５０℃程度でシリコン膜を堆
積する事も可能で有る。工程最高温度６００℃を越えぬ
膜形成温度で有るならば、如何なる方法であっても構わ
ない。次に第二のシリコン膜１００４を堆積するが、こ
の第二のシリコン膜の膜厚が３００Å程度以上有り、不
純物注入後のソース・ドレイン領域の抵抗値がトランジ
スタを動作させた時のチャンネル領域の抵抗値に比べて
充分低ければ、第一のシリコン膜又はパッドとなるシリ
コン膜１００３は必要とされない。本参考例７では第二
のシリコン膜１００４を参考例１でチャンネル部となる
シリコン薄膜と同じ方法で堆積した。即ちＬＰＣＶＤ法
にてモノシランを原料ガスとし、堆積温度５５０℃、シ
ラン流量１００SCCM堆積速度２１．２Å／ｍｉｎで２５
０Åの膜厚に堆積した。その後参考例１でシリコン膜の
結晶性を高める為に行ったのと全く同一の熱処理を施し
た。即ち窒素雰囲気下６００℃で２３時間の熱処理を行
った。（図１０（ｂ））。次に第二のシリコン膜のパタ
ーニングを行った後、参考例１の本発明と同様の方法で
ゲート絶縁層１００５を形成した。即ち、ＥＣＲ−ＰＥ
ＣＶＤ法でＳｉＯ2 膜を１５００Å堆積した。次にゲー
ト電極となる金属膜などを形成する。本参考例７ではゲ
ート電極材料として、２０００Åの膜厚を有するクロム
膜を用いた。クロム膜は基板温度１８０℃でスパッター
法に依り形成された。成膜直後のクロムのシート抵抗値
は９９４ｍΩ／□で有った。引き続いてＡＰＣＶＤ法で
クロム上に３００℃の基板温度でＳｉＯ2 膜を３０００
Å堆積した。その後レジストでパターニングを行い、ゲ
ート電極１００６とＳｉＯ2 膜に依る保護キャップ層１
００７を形成し、不純物イオンを添加した。本参考例７
では不純物として燐を選びｎ型薄膜半導体装置の作成を
目指したが、無論他元素もその目的に応じて可能で有
る。本参考例７では質量分析装置が付いていないイオン
打ち込み装置を用いて不純物イオン添加を施した。原料
ガスとして水素中に希釈された濃度５％のホスフィンを
用い、加速電圧１１０ｋＶで５×１０15１／cm2 の濃度
に打ち込んだ。この様にして、第一のシリコン膜と第二
のシリコン膜の一部はソース・ドレイン領域１００８と
なり、又ＳｉＯ2 膜に依る保護キャップ層１００７が有
るため、この下に位置する第二のシリコン膜はイオン添
加されず、チャンネル部１００９を構成するに至る（図
１０（ｃ））。次に該基板を窒素雰囲気下３５０℃で２
時間の熱処理を施し、添加不純物イオンの活性化を行っ
た。その後層間絶縁膜としてＳｉＯ2 膜１０１０を５０
００Å堆積し、続いてコンタクト・ホールを開穴し、ア
ルミニウムなどで配線１０１１をし、セルフ・アライン
型薄膜半導体装置が完成する（図１０（ｄ））。
考例７に於けるセルフ・アライン型スタガード構造のＭ
ＩＳ型電界効果トランジスタを構成するシリコン薄膜半
導体装置の製造工程を断面で示した図で有る。まず参考
例１と同様基板１００１を洗浄した後、下地保護膜１０
０２としてＳｉＯ2 膜を２０００Å程度堆積する。続い
て第一のシリコン膜を１５００Å程度堆積し、パターニ
ングを行う事でパッドとなるシリコン膜１００３を形成
する（図１０（ａ））。この第一のシリコン膜として本
参考例７では参考例１でチャンネル部シリコン膜を堆積
したＬＰＣＶＤ装置を用いて堆積温度６００℃シラン流
量１２．５SCCMで１５００Åに堆積したが、これ以外に
も同じＬＰＣＶＤ装置を用いて堆積温度５５０℃程度で
シリコン膜を堆積する事も、原料ガスとしてジシラン
（Ｓｉ2Ｈ6）を用いて堆積温度４５０℃程度で堆積する
事も、ＰＥＣＶＤ法にて２５０℃程度でシリコン膜を堆
積する事も可能で有る。工程最高温度６００℃を越えぬ
膜形成温度で有るならば、如何なる方法であっても構わ
ない。次に第二のシリコン膜１００４を堆積するが、こ
の第二のシリコン膜の膜厚が３００Å程度以上有り、不
純物注入後のソース・ドレイン領域の抵抗値がトランジ
スタを動作させた時のチャンネル領域の抵抗値に比べて
充分低ければ、第一のシリコン膜又はパッドとなるシリ
コン膜１００３は必要とされない。本参考例７では第二
のシリコン膜１００４を参考例１でチャンネル部となる
シリコン薄膜と同じ方法で堆積した。即ちＬＰＣＶＤ法
にてモノシランを原料ガスとし、堆積温度５５０℃、シ
ラン流量１００SCCM堆積速度２１．２Å／ｍｉｎで２５
０Åの膜厚に堆積した。その後参考例１でシリコン膜の
結晶性を高める為に行ったのと全く同一の熱処理を施し
た。即ち窒素雰囲気下６００℃で２３時間の熱処理を行
った。（図１０（ｂ））。次に第二のシリコン膜のパタ
ーニングを行った後、参考例１の本発明と同様の方法で
ゲート絶縁層１００５を形成した。即ち、ＥＣＲ−ＰＥ
ＣＶＤ法でＳｉＯ2 膜を１５００Å堆積した。次にゲー
ト電極となる金属膜などを形成する。本参考例７ではゲ
ート電極材料として、２０００Åの膜厚を有するクロム
膜を用いた。クロム膜は基板温度１８０℃でスパッター
法に依り形成された。成膜直後のクロムのシート抵抗値
は９９４ｍΩ／□で有った。引き続いてＡＰＣＶＤ法で
クロム上に３００℃の基板温度でＳｉＯ2 膜を３０００
Å堆積した。その後レジストでパターニングを行い、ゲ
ート電極１００６とＳｉＯ2 膜に依る保護キャップ層１
００７を形成し、不純物イオンを添加した。本参考例７
では不純物として燐を選びｎ型薄膜半導体装置の作成を
目指したが、無論他元素もその目的に応じて可能で有
る。本参考例７では質量分析装置が付いていないイオン
打ち込み装置を用いて不純物イオン添加を施した。原料
ガスとして水素中に希釈された濃度５％のホスフィンを
用い、加速電圧１１０ｋＶで５×１０15１／cm2 の濃度
に打ち込んだ。この様にして、第一のシリコン膜と第二
のシリコン膜の一部はソース・ドレイン領域１００８と
なり、又ＳｉＯ2 膜に依る保護キャップ層１００７が有
るため、この下に位置する第二のシリコン膜はイオン添
加されず、チャンネル部１００９を構成するに至る（図
１０（ｃ））。次に該基板を窒素雰囲気下３５０℃で２
時間の熱処理を施し、添加不純物イオンの活性化を行っ
た。その後層間絶縁膜としてＳｉＯ2 膜１０１０を５０
００Å堆積し、続いてコンタクト・ホールを開穴し、ア
ルミニウムなどで配線１０１１をし、セルフ・アライン
型薄膜半導体装置が完成する（図１０（ｄ））。
【００５６】こうして作成したセルフ・アライン型薄膜
半導体装置のトランジスタ特性を測定した所、Ｌ＝Ｗ＝
１０μｍ、Ｖｄｓ＝４Ｖ、Ｖｇｓ＝１０Ｖでオン電流は
４．８９μＡ、ソース・ドレイン電流の最小値はＶｇｓ
＝−３．５Ｖの時０．２１ｐＡ、又Ｖｇｓ＝−１０Ｖで
定義したオフ電流は２．６５ｐＡ、電界効果移動度μｏ
＝２６．１cm2 ／ｖ・ｓｅｃと極めて良好なセルフ・ア
ライン型薄膜半導体装置が出来上がった。
半導体装置のトランジスタ特性を測定した所、Ｌ＝Ｗ＝
１０μｍ、Ｖｄｓ＝４Ｖ、Ｖｇｓ＝１０Ｖでオン電流は
４．８９μＡ、ソース・ドレイン電流の最小値はＶｇｓ
＝−３．５Ｖの時０．２１ｐＡ、又Ｖｇｓ＝−１０Ｖで
定義したオフ電流は２．６５ｐＡ、電界効果移動度μｏ
＝２６．１cm2 ／ｖ・ｓｅｃと極めて良好なセルフ・ア
ライン型薄膜半導体装置が出来上がった。
【００５７】比較の為にチャンネル部シリコン膜をＬＰ
ＣＶＤ法で６００℃で作成した他は本参考例７の本発明
と全く同一の工程でセルフ・アライン型薄膜半導体装置
を作成した。しかしながら参考例５で詳述した様に、従
来のシリコン膜では薄膜部の添加不純物元素の活性化が
なされず、薄膜部の不純物添加シリコン膜の抵抗が高過
ぎ、それ故トランジスタのオン電流は４７．９ｐＡと非
実用的となった。これに対し、本参考例７の本発明では
特性変動の主因となる水素化プラズマ処理を排除し、且
つ低温工程で窮めて良好なセルフ・アライン型薄膜半導
体装置の作成に成功した。これは参考例２で示した如く
チャンネル部シリコン膜半導体層の膜厚を５００Å以下
の薄膜化をして、基本的な半導体特性を向上せしめても
尚参考例５の本発明に依る薄膜導伝性シリコン膜の作成
に依り、薄膜部のソース・ドレイン領域の形成が低温で
容易になされた賜物で有る。即ち、ドナー又はアクセプ
ターとなる不純物の活性化は従来膜厚が１０００Å程度
以上有るシリコン膜に５５０℃程度以上の熱処理を加え
ねば達成し得なかった。この為、セルフ・アライン型薄
膜半導体装置ではチャンネル部の膜厚も必然的に１００
０Å程度以上となり、特性も悪かった。その上、ゲート
絶縁層とゲート電極が出来上がった後、添加不純物イオ
ン活性化の目的で５５０℃程度以上の熱処理が施される
為、ゲート絶縁膜の膜質劣化が生じ、水素化処理が必要
不可欠で有った。又、ゲート電極として金属材の使用が
困難であった為、ゲート線の抵抗が高かったり、ゲート
電極とゲート線を別々に作成する必要が有った。ところ
が本発明に依り、金属材料をゲート電極として使用出
来、同時にばらつきの主因で有る水素処理を排除し、よ
り簡昜な製造方法で高特性の薄膜半導体装置を安定的に
製造し得る事に成功した。
ＣＶＤ法で６００℃で作成した他は本参考例７の本発明
と全く同一の工程でセルフ・アライン型薄膜半導体装置
を作成した。しかしながら参考例５で詳述した様に、従
来のシリコン膜では薄膜部の添加不純物元素の活性化が
なされず、薄膜部の不純物添加シリコン膜の抵抗が高過
ぎ、それ故トランジスタのオン電流は４７．９ｐＡと非
実用的となった。これに対し、本参考例７の本発明では
特性変動の主因となる水素化プラズマ処理を排除し、且
つ低温工程で窮めて良好なセルフ・アライン型薄膜半導
体装置の作成に成功した。これは参考例２で示した如く
チャンネル部シリコン膜半導体層の膜厚を５００Å以下
の薄膜化をして、基本的な半導体特性を向上せしめても
尚参考例５の本発明に依る薄膜導伝性シリコン膜の作成
に依り、薄膜部のソース・ドレイン領域の形成が低温で
容易になされた賜物で有る。即ち、ドナー又はアクセプ
ターとなる不純物の活性化は従来膜厚が１０００Å程度
以上有るシリコン膜に５５０℃程度以上の熱処理を加え
ねば達成し得なかった。この為、セルフ・アライン型薄
膜半導体装置ではチャンネル部の膜厚も必然的に１００
０Å程度以上となり、特性も悪かった。その上、ゲート
絶縁層とゲート電極が出来上がった後、添加不純物イオ
ン活性化の目的で５５０℃程度以上の熱処理が施される
為、ゲート絶縁膜の膜質劣化が生じ、水素化処理が必要
不可欠で有った。又、ゲート電極として金属材の使用が
困難であった為、ゲート線の抵抗が高かったり、ゲート
電極とゲート線を別々に作成する必要が有った。ところ
が本発明に依り、金属材料をゲート電極として使用出
来、同時にばらつきの主因で有る水素処理を排除し、よ
り簡昜な製造方法で高特性の薄膜半導体装置を安定的に
製造し得る事に成功した。
【００５８】
【発明の効果】以上述べて来た様に、本発明に依れば、
ゲート絶縁膜は異なる２種類の酸化珪素膜からなり、し
かもアモルファスシリコン膜上に酸素プラズマを照射し
て第１酸化珪素膜を形成し、前記第１酸化珪素膜上に減
圧ＣＶＤ法により第２酸化珪素膜を形成する形成し、し
かる後に前記アモルファスシリコン膜を結晶成長させる
ことにより、チャンネル領域となるシリコン膜とゲート
絶縁膜との界面を清浄化することが可能となり、また第
１及び第２酸化膜を形成した後に、結晶成長させること
により、シリコン膜の良好な膜質が得られ、半導体装置
の特性を向上させることができる。
ゲート絶縁膜は異なる２種類の酸化珪素膜からなり、し
かもアモルファスシリコン膜上に酸素プラズマを照射し
て第１酸化珪素膜を形成し、前記第１酸化珪素膜上に減
圧ＣＶＤ法により第２酸化珪素膜を形成する形成し、し
かる後に前記アモルファスシリコン膜を結晶成長させる
ことにより、チャンネル領域となるシリコン膜とゲート
絶縁膜との界面を清浄化することが可能となり、また第
１及び第２酸化膜を形成した後に、結晶成長させること
により、シリコン膜の良好な膜質が得られ、半導体装置
の特性を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の一参考例を示すシリコン薄膜半導体
装置製造の各工程に於ける素子断面図。
装置製造の各工程に於ける素子断面図。
【図２】 本発明の実施例で用いた電子サイクロトロン
共鳴プラズマＣＶＤ装置の概要を示す図。
共鳴プラズマＣＶＤ装置の概要を示す図。
【図３】 本発明の効果を示す図。
【図４】 本発明の効果を示す図。
【図５】 本発明の一参考例を示すシリコン薄膜半導体
装置の素子断面図。
装置の素子断面図。
【図６】 本発明の効果を示す図。
【図７】 本発明の一参考例を示すシリコン薄膜半導体
装置製造の各工程に於ける素子断面図。
装置製造の各工程に於ける素子断面図。
【図８】 本発明の一実施例を示すシリコン薄膜半導体
装置製造の各工程に於ける素子断面図。
装置製造の各工程に於ける素子断面図。
【図９】 本発明の効果を示す図。
【図１０】 本発明の一参考例を示すシリコン薄膜半導
体装置製造の各工程に於ける素子断面図。
体装置製造の各工程に於ける素子断面図。
【符号の説明】 １０１…下地基板 １０２…下地保護膜 １０３…ソース・ドレイン領域 １０４…シリコン薄膜 １０５…チャンネル部シリコン薄膜 １０６…ゲート絶縁膜 １０７…ゲート電極 １０８…層間絶縁膜 １０９…ソース・ドレイン取り出し電極 ２０１…導波管 ２０２…反応室 ２０３…ガス導入管 ２０４…外部コイル ２０５…基板 ２０６…ヒータ ２０７…ガス導入管 ５０１…ソース・ドレイン領域 ５０２…ゲート電極 ５０３…ソース・ドレイン領域 ５０４…ゲート電極 ５０５…ゲート電極 ５０６…マスク材 ５０７…ソース・ドレイン領域 ７０１…基板 ７０２…下地保護膜 ７０３…パッドとなるシリコン膜 ７０４…第二のシリコン膜 ７０５…ゲート絶縁層 ７０６…ゲート電極 ７０７…レジスト ７０８…ソース・ドレイン領域 ７０９…チャンネル部シリコン膜 ７１０…層間絶縁膜 ７１１…配線 ８０１…絶縁基板 ８０２…下地ＳｉＯ2膜 ８０３…不純物を含んだシリコン薄膜 ８０４…ソース・ドレイン領域 ８０５…アモルファス・シリコン薄膜 ８０６…いずれチャンネル部になる位置に丈残されたア
モルファス・シリコン薄膜 ８０７…酸素プラズマ ８０８…アモルファス・シリコン薄膜を酸化して形成し
たＳｉＯ2膜 ８０９…いずれチャンネル部となる残留しているアモル
ファス・シリコン薄膜 ８１０…ＥＣＲ−ＰＥＣＶＤ法で堆積したＳｉＯ2膜 ８１１…チャンネル部を構成するシリコン薄膜 ８１２…ゲート電極 ８１３…ソース・ドレイン取り出し電極 １００１…基板 １００２…下地保護膜 １００３…パッドとなるシリコン膜 １００４…第二のシリコン膜 １００５…ゲート絶縁層 １００６…ゲート電極 １００７…保護キャップ層 １００８…ソース・ドレイン領域 １００９…チャンネル部シリコン膜 １０１０…層間絶縁膜 １０１１…配線
モルファス・シリコン薄膜 ８０７…酸素プラズマ ８０８…アモルファス・シリコン薄膜を酸化して形成し
たＳｉＯ2膜 ８０９…いずれチャンネル部となる残留しているアモル
ファス・シリコン薄膜 ８１０…ＥＣＲ−ＰＥＣＶＤ法で堆積したＳｉＯ2膜 ８１１…チャンネル部を構成するシリコン薄膜 ８１２…ゲート電極 ８１３…ソース・ドレイン取り出し電極 １００１…基板 １００２…下地保護膜 １００３…パッドとなるシリコン膜 １００４…第二のシリコン膜 １００５…ゲート絶縁層 １００６…ゲート電極 １００７…保護キャップ層 １００８…ソース・ドレイン領域 １００９…チャンネル部シリコン膜 １０１０…層間絶縁膜 １０１１…配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｈ０１Ｌ 21/316 Ｈ０１Ｌ 29/78 ６１６Ｍ ６１８Ｃ ６２７Ｇ
Claims (9)
- 【請求項１】少なくとも表面が絶縁性物質で有る基板の
一方面上にチャンネル部シリコン膜半導体層を形成し、
該半導体層上にゲート絶縁層、ゲート電極を形成したＭ
ＩＳ型電界効果トランジスタを構成する薄膜半導体装置
に於いて、 絶縁性物質上にチャンネル部シリコン膜半導体層を構成
するシリコン膜を堆積する工程と、 前記シリコン膜が形成された基板を６００℃以下の温度
で熱処理する工程と、チャンネル部シリコン膜半導体層
上に形成されるゲート絶縁層を電子サイクロトロン共鳴
プラズマＣＶＤ法に依り形成する工程を含む事を特徴と
する薄膜半導体装置の製造方法。 - 【請求項２】チャンネル部シリコン膜半導体層の膜厚が
５００Å以下である請求項１記載の薄膜半導体装置及び
その製造方法。 - 【請求項３】少なくとも表面が絶縁性物質で有る基板の
一方面上に形成されたチャンネル領域とソース領域及び
ドレイン領域とゲート絶縁層を介して該チャンネル領域
に対向する様に形成されたゲート電極から成るＭＩＳ型
電界効果トランジスタにて、ソース領域或いはドレイン
領域の少なくともどちらか一方の領域がゲート絶縁膜を
介してゲート電極と重なり合っていない構造を有する薄
膜半導体装置に於いて、 チャンネル部シリコン膜半導体層を構成するシリコン膜
を堆積する工程と、ソース領域及びドレイン領域を形成
する工程と、 前記チャンネル領域及びソース領域・ドレイン領域が形
成された基板を６００℃以下の温度で熱処理する工程を
含む事を特徴とする薄膜半導体装置の製造方法。 - 【請求項４】少なくとも表面が絶縁性物質である基板の
一方面上にチャンネル部シリコン膜半導体層を形成し、
該半導体層上にゲート絶縁膜、ゲート電極を形成したＭ
ＩＳ型電界効果トランジスタを構成する薄膜半導体装置
に於いて、 絶縁性物質上にチャンネル部シリコン膜半導体層を構成
するアモルファス・シリコン膜を堆積した後、該アモル
ファス・シリコン膜上にゲート絶縁層を形成する前に、
該アモルファス・シリコン膜上に酸素プラズマを照射す
る工程と、 前記酸素プラズマ照射された基板を６００℃以下の温度
で熱処理する工程を含む事を特徴とする薄膜半導体装置
の製造方法。 - 【請求項５】少なくとも表面が絶縁性物質で有る基板上
に形成されたシリコン膜に於いて、該シリコン膜は６０
０℃以下の熱処理を施されて居り、かつ該シリコン膜の
一部は電子サイクロトロン共鳴プラズマＣＶＤ法に依り
形成された酸化硅素膜で被覆されている事を特徴とする
シリコン膜。 - 【請求項６】下記工程を含む事を特徴としたドナー又は
アクセプターとなる不純物を含んでいることを特徴とす
るシリコン膜。 （１）シリコン膜を堆積する工程と、前記シリコン膜が
形成された基板を６００℃以下の温度で熱処理する工
程。 （２）上記工程を経た後、酸化硅素膜を形成する工程。 （３）上記工程を経た後、ドナー又はアクセプターとな
る不純物を、該不純物元素の水素化物と水素の混合物を
原料ガスとして、バケットタイプの質量非分離型のイオ
ン注入装置を用いて、前記シリコン膜に打ち込む工程。 - 【請求項７】酸化硅素膜を電子サイクロトロン共鳴プラ
ズマＣＶＤ法に依り形成する事を特徴とする請求項６記
載のシリコン膜。 - 【請求項８】少なくとも表面が絶縁性物質で有る基板の
一方面上にチャンネル部シリコン膜半導体層を形成し、
該半導体層上にゲート絶縁層、ゲート電極を形成したＭ
ＩＳ型電界効果トランジスタを構成する薄膜半導体装置
に於いて、下記工程を含む事を特徴とした薄膜半導体装
置の製造方法。 （１）絶縁性物質上にシリコン膜を堆積する工程と、前
記シリコン膜が形成された基板を６００℃以下の温度で
熱処理する工程。 （２）上記工程を経た後、ゲート絶縁層を形成する工
程。 （３）上記工程を経た後、後にチャンネル領域と化す部
位を覆うようにゲート電極を該ゲート絶縁膜上に形成す
る工程。 （４）上記工程を経た後、ゲート電極をマスクとしてド
ナー又はアクセプターとなる不純物を、該不純物元素の
水素化物と水素の混合物を原料ガスとして、バケットタ
イプの質量非分離型のイオン注入装置を用いて打ち込む
事に依り、ソース領域及びドレイン領域を形成する工
程。 - 【請求項９】ゲート絶縁層を電子サイクロトロン共鳴プ
ラズマＣＶＤ法に依り形成する事を特徴とする請求項８
記載の薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06589498A JP3510973B2 (ja) | 1990-11-16 | 1998-03-16 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31047790 | 1990-11-16 | ||
| JP2-310477 | 1990-11-16 | ||
| JP3-76406 | 1991-04-09 | ||
| JP7640691 | 1991-04-09 | ||
| JP23509891 | 1991-09-13 | ||
| JP3-235098 | 1991-09-13 | ||
| JP06589498A JP3510973B2 (ja) | 1990-11-16 | 1998-03-16 | 薄膜半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29332891A Division JP3486421B2 (ja) | 1990-11-16 | 1991-11-08 | 薄膜半導体装置の製造方法 |
Related Child Applications (4)
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|---|---|---|---|
| JP2001117187A Division JP2002009088A (ja) | 1990-11-16 | 2001-04-16 | 薄膜半導体装置とその製造方法及びシリコン膜 |
| JP2001383515A Division JP2002280390A (ja) | 1990-11-16 | 2001-12-17 | 薄膜半導体装置の製造方法 |
| JP2001383514A Division JP2002280389A (ja) | 1990-11-16 | 2001-12-17 | 薄膜半導体装置の製造方法 |
| JP2002065965A Division JP3730185B2 (ja) | 1990-11-16 | 2002-03-11 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223913A true JPH10223913A (ja) | 1998-08-21 |
| JP3510973B2 JP3510973B2 (ja) | 2004-03-29 |
Family
ID=27464645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06589498A Expired - Lifetime JP3510973B2 (ja) | 1990-11-16 | 1998-03-16 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3510973B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005536054A (ja) * | 2002-08-14 | 2005-11-24 | エーエスエム アメリカ インコーポレイテッド | アモルファスケイ素含有膜の堆積 |
| US7052940B2 (en) * | 2002-09-04 | 2006-05-30 | Lg.Philips Lcd Co., Ltd. | Method of fabricating top gate type thin film transistor having low temperature polysilicon |
| JP2008277839A (ja) * | 2008-05-26 | 2008-11-13 | Seiko Epson Corp | 半導体装置の製造方法及び半導体製造装置 |
| JP2010010513A (ja) * | 2008-06-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | 基板処理方法及び基板処理装置 |
| JP2015141977A (ja) * | 2014-01-28 | 2015-08-03 | 東京エレクトロン株式会社 | 成膜方法および成膜装置 |
-
1998
- 1998-03-16 JP JP06589498A patent/JP3510973B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005536054A (ja) * | 2002-08-14 | 2005-11-24 | エーエスエム アメリカ インコーポレイテッド | アモルファスケイ素含有膜の堆積 |
| US8921205B2 (en) | 2002-08-14 | 2014-12-30 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
| US7052940B2 (en) * | 2002-09-04 | 2006-05-30 | Lg.Philips Lcd Co., Ltd. | Method of fabricating top gate type thin film transistor having low temperature polysilicon |
| JP2008277839A (ja) * | 2008-05-26 | 2008-11-13 | Seiko Epson Corp | 半導体装置の製造方法及び半導体製造装置 |
| JP2010010513A (ja) * | 2008-06-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | 基板処理方法及び基板処理装置 |
| JP2015141977A (ja) * | 2014-01-28 | 2015-08-03 | 東京エレクトロン株式会社 | 成膜方法および成膜装置 |
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