JPH05291220A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05291220A JPH05291220A JP4094465A JP9446592A JPH05291220A JP H05291220 A JPH05291220 A JP H05291220A JP 4094465 A JP4094465 A JP 4094465A JP 9446592 A JP9446592 A JP 9446592A JP H05291220 A JPH05291220 A JP H05291220A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- semiconductor device
- semiconductor layer
- hydrogen
- oxygen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
- Cleaning Or Drying Semiconductors (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の製造方法において、その酸化膜
形成前の洗浄処理にあたって被酸化膜形成面の表面荒れ
等を生じることなくほぼ完全に不純物を除去できるよう
にして、特性のばらつきの少ない半導体装置を得る製造
方法を提供する。 【構成】 半導体層１０上に酸化膜５を被着形成するに
当たって、少なくともこの半導体層１０の表面に対し、
水素に晒す工程と酸素に晒す工程とを組み合わせた処理
を施した後、半導体層１０上に酸化膜５を被着形成す
る。
形成前の洗浄処理にあたって被酸化膜形成面の表面荒れ
等を生じることなくほぼ完全に不純物を除去できるよう
にして、特性のばらつきの少ない半導体装置を得る製造
方法を提供する。 【構成】 半導体層１０上に酸化膜５を被着形成するに
当たって、少なくともこの半導体層１０の表面に対し、
水素に晒す工程と酸素に晒す工程とを組み合わせた処理
を施した後、半導体層１０上に酸化膜５を被着形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＭＯＳトランジ
スタ構造の半導体装置において、Ｓｉ半導体基体上に酸
化膜を形成する際の被酸化膜形成面の洗浄工程等に用い
て好適な半導体装置の製造方法に係わる。
スタ構造の半導体装置において、Ｓｉ半導体基体上に酸
化膜を形成する際の被酸化膜形成面の洗浄工程等に用い
て好適な半導体装置の製造方法に係わる。
【０００２】
【従来の技術】ＭＯＳトランジスタ等の半導体装置にお
いて、例えばＳｉ半導体基体上に酸化膜ＳｉＯ2 をプラ
ズマ増速ＣＶＤ（化学的気相成長法）等により形成する
場合に、イオンを含まない酸素プラズマに晒す処理をＳ
ｉＯ2 膜の成膜前にＳｉ基体表面上に施すと、トランジ
スタの界面準位密度が下がり、性能が向上することが知
られている（例えばAppl.Phys.Lett.60(4),434(1992)T.
Yasuda et al、又はAppl.Phys.Lett.58(6),619(1991)A.
A.Bright et al等）。
いて、例えばＳｉ半導体基体上に酸化膜ＳｉＯ2 をプラ
ズマ増速ＣＶＤ（化学的気相成長法）等により形成する
場合に、イオンを含まない酸素プラズマに晒す処理をＳ
ｉＯ2 膜の成膜前にＳｉ基体表面上に施すと、トランジ
スタの界面準位密度が下がり、性能が向上することが知
られている（例えばAppl.Phys.Lett.60(4),434(1992)T.
Yasuda et al、又はAppl.Phys.Lett.58(6),619(1991)A.
A.Bright et al等）。
【０００３】同様に、ＳｉＯ2 成膜前にイオンを含まな
い水素プラズマに晒す処理を施すことによって、ある程
度の性能の向上があることが上述の文献等においても述
べられている。
い水素プラズマに晒す処理を施すことによって、ある程
度の性能の向上があることが上述の文献等においても述
べられている。
【０００４】しかしながら、実際にはこのように酸素プ
ラズマ或いは水素プラズマに晒す場合においても、その
特性にばらつきが生じてしまうことが知られている。こ
れは、酸素プラズマに晒すことによって基体表面にごく
薄い酸化膜が形成されるため、表面の汚染の度合いが激
しい場合などはこの酸化膜中に汚れが取り込まれてしま
うとか、又は水素プラズマに晒す場合はプラズマ処理時
間が長くなると水素プラズマによって表面がエッチング
され、結果的に表面が荒れてしまう等の不都合が生じ、
この上に被着する酸化膜の膜質等が不均一となって、半
導体装置自体の特性、例えばドレイン電流−ゲート電圧
特性等にばらつきを生じてしまうものと思われる。
ラズマ或いは水素プラズマに晒す場合においても、その
特性にばらつきが生じてしまうことが知られている。こ
れは、酸素プラズマに晒すことによって基体表面にごく
薄い酸化膜が形成されるため、表面の汚染の度合いが激
しい場合などはこの酸化膜中に汚れが取り込まれてしま
うとか、又は水素プラズマに晒す場合はプラズマ処理時
間が長くなると水素プラズマによって表面がエッチング
され、結果的に表面が荒れてしまう等の不都合が生じ、
この上に被着する酸化膜の膜質等が不均一となって、半
導体装置自体の特性、例えばドレイン電流−ゲート電圧
特性等にばらつきを生じてしまうものと思われる。
【０００５】
【発明が解決しようとする課題】本発明は、上述したよ
うな半導体装置の製造方法において、その酸化膜形成前
の洗浄処理にあたって被酸化膜形成面の表面荒れ等を生
じることなくほぼ完全に不純物を除去し得るようになし
て、特性のばらつきの少ない半導体装置を得る製造方法
を提供する。
うな半導体装置の製造方法において、その酸化膜形成前
の洗浄処理にあたって被酸化膜形成面の表面荒れ等を生
じることなくほぼ完全に不純物を除去し得るようになし
て、特性のばらつきの少ない半導体装置を得る製造方法
を提供する。
【０００６】
【課題を解決するための手段】本発明半導体装置の製造
方法は、その一例の製造工程図を図１Ａ〜Ｄに示すよう
に、半導体層１０上に酸化膜５を被着形成するに当たっ
て、少なくともこの半導体層１０の表面に対し、図１Ｃ
において矢印ａで示すように水素に晒す工程と酸素に晒
す工程とを組み合わせた処理を施した後、図１Ｄに示す
ように半導体層１０上に酸化膜５を被着形成する。
方法は、その一例の製造工程図を図１Ａ〜Ｄに示すよう
に、半導体層１０上に酸化膜５を被着形成するに当たっ
て、少なくともこの半導体層１０の表面に対し、図１Ｃ
において矢印ａで示すように水素に晒す工程と酸素に晒
す工程とを組み合わせた処理を施した後、図１Ｄに示す
ように半導体層１０上に酸化膜５を被着形成する。
【０００７】また本発明半導体装置の製造方法は、上述
の水素に晒す工程と酸素に晒す工程において水素プラズ
マと酸素プラズマとを用いる。
の水素に晒す工程と酸素に晒す工程において水素プラズ
マと酸素プラズマとを用いる。
【０００８】
【作用】上述したように、本発明半導体装置の製造方法
においては、半導体層上に酸化膜を形成する前に、その
表面に対して水素及び酸素を晒す工程を組み合わせる処
理を施すことにより表面の清浄化を行うものであり、こ
のような表面処理を行うことによって、その被酸化膜形
成面上の不純物の除去をより完全に行うと共に表面の荒
れを抑制することができることから、この上に酸化膜を
形成して得るトランジスタ等の半導体装置の特性を向上
させることができた。
においては、半導体層上に酸化膜を形成する前に、その
表面に対して水素及び酸素を晒す工程を組み合わせる処
理を施すことにより表面の清浄化を行うものであり、こ
のような表面処理を行うことによって、その被酸化膜形
成面上の不純物の除去をより完全に行うと共に表面の荒
れを抑制することができることから、この上に酸化膜を
形成して得るトランジスタ等の半導体装置の特性を向上
させることができた。
【０００９】例えば半導体層としてＳｉ基体、酸化膜と
してＳｉＯ2 を形成する際に、そのＳｉ基体表面を例え
ば水素プラズマに晒す処理を行う場合、ＳｉＯ2 とＳｉ
との界面及び粒界のダングリングボンド（不対結合手）
を終端化するいわゆるターミネーション効果と、Ｓｉ表
面のカーボン等の不純物のクリーニング効果が得られ
る。ところが、前述したように水素プラズマ処理を施す
とＳｉ表面のエッチングをも行ってしまうために、表面
がエッチングによって荒れてしまい、最終的に得る半導
体装置の性能を下げてしまうことになる。従って、水素
プラズマ処理の時間をある程度以上長くすることはでき
ず、水素に晒す処理のみでは表面の充分なクリーニング
効果を得ることはできない。
してＳｉＯ2 を形成する際に、そのＳｉ基体表面を例え
ば水素プラズマに晒す処理を行う場合、ＳｉＯ2 とＳｉ
との界面及び粒界のダングリングボンド（不対結合手）
を終端化するいわゆるターミネーション効果と、Ｓｉ表
面のカーボン等の不純物のクリーニング効果が得られ
る。ところが、前述したように水素プラズマ処理を施す
とＳｉ表面のエッチングをも行ってしまうために、表面
がエッチングによって荒れてしまい、最終的に得る半導
体装置の性能を下げてしまうことになる。従って、水素
プラズマ処理の時間をある程度以上長くすることはでき
ず、水素に晒す処理のみでは表面の充分なクリーニング
効果を得ることはできない。
【００１０】一方半導体層表面を例えば酸素プラズマに
晒す処理を行う場合においても、例えばＳｉ表面のカー
ボン等の汚染物質をＣＯ、ＣＯ2 等として揮発させるな
どのクリーニング効果を有する。ところが、このとき表
面の酸化も同時に行われるため、例えば不純物が比較的
多い場合は前述したようにこの不純物が除去される前に
周囲を酸化膜で囲まれてしまい、結果的に酸化膜中にカ
ーボン等の不純物が取り込まれる場合がある。従って、
酸素を晒す処理もまたこれを単独に行う場合は、処理前
の表面状態によっては不純物を取り除くことができずに
酸化膜中に取り込んでしまうこととなり、逆効果となっ
てしまうという不都合を有する。
晒す処理を行う場合においても、例えばＳｉ表面のカー
ボン等の汚染物質をＣＯ、ＣＯ2 等として揮発させるな
どのクリーニング効果を有する。ところが、このとき表
面の酸化も同時に行われるため、例えば不純物が比較的
多い場合は前述したようにこの不純物が除去される前に
周囲を酸化膜で囲まれてしまい、結果的に酸化膜中にカ
ーボン等の不純物が取り込まれる場合がある。従って、
酸素を晒す処理もまたこれを単独に行う場合は、処理前
の表面状態によっては不純物を取り除くことができずに
酸化膜中に取り込んでしまうこととなり、逆効果となっ
てしまうという不都合を有する。
【００１１】しかしながら、本発明においてはこのよう
な水素に晒す処理と酸素に晒す処理とを順次或いは同時
に、これらを組み合わせて行うことによって、上述した
ような過剰なエッチング及び酸化膜中に不純物を取り込
む等の問題点を惹き起こすことなく、表面のクリーニン
グを効果的に行うことができることとなり、半導体層の
表面を荒らすことなくほぼ完全にクリーニングすること
ができ、またダングリングボンドのターミネーション効
果をも得ることができるものと思われる。
な水素に晒す処理と酸素に晒す処理とを順次或いは同時
に、これらを組み合わせて行うことによって、上述した
ような過剰なエッチング及び酸化膜中に不純物を取り込
む等の問題点を惹き起こすことなく、表面のクリーニン
グを効果的に行うことができることとなり、半導体層の
表面を荒らすことなくほぼ完全にクリーニングすること
ができ、またダングリングボンドのターミネーション効
果をも得ることができるものと思われる。
【００１２】また、本発明においては特に水素及び酸素
に晒す処理として、水素プラズマ及び酸素プラズマを用
いることによって、このようなクリーニング効果、ター
ミネーション効果を確実に得ることができた。
に晒す処理として、水素プラズマ及び酸素プラズマを用
いることによって、このようなクリーニング効果、ター
ミネーション効果を確実に得ることができた。
【００１３】従って、このような本発明半導体装置の製
造方法によれば、半導体層上に良好な膜質をもって酸化
膜を形成でき、例えばＳｉ半導体層とＳｉＯ2 酸化膜と
の界面における界面準位密度を低下させることができ
て、ＭＯＳトランジスタ等の半導体装置の特性の向上を
はかることができる。
造方法によれば、半導体層上に良好な膜質をもって酸化
膜を形成でき、例えばＳｉ半導体層とＳｉＯ2 酸化膜と
の界面における界面準位密度を低下させることができ
て、ＭＯＳトランジスタ等の半導体装置の特性の向上を
はかることができる。
【００１４】
【実施例】本実施例においては、本発明半導体装置の製
造方法を用いて、図２に示すプレーナ型多結晶Ｓｉ薄膜
トランジスタを作製した。先ず、このトランジスタの製
造方法を図１Ａ〜Ｄを参照して説明する。
造方法を用いて、図２に示すプレーナ型多結晶Ｓｉ薄膜
トランジスタを作製した。先ず、このトランジスタの製
造方法を図１Ａ〜Ｄを参照して説明する。
【００１５】先ず図１Ａに示すように、例えば無アルカ
リガラス等より成る基体１上に、周波数１３．５６ＭＨ
ｚの平行平板型ＲＦ（高周波）プラズマＣＶＤ装置によ
り、基体温度を２５０℃として、Ｐ等のｎ型不純物をド
ープした例えば水素含有非晶質Ｓｉ層１１を、ＳｉＨ4
とＨ2 との混合ガスを用いて厚さ２００Åとして形成し
た後、後述するチャネル領域を形成する部分をフォトリ
ソグラフィ等の適用により除去し、更にこの上にノンド
ープの例えば水素含有非晶質Ｓｉ層１２を全面的に被着
する。
リガラス等より成る基体１上に、周波数１３．５６ＭＨ
ｚの平行平板型ＲＦ（高周波）プラズマＣＶＤ装置によ
り、基体温度を２５０℃として、Ｐ等のｎ型不純物をド
ープした例えば水素含有非晶質Ｓｉ層１１を、ＳｉＨ4
とＨ2 との混合ガスを用いて厚さ２００Åとして形成し
た後、後述するチャネル領域を形成する部分をフォトリ
ソグラフィ等の適用により除去し、更にこの上にノンド
ープの例えば水素含有非晶質Ｓｉ層１２を全面的に被着
する。
【００１６】次に、これら両非晶質Ｓｉ層１１及び１２
に対し、室温真空中においてエキシマーレーザを照射し
て多結晶化する。このとき、ＰドープＳｉ層１１上のノ
ンドープＳｉ層中に不純物Ｐが拡散され、図１Ｂに示す
ように真性のチャネル領域２の両側にｎ型不純物が注入
されたソース／ドレイン領域３ａ及び３ｂが形成されて
半導体層１０が構成される。
に対し、室温真空中においてエキシマーレーザを照射し
て多結晶化する。このとき、ＰドープＳｉ層１１上のノ
ンドープＳｉ層中に不純物Ｐが拡散され、図１Ｂに示す
ように真性のチャネル領域２の両側にｎ型不純物が注入
されたソース／ドレイン領域３ａ及び３ｂが形成されて
半導体層１０が構成される。
【００１７】この後図１Ｃに示すように、半導体層１０
上に例えば通常のリフトオフ法等を用いて電極４ａ及び
４ｂをパターニング形成し、更に半導体層１０の表面に
対して矢印ａで示すように、水素に晒す工程と酸素に晒
す工程とを組み合わせた処理を施して、表面の清浄化を
行う。
上に例えば通常のリフトオフ法等を用いて電極４ａ及び
４ｂをパターニング形成し、更に半導体層１０の表面に
対して矢印ａで示すように、水素に晒す工程と酸素に晒
す工程とを組み合わせた処理を施して、表面の清浄化を
行う。
【００１８】そして更に図１Ｄに示すように、チャネル
領域２の両側のソース／ドレイン領域３ａ及び３ｂをフ
ォトリソグラフィ等の適用によって所定のパターンにパ
ターニングした後、半導体層１０上を覆って全面的に、
周波数１３．５６ＭＨｚの平行平板型ＲＦプラズマＣＶ
Ｄ装置等により、基体１の温度を２５０℃として例えば
ＳｉＨ4 及びＯ2 ガスとを用いて厚さ約２０００ÅのＳ
ｉＯ2 等より成る絶縁膜５を成膜する。
領域２の両側のソース／ドレイン領域３ａ及び３ｂをフ
ォトリソグラフィ等の適用によって所定のパターンにパ
ターニングした後、半導体層１０上を覆って全面的に、
周波数１３．５６ＭＨｚの平行平板型ＲＦプラズマＣＶ
Ｄ装置等により、基体１の温度を２５０℃として例えば
ＳｉＨ4 及びＯ2 ガスとを用いて厚さ約２０００ÅのＳ
ｉＯ2 等より成る絶縁膜５を成膜する。
【００１９】この後絶縁膜５上のチャネル領域２の上部
に相当する位置に、Ａｌ等より成るゲート電極６を蒸着
した後フォトリソグラフィ等の適用によってパターニン
グ形成すると共に、絶縁膜５に各電極４に達する開口を
穿設して、図２に示すプレーナ型の多結晶Ｓｉ薄膜トラ
ンジスタを得ることができる。
に相当する位置に、Ａｌ等より成るゲート電極６を蒸着
した後フォトリソグラフィ等の適用によってパターニン
グ形成すると共に、絶縁膜５に各電極４に達する開口を
穿設して、図２に示すプレーナ型の多結晶Ｓｉ薄膜トラ
ンジスタを得ることができる。
【００２０】このようにして形成した薄膜トランジスタ
は、多結晶Ｓｉ半導体層１０と絶縁膜５との界面１０Ｓ
（図２において斜線を付して示す）において、その清浄
化をはぼ完全にすることができると共に表面の荒れを回
避することができて、界面準位密度を低減化でき、ドレ
イン電流−ゲート電圧特性等の特性の向上をはかること
ができた。以下にその測定結果を示す。
は、多結晶Ｓｉ半導体層１０と絶縁膜５との界面１０Ｓ
（図２において斜線を付して示す）において、その清浄
化をはぼ完全にすることができると共に表面の荒れを回
避することができて、界面準位密度を低減化でき、ドレ
イン電流−ゲート電圧特性等の特性の向上をはかること
ができた。以下にその測定結果を示す。
【００２１】この例においては、上述の図１Ｃにおいて
説明した水素と酸素とを晒す工程において、プラズマ処
理を施した。この場合のプラズマ処理とは、中性分子、
中性ラジカル、イオンによる表面処理を意味する。実施
例として水素処理を施した後酸素プラズマ処理を施した
場合、比較例１〜３としてそれぞれ無処理の場合、水素
プラズマ処理のみの場合、酸素プラズマ処理のみの場合
についてそれぞれ図２に示す薄膜トランジスタを形成
し、ドレイン電圧を５Ｖ、チャネル領域２の幅Ｗ及び長
さＬの比Ｗ／Ｌを８としたときの、ドレイン電流ＩD −
ゲート電圧ＶG 特性について調べた。この結果をそれぞ
れ図２〜図５に示す。
説明した水素と酸素とを晒す工程において、プラズマ処
理を施した。この場合のプラズマ処理とは、中性分子、
中性ラジカル、イオンによる表面処理を意味する。実施
例として水素処理を施した後酸素プラズマ処理を施した
場合、比較例１〜３としてそれぞれ無処理の場合、水素
プラズマ処理のみの場合、酸素プラズマ処理のみの場合
についてそれぞれ図２に示す薄膜トランジスタを形成
し、ドレイン電圧を５Ｖ、チャネル領域２の幅Ｗ及び長
さＬの比Ｗ／Ｌを８としたときの、ドレイン電流ＩD −
ゲート電圧ＶG 特性について調べた。この結果をそれぞ
れ図２〜図５に示す。
【００２２】また下記の表１に、実施例と比較例２及び
３における各処理時の基体温度、処理時間、ガス流量、
反応室内圧力、投入ＲＦパワーをそれぞれ示す。更に下
記の表２にこのようにして形成した各薄膜トランジスタ
において、そのゲート電圧が２０Ｖ、ドレイン電圧が５
Ｖのときのオン電流と電界効果移動度を示す。
３における各処理時の基体温度、処理時間、ガス流量、
反応室内圧力、投入ＲＦパワーをそれぞれ示す。更に下
記の表２にこのようにして形成した各薄膜トランジスタ
において、そのゲート電圧が２０Ｖ、ドレイン電圧が５
Ｖのときのオン電流と電界効果移動度を示す。
【００２３】
【表１】
【００２４】
【表２】
【００２５】これらの結果からわかるように、半導体層
表面を無処理の場合、水素プラズマ処理のみの場合、酸
素プラズマ処理のみの場合に比して、水素プラズマ処理
と酸素プラズマ処理とを組み合わせて行う本発明実施例
においては、オン電流が格段に大となり、また電界効果
移動度も増大化することができた。
表面を無処理の場合、水素プラズマ処理のみの場合、酸
素プラズマ処理のみの場合に比して、水素プラズマ処理
と酸素プラズマ処理とを組み合わせて行う本発明実施例
においては、オン電流が格段に大となり、また電界効果
移動度も増大化することができた。
【００２６】これは、上述したように表面を水素プラズ
マに晒すことにより、表面を荒らすことなくある程度ま
で不純物を除去してクリーニングを行った後、更に酸素
プラズマに晒すことによって、少量残った不純物をほぼ
完全に除去することができること、またこのとき極薄の
酸化膜が形成されて、結果的にこの上に被着される酸化
膜５の膜質が良好となって、界面準位密度が低減化した
ことによるものと思われる。
マに晒すことにより、表面を荒らすことなくある程度ま
で不純物を除去してクリーニングを行った後、更に酸素
プラズマに晒すことによって、少量残った不純物をほぼ
完全に除去することができること、またこのとき極薄の
酸化膜が形成されて、結果的にこの上に被着される酸化
膜５の膜質が良好となって、界面準位密度が低減化した
ことによるものと思われる。
【００２７】尚、上述の実施例においては、半導体層１
０の表面を水素プラズマに晒した後酸素プラズマに晒す
処理を行ったが、この順序は逆としてもよく、また水素
プラズマと酸素プラズマとに同時に晒すなど各種組み合
わせ態様をとることができる。
０の表面を水素プラズマに晒した後酸素プラズマに晒す
処理を行ったが、この順序は逆としてもよく、また水素
プラズマと酸素プラズマとに同時に晒すなど各種組み合
わせ態様をとることができる。
【００２８】また、このような処理方法としては上述の
プラズマ処理に限ることなく、例えば半導体層表面を酸
素ガス及び水素ガスに順次或いは同時に晒して、基体１
を加熱したり、または同様に酸素ガス及び水素ガスに晒
した状態で紫外線等の光照射を行うなどして、酸素ガス
及び水素ガスを活性化させて表面のクリーニングを行う
等の種々の処理方法を採ることができ、これらの場合に
おいても上述の実施例と同様の効果を得ることができ
る。
プラズマ処理に限ることなく、例えば半導体層表面を酸
素ガス及び水素ガスに順次或いは同時に晒して、基体１
を加熱したり、または同様に酸素ガス及び水素ガスに晒
した状態で紫外線等の光照射を行うなどして、酸素ガス
及び水素ガスを活性化させて表面のクリーニングを行う
等の種々の処理方法を採ることができ、これらの場合に
おいても上述の実施例と同様の効果を得ることができ
る。
【００２９】また、上述の実施例においては、本発明半
導体装置の製造方法を多結晶Ｓｉ薄膜トランジスタの製
造に適用した場合を示したが、本発明はこれに限ること
なく、単結晶Ｓｉを用いてＭＯＳトランジスタ等におい
ても同様の効果を得ることができ、またその材料構成と
してもＳｉＧｅ上にＳｉＯ2 を形成する場合や化合物半
導体層上に酸化膜を形成する場合等、種々の半導体と絶
縁膜との界面を有する半導体装置の製造に適用すること
ができることはいうまでもない。
導体装置の製造方法を多結晶Ｓｉ薄膜トランジスタの製
造に適用した場合を示したが、本発明はこれに限ること
なく、単結晶Ｓｉを用いてＭＯＳトランジスタ等におい
ても同様の効果を得ることができ、またその材料構成と
してもＳｉＧｅ上にＳｉＯ2 を形成する場合や化合物半
導体層上に酸化膜を形成する場合等、種々の半導体と絶
縁膜との界面を有する半導体装置の製造に適用すること
ができることはいうまでもない。
【００３０】
【発明の効果】上述したように、本発明半導体装置の製
造方法においては、水素に晒す処理と酸素に晒す処理と
を順次或いは同時に、これらを組み合わせて行うことに
よって、半導体層の表面を荒らすことなくほぼ完全にク
リーニングすることができ、またダングリングボンドの
ターミネーション効果をも同時に得ることができ、例え
ばＭＯＳ型多結晶Ｓｉ薄膜トランジスタにおいて、酸化
膜と半導体層との界面準位密度を低減化して、オン電流
及び電界効果移動度等の特性の向上をはかることができ
る。
造方法においては、水素に晒す処理と酸素に晒す処理と
を順次或いは同時に、これらを組み合わせて行うことに
よって、半導体層の表面を荒らすことなくほぼ完全にク
リーニングすることができ、またダングリングボンドの
ターミネーション効果をも同時に得ることができ、例え
ばＭＯＳ型多結晶Ｓｉ薄膜トランジスタにおいて、酸化
膜と半導体層との界面準位密度を低減化して、オン電流
及び電界効果移動度等の特性の向上をはかることができ
る。
【００３１】また、本発明においては特に水素及び酸素
に晒す処理として、水素プラズマ及び酸素プラズマを用
いることによって、このようなクリーニング効果、ター
ミネーション効果を確実に得ることができ、半導体装置
の特性の向上をはかることができる。
に晒す処理として、水素プラズマ及び酸素プラズマを用
いることによって、このようなクリーニング効果、ター
ミネーション効果を確実に得ることができ、半導体装置
の特性の向上をはかることができる。
【図１】本発明半導体装置の製造方法の一例の製造工程
図である。
図である。
【図２】半導体装置の一例の略線的拡大断面図である。
【図３】本発明製法により作製した半導体装置のドレイ
ン電流−ゲート電圧特性を示す図である。
ン電流−ゲート電圧特性を示す図である。
【図４】従来の製法により作製した半導体装置のドレイ
ン電流−ゲート電圧特性を示す図である。
ン電流−ゲート電圧特性を示す図である。
【図５】従来の製法により作製した半導体装置のドレイ
ン電流−ゲート電圧特性を示す図である。
ン電流−ゲート電圧特性を示す図である。
【図６】従来の製法により作製した半導体装置のドレイ
ン電流−ゲート電圧特性を示す図である。
ン電流−ゲート電圧特性を示す図である。
１ 基体 ２ チャネル領域 ３ａ ソース領域 ３ｂ ドレイン領域 ４ａ ソース電極 ４ｂ ドレイン電極 ５ 酸化膜 ６ ゲート電極 １０ 半導体層 １０Ｓ 界面
Claims (2)
- 【請求項１】 半導体層上に酸化膜を被着形成するに当
たって、少なくとも上記半導体層の表面に対し、水素に
晒す工程と酸素に晒す工程とを組み合わせた処理を施し
た後、上記半導体層上に酸化膜を被着形成することを特
徴とする半導体装置の製造方法。 - 【請求項２】 上記水素に晒す工程と酸素に晒す工程に
おいて水素プラズマと酸素プラズマとを用いることを特
徴とする上記請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4094465A JPH05291220A (ja) | 1992-04-14 | 1992-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4094465A JPH05291220A (ja) | 1992-04-14 | 1992-04-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291220A true JPH05291220A (ja) | 1993-11-05 |
Family
ID=14111033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4094465A Pending JPH05291220A (ja) | 1992-04-14 | 1992-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291220A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128515A (ja) * | 1996-01-19 | 2004-04-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2004128514A (ja) * | 1996-01-19 | 2004-04-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7393723B2 (en) | 1995-09-08 | 2008-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7834356B2 (en) | 2001-11-14 | 2010-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
-
1992
- 1992-04-14 JP JP4094465A patent/JPH05291220A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7393723B2 (en) | 1995-09-08 | 2008-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2004128515A (ja) * | 1996-01-19 | 2004-04-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2004128514A (ja) * | 1996-01-19 | 2004-04-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7834356B2 (en) | 2001-11-14 | 2010-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US8043905B2 (en) | 2001-11-14 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7381595B2 (en) | High-density plasma oxidation for enhanced gate oxide performance | |
| CN105097951B (zh) | 用以制造高效能金属氧化物和金属氮氧化物薄膜晶体管的栅极介电层处理 | |
| US5627089A (en) | Method for fabricating a thin film transistor using APCVD | |
| US6689646B1 (en) | Plasma method for fabricating oxide thin films | |
| US5700699A (en) | Method for fabricating a polycrystal silicon thin film transistor | |
| KR101184232B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| KR100344845B1 (ko) | 반도체장치와 그 제조방법 | |
| US7786021B2 (en) | High-density plasma multilayer gate oxide | |
| JP3204735B2 (ja) | 水素化アモルファスシリコン薄膜トランジスタの製造方法 | |
| JPH05291220A (ja) | 半導体装置の製造方法 | |
| JP3221129B2 (ja) | 半導体装置の製法 | |
| US20050285112A1 (en) | Thin film transistor and method for fabricating the same | |
| JPH10223913A (ja) | 薄膜半導体装置の製造方法 | |
| JPH04221854A (ja) | 薄膜半導体装置 | |
| JP3730185B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2003234344A (ja) | 半導体装置の製造方法 | |
| JP3644977B2 (ja) | 多結晶シリコン薄膜トランジスタの製造方法 | |
| JPS60263437A (ja) | 薄膜トランジスタの製造方法 | |
| JPH10223911A (ja) | 薄膜半導体装置 | |
| JP3038898B2 (ja) | 薄膜半導体装置の製造方法 | |
| JP4278857B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP4023367B2 (ja) | 半導体膜形成方法、及び半導体膜製造方法 | |
| JP2756121B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS62299084A (ja) | 薄膜トランジスタの製造方法 | |
| JP3133861B2 (ja) | 半導体装置の製造方法 |