KR100344845B1 - 반도체장치와 그 제조방법 - Google Patents
반도체장치와 그 제조방법 Download PDFInfo
- Publication number
- KR100344845B1 KR100344845B1 KR1019990059417A KR19990059417A KR100344845B1 KR 100344845 B1 KR100344845 B1 KR 100344845B1 KR 1019990059417 A KR1019990059417 A KR 1019990059417A KR 19990059417 A KR19990059417 A KR 19990059417A KR 100344845 B1 KR100344845 B1 KR 100344845B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- semiconductor layer
- polycrystalline silicon
- semiconductor
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 8
- 238000009832 plasma treatment Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 229910000077 silane Inorganic materials 0.000 claims description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 8
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 6
- 239000001272 nitrous oxide Substances 0.000 claims description 3
- 238000005513 bias potential Methods 0.000 claims description 2
- 238000007599 discharging Methods 0.000 claims description 2
- 229910004205 SiNX Inorganic materials 0.000 claims 2
- 150000004767 nitrides Chemical class 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 75
- 239000010408 film Substances 0.000 description 29
- 239000007789 gas Substances 0.000 description 11
- 230000005284 excitation Effects 0.000 description 8
- 239000010409 thin film Substances 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
반도체층 12와 절연층 6과의 사이의 계면특성인 반도체층의 케리어 이동도의 저하를 방지한 반도체장치와 그 제조방법을 제공한다.
활성다결정 실리콘으로 이루어진 반도체층 12와 산화규소로 이루어진 절연층 6과의 사이에 질화규소로 이루어진 계면층 5를 설치하고 있다. 질화규소 중의 질화원소가 활성다결정 실리콘막으로 이루어진 반도체층 12속으로 확산하여 이 활성다결정 실리콘막 속의 격자왜곡을 보상하고, 반도체층 12와 절연층 6과의 소망의 계면특성을 만족한다.
Description
본 발명은 활성다결정 실리콘으로 이루어진 반도체층의 계면특성을 향상시킨 반도체장치 및 그 제조방법에 관한 것이다.
활성다결정실리콘으로 이루어진 반도체층을 갖는 반도체장치의 일예로써, 종래 박막 트랜지스터의 한 구조예를 도 5에 나타낸다.
이 박막트랜지스터는 절연성 글래스기판 101상에 형성한 채널생성부 102의 양측을 소스영역부 103과 드레인영역부 104 사이에 개재하여 구성한 활성다결정 실리콘으로 이루어진 반도체층 112를 설치하고 있다. 반도체층 112를 포함한 기판 101의 전면상에 산화규소로 이루어진 게이트절연막 106과, 게이트절연막 106을 개재하여 채널생성부 102와 대치한 게이트전극 107이 설치되어 있다. 게이트전극 107 및 게이트절연막 106을 덮어서 보호막 108이 설치되고, 이 보호막 108 및 게이트절연막 106을 관통하여 형성한 콘택홀 109를 통하여 소스영역 103 및 드레인영역 104에 각각 접속하는 소스전극 110 및 드레인전극 111이 보호막 108 위에 설치되어 있다.
상기와 같은 구조의 박막트랜지스터에 있어서는 반도체층 112와 게이트절연층 106과의 사이의 계면에서 반도체층 내의 결함이 나타나고, 게이트전압의 증가에 동반하여 반도체층의 케리어 이동도가 저하하는 위험이 있다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것이고, 반도체층과 절연층과의 사이의 계면특성인 반도체층의 케리어 이동도의 저하를 방지한 반도체장치와 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체장치는 활성다결정 실리콘으로 이루어진 반도체층과, 산화규소로 이루어진 절연층과의 사이에 질화규소로 이루어진 계면층을 설치하고 있다.
이러한 계면층은 질화규소 중의 질화원소가 활성다결정 실리콘막 속으로 확산하여 활성다결정 실리콘막 속의 격자 왜곡을 보상하는 것으로 생각되고, 상기 반도체층과 상기 절연층과의 소망의 계면특성을 만족할 수 있다. 또, 상기 계면층의 계면층을 형성하면서 반도체층인 활성다결정 실리콘층의 계면결함 보상을 동시에 할 수 있다.
또, 반도체장치 특히, 박막트랜지스터에 있어서는 절연층인 게이트절연층에 사용하는 산화규소 자체가 우수한 절연내압특성을 갖고 있기 때문에 박막트랜지스터에 요구되는 절연내압특성을 만족할 수 있다.
상기 계면층은 활성다결정 실리콘막 속에 확산하여 활성다결정 실리콘막 속의 격자 왜곡을 보상하기 위한 막 두께로써 5nm 이상인 것이 필요하다.
상기 계면층은 막 두께 10nm 이상이면 충분한 격자 왜곡보상 효과를 갖고 있다. 10nm를 넘는 막 두께의 계면층은 형성하기 위한 플라즈마 처리시간이 장시간화하는 것만으로도 격자 왜곡 보상효과의 향상을 기대할 수 없다.
따라서, 상기 계면층의 막 두께는 5nm 내지 10nm인 것이 바람직하다.
상기 절연층의 두께는 소망에 의한다.
또, 본 발명에 의한 반도체장치의 제조방법은 활성다결정 실리콘으로 이루어진 반도체층의 표면을 암모니아가스와 실란가스를 이용하여 플라즈마처리하여 상기 반도체층 표면에 질화규소로 이루어진 계면층을 형성하고, 상기 계면층상에 아산화질소가스와 실란가스를 이용하여 플라즈마처리하여 산화규소로 이루어진 절연층을 형성하는 것을 특징으로 한다.
이러한 방법에 의하면 암모니아가스의 플라즈마처리에 의하여 활성다결정 실리콘 표면을 확실하게 질화하여 소망의 계면특성을 갖는 계면층을 형성할 수 있다. 또, 활성다결정 실리콘층 표면에 계면을 형성하면서 활성다결정 실리콘층의 결함의 보상을 동시에 할 수 있다.
암모니아가스와 실란가스를 이용한 상기 플라즈마처리는 13.56Mhz 보다도 높은 고주파의 주파수로 방전하여 행하는 것이 바람직하다.
이것은 상기 가스를 분해함과 동시에 질화처리되는 활성다결정 실리콘으로 이루어진 반도체층에 손상을 가하는 위험이 없는 방전에너지를 얻기 위해서 이다.
본 발명에 관한 반도체장치의 제조방법에 있어서는 상기 반도체층을 형성한 절연성기판에 바이어스전위를 인가하면서 암모니아가스와 실란가스를 이용한 상기 플라즈마처리를 행하는 것이 바람직하다.
이것은 반도체층 및 계면층에 전위 에너지를 부여하는 것에 의하여 질화규소로 이루어진 계면층 속의 질소원소를 활성다결정 실리콘으로 이루어진 반도체층 속으로 확산하는 것을 촉진하기 위해서이다.
도 1은 본 발명의 실시형태의 반도체장치를 나타내는 단면도이다.
도 2는 본 발명의 실시형태의 반도체장치의 제조공정을 나타내는 단면도이다.
도 3은 동일한 제조공정의 진행을 나타내는 단면도이다.
도 4는 본 발명의 실시형태에 이용하는 플라즈마처리장치이다.
도 5는 종래 반도체장치를 나타내는 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
1- 기판 2- 채널생성부
3- 소스영역부 4- 드레인영역부
5 - 계면층 6 - 게이트절연층
7 - 게이트전극 8 - 보호층
9 - 콘택홀 10 - 소스전극
11 - 드레인전극 12 - 반도체층
21 - 플라즈마여기전원 22 - 플라즈마여기전극
23 - 바이어스전원 24 - 서셉터전극
25 - 플라즈마처리실 26 - 가스도입관
이하, 본 발명의 실시형태를 도면을 기초하여 설명한다.
먼저, 본 발명의 반도체장치의 실시형태를 도 1을 이용하여 설명한다.
이 박막트랜지스터는 글래스 등으로 이루어진 투명한 절연성기판 1상에 형성한 채널생성부 2의 양측을 소스영역부 3과 드레인영역부 4와의 사이에 개재되어 구성한 활성다결정 실리콘으로 이루어진 반도체층 12를 설치하고 있다. 여기서 채널생성부 2는 불순물을 포함하지 않는 활성다결정 실리콘막이다. 소스영역부 3 및 드레인영역부 4는 인 원소가 활성다결정 실리콘 속으로 주입된 저저항반도체막이다.
반도체층 12 표면에 질화규소로 이루어진 계면층 5가 설치되어 있다. 반도체층 12 및 계면층 5를 포함하는 상기 기판 1상에 질화규소로 이루어진 게이트절연층 6이 설치되어 있다. 게이트전극 7이 계면층 5 및 게이트절연층 6을 개재하여 채널생성부 2와 대치하는 위치에 설치되어 있다.
게이트전극 7을 형성하는 재료는 알루미늄 혹은 동 등의 저항값이 낮은 금속을 이용하면 배선의 전기 저항에 기인하는 배선 지연을 방지할 수 있어 바람직하다.
소스영역부 3 및 드레인영역부 4에 각각 소스전극 10 및 드레인전극 11이 접속되어 있다. 소스전극 10 및 드레인전극 11은 크롬, 몰리부덴 혹은 텅스텐 등이 n+ 다결정 실리콘막과의 양호한 접속을 얻어서 바람직하다.
소스전극 10 및 드레인전극 11은 게이트절연층 6, 계면층 5 및 게이트전극 7상에 형성된 보호막 8에 형성된 콘택홀 9를 통하여 소스영역 3 및 드레인영역 4와 접속되어 있다.
이어서, 본 실시형태의 반도체장치의 제조방법을 설명한다.
절연성 기판 1상에 수소가스와 실란가스를 이용하여 플라즈마 성막법에 의하여 어몰퍼스실리콘막을 성막하고, 레이저 어닐링에 의하여 이 어몰퍼스실리콘막을 결정화하여 활성다결정 실리콘막을 형성한다. 이 활성다결정 실리콘막에 포토리소 가공 및 에칭가공을 실시하여 도 2A에 나타내는 반도체층 12를 형성한다.
반도체층 12의 표면을 도 2B에 나타내는 것처럼 질화실리콘으로 이루어진 계면층 5로 덮도록 플라즈마질화처리한다.
플라즈마질화처리는 도 4에 나타내는 것처럼 플라즈마처리장치를 이용하여 행한다. 이 플라즈마처리는 플라즈마여기전극 22에 주파수 40MHz의 고주파전력을 공급함과 동시에 서셉터전극 24에 지지되고, 플라즈마질화처리되는 기판 1에도 13.56MHz의 고주파전력을 공급하는 것에 의하여 행한다.
도 4에 있어서, 부호 21은 플라즈마여기전원 부호 22는 플라즈마여기전극, 부호 23은 바이어스전원, 부호 24는 서셉터전극을 각각 나타낸다.
질화처리를 실시한 반도체층 12를 덮도록 기판 1의 전면에 산화실리콘으로 이루어진 게이트절연층 6을 상술의 플라즈마질화처리에 계속하여 같은 플라즈마처리장치 내에서 연속한 플라즈마 CVD성막법에 의하여 도 2C에 나타내는 것처럼 성막한다.
이 플라즈마 처리는 모노실란가스와 아산화질소가스를 주성분으로 하는 혼합가스 분위기 속에서 플라즈마여기전극 22에 주파수 100MHz 정도의 고주파전력을 공급함과 동시에 기판 1에도 주파수 50kHz내지 1.6MHz의 고주파전력을 공급하는 것에 의하여 행한다.
게이트절연층 6상에 게이트전극으로 되는 도전체막을 스퍼터성막법에 의하여 성막한 후, 포토리소가공 및 에칭가공에 의하여 불필요한 부분을 제거하고, 도 2D에 나타내는 것처럼 게이트전극 7을 형성한다.
이어서, 게이트전극 7의 상방으로 부터 인, 비소 등의 불순물의 이온을 반도체층 12에 주입하는 것에 의하여 반도체층 12의 게이트전극 7의 하방을 제외한 영역을 n+형 실리콘층으로 하여 소스영역부 3 및 드레인영역부 4를 도 3E에 나타내는 것처럼 각각 형성한다. 여기서 반도체층 12의 중앙부에서 불순물 이온이 주입되지 않은 영역이 채널생성부 2로 된다.
전면에 절연막으로 이루어진 보호막 8을 플라즈마 CVD성막법에 의하여 성막하고, 포토리소 가공 및 에칭가공에 의하여 이 보호층 8, 게이트절연층 6 및 질화실리콘으로 이루어진 계면층 5를 패터닝하여 도 3F에 나타내는 것처럼 소스영역부 3 및 드레인영역부 4에 각각 도달하는 콘택홀 9를 형성한다. 이어서, 전면에 도전체막을 성막하고 패터닝하여 도 3G에 나타내는 것처럼 소스전극 10 및 드레인전극 11을 각각 형성한다. 이상의 공정에 의하여 도 1에 나타낸 박막트랜지스터를 완성한다.
도 1에 나타낸 반도체장치를 만들어 채널생성부 2의 케리어 이동도를 측정하였다. 질화실리콘으로 이루어진 계면층 5의 형성방법은 이하와 같다.
도 2A에 나타내는 활성다결정 실리콘으로 이루어진 반도체층 12가 형성된 기판 1을 도 4에 나타낸 플라즈마 처리장치의 서셉터전극 24 상에 재치하고, 플라즈마 처리실 25 내에 가스도입관 26을 통하여 암모니아가스를 매시간 36리터의 유량으로 공급하였다.
이어서, 플라즈마여기전원 21로 부터 플라즈마여기전극 22에 주파수 40MHz의 고주파전력을 공급하여 플라즈마를 발생시키고, 또 바이어스전원 23으로 부터 서셉터전극 24에 주파수 13.56MHz의 고주파전력을 인가하여 1분간 플라즈마처리함으로써 반도체층 12 표면을 약 8nm의 질화규소로 이루어진 계면층 5로 덮었다.
이 계면층을 갖는 반도체장치의 케리어 이동도는 게이트전압을 5V로 한 경우 약 100㎠/V·sec 이었다. 또, 게이트전압을 15V로 한 경우의 케리어 이동도는 약간 저하하였지만 게이트전압 5V의 경우와 거의 차이가 없었다.
이것에 대하여 이 계면층이 없는 것 외에는 완전히 동일한 조건에서 도 4에 나타낸 종래 구조의 반도체장치를 제작하고 그 채널생성부 102의 케리어 이동도를 측정하였다.
이 종래구조의 반도체장치의 케리어 이동도는 게이트전압을 5V로 한 경우에는 100㎠/V·sec 이었다. 한편, 게이트전압을 15V로 한 경우의 케리어 이동도는 게이트전압 5V와 비교하여 현저히 저하하였다.
이상, 설명한 것처럼 본 발명에 의하면 반도체층과 절연층과의 사이의 계면특성인 반도체층의 케리어 이동도의 저하를 방지한 반도체장치를 제공할 수 있다.
또, 본 발명의 제조방법에 의하면 상기 계면특성을 갖는 반도체장치를 제조하는 것이 가능하게 된다.
Claims (5)
- 활성다결정 실리콘으로 이루어진 반도체층과, 산화규소로 이루어진 절연층과의 사이에 SiNx로 표시되는 질화규소로 이루어진 계면층을 설치한 것을 특징으로 하는 반도체장치.
- 제1항에 있어서,상기 계면층의 두께가 5nm 내지 10nm인 것을 특징으로 하는 반도체장치.
- 활성다결정 실리콘으로 이루어진 반도체층의 표면을 암모니아가스와 실란가스를 이용하여 플라즈마처리하여 상기 반도체층 표면에 SiNx로 표시되는 질화규소로 이루어진 계면층을 형성하고, 상기 계면층상에 아산화질소가스와 실란가스를 이용하여 플라즈마처리하여 산화규소로 이루어진 절연층을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제3항에 있어서,암모니아가스와 실란가스를 이용한 상기 플라즈마처리를 13.56Mhz 보다도 높은 고주파의 주파수로 방전하여 행하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제3항에 있어서,상기 반도체층을 형성한 절연성기판에 바이어스전위를 인가하면서 암모니아가스와 실란가스를 이용한 상기 플라즈마처리를 행하는 것을 특징으로 하는 반도체장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11009782A JP2000208775A (ja) | 1999-01-18 | 1999-01-18 | 半導体装置とその製造方法 |
| JP11-009782 | 1999-01-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000052527A KR20000052527A (ko) | 2000-08-25 |
| KR100344845B1 true KR100344845B1 (ko) | 2002-07-20 |
Family
ID=11729815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990059417A KR100344845B1 (ko) | 1999-01-18 | 1999-12-20 | 반도체장치와 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6639279B1 (ko) |
| JP (1) | JP2000208775A (ko) |
| KR (1) | KR100344845B1 (ko) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000208775A (ja) * | 1999-01-18 | 2000-07-28 | Furontekku:Kk | 半導体装置とその製造方法 |
| US6998656B2 (en) * | 2003-02-07 | 2006-02-14 | Hewlett-Packard Development Company, L.P. | Transparent double-injection field-effect transistor |
| TW533489B (en) * | 2000-06-30 | 2003-05-21 | Hitachi Ltd | Semiconductor device and production method thereof |
| JP2004063845A (ja) * | 2002-07-30 | 2004-02-26 | Toshiba Corp | 薄膜トランジスタの製造方法、平面表示装置の製造方法、薄膜トランジスタ及び平面表示装置 |
| US20040169176A1 (en) * | 2003-02-28 | 2004-09-02 | Peterson Paul E. | Methods of forming thin film transistors and related systems |
| KR100635567B1 (ko) * | 2004-06-29 | 2006-10-17 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조 방법 |
| JP2006332172A (ja) * | 2005-05-24 | 2006-12-07 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
| TWI418036B (zh) * | 2006-12-05 | 2013-12-01 | Semiconductor Energy Lab | 半導體裝置及其製造方法 |
| US7968884B2 (en) * | 2006-12-05 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| WO2011122176A1 (ja) * | 2010-03-29 | 2011-10-06 | シャープ株式会社 | 半導体装置の製造方法、表示装置およびその製造方法 |
| US10263107B2 (en) * | 2017-05-01 | 2019-04-16 | The Regents Of The University Of California | Strain gated transistors and method |
| CN108766870B (zh) * | 2018-05-31 | 2020-06-30 | 武汉华星光电技术有限公司 | Ltps tft基板的制作方法及ltps tft基板 |
| JP2021022598A (ja) * | 2019-07-24 | 2021-02-18 | 東京エレクトロン株式会社 | 基板処理方法、基板処理装置及び配線パターン形成システム |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3745647A (en) * | 1970-10-07 | 1973-07-17 | Rca Corp | Fabrication of semiconductor devices |
| JP3019885B2 (ja) * | 1991-11-25 | 2000-03-13 | カシオ計算機株式会社 | 電界効果型薄膜トランジスタの製造方法 |
| TW222345B (en) * | 1992-02-25 | 1994-04-11 | Semicondustor Energy Res Co Ltd | Semiconductor and its manufacturing method |
| US5726087A (en) * | 1992-04-30 | 1998-03-10 | Motorola, Inc. | Method of formation of semiconductor gate dielectric |
| US5440168A (en) * | 1993-02-22 | 1995-08-08 | Ryoden Semiconductor System Engineering Corporation | Thin-film transistor with suppressed off-current and Vth |
| US5484759A (en) * | 1993-06-08 | 1996-01-16 | Dai Nippon Printing Co., Ltd. | Image-receiving sheet |
| CN100367461C (zh) * | 1993-11-05 | 2008-02-06 | 株式会社半导体能源研究所 | 一种制造薄膜晶体管和电子器件的方法 |
| US7081938B1 (en) * | 1993-12-03 | 2006-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| JPH07321323A (ja) * | 1994-05-24 | 1995-12-08 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US5508532A (en) * | 1994-06-16 | 1996-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with braded silicon nitride |
| JP3072000B2 (ja) * | 1994-06-23 | 2000-07-31 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3963961B2 (ja) | 1994-08-31 | 2007-08-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3600326B2 (ja) * | 1994-09-29 | 2004-12-15 | 旺宏電子股▲ふん▼有限公司 | 不揮発性半導体メモリ装置およびその製造方法 |
| JPH09307116A (ja) * | 1996-05-20 | 1997-11-28 | Sharp Corp | 絶縁ゲート型電界効果半導体装置及びその製造方法 |
| DE69732520T2 (de) * | 1996-09-10 | 2006-02-09 | Dalsa Corp., Waterloo | Ladungsgekoppelte anordnung und verfahren zur herstellung |
| US5998838A (en) * | 1997-03-03 | 1999-12-07 | Nec Corporation | Thin film transistor |
| US5880519A (en) * | 1997-05-15 | 1999-03-09 | Vlsi Technology, Inc. | Moisture barrier gap fill structure and method for making the same |
| US20020000626A1 (en) * | 1997-11-26 | 2002-01-03 | Advanced Micro Devices, Inc. | Improving field leakage by using a thin layer of nitride deposited by chemical vapor deposition |
| US6020606A (en) * | 1998-03-20 | 2000-02-01 | United Silicon Incorporated | Structure of a memory cell |
| US6130422A (en) * | 1998-06-29 | 2000-10-10 | Intel Corporation | Embedded dielectric film for quantum efficiency enhancement in a CMOS imaging device |
| JP4071372B2 (ja) * | 1998-09-18 | 2008-04-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP2000208775A (ja) * | 1999-01-18 | 2000-07-28 | Furontekku:Kk | 半導体装置とその製造方法 |
| US6150286A (en) * | 2000-01-03 | 2000-11-21 | Advanced Micro Devices, Inc. | Method of making an ultra thin silicon nitride film |
| US6482685B1 (en) * | 2001-12-31 | 2002-11-19 | Industrial Technology Research Institute | Method for fabricating a low temperature polysilicon thin film transistor incorporating multi-layer channel passivation step |
-
1999
- 1999-01-18 JP JP11009782A patent/JP2000208775A/ja active Pending
- 1999-12-20 KR KR1019990059417A patent/KR100344845B1/ko active IP Right Grant
-
2000
- 2000-01-18 US US09/484,672 patent/US6639279B1/en not_active Expired - Lifetime
-
2003
- 2003-08-20 US US10/644,712 patent/US6777354B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6777354B2 (en) | 2004-08-17 |
| US6639279B1 (en) | 2003-10-28 |
| US20040038463A1 (en) | 2004-02-26 |
| KR20000052527A (ko) | 2000-08-25 |
| JP2000208775A (ja) | 2000-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8110453B2 (en) | Low temperature thin film transistor process, device property, and device stability improvement | |
| KR100741435B1 (ko) | 필름 형성 전구체를 제어함으로써 실리콘 질화물 필름의 특성 및 균일성을 제어하는 방법 및 실리콘 질화물을 포함하는 ｔｆｔ 소자 | |
| KR100327086B1 (ko) | 박막 반도체 장치의 제조방법, 박막 반도체 장치,액정표시장치 및 전자기기 | |
| US7723781B2 (en) | Vertical thin-film transistor with enhanced gate oxide | |
| KR100283350B1 (ko) | Ｍｉｓ 박막 반도체 디바이스 | |
| US5831334A (en) | Field effect transistors comprising electrically conductive plugs having monocrystalline and polycrystalline silicon | |
| KR0143873B1 (ko) | 절연막 및 반도체장치 및 반도체 장치 제조방법 | |
| US20020192885A1 (en) | Fabrication process for thin film transistors in a display or electronic device | |
| KR100344845B1 (ko) | 반도체장치와 그 제조방법 | |
| KR101184232B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| KR0180323B1 (ko) | 박막 트랜지스터의 제조방법 | |
| US7446023B2 (en) | High-density plasma hydrogenation | |
| US6514803B1 (en) | Process for making an amorphous silicon thin film semiconductor device | |
| JP2811762B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP5199954B2 (ja) | 半導体装置の製造方法 | |
| KR100509660B1 (ko) | 피막제조방법 | |
| JPH11354441A (ja) | 半導体装置の製造方法 | |
| JP2925007B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP4387477B2 (ja) | 半導体素子の製造方法 | |
| Higashi et al. | Development of high-performance polycrystalline silicon thin-film transistors (TFTs) using defect control process technologies | |
| KR970011502B1 (ko) | 다결정실리콘 박막트랜지스터의 제조방법 | |
| JPH05291220A (ja) | 半導体装置の製造方法 | |
| JP4337554B2 (ja) | 半導体装置の製造方法 | |
| JP4337555B2 (ja) | 半導体装置の製造方法 | |
| KR100301852B1 (ko) | 박막트랜지스터제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130619 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140630 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150629 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20160630 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20190617 Year of fee payment: 18 |