KR100283350B1 - Ｍｉｓ 박막 반도체 디바이스 - Google Patents

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미야사까미쯔또시
토머스더블유.리틀
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야스카와 히데아키
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Abstract

절연 물질로 형성된 적어도 한 표면을 가진 기판상에 형성된 실리콘막을 가진 반도체 디바이스가 기술되는데, 실리콘막은 600˚C 이하의 온도에서 열처리되고, 전자 사이클로트론 공진 플라즈마 CVD 에 의해 형성된 실리콘 산화막으로 부분 코팅된다.

Description

ＭＩＳ 박막 반도체 디바이스{ＭＩＳ thin film semiconductor device}
본 발명은 액티브 매트릭스 액정 표시장치 등에 적용되는 박막 트랜지스터, 3 차원 LSI 디바이스 등과 같은 절연 기판상에 제조된 박막 반도체 디바이스와 상기 디바이스 및 실리콘막을 제조하기 위한 공정에 관한 것이다. 특히, 본 발명은 최대 약 600 ˚C 이하의 저온 처리 공정에 의해서 제조되는 박막 반도체 디바이스의 제조 공정에 관한 것이다.
최근, 액정 표시장치의 화면이 대형화되고, 화면의 해상도도 증가됨에 따라, 단순 매트릭스법에서 액티브 매트릭스법으로 액정 표시장치의 구동 방법이 변화되었고, 이에 따라 대규모 정보량이 디스플레이 가능하게 되었다. 액티브 매트릭스법에 의해 제조된 액정 표시장치는 수백만 이상의 화소를 가질 수 있으며, 각 화소에 대해 하나의 스위칭 트랜지스터를 갖는 것이 가능하다. 이러한 액정 표시장치의 기판으로서, 투명 타입의 표시 장치를 얻을 수 있는 용융된 석영 플레이트, 유리 등과 같은 투명 절연 기판이 가능하다.
그러나 표시장치의 화면의 대형화 및 가격의 저렴화를 도모하기 위해서는 절연기판으로서 저렴한 통상의 유리를 사용하는 것이 필요하다. 이러한 상황에 비추어, 저렴한 유리 기판상에서 고성능으로 액티브 매트릭스 액정 표시장치를 동작시키기 위한 박막 트랜지스터 제조 공정이 필요케 되었다.
박막 트랜지스터의 채널 반도체 층으로서, 통상 비정질 실리콘 또는 다결정 실리콘이 사용되나, 고속의 동작 속도를 갖는 다결정 실리콘은 박막 트랜지스터가 구동회로까지 일체화되는 경우 보다 유익하다.
종래 이같은 박막 트랜지스터를 제조하는 경우, 게이트 절연층을 형성하기 위하여 열산화법(thermal oxidation)이 이용되었다. 즉, 채널 실리콘 층을 형성한 후, 게이트 절연층을 형성하기 위하여 기판을 산소(O2) 초석 가스(N2O), 수증기(H2O) 등을 포함하는 산소 분위기 내로 삽입하고, 그 온도를 800 내지 약 1100˚C 까지 올려, 채널 실리콘 층을 부분적으로 산화시킨다. 한편, 저렴한 통상의 유리가 사용 가능한 최대 약 600˚C 이하의 처리 온도에서 다결정 실리콘을 이용한 박막 반도체 디바이스를 제조하기 위한 각종 공정이 시도되었다. 채널 반도체 층이 감압 기상 화학 증착법 (LPCVD)에 의해 준비되는 증착 다결정 실리콘으로서 형성되는 공정에 의해 박막 반도체 디바이스는 형성되며, 게이트 절연막은 전자 사이클로트론 공진 플라즈마 CVD (ECR-PECVD)에 의해 형성되고, 또한 예를 들어, 수소 플라즈마 조사에 의해 수소 플라즈마 처리된다. 또한, 비정질 실리콘 박막이 채널 실리콘 층에 증착되는 공정에 의해 형성되며, 600˚C 에서 약 24 시간 동안 열처리 된 다음, 게이트 절연막이 비정질의 상압 기상 화학 증착법(APCVD)에 의해 형성되어 수소 플라즈마 처리된다(일본국 저널 응용, 물리학, 30L84, 1991).
그러나 전술한 종래 기술의 공정은 여러 문제점들이 지적되었다. 우선, 열산화법에 의한 SiO2의 형성과 관련한 문제점은 산화막의 형성이 800˚C 이상의 고온에서의 열처리를 포함하기 때문에, 산화막 아래의 기판과 박막층의 내열이다. 예를 들면, 대형화면 액정 표시장치용 스위칭 트랜지스터의 제조에 있어서, 고가의 용융된 석영 이외에는 어느 것도 고온을 견딜 수 없다. 또한, 3 차원 LSI 디바이스에 있어서, 이러한 열산화법은 실용적이지 못한데, 그 이유는 하부층 트랜지스터들이 고온에 의해서 손상되기 때문이다.
다음, 채널 반도체층이 증착 다결정 실리콘으로서 LPCVD 에 의해 형성되고, 게이트 절연막이 ECR-PECVD 에 의해 형성되어 추가 수소 플라즈마 처리되는 공정과 관련한 문제점은, 최종의 박막 반도체가 박막 반도체 디바이스로서는 불충분한 4-5cm2/v.sec 의 낮은 이동도를 갖는다는 점이다. 박막 반도체 디바이스의 특성 개선을 위해 행해진 이러한 수소 플라즈마 처리는 박막 반도체 디바이스의 각종 박막들 부분을 에칭시켜 다수의 박막 반도체 디바이스의 일부가 파괴되는 결과를 가져온다. 비정질 실리콘 박막이 채널 반도체층으로서 증착되고 약 600˚C 에서 열처리된 다음 APCVD 에 의해 게이트 절연막을 형성하고, 수소 플라즈마 조사 또는 다른 것에 의해 수소 플라즈마 처리되는 공정의 문제점은 최종의 박막 반도체 디바이스가 약 1012의 높은 인터페이스(계면) 트랩(포획) 레벨을 가지며, 박막 반도체 디바이스에 대해서 불충분한 공핍형 반도체 디바이스 특성을 보인다는 것이다. 또한 이전 공정에서 수소 플라즈마 처리가 내포하고 있는 것과 같은 문제점이 여전히 해결되지 않고 있는데, 그 결과 박막 반도체 디바이스를 대면적에서 균일하고 안정적으로 제조 불가능하다.
이를 감안하여 높은 이동도를 가지며, 한편으론 클린 MOS 인터페이스와 낮은 인터페이스 트랩 레벨을 가지며, 공핍을 나타내지 않는 박막 반도체 디바이스와 대면적에서 균일하고 안정한 이점을 가진 박막 반도체 디바이스를 제조 가능하며, 이러한 박막 반도체 디바이스의 제조 단계들에서 수소 플라즈마 처리 공정이 필요 없는 프로세스가 기대되었다.
도 1a 내지 도 1e는 각 제조 단계에서의 본 발명의 실시예에 따른 실리콘 박막 반도체 디바이스의 단면도.
도 2는 본 발명의 실시예로 사용된 전자 사이클로트론 공진 플라즈마 CVD 디바이스의 개략도.
도 3은 본 발명에 따른 실리콘 박막 반도체 디바이스의 전압-전류 특성도.
도 4는 본 발명에 따른 실리콘 박막 반도체 디바이스의 박막 두께 대 온/오프 전류 비의 특성도.
도 5a 내지 도 5c는 각 제조 단계에서 본 발명의 실시예에 따른 실리콘 박막 반도체 디바이스의 단면도.
도 6은 본 발명에 따른 박막 반도체 디바이스의 게이트 전압 대 소스-드레인 전류 특성도.
도 7a 내지 도 7d는 각 제조 단계에서 본 발명의 일실시예에 따른 실리콘 박막 반도체 디바이스의 단면도.
도 8a 도 8f는 각 제조 단계에서 본 발명의 일실시예에 따른 실리콘 박막 반도체 디바이스의 단면도.
도 9는 본 발명에 따른 실리콘 박막 반도체 디바이스의 전압-전류 특성도.
도 10a 내지 도 10d는 각 제조 단계에서의 본 발명의 일실시예에 따른 실리콘 박막 반도체 디바이스의 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
101 : 기판 102 : 실리콘 산화막
103, 104 : 실리콘 박막 105 : 채널 실리콘 박막
106 : SiO2막 201 : 도파관
202 : 반응실 203 : 가스 공급관
204 : 코일 205 : 기판
본 발명은 전술한 종래 기술의 단점을 감안하여 제조되었으며, 본 발명의 목적은 저온 처리의 최대 처리 온도가 약 600˚C 이하의 저온 처리에 의해 제조되며, 양호한 반도체 특성을 가지는 반도체 디바이스를 포함하는 MIS 박막 반도체 디바이스와 대면적에서 균일하고 안정하게 박막 반도체 디바이스를 제조하기 위한 공정을 제공하는 것이다.
본 발명의 다른 목적은 절연 물질로 형성된 적어도 한 표면을 가진 기판상에 기층막을 형성하고, 상기 기판상에 형성된 실리콘막을 포함하는 반도체 디바이스를 제공하는 것이며, 상기 실리콘막은 600˚C 이하의 온도에서 열처리되고 전자 사이클로트론 공진 플라즈마 CVD 에 의해 형성된 실리콘 산화막으로 부분적으로 코팅된다.
본 발명의 또 다른 목적은 절연물질, 소스 영역 드레인 영역으로 형성된 적어도 한 표면을 가진 기판의 한면상에 형성된 채널 영역과 게이트 절연층을 개재해서 채널 영역과 대향하는 게이트 전극을 포함하는 MIS 전계 효과 트랜지스터의 반도체 디바이스를 제조하기 위한 공정을 제공하는 것으로, 반도체 디바이스는 게이트 절연층을 개재해서 게이트 전극상에 중첩되지 않는 소스 및 게이트중 최소 어느 하나를 가지며, 상기 공정은 채널 실리콘 막 반도체층을 구성하는 실리콘막을 형성하는 단계와, 소스와 드레인 영역을 형성하는 단계와, 채널 영역 및 그 위에 형성된 소스 및 드레인 영역을 가진 기판을 600˚C 이하의 온도에서 열처리하는 단계를 포함한다.
이후, 본 발명의 보다 더 상세한 설명을 하기 위해 첨부된 도면을 참조하여 상세히 설명하기로 한다.
또한, 본 발명의 응용 가능한 범위는 이후 주어진 상세한 설명으로부터 분명하게 될 것이다. 그러나, 상세한 설명 및 특정 실시예와 본 발명의 바람직한 실시예는 예증일 뿐이며, 이에 제한되는 것은 아니다. 본 발명이 속하는 기술분야의 숙련가라면 본 발명의 사상 및 범위내에서 각종 변화 및 수정이 가능함을 인지할 것이다.
실시예 1
본 발명의 실시예들은 첨부된 도면과 관련하여 설명될 것이나, 본 발명은 이 실시예들에 한정되지는 않는다.
도 1a 내지 도 1e는 본 발명의 실시예 1 에 따른 자기 비정합형 스태거 구조의 MIS 전계 효과 트랜지스터로 구성된 실리콘 박막 트랜지스터 디바이스를 제조하는 단계를 도시한 단면도이다.
실시예 1 에서, 기판(101)은 235mm 스퀘어의 용융된 석영 유리이다. 그러나 이 기판은 600˚C 의 처리 최고 온도를 견딜 수 있는 종류 및 크기의 물질이면 가능하다. 예를 들면, 통상의 유리 기판 이외에, 실리콘 웨이퍼 등의 반도체 기판 및 이들을 가공한 LSI, 3 차원 LSI 또는 실리콘 카바이드, 알루미나, 알루미늄 질화물 등의 세라믹 기판 등도 사용 가능하다.
기판(101)은 메틸 에틸 케톤, 메틸이소부틸 케톤, 사이클로헥산 등과 같은 유기 용제에 초음파 세척을 위해 담궈졌다. 세척 후, 질소내에서 또는 감압하에 기판이 건조된 다음, 에타놀에 의해 초음파 세척되고, 질소 버블된 순수(nitrogen-bubbled pure water)로 세척되었다. 이어서, 비등하는 농도 60% 질산에서 5 분간 기판(101)이 담궈진 다음, 질소 버블된 순수(nitrogen-bubbled pure water)에서 세척되었다. 기판(101)이 산에 의해 부식되는 금속인 경우, 질산에 의한 세척은 불필요하다. 이러한 강산 세척은 질산 이외에 유황산 또는 다른 산을 사용할 수 있다.
이같이 준비된 석영 기판상에 보호 기층막으로서 실리콘 산화막(SiO2)(102)은 상압 기상 화학 증착법(APCVD)에 의해 2000Å의 두께로 증착된다. 상기한 각종 물질이 기판(101)으로 사용되는 경우, 실리콘 산화막(102)은 나중에 그 위에 증착될 실리콘 박막의 막의 품질과 형성될 박막 트랜지스터의 성능을 안정화하는데 필요하다. 기판이 통상적인 유리인 경우, 유리에 함유된 나트륨등의 유동성 이온이 트랜지스터 영역내로 확산 및 침입하는 것을 방지하는 기능을 하거나, 기판(101)이 세라믹판인 경우, 실리콘 산화막(102)은 세라믹 기판에 함유된 소결 보조 물질이 트랜지스터 영역내로 확산 및 침입하는 것을 방지하는 기능을 한다. 기판(101)이 금속판인 경우, 절연을 확실하게 하기 위해 실리콘 산화막(102)이 필요하다. 3 차원 LSI 에 있어서, 실리콘 산화막(102)은 트랜지스터간 또는 라인간 층간 절연막에 대응한다. 실리콘 산화막(102)을 증착하는데 있어서, 기판 온도는 300˚C 로 유지되었고, 20% 의 질소로 희석된 600SCCM 의 실란이 APCVD 에 의해 SiO2막을 증착하기 위하여 840SCCM 의 산소와 함께 사용되었다. SiO2막의 증착 속도는 3.9Å/sec 이였다.
이어서 도우너 또는 억셉터와 같은 도펀트를 포함하는 실리콘 박막(103)은 저압 CVD 에 의해 증착되었다. 실시예 1 은 n-트랜지스터를 제조하기 위한 것이므로, 도펀트로서 인이 선택되었고, 인을 대신하여 5 족 및 6 족의 원소가 n-트랜지스터용 도펀트 원소로서 첨가될 수 있고, 그리고 2 족과 3 족의 상이한 원소 또는 붕소가 P-트랜지스터 도펀트 원소로서 첨가될 수 있다. 이러한 도펀트 첨가 실리콘 박막(103)은 소스 및 드레인 영역이 형성되는 부분이며, 실시예 1 에서 사용된 바와 같이 CVD 이외에, 도펀트를 함유하지 않는 진성 실리콘막이 우선 형성되는 기술에 의해서 실리콘 박막이 형성된 다음, 기상 또는 액상 상태에서의 확산에 의해서, 즉 이온화 도펀트가 진성 실리콘 박막(103)내에 주입되는 기술, 또는 다른 기술에 의해서 진성 실리콘 박막(103)과 접촉하여 진성 실리콘 박막에 첨가된다. 진성 실리콘 박막(103)이 우선 형성된 다음에, 진성 실리콘 박막(103)의 필요한 부분에 도펀트가 첨가될 수 있도록 확산 또는 이온 주입에 의해 진성 실리콘 박막(103)에 도펀트가 첨가된다. 따라서 게이트 전극 단자, 소스 단자 및 드레인 단자를 가진 자기 정렬된 자기 정합형 트랜지스터가 제조 가능하다. 또한 필요 부분에 대응하는 도펀트 농도를 가변함으로써 필요 부분을 통해 전류가 흐르도록 진성 실리콘 박막(103)의 전류 밀도 및 비저항을 변경하는 것이 가능하다.
실시예 1 에서, 도펀트로서 인이 사용되었기 때문에, 포스핀(PH3) 및 실란의 혼합 가스는 1500Å 두께로 도핑된 실리콘 박막(103)을 증착하기 위해 사용되었다.
실시예 1 에서, 실리콘 박막(103)은 200SCCM의 모노실란, 99.5% 헬륨과 0.5% 인의 6SCCM의 헬륨-인 혼합가스, 100SCCM의 헬륨을 600˚C 의 증착 온도에서 184.5 의 용적을 갖는 저압 CVD 로(furnace) 및 100 mtorr 의 로(furnace) 내압내로 흐르게 함으로써 증착되었다. 이때의 증착 속도는 29.6˚C/min 였으며, 증착 직후의 시트 저항은 2025Ω/스퀘어였다.
계속해서, 실리콘 박막상에 레지스트가 형성되었고, 실리콘 박막(103)은 탄소 테트라불화물(CF4)과 산소(O2)의 혼합 플라즈마로 패턴화되었고, 소스 및 드레인 영역이 형성되었다(도 1a). 다음에 이같이 제조된 기판은 잔류 레지스트를 제거하기 위하여 5 분간 비등하는 질산에 담궈진 다음 소스 및 드레인 영역의 표면상에서 자연 산화막을 제거하기 위하여 20 초간 1.67% 수소 불화산에 담궈졌다. 그 다음 바로 채널 영역의 실리콘 박막은 저압 CVD 에 의해 증착되었다.
이때, 저압 CVD 반응로의 용적은 184.51 이었고, 기판은 반응로 중앙부근에 수평으로 놓여졌다. 헬륨, 질소, 아르곤, 수소 등과 같은 천연 원료 가스 및 희석 가스는 반응로의 하부로부터 필요에 따라 공급되어 반응로의 상부로부터 배기되었다. 석영의 반응로 외측에는 3 개의 분리 영역을 가진 히터가 놓여져 있어, 소요 온도의 균열대(iso thermal zone)가 세 영역을 별개로 조절함으로써 반응로의 중심 부근에 형성될 수 있었다. 이러한 균열대는 약 350mm 높이로 펼쳐졌으며, 이러한 범위의 온도 차이는 그 온도가 600˚C 로 설정될 때 0.2˚C 내에 있었다. 기판이 10mm 간격으로 적재될 때, 기판의 35 시트가 다뤄질 수 있었다. 실시예 1 에서, 기판의 17 시트는 20mm 간격의 균열대에서 적재되었다.
배기는 로터리 펌프와 형성기에 직결된 기계적 부스터 펌프에 의해 행해졌고, 반응로내의 압력은 캐패시턴스(MKS 사의 바라트론 마노미터에 의해)로 측정되었으며, 그 측정값은 각종 가스에 종속하지 않는다. 반응로가 폐쇄된 가스 공급 밸브를 가진 두 펌프에 의해 550˚C 에서 고갈되며, 반응로 내압은 0 mtorr 이었고, 배경 진공도는 최악의 경우 약 10-4torr 이하 이였다.
다음에 소스 및 드레인 영역을 가진 기판이 그 위에 형성되었고, 이 두영역의 기판상에 자연 산화막이 제거된 기판은 저압 CVD 반응로 내부로 삽입되었다. 기판 삽입시 반응로 내부 온도는 395 내지 약 400˚C 를 유지하였다. 이러한 온도에서는 소스 및 드레인 영역상에서 자연 산화막의 형성이 최소화되었다. 가능한 한 낮게 반응로 내부온도를 유지하는 것이 바람직하다. 예를 들어 반응로 내부 온도를 실온으로 유지하는 것이 가능하나, 반응로 내부 온도를 증착 온도까지 올리고, 그리고 증착 온도를 증착후 실온으로 복귀하기 위하여 몇 시간을 초과하는 시간이 필요하다. 기판을 반응로내에 삽입할 때, 약 4-10SLM의 질소가 이 반응로 내부를 불활성 분위기로 유지하면서 반응내에 흐르게 되었다. 약 6-20SLM의 질소막이 반응로의 입구 부근에 형성되어, 기판 삽입시 공기의 유입이 최소로 유지되었다. 공기 또는 산소의 수분이 반응실에 유입한다면, 반응로의 내벽의 Si 층상에 흡수되거나 Si 와 반응하여 로에 존재하게 된다. 채널 영역의 실리콘막이 증착될 때, 습기 또는 산소는 증착된 실리콘막의 막품질의 저하를 초래하는 가스로서 배출될 것이다.
기판 삽입후, 고갈 및 누설 테스트가 행해졌다. 누설 테스트에서, 반응로 내압의 변화를 체크하기 위하여 폐쇄된 반응로와 교통하는 모든 밸브와 반응로는 완벽하게 격리되었다. 실시예 1 에서, 반응로 내압은 400˚C 의 반응로 내부 온도에서 2 분 격리후 1mtorr 이하로 되었다. 누설 테스트로 이상이 없음을 확인한 후, 반응로 내부 온도는 400˚C 에서 증착 온도로 올려졌다. 실시예 1 에서, 채널 영역의 실리콘 박막은 550˚C 에서 증착되었고, 반응로 내부 온도를 올리기 위하여 1 시간이 소요되었다. 로내부 온도가 550˚C 의 증착 온도에 이르기 위해서는 약 35 분이 소요되지만, 최단 한시간 또는 그이상의 온도 상승 주기는 로벽으로부터 가스를 방출하기 위한 것이면 바람직하다. 이러한 온도상승 주기동안, 최소 99.995% 또는 그이상 순도의 여분의 가스 또는 불활성 가스를 흐르게 하기 위하여 두개의 펌프가 동작 상태에 있게 된다. 불활성 또는 과잉 가스는 수소, 헬륨, 질소, 네온, 아르곤, 크세논, 크립톤 등과 같은 순수 가스이거나 이들의 혼합 가스일 수 있다. 실시예 1 에서, 99.9999% 또는 그이상 순도의 헬륨의 350SCCM의 헬륨을 계속해서 흐르게 하였고, 반응로 내압은 80.7±1.2mtorr 이었다.
반응로 내부 온도가 증착 온도에 도달한 후 필요한 양의 실란과 천연 가스 또는 실란과 희석 가스의 혼합 가스가 반응로 내로 도입되어 실리콘 박막(104)을 증착하였다. 희석 가스로서, 온도상승 주기동안 흐르게 되는 동일한 조성의 가스가 사용 가능하며, 각 가스가 99.999% 또는 그이상의 순도를 가지는 것이 바람직하다. 실시예 1 에서, 희석 가스 대신에 99.999% 또는 그이상의 순도의 100SCCM을 흐르게 하여 실리콘 박막(104)을 증착하였다. 이때, 반응로 내압은 반응로 및 기계적인 부스터 펌프사이에 놓인 콘덕턴스 밸브를 조절함으로써 398.6±1.9mtorr 로 유지되었다. 실시예 1 에서, 채널 영역의 실리콘 박막(104)은 21.2Å/min 의 증착 속도에서 248Å 의 두께로 증착되었다.
실시예 1 에서, 실리콘 박막(104)의 증착은 천연 원료 가스로서 모노실란을 사용한 LPCVD 에 의해 행해졌다. LPCVD 대신에 플라즈마 CVD, APCVD, 스퍼터링 등이 사용 가능하다. 천연원료 가스는 모노실란 가스에 제한되지 않으며, 디실란, 트리실란 또는 다이크로실란 등과 같은 고차의 실란이 사용 가능하다. 또한 전술한 원료의 각종 조합을 이용한 전술한 각종 CVD 에 의해 실리콘 박막을 증착하는 것이 가능하다.
계속해서 이같이 준비된 기판은 실리콘 박막(104)의 결정성을 개선하기 위하여 그리고 결정 그레인(crystal grain)을 증대하기 위하여 열처리되었다. 열처리로(heat-treating furnace)는 수직로이며, 이 로(furnace)는 통상 400˚C 를 유지하였다. 99.999% 또는 그이상의 순도의 질소 가스의 20SLM 은 불활성 분위기로 열처리로의 내부를 유지하도록 흐름을 유지하였다. 실온과 온도 평형에 도달한 기판은 400˚C 의 수직 열처리로에 17 분간 삽입되었다. 열처리로의 내부는 기판삽입 후, 30분 동안 400℃에서 유지되었고, 열처리로의 내부온도가 기판의 위치와는 무관하게 열처리로의 내부에 걸쳐 전체적으로 균일하게 400˚C 에 도달한 후, 로의 내부 온도는 600˚C 까지 올려졌다. 로내부 온도를 400˚C 에서 30 분간 유지시킴으로써 기판은 열처리로에서 기판의 위치와 무관하게 그 어느 곳에서 동일한 열 이력을 가진다. 이것이 실리콘 박막의 결정화를 균일하게 행하게 한다. 20SLM 의 질소가 열처리로에서 계속해서 흐르게 되며, 400˚C 에서 가소성하여 열처리로의 용적이 약 176 리터인 내부는 질소 분위기로 완전히 치환되었다. 400˚C 에서 600˚C 로 온도 증가가 약 1 시간에 걸쳐 수행되었고, 600˚C에서 열평형이 얻어졌고, 7 시간 이상의 열처리에 의해 실리콘 박막이 결정화되었다. 실시예 1 에서, 온도가 600˚C 에 도달한 후, 23 시간동안 열처리가 행해졌다.
이같이 준비된 실리콘 박막은 레지스트를 이용하여 패턴화되었고, 탄소테트라불화물(CF4) 및 산소(O2)의 혼합 플라즈마로 에칭되어, 채널 실리콘 박막(105)이 형성되었다 (도 1c). 실시예 1에서 형성된 실리콘 박막은 CF4및 O2의 비가 50SCCM : 100SCCM 인 15Pa 의 진공 플라즈마 방전으로 그의 출력이 700W시의 에칭에서는 2.1Å/sec 에칭 속도를 가졌다.
다음, 이 기판은 비등하는 60% 농도의 질산으로 세척된 다음 소스와 드레인 영역 및 채널 실리콘 박막(105)상의 자연 산화막을 제거하기 위하여 20 초간 1.67% 수소불화산 수용액에 담궈졌다. 세척된 실리콘 표면이 노출된 직후, 게이트 절연막으로서 SiO2막(106)이 전자 사이클로트론 공진 플라즈마 CVD 디바이스(ECR-PECVD 디바이스)에 의해 증착되었다(도 1d). 도 2는 실시예 1 에서 사용된 ECR-PECVD 디바이스의 개략도이다. 게이트 절연막을 증착하는데 있어서, 2.45GHz 마이크로파가 도파관(201)을 통해 반응실(202)내에 유도되어 가스 공급관(203)을 통해 플라즈마내로 공급된 100SCCM 의 산소가 형성되었다. 이때, 마이크로파의 출력은 2250W 이었고, 875 가우스 자계가 플라즈마내 전자가 ECR 조건을 만족하도록 반응실(202)의 외부 주위에 배열된 외측코일(204)에 의해서 반응실(202)내의 산소 플라즈마에 가해졌다. 이러한 산소 플라즈마는 산소 플라즈마에 수직한 위치에 있는 기판(205)을 10 초간 조사하기 위하여 전술한 자계에 의해 챔버로부터 추출되었다. 기판(205) 전체를 100˚C 로 유지하기 위하여 기판(205) 뒤에 히터(206)가 놓여졌다. 이때 반응실 내압은 1.85 mtorr 이었다. 또 다른 가스 공급관(207)이 산소 플라즈마 추출 개구 바로 뒤에 놓여졌다. 산소 플라즈마가 10 초내에 안정하게 된 후, 99.999% 의 60SCCM 또는 고 순도 실란이 산소 플라즈마내에 혼합되었다. 이같이 준비된 산소/실란 플라즈마는 30 초간 기판에 조사되었고, 게이트 절연층으로서 SiO2막은 1500Å 두께로 증착되었다(도 1d). 이때의 반응실 내압은 2.35mtorr 이었다.
다음, 스퍼터링에 의해 크롬이 1500Å의 두께로 증착되었고, 패터닝에 의해 게이트 전극(107)이 형성되었다. 이때의 시트 저항은 1.356±0.047Ω/스퀘어였다. 실시예 1 에서, 크롬이 게이트 전극의 물질로 사용되었으나, 크롬외의 다른 전도 물질이 사용가능하며 게이트 전극을 형성하기 위한 기술이 스퍼터링에 제한되지 않으며 증발, CVD 등에 의해 형성될 수 있다. 다음에 층간 절연막(108)용 SiO2막은 APCVD 에 의해 5000Å의 두께로 증착되었다. 이러한 증착은 증착 시간을 제외하고 보호기층 SiO2막과 동일한 증착 조건으로 행해졌다. 층간 절연막을 형성한 다음에, 접촉홀이 개방되어 소스 및 드레인 전극(109)이 스퍼터링에 의해 형성되어 트랜지스터가 완성되었다(도 1e). 실시예 1 에서, 소스 및 드레인 전극으로서, 스퍼터링에 의해 알루미늄이 8000Å의 두께로 증착되었다. 이때 증착된 알루미늄막의 시트 저항은 42.48±2.02mΩ/스퀘어이었다.
이같이 제조된 박막 트랜지스터의 Vgs-Ids선특성 곡선이 도 3의 3-a 로 도시된다. 소스-드레인 전류 Ids는 25˚C 에서 소스-드레인 전압 Vds= 4V로 측정되었다. 트랜지스터의 크기는 채널길이 L = 10μm, 폭 W = 10μm 이었다. 트랜지스터의 온상태 전류는 Vds= 4V, Vgs= 10V, I ON = 4.65±0.39μA 일 때 235mm-스퀘어 기판의 4 개의 모서리와 중심에서 5 개의 트랜지스터에 대해서 측정되었다. 이처럼 I ON = 4.65±0.39μA 의 양호한 특성을 가진 박막 반도체 디바이스가 얻어졌다. 트랜지스터의 포화전류 영역에서의 트랩 밀도 Nt와 전계 효과 이동도 μo 는 μo = 25.85±0.96cm2/v.sec 이고, Nt= (6.81±0.15) x 10111/cm2이었다(Nt와 전계 효과 이동도 μo 에 대해서는 J.Levinson 등의, 1982년 발간된 J. Appl. Phys, 53, 1193을 참조). 종래 기술 공정의 한 실시예에 따라 제조된 박막 반도체 트랜지스터의 트랜지스터 특성이 도 3에서 3-b 로 도시된다. 이 박막 반도체 트랜지스터는 채널 실리콘 박막이 저압 CVD 에 의해 600˚C 에서 증착되었고, 24 시간 열처리되지 않는다는 점을 제외하고는 본 발명의 실시예 1 에 따른 공정과 동일하게 제조되었다. 저압 CVD 에 의해 채널 실리콘 박막을 증착하기 위한 반응기는 본 발명의 실시예 1 에서 사용된 것과 동일하다. 천연 원료 가스와 같이 12.5SCCM 의 모노실란이 공급되었고, 반응로 내압이 9.0mtorr 이었고, 증착 속도는 11.75Å/min 이었고, 막두께는 256Å 이었다. 종래 기술 공정의 한 실시예에 따라 제조된 이러한 TFT 는 Ids= 0.91±0.12μA 의 온상태 전류, μo = 4.75±0.20cm2의 전계 이동도, Nt= (5.18±0.13) x 10111/cm2의 트랩 밀도를 가진다. 또 다른 박막 반도체 디바이스가 채널 실리콘 박막이 12.5SCCM 의 모노실란을 이용하여 600˚C 에서 저압 CVD 로 증착되었고, 게이트 절연막은 본 발명의 실시예와 동일 기술로 증착되었으며 ECR-PECVD 디바이스에 의해 수소 플라즈마 처리되는 점을 제외하고는 본 발명의 실시예 1 에 따른 공정과 동일하게 제조되었다. 이는 수소 플라즈마 처리를 포함하는 종래 기술 공정의 한 실시예이다. 수소 플라즈마 처리는 도 2의 ECR-PECVD 디바이스의 챔버는 ECR-PECVD 디바이스에 의해 게이트 절연막 형성 다음 고갈된 후 행해졌으며, 다음에 기판(205)의 온도는 히터(206)에 의해 한 시간내에 300˚C 까지 올려졌다. 99.9999% 의 125SCCM 또는 고순도 수소가 가스 공급관(203)을 통해 반응실(202)내에 공급되어 수소 플라즈마를 형성하였다. 마이크로파 출력은 2000W 이었고, 반응실 내압은 2.63mtorr 이었다. 수소 플라즈마는 30 분간 조사되었다. 이같이 제조된 박막 반도체 디바이스의 TFT 특성이 측정되었다. 온 상태 전류 Ids= 0.96±0.13μA, 전계 효과 이동도 μo = 4.68±0.22cm2/v.sec, 트랩 밀도 Nt= (5.12±0.13) x 10111/cm2이었다. 이것은 채널 실리콘막이 수소 플라즈마 처리를 이용하는 것과는 무관하게 저압 CVD 에 의해 600˚C 에서 증착되는 종래 기술의 공정과 비교되며, 본 발명은 전계 효과 이동도를 5 배 개선함으로써 트랜지스터의 특성을 현저히 개선하였다.
다음, 본 발명을 종래 기술 공정의 또 다른 실시예와 비교하여 설명하기로 한다. 즉, 종래 기술 공정의 또다른 실시예에 있어서, 본 발명의 실시예 1 에서와 같이 동일 기술로 채널 실리콘 박막이 형성되나, 종래 공정의 또다른 실시예중 하나에 있어서, 게이트 절연막은 APCVD 로 증착되었고, 다른 실시예에 있어서, 게이트 절연막은 APCVD 로 증착된 다음, 수소 플라즈마 처리되었다. 이처럼 본 발명이 종래 기술 공정보다 훨씬 우수함을 알 수 있을 것이다. 박막 반도체 디바이스를 APCVD 에 의해 게이트 절연막을 증착하여 제조한 또 다른 실시예중 하나에 따른 공정은, 게이트 절연막을 APCVD 에 의해 1500Å 의 두께로 증착되는 것을 제외하곤 본 발명의 실시예 1 에 따른 공정과 동일하다. APCVD 에 있어서, 기판 온도를 300˚C 로 유지하고 20% 실란 성분 질소와 실란의 300 SCCM 혼합 가스 , 420SCCM의 산소, 약 140SLM의 희석 질소를 공급하여 SiO2막이 증착되었다. 증착 속도는 1.85Å/sec 이었다. 도 3의 3-c에는 이같이 제조된 박막 반도체 디바이스의 트랜지스터 특성이 도시되고 있다. 이 트랜지스터의 온상태 전류 I ON = 1.49±0.05μA 이었고, 전계 이동도 μo = 24.60±0.72cm2/v.sec 이었고, 트랩 밀도 Nt= (9.20±0.15) x 10111/cm2이었다. 종래 기술과 본 발명을 비교하여 보면, 본 발명에 의하면 현저히 감소된 트랩 전위를 가지며 게이트 전압 0V 부근에서 급격히 상승하는 매우 양호한 박막 반도체 디바이스가 제조 가능하다. 게이트 절연막이 APCVD 에 의해 증착되는 종래 기술에 있어서, 전계 이동도는 본 발명에서와 같이 높이 상승되나, 소스-드레인 전류의 최소치는 약 -11V 이고 트랩 밀도가 높아 상승 기울기가 둔감하게 된다. 이같은 박막 반도체는 실용적이지 못하다. 도 3의 3-d에는 종래 기술의 또 다른 실시예가 도시되고 있다. 이 실시예에서, 채널 실리콘 박막은 본 발명의 실시예 1 에서와 같이 동일 공정으로 증착되나, 게이트 절연막은 APCVD 에 의해 증착된 다음 수소 플라즈마 처리되었다. 게이트 절연막은 전술한 바와 같이 동일 조건으로 증착된 다음 전술한 조건과 동일하게 수소 플라즈마 조사되었다. 다른 사항들에 있어서는, 본 발명의 실시예 1 에서와 같이 동일 공정으로 박막 반도체 디바이스가 제조되었다. 이같이 제조된 박막 반도체 디바이스의 트랜지스터 특성이 도 3의 3-d 로 도시된다. 그의 온상태 전류 Ids=2.91±0.30μA, 전계 이동도 μo=24.51±0.67cm2/v.sec, 트랩 밀도 Nt= (7.94±0.15) x 10111/cm2이었다. 수소 플라즈마 처리를 이용한 종래 기술과 비교하여, 본 발명은 모든 파라미터에서 양호한 특성을 나타낸다. 수소 플라즈마를 이용한 종래 기술로 제조된 트랜지스터에 있어서, 5 개의 측정 트랜지스터중 하나는 약 +2V 의 임계 전압 편차 Vth를 가진다. 이 트랜지스터 값은 상기의 파라미터 및 표준 편차값의 평균치에 포함되지 않는다. 즉, 수소 플라즈마 처리를 포함하는 종래 기술은 수소 플라즈마 처리를 포함하지 않는 종래 기술과 비교하여 트랜지스터 특성을 개선하나, 대 면적에서 동질의 트랜지스터를 제조하는 것은 어렵다. 또한, 박막 트랜지스터를 제조하기 위하여 수소화 처리가 적용될 때, 편차는 더욱 커지며, 이러한 수소화 처리에 의해서는 안정한 디바이스를 대량 생산할 수 없다. 특히, 소스 및 드레인 전류가 최소로 되는 임계 전압 Vths과 게이트 전압이 가변하여 정합한다. 이와는 대조적으로 본 발명은 편차의 원인인 수소 플라즈마 처리가 생략 가능하며, 대규모 영역에서 우수한 동질의 트랜지스터를 제조할 수 있다.
실시예 2
실시예 2 에서, 채널영역(도 1의 104)용 실리콘 박막에 대한 증착시간이 실리콘 박막(104)의 증착 두께를 바꾸기 위하여 변화된다는 점을 제외하고 실시예 1 와 동일 공정에 의해서 박막 반도체 디바이스가 제조되었다. 이 실시예 2 에서, 실리콘 박막(104)은 여섯개의 서로 다른 두께 190Å, 280Å, 515Å, 1000Å, 1100Å 및 1645Å 로 증착되었고, 다른 실리콘 박막(104)을 가진 박막 반도체 디바이스가 제조되었다. 도 4는 채널 실리콘 막의 막 두께에 관하여 이들 박막 반도체 디바이스의 오프-상태 전류 대 온-상태 전류의 비를 도시한다. 도 4에 도시된 바와 같이, 온-상태 전류 대 오프-상태 전류의 비는 채널 실리콘 막 반도체층의 두께가 500Å 과 같거나 그것보다 작을 때 7 자리 이상까지 급격하게 좋아지며, 박막 반도체 디바이스는 양호한 특성을 갖게되었다.
실시예 3.
실시예 3 에서, 소스 영역 및 드레인 영역중 최소한 하나가 게이트 절연막을 개재해서 게이트 전극상에서 중첩되지 않는 구조의 박막 반도체 디바이스(오프셋 박막 반도체 디바이스)가 실시예 1 과 동일 공정에 의해 제조되었다. 실시예 3 에서, 도 5a에 도시된 스태거형 박막 반도체 디바이스가 매우 정확한 정렬에 의해 오프셋형 박막 반도체 디바이스로서 제조되었다. 상기와 다른 구조의 오프셋형 박막 반도체 디바이스를 제조하는 것도 가능하다. 예컨대, 소스 및 드레인 영역(503)이 도펀트 이온을 마스크로서 게이트 전극(504)을 가진 고유 실리콘 박막안에 주입함으로써 형성되는 도 5b에 도시된 구조, 및 마스크 물질(506)을 사용하여 형성된 소스 및 드레인 영역 (567)을 가진 도 5c에 도시된 역 스태거형 박막 반도체 디바이스를 제조하는 것이 가능하다.
실시예 3 에 있어서, 오프셋형 박막 반도체 디바이스는 75mm 직경의 용융 석영 유리로 기판이 제공된다는 점을 제외하곤 실시예 1 에서와 같은 공정에 의해 제조되었다. 즉, 기판이 세척되고, 기층 SiO2막이 APCVD 또는 다른 공정에 의해 증착되었고, 인이 첨가된 실리콘막이 소스 및 드레인 영역(501)을 형성하도록 LPCVD 에 의해 증착되고 패턴화되었다. 채널 길이 L 이 되는 소스 및 드레인 영역사이의 거리는 10.5μm 이었다. 다음에 실시예 1 에서와 같은 방식으로, 채널 영역용 실리콘 박막이 21.2Å/min 증착 속도에서 248Å의 두께로 증착되었다. 그러나 실시예 1 에서, 상기 기판은 상부 표면이 아래로 향해 있는 반응로 내에 놓여졌으며, 실시예 3 에서는, 75mm-기판이 상부 표면이 위로 향해 있는 235mm 스퀘어의 더미 석영 기판상에 설치된 반응로안에 놓여졌다. 다음에, 실시예 1 에서와 같은 공정으로, 게이트 절연막을 증착시키기 위해 열처리가 행해져서 게이트 전극(502)이 형성되었다. 이 게이트 전극은 10.0μm 폭을 가지며, 소스/드레인 거리의 중심점을 게이트 전극폭 10.0μm 의 중심점에 일치시키기 위해 매우 정확한 정렬이 행해졌다. 결과적으로, 게이트 전극 엣지 위치와 소스 영역 엣지 위치 및 드레인 영역 엣지 위치 사이의 거리(오프셋 거리)는 각각 0.25μm 이었다. 계속해서, 층간 절연막은 실시예 1 에서와 같은 방법으로 형성되었다. 접촉홀을 개방한 다음에, 배선이 알루미늄으로 형성되고, 박막 반도체 디바이스가 완성되었다. 이같이 제조된 박막 반도체 디바이스 Vgs-Ids곡선의 트랜지스터 특성중 한 실시예가 도 6의 3-a 에서 도시된다. 도 6의 6-a 에 실시예 1 에 따른 스태거형 박막 반도체 디바이스의 비자기 정합형 트랜지스터 특성이 도시된다. 도6에 도시된 바와 같이, 실시예 3 에 따른 본 발명은 네가티브 게이트 전압에서 발생하는 누설 전류를 크게 감소시킬 수 있다. 실시예 3 에 있어서, -2.5V 이하의 게이트 전압에서, 소스-드레인 전류는 실제로 0.1 pA 로 억압된다. 실시예에서 종래 기술에 의해 제조된 오프셋형-박막 반도체 디바이스의 트랜지스터 특성은 6-b 에 도시된다. 즉, 이 트랜지스터 특성은 저압 CVD 에 의해 600˚C 에서 채널 실리콘 박막을 증착하여 고정밀도로 10.5μm 의 소스-드레인 거리의 중심점을 10.0μm 의 게이트 전극 폭의 중심점과 정렬시켜 제조한 오프셋형 박막 반도체 디바이스에 의해 얻어졌다. 따라서, 특성 6-b 는 종래 기술에 의해 제조된 비자기 정합형 스태거형 박막 반도체 디바이스의 도 6의 3-b 와 바로 비교될 수 있다. 누설 전류를 약 0.1 pA 정도로 낮게 유지할 수 있지만, 종래 기술에 의해 제조된 오프셋형 박막 반도체 디바이스는 온-스테이트 상태 전류, 이동도와 같은 트랜지스터 특성이 저하된다. 예컨대, 종래 기술에 의해 제조된 오프셋형 박막 반도체 디바이스의 온-상태 전류는 비자기 비합형 박막 반도체 디바이스의 것보다 한자리 이상 낮은 Ids= 0.090±0.01μA 를 가졌다. 또한 그의 이동도는 약 30% 만큼 낮은 μo = 3.33±0.15cm2/v.sec 이었다. 이러한 이유로 인해, 종래 기술에 의해 오프셋형 박막 반도체 디바이스를 제조하는 것은 소용없는 일이다. 이와는 대조적으로, 도 6에서 6-a 에 도시된 바와 같이, 실시예 3 에 따른 본 발명은 누설 전류를 낮게 억압시키며 온-상태 전류를 높게 유지한다. 실시예 3 에서 Ids= 3.71±0.43μA 의 온-상태 전류를 얻을 수가 있으며, 이것은 비 자기 정합형 박막 반도체 디바이스의 온-상태 전류보다 열등하다. 실시예 3 에 따른 본 발명은 μo = 22.00±0.95cm2/v.sec 정도의 높은 이동도를 나타내었다.
실시예 4
실시예 3 에서, 오프셋형 박막 반도체 디바이스는 고정밀도 정렬에 의해 제조되지만, 말할 필요도 없이, 본 발명은 박막 반도체 디바이스의 다른 유형을 제조하는데 효과적이다. 도 5b는 고유 실리콘막을 증착시키고 게이트 전극을 패턴화한 후, 도펀트 이온을 첨가하므로써 제조된 오프셋형 박막 반도체 디바이스를 도시한다. 이 공정은 아래에서 설명될 것이다.
도 7a 내지 7d는 오프셋형 스태거 MIS 전계 효과 트랜지스터로 구성된 실리콘 박막 반도체 디바이스를 제조하기 위해 실시예 4 에 따른 공정을 설명하는 단면도이다. 우선, 실시예 1 에서와 같이, 기판(701)이 세척되고, SiO2막이 2000Å 두께로 기층 보호막(702)으로서 증착되었다. 그 다음 패드내에서 패턴화되는 제 1 실리콘 막(703)이 형성되었다. 실시예 4 에서, 제 1 실리콘 막은 LPCVD 에 의해 600˚C 증착 온도에서, 12.5 SCCM 실란 유입으로 1250Å 두께로 증착되었고, 이것은 또한 실시예 1 에서 채널 실리콘막을 증착시키는데 사용되었다. 그러나 LPCVD 에 의해 550˚C 증착 온도에서 실리콘막을 증착 시키는 것이 가능하며, 450˚C 증착 온도에서 원료 가스로서 디실란(Si2H6)을 증착 시키거나, 또는 PECVD 에 의해 250˚C 증착 온도에서 실리콘 막을 증착 시킬 수 있었다. 막 형성 온도가 최대 600˚C 의 처리 온도를 초과하지 않을 경우 모든 기술이 사용될 수 있다. 이어서 제 2 실리콘막(704)이 증착되었다. 제 2 실리콘 막(704)이 300Å 와 같거나 또는 그 보다 큰 두께를 가질 경우, 불순물이 첨가된 소스 및 드레인 영역의 저항값은 트랜지스터가 동작중일 때 채널 영역의 저항 값보다 훨씬 작아지며 패드로 패턴화되는 제 1 실리콘막 또는 실리콘 막(703)은 불필요해진다.
실시예 4 에서, 제 2 실리콘 막(704)은 실시예 1 에서 채널 영역용 실리콘막을 형성하기 위한 것과 동일한 기술에 의해 증착되었다. 즉, 제 2 실리콘 막(704)이 LPCVD 에 의해 21.2Å/min 증착 속도로 250Å 두께로 550˚C 에서 실란의 100SCCM 을 사용하여 증착되었다. 막형성 온도가 최대 처리온도 600˚C 를 초과하지 않을 경우, 제 1 실리콘 막 형성시와 같이 제 2 실리콘 막 형성에도 임의의 기술이 사용될 수 있다. 예컨대, 제 2 실리콘막 역시 600˚C 증착 온도, 및 9.0 mtorr 반응로 내부 압력에서 12.5SCCM의 실란을 사용하여 증착될 수 있었다. 비교적 낮은 온도에서, 원료 가스로서, 디실란, 트리실란 등과 같은 비교적 고차의 실란을 사용하여 제 2 실리콘 막을 형성하는 것이 가능하다. 따라서 제 2 실리콘막(704)이 이들 기술(도 7b)중 하나에 의해 형성되고 패턴화되었다. 그때 실시예 1 에서와 같이, 게이트 절연층(705)이 형성되었다. 즉, SiO2가 ECR-PECVD 에 의해 1500Å 두께로 증착되었다. 제 2 실리콘 막(704)이 다결정 실리콘 막인 경우, 게이트 절연막(705)이 APCVD 에 의해 형성될 수 있었다. 이어서 게이트 전극용 금속막이 형성되었다. 실시예 4 에서, 게이트 전극의 재료로서, 고 농도의 인이 첨가된 실리콘 막이 사용되었다. 이 실리콘 막은 200SCCM의 실란과, 99.5% 의 헬륨 및 0.5% 의 포스핀의 혼합가스 6SCCM 과 600˚C 의 증착온도 및 100mtorr 반응로 내부 압력에서 LPCVD 에 의해 100SCCM의 헬륨을 사용하여 3000Å 두께로 증착되었다. 형성된 직후의 실리콘 막의 시트 저항은 744Ω/스퀘어 이었다. 이어서 레지스트가 인가되어 패턴화되었다. 다음에 인이 첨가된 실리콘 막이 CF4및 O2의 혼합된 플라즈마에 의해 패턴화되었다. CF4및 O2의 비는 200 SCCM 대 200 SCCM 이고, 패턴을 위한 입사파의 전력은 700W 이었다. 이때, 인이 첨가된 실리콘 막은 게이트 전극(706)을 형성하기 위해 5 분 57 초 동안 15.4Å/sec 의 에칭 속도로 에칭되었다. 인이 첨가된 실리콘 막의 두께는 3000Å 이기 때문에 이 플라즈마 에칭은 레지스트(707)(도 7c)에대해 우측 및 좌측상에서 게이트 전극의 폭을 약 2500Å 감소시킨다. 그때 도펀트 이온은 제거되지 않고 남은 게이트 전극(706)을 형성하는데 사용된 레지스트(707)와 함께 첨가된다. 도펀트 이온으로서, 실시예 4 에서 n 박막 반도체 디바이스를 제조할 목적으로 인이 선택되었지만 다른 이온이 이 목적에 따라 사용될 수 있다. 실시예 4 에서 이온은 질량 분광 분석기없이 이온 주입 시스템에 의해 주입되었다. 원료 가스는 수소로 희석된 5% 농도의 포스핀이다. 상기 포스핀은 100kV 가속 전압에서 3x10151/cm2로 주입되었다. 따라서, 제 1 및 제 2 실리콘막이 소스 및 드레인 영역(708)내에서 부분적으로 형성되었다. 게이트 절연막을 형성하는데 사용된 레지스트(707)는 이온이 제 2 실리콘 막에 첨가되지 않고 채널 영역(709)이 형성된 약 2μm 의 두께를 가졌다(도 7c). 이 공정은 또한 오프셋형 박막 반도체 디바이스를 제조할 수 있다. 그때 게이트 전극 형성에 사용된 레지스트(707)는 제거되며, 기판은 첨가된 도펀트 이온의 활성화 및 그것의 결정성이 불충분할 경우 채널 실리콘 막(709)의 결정성 개선을 위해 23 시간 이상동안 600˚C 에서 열처리가 행해졌다. 실시예 4 에서, 열처리가 실시예 1 에서와 같이, 질소 분위기에서 3 시간동안 600˚C 에서 행해졌다. 계속해서 층간 절연막으로서 SiO2(710)가 APCVD 등에 의해 5000Å의 두께로 증착되었다. 다음에 수소가 질량 분광 분석기없이 주입 시스템에 의해 80kV 가속 전압에서 5x10151/cm2으로 주입되었다. 다음에, 접촉홀이 개방되었고, 배선(711)이 알루미늄으로 형성되어, 오프셋형 박막 반도체 디바이스가 완성되었다.
이같이 제조된 오프셋형 박막 반도체의 트랜지스터 특성이 측정된다. L=W=10μm 일 때, 온-상태 전류는 3.4μÅ 이었다. 소스-드레인 전류의 최소값은 Vgs=-3.5V 일 때 0.09 pA 이다. 오프-상태 전류는 Vgs=-10V 일때 0.28 pA 이며, 트랜지스터가 오프되었을 때 누설 전류는 낮게 억제되지만, 양호한 온-전류가 얻어질 수 있다.
실시예 3 및 4 에서 기술된 바와 같이, 소스 및 드레인 영역을 형성한 후 상기 디바이스를 열처리하므로써 높은 온 상태 전류와 작은 누설 전류를 가진 오프셋형 박막 반도체 디바이스를 제조할 수 있다. 그러나 본 발명은 오프셋형 반도체 디바이스를 제조하기 위해 실시예 3 및 4 에 따른 공정에만 제한되지는 않는다. 예컨대, 실시예 4 에 따른 오프셋형 박막 반도체 디바이스를 제조하기 위한 공정에 있어서, 폭이 게이트 전극보다 큰 레지스트가 주입용 마스크로서 사용될 수 있지만, 다른 기술이 사용될 수도 있다. 주어진 실시예에 대해, 게이트 전극으로서 금속이 사용되며, 이 금속의 표면 및 내부가 상기 게이트 전극을 얇게 하도록 산화된 후, 도펀트 이온이 첨가되고, 그에 따라 오프셋형 박막 반도체 디바이스가 제조될 수 있다. 도 5c의 리버스 스태거형 구조가 마스크(506)의 폭을 게이트 전극(505)의 폭보다 증가시키므로써 오프셋형 박막 반도체 디바이스로 제조될 수 있다. 따라서 본 발명은 오프셋형 박막 반도체 디바이스를 제공하도록 박막 반도체 디바이스를 제조하는 모든 공정을 가능케한다.
실시예 5
도 8a 내지 8f 는 MIS 전계-효과 트랜지스터로 구성된 실리콘 박막 반도체 디바이스를 제조하기 위한 단계의 단면도이다.
실시예 5 에서는 235mm 스퀘어 석영 유리가 절연 기판(801)으로 사용될 수 있다. 기판(801)의 종류 및 크기는 상기 기판(801)이 600˚C 를 견딜 수 있는 기판 또는 기판 재료라면 얼마든지 길어도 좋다. 예컨대, 실리콘 웨이퍼상에 형성된 3 차원 LSI 가 기판으로서 사용될 수 있다. 기층 SiO2막(802)은 유기 세척 및 산성 세척 처리를 받기 쉬운 석영 유리(801)의 상부 표면상에서 상압 기상 화학 증착법(PACVD) 에 의해 증착되었다. 이 SiO2막은 300˚C 기판 온도에서 120SCCM의 실란, 840SCCM의 산소 및 140SLM의 질소를 사용하여 증착되었다. 상기 증착 속도는 3.9 Å/sec 이며, 증착 시간은 8 분 33 초이었다. 그때 도우너 또는 억셉터로서 도펀트가 첨가된 실리콘 박막(803)이 저압 화학 증착법(LPCVD)에 의해 증착되었다(도 8a). 실시예 5 에서, 이 실리콘 박막(803)은, 도펀트로서 인을 사용하여, 포스핀(PH3) 0.03SCCM 과 600˚C 의 증착 온도에서 원료 가스로서 200SCCM의 실란(SiH4)을 사용하여 1500Å 의 두께로 증착되었다. 상기 증착 속도는 30 Å/min 이었고, 증착 직후의 시트 저항은 1951Ω/스퀘어 이었다. 그때 레지스트가 실리콘 박막(803) 상에 형성되었고, 이 실리콘 박막(803)은 테트라 불화물 탄소(CF4), 산소(O2), 질소(N2) 등의 혼합된 플라즈마에 의해 패턴화되었으며, 소스 및 드레인 영역(804)이 형성되었다. 상기 영역(804)의 표면상의 영역 및 자연 산화막이 제거된 직후, 비정질 실리콘 박막(805)이 LPCVD(도 8b)에 의해 증착되었다. 실시예 5 에서, 저압 CVD 디바이스에 있어서, 그것의 반응실은 184.5l 용적의 석영 유리로 만들어졌다. 반응실 외측 주위에는 세개의 분리된 영역을 가진 히터가 배열되었다. 원하는 등온 영역이 반응실의 중심 가까이에 형성될 수 있도록 상기 세 영역은 조정될 수 있다. 상기 기판은 비정질 실리콘 박막(805)을 증착시키기 위해 등온대 영역안에 수평으로 위치하게 된다. 비정질 실리콘 박막(805)의 증착을 위해, 원료 가스로서 100SCCM의 디실란(Si2H6) 및 희석 가스로서 100SCCM 의 헬륨이 사용되었다. 상기 증착 온도는 450˚C 이었다. 실시예 5 에서, 비정질 실리콘 박막(805) 형성에 사용된 저압 CVD 로의 배기가 거기에 바로 접속된 기계적 부스터 펌프 및 로터리 펌프에 의해 행해졌다. 상기 기계적 부스터 펌프와 반응로 사이에 콘덕턴스 밸브가 설치되었다. 상기 콘덕턴스 밸브는 반응실 내부 압력이 필요에 따라 조절 및 유지될 수 있도록 적절하게 개폐되었다. 실시예 5 에서 반응실 내부 압력은 비정질 실리콘 박막(805)의 증착동안 306 mtorr 로 유지되었다. 비정질 실리콘 박막(805)은 18.07Å/min 증착 속도에서 307Å 두께로 증착되었다. 이같이 증착된 비정질 실리콘 박막(805)상에 레지스트가 형성되었다. 다음에 레지스트는 테트라불화물 탄소(CF4), 산소(O2), 질소(N) 등의 혼합 플라즈마에 의해 패턴화되었다. 채널 영역이 형성되는 위치에서 비정질 실리콘 박막(805)이 제거되지 않고 남게된다.
계속해서 비등하는 60% 농도의 질산으로 기판이 세척된 다음, 상기 기판은 소스, 드레인 영역(804), 및 채널 영역이 형성되는 위치에서 잔류 지연 산화막을 제거하도록 1.67% 불화물 수소산 수용액안에 20 초동안 담궈졌다. 세척된 실리콘막이 노출될 때, 즉각적으로 산소 플라즈마(807)가 전자 사이클로트론 공진 플라즈마 CVD 디바이스(ECR-PECVD 디바이스) 에 의해 노출된 실리콘 막에 조사되었다(도 8c). 실시예 5 에서 사용된 ECR-PECVD 디바이스가 제 2 도에 도식적으로 도시된다. 산소 플라즈마는 도파관(201)을 통해 2.45GHz 마이크로파를 반응실(202)로 유도하고 가스 공급관(203)으로부터 100 SCCM의 산소를 제공하므로써 형성되었다. 상기 반응실 내압은 1.84 mtorr 이었으며, 마이크로파의 출력은 2500 W 이었다. 플라즈마 내의 전자가 ECR 조건을 만족하도록 875 가우스의 자계를 상기 산소 플라즈마에 가하기 위해 외부 코일(204)이 상기 반응실 주위에 제공되었다. 기판(205)은 상기 플라즈마에 수직으로 위치하며, 기판 온도는 히터에 의해 300˚C 로 유지되었다. 이들 조건에서, 상기 산소 플라즈마(807)는 상기 채널 영역이 형성될 위치에 남겨진 비정질 실리콘 박막(808)을 산화시키도록 8 분 20 초동안 조사되었고, 게이트 절연막의 일부분이 될 SiO2막(808)이 형성되었다. 게이트 절연층의 일부분이 될 부분아래에, 채널 영역이 될 비정질 실리콘 박막(809) 부분이 남겨졌다(도 8e).
계속해서, 진공을 유지하면서, 게이트 절연층이 될 SiO2막(810)이 증착되었다. 이 SiO2막(810)은 2250 마이크로파 출력, 300˚C 기판 온도에서 18.7 초동안 60SCCM의 실란 및 100SCCM의 산소를 사용하여 증착되었다. 반응실 압력은 2.62 mtorr 이었다. 이같이 형성된 다층막은 다중-파장 분산 일립소메트리(SOPRA 다중-파장 스펙트로일립소메트리, MOSS-ES 4G)에 의해 측정되었다. 채널 부분안에 형성될 나머지 비정질 실리콘막(809)은 205Å의 두께를 가졌으며, 상기 비정질 실리콘 막(808)의 산화에 의해 형성된 SiO2막은 120Å 을 갖는 SiO2막(810)은 1500Å 을 가졌다. 632.8nm 의 파장에서, SiO2막(808) 및 SiO2막(810)의 굴절율은 각각 1.42 및 1.40 이었다.
다음에 이같이 준비된 기판은 600˚C 전기로내로 삽입되어 48 시간동안 열처리되었다. 이때, 전기로는 불활성 대기를 유지하도록 20 1/min 에 99.999% 또는 비교적 고 순도의 질소가 공급된 상태가 되었다. 불활성 분위기에서 600˚C 에서의 열처리는 채널 영역으로 구성되는 실리콘 박막(811)으로 변형될 채널 영역 부분상에 남겨진 비정질 실리콘을 결정화시켰다. 계속해서 이 기판은 열처리된 기판에 대해 수소 플라즈마를 조사시키도록 다시 ECR-PECVD 내에 놓여졌다. 상기 수소 플라즈마는 300˚C 기판 온도 및 2000W 마이크로파 출력에서 100SCCM의 수소를 사용하여 형성되었다. 이 상태에서, 반응실 내압은 1.97 mtorr 이었으며, 수소 플라즈마 조사가 45 분동안 행해졌다.
다음에, 크롬이 스퍼터링에 의해 1500Å 의 두께로 증착되었다. 게이트 전극(812)이 패터닝에 의해 형성되었다. 이때 시트 저항은 1.36Ω/스퀘어이었다. 접촉홀이 게이트 절연막안에 형성되며, 소스 및 드레인 전극(813)이 스퍼터링 또는 다른 기법에 의해 형성되고, 트랜지스터는 패터닝에 의해 완성되었다(도 8f). 실시예 5 에서, 소스 및 드레인 전극의 재료로서 8000 Å 두께의 알루미늄이 사용되었다. 이 알루미늄의 시트 저항은 42mΩ/스퀘어 이었다.
이같이 제조된 박막 트랜지스터(TFT)의 특성중 한 실시예가 도9의 9-a 에 도시된다. 여기서 Ids는 소스-드레인 전류를 나타낸다. 상기 측정은 Vds=4V 및 25˚C 에서 이루어졌다. 상기 트랜지스터는 L=10μm 의 채널 길이 및 W=100μm 의 폭을 가졌다. 상기 트랜지스터가 Vds=4V 및 Vgs=10V 에서 턴온될 때, 그의 온-상태 전류는 Ids=34.5μA 이었다. 최종 박막 반도체 디바이스는 이와같이 양호한 트랜지스터 특성을 가졌다. 포화 전류 영역에 기초한 이 트랜지스터의 전계 효과 이동도는 12.52cm2/v.sec 이었다. 종래 기술에 의해 제조된 박막 반도체 디바이스의 트랜지스터 특성은 9-b 에 도시된다. 종래 기술에 의해 제조된 박막 반도체 디바이스는 전자의 채널 실리콘 박막이 저압 CVD 에 인해 600˚C 에서 증착되는 것을 제외하고는 실시예 5 와 동일한 공정에 의해 제조되며, 상기 산소 플라즈마는 조사되지 않았다. 저압 CVD 에 의해 채널 실리콘 박막을 증착시키는 반응기는 비정질 실리콘 박막을 증착시킴에 있어 실시예 5 에서 사용된 것과 동일하다. 채널 실리콘 박막은 13.8 mtorr 의 반응로 내부 압력 및 19.00Å/min 의 증착 속도에서 원료 가스로서 24SCCM의 모노실란을 사용하여 1252Å 두께로 증착되었다. 종래 기술에 의해 제조된 TFT 의 온-상태 전류는 Ids=4.6μA 이었고 전계 효과 이동도는 4.40cm2/v.sec 이었다. 다른 컨트롤에 의해서, 박막 반도체 디바이스는 상술된 종래 기술로 행해진 것과 같은 저압 CVD 에 의해 600˚C 에서 증착되는 채널 실리콘 박막이 게이트 절연막의 증착 이전에 산소 플라즈마 조사 처리되는 것을 제외하고는 실시예 5 와 동일한 공정으로 제조된다. 이 박막 반도체 디바이스의 TFT 특성이 측정된다. TFT 특성은 상기 산소 플라즈마 조사로 인해 사실상 변하지 않으며, 산소 플라즈마 조사되기 쉬운 이 TFT 의 Vgs=Ids곡선은 9-b 과 일치한다. 이 TFT 의 온-상태 전류는 Ids=4.7μA 이었고, 그것의 전계 효과 이동도는 4.44cm2/v.sec 이었다. 상기 산소 플라즈마 조사는 채널 실리콘 박막이 저압 CVD 에 의해 600˚C 에서 증착되는 종래 기술에서 그다지 효과적이지 않다. 다른 종래 기술에 의해 제조된 박막 반도체 디바이스의 TFT 특성이 9-c 에 도시된다. 이 박막 반도체 디바이스는 산소 플라즈마 조사가 실행되지 않는 것을 제외하고 실시예 5 와 동일한 공정에 의해 제조된다. 즉, 비정질 실리콘 박막이 채널 실리콘 층으로써 증착되며 600˚C 에서 열처리되기 쉽다. 그러나, 게이트 절연층의 형성전에 산소 플라즈마 조사가 실행되지는 않는다. 이 종래 기술에 의해 제조된 TFT 는 -10V 의 공핍을 가지며 불량한 상승 특성을 갖는다. 이 박막 반도체 디바이스의 온-상태 전류는 Vds=4V 및 Vgs=10V 에서 12.1μA 이었다. 전계 효과 이동도는 9.94cm2/v.sec 이었다.
채널 영역이 될 비정질 실리콘 박막이 산소 플라즈마로 조사되고 채널 실리콘 박막을 결정화시키도록 열처리될 때만, 박막 반도체 디바이스의 트랜지스터 특성이 크게 좋아질 수 있다는 사실을 이들 결과로부터 알 수 있다. 이것은 산소 플라즈마에 의해 비정질 실리콘 막의 표면의 산화가 순수한 MIS 인터페이스를 제공하기 때문이며, 그에 따라 상기 결정화가 실행된다. 따라서 본 발명의 실시예가 종래 기술에 의해 제조된 것보다 훨씬 양호한 반도체 특성을 갖는다는 사실을 알 수 있다.
실시예 6
실리콘막 및 실리콘 산화막이 절연 물질상에 형성된 다음, 도우너 또는 억셉터로서 도펀트가 실리콘막에 첨가되고, 실리콘막의 전도층이 형성되었다. 실시예 6 에서, 기판은 75mm 직경의 용융 석영 기판으로 제공되었다. 상기 기판은 약 600˚C 에서의 열처리를 견딜 수 있는 한 어떤 물질이어도 좋다. 예컨대, 가공 실리콘 기판이 사용될 수도 있다. 기층 SiO2막은 유기 및 산으로 세척된 기판상에서 APCVD 에 의해 증착되었다. 이 SiO2막은 120SCCM의 실란, 840SCCM의 산소 및 300˚C 기판 온도에서 약 140SLM의 질소를 사용하여 형성되었다. 상기 증착 속도는 3.9Å/sec 이었고, 증착 시간은 12 분 49 초이었다. 이어서, 실리콘막은 실시예 1 에서 채널 실리콘막의 증착에 사용된 LPCVD 디바이스에 의해 증착되었다. 상기 실리콘 막은 11 분 20 초동안 400mtorr 의 반응실 내압에서 100SCCM의 실란을 사용하여 550˚C 온도에서 증착되었다. 상기 실리콘 막 두께는 252Å 이었다.
이같이 준비된 기판은 상기 결정성을 개선시키도록 열처리되었다. 즉, 이 열-처리 기술은 실리콘막(104)의 결정성을 개선하는데 사용된 것과 동일하다. 상기 열처리는 질소 대기안에서 23 시간동안 600˚C 에서 행해졌다. 이 열처리 다음에 실리콘막이 레지스트로 패턴화되어, CF4및 O2의 혼합된 플라즈마로 더 에칭되어, 실리콘 막의 배선 패턴이 형성되었다.
이어서 이 기판은 비등하는 60% 농도의 질산으로 세척되었고, 자연 산화막을 제거하기 위해 1.67% 의 불화물 수소산 수용액안에 20 초동안 담궈져서, 세척된 실리콘 표면을 노출시켰다. 바로 실리콘 산화막이 ECR-PECVD 에 의해 1500Å 두께로 그 위에 증착되었다. 이 실리콘 산화막은 게이트 절연막의 형성을 위해 실시예 1 에 사용된 것과 동일한 기술에 의해 증착되었다. 그때 도우너 또는 억셉터로서 도펀트 이온이 이온 주입 시스템에 의해 실리콘 막의 배선에 첨가되었다. 실시예 6 에서 n-도전층을 제조할 목적으로 인이 도펀트로서 선택되었다. 그러나 다른 원소가 상기 목적에 따라 사용될 수도 있다. 실시예 6 에서 도펀트 이온이 비질량 분리형의(bucket) 이온 주입 시스템에 의해 첨가되었다. 원료 가스는 수소로 희석된 5% 농도의 포스핀이었다. 상기 도펀트 이온은 3x1051/cm2으로 110kV 가속 전압에서 실리콘 산화막을 통해 주입된 다음, 이 기판은 열처리동안 질소 분위기에서 300˚C 로 유지되었다. 상기 열처리 시간은 정확히 1 시간이었다. 300˚C 에서의 열-처리후, 접촉홀인 실리콘 산화막안에서 개방되며, 전극은 알루미늄으로 형성되었다. 그에 따라 형성된 도펀트가 첨가되어 있는 실리콘 산화막 배선의 저항이 측정되었다. 시트 저항은 95% 의 신뢰도 레벨로 측정될 때에만 (71±15)kΩ/스퀘어 이었다. 일반적으로 도펀트 이온을 100 Å 두께의 박막에 첨가시키는 것과 도전층을 얻기 위해 약 300˚C 의 낮은 온도에서 첨가된 이온을 활성화시키는 것은 불가능한 것으로 믿어져왔다. 즉, 본 발명에서 열처리된 실리콘 막의 막 재료는 ECR-PECVD 에 의해 증착된 실리콘 산화막으로 코팅되었으며, 그에 따라 막 품질은 성공적으로 개선되었다, 즉 상기 실리콘 막의 표면의 트랩 밀도는 감소되었다. 따라서, 처음에 만들어진 전자 확산 밀도가 보다 낮아져서 박막 도전층의 제조가 가능하였다. 이런 점은 본 발명의 우수성을 입증하기 위해 종래 기술로 형성된 실리콘막과 비교된다.
제 1 제어에 의해, 실리콘막은 LPCVD 에 의해 600˚C 에서 증착되어, 도펀트가 ECR-PECVD 에 의해 형성된 실리콘 산화막과 함께 종래 기술로 형성된 실리콘막에 첨가되었고, 실리콘막 도전층을 형성하도록 300˚C 의 저온에서 활성화되었다. 도펀트-첨가된 실리콘막 배선은 실리콘막이 9.2 mtorr 반응실 내압에서 600˚C 에서 12.50SCCM의 실란을 이용하여 263Å 두께로 증착된 것을 제외하고는 실시예 6 과 동일 공정으로 형성되었다. 종래 기술에 의해 준비된 실리콘막의 시트 저항은 모든 5 개의 측정된 위치에서 1GΩ/스퀘어 이상이었다. 실제적으로 전류는 흐르지 않았다.
제 2 제어에 의해, 실리콘막은 실시예 6 에서와 같은 공정에 의해 600˚C 에서의 열처리를 이용하여 형성되는 반면, 산화막은 APCVD 로 형성되어 도펀트가 실리콘막에 첨가되어 실리콘막 전도층을 형성하도록 300˚C 의 저온에서 활성화되었다. 도펀트-첨가된 실리콘막 배선은 실리콘 산화막이 300˚C 에서 기판 온도를 유지하고, 20% 실란 함유량 질소 및 실란의 300SCCM의 혼합 가스, 420SCCM의 산소 및, 약 140SLM의 희석 질소를 원료 가스와 함께 공급하여 1500Å 두께로 APCVD 에 의해 증착되었다. 종래 기술에 의해 준비된 실리콘막의 시트 저항은 95% 신뢰 레벨하에서 (175±56)kΩ/ 스퀘어이었다. 이어서, 이 기판은 수소 플라즈마 처리동안 ECR-PECVD 디바이스내에 다시 놓여졌다. 수소 플라즈마 처리는 30 분동안 300˚C 기판 온도 200W 마이크로파 출력에서 125SCCM의 수소를 이용하여 행해졌다. 수소 플라즈마 처리후에, 저항은 기판상의 5 개의 위치에서 측정되었다. 5 개중 2 개의 위치에서 시트 저항은 1GΩ/스퀘어 이상이었고, 잔여 3 개의 위치에서의 시트 저항의 평균치는 158kΩ/스퀘어와 68kΩ/스퀘어이었다.
이처럼, ECR-PECVD 디바이스에 의해 형성된 실리콘 산화막으로 600˚C 이하의 온도에서 열처리된 실리콘 막을 도포하여, 고품질의 실리콘막이 형성되었다. 따라서, 양호한 특성을 가진 박막 반도체 디바이스는 실시예 1 에서와 같이 채널 영역내의 실리콘막 및, 게이트 절연층으로서 ECR-PECVD 디바이스에 의해 형성된 실리콘 산화막을 이용함으로써 제조될 수 있었다. 더우기, 저온에서 저 저항의 실리콘막 도전층은 실시예 6 에서와 같이 도펀트 이온을 실리콘막에 첨가함으로써 형성될 수 있다. 따라서, 본 발명에 따른 실리콘막은 박막 반도체 디바이스 뿐만 아니라 전하 결합 디바이스(CCD)의 배선 및 게이트 전극과 같이 모든 전자 디바이스내에 이용된 비단결정 실리콘막에 유효하게 적용 가능하다.
실시예 7
도펀트 첨가된 실리콘막 도전층은 많은 비분리형의 버킷(bucket) 이온 주입 시스템에 의해 도펀트 이온을 실리콘 막에 첨가하는 단계가 많은 분리형의 이온 주입 시스템에 의해 질량수 31 의 일가(monovalent) 인(P) 이온을 주입함으로써 치환되는 것을 제외하고는 실시예 6 과 동일 공정으로 형성되었다. 실시예 7 에서, 3x10151/cm2의 인 이온이 90kV 에서 주입되었다. 준비된 도펀트 첨가 실리콘막의 저항은 기판상의 5 개의 위치에서 1GΩ/스퀘어이었고, 거의 전류는 흐르지 않았다. 이는 다음과 같은 이유로 인한 것이다. 즉, 실시예 6 에서 도펀트가 비질량 분리형의 이온 주입 시스템에 의해 원료 가스로서 수소 및 인의 혼합 가스를 이용하여 첨가되기 때문에, 수소 이온은 필연적으로 인 원자의 주입시에 실리콘막에 첨가되고, 주입시에 발생된 결함은 수소에 의해서 보완되었다. 본 발명에 따른 양질의 실리콘막가 수소에 의해 수선된 결함들과의 조합만이 저온에서 저저항의 실리콘 도전층을 제공할 수 있다.
실시예 8
도 10a 내지 10d는 자기-정합형 스태거 MIS 전계 효과 트랜지스터를 구성한 실리콘 박막 반도체 디바이스를 제조하는 단계의 단면도이다. 먼저, 실시예 1 에서와 같이, 기판(1001)이 세척되어, SiO2막이 보호기층막(1002)으로 약 2000Å 의 두께로 기판상에 증착되었다. 다음에, 제 1 실리콘막은 약 1500Å 의 두께로 증착되어, 패드로서 실리콘막(1003)을 형성하도록 패터닝되었다(도 10a). 실시예 8 에서, 이런 제 1 실리콘막은 600˚C 증착 온도에서 12.5SCCM의 실란을 이용하여 실시예 1 의 채널 실리콘막의 증착에 이용된 LPCVD 디바이스에 의해 1500Å 의 두께로 증착되었다. 그러나, 제 1 실리콘막은 550˚C 증착 온도에서 LPCVD 디바이스에 의해 증착되었고, 450˚C 증착 온도에서 원료 가스로서 디실란(Si26)을 이용하여 증착되거나, 약 250˚C 증착 온도에서 PECVD 에 의해 증착되었다. 제 1 실리콘막은 막 형성 온도가 600˚C 의 최대 처리 온도를 초과하지 않는 한 어느 기술에 의해 형성될 수 있다. 이어서, 제 2 실리콘막(1004)이 증착되었다. 패드인 제 1 실리콘막(1004) 또는 실리콘 막(1003)은 제 2 실리콘막이 약 300Å 또는 그 이상의 두께일 경우에 반드시 필요치 않으며, 도펀트가 첨가된 후에 소스 및 드레인 영역에서의 저항값은 트랜지스터가 동작될때에 채널 영역의 것과 비교하여 매우 낮았다. 실시예 8 에서, 제 2 실리콘막(1004)은 채널 영역이 되는 실리콘 박막의 증착에 있어서 실시예 1 에 이용된 것과 같은 기술로 증착되었다. 즉, 제 2 실리콘막(1004) 은 21.2Å/min 의 증착 속도로 원료 가스로서 100SCCM의 모노실란을 이용하여 LPCVD 에 의해 550˚C 의 온도에서 250Å의 두께로 증착되었다. 다음에, 결정성의 향상을 위해 실시예 1 에서 이루어진 것과 같은 열처리가 따랐다. 즉, 열처리는 질소 분위기에서 600˚C 로 23 시간동안 행해졌다(도 10b). 다음에 제 2 실리콘막이 패턴화되었다. 이어서, 게이트 절연막(1005)이 실시예 1 과 동일 기술에 의해 형성되었다. 즉, SiO2막은 ECR-PECVD 에 의해 1500Å의 두께로 증착되었다. 다음에, 전극용 금속막 등이 형성되었다. 실시예 8 에서, 게이트 전극 재료로서, 2000Å 두께의 크롬막이 이용되었다. 크롬막은 180˚C 기판 온도에서 스퍼터링에 의해 형성되었다. 형성된 직후 저항값은 994mΩ/스퀘어 이었다. 이어서, SiO2막은 300˚C 증착 온도에서 크롬막상에 3000Å 의 두께로 APCVD 에 의해 증착되었고, 게이트 전극(1006) 및 실리콘막의 보호캡 층(1007)을 형성하도록 레지스트로 패터닝되어, 도펀트 이온이 첨가되었다. 실시예 8 에서, 인은 n-박막 반도체 디바이스를 제조하기 위한 도펀트로서 선택되었다. 다른 원소들이 목적에 따라서 선택될 수 있다. 실시예 8 에서, 질량 분리 분석기없이 이온 주입 시스템은 도펀트를 주입하기 위해 사용되었다. 도펀트는 5x10151/cm2농도에서 110kV 가속 전압에서 원료 가스로서 수소로 희석된 5% 농도 인을 이용하여 주입되었다. 제 1 및 2 실리콘막 부분은 소스 및 드레인 영역(1008)내에 형성되었고, SiO2막의 보호 캡층(1007) 때문에, 어떤 도펀트 이온도 캡층(1007) 아래의 제 2 실리콘 막에 첨가되지 않고, 채널 영역(1009)이 구성되었다(도 10c). 다음에 기판은 첨가된 도펀트 이온의 활성화를 위해 질소 분위기에서 2 시간동안 열처리되었다. 다음, SiO2막은 층간 절연막으로서 5000Å 에서 증착되었다. 다음에, 접촉 구멍은 개방되었고, 배선(1011)은 알루미늄 또는 다른 것으로 형성되어, 자기-정합형 박막 반도체 디바이스가 완성되었다(도 10d).
이같이 제조된 자기-정합형 박막 반도체 디바이스의 트랜지스터 특성이 측정되었다. L=W=10μm, Vds=4V 및 Vgs=10V 로, ON 상태 전류는 4.89μA 이었고, 소스-드레인 전류의 최소치는 0.21pA 이며, Vgs=-3.5V 로, OFF 상태 전류는 2.65pA 이며, Vgs=-10V 로, 전계 효과 이동도 μo=26.1cm2/v.sec 이었다. 따라서, 매우 양호한 자기-정합형 박막 반도체 디바이스가 얻어졌다.
자기-정합형 박막 반도체 디바이스는 채널 실리콘막이 600˚C 에서 LPCVD 에 의해 형성되는 것을 제외하고는 실시예 8 과 동일 공정으로 제조되었다. 그러나, 실시예 6 과 관련하여 설명된 바와 같이, 종래 기술로 형성된 실리콘 막에서, 박막 부분에 첨가된 도펀트 이온은 활성화되지 않아, 박막 부분의 도펀트 첨가된 실리콘 막의 저항은 너무 높아, 트랜지스터의 온-상태 전류는 실행할 수 없을 정도로서, 47.9pA 가 되었다. 이와는 대조적으로, 특성 편차의 주원인인 수소 플라즈마 처리를 생략하여 저온에서 매우 양호한 자기-정합형 박막 반도체 디바이스를 제조하는데 성공하였다. 이는, 실시예 2 에서와 같이 채널 실리콘막 반도체층의 두께가 500Å 이하로 얇게 되어, 기본적인 반도체 특성을 개선시키며, 게다가 실시예 8 에서와 같이, 박막 도전 실리콘 막이 형성되어, 박막의 소스 및 드레인 영역이 저온에서 쉽게 형성될 수 있게 하는 결과를 가져왔다. 즉, 약 550˚C 이상의 온도에서 약 1000Å 두께의 실리콘막을 열처리하지 않고 도우너 또는 억셉터로서 도펀트를 활성화하는 것은 통상적으로 불가능하다. 따라서, 자기-정합형 박막 반도체 디바이스는 통상적으로 박막 두께가 약 1000Å 이상이고, 나쁜 특성의 채널 영역을 갖고 있다. 더욱이, 게이트 절연층 및 게이트 전극이 완성된 후, 약 550˚C 이상의 온도에서의 열처리는 첨가된 도펀트 이온의 활성화를 위해 수행된다. 이는 게이트 절연막의 막 품질을 저하시켜, 수소 플라즈마 처리가 필수적이다. 게이트 전극으로서 금속 재질을 이용하는 것이 불가능하므로, 게이트 배선의 저항은 높거나, 게이트 전극 및 게이트 배선을 독립적으로 형성하는 것이 필요하다. 그러나, 본 발명에 따르면, 금속 재료는 게이트 전극으로서 이용될 수 있으며, 편차의 주원인인 수소 플라즈마 처리는 생략될 수 있다. 따라서, 본 발명은 더욱 쉬운 공정으로 고특성의 박막 반도체 디바이스를 안정적으로 제조하는데 성공하였다.
전술된 바와 같이, 본 발명에 따르면, 실리콘막은 절연 물질로 형성된 표면을 가진 기판상에 증착되며, 이 실리콘막이 약 600˚C 에서 열처리된 후, 실리콘 산화막은 ECR-PECVD 에 의해 기판상에 증착되어, 실리콘막의 막 품질은 개선될 수 있다. 예를 들면, 박막 반도체 디바이스의 트랜지스터 특성은 박막 반도체 디바이스를 제조하기 위한 본 발명에 따른 공정으로 상당히 개선될 수 있으며, 상기 디바이스는 채널 실리콘막을 증착하는 단계와, 열처리전 600˚C 에서 채널 실리콘막을 열처리하는 단계를 포함하며, 열처리 단계후 상기 트랜지스터 특성은 박막 반도체 디바이스를 제조하는 본 발명에 따른 공정으로 개선될 수 있는데, 상기 디바이스는 채널 실리콘 반도체층을 구성하는 인 실리콘막을 증착하는 단계와, 게이트 절연층의 형성전에 600˚C 와 같거나 그 이하인 온도에서 인 실리콘막을 열처리하고 산소 플라즈마를 조사하는 단계를 포함한다. 동시에, 본 발명에 의해 양호한 트랜지스터 특성을 갖는 다수의 박막 디바이스는 대면적에서 동질로 제조될 수 있다. 이는 다층 LSI 을 실현하고, 고성능의 값싼 액티브 매트릭스 액정 표시장치를 산출하는 효과가 있다.
전술된 본 발명으로부터, 본 발명은 다양한 방식으로 변형될 수 있다. 그런 변형은 본 발명의 정신 및 범주로부터 벗어난 것으로 간주되지 않으며, 본 발명 분야의 숙련자에게 명백한 모든 변형은 첨부한 청구범위내에 속하는 것으로 간주된다.

Claims (11)

  1. MIS 박막 반도체 디바이스로서
    유리 기판과,
    상기 유리 기판상에 형성된 실리콘 막과,
    제 1 실리콘 산화층과 제 2 실리콘 산화층을 포함하는 게이트 절연막을 포함하며,
    상기 제 1 실리콘 산화층은 상기 실리콘 막과 접촉하며 상기 제 2 실리콘 산화 층은 상기 제 1 실리콘 산화층과 접촉하며 상기 제 1 실리콘 산화층의 굴절률은 파장 632.8nm에서 1.42이며, 상기 제 2 실리콘 산화층의 굴절률은 상기 제 1 실리콘 산화층의 굴절률 보다 작은 MIS 박막 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 실리콘 막은 500Å 이하의 두께를 갖는 MIS 박막 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 유리 기판은 적어도 600℃의 공정 온도를 견딜 수 있는 물질을 포함하는 MIS 박막 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 제 1 실리콘 산화층은 상기 제 2 실리콘 산화층 보다 얇은 MIS 박막 반도체 디바이스.
  5. 제 3 항에 있어서, 상기 제 1 실리콘 산화층은 약 120Å의 두께인 MIS 박막 반도체 디바이스.
  6. 제 1 항에 있어서, 상기 제 1 실리콘 산화층은 플라즈마 산화에 의해서 형성되는 MIS 박막 반도체 디바이스.
  7. 제 1 항에 있어서, 상기 제 2 실리콘 산화층은 화학 기상 증착법에 의해서 형성되는 MIS 박막 반도체 디바이스.
  8. 제 1 항에 있어서, 상기 실리콘 막은 결정화 막인 MIS 박막 반도체 디바이스.
  9. 제 1 항에 있어서, MIS 박막 반도체 디바이스의 온 상태 전류 및 오프 상태 전류의 비는 107이상인 MIS 박막 반도체 디바이스.
  10. 제 1 항에 있어서, 게이트 전극, 소스 영역, 드레인 영역을 더 포함하며, 상기 소스 영역 및 드레인 영역중 적어도 하나는 상기 게이트 절연막을 개재해서 게이트 전극을 중첩하지 않으며, 상기 실리콘 막은 결정화 막인 MIS 박막 반도체 디바이스.
  11. 제 8 항에 있어서, 상기 실리콘 막은 600℃ 이하의 온도에서 열처리되어 결정화되는 MIS 박막 반도체 디바이스.
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Families Citing this family (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG63578A1 (en) * 1990-11-16 1999-03-30 Seiko Epson Corp Thin film semiconductor device process for fabricating the same and silicon film
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
EP0499979A3 (en) 1991-02-16 1993-06-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
JP2794678B2 (ja) 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JP2717237B2 (ja) 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JPH05249478A (ja) * 1991-12-25 1993-09-28 Toshiba Corp 液晶表示装置
US5576222A (en) * 1992-01-27 1996-11-19 Tdk Corp. Method of making a semiconductor image sensor device
KR950005484B1 (ko) * 1992-09-29 1995-05-24 현대전자산업주식회사 플라즈마 산화 처리를 이용한 폴리실리콘 박막트랜지스터 제조방법
KR100250020B1 (ko) * 1993-03-02 2000-03-15 가네꼬 히사시 반도체 소자용 다결정 실리콘 박막 형성 방법(method of forming polycrystalline silicon thin films for semiconductor devices)
FR2702882B1 (fr) * 1993-03-16 1995-07-28 Thomson Lcd Procédé de fabrication de transistors à couches minces étagés directs.
US6730549B1 (en) 1993-06-25 2004-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for its preparation
JP2677167B2 (ja) * 1993-07-08 1997-11-17 日本電気株式会社 駆動回路内蔵型液晶表示装置の製造方法
US5663077A (en) 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
JPH0766424A (ja) * 1993-08-20 1995-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW297142B (ko) 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
US6897100B2 (en) 1993-11-05 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for processing semiconductor device apparatus for processing a semiconductor and apparatus for processing semiconductor device
CN100367461C (zh) 1993-11-05 2008-02-06 株式会社半导体能源研究所 一种制造薄膜晶体管和电子器件的方法
JP2646977B2 (ja) * 1993-11-29 1997-08-27 日本電気株式会社 順スタガ型薄膜トランジスタの製造方法
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP3254072B2 (ja) * 1994-02-15 2002-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5620906A (en) 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
FR2719416B1 (fr) * 1994-04-29 1996-07-05 Thomson Lcd Procédé de passivation des flancs d'un composant semiconducteur à couches minces.
CN1052116C (zh) * 1994-06-15 2000-05-03 精工爱普生株式会社 薄膜半导体器件的制造方法
US6706572B1 (en) 1994-08-31 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film transistor using a high pressure oxidation step
KR0147019B1 (ko) * 1994-12-21 1998-09-15 김광호 박막트랜지스터 액정 디스플레이 소자의 패드부 및 박막트랜지스터 액정디스플레이 소자의 제조방법
US5726720A (en) * 1995-03-06 1998-03-10 Canon Kabushiki Kaisha Liquid crystal display apparatus in which an insulating layer between the source and substrate is thicker than the insulating layer between the drain and substrate
US6372534B1 (en) 1995-06-06 2002-04-16 Lg. Philips Lcd Co., Ltd Method of making a TFT array with photo-imageable insulating layer over address lines
US6228751B1 (en) * 1995-09-08 2001-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645378B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645379B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6478263B1 (en) * 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP3645380B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
US5985740A (en) 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6180439B1 (en) * 1996-01-26 2001-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device
US7056381B1 (en) * 1996-01-26 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
US6465287B1 (en) 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
US6121163A (en) 1996-02-09 2000-09-19 Applied Materials, Inc. Method and apparatus for improving the film quality of plasma enhanced CVD films at the interface
KR100192593B1 (ko) * 1996-02-21 1999-07-01 윤종용 폴리 실리콘 박막 트랜지스터의 제조방법
US6100562A (en) 1996-03-17 2000-08-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6013583A (en) * 1996-06-25 2000-01-11 International Business Machines Corporation Low temperature BPSG deposition process
US6188452B1 (en) 1996-07-09 2001-02-13 Lg Electronics, Inc Active matrix liquid crystal display and method of manufacturing same
FR2751131B1 (fr) * 1996-07-09 2001-11-09 Lg Electronics Inc Procede de fabrication d'un dispositif d'affichage a matrice active a cristal liquide et structure du dispositif d'affichage selon ce procede
US5658808A (en) * 1996-08-14 1997-08-19 Industrial Technology Research Institute Method of fabricating polycrystalline silicon thin-film transistor having symmetrical lateral resistors
US5759618A (en) * 1997-02-27 1998-06-02 Diamond Seal, Inc. Glass coating cmposition and method of application
US6083272A (en) * 1997-06-13 2000-07-04 Advanced Micro Devices, Inc. Method of adjusting currents on a semiconductor device having transistors of varying density
US5989963A (en) * 1997-07-21 1999-11-23 Advanced Micro Devices, Inc. Method for obtaining a steep retrograde channel profile
GB9726511D0 (en) * 1997-12-13 1998-02-11 Philips Electronics Nv Thin film transistors and electronic devices comprising such
JP3713380B2 (ja) * 1998-03-04 2005-11-09 株式会社東芝 薄膜の形成方法および装置
JP4223092B2 (ja) * 1998-05-19 2009-02-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000058839A (ja) * 1998-08-05 2000-02-25 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
US6662631B2 (en) * 1998-08-28 2003-12-16 Interuniversitair Microelektronica Centrum Method and apparatus for characterization of porous films
US6077750A (en) * 1998-10-27 2000-06-20 Lg Semicon Co., Ltd. Method for forming epitaxial Co self-align silicide for semiconductor device
US6225173B1 (en) 1998-11-06 2001-05-01 Advanced Micro Devices, Inc. Recessed channel structure for manufacturing shallow source/drain extensions
US6297115B1 (en) 1998-11-06 2001-10-02 Advanced Micro Devices, Inc. Cmos processs with low thermal budget
US6200869B1 (en) 1998-11-06 2001-03-13 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit with ultra-shallow source/drain extensions
US6180476B1 (en) * 1998-11-06 2001-01-30 Advanced Micro Devices, Inc. Dual amorphization implant process for ultra-shallow drain and source extensions
US6265291B1 (en) 1999-01-04 2001-07-24 Advanced Micro Devices, Inc. Circuit fabrication method which optimizes source/drain contact resistance
US6245649B1 (en) 1999-02-17 2001-06-12 Advanced Micro Devices, Inc. Method for forming a retrograde impurity profile
US6197669B1 (en) 1999-04-15 2001-03-06 Taiwan Semicondcutor Manufacturing Company Reduction of surface defects on amorphous silicon grown by a low-temperature, high pressure LPCVD process
US6291278B1 (en) 1999-05-03 2001-09-18 Advanced Micro Devices, Inc. Method of forming transistors with self aligned damascene gate contact
US6271132B1 (en) 1999-05-03 2001-08-07 Advanced Micro Devices, Inc. Self-aligned source and drain extensions fabricated in a damascene contact and gate process
US6194748B1 (en) 1999-05-03 2001-02-27 Advanced Micro Devices, Inc. MOSFET with suppressed gate-edge fringing field effect
US6492249B2 (en) 1999-05-03 2002-12-10 Advanced Micro Devices, Inc. High-K gate dielectric process with process with self aligned damascene contact to damascene gate and a low-k inter level dielectric
US6265293B1 (en) 1999-08-27 2001-07-24 Advanced Micro Devices, Inc. CMOS transistors fabricated in optimized RTA scheme
US6403433B1 (en) 1999-09-16 2002-06-11 Advanced Micro Devices, Inc. Source/drain doping technique for ultra-thin-body SOI MOS transistors
US6465315B1 (en) 2000-01-03 2002-10-15 Advanced Micro Devices, Inc. MOS transistor with local channel compensation implant
US7019363B1 (en) 2000-01-04 2006-03-28 Advanced Micro Devices, Inc. MOS transistor with asymmetrical source/drain extensions
TW449928B (en) * 2000-01-25 2001-08-11 Samsung Electronics Co Ltd A low temperature polycrystalline silicon type thin film transistor and a method of the thin film transistor fabrication
US6333244B1 (en) 2000-01-26 2001-12-25 Advanced Micro Devices, Inc. CMOS fabrication process with differential rapid thermal anneal scheme
US6372589B1 (en) 2000-04-19 2002-04-16 Advanced Micro Devices, Inc. Method of forming ultra-shallow source/drain extension by impurity diffusion from doped dielectric spacer
US6420218B1 (en) 2000-04-24 2002-07-16 Advanced Micro Devices, Inc. Ultra-thin-body SOI MOS transistors having recessed source and drain regions
US6746901B2 (en) * 2000-05-12 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
US6368947B1 (en) 2000-06-20 2002-04-09 Advanced Micro Devices, Inc. Process utilizing a cap layer optimized to reduce gate line over-melt
US6361874B1 (en) 2000-06-20 2002-03-26 Advanced Micro Devices, Inc. Dual amorphization process optimized to reduce gate line over-melt
US6399450B1 (en) 2000-07-05 2002-06-04 Advanced Micro Devices, Inc. Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions
US6630386B1 (en) 2000-07-18 2003-10-07 Advanced Micro Devices, Inc CMOS manufacturing process with self-amorphized source/drain junctions and extensions
US6521502B1 (en) 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US6472282B1 (en) 2000-08-15 2002-10-29 Advanced Micro Devices, Inc. Self-amorphized regions for transistors
US6403434B1 (en) 2001-02-09 2002-06-11 Advanced Micro Devices, Inc. Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric
US6495437B1 (en) 2001-02-09 2002-12-17 Advanced Micro Devices, Inc. Low temperature process to locally form high-k gate dielectrics
US6756277B1 (en) 2001-02-09 2004-06-29 Advanced Micro Devices, Inc. Replacement gate process for transistors having elevated source and drain regions
US6551885B1 (en) 2001-02-09 2003-04-22 Advanced Micro Devices, Inc. Low temperature process for a thin film transistor
US6787424B1 (en) 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
US7026219B2 (en) 2001-02-12 2006-04-11 Asm America, Inc. Integration of high k gate dielectric
KR101027485B1 (ko) 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
JP3901460B2 (ja) * 2001-02-19 2007-04-04 株式会社日立製作所 薄膜トランジスタの製造方法
US6420776B1 (en) 2001-03-01 2002-07-16 Amkor Technology, Inc. Structure including electronic components singulated using laser cutting
US6830994B2 (en) * 2001-03-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a crystallized semiconductor film
US6833313B2 (en) * 2001-04-13 2004-12-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device by implanting rare gas ions
US7294582B2 (en) 2002-07-19 2007-11-13 Asm International, N.V. Low temperature silicon compound deposition
US7297641B2 (en) 2002-07-19 2007-11-20 Asm America, Inc. Method to form ultra high quality silicon-containing compound layers
US7186630B2 (en) 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
KR20040021758A (ko) * 2002-09-04 2004-03-11 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터 제조방법
JP4627964B2 (ja) * 2002-10-24 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4004448B2 (ja) * 2003-09-24 2007-11-07 富士通株式会社 半導体装置およびその製造方法
US7312125B1 (en) 2004-02-05 2007-12-25 Advanced Micro Devices, Inc. Fully depleted strained semiconductor on insulator transistor and method of making the same
US7629270B2 (en) 2004-08-27 2009-12-08 Asm America, Inc. Remote plasma activated nitridation
US7966969B2 (en) 2004-09-22 2011-06-28 Asm International N.V. Deposition of TiN films in a batch reactor
US7629267B2 (en) 2005-03-07 2009-12-08 Asm International N.V. High stress nitride film and method for formation thereof
US20060275975A1 (en) * 2005-06-01 2006-12-07 Matt Yeh Nitridated gate dielectric layer
US10690847B2 (en) * 2005-06-15 2020-06-23 Braggone Oy Method of making a photonic crystal device and photonic crystal device
WO2007044514A2 (en) * 2005-10-07 2007-04-19 Lee, Michael, J. Method for improving refractive index control in pecvd deposited a-siny films
US7718518B2 (en) 2005-12-16 2010-05-18 Asm International N.V. Low temperature doped silicon layer formation
US7691757B2 (en) 2006-06-22 2010-04-06 Asm International N.V. Deposition of complex nitride films
KR20080070327A (ko) * 2007-01-26 2008-07-30 삼성전자주식회사 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및그 제조 방법
US20090227061A1 (en) * 2008-03-05 2009-09-10 Nicholas Bateman Establishing a high phosphorus concentration in solar cells
US20090224250A1 (en) * 2008-03-10 2009-09-10 Hidayat Kisdarjono Top Gate Thin Film Transistor with Enhanced Off Current Suppression
US8896065B2 (en) * 2008-04-14 2014-11-25 Sharp Laboratories Of America, Inc. Top gate thin film transistor with independent field control for off-current suppression
US7833906B2 (en) 2008-12-11 2010-11-16 Asm International N.V. Titanium silicon nitride deposition
EP2380202B1 (en) * 2008-12-24 2016-02-17 3M Innovative Properties Company Stability enhancements in metal oxide semiconductor thin film transistors
US8912080B2 (en) 2011-01-12 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8952379B2 (en) 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9653614B2 (en) 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5788355B2 (ja) * 2012-03-29 2015-09-30 東京エレクトロン株式会社 熱処理システム、熱処理方法、及び、プログラム
KR20130136063A (ko) 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
TWI518430B (zh) * 2013-12-02 2016-01-21 群創光電股份有限公司 顯示面板及應用其之顯示裝置
CN103730384A (zh) * 2013-12-13 2014-04-16 深圳市华星光电技术有限公司 一种tft电性量测方法及装置
CN103852951B (zh) * 2014-02-19 2016-11-16 南京大学 利用纳米硅和二氧化硅界面态来提高非线性光学性能的方法

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4156619A (en) * 1975-06-11 1979-05-29 Wacker-Chemitronic Gesellschaft Fur Elektronik-Grundstoffe Mbh Process for cleaning semi-conductor discs
EP0154670B1 (en) * 1978-06-14 1991-05-08 Fujitsu Limited Process for producing a semiconductor device having insulating film
JPS5685869A (en) * 1979-12-17 1981-07-13 Nec Corp Manufacture of semiconductor device
FR2527385B1 (fr) * 1982-04-13 1987-05-22 Suwa Seikosha Kk Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor
US4411734A (en) * 1982-12-09 1983-10-25 Rca Corporation Etching of tantalum silicide/doped polysilicon structures
JPH0682839B2 (ja) * 1984-08-21 1994-10-19 セイコー電子工業株式会社 表示用パネルの製造方法
JPH0680826B2 (ja) * 1985-08-20 1994-10-12 富士通株式会社 薄膜トランジスタの製造方法
US4804640A (en) * 1985-08-27 1989-02-14 General Electric Company Method of forming silicon and aluminum containing dielectric film and semiconductor device including said film
US4634473A (en) * 1985-09-09 1987-01-06 Rca Corporation Method for fabricating a radiation hardened oxide having structural damage
US4675978A (en) * 1985-09-09 1987-06-30 Rca Corporation Method for fabricating a radiation hardened oxide having two portions
JPS6266629A (ja) * 1985-09-19 1987-03-26 Fujitsu Ltd 薄膜形成方法
JPS6292329A (ja) * 1985-10-17 1987-04-27 Sharp Corp 絶縁膜形成方法
JPS631071A (ja) * 1986-06-20 1988-01-06 Hitachi Ltd 薄膜半導体装置
JPS6331110A (ja) * 1986-07-25 1988-02-09 Fujitsu Ltd 半導体装置の製造方法
JPS6358875A (ja) * 1986-08-29 1988-03-14 Hitachi Ltd 薄膜トランジスタ素子
US4859908A (en) * 1986-09-24 1989-08-22 Matsushita Electric Industrial Co., Ltd. Plasma processing apparatus for large area ion irradiation
KR900007686B1 (ko) * 1986-10-08 1990-10-18 후지쓰 가부시끼가이샤 선택적으로 산화된 실리콘 기판상에 에피택셜 실리콘층과 다결정 실리콘층을 동시에 성장시키는 기상 증착방법
JP2503001B2 (ja) * 1987-02-19 1996-06-05 富士通株式会社 薄膜トランジスタの製造方法
JPS63232337A (ja) * 1987-03-20 1988-09-28 Hitachi Ltd ドライクリ−ニング方法
JPS63273323A (ja) * 1987-05-01 1988-11-10 Nippon Telegr & Teleph Corp <Ntt> 膜形成装置
JPS63316479A (ja) * 1987-06-19 1988-12-23 Hitachi Ltd 薄膜トランジスタおよびその製造方法
JPS6435958A (en) * 1987-07-30 1989-02-07 Ricoh Kk Thin film transistor
JPS6484229A (en) * 1987-09-28 1989-03-29 Nippon Soken Thin film transistor
JP2589327B2 (ja) * 1987-11-14 1997-03-12 株式会社リコー 薄膜トランジスタの製造方法
JP2677808B2 (ja) * 1987-12-12 1997-11-17 工業技術院長 電界効果型トランジスタ
US4882649A (en) * 1988-03-29 1989-11-21 Texas Instruments Incorporated Nitride/oxide/nitride capacitor dielectric
JPH0228322A (ja) * 1988-04-28 1990-01-30 Mitsubishi Electric Corp 半導体基板の前処理方法
NL8801379A (nl) * 1988-05-30 1989-12-18 Imec Inter Uni Micro Electr Werkwijze voor het vervaardigen van een dunne-filmtransistor en een dergelijke dunne-filmtransistor.
GB8813349D0 (en) * 1988-06-06 1988-07-13 Gen Electric Co Plc Amplifiers
JPH0246776A (ja) * 1988-08-09 1990-02-16 Toshiba Corp 半導体装置
JPH0282577A (ja) * 1988-09-19 1990-03-23 Seiko Epson Corp 薄膜トランジスタの製造方法
JP3055782B2 (ja) * 1988-09-19 2000-06-26 セイコーエプソン株式会社 薄膜トランジスタの製造方
JP2841381B2 (ja) * 1988-09-19 1998-12-24 セイコーエプソン株式会社 薄膜トランジスタの製造方法
CA1313563C (en) * 1988-10-26 1993-02-09 Makoto Sasaki Thin film transistor panel
US4997746A (en) * 1988-11-22 1991-03-05 Greco Nancy A Method of forming conductive lines and studs
DE69030822T2 (de) * 1989-02-14 1997-11-27 Seiko Epson Corp Halbleitervorrichtung und Verfahren zu ihrer Herstellung
US5231297A (en) * 1989-07-14 1993-07-27 Sanyo Electric Co., Ltd. Thin film transistor
JPH03104209A (ja) * 1989-09-19 1991-05-01 Seiko Epson Corp 半導体装置の製造方法
US5190792A (en) * 1989-09-27 1993-03-02 International Business Machines Corporation High-throughput, low-temperature process for depositing oxides
GB2238683A (en) * 1989-11-29 1991-06-05 Philips Electronic Associated A thin film transistor circuit
JP2602336B2 (ja) * 1989-11-29 1997-04-23 株式会社日立製作所 プラズマ処理装置
US5231296A (en) * 1989-12-19 1993-07-27 Texas Instruments Incorporated Thin film transistor structure with insulating mask
JPH0637317A (ja) * 1990-04-11 1994-02-10 General Motors Corp <Gm> 薄膜トランジスタおよびその製造方法
JP2796175B2 (ja) * 1990-06-05 1998-09-10 松下電器産業株式会社 薄膜トランジスターの製造方法
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JPH04102375A (ja) * 1990-08-22 1992-04-03 Ricoh Co Ltd 薄膜トランジスタ
KR920005267A (ko) * 1990-08-24 1992-03-28 야마무라 가쓰미 반도체장치의 제조방법
US5064775A (en) * 1990-09-04 1991-11-12 Industrial Technology Research Institute Method of fabricating an improved polycrystalline silicon thin film transistor
SG63578A1 (en) * 1990-11-16 1999-03-30 Seiko Epson Corp Thin film semiconductor device process for fabricating the same and silicon film
JP2508948B2 (ja) * 1991-06-21 1996-06-19 日本電気株式会社 半導体装置の製造方法
EP0553791A1 (en) * 1992-01-31 1993-08-04 Nec Corporation Capacitor electrode for dram and process of fabrication thereof
JPH05250244A (ja) * 1992-03-04 1993-09-28 Nec Corp データベースシステム
KR0161887B1 (ko) * 1995-12-26 1999-02-18 문정환 용기를 갖는 습식에치 장치의 에치 종말점 측정방법

Also Published As

Publication number Publication date
DE69131570D1 (de) 1999-10-07
SG63578A1 (en) 1999-03-30
US5591989A (en) 1997-01-07
EP0486047A3 (en) 1996-04-10
EP0486047A2 (en) 1992-05-20
US5504019A (en) 1996-04-02
US5637512A (en) 1997-06-10
EP0486047B1 (en) 1999-09-01
US5811323A (en) 1998-09-22
DE69131570T2 (de) 2000-02-17
US5372958A (en) 1994-12-13

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KR100283350B1 (ko) Ｍｉｓ 박막 반도체 디바이스
US6338990B1 (en) Method for fabricating thin-film transistor
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