JPH0680826B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】 〔概要〕 MIS型FET構成とする薄膜トランジスタ（以下,TFTと云
う）の重要な特性因子とされるアモルファスシリコン活
性層のゲート絶縁膜界面をプラズマ酸化法により生成す
ることにより界面準位密度の少ない，従って電界効果移
動度の大きい高速のTFTトランジスタの形成手段を提示
している。
う）の重要な特性因子とされるアモルファスシリコン活
性層のゲート絶縁膜界面をプラズマ酸化法により生成す
ることにより界面準位密度の少ない，従って電界効果移
動度の大きい高速のTFTトランジスタの形成手段を提示
している。
本発明の薄膜トランジスタの製造方法に関す。
近時，半導体材料として着目されているアモルファスシ
リコンは，大面積の表示デバイスの制御素子として又，
ファクシミリの受光素子に用いられるCCDデバイスに代
わる光センサ素子としての応用が期待されている。
リコンは，大面積の表示デバイスの制御素子として又，
ファクシミリの受光素子に用いられるCCDデバイスに代
わる光センサ素子としての応用が期待されている。
アモルファスシリコンを素材とするTFTは，ゲート電極
絶縁層／活性層の界面準位密度が高くそのため電界効果
移動度μeffが小さく従って高速化が図り難いとされ，
改善が要望されている。
絶縁層／活性層の界面準位密度が高くそのため電界効果
移動度μeffが小さく従って高速化が図り難いとされ，
改善が要望されている。
本発明はガラス基板等絶縁基板上に，シランガラスSiH4
の電離イオンによる堆積手段，即ち，グロー放電分解法
によってアモルファスシリコン活性層を形成し，及び酸
素ガスを含む電離イオン空間で前記活性層の表面をプラ
ズマ酸化させてTFTのゲート電極絶縁層を形成すること
により該ゲート電極絶縁層と活性層の界面を安定化する
ものである。
の電離イオンによる堆積手段，即ち，グロー放電分解法
によってアモルファスシリコン活性層を形成し，及び酸
素ガスを含む電離イオン空間で前記活性層の表面をプラ
ズマ酸化させてTFTのゲート電極絶縁層を形成すること
により該ゲート電極絶縁層と活性層の界面を安定化する
ものである。
第３図は従来の薄膜トランジスタ（TFT）の構成を示す
断面図である。
断面図である。
同図（ａ）〜（ｄ）に従って基本的プロセスを説明す
る。
る。
同図（ａ）はガラス基板30上に真空蒸着法により導電性
の金属パターンを成膜したゲート電極31である。
の金属パターンを成膜したゲート電極31である。
同図（ｂ）は前記ゲート電極31の表面をプラズマCVD法
によってSiO2絶縁層32を成膜し，続いて高抵抗のアモル
ファスシリコン活性層33をそれぞれ連続的に成膜した図
である。
によってSiO2絶縁層32を成膜し，続いて高抵抗のアモル
ファスシリコン活性層33をそれぞれ連続的に成膜した図
である。
同図（ｃ）は（ｂ）図のa-Si活性層33をフォトレジスト
34で覆った部分を残してトランジスタ形成部をリフトオ
フした図である。
34で覆った部分を残してトランジスタ形成部をリフトオ
フした図である。
同図（ｄ）は前記トランジスタ形成部33′にプラズマCV
D法によってオーミック電極を形成するn+a-Si膜35,更に
真空蒸着法によりソース並びにドレインの金属電極36と
37を形成してなる図である。
D法によってオーミック電極を形成するn+a-Si膜35,更に
真空蒸着法によりソース並びにドレインの金属電極36と
37を形成してなる図である。
前記TFT構成において，プラズマCVD法によるゲート電極
絶縁層32は，例えばピンホール等による層欠陥が発生し
やすくこのため絶縁機能を満たすべく膜厚を十分厚くす
る必要がある。これにともないTFTの界面準位が高くな
り及びまたしきい値レベル電位が高いと云う欠点があっ
た。
絶縁層32は，例えばピンホール等による層欠陥が発生し
やすくこのため絶縁機能を満たすべく膜厚を十分厚くす
る必要がある。これにともないTFTの界面準位が高くな
り及びまたしきい値レベル電位が高いと云う欠点があっ
た。
前記従来のプラズマCVD法によるゲート電極31近傍にお
けるSiO2絶縁層32と，アモルファスシリコン（a-Si）活
性層33の積層する界面は,CVD膜成膜時におけるイオンダ
メージによる前記ピンホール等膜質欠陥が発生しやすい
ことからゲート絶縁層32の厚さを1000Å以上必要として
いた。従って活性層33の界面準位密度が高くそのため電
界効果移動度μeffが小さくTFTの高速化が図れないこと
である。
けるSiO2絶縁層32と，アモルファスシリコン（a-Si）活
性層33の積層する界面は,CVD膜成膜時におけるイオンダ
メージによる前記ピンホール等膜質欠陥が発生しやすい
ことからゲート絶縁層32の厚さを1000Å以上必要として
いた。従って活性層33の界面準位密度が高くそのため電
界効果移動度μeffが小さくTFTの高速化が図れないこと
である。
第１図は前記の問題点を解決するためなされた本発明の
TFTの一構成断面図である。
TFTの一構成断面図である。
絶縁基板１上，予形成されたソース並びにドレインの金
属電極８または９と該電極のオーミック電極３（ｎ型a-
Si）上に，少なくともグロー放電分解法によるアモルフ
ァスシリコン活性層４を成膜する手段と，前記同じグロ
ー放電分解法でガスを酸素を含む混合ガスに切り替えて
アモルファスシリコン活性層４の表面10をプラズマ酸化
する手段，を用いてゲート７の絶縁膜５と活性層４との
積層界面を汚染することなく連続的に成膜する薄膜トラ
ンジスタの製造方法とすることである。
属電極８または９と該電極のオーミック電極３（ｎ型a-
Si）上に，少なくともグロー放電分解法によるアモルフ
ァスシリコン活性層４を成膜する手段と，前記同じグロ
ー放電分解法でガスを酸素を含む混合ガスに切り替えて
アモルファスシリコン活性層４の表面10をプラズマ酸化
する手段，を用いてゲート７の絶縁膜５と活性層４との
積層界面を汚染することなく連続的に成膜する薄膜トラ
ンジスタの製造方法とすることである。
本発明の製造方法によれば，活性層４のアモルファスシ
リコン表面をプラズマ酸化することにより，数100Å以
下のSiO2ゲート絶縁膜５が実現されることから,ON電流
の高い然も活性層／ゲート絶縁膜の界面準位の密度の少
ない高速なトランジスタを提供することが出来る。
リコン表面をプラズマ酸化することにより，数100Å以
下のSiO2ゲート絶縁膜５が実現されることから,ON電流
の高い然も活性層／ゲート絶縁膜の界面準位の密度の少
ない高速なトランジスタを提供することが出来る。
以下，本発明のTFT製造方法実施例を第１図と第２図に
従って説明する。
従って説明する。
第１図にはアモルファスシリコンTFTの要部プロセス断
面図が示される。
面図が示される。
第１図（ａ）図は絶縁基板１上において,Cr,NiCr,Mo,Ti
またはAl等の何れか金属電極膜２が真空蒸着法により形
成され，更に該電極２のオーミックコンタクト用燐ドー
プアモルファスシリコン電極膜３がグロー放電分解法に
より形成された図である。
またはAl等の何れか金属電極膜２が真空蒸着法により形
成され，更に該電極２のオーミックコンタクト用燐ドー
プアモルファスシリコン電極膜３がグロー放電分解法に
より形成された図である。
同（ｂ）図は前記金属電極膜２及びオーミック電極膜３
をパターン形成することによりTFTのソース８並びにド
レイン９の各電極が分離形成される。次にSiH4ガスを含
む混合ガスのグロー放電分解法により，アモルファスシ
リコン活性層４を1000〜5000Å厚さに成膜する。更に続
いて，O2を含むNO2混合ガスを用いてグロー放電分解法
により，前記活性層４の表面10をプラズマ酸化すること
によって厚さ数100ÅのSiO2ゲート絶縁膜５が成膜され
た図である。
をパターン形成することによりTFTのソース８並びにド
レイン９の各電極が分離形成される。次にSiH4ガスを含
む混合ガスのグロー放電分解法により，アモルファスシ
リコン活性層４を1000〜5000Å厚さに成膜する。更に続
いて，O2を含むNO2混合ガスを用いてグロー放電分解法
により，前記活性層４の表面10をプラズマ酸化すること
によって厚さ数100ÅのSiO2ゲート絶縁膜５が成膜され
た図である。
同（ｃ）図は（ｂ）図ゲート絶縁膜５の成膜後，ポジ型
レジスト６を塗布乾燥した後,Cr,NiCr,又はAl等の何れ
かゲート金属電極７を真空蒸着法により被着してなる図
である。
レジスト６を塗布乾燥した後,Cr,NiCr,又はAl等の何れ
かゲート金属電極７を真空蒸着法により被着してなる図
である。
同（ｄ）図は（ｃ）図のレジスト６をエッチング除去す
ることによりゲート電極７をリフトオフした図である。
ることによりゲート電極７をリフトオフした図である。
同（ｅ）図はフォトレジストパターンによるトランジス
タ形成部をリフトオフした図である。
タ形成部をリフトオフした図である。
前記プロセス図において，本発明はアモルファスシリコ
ン活性層４成膜に続き，同一の炉内で活性層成膜時のシ
ランガスから，O2を含むNO2混合ガスえ切り替える手段
によって，前記活性層４の表面10をプラズマ酸化するこ
とでイオンダメージの全くない清浄な前記絶縁膜５が連
続的に積層されることに要点がある。
ン活性層４成膜に続き，同一の炉内で活性層成膜時のシ
ランガスから，O2を含むNO2混合ガスえ切り替える手段
によって，前記活性層４の表面10をプラズマ酸化するこ
とでイオンダメージの全くない清浄な前記絶縁膜５が連
続的に積層されることに要点がある。
第２図（ａ）〜（ｄ）は構成されるTFTの他の実施例を
説明する要部プロセスの断面図である。
説明する要部プロセスの断面図である。
第２図（ａ）はガラス基板１上にアモルファスシリコン
膜13を形成し，続いて該膜13の表面をO2プラズマ酸化法
によってSiO2ゲート絶縁膜14を形成し，更に，連続的に
前記ゲート絶縁膜14の表面にn+アモルファスシリコン
（n+a-Si）膜15が形成されるを示す。
膜13を形成し，続いて該膜13の表面をO2プラズマ酸化法
によってSiO2ゲート絶縁膜14を形成し，更に，連続的に
前記ゲート絶縁膜14の表面にn+アモルファスシリコン
（n+a-Si）膜15が形成されるを示す。
同（ｂ）はn+a-Si膜15の形成面にフォトレジストパター
ン16を塗布した後，n+a-Siのゲート電極17が形成された
図である。この段階でアモルファスシリコン膜13に燐p+
イオンを注入することによってソース・ドレイン領域18
と19が形成される。
ン16を塗布した後，n+a-Siのゲート電極17が形成された
図である。この段階でアモルファスシリコン膜13に燐p+
イオンを注入することによってソース・ドレイン領域18
と19が形成される。
同図（ｃ）は（ｂ）図のフォトレジスト16を除去した後
アモルファスシリコン膜13のトランジスタ形成パターニ
ングがされた図である。そしてSiO2ゲート絶縁膜14に対
して，ソース・ドレイン電極の窓明け20がされた後，ソ
ース電極21並びにドレイン電極22が配線されて同図
（ｄ）の如きプレーン型TFTが完成する。
アモルファスシリコン膜13のトランジスタ形成パターニ
ングがされた図である。そしてSiO2ゲート絶縁膜14に対
して，ソース・ドレイン電極の窓明け20がされた後，ソ
ース電極21並びにドレイン電極22が配線されて同図
（ｄ）の如きプレーン型TFTが完成する。
このばあいゲート絶縁膜14はアモルファスシリコン膜13
との界面形成が同一炉内で真空を破ることなく行われる
ので，ゲート絶縁膜としての良質の然も，極めて薄い低
しきい値電圧のTFTが実現されることになる。
との界面形成が同一炉内で真空を破ることなく行われる
ので，ゲート絶縁膜としての良質の然も，極めて薄い低
しきい値電圧のTFTが実現されることになる。
以上から明らかなように，本発明ゲート絶縁膜は，同一
炉内で下地側のアモルファスシリコン活性層の成膜に続
いて連続して行われるためその積層界面が清浄界面とな
り，然も絶縁膜が極めて薄いためしきい値電圧の低い高
速の薄膜トランジスタが形成される利点がある。
炉内で下地側のアモルファスシリコン活性層の成膜に続
いて連続して行われるためその積層界面が清浄界面とな
り，然も絶縁膜が極めて薄いためしきい値電圧の低い高
速の薄膜トランジスタが形成される利点がある。
第１図は本発明TFTの要部プロセス断面図， 第２図は前図と異なる他のTFTの要部プロセス断面図， 第３図は従来のTFTの構成を示す断面図である。 図中,1は絶縁基板， ４と13はアモルファスシリコン活性層， ５と14はゲート絶縁膜， 及び７と17はゲート（電極）である。
Claims (2)
- 【請求項１】絶縁基板（１）上に成膜する手段として，
少なくともグロー放電分解法によるアモルファスシリコ
ン活性層（４）の成膜手段と，前記グロー放電分解法に
よるガスを酸素を含む混合ガスに切り替えてアモルファ
スシリコン活性層の表面（10）をプラズマ酸化する手
段，を用いてゲート（７）の活性層（４）と該活性層の
絶縁膜（５）を連続生成することを特徴とする薄膜トラ
ンジスタの製造方法。 - 【請求項２】前項記載のアモルファスシリコン活性層の
表面（10）のゲート絶縁膜（５）をプラズマ酸化する手
段に続いて，同一炉中でｎ型アモルファスシリコンのゲ
ート電極（７）膜を形成することを特徴とする特許請求
の範囲第１項記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18220185A JPH0680826B2 (ja) | 1985-08-20 | 1985-08-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18220185A JPH0680826B2 (ja) | 1985-08-20 | 1985-08-20 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242565A JPS6242565A (ja) | 1987-02-24 |
| JPH0680826B2 true JPH0680826B2 (ja) | 1994-10-12 |
Family
ID=16114120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18220185A Expired - Lifetime JPH0680826B2 (ja) | 1985-08-20 | 1985-08-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680826B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG63578A1 (en) * | 1990-11-16 | 1999-03-30 | Seiko Epson Corp | Thin film semiconductor device process for fabricating the same and silicon film |
| US5470768A (en) * | 1992-08-07 | 1995-11-28 | Fujitsu Limited | Method for fabricating a thin-film transistor |
-
1985
- 1985-08-20 JP JP18220185A patent/JPH0680826B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242565A (ja) | 1987-02-24 |
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