JP3208816B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ，液晶
表示パネルのアクティブマトリクス基板およびその製造
方法に関し、特に、薄膜トランジスタのドレイン電流−
ゲート電圧特性の向上技術に関する。
表示パネルのアクティブマトリクス基板およびその製造
方法に関し、特に、薄膜トランジスタのドレイン電流−
ゲート電圧特性の向上技術に関する。
【０００２】
【従来の技術】液晶表示パネルのアクティブマトリクス
基板などにおいて、そのスイッチング素子として搭載さ
れる薄膜トランジスタは、たとえば、図５に示すよう
に、基板２１の表面側の真性のシリコン層２２の表面側
にゲート酸化膜２３を形成しておき、その表面上のゲー
ト電極２４をマスクとしてイオン注入を行い、シリコン
層の一部を導電化することによってソース領域２５およ
びドレイン領域２６がセルフアラインとなるように形成
されている。また、図６に示すように、基板３１の表面
側に予めソース領域３２およびドレイン領域３３を形成
しておき、それらの表面側の一部を覆う状態に真性のシ
リコン層３４を形成し、その表面側にゲート酸化膜３５
およびゲート電極３６を形成しておく場合もある。この
ような構造の薄膜トランジスタにおいては、ゲート電極
２４，３６にゲート酸化膜２３，３５を介して対峙する
領域がチャネル形成領域２７，３７（半導体領域）であ
って、ゲート電極２４，３６に正電位を印加すると（オ
ン状態）、その表面側にチャネルが形成されて、ソース
領域２５，３２とドレイン領域２６，３３が導通し、図
７に破線４１で示すドレイン電流（Ｉｄ）−ゲート電圧
（Ｖｇ）特性が得られるようになっている。
基板などにおいて、そのスイッチング素子として搭載さ
れる薄膜トランジスタは、たとえば、図５に示すよう
に、基板２１の表面側の真性のシリコン層２２の表面側
にゲート酸化膜２３を形成しておき、その表面上のゲー
ト電極２４をマスクとしてイオン注入を行い、シリコン
層の一部を導電化することによってソース領域２５およ
びドレイン領域２６がセルフアラインとなるように形成
されている。また、図６に示すように、基板３１の表面
側に予めソース領域３２およびドレイン領域３３を形成
しておき、それらの表面側の一部を覆う状態に真性のシ
リコン層３４を形成し、その表面側にゲート酸化膜３５
およびゲート電極３６を形成しておく場合もある。この
ような構造の薄膜トランジスタにおいては、ゲート電極
２４，３６にゲート酸化膜２３，３５を介して対峙する
領域がチャネル形成領域２７，３７（半導体領域）であ
って、ゲート電極２４，３６に正電位を印加すると（オ
ン状態）、その表面側にチャネルが形成されて、ソース
領域２５，３２とドレイン領域２６，３３が導通し、図
７に破線４１で示すドレイン電流（Ｉｄ）−ゲート電圧
（Ｖｇ）特性が得られるようになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
薄膜トランジスタにおいては、図７に示すように、ゲー
ト電極２４，３６に負のゲート電圧（Ｖｇ）を印加した
場合（オフ状態）であっても、ドレイン電流（Ｉｄ）が
流れてしまうという問題がある。その理由は、負のゲー
ト電圧（Ｖｇ）を印加したときに、チャネル形成領域２
７，３７の表層側に正孔が引き寄せられるに伴って、そ
の最表層に薄い正孔蓄積層が形成され、ソースあるいは
ドレイン領域と接触するためと理解され、この正孔蓄積
層の厚さは、チャネル形成領域２７，３７のデバイ長さ
に規定される性質を有する。
薄膜トランジスタにおいては、図７に示すように、ゲー
ト電極２４，３６に負のゲート電圧（Ｖｇ）を印加した
場合（オフ状態）であっても、ドレイン電流（Ｉｄ）が
流れてしまうという問題がある。その理由は、負のゲー
ト電圧（Ｖｇ）を印加したときに、チャネル形成領域２
７，３７の表層側に正孔が引き寄せられるに伴って、そ
の最表層に薄い正孔蓄積層が形成され、ソースあるいは
ドレイン領域と接触するためと理解され、この正孔蓄積
層の厚さは、チャネル形成領域２７，３７のデバイ長さ
に規定される性質を有する。
【０００４】このような問題を解消するために、薄膜ト
ランジスタの構造を、たとえば、ゲート電極と、ソース
領域およびドレイン領域との形成位置を横方向にずらし
た構造が考えられる。この構造によれば、ゲート電極に
負のゲート電圧を印加したときに、チャネル形成領域の
最表層に正孔蓄積層が形成されても、ソース領域やドレ
イン領域とは接触していないため、オフ状態におけるド
レイン電流（オフ電流）を低減できる。しかしながら、
この構造においては、ゲート電極と、ソース領域および
ドレイン領域との間に二次元的なギャップ（オフセット
領域）を設けるため、その大きさによって、オン電流な
どが変動しやすいので、現状の露光精度やエッチング精
度などのディメンション制御を越える精度が要求され、
実用に適しないという致命的な問題がある。
ランジスタの構造を、たとえば、ゲート電極と、ソース
領域およびドレイン領域との形成位置を横方向にずらし
た構造が考えられる。この構造によれば、ゲート電極に
負のゲート電圧を印加したときに、チャネル形成領域の
最表層に正孔蓄積層が形成されても、ソース領域やドレ
イン領域とは接触していないため、オフ状態におけるド
レイン電流（オフ電流）を低減できる。しかしながら、
この構造においては、ゲート電極と、ソース領域および
ドレイン領域との間に二次元的なギャップ（オフセット
領域）を設けるため、その大きさによって、オン電流な
どが変動しやすいので、現状の露光精度やエッチング精
度などのディメンション制御を越える精度が要求され、
実用に適しないという致命的な問題がある。
【０００５】以上の問題点に鑑みて、本発明の課題は、
チャネル形成領域とソース・ドレイン領域との配置構造
を三次元的に改善して、現状のディメンション制御で充
分にオフ電流を低減可能な薄膜トランジスタの製造方法
を実現することにある。
チャネル形成領域とソース・ドレイン領域との配置構造
を三次元的に改善して、現状のディメンション制御で充
分にオフ電流を低減可能な薄膜トランジスタの製造方法
を実現することにある。
【０００６】
【課題を解決するための手段】本発明に係る薄膜トラン
ジスタの製造方法は、基板の表面側にシリコン層を形成
する工程と、前記シリコン層の表面にゲート絶縁膜とな
る絶縁膜を形成する工程と、前記絶縁膜の上にゲート電
極となる導電体層を形成する工程と、前記導電体層をパ
ターニングして前記ゲート電極を形成する工程と、前記
ゲート電極をマスクとして前記シリコン層に不純物を導
入してソース領域およびドレイン領域を形成する導電化
工程とを有し、しかる後に前記ゲート電極をマスクとし
て前記シリコン層にエッチングを施して前記シリコン層
のうちの前記ソース領域および前記ドレイン領域となる
領域のシリコン層の厚さを低減する工程を有することを
特徴とする。
ジスタの製造方法は、基板の表面側にシリコン層を形成
する工程と、前記シリコン層の表面にゲート絶縁膜とな
る絶縁膜を形成する工程と、前記絶縁膜の上にゲート電
極となる導電体層を形成する工程と、前記導電体層をパ
ターニングして前記ゲート電極を形成する工程と、前記
ゲート電極をマスクとして前記シリコン層に不純物を導
入してソース領域およびドレイン領域を形成する導電化
工程とを有し、しかる後に前記ゲート電極をマスクとし
て前記シリコン層にエッチングを施して前記シリコン層
のうちの前記ソース領域および前記ドレイン領域となる
領域のシリコン層の厚さを低減する工程を有することを
特徴とする。
【０００７】また、前記ゲート電極をマスクとして前記
シリコン層に不純物を導入してソース領域およびドレイ
ン領域を形成する前記導電化工程の前に、前記ゲート電
極をマスクとして前記絶縁膜にエッチングを施して前記
ゲート絶縁膜を形成する工程を有することを特徴とす
る。
シリコン層に不純物を導入してソース領域およびドレイ
ン領域を形成する前記導電化工程の前に、前記ゲート電
極をマスクとして前記絶縁膜にエッチングを施して前記
ゲート絶縁膜を形成する工程を有することを特徴とす
る。
【０００８】また、前記ゲート電極をマスクとして前記
シリコン層に不純物を導入してソース領域およびドレイ
ン領域を形成する前記導電化工程の後で、前記ゲート電
極をマスクとして前記シリコン層にエッチングを施して
前記シリコン層のうちの前記ソース領域および前記ドレ
イン領域となる領域のシリコン層の厚さを低減する前記
工程の前に、前記ゲート電極をマスクとして前記絶縁膜
にエッチングを施して前記ゲート絶縁膜を形成する工程
を有することを特徴とする。
シリコン層に不純物を導入してソース領域およびドレイ
ン領域を形成する前記導電化工程の後で、前記ゲート電
極をマスクとして前記シリコン層にエッチングを施して
前記シリコン層のうちの前記ソース領域および前記ドレ
イン領域となる領域のシリコン層の厚さを低減する前記
工程の前に、前記ゲート電極をマスクとして前記絶縁膜
にエッチングを施して前記ゲート絶縁膜を形成する工程
を有することを特徴とする。
【０００９】
【００１０】
【作用】このような製造方法によれば、ソース領域及び
ドレイン領域は、表層にチャネルを形成可能なシリコン
層に対して、シリコン層とゲート絶縁膜との境界面から
基板側に向かって所定の縦方向距離、例えば、シリコン
層の空乏層の厚さに比して短く、シリコン層のデバイ長
さに比して長い距離を介して隣接させることができる。
例えば、ｎチャネル型であれば、ソース領域及びドレイ
ン領域がシリコン層とゲート絶縁膜との境界面から基板
側に向かって所定の縦方向距離を隔てているため、ゲー
ト電極に負のゲート電位を印加しても、シリコン層の最
表層に形成される正孔蓄積層とソース領域及びドレイン
領域とは接触していないため、ドレイン電流−ゲート電
圧特性におけるオフ電流特性が向上する。ゲート電極に
正のゲート電位を印加すると、ソース領域とドレイン領
域とは同一導電型チャネル及びオフセット距離を介して
導通状態となるため、通常の薄膜トランジスタと同レベ
ルのオン電流が得られる。また、ソース領域及びドレイ
ン領域とシリコン層の最表層とが縦方向で分離している
ため、シリコン層のエッチング深さの制御で縦方向分離
が可能となり、簡単な工程でソース・ドレイン領域の厚
さを制御できる。特に、シリコン層に不純物を導入する
工程は、ソース・ドレイン領域となるシリコン層の上の
絶縁膜をエッチングする工程の前、或いはソース・ドレ
イン領域となるシリコン層をエッチングする工程の前で
あって、シリコン層にサイドウォール部が形成される前
であることから、サイドウォール部への不純物導入を防
ぐことができ、薄膜トランジスタにおけるオフ特性の改
善を図ることができる。
ドレイン領域は、表層にチャネルを形成可能なシリコン
層に対して、シリコン層とゲート絶縁膜との境界面から
基板側に向かって所定の縦方向距離、例えば、シリコン
層の空乏層の厚さに比して短く、シリコン層のデバイ長
さに比して長い距離を介して隣接させることができる。
例えば、ｎチャネル型であれば、ソース領域及びドレイ
ン領域がシリコン層とゲート絶縁膜との境界面から基板
側に向かって所定の縦方向距離を隔てているため、ゲー
ト電極に負のゲート電位を印加しても、シリコン層の最
表層に形成される正孔蓄積層とソース領域及びドレイン
領域とは接触していないため、ドレイン電流−ゲート電
圧特性におけるオフ電流特性が向上する。ゲート電極に
正のゲート電位を印加すると、ソース領域とドレイン領
域とは同一導電型チャネル及びオフセット距離を介して
導通状態となるため、通常の薄膜トランジスタと同レベ
ルのオン電流が得られる。また、ソース領域及びドレイ
ン領域とシリコン層の最表層とが縦方向で分離している
ため、シリコン層のエッチング深さの制御で縦方向分離
が可能となり、簡単な工程でソース・ドレイン領域の厚
さを制御できる。特に、シリコン層に不純物を導入する
工程は、ソース・ドレイン領域となるシリコン層の上の
絶縁膜をエッチングする工程の前、或いはソース・ドレ
イン領域となるシリコン層をエッチングする工程の前で
あって、シリコン層にサイドウォール部が形成される前
であることから、サイドウォール部への不純物導入を防
ぐことができ、薄膜トランジスタにおけるオフ特性の改
善を図ることができる。
【００１１】
【実施例】つぎに、添付図面に基づいて、本発明の一実
施例について説明する。
施例について説明する。
【００１２】図１は本例の薄膜トランジスタの概略断面
図である。ここで、薄膜トランジスタは、液晶表示パネ
ルのアクティブマトリクス基板を構成するガラス基板上
に形成されている。
図である。ここで、薄膜トランジスタは、液晶表示パネ
ルのアクティブマトリクス基板を構成するガラス基板上
に形成されている。
【００１３】図において、ガラス基板１の表面側には薄
膜トランジスタ２が形成されており、この薄膜トランジ
スタ２は、ガラス基板１の表面に形成された厚さが約９
００Åの真性の多結晶シリコン領域３（半導体領域）
と、この多結晶シリコン領域３の表面側で厚さが約１０
００Åのゲート酸化膜４（ゲート絶縁膜）を介して多結
晶シリコン領域３に対するシリコンおよび銅を含むアル
ミニウム合金たるゲート電極５と、多結晶シリコン領域
３とゲート酸化膜４との境界面６から基板側に向かって
縦方向距離Ｌを介して多結晶シリコン領域３に隣接する
厚さがいずれも約５００Åのソース領域７およびドレイ
ン領域８とを有する。従って、多結晶シリコン領域３と
ゲート酸化膜４との境界面６と、ソース領域７およびド
レイン領域８の表面との縦方向距離Ｌは、それらの厚さ
の差である約４００Åに設定されている。ここで、ソー
ス領域７およびドレイン領域８は、いずれもｎ型不純物
としてのリンが導入されたｎ型拡散領域として形成され
ており、薄膜トランジスタ２はｎチャネル型薄膜トラン
ジスタである。なお、それらの表面側に形成されている
層は、ＣＶＤ法により堆積された層間絶縁膜として利用
されるＳｉＯ2 膜１３であって、その第１の接続孔９ａ
を介してソース領域７にソース電極９（信号線）が導電
接続し、その第２の接続孔１０ａを介してドレイン領域
８にドレイン電極１０（画素電極）が導電接続してい
る。ここで、薄膜トランジスタ２は、図２に示すとお
り、液晶表示パネルのアクティブマトリクス基板１ａに
搭載された状態にあり、ゲート電極５から延出したゲー
ト線５ａと、ソース領域７に導電接続するソース電極９
（信号線）とによって画素領域１ｂが格子状に区画され
た状態にある。
膜トランジスタ２が形成されており、この薄膜トランジ
スタ２は、ガラス基板１の表面に形成された厚さが約９
００Åの真性の多結晶シリコン領域３（半導体領域）
と、この多結晶シリコン領域３の表面側で厚さが約１０
００Åのゲート酸化膜４（ゲート絶縁膜）を介して多結
晶シリコン領域３に対するシリコンおよび銅を含むアル
ミニウム合金たるゲート電極５と、多結晶シリコン領域
３とゲート酸化膜４との境界面６から基板側に向かって
縦方向距離Ｌを介して多結晶シリコン領域３に隣接する
厚さがいずれも約５００Åのソース領域７およびドレイ
ン領域８とを有する。従って、多結晶シリコン領域３と
ゲート酸化膜４との境界面６と、ソース領域７およびド
レイン領域８の表面との縦方向距離Ｌは、それらの厚さ
の差である約４００Åに設定されている。ここで、ソー
ス領域７およびドレイン領域８は、いずれもｎ型不純物
としてのリンが導入されたｎ型拡散領域として形成され
ており、薄膜トランジスタ２はｎチャネル型薄膜トラン
ジスタである。なお、それらの表面側に形成されている
層は、ＣＶＤ法により堆積された層間絶縁膜として利用
されるＳｉＯ2 膜１３であって、その第１の接続孔９ａ
を介してソース領域７にソース電極９（信号線）が導電
接続し、その第２の接続孔１０ａを介してドレイン領域
８にドレイン電極１０（画素電極）が導電接続してい
る。ここで、薄膜トランジスタ２は、図２に示すとお
り、液晶表示パネルのアクティブマトリクス基板１ａに
搭載された状態にあり、ゲート電極５から延出したゲー
ト線５ａと、ソース領域７に導電接続するソース電極９
（信号線）とによって画素領域１ｂが格子状に区画され
た状態にある。
【００１４】このような構成の薄膜トランジスタ２にお
いて、それをオン動作させるときに、ゲート電極５に正
の電位を印加すると、多結晶シリコン領域３の表層側に
負の電荷が集中し、表層側からの厚さＷD の空乏層を伴
ってｎ型のチャネルが形成される。その結果、ソース領
域７とドレイン領域８とがチャネルおよびオフセット部
１１を介して導通状態になって、図３に実線４２で示す
ドレイン電流（Ｉｄ）−ゲート電位（Ｖｇ）特性が得ら
れる。この図において、ドレイン電流（Ｉｄ）−ゲート
電位（Ｖｇ）特性は、図７に示した従来の薄膜トランジ
スタのドレイン電流（Ｉｄ）−ゲート電位（Ｖｇ）特性
と略同様である。
いて、それをオン動作させるときに、ゲート電極５に正
の電位を印加すると、多結晶シリコン領域３の表層側に
負の電荷が集中し、表層側からの厚さＷD の空乏層を伴
ってｎ型のチャネルが形成される。その結果、ソース領
域７とドレイン領域８とがチャネルおよびオフセット部
１１を介して導通状態になって、図３に実線４２で示す
ドレイン電流（Ｉｄ）−ゲート電位（Ｖｇ）特性が得ら
れる。この図において、ドレイン電流（Ｉｄ）−ゲート
電位（Ｖｇ）特性は、図７に示した従来の薄膜トランジ
スタのドレイン電流（Ｉｄ）−ゲート電位（Ｖｇ）特性
と略同様である。
【００１５】一方、本例の薄膜トランジスタ２において
は、それをオフ動作させるときにゲート電極５に負の電
位を印加すると、多結晶シリコン領域３の最表層側に、
この領域のデバイ長さＬD に相当する厚さの正孔蓄積層
１２が形成される。しかしながら、本例の薄膜トランジ
スタ２においては、多結晶シリコン領域３とゲート酸化
膜４との境界面６と、ソース領域７およびドレイン領域
８の表面とが縦方向距離Ｌで約４００Åの距離（オフセ
ット部１１）を隔てているため、正孔蓄積層１２とソー
ス領域７およびドレイン領域８とは接触していない。そ
れ故、本例の薄膜トランジスタ２においては、図３に実
線４２で示すように、ゲート電位（Ｖｇ）を負側に走査
した場合であっても、ドレイン電流（Ｉｄ）は約１０
-12 Ａのレベルに保持され、図５および図６に示した従
来の薄膜トランジスタのようにドレイン電流（オフ電
流）が立ち上がることない。
は、それをオフ動作させるときにゲート電極５に負の電
位を印加すると、多結晶シリコン領域３の最表層側に、
この領域のデバイ長さＬD に相当する厚さの正孔蓄積層
１２が形成される。しかしながら、本例の薄膜トランジ
スタ２においては、多結晶シリコン領域３とゲート酸化
膜４との境界面６と、ソース領域７およびドレイン領域
８の表面とが縦方向距離Ｌで約４００Åの距離（オフセ
ット部１１）を隔てているため、正孔蓄積層１２とソー
ス領域７およびドレイン領域８とは接触していない。そ
れ故、本例の薄膜トランジスタ２においては、図３に実
線４２で示すように、ゲート電位（Ｖｇ）を負側に走査
した場合であっても、ドレイン電流（Ｉｄ）は約１０
-12 Ａのレベルに保持され、図５および図６に示した従
来の薄膜トランジスタのようにドレイン電流（オフ電
流）が立ち上がることない。
【００１６】ここで、チャネルが形成されるチャネル形
成領域としての半導体領域を真性の多結晶シリコン３で
構成しているが、チャネル形成領域を真性の多結晶シリ
コンの他に、その不純物濃度が約１×１０16／ｃｍ3 以
下の低濃度領域として形成した場合であっても、ゲート
電極５に正の電位を印加したときには、半導体の空乏層
は約１０００Åの深さ（ＷD ）にまで、本例では９００
Åの半導体厚さ全域に形成されるのに対し、ゲート電極
５に負の電位を印加したときには、正孔蓄積層１２は、
チャネル形成領域のデバイ長さＬD に対応して約１００
Åの深さにまで形成されるにすぎない。本例の薄膜トラ
ンジスタ２は、このような半導体の空乏層の深さと正孔
蓄積層１２の深さとのバランスを利用して、薄膜トラン
ジスタ２のオフ電流特性を改善したものである。すなわ
ち、ソース領域７およびドレイン領域８と、多結晶シリ
コン領域３の正孔蓄積層１２が発生する最表層とを、縦
方向で三次元的に分離したものである。このため、本例
の薄膜トランジスタ３は、後述するとおり、各領域に対
するエッチング深さによって、オフ電流特性の改善構造
を構成できるため、その製造プロセスにおいては、二次
元的に分離する構造と異なり、高い露光精度などを必要
とせず、現状のディメンション制御のレベルで充分に製
造することができる。
成領域としての半導体領域を真性の多結晶シリコン３で
構成しているが、チャネル形成領域を真性の多結晶シリ
コンの他に、その不純物濃度が約１×１０16／ｃｍ3 以
下の低濃度領域として形成した場合であっても、ゲート
電極５に正の電位を印加したときには、半導体の空乏層
は約１０００Åの深さ（ＷD ）にまで、本例では９００
Åの半導体厚さ全域に形成されるのに対し、ゲート電極
５に負の電位を印加したときには、正孔蓄積層１２は、
チャネル形成領域のデバイ長さＬD に対応して約１００
Åの深さにまで形成されるにすぎない。本例の薄膜トラ
ンジスタ２は、このような半導体の空乏層の深さと正孔
蓄積層１２の深さとのバランスを利用して、薄膜トラン
ジスタ２のオフ電流特性を改善したものである。すなわ
ち、ソース領域７およびドレイン領域８と、多結晶シリ
コン領域３の正孔蓄積層１２が発生する最表層とを、縦
方向で三次元的に分離したものである。このため、本例
の薄膜トランジスタ３は、後述するとおり、各領域に対
するエッチング深さによって、オフ電流特性の改善構造
を構成できるため、その製造プロセスにおいては、二次
元的に分離する構造と異なり、高い露光精度などを必要
とせず、現状のディメンション制御のレベルで充分に製
造することができる。
【００１７】つぎに、薄膜トランジスタ２の製造方法
を、図４を参照して、説明する。図４（ａ）〜（ｂ）は
いずれも薄膜トランジスタ２の製造方法の一部を示す工
程断面図である。
を、図４を参照して、説明する。図４（ａ）〜（ｂ）は
いずれも薄膜トランジスタ２の製造方法の一部を示す工
程断面図である。
【００１８】まず、図４（ａ）に示すように、ガラス基
板１の表面側における薄膜トランジスタ形成予定領域に
対して、多結晶シリコン層１５を形成する。ここで、多
結晶シリコン層１５は、温度が約４８０℃、かつ、低圧
力の雰囲気中で、Ｓｉ2 Ｈ6を用いてシリコン層を形成
するＬＰＣＶＤ成膜処理と、エキシマ・レーザアニール
処理（再結晶処理）によって形成され、その厚さは約９
００Åである。
板１の表面側における薄膜トランジスタ形成予定領域に
対して、多結晶シリコン層１５を形成する。ここで、多
結晶シリコン層１５は、温度が約４８０℃、かつ、低圧
力の雰囲気中で、Ｓｉ2 Ｈ6を用いてシリコン層を形成
するＬＰＣＶＤ成膜処理と、エキシマ・レーザアニール
処理（再結晶処理）によって形成され、その厚さは約９
００Åである。
【００１９】つぎに、ガラス基板１の表面側に、ＥＣＲ
ＣＶＤ法によりゲート酸化膜４を形成するための厚さが
約１０００Åのシリコン酸化膜１６（絶縁膜）を形成す
る。
ＣＶＤ法によりゲート酸化膜４を形成するための厚さが
約１０００Åのシリコン酸化膜１６（絶縁膜）を形成す
る。
【００２０】さらに、ガラス基板１の表面側に、スパッ
タ法によりシリコンおよび銅を含むアルミニウム合金層
１７（導電体層）を形成する。
タ法によりシリコンおよび銅を含むアルミニウム合金層
１７（導電体層）を形成する。
【００２１】つぎに、図４（ｂ）に示すように、アルミ
ニウム合金層１７をパターニングして、ゲート電極５を
形成する。
ニウム合金層１７をパターニングして、ゲート電極５を
形成する。
【００２２】つぎに、このゲート電極５をマスクとし
て、シリコン酸化膜１６にエッチングを施して、ゲート
酸化膜４のみを残す。このエッチングにおいては、シリ
コン酸化膜１６に対して選択的にエッチングを行い、下
層側たる多結晶シリコン層１５の厚さが変動しないよう
に、シリコン酸化膜１６に対するエッチング能力が高
く、多結晶シリコン層１５に対するエッチング能力が低
い選択エッチングが行われる。本例においては、ＣＨＦ
3 ガスを用いたＲＩＥ法を採用した。この条件でＲＩＥ
を行えば、シリコン酸化膜１６に対するエッチング速度
と多結晶シリコン層１５に対するエッチング速度の比
が、約２０：１ないし約３０：１である。
て、シリコン酸化膜１６にエッチングを施して、ゲート
酸化膜４のみを残す。このエッチングにおいては、シリ
コン酸化膜１６に対して選択的にエッチングを行い、下
層側たる多結晶シリコン層１５の厚さが変動しないよう
に、シリコン酸化膜１６に対するエッチング能力が高
く、多結晶シリコン層１５に対するエッチング能力が低
い選択エッチングが行われる。本例においては、ＣＨＦ
3 ガスを用いたＲＩＥ法を採用した。この条件でＲＩＥ
を行えば、シリコン酸化膜１６に対するエッチング速度
と多結晶シリコン層１５に対するエッチング速度の比
が、約２０：１ないし約３０：１である。
【００２３】つぎに、ゲート電極５をマスクとして、多
結晶シリコン層１５に対してエッチングを行い、図４
（ｃ）に示すように、多結晶シリコン層１５のうち、ソ
ース領域７およびドレイン領域８を形成すべき領域の多
結晶シリコン層の厚さを約５００Åにまで低減する。こ
のエッチング処理もＲＩＥにより行うが、エッチングガ
スとして、多結晶シリコン層１５に対するエッチング能
力が高いＣＨＦ4 ＋Ｏ2ガスを用いる。
結晶シリコン層１５に対してエッチングを行い、図４
（ｃ）に示すように、多結晶シリコン層１５のうち、ソ
ース領域７およびドレイン領域８を形成すべき領域の多
結晶シリコン層の厚さを約５００Åにまで低減する。こ
のエッチング処理もＲＩＥにより行うが、エッチングガ
スとして、多結晶シリコン層１５に対するエッチング能
力が高いＣＨＦ4 ＋Ｏ2ガスを用いる。
【００２４】つぎに、ゲート電極５をマスクとして多結
晶シリコン層１５にｎ型の不純物としてのリンをイオン
シャワードーピング処理により導入して、ソース領域７
およびドレイン領域８を形成する（導電化工程）。その
結果、ガラス基板１の表面側には、多結晶シリコン領域
３（半導体領域）と、この多結晶シリコン領域３の表面
側で厚さが約１０００Åのゲート酸化膜４（ゲート絶縁
膜）を介して多結晶シリコン領域３に対するアルミニウ
ム合金たるゲート電極５と、多結晶シリコン領域３の表
面から約４００Åの縦方向距離Ｌを介して多結晶シリコ
ン領域３に隣接するソース領域７およびドレイン領域８
とを有する薄膜トランジスタ２が形成される。
晶シリコン層１５にｎ型の不純物としてのリンをイオン
シャワードーピング処理により導入して、ソース領域７
およびドレイン領域８を形成する（導電化工程）。その
結果、ガラス基板１の表面側には、多結晶シリコン領域
３（半導体領域）と、この多結晶シリコン領域３の表面
側で厚さが約１０００Åのゲート酸化膜４（ゲート絶縁
膜）を介して多結晶シリコン領域３に対するアルミニウ
ム合金たるゲート電極５と、多結晶シリコン領域３の表
面から約４００Åの縦方向距離Ｌを介して多結晶シリコ
ン領域３に隣接するソース領域７およびドレイン領域８
とを有する薄膜トランジスタ２が形成される。
【００２５】つぎに、図４（ｄ）に示すように、ＣＶＤ
法により層間絶縁膜としてのＳｉＯ2 膜１３を形成した
後に、ソース電極９（信号線）をソース領域７に導電接
続するための第１の接続孔９ａおよびドレイン領域８に
ドレイン電極９（画素電極）を導電接続するための第２
の接続孔１０ａを形成する。しかる後に、図１に示すよ
うにソース電極９およびドレイン電極１０を順次形成す
る。なお、本例においては、薄膜トランジスタ２を液晶
表示パネルのマトリクスアレイのスイッチング素子とし
て用いているため、ドレイン電極１０としてＩＴＯから
なる画素電極を採用している。
法により層間絶縁膜としてのＳｉＯ2 膜１３を形成した
後に、ソース電極９（信号線）をソース領域７に導電接
続するための第１の接続孔９ａおよびドレイン領域８に
ドレイン電極９（画素電極）を導電接続するための第２
の接続孔１０ａを形成する。しかる後に、図１に示すよ
うにソース電極９およびドレイン電極１０を順次形成す
る。なお、本例においては、薄膜トランジスタ２を液晶
表示パネルのマトリクスアレイのスイッチング素子とし
て用いているため、ドレイン電極１０としてＩＴＯから
なる画素電極を採用している。
【００２６】以上のとおり、本例の薄膜トランジスタ２
の製造方法においては、ガラス基板１の表面側に積層し
た多結晶シリコン層１５，シリコン酸化膜１６およびア
ルミニウム合金層１７を、それらの表層側から順次エッ
チングしていくだけで、オフ電流特性改善構造の薄膜ト
ランジスタ２を製造することができるため、それ故、高
い露光精度などを必要としないので、現状のディメンシ
ョン制御のレベルで充分に製造することができる。
の製造方法においては、ガラス基板１の表面側に積層し
た多結晶シリコン層１５，シリコン酸化膜１６およびア
ルミニウム合金層１７を、それらの表層側から順次エッ
チングしていくだけで、オフ電流特性改善構造の薄膜ト
ランジスタ２を製造することができるため、それ故、高
い露光精度などを必要としないので、現状のディメンシ
ョン制御のレベルで充分に製造することができる。
【００２７】なお、この導電化工程については、ゲート
電極５をマスクとして利用可能なように、ゲート電極５
を形成した後であれば、いずれの工程順序で行ってもよ
い。
電極５をマスクとして利用可能なように、ゲート電極５
を形成した後であれば、いずれの工程順序で行ってもよ
い。
【００２８】本発明では、ゲート電極５をパターニング
した後、図４（ｂ）に示す状態、すなわち、シリコン酸
化膜１６にエッチングを施す前、または、多結晶シリコ
ン層１５にエッチングを施す前にイオンシャワードーピ
ング処理またはイオン注入処置処理を行う。この場合に
は、いずれも、多結晶シリコン層１５にエッチングを施
す前であるため、図４に示す多結晶シリコン層３のサイ
ドウォール部３ａ，３ｂに対しては、不純物の導入が行
われなくなるため、多結晶シリコン層３の不純物分布を
制御しやすい。
した後、図４（ｂ）に示す状態、すなわち、シリコン酸
化膜１６にエッチングを施す前、または、多結晶シリコ
ン層１５にエッチングを施す前にイオンシャワードーピ
ング処理またはイオン注入処置処理を行う。この場合に
は、いずれも、多結晶シリコン層１５にエッチングを施
す前であるため、図４に示す多結晶シリコン層３のサイ
ドウォール部３ａ，３ｂに対しては、不純物の導入が行
われなくなるため、多結晶シリコン層３の不純物分布を
制御しやすい。
【００２９】なお、本例の薄膜トランジスタ２について
は、液晶表示パネルのマトリクスアレイのスイッチング
素子などの他、その用途には限定のないものである。
は、液晶表示パネルのマトリクスアレイのスイッチング
素子などの他、その用途には限定のないものである。
【００３０】
【発明の効果】以上のとおり、本発明に係る薄膜トラン
ジスタの製造方法においては以下の効果を有する。ソー
ス領域及びドレイン領域は、表層にチャネルを形成可能
なシリコン層に対して、シリコン層とゲート絶縁膜との
境界面から基板側に向かって所定の縦方向距離、例え
ば、シリコン層の空乏層の厚さに比して短く、シリコン
層のデバイ長さに比して長い距離を介して隣接させるこ
とができる。例えば、ｎチャネル型であれば、ソース領
域及びドレイン領域がシリコン層とゲート絶縁膜との境
界面から基板側に向かって所定の縦方向距離を隔ててい
るため、ゲート電極に負のゲート電位を印加しても、シ
リコン層の最表層に形成される正孔蓄積層とソース領域
及びドレイン領域とは接触していないため、ドレイン電
流−ゲート電圧特性におけるオフ電流特性が向上する。
ゲート電極に正のゲート電位を印加すると、ソース領域
とドレイン領域とは同一導電型チャネル及びオフセット
距離を介して導通状態となるため、通常の薄膜トランジ
スタと同レベルのオン電流が得られる。また、ソース領
域及びドレイン領域とシリコン層の最表層とが縦方向で
分離しているため、シリコン層のエッチング深さの制御
で縦方向分離が可能となり、簡単な工程でソース・ドレ
イン領域の厚さを制御できる。特に、シリコン層に不純
物を導入する工程は、ソース・ドレイン領域となるシリ
コン層の上の絶縁膜をエッチングする工程の前、或いは
ソース・ドレイン領域となるシリコン層をエッチングす
る工程の前であって、シリコン層にサイドウォール部が
形成される前であることから、サイドウォール部への不
純物導入を防ぐことができ、薄膜トランジスタにおける
オフ特性の改善を図ることができる。
ジスタの製造方法においては以下の効果を有する。ソー
ス領域及びドレイン領域は、表層にチャネルを形成可能
なシリコン層に対して、シリコン層とゲート絶縁膜との
境界面から基板側に向かって所定の縦方向距離、例え
ば、シリコン層の空乏層の厚さに比して短く、シリコン
層のデバイ長さに比して長い距離を介して隣接させるこ
とができる。例えば、ｎチャネル型であれば、ソース領
域及びドレイン領域がシリコン層とゲート絶縁膜との境
界面から基板側に向かって所定の縦方向距離を隔ててい
るため、ゲート電極に負のゲート電位を印加しても、シ
リコン層の最表層に形成される正孔蓄積層とソース領域
及びドレイン領域とは接触していないため、ドレイン電
流−ゲート電圧特性におけるオフ電流特性が向上する。
ゲート電極に正のゲート電位を印加すると、ソース領域
とドレイン領域とは同一導電型チャネル及びオフセット
距離を介して導通状態となるため、通常の薄膜トランジ
スタと同レベルのオン電流が得られる。また、ソース領
域及びドレイン領域とシリコン層の最表層とが縦方向で
分離しているため、シリコン層のエッチング深さの制御
で縦方向分離が可能となり、簡単な工程でソース・ドレ
イン領域の厚さを制御できる。特に、シリコン層に不純
物を導入する工程は、ソース・ドレイン領域となるシリ
コン層の上の絶縁膜をエッチングする工程の前、或いは
ソース・ドレイン領域となるシリコン層をエッチングす
る工程の前であって、シリコン層にサイドウォール部が
形成される前であることから、サイドウォール部への不
純物導入を防ぐことができ、薄膜トランジスタにおける
オフ特性の改善を図ることができる。
【図１】本発明の実施例に係る薄膜トランジスタの構造
を示す断面図である。
を示す断面図である。
【図２】図１に示す薄膜トランジスタを備える液晶表示
パネルの概略平面図である。
パネルの概略平面図である。
【図３】図１に示す薄膜トランジスタのドレイン電流−
ゲート電位特性を示すグラフ図である。
ゲート電位特性を示すグラフ図である。
【図４】（ａ）ないし（ｄ）のいずれも、図１に示す薄
膜トランジスタの製造方法の一部を示す工程断面図であ
る。
膜トランジスタの製造方法の一部を示す工程断面図であ
る。
【図５】従来の薄膜トランジスタの構造を示す断面図で
ある。
ある。
【図６】別の従来の薄膜トランジスタの構造を示す断面
図である。
図である。
【図７】従来の薄膜トランジスタのドレイン電流−ゲー
ト電位特性を示すグラフ図である。
ト電位特性を示すグラフ図である。
１・・・ガラス基板 １ａ・・・アクティブマトリクス基板 １ｂ・・・画素領域 ２・・・薄膜トランジスタ ３・・・多結晶シリコン領域 ４・・・ゲート酸化膜（ゲート絶縁膜） ５・・・ゲート電極 ６・・・境界面 ７・・・ソース領域 ８・・・ドレイン領域 ９・・・ソース電極（信号線） １０・・・ドレイン電極（画素電極） １１・・・チャネル １２・・・空間電荷層 １５・・・多結晶シリコン層 １６・・・シリコン酸化膜 １７・・・アルミニウム合金層 Ｌ・・・縦方向距離 ＬD ・・・デバイ長さ
Claims (3)
- 【請求項１】 基板の表面側にシリコン層を形成する工
程と、前記シリコン層の表面にゲート絶縁膜となる絶縁
膜を形成する工程と、前記絶縁膜の上にゲート電極とな
る導電体層を形成する工程と、前記導電体層をパターニ
ングして前記ゲート電極を形成する工程と、前記ゲート
電極をマスクとして前記シリコン層に不純物を導入して
ソース領域およびドレイン領域を形成する導電化工程と
を有し、しかる後に前記ゲート電極をマスクとして前記
シリコン層にエッチングを施して前記シリコン層のうち
の前記ソース領域および前記ドレイン領域となる領域の
シリコン層の厚さを低減する工程を有することを特徴と
する薄膜トランジスタの製造方法。 - 【請求項２】 請求項１において、前記ゲート電極をマ
スクとして前記シリコン層に不純物を導入してソース領
域およびドレイン領域を形成する前記導電化工程の前
に、前記ゲート電極をマスクとして前記絶縁膜にエッチ
ングを施して前記ゲート絶縁膜を形成する工程を有する
ことを特徴とする薄膜トランジスタの製造方法。 - 【請求項３】 請求項１において、前記ゲート電極をマ
スクとして前記シリコン層に不純物を導入してソース領
域およびドレイン領域を形成する前記導電化工程の後
で、前記ゲート電極をマスクとして前記シリコン層にエ
ッチングを施して前記シリコン層のうちの前記ソース領
域および前記ドレイン領域となる領域のシリコン層の厚
さを低減する前記工程の前に、前記ゲート電極をマスク
として前記絶縁膜にエッチングを施して前記ゲート絶縁
膜を形成する工程を有することを特徴とする薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100392A JP3208816B2 (ja) | 1992-02-18 | 1992-02-18 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100392A JP3208816B2 (ja) | 1992-02-18 | 1992-02-18 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05226365A JPH05226365A (ja) | 1993-09-03 |
| JP3208816B2 true JP3208816B2 (ja) | 2001-09-17 |
Family
ID=12319399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3100392A Expired - Lifetime JP3208816B2 (ja) | 1992-02-18 | 1992-02-18 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3208816B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6683350B1 (en) | 1993-02-05 | 2004-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
-
1992
- 1992-02-18 JP JP3100392A patent/JP3208816B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05226365A (ja) | 1993-09-03 |
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