JP3177360B2 - 薄膜トランジスタの製造方法及び薄膜トランジスタ - Google Patents
薄膜トランジスタの製造方法及び薄膜トランジスタInfo
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- JP3177360B2 JP3177360B2 JP28364393A JP28364393A JP3177360B2 JP 3177360 B2 JP3177360 B2 JP 3177360B2 JP 28364393 A JP28364393 A JP 28364393A JP 28364393 A JP28364393 A JP 28364393A JP 3177360 B2 JP3177360 B2 JP 3177360B2
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Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置の駆動等
に用いることのできる薄膜トランジスタの製造方法及び
薄膜トランジスタに関するものであり、特にオフセット
ゲート構造や、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造の薄膜トランジスタの製造方法及び薄
膜トランジスタに関するものである。
に用いることのできる薄膜トランジスタの製造方法及び
薄膜トランジスタに関するものであり、特にオフセット
ゲート構造や、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造の薄膜トランジスタの製造方法及び薄
膜トランジスタに関するものである。
【０００２】
【従来の技術】薄膜トランジスタにおいてオフ電流を低
減してトランジスタ特性の高性能化を図るためには、チ
ャネル部のドレイン端に集中する電界強度を低減すれば
よいことがわかっている。このため、複数の薄膜トラン
ジスタを直列に配置したマルチゲート構造が採用されて
いる。しかしながら、マルチゲート構造をアクティブマ
トリクス型液晶表示装置のスイッチング素子として用い
る場合には、開口率の低下を伴う。そこで、最近では、
オフセットゲート構造やＬＤＤ構造の薄膜トランジスタ
が用いられるようになってきている。ＬＤＤ構造の薄膜
トランジスタは、例えば特開平２−９８１４３号公報及
び特開平３−１０１２７１号公報等に開示されている。
減してトランジスタ特性の高性能化を図るためには、チ
ャネル部のドレイン端に集中する電界強度を低減すれば
よいことがわかっている。このため、複数の薄膜トラン
ジスタを直列に配置したマルチゲート構造が採用されて
いる。しかしながら、マルチゲート構造をアクティブマ
トリクス型液晶表示装置のスイッチング素子として用い
る場合には、開口率の低下を伴う。そこで、最近では、
オフセットゲート構造やＬＤＤ構造の薄膜トランジスタ
が用いられるようになってきている。ＬＤＤ構造の薄膜
トランジスタは、例えば特開平２−９８１４３号公報及
び特開平３−１０１２７１号公報等に開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなＬＤＤ構造やオフセットゲート構造の薄膜トランジ
スタは、バイアステスト（Ｂ−Ｔ処理）により特性が大
きく劣化してしまう傾向があり、信頼性に劣るという問
題があった。
うなＬＤＤ構造やオフセットゲート構造の薄膜トランジ
スタは、バイアステスト（Ｂ−Ｔ処理）により特性が大
きく劣化してしまう傾向があり、信頼性に劣るという問
題があった。
【０００４】また、ＬＤＤ構造やオフセットゲート構造
の薄膜トランジスタにおいて、さらにオン電流を高めて
初期特性の良好な薄膜トランジスタにすることが要望さ
れている。
の薄膜トランジスタにおいて、さらにオン電流を高めて
初期特性の良好な薄膜トランジスタにすることが要望さ
れている。
【０００５】本発明の目的は、オンとオフとの比（オン
／オフ）が大きく、初期特性に優れ、かつ信頼性に優れ
た薄膜トランジスタを提供することにある。
／オフ）が大きく、初期特性に優れ、かつ信頼性に優れ
た薄膜トランジスタを提供することにある。
【０００６】
【課題を解決するための手段】請求項１に記載の発明の
薄膜トランジスタの製造方法は、ドーピングにより半導
体膜にソース領域及びドレイン領域がそれぞれ形成され
ており、ソース領域とドレイン領域との間のチャネル領
域の上方にゲート絶縁膜を介してゲート電極が形成され
ている薄膜トランジスタの製造方法であり、半導体膜の
チャネル領域上に前記ゲート絶縁膜を形成する工程と、
ゲート絶縁膜上に該ゲート絶縁膜よりも幅の狭いゲート
電極を形成する工程と、ゲート電極並びに半導体膜のソ
ース領域及びドレイン領域となる部分に不純物をドープ
する工程と、ゲート電極からはみ出た前記ゲート絶縁膜
の領域を所定の深さまで除去する工程とを備えることを
特徴としている。
薄膜トランジスタの製造方法は、ドーピングにより半導
体膜にソース領域及びドレイン領域がそれぞれ形成され
ており、ソース領域とドレイン領域との間のチャネル領
域の上方にゲート絶縁膜を介してゲート電極が形成され
ている薄膜トランジスタの製造方法であり、半導体膜の
チャネル領域上に前記ゲート絶縁膜を形成する工程と、
ゲート絶縁膜上に該ゲート絶縁膜よりも幅の狭いゲート
電極を形成する工程と、ゲート電極並びに半導体膜のソ
ース領域及びドレイン領域となる部分に不純物をドープ
する工程と、ゲート電極からはみ出た前記ゲート絶縁膜
の領域を所定の深さまで除去する工程とを備えることを
特徴としている。
【０００７】請求項２に記載の薄膜トランジスタは、請
求項１に記載の発明の製造方法により製造することがで
きる薄膜トランジスタであり、ソース領域、チャネル領
域及びドレイン領域が形成された半導体活性層と、半導
体活性層のチャネル領域上に形成されるゲート絶縁膜
と、ゲート絶縁膜上に該ゲート絶縁膜よりも幅が狭くな
るように形成されるゲート電極とを備え、ゲート電極か
らはみ出た前記ゲート絶縁膜のダメージ領域が除去され
ることにより、ゲート絶縁膜に段差部が形成されている
ことを特徴としている。
求項１に記載の発明の製造方法により製造することがで
きる薄膜トランジスタであり、ソース領域、チャネル領
域及びドレイン領域が形成された半導体活性層と、半導
体活性層のチャネル領域上に形成されるゲート絶縁膜
と、ゲート絶縁膜上に該ゲート絶縁膜よりも幅が狭くな
るように形成されるゲート電極とを備え、ゲート電極か
らはみ出た前記ゲート絶縁膜のダメージ領域が除去され
ることにより、ゲート絶縁膜に段差部が形成されている
ことを特徴としている。
【０００８】
【０００９】請求項３に記載の薄膜トランジスタは、請
求項２に記載の発明の特徴を備えており、ソース領域、
チャネル領域及びドレイン領域が形成された半導体活性
層と、半導体活性層のチャネル領域上に形成されるゲー
ト絶縁膜と、ゲート絶縁膜上に該ゲート絶縁膜よりも幅
が狭くなるように形成されるゲート電極と、ゲート絶縁
膜を構成する材料より高い誘電率を有する材料から形成
され、半導体活性層、ゲート絶縁膜及びゲート電極上を
覆うように設けられる保護絶縁膜とを備え、ゲート電極
からはみ出たゲート絶縁膜のダメージ領域が除去される
ことによりゲート絶縁膜に段差部が形成され、該段差部
上を前記保護絶縁膜が被覆していることを特徴としてい
る。
求項２に記載の発明の特徴を備えており、ソース領域、
チャネル領域及びドレイン領域が形成された半導体活性
層と、半導体活性層のチャネル領域上に形成されるゲー
ト絶縁膜と、ゲート絶縁膜上に該ゲート絶縁膜よりも幅
が狭くなるように形成されるゲート電極と、ゲート絶縁
膜を構成する材料より高い誘電率を有する材料から形成
され、半導体活性層、ゲート絶縁膜及びゲート電極上を
覆うように設けられる保護絶縁膜とを備え、ゲート電極
からはみ出たゲート絶縁膜のダメージ領域が除去される
ことによりゲート絶縁膜に段差部が形成され、該段差部
上を前記保護絶縁膜が被覆していることを特徴としてい
る。
【００１０】
【作用】本発明者らは、ＬＤＤ構造やオフセットゲート
構造の薄膜トランジスタがバイアステストにより特性が
大きく劣化する原因について鋭意検討した結果、薄膜ト
ランジスタの製造工程においてイオンシャワー法等によ
り不純物をドープする際、ゲート電極からはみ出たゲー
ト絶縁膜の領域がダメージを受け、この領域がナトリウ
ムや水分等により汚染されやすくなり、特性が劣化する
ことを見いだした。
構造の薄膜トランジスタがバイアステストにより特性が
大きく劣化する原因について鋭意検討した結果、薄膜ト
ランジスタの製造工程においてイオンシャワー法等によ
り不純物をドープする際、ゲート電極からはみ出たゲー
ト絶縁膜の領域がダメージを受け、この領域がナトリウ
ムや水分等により汚染されやすくなり、特性が劣化する
ことを見いだした。
【００１１】請求項１に記載の発明の製造方法では、不
純物をドープした後、この不純物のドープ等によりダメ
ージを受けたゲート絶縁膜の領域、すなわちゲート電極
からはみ出たゲート絶縁膜の領域をエッチング等で所定
の深さまで除去し、このダメージ部分を取り除いてい
る。このため、水分等により汚染されにくくなり、信頼
性を高めることができる。
純物をドープした後、この不純物のドープ等によりダメ
ージを受けたゲート絶縁膜の領域、すなわちゲート電極
からはみ出たゲート絶縁膜の領域をエッチング等で所定
の深さまで除去し、このダメージ部分を取り除いてい
る。このため、水分等により汚染されにくくなり、信頼
性を高めることができる。
【００１２】請求項１に記載の発明及び請求項２に記載
の発明においてゲート電極からはみ出たゲート絶縁膜の
領域を除去する深さは，製造工程においてゲート絶縁膜
のダメージがどの程度の深さまで生じているかにより異
なるが、一般には１００Å〜５００Å程度の深さで除去
される。
の発明においてゲート電極からはみ出たゲート絶縁膜の
領域を除去する深さは，製造工程においてゲート絶縁膜
のダメージがどの程度の深さまで生じているかにより異
なるが、一般には１００Å〜５００Å程度の深さで除去
される。
【００１３】
【００１４】請求項３に記載の発明に従う薄膜トランジ
スタは、ゲート電極からはみ出たゲート絶縁膜のダメー
ジ領域が除去されることによりゲート絶縁膜により段差
部か形成されており、かつこの段差部の上に、ゲート絶
縁膜より高い誘電率を有する保護絶縁膜が存在してい
る。従って、水分等により汚染されやすいダメージ領域
が除去されており、請求項１及び２に記載の発明と同様
に高い信頼性を有するとともに、高い誘電率の保護絶縁
膜がゲート絶縁膜の段差部上に存在しているのでゲート
電界がドレイン端に集中せず分散し、初期特性が向上す
る。
スタは、ゲート電極からはみ出たゲート絶縁膜のダメー
ジ領域が除去されることによりゲート絶縁膜により段差
部か形成されており、かつこの段差部の上に、ゲート絶
縁膜より高い誘電率を有する保護絶縁膜が存在してい
る。従って、水分等により汚染されやすいダメージ領域
が除去されており、請求項１及び２に記載の発明と同様
に高い信頼性を有するとともに、高い誘電率の保護絶縁
膜がゲート絶縁膜の段差部上に存在しているのでゲート
電界がドレイン端に集中せず分散し、初期特性が向上す
る。
【００１５】
【実施例】図２は、薄膜トランジスタの製造工程を示す
断面図である。図２（ａ）を参照して、ガラス基板等の
絶縁性透明基板１の上に多結晶シリコン等からなる半導
体膜２を形成する。多結晶シリコンはＣＶＤ法等により
形成し、これを島状にパターニングして形成することが
できる。また非晶質シリコンをＣＶＤ法等により形成し
た後、これをアニールすることにより多結晶化してもよ
い。次に、図２（ｂ）を参照して、半導体膜２を熱酸化
するか、半導体膜２上にＣＶＤ法等によりデポジション
してＳｉＯ2 からなるゲート絶縁膜３を形成する。
断面図である。図２（ａ）を参照して、ガラス基板等の
絶縁性透明基板１の上に多結晶シリコン等からなる半導
体膜２を形成する。多結晶シリコンはＣＶＤ法等により
形成し、これを島状にパターニングして形成することが
できる。また非晶質シリコンをＣＶＤ法等により形成し
た後、これをアニールすることにより多結晶化してもよ
い。次に、図２（ｂ）を参照して、半導体膜２を熱酸化
するか、半導体膜２上にＣＶＤ法等によりデポジション
してＳｉＯ2 からなるゲート絶縁膜３を形成する。
【００１６】次に図２（ｃ）を参照して、ゲート絶縁膜
３上に多結晶シリコン等からなるゲート電極４を形成す
る。次に図２（ｄ）を参照して、ゲート電極４の幅より
も広い幅を有するようにゲート絶縁膜３の不要部分をエ
ッチングする。これにより、ゲート絶縁膜３上にゲート
絶縁膜３より幅の狭いゲート電極４が形成されたことに
なる。
３上に多結晶シリコン等からなるゲート電極４を形成す
る。次に図２（ｄ）を参照して、ゲート電極４の幅より
も広い幅を有するようにゲート絶縁膜３の不要部分をエ
ッチングする。これにより、ゲート絶縁膜３上にゲート
絶縁膜３より幅の狭いゲート電極４が形成されたことに
なる。
【００１７】次に、図２（ｅ）を参照して、イオンシャ
ワー法等によりイオンビームを照射し、半導体膜のドレ
イン領域２ａ及びソース領域２ｃと、ゲート電極４に不
純物をドープした後、熱処理して活性化する。また、必
要に応じて水素プラズマ処理を行う。
ワー法等によりイオンビームを照射し、半導体膜のドレ
イン領域２ａ及びソース領域２ｃと、ゲート電極４に不
純物をドープした後、熱処理して活性化する。また、必
要に応じて水素プラズマ処理を行う。
【００１８】以上のようにして不純物や水素がゲート電
極４と半導体活性層のドレイン領域２ａ及びソース領域
２ｃに導入されるが、この際、ゲート電極４からはみ出
たゲート絶縁膜３の領域３ａ，３ｂの部分も不純物ドー
プ及び水素プラズマ処理の影響を受け、ダメージを受け
る。
極４と半導体活性層のドレイン領域２ａ及びソース領域
２ｃに導入されるが、この際、ゲート電極４からはみ出
たゲート絶縁膜３の領域３ａ，３ｂの部分も不純物ドー
プ及び水素プラズマ処理の影響を受け、ダメージを受け
る。
【００１９】図１は、請求項１に記載の発明に従い、図
２（ｅ）に示すゲート絶縁膜３のはみ出し領域３ａ，３
ｂをエッチング等により除去し、段差部５，６を形成し
た状態を示す断面図である。本実施例においてゲート絶
縁膜３の厚みは１０００Å〜１５００Åであり、はみ出
しの領域３ａ，３ｂを１００Å〜５００Åの深さでエッ
チングで除去することにより、段差部５，６を形成して
いる。
２（ｅ）に示すゲート絶縁膜３のはみ出し領域３ａ，３
ｂをエッチング等により除去し、段差部５，６を形成し
た状態を示す断面図である。本実施例においてゲート絶
縁膜３の厚みは１０００Å〜１５００Åであり、はみ出
しの領域３ａ，３ｂを１００Å〜５００Åの深さでエッ
チングで除去することにより、段差部５，６を形成して
いる。
【００２０】図３は、図１に示すような段差部５，６を
形成した後、ゲート電極４、ゲート絶縁膜３、及び半導
体膜のドレイン領域２ａ及びソース領域２ｃの上を覆う
ように保護絶縁膜７を形成し、保護絶縁膜７形成後、ド
レイン領域２ａ及びソース領域２ｃの上方にコンタクト
ホール７ａ，７ｂを形成した状態を示している。請求項
３及び請求項４に記載の発明に従えば、この保護絶縁膜
７として、ゲート絶縁膜３よりも高い誘電率を有するも
のが用いられる。本実施例では、ゲート絶縁膜３を酸化
シリコンから形成しているので、酸化シリコンの誘電率
よりも高い窒化シリコン、酸化窒化シリコン、酸化タン
タル等が保護絶縁膜７の形成材料として用いられる。
形成した後、ゲート電極４、ゲート絶縁膜３、及び半導
体膜のドレイン領域２ａ及びソース領域２ｃの上を覆う
ように保護絶縁膜７を形成し、保護絶縁膜７形成後、ド
レイン領域２ａ及びソース領域２ｃの上方にコンタクト
ホール７ａ，７ｂを形成した状態を示している。請求項
３及び請求項４に記載の発明に従えば、この保護絶縁膜
７として、ゲート絶縁膜３よりも高い誘電率を有するも
のが用いられる。本実施例では、ゲート絶縁膜３を酸化
シリコンから形成しているので、酸化シリコンの誘電率
よりも高い窒化シリコン、酸化窒化シリコン、酸化タン
タル等が保護絶縁膜７の形成材料として用いられる。
【００２１】図４は、図２（ｅ）に示す工程の次に、ゲ
ート電極４からはみ出したゲート絶縁膜３の領域３ａ，
３ｂをエッチングせずに、保護絶縁膜７を形成させた実
施例を示している。請求項３に記載の発明に従えば、ゲ
ート絶縁膜３よりも高い誘電率を有する材料を用いて保
護絶縁膜７を形成する。本実施例ではゲート絶縁膜３と
して酸化シリコンが用いられているので、例えば窒化シ
リコン等から保護絶縁膜７を形成する。
ート電極４からはみ出したゲート絶縁膜３の領域３ａ，
３ｂをエッチングせずに、保護絶縁膜７を形成させた実
施例を示している。請求項３に記載の発明に従えば、ゲ
ート絶縁膜３よりも高い誘電率を有する材料を用いて保
護絶縁膜７を形成する。本実施例ではゲート絶縁膜３と
して酸化シリコンが用いられているので、例えば窒化シ
リコン等から保護絶縁膜７を形成する。
【００２２】図５は、薄膜トランジスタの保護絶縁膜の
材料として種々の誘電率εを有する材料を用い、バイア
ステストした後のオン電流を示す図である。図５におい
て、実線は図３に示すような構造、すなわちゲート絶縁
膜のはみ出し領域をエッチングし段差部が形成されてい
る構造の薄膜トランジスタにおける値を示しており、点
線は図４に示すような構造、すなわち段差部が形成され
ていない構造の薄膜トランジスタの値を示している。ま
た図５において、一点鎖線は酸化シリコン膜の誘電率の
値を示している。図５から明らかなように、保護絶縁膜
の誘電率εが酸化シリコン膜の誘電率よりも高くなれ
ば、バイアステスト後のオン電流が大きくなり、信頼性
が向上する。
材料として種々の誘電率εを有する材料を用い、バイア
ステストした後のオン電流を示す図である。図５におい
て、実線は図３に示すような構造、すなわちゲート絶縁
膜のはみ出し領域をエッチングし段差部が形成されてい
る構造の薄膜トランジスタにおける値を示しており、点
線は図４に示すような構造、すなわち段差部が形成され
ていない構造の薄膜トランジスタの値を示している。ま
た図５において、一点鎖線は酸化シリコン膜の誘電率の
値を示している。図５から明らかなように、保護絶縁膜
の誘電率εが酸化シリコン膜の誘電率よりも高くなれ
ば、バイアステスト後のオン電流が大きくなり、信頼性
が向上する。
【００２３】次に、以下のような実施例１〜４及び比較
例１，２の薄膜トランジスタについて初期特性及び信頼
性を評価し、その結果を表１にまとめて示した。
例１，２の薄膜トランジスタについて初期特性及び信頼
性を評価し、その結果を表１にまとめて示した。
【００２４】実施例１ 図１に示すような構造であり、ゲート絶縁膜３に段差部
５，６が形成されており、保護絶縁膜を有しない構造の
もの。
５，６が形成されており、保護絶縁膜を有しない構造の
もの。
【００２５】実施例２ 図３に示すような構造であり、ゲート絶縁膜３に段差部
５，６が形成されており、保護絶縁膜７としてＳｉＯ2
が形成されている構造のもの。
５，６が形成されており、保護絶縁膜７としてＳｉＯ2
が形成されている構造のもの。
【００２６】実施例３ 図４に示すような構造であり、ゲート絶縁膜３に段差部
が形成されておらず、保護絶縁膜７としてゲート絶縁膜
３より高い誘電率を有するＳｉＮX が形成された構造の
もの。
が形成されておらず、保護絶縁膜７としてゲート絶縁膜
３より高い誘電率を有するＳｉＮX が形成された構造の
もの。
【００２７】実施例４ 図３に示すような構造であり、ゲート絶縁膜３に段差部
５，６が形成されており、保護絶縁膜７としてゲート絶
縁膜３より高い誘電率を有するＳｉＮX が形成された構
造のもの。
５，６が形成されており、保護絶縁膜７としてゲート絶
縁膜３より高い誘電率を有するＳｉＮX が形成された構
造のもの。
【００２８】比較例１ 図２（ｅ）に示すような構造であり、ゲート絶縁膜３の
はみ出し領域３ａ，３ｂはエッチング除去されず、保護
絶縁膜を有していない構造のもの。
はみ出し領域３ａ，３ｂはエッチング除去されず、保護
絶縁膜を有していない構造のもの。
【００２９】比較例２ 図４に示すような構造であり、ゲート絶縁膜３のはみ出
し領域３ａ，３ｂはエッチング除去されず、保護絶縁膜
７としてゲート絶縁膜３と同じ材料であるＳｉＯ2 膜が
形成された構造のもの。
し領域３ａ，３ｂはエッチング除去されず、保護絶縁膜
７としてゲート絶縁膜３と同じ材料であるＳｉＯ2 膜が
形成された構造のもの。
【００３０】
【表１】
【００３１】実施例１及び比較例１は、保護絶縁膜を有
さず、段差部が形成されたものと形成されていないもの
である。また実施例２と比較例２は、保護絶縁膜として
ＳｉＯ2 膜が形成されており、段差部が形成されたもの
と形成されていないものである。これらの実施例と比較
例の比較から、ゲート絶縁膜のはみ出したダメージ部分
をエッチング除去し段差部を形成することにより、著し
く信頼性の高まることがわかる。
さず、段差部が形成されたものと形成されていないもの
である。また実施例２と比較例２は、保護絶縁膜として
ＳｉＯ2 膜が形成されており、段差部が形成されたもの
と形成されていないものである。これらの実施例と比較
例の比較から、ゲート絶縁膜のはみ出したダメージ部分
をエッチング除去し段差部を形成することにより、著し
く信頼性の高まることがわかる。
【００３２】また実施例３及び実施例４は保護絶縁膜と
してゲート絶縁膜よりも高い誘電率を有するＳｉＮX が
形成されており、保護絶縁膜としてＳｉＯ2 膜が形成さ
れている比較例２及び実施例２に比べ、信頼性が向上す
ると共に初期特性も良好になっていることがわかる。
してゲート絶縁膜よりも高い誘電率を有するＳｉＮX が
形成されており、保護絶縁膜としてＳｉＯ2 膜が形成さ
れている比較例２及び実施例２に比べ、信頼性が向上す
ると共に初期特性も良好になっていることがわかる。
【００３３】以上のことから明らかなように、請求項１
に記載の発明及び請求項２に記載の発明に従い、ゲート
電極からはみ出したゲート絶縁膜のダメージ部分を除去
することにより、信頼性を著しく向上させることができ
る。また請求項３に記載の発明に従い、ゲート絶縁膜よ
りも高い誘電率を有する保護絶縁膜を形成することによ
り、信頼性を向上させることができると共に、初期特性
を良好なものにすることができる。また請求項４に記載
の発明に従い、ゲート電極からはみ出したゲート絶縁膜
のダメージ部分を除去すると共に、ゲート絶縁膜よりも
高い誘電率を有する材料を用いて保護絶縁膜を形成する
ことにより、さらに初期特性及び信頼性を向上させるこ
とができる。
に記載の発明及び請求項２に記載の発明に従い、ゲート
電極からはみ出したゲート絶縁膜のダメージ部分を除去
することにより、信頼性を著しく向上させることができ
る。また請求項３に記載の発明に従い、ゲート絶縁膜よ
りも高い誘電率を有する保護絶縁膜を形成することによ
り、信頼性を向上させることができると共に、初期特性
を良好なものにすることができる。また請求項４に記載
の発明に従い、ゲート電極からはみ出したゲート絶縁膜
のダメージ部分を除去すると共に、ゲート絶縁膜よりも
高い誘電率を有する材料を用いて保護絶縁膜を形成する
ことにより、さらに初期特性及び信頼性を向上させるこ
とができる。
【００３４】図６は、ゲート絶縁膜のはみ出し領域に段
差部を形成しかつ保護絶縁膜としてゲート絶縁膜よりも
高い誘電率を有する絶縁膜を形成した薄膜トランジスタ
を、液晶表示装置のスイッチング素子として用いた例を
示す断面図である。図６を参照して、保護絶縁膜７に形
成されたコンタクトホール７ｂに達するようにＩＴＯな
どからなる表示電極８が保護絶縁膜７上に形成されてお
り、コンタクトホール７ｂ内で表示電極８はソース領域
２ｃと電気的に接続されている。このコンタクトホール
７ｂ内には、さらに金属から形成されたソース電極１１
が表示電極８を覆うように形成されている。
差部を形成しかつ保護絶縁膜としてゲート絶縁膜よりも
高い誘電率を有する絶縁膜を形成した薄膜トランジスタ
を、液晶表示装置のスイッチング素子として用いた例を
示す断面図である。図６を参照して、保護絶縁膜７に形
成されたコンタクトホール７ｂに達するようにＩＴＯな
どからなる表示電極８が保護絶縁膜７上に形成されてお
り、コンタクトホール７ｂ内で表示電極８はソース領域
２ｃと電気的に接続されている。このコンタクトホール
７ｂ内には、さらに金属から形成されたソース電極１１
が表示電極８を覆うように形成されている。
【００３５】コンタクトホール７ａ内には金属から形成
されたドレイン電極１０が形成されており、ドレイン領
域２ａと電気的に接続されている。また表示電極８の下
方には保護絶縁膜７を介して補助容量電極９が形成され
ている。その他の構成は図３に示す実施例と同様である
ので、同一の参照番号を付することにより説明を省略す
る。
されたドレイン電極１０が形成されており、ドレイン領
域２ａと電気的に接続されている。また表示電極８の下
方には保護絶縁膜７を介して補助容量電極９が形成され
ている。その他の構成は図３に示す実施例と同様である
ので、同一の参照番号を付することにより説明を省略す
る。
【００３６】上記実施例では、オフセットゲート構造の
薄膜トランジスタに本発明を適用した例を示している
が、本発明はオフセットゲート構造の薄膜トランジスタ
のみに限定されるものではなく、ゲート電極からはみ出
したゲート絶縁膜の領域の下方にＬＤＤ領域が形成され
たＬＤＤ構造等の薄膜トランジスタにも適用されるもの
である。
薄膜トランジスタに本発明を適用した例を示している
が、本発明はオフセットゲート構造の薄膜トランジスタ
のみに限定されるものではなく、ゲート電極からはみ出
したゲート絶縁膜の領域の下方にＬＤＤ領域が形成され
たＬＤＤ構造等の薄膜トランジスタにも適用されるもの
である。
【００３７】
【発明の効果】請求項１に記載の発明及び請求項２に記
載の発明に従えば、ゲート電極からはみ出したゲート絶
縁膜の領域が所定の深さまで除去される。このため不純
物のドーピング等によりダメージを受けたゲート絶縁膜
の領域が除去されるので、従来信頼性低下の原因となっ
ていた水分等による汚染の発生を抑制することができ、
信頼性を向上させることができる。
載の発明に従えば、ゲート電極からはみ出したゲート絶
縁膜の領域が所定の深さまで除去される。このため不純
物のドーピング等によりダメージを受けたゲート絶縁膜
の領域が除去されるので、従来信頼性低下の原因となっ
ていた水分等による汚染の発生を抑制することができ、
信頼性を向上させることができる。
【００３８】
【００３９】請求項３に記載の発明に従えば、請求項１
に記載の発明及び請求項２に記載の発明と同様に段差部
が形成されると共にゲート絶縁膜より高い誘電率を有す
る保護絶縁膜が設けられる。このため、信頼性を著しく
向上させることができると共に、初期特性を良好なもの
にすることができる。
に記載の発明及び請求項２に記載の発明と同様に段差部
が形成されると共にゲート絶縁膜より高い誘電率を有す
る保護絶縁膜が設けられる。このため、信頼性を著しく
向上させることができると共に、初期特性を良好なもの
にすることができる。
【図１】請求項１に記載の発明及び請求項２に記載の発
明に従う一実施例を示す断面図。
明に従う一実施例を示す断面図。
【図２】薄膜トランジスタを製造する工程を示す断面
図。
図。
【図３】請求項４に記載の発明に従う一実施例を示す断
面図。
面図。
【図４】請求項３に記載の発明に従う一実施例を示す断
面図。
面図。
【図５】保護絶縁膜の誘電率εとバイアステスト後のオ
ン電流との関係を示す図。
ン電流との関係を示す図。
【図６】請求項４に記載の発明に従う一実施例の薄膜ト
ランジスタを液晶表示装置のスイッチング素子として用
いた例を示す断面図。
ランジスタを液晶表示装置のスイッチング素子として用
いた例を示す断面図。
１…透明基板 ２…半導体活性層 ２ａ…ドレイン領域 ２ｂ…チャネル領域 ２ｃ…ソース領域 ３…ゲート絶縁膜 ３ａ，３ｂ…ゲート絶縁膜のはみ出し領域 ４…ゲート電極 ５，６…ゲート絶縁膜の段差部 ７…保護絶縁膜 ８…表示電極 ９…補助容量電極 １０…ドレイン電極 １１…ソース電極
Claims (3)
- 【請求項１】 ドーピングにより半導体膜にソース領域
及びドレイン領域がそれぞれ形成されており、ソース領
域とドレイン領域との間のチャネル領域の上方にゲート
絶縁膜を介してゲート電極が形成されている薄膜トラン
ジスタの製造方法であって、 前記半導体膜のチャネル領域上に前記ゲート絶縁膜を形
成する工程と、 前記ゲート絶縁膜上に該ゲート絶縁膜よりも幅の狭いゲ
ート電極を形成する工程と、 前記ゲート電極並びに半導体膜のソース領域及びドレイ
ン領域となる部分に不純物をドープする工程と、 前記ゲート電極からはみ出た前記ゲート絶縁膜の領域を
所定の深さまで除去する工程とを備える、薄膜トランジ
スタの製造方法。 - 【請求項２】 ソース領域、チャネル領域及びドレイン
領域が形成された半導体活性層と、 前記半導体活性層のチャネル領域上に形成されるゲート
絶縁膜と、 前記ゲート絶縁膜上に該ゲート絶縁膜よりも幅が狭くな
るように形成されるゲート電極とを備え、 前記ゲート電極からはみ出た前記ゲート絶縁膜のダメー
ジ領域が除去されることにより、前記ゲート絶縁部に段
差部が形成されている、薄膜トランジスタ。 - 【請求項３】 ソース領域、チャネル領域及びドレイン
領域が形成された半導体活性層と、 前記半導体活性層のチャネル領域上に形成されるゲート
絶縁膜と、 前記ゲート絶縁膜上に該ゲート絶縁膜よりも幅が狭くな
るように形成されるゲート電極と、 前記ゲート絶縁膜を構成する材料より高い誘電率を有す
る材料から形成され、前記半導体活性層、ゲート絶縁膜
及びゲート電極上を覆うように設けられる保護絶縁膜と
を備え、 前記ゲート電極からはみ出た前記ゲート絶縁膜のダメー
ジ領域が除去されることにより、前記ゲート絶縁膜に段
差部が形成され、該段差部上を前記保護絶縁膜が被覆し
ている、薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28364393A JP3177360B2 (ja) | 1993-11-12 | 1993-11-12 | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28364393A JP3177360B2 (ja) | 1993-11-12 | 1993-11-12 | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142735A JPH07142735A (ja) | 1995-06-02 |
| JP3177360B2 true JP3177360B2 (ja) | 2001-06-18 |
Family
ID=17668179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28364393A Expired - Fee Related JP3177360B2 (ja) | 1993-11-12 | 1993-11-12 | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3177360B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7582933B2 (en) | 2005-07-12 | 2009-09-01 | Nec Corporation | Transistor with electrode-protecting insulating film |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094064A (ja) * | 2000-09-11 | 2002-03-29 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置 |
| JP2004165621A (ja) | 2002-09-20 | 2004-06-10 | Seiko Epson Corp | 半導体装置、電気光学装置、電子機器、半導体装置の製造方法 |
-
1993
- 1993-11-12 JP JP28364393A patent/JP3177360B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7582933B2 (en) | 2005-07-12 | 2009-09-01 | Nec Corporation | Transistor with electrode-protecting insulating film |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142735A (ja) | 1995-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |