JP3312490B2

JP3312490B2 - 薄膜トランジスタの製造方法

Info

Publication number: JP3312490B2
Application number: JP19010394A
Authority: JP
Inventors: パルゴサインダラム; ウェストウォータージョナサン; コリンズジョージ; 節夫碓井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-07-19
Filing date: 1994-07-19
Publication date: 2002-08-05
Anticipated expiration: 2017-08-05
Also published as: JPH0831765A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置のスイッ
チングトランジスタや周辺駆動回路のトランジスタに用
いられる薄膜トランジスタの製造方法に関するものであ
る。

【０００２】

【従来の技術】最近、多結晶シリコンＴＦＴを能動回路
素子として、ＬＣＤ（liquid crystal display）に使
う研究が広範囲になされている。そして、非晶質シリコ
ンを多結晶化するレーザ結晶化技術によって、低コスト
のガラス、プラスチックスおよびセラミックス上に多結
晶シリコンを形成する低温度プロセスは極めて興味深
い。さらにレーザ結晶化では選択的に結晶化を行える利
点がある。そのため、非晶質ＴＦＴおよび多結晶ＴＦＴ
を同一基板上に形成することが可能になる。

【０００３】ここで従来のＴＦＴ構造を図４に示す。図
４に示すように、ガラス基板５１上には表面を陽極酸化
したゲート電極５２が形成されている。このゲート電極
５２を覆う状態に窒化シリコン膜５３と酸化シリコン膜
５４とからなるゲート誘電体膜５５が形成されている。
さらにゲート電極５２上方のゲート誘電体膜５５上には
チャネル領域５６を形成する多結晶シリコン層５７が形
成されている。この多結晶シリコン層５７は、レーザ結
晶化によって真性シリコン層を多結晶化して形成され
る。

【０００４】また上記チャネル領域５６上には、ソース
・ドレイン領域を形成する際のエッチングストッパにな
る酸化シリコンからなるストッパ層５８が形成されてい
る。このストッパ層５８は、ＣＶＤ法によって酸化シリ
コン膜を成膜した後、リソグラフィーとウェットエッチ
ングによって形成される。

【０００５】そして上記多結晶シリコン層５７の両側上
には不純物を高濃度に含む多結晶シリコンからなるドー
プ層でソース・ドレイン領域５９，６０が形成され、さ
らにソース・ドレイン領域５９，６０のそれぞれに対応
して接続するソース・ドレイン電極６１，６２が形成さ
れている。上記ドープ層を形成するには、レーザ結晶化
法が用いられている。上記説明したように、従来のＴＦ
Ｔ５０は構成されている。

【０００６】

【発明が解決しようとする課題】上記説明した従来のＴ
ＦＴには、以下のような課題がある。１．ストッパ層がチャネル領域を規定することになるた
め、チャネル領域がゲート電極に対して自己整合的に決
まらない。このため、ゲート電極とチャネル領域とがず
れて形成される可能性がある。

【０００７】２．一般的に、チャネル領域を形成する多
結晶シリコン層はレーザ結晶化によって結晶化して形成
される。その後、酸化シリコンを堆積して、ソース・ド
レイン領域をパターニングするときのエッチングストッ
パになるものでチャネル領域を規定するストッパ層をパ
ターニングする。そして、ソース・ドレイン領域になる
ドープ層を堆積してそれをレーザ結晶化する。このよう
に、真性シリコン層とドープ層とを結晶化するために、
それぞれの層に対してレーザ照射によるレーザ結晶化を
行う。すなわち、二つの別々のレーザ結晶化が必要にな
るので、処理時間がかかる。このためスループットが低
下するとともに製造コストが高くなる。スループットを
向上図るためには、レーザ結晶化を１度だけで済ますプ
ロセスが望ましい。

【０００８】３．上記従来のＴＦＴでは、ゲート誘電体
を形成する酸化シリコン膜が必要である。さらにソース
・ドレイン領域を形成する際のエッチングストッパにな
るとともにチャネル領域を決定する酸化シリコン膜から
なるストッパ層が必要である。このため、２度の酸化シ
リコン膜の形成を行う必要がある。このように成膜回数
が多いことはスループットの低下になる。

【０００９】４．従来の技術ではストッパ層を形成する
ためにウェットエッチングが行われる。そのエッチング
の間に、多くの不純物を含むガラス基板は不可避的にエ
ッチングされる。そしてエッチングされた基板中の不純
物がエッチング液に溶け出して、それまでに形成された
ＴＦＴの表面、例えばチャネル領域やゲート誘電体層を
汚染する。そのため、ＴＦＴの性能が低下する。

【００１０】上記汚染は、二次イオン質量分光分析（Ｓ
ＩＭＳ）によって明らかになっている。その分析結果を
図５に示す。図ではナトリウム（Ｎａ）による汚染レベ
ルを示す。そして縦軸はナトリウム汚染量を示し、横軸
は分析深さを示す。図に示すように、プロセス中の不純
物による汚染レベルは、ガラス基板、ガラス基板からの
Ｎａ汚染を防止する窒化シリコン膜（ＳｉＮ膜）下面
（Ａ）、ストッパ層を形成する酸化シリコン膜（ＳｉＯ
₂膜）のウェットエッチングがなされた場所（Ｂ）およ
び大気開放した場所（Ｃ），（Ｄ）で非常に高くなって
いることがわかる。

【００１１】５．従来のＴＦＴ構造では水素化に長い時
間がかかる。チャネル領域を含む活性層（多結晶シリコ
ンからなる）を水素化するためには、水素は長い経路を
拡散しなければならない。特に、ストッパ層上にそれを
覆う被覆領域、すなわちソース・ドレイン領域になるド
ープ層が存在するときには、水素はプラズマから直接デ
バイスに一様に入射しない。

【００１２】また活性領域に入る水素のほとんどは、ソ
ース・ドレイン間の開口部からストッパ層に入り、それ
から多結晶シリコンのチャネル領域に入る。しかし他の
部分は金属からなるソース・ドレイン電極とｎ⁺多結晶
シリコンからなるソース・ドレイン領域のドープ層とに
よって遮られていて、チャネル領域の界面に達するに
は、限られた長い拡散経路を通る必要がある。

【００１３】水素は酸化シリコンに対しては容易に拡散
する（酸化シリコンに対する水素の拡散係数は１０
^{- 10}ｃｍ²／ｓから１０^{- 7}ｃｍ²／ｓの範囲にあ
る）。それゆえ、ソース・ドレイン間の開口部の下方に
あるチャネル領域は酸化シリコンのストッパ層を通して
容易に水素化される。例えば、酸化シリコン中の水素の
拡散係数を１０^{- 10}ｃｍ²／ｓとして１００ｎｍの厚
さの酸化シリコンを拡散するには１秒かかる。また多結
晶（酸化）シリコン中の水素の拡散係数を１０^{- 12}ｃ
ｍ²／ｓとして３０ｎｍの厚さの多結晶（酸化）シリコ
ンを拡散するには１０秒かかる（結晶粒界によって、結
晶性シリコンに対する値の１／１０になる）。したがっ
て、開口部の下方のチャネル領域は数秒で水素化され
る。

【００１４】一方、ソース・ドレイン領域を形成するド
ープ層の陰になっているチャネル領域（ここでは５μ
ｍ）は、図６に示すように、横方向の拡散によって水素
（Ｈ）が拡散される。横方向拡散は経路ＰＯ１、経路Ｐ
Ｏ２および経路ＰＳ１を通って生じる。

【００１５】経路ＰＯ１は最上部のストッパ層５８を通
り、経路ＰＳ１は多結晶シリコンのチャネル領域５６を
通り、そして経路ＰＯ２はゲート誘電体膜５５の酸化シ
リコン膜５４を通る。

【００１６】一方、経路ＰＳ１は、経路に当たるチャネ
ル領域５６中の水素拡散が非常に遅い場合（例えば１×
１０^-12ｃｍ²／ｓ）には無視できる。しかもチャネル
領域５６を形成する多結晶シリコンはかなりの量の水素
を吸収するため、拡散係数はさらに低下する。

【００１７】また、経路ＰＯ２もほとんど効果的な経路
ではない。水素は多結晶シリコンのチャネル領域５６を
通過してからゲート誘電体膜５５の酸化シリコン膜５４
を通るためである。

【００１８】したがって、経路ＰＯ１が最も速い拡散経
路になる。しかしこの経路ＰＯ１でさえ、チャネル領域
５６の端部（５μｍの距離）に達するのに２．５×１０
³秒かかる（酸化物の拡散係数を１０^-10ｃｍ²／ｓと
する）。このような長い時間がかかることは実験によっ
て確認した。よって、水素拡散工程にはおよそ１時間か
かることになる。

【００１９】上記水素プラズマによる水素ドーピング
は、ボトムゲート型ＴＦＴのＯＮ／ＯＦＦ電流特性およ
びとＯＮ／ＯＦＦ電流勾配特性の改善に大きな効果を持
つことが示されている。しかしながら、上記説明したよ
うに、開口部の下層は長い時間連続的にイオンと紫外線
とが照射されているため、照射部分は損傷を受ける。こ
のように、水素プラズマは欠陥を終端化させるプロセス
であるとともに欠陥を発生させるプロセスでもある。そ
こで、陰の領域を無くして水素化にかかる時間を短縮す
るプロセスが求められている。

【００２０】本発明は、上記課題を解決するために成さ
れた方法であって、ゲート電極に対してチャネル領域の
位置精度に優れ、製造方法が簡単かつ低コストであり、
薄膜トランジスタの不純物汚染がなく、スループット性
に優れている薄膜トランジスタの製造方法を提供するこ
とを目的とする。

【００２１】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた薄膜トランジスタの製造方法であ
る。透明基体上にゲート電極とそれを覆うゲート誘電体
層とを形成した後、そのゲート誘電体層上に導電型不純
物を含むドープトシリコン層を形成する（第１工程）。
そのドープトシリコン層上にネガ型レジスト膜を成膜
し、ゲート電極をマスクにして透明基体側からネガ型レ
ジスト膜を露光する。続いて現像して、ゲート電極上方
のネガ型レジスト膜に開口部を設ける（第２工程）。そ
の開口部から露出しているドープトシリコン層をエッチ
ング除去し（第３工程）、次いでネガ型レジスト膜を除
去した後、ゲート誘電体層上にドープトシリコン層を覆
う真性シリコン層を形成する（第４工程）。その後レー
ザ結晶化法で真性シリコン層とドープトシリコン層とを
結晶化し、ゲート電極の上方に真性シリコン層からなる
チャネル領域を形成する。それとともに、チャネル領域
の両側にドープトシリコン層中の導電型不純物を真性シ
リコン層に拡散してなるソース・ドレイン領域を形成す
る（第５工程）。そして少なくともチャネル領域を水素
化し、そのチャネル領域側を覆うパッシベーション膜を
形成する（第６工程）。

【００２２】また、上記第３工程では、開口部から露出
しているドープトシリコン層をエッチングして除去する
とともにそのドープトシリコン層をほぼオフセット分だ
けオーバエッチングする。さらに上記第５工程では、レ
ーザ結晶化法によって、真性シリコン層とドープトシリ
コン層とを結晶化して、ゲート電極の上方の真性シリコ
ン層でチャネル領域とその両側にオフセット領域とを形
成するとともに、ドープトシリコン層中の導電型不純物
を真性シリコン層に拡散してソース・ドレイン領域を形
成してもよい。

【００２３】上記第６工程では、水素プラズマによる水
素ドーピングによってチャネル領域を水素化した後、パ
ッシベーション膜を形成してもよい。他の方法として
は、チャネル領域側を覆う状態に水素を含むパッシベー
ション膜を形成した後、そのパッシベーション膜中の水
素を拡散してチャネル領域を水素化してもよい。

【００２４】

【作用】上記薄膜トランジスタの製造方法では、ゲート
電極をマスクにしてドープトシリコン層上に形成したネ
ガ型レジスト膜を透明基体側から露光して現像して、そ
のネガ型レジスト膜に開口部を設け、その開口部からド
ープトシリコン層を除去し、その後ゲート誘電体層上に
ドープトシリコン層を覆う真性シリコン層を形成して、
ドープトシリコン層中の不純物を真性シリコン層に拡散
してソース・ドレイン領域を形成することから、真性シ
リコン層で形成されるチャネル領域はゲート電極に対し
て自己整合的に決まる。

【００２５】真性シリコン層とドープトシリコン層とを
同時にレーザ結晶化することから、１回のレーザ結晶化
ですむ。このため、時間がかかるレーザ結晶化が１回に
なるので、ＴＦＴ製造のスループットが高まる。

【００２６】水素プラズマを用いて水素化する際には、
水素化する領域上は膜で被覆されていない。また水素を
含むパッシベーション膜からの水素の拡散によって水素
拡散する際には、水素の拡散の障壁となるものが無い。
このため、水素は最短経路でドーピングもしくは拡散さ
れるので、水素化の時間が短縮される。

【００２７】上記プロセスでは、酸化シリコン層はゲー
ト誘電体層のみに用いられているから、１回の酸化シリ
コンの堆積ですむ。このため、酸化シリコン層の成膜回
数が少なくなる。

【００２８】また、ソース・ドレイン領域を形成するた
めの酸化シリコンからなるストッパ層を必要としないの
で、当然のことながら、そのためストッパ層を形成する
ためのウェットエッチングも必要としない。したがっ
て、多くの不純物を含むガラスからなる透明基体のエッ
チングが避けられるので、その不純物による薄膜トラン
ジスタの汚染が大幅に低減される。

【００２９】

【実施例】本発明の実施例を図１の製造工程図により説
明する。図では、ボトムゲート型の薄膜トランジスタ１
を示す。

【００３０】図１の（１）に示すように、第１工程で
は、ガラス基板からなる透明基体１１上に、通常のボト
ムゲート型薄膜トランジスタ（以下ＴＦＴと記す）を形
成するのと同様にして、ゲート電極およびゲート誘電体
膜を形成する。すなわち、透明基体１１上に、スパッタ
法、プラズマＣＶＤ法、蒸着法等の成膜技術によって、
例えばモリブデン（Ｍｏ）−タンタル（Ｔａ）合金から
なる金属膜を成膜した後、リソグラフィー技術とエッチ
ングとによって、上記金属膜をパターニングしてゲート
電極１２を形成する。

【００３１】次いで上記ゲート電極１２の表面を陽極酸
化した後、例えばＣＶＤ法によって、ゲート電極１２を
覆う状態にゲート誘電体層１３を形成する。このゲート
誘電体層１３は、透明基体からの汚染を防止するための
窒化リコン膜１４とゲート絶縁膜になる酸化シリコン膜
１５とからなる。さらに例えばＣＶＤ法によって、上記
ゲート誘電体層１３上に導電型不純物を含むドープトシ
リコン層１６を成膜する。上記導電型不純物は、例え
ば、成膜時に導入してもよく、または成膜後にイオン注
入を行って導入してもよい。

【００３２】次いで図１の（２）に示す第２工程を行
う。この工程では、通常の塗布技術によって、上記ドー
プトシリコン層１６上にネガ型レジスト膜１７を形成す
る。そしてゲート電極１２をマスクにして透明基体１１
側から上記ネガ型レジスト膜１７を露光する。その後、
上記ネガ型レジスト膜１７の現像を行って、ゲート電極
１２に対して自己整合的に、ゲート電極１２の上方の上
記ネガ型レジスト膜１７の２点鎖線で示す部分を除去し
て開口部１８を形成する。

【００３３】続いて図１の（３）に示す第３工程を行
う。この工程では、上記開口部１８から露出しているド
ープトシリコン層１６（２点鎖線で示す部分）をエッチ
ングして除去する。このエッチングでは、オーバエッチ
ングすることによって、ドープトシリコン層１６のサイ
ドエッチング量を制御する。そしてゲート電極１２に対
してオフセットｗを形成することも可能である。このオ
フセットｗは、適宜の長さに形成し、例えば０．８μｍ
程度に形成する。

【００３４】その後、上記ネガ型レジスト膜１７を、例
えばウェット処理によって除去する。そして図１の
（４）に示す第４工程を行う。この工程では、例えばプ
ラズマＣＶＤ法によって、上記ドープトシリコン層１６
を覆う状態にしてゲート誘電体層１３上に水素を含む真
性シリコン（ｉ−Ｓｉ：Ｈ）層１９を形成する。

【００３５】さらに図１の（５）に示す第５工程を行
う。この工程では、レーザ結晶化法によって、真性シリ
コン層（１９）とドープトシリコン層（１６）とを結晶
化する。そしてゲート電極１２の上方に真性シリコン層
（１９）からなるチャネル領域２０が形成される。そし
て上記結晶化の際に、ドープトシリコン層１６に含まれ
ている不純物が真性シリコン層１９に拡散して、チャネ
ル領域２０の両側に真性シリコン層１９とドープトシリ
コン層１６とが溶融一体化したソース・ドレイン領域２
１，２２を形成する。

【００３６】その後第６工程を行う。この工程では、少
なくともチャネル領域２０を水素化するとともに、その
チャネル領域２０とソース・ドレイン領域２１，２２と
を覆う状態にパッシベーション膜を成膜する。

【００３７】上記第６工程の第１の方法としては、図１
の（６）に示すように、水素プラズマを用いた水素ドー
ピングによってチャネル領域２０を水素化する。同時に
ソース・ドレイン領域２１，２２も水素化される。その
後、例えばＣＶＤ法によって、チャネル領域２０とソー
ス・ドレイン領域２１，２２とを覆う状態に窒化シリコ
ンからなるパッシベーション膜２３を成膜する。

【００３８】また上記第６工程の第２の方法としては、
図２に示すように、チャネル領域２０とソース・ドレイ
ン領域２１，２２とを覆う状態に、例えばプラズマＣＶ
Ｄ法よって、水素を含む窒化シリコン膜からなるパッシ
ベーション膜２４を成膜する。その後、パッシベーショ
ン膜２４中の水素を上記チャネル領域２０に拡散して、
そのチャネル領域２０を水素化する。同時にソース・ド
レイン領域２１，２２も水素化される。上記パッシベー
ション膜２３は、数％〜４０％程度の水素が含まれてい
るものを用いる。

【００３９】その後、図３に示すように、リソグラフィ
ー技術とエッチングとによって、ソース・ドレイン領域
２１，２２に達するコンタクトホール２５，２６を上記
パッシベーション膜２３（２４）に形成する。そして、
通常のスパッタ法、ＣＶＤ法、蒸着法等に代表される成
膜技術によって、配線形成膜（図示省略）を成膜した
後、リソグラフィー技術とエッチングとによって、上記
配線形成膜をパターニングしてソース・ドレイン電極
（および配線）２７，２８を形成する。このようにし
て、薄膜トランジスタ１が完成する。

【００４０】上記薄膜トランジスタ１の製造方法では、
ゲート電極１２をマスクにしてネガ型レジスト膜１７を
透明基体１１側から露光，現像して、開口部１８を設
け、その開口部１８からドープトシリコン層１６をエッ
チング除去する。その後ゲート誘電体層１３上にドープ
トシリコン層１６を覆う真性シリコン層１９を形成し、
次いでドープトシリコン層１６中の不純物を真性シリコ
ン層１９に拡散してソース・ドレイン領域２１，２２を
形成することから、真性シリコン層１９で形成されるチ
ャネル領域２０はゲート電極１２に対して自己整合的に
決まる。上記ドープトシリコン層１６中の不純物を真性
シリコン層１９に拡散してソース・ドレイン領域２１，
２２を形成する際に、チャネル長に対して真性シリコン
層１９の膜厚は非常に薄い。このため、不純物の横方向
拡散はほとんど無視できるレベルにある。

【００４１】そして、真性シリコン層１９とドープトシ
リコン層１６とを同時にレーザ結晶化することから、１
回のレーザ結晶化で済む。このため、時間がかかるレー
ザ結晶化が従来の製造方法に比べて１回になるので、Ｔ
ＦＴ製造のスループットが高まる。

【００４２】水素プラズマを用いて水素化する際には、
水素化する領域上は膜で被覆されていない。また水素を
含むパッシベーション膜２４からの水素の拡散によって
水素拡散する際には、水素拡散の障壁となるものが無
い。このため、水素は最短経路でドーピングもしくは拡
散されるので、水素化の時間が短縮される。

【００４３】上記プロセスでは、酸化シリコン層の成膜
はゲート誘電体層１３を形成する酸化シリコン層１５の
みであるから、酸化シリコン層の堆積は１回で済む。こ
のため、従来の製造方法に比べて酸化シリコン層の成膜
回数が少なくなる。

【００４４】また、従来の製造方法では必要であった酸
化シリコンからなるストッパ層を必要としないので、当
然のことながら、そのためストッパ層を形成するための
ウェットエッチングも必要としない。したがって、多く
の不純物を含むガラスからなる透明基体のエッチングが
避けられるので、その不純物による薄膜トランジスタの
汚染が大幅に低減される。

【００４５】

【発明の効果】以上、説明したように本発明によれば、
ゲート電極をマスクにした露光によってドープトシリコ
ン層上のネガ型レジスト膜を感光した後、現像して開口
部を設け、その開口部からエッチングしてドープトシリ
コン層を除去する。その後真性シリコン層を形成して、
ドープトシリコン層上の真性シリコン層に不純物を拡散
してソース・ドレイン領域を形成し、真性シリコン層の
みの領域でチャネル領域を形成することから、チャネル
領域はゲート電極に対して自己整合的に決めることがで
きる。このため、薄膜トランジスタの特性の向上が図れ
る。

【００４６】真性シリコン層とドープトシリコン層とを
同時にレーザ結晶化することから、製造工程中のレーザ
結晶化は１回で済む。このため、時間がかかるレーザ結
晶化が１回になるので、工程数を削減することができ
る。また酸化シリコン層はゲート誘電体層のみであるか
ら、酸化シリコンの堆積は１回ので済む。このため、酸
化シリコン層の成膜回数が少なくなるので、工程数を削
減することができる。さらに水素プラズマを用いて水素
化する際に、水素化する領域上は膜で被覆されていな
い。また水素を含むパッシベーション膜から水素拡散す
る際に、水素の拡散の障壁となる膜が存在しない。この
ため、水素は最短経路でドーピングもしくは拡散される
ので、水素化の時間を大幅に短縮することができる。し
たがって、ＴＦＴ製造のスループットを向上することが
できるとともに、製造コストを低減することが可能にな
る。

【００４７】また、ソース・ドレイン領域を形成するた
めの酸化シリコンからなるストッパ層を必要としないの
で、そのストッパ層を形成するためのウェットエッチン
グも必要としない。このため、多くの不純物を含むガラ
スからなる透明基体のエッチングが避けられるので、そ
の不純物による薄膜トランジスタの汚染が大幅に低減で
きる。したがって、薄膜トランジスタの特性の向上を図
ることが可能になる。

【図面の簡単な説明】

【図１】本発明の実施例の製造工程図である。

【図２】別の水素化方法の説明図である。

【図３】ソース・ドレイン電極の形成方法の説明図であ
る。

【図４】従来のＴＦＴ構造の概略断面図である。

【図５】二次イオン質量分光分析の説明図である。

【図６】水素の横方向拡散経路の説明図である。

【符号の説明】

１薄膜トランジスタ１１透明基体１２ゲート電極１３ゲート誘電体層１６ドープトシリコン層１７ネガ型レジスト膜１８開口部１９真性シリコン層２０チャネル領域２１ソース・ドレイン領域２２ソース・ドレイン領域２３パッシベーション膜２４パッシベーション膜

フロントページの続き (72)発明者碓井節夫東京都品川区北品川６丁目７番35号ソニー株式会社内 (56)参考文献特開平１−236655（ＪＰ，Ａ) 特開平２−177443（ＪＰ，Ａ) 特開平４−349637（ＪＰ，Ａ) 特開平５−55521（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】透明基体上にゲート電極を形成し、次いで
前記ゲート電極を覆う状態にゲート誘電体層を形成した
後、前記ゲート誘電体層上に導電型不純物を含むドープ
トシリコン層を形成する第１工程と、前記ドープトシリ
コン層上にネガ型レジスト膜を成膜し、その後前記ゲー
ト電極をマスクにして前記透明基体側から該ネガ型レジ
スト膜を感光した後、現像を行って、該ゲート電極上方
の該ネガ型レジスト膜に開口部を形成する第２工程と、
前記開口部から露出している前記ドープトシリコン層を
エッチングして除去するとともに該ドープトシリコン層
をほぼオフセット分だけオーバエッチングする第３工程
と、前記ネガ型レジスト膜を除去した後、前記ゲート誘
電体層上に前記ドープトシリコン層を覆う真性シリコン
層を形成する第４工程と、レーザ結晶化法によって、前
記真性シリコン層と前記ドープトシリコン層とを結晶化
して、前記ゲート電極の上方の該真性シリコン層でチャ
ネル領域と該チャネル領域の両側にオフセット領域とを
形成するとともに、該ドープトシリコン層中の導電型不
純物を該真性シリコン層に拡散してソース・ドレイン領
域を形成する第５工程と、少なくとも前記チャネル領域
を水素化するとともに、該チャネル領域側を覆う状態に
パッシベーション膜を形成する第６工程とからなること
を特徴とする薄膜トランジスタの製造方法。