JP2948965B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、液晶を駆動する液晶表
示装置や画像読み取り用センサ等に用いられている薄膜
トランジスタの製造方法、とりわけ比較的低温（６００
℃以下）で形成されたポリシリコン薄膜を用いたポリシ
リコン薄膜トランジスタの製造方法に関するものであ
る。
示装置や画像読み取り用センサ等に用いられている薄膜
トランジスタの製造方法、とりわけ比較的低温（６００
℃以下）で形成されたポリシリコン薄膜を用いたポリシ
リコン薄膜トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】以下、液晶表示装置用に応用検討が進め
られているポリシリコン薄膜トランジスタ（以下ＴＦＴ
と呼ぶ）とその製法の一例を説明する。
られているポリシリコン薄膜トランジスタ（以下ＴＦＴ
と呼ぶ）とその製法の一例を説明する。
【０００３】近年ＴＦＴを用いた液晶表示の分野では、
比較的低温（６００℃以下）で形成されたポリシリコン
ＴＦＴが注目を集めている（例えば雑誌「フラットパネ
ル・ディスプレイ１９９１」，pp.117［日経ＢＰ社発
行］を参照）。ところで、ポリシリコンＴＦＴの重大な
欠点の一つにリ−ク電流が大きいことがあげられ、特に
画素電極用のＴＦＴの場合大きな問題となる。このため
オフセット構造やＬＤＤ（ライトリィ−・ド−プト・ド
レイン）構造のトランジスタの検討がなされている。図
５は従来のＬＤＤ構造のポリシリコンＴＦＴの製造方法
を説明するためのトランジスタ部の工程断面図である。
以下に、この従来の製法について簡単に説明する（ポリ
シリコンＴＦＴの製造方法については、世良他、１９８
９年秋期、第５０回応用物理学会学術講演会講演予稿集
２７ａ−Ａ−２，pp.539を参照）。
比較的低温（６００℃以下）で形成されたポリシリコン
ＴＦＴが注目を集めている（例えば雑誌「フラットパネ
ル・ディスプレイ１９９１」，pp.117［日経ＢＰ社発
行］を参照）。ところで、ポリシリコンＴＦＴの重大な
欠点の一つにリ−ク電流が大きいことがあげられ、特に
画素電極用のＴＦＴの場合大きな問題となる。このため
オフセット構造やＬＤＤ（ライトリィ−・ド−プト・ド
レイン）構造のトランジスタの検討がなされている。図
５は従来のＬＤＤ構造のポリシリコンＴＦＴの製造方法
を説明するためのトランジスタ部の工程断面図である。
以下に、この従来の製法について簡単に説明する（ポリ
シリコンＴＦＴの製造方法については、世良他、１９８
９年秋期、第５０回応用物理学会学術講演会講演予稿集
２７ａ−Ａ−２，pp.539を参照）。
【０００４】まず基板１上にソ−スドレインとなるべき
部位に高濃度の不純物を含んだポリシリコン層２を形成
し、その上にアモルファスシリコン層３を形成する（図
５（ａ））。次にエキシマレ−ザ−を照射することによ
りアモルファスシリコン層３を多結晶化しポリシリコン
層３’を形成する（図５（ｂ））。次にゲ−ト絶縁膜４
とゲ−ト電極５を形成し、ゲ−ト電極５をド−ピングマ
スクにイオン注入を行い低濃度のソ−スドレイン領域
（ＬＤＤ領域）Ｌ１とＬ２を形成する。つづいてパッシ
ベイション膜６を形成し、メタル電極７を形成すること
によりＬＤＤ構造のＴＦＴを作製している。なおポリシ
リコン層２とゲ−ト電極５は露光機を用いたフォトリソ
グラフィ−工程でパタ−ン形成されている。
部位に高濃度の不純物を含んだポリシリコン層２を形成
し、その上にアモルファスシリコン層３を形成する（図
５（ａ））。次にエキシマレ−ザ−を照射することによ
りアモルファスシリコン層３を多結晶化しポリシリコン
層３’を形成する（図５（ｂ））。次にゲ−ト絶縁膜４
とゲ−ト電極５を形成し、ゲ−ト電極５をド−ピングマ
スクにイオン注入を行い低濃度のソ−スドレイン領域
（ＬＤＤ領域）Ｌ１とＬ２を形成する。つづいてパッシ
ベイション膜６を形成し、メタル電極７を形成すること
によりＬＤＤ構造のＴＦＴを作製している。なおポリシ
リコン層２とゲ−ト電極５は露光機を用いたフォトリソ
グラフィ−工程でパタ−ン形成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、図５の
ような製法でＬＤＤ構造のポリシリコンＴＦＴを作製す
る場合、以下の課題が問題となる。
ような製法でＬＤＤ構造のポリシリコンＴＦＴを作製す
る場合、以下の課題が問題となる。
【０００６】すなわち、露光機を使ったフォトマスクの
位置合わせにはばらつきがあるため、低濃度のソ−スド
レイン領域（ＬＤＤ領域）Ｌ１とＬ２の幅が場所により
変化してしまい、このためトランジスタ特性にばらつき
が生じるという点である。液晶表示装置の場合非常に多
数（数万〜数百万個）のトランジスタをばらつきなく作
る必要があり、特に大型基板を用いる場合、複数の露光
領域を繋ぎ合わせて分割露光する場合が多く、繋目の部
分でＬ１とＬ２の比が急激に変化する場合があり事態は
深刻である。
位置合わせにはばらつきがあるため、低濃度のソ−スド
レイン領域（ＬＤＤ領域）Ｌ１とＬ２の幅が場所により
変化してしまい、このためトランジスタ特性にばらつき
が生じるという点である。液晶表示装置の場合非常に多
数（数万〜数百万個）のトランジスタをばらつきなく作
る必要があり、特に大型基板を用いる場合、複数の露光
領域を繋ぎ合わせて分割露光する場合が多く、繋目の部
分でＬ１とＬ２の比が急激に変化する場合があり事態は
深刻である。
【０００７】次に、ＬＤＤ領域はソ−スドレイン領域２
とゲ−ト電極５との２つのパタ−ン間に確実に作る必要
があり、これに伴い、ＬＤＤ領域Ｌ１とＬ２の幅は位置
合わせマ−ジンの倍以上の幅（液晶表示装置の製造に用
いる大型基板対応の露光機では数μｍの幅）で設計する
ことが必要となる。このためＬＤＤ構造を取らない場合
に比べて素子サイズが大きくなるという問題が２つめの
課題である。液晶表示装置の画素電極用ＴＦＴが目的の
場合、できるだけ画素の開口率（有効領域）を大きく取
る必要があるので、素子サイズがしばしば設計上の問題
点となる。とりわけ高密度のタイプでは素子サイズをい
かに小さくするかが大きな課題となっている。
とゲ−ト電極５との２つのパタ−ン間に確実に作る必要
があり、これに伴い、ＬＤＤ領域Ｌ１とＬ２の幅は位置
合わせマ−ジンの倍以上の幅（液晶表示装置の製造に用
いる大型基板対応の露光機では数μｍの幅）で設計する
ことが必要となる。このためＬＤＤ構造を取らない場合
に比べて素子サイズが大きくなるという問題が２つめの
課題である。液晶表示装置の画素電極用ＴＦＴが目的の
場合、できるだけ画素の開口率（有効領域）を大きく取
る必要があるので、素子サイズがしばしば設計上の問題
点となる。とりわけ高密度のタイプでは素子サイズをい
かに小さくするかが大きな課題となっている。
【０００８】本発明は、このような従来のＴＦＴの製造
方法の課題を考慮し、ＬＤＤ領域がほぼ同一の幅にで
き、素子サイズを小さくできるＴＦＴの製造方法を提供
することを目的とするものである。
方法の課題を考慮し、ＬＤＤ領域がほぼ同一の幅にで
き、素子サイズを小さくできるＴＦＴの製造方法を提供
することを目的とするものである。
【０００９】
【課題を解決するための手段】本発明は、基板上に半導
体薄膜と絶縁体薄膜と導電性薄膜を形成する工程と、導
電性薄膜上にレジストのパタ−ンを作成する工程と、こ
のレジストのパタ−ンと比べてサイドエッチングを有す
る形状に導電性薄膜をエッチングすることにより電極を
形成する工程と、レジストにベーキングを行い、前記サ
イドエッチング部の少なくとも一部分をカバーしたレジ
ストをド−ピングマスクに用いて半導体層へ高濃度のド
−ピング（第１のド−パント導入工程）を行う工程と、
このレジストのパタ−ンを除去した後に（電極をド−ピ
ングマスクに用いた）半導体層へ低濃度のド−ピング
（第２のド−パント導入工程）を行う工程を使ってＴＦ
Ｔを製造することである。
体薄膜と絶縁体薄膜と導電性薄膜を形成する工程と、導
電性薄膜上にレジストのパタ−ンを作成する工程と、こ
のレジストのパタ−ンと比べてサイドエッチングを有す
る形状に導電性薄膜をエッチングすることにより電極を
形成する工程と、レジストにベーキングを行い、前記サ
イドエッチング部の少なくとも一部分をカバーしたレジ
ストをド−ピングマスクに用いて半導体層へ高濃度のド
−ピング（第１のド−パント導入工程）を行う工程と、
このレジストのパタ−ンを除去した後に（電極をド−ピ
ングマスクに用いた）半導体層へ低濃度のド−ピング
（第２のド−パント導入工程）を行う工程を使ってＴＦ
Ｔを製造することである。
【００１０】
【００１１】
【作用】本発明では、電極の周りに露光機等の位置合わ
せ機構を持った装置を使うことなく、しかもセルフアラ
インにＬＤＤ領域が形成され、かつゲ−ト電極の両サイ
ドに作り込まれるＬＤＤ領域はほぼ同一の幅でできあが
る。しかも条件によっては露光機の位置合わせマ−ジン
よりはるかに小さい幅でＬＤＤ領域が形成されることに
なる。
せ機構を持った装置を使うことなく、しかもセルフアラ
インにＬＤＤ領域が形成され、かつゲ−ト電極の両サイ
ドに作り込まれるＬＤＤ領域はほぼ同一の幅でできあが
る。しかも条件によっては露光機の位置合わせマ−ジン
よりはるかに小さい幅でＬＤＤ領域が形成されることに
なる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の第１の実施例のＴＦＴの製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【００１４】SiO2膜をアンダ−コ−トとして被着した基
板（ガラス基板）１上にプラズマＣＶＤ法でアモルファ
スシリコン（膜厚約１００ｎｍ）を形成する。この後ア
モルファスシリコン中の水素の一部を取り去るために４
５０℃で１時間真空中でアニ−ルを行い、さらにトラン
ジスタ素子サイズにアモルファスシリコンを分離（エッ
チングによるパタ−ン形成）した後、エキシマレ−ザ−
光（波長３０８ｎｍ）を照射し結晶化を行い、ポリシリ
コン層１０を形成する（図１（ａ））。次にゲ−ト絶縁
膜として用いるSiO2薄膜１１をＥＣＲ−ＣＶＤ法で被着
し、さらにCr薄膜１２（膜厚５０〜１００ｎｍ）をスパ
ッタ法で被着する。そしてゲ−ト電極を形成する部位に
フォトレジスト（この場合長瀬ネガレジスト７４７を用
いた）のパタ−ン１３を形成する（図１（ｂ））。次
に、Cr薄膜をウェットエッチングでエッチングしオ−バ
−エッチングをかけることによりレジストのパタ−ン端
から約１μｍ内側までサイドエッチングを行いゲ−ト電
極１２’を形成する（図１（ｃ））。そして十分に水洗
そして乾燥させた後、基板１に対して１６０℃の温度で
２０分間ベ−キングを行いサイドエッチング部をレジス
トでカバ−する（ネガレジストの多くがこの製法に適し
ている）。この状態のレジストをド−ピング時のマスク
として用いてソ−ス・ドレイン領域用の高濃度の注入
（第１のド−パント導入工程）をイオンシャワ−ド−ピ
ング法（あるいはバケットタイプイオンド−プ法；たと
えば、イクステンテ゛ット゛ アフ゛ストラクト オフ゛ 22(1990インターナショナル)コンフ
ェレンス オン ソリット゛ ステート テ゛ハ゛イセス アント゛ マテーリアルス゛(Extended
Abstracts of the 22nd (1990 international) Confere
nce on SOLID STATE DEVICES AND MATERIALS),PP.971
またはPP.1197 に記述されている方法である）で行う
（図２（ｄ））。この後、レジストを除去し今度はゲ−
ト電極１２’をド−ピング時のマスクとして用いてＬＤ
Ｄ領域用の低濃度の注入（第２のド−パント導入工程）
をイオンシャワ−ド−ピング法あるいはプラズマド−ピ
ング法で行う（図２（ｅ））。そしてこの後、エキシマ
レ−ザ−光を再度照射することにより導入されたド−パ
ントの活性化をはかり、層間絶縁用の絶縁膜SiO2膜１４
を形成し、コンタクトホ−ルを形成し、メタル配線１５
を形成することによりポリシリコンＴＦＴが完成する
（図２（ｆ））。なお図面には記入していないが、この
トランジスタを作り込んだ基板１を水素プラズマにさら
す事によりトランジスタ特性の改善を行っている。そし
てこの製造方法の場合（図２（ｆ））のＬ３部がＬＤＤ
領域となる。
板（ガラス基板）１上にプラズマＣＶＤ法でアモルファ
スシリコン（膜厚約１００ｎｍ）を形成する。この後ア
モルファスシリコン中の水素の一部を取り去るために４
５０℃で１時間真空中でアニ−ルを行い、さらにトラン
ジスタ素子サイズにアモルファスシリコンを分離（エッ
チングによるパタ−ン形成）した後、エキシマレ−ザ−
光（波長３０８ｎｍ）を照射し結晶化を行い、ポリシリ
コン層１０を形成する（図１（ａ））。次にゲ−ト絶縁
膜として用いるSiO2薄膜１１をＥＣＲ−ＣＶＤ法で被着
し、さらにCr薄膜１２（膜厚５０〜１００ｎｍ）をスパ
ッタ法で被着する。そしてゲ−ト電極を形成する部位に
フォトレジスト（この場合長瀬ネガレジスト７４７を用
いた）のパタ−ン１３を形成する（図１（ｂ））。次
に、Cr薄膜をウェットエッチングでエッチングしオ−バ
−エッチングをかけることによりレジストのパタ−ン端
から約１μｍ内側までサイドエッチングを行いゲ−ト電
極１２’を形成する（図１（ｃ））。そして十分に水洗
そして乾燥させた後、基板１に対して１６０℃の温度で
２０分間ベ−キングを行いサイドエッチング部をレジス
トでカバ−する（ネガレジストの多くがこの製法に適し
ている）。この状態のレジストをド−ピング時のマスク
として用いてソ−ス・ドレイン領域用の高濃度の注入
（第１のド−パント導入工程）をイオンシャワ−ド−ピ
ング法（あるいはバケットタイプイオンド−プ法；たと
えば、イクステンテ゛ット゛ アフ゛ストラクト オフ゛ 22(1990インターナショナル)コンフ
ェレンス オン ソリット゛ ステート テ゛ハ゛イセス アント゛ マテーリアルス゛(Extended
Abstracts of the 22nd (1990 international) Confere
nce on SOLID STATE DEVICES AND MATERIALS),PP.971
またはPP.1197 に記述されている方法である）で行う
（図２（ｄ））。この後、レジストを除去し今度はゲ−
ト電極１２’をド−ピング時のマスクとして用いてＬＤ
Ｄ領域用の低濃度の注入（第２のド−パント導入工程）
をイオンシャワ−ド−ピング法あるいはプラズマド−ピ
ング法で行う（図２（ｅ））。そしてこの後、エキシマ
レ−ザ−光を再度照射することにより導入されたド−パ
ントの活性化をはかり、層間絶縁用の絶縁膜SiO2膜１４
を形成し、コンタクトホ−ルを形成し、メタル配線１５
を形成することによりポリシリコンＴＦＴが完成する
（図２（ｆ））。なお図面には記入していないが、この
トランジスタを作り込んだ基板１を水素プラズマにさら
す事によりトランジスタ特性の改善を行っている。そし
てこの製造方法の場合（図２（ｆ））のＬ３部がＬＤＤ
領域となる。
【００１５】次に本発明の第２の実施例のＴＦＴの製造
方法を説明する。図３は本発明の第２の実施例のＴＦＴ
の製造方法を説明するための工程断面図である。以下製
造方法を順を追って説明する（第１の実施例と同じ構成
のものには同じ記号をつけている）。
方法を説明する。図３は本発明の第２の実施例のＴＦＴ
の製造方法を説明するための工程断面図である。以下製
造方法を順を追って説明する（第１の実施例と同じ構成
のものには同じ記号をつけている）。
【００１６】図３（ａ）に示した断面構造までの工程は
第１の実施例の途中工程（図１（ｃ）までと同一工程で
処理する。第１の実施例と異なる点はソ−ス・ドレイン
領域用の高濃度の注入（第１のド−パント導入工程）を
イオン注入法で行っている点である（図３（ｂ））。異
方性の強いイオン注入法を行うことによりレジストのベ
−キング無しでもサイドエッチング部にド−パントが注
入されずに済むことになる。それ以下の工程は実施例１
と全く同じであり、説明は省略するが最終的に（図３
（ｃ））に示したようにＬＤＤ領域Ｌ４を持ったＬＤＤ
構造のポリシリコンＴＦＴが完成する。
第１の実施例の途中工程（図１（ｃ）までと同一工程で
処理する。第１の実施例と異なる点はソ−ス・ドレイン
領域用の高濃度の注入（第１のド−パント導入工程）を
イオン注入法で行っている点である（図３（ｂ））。異
方性の強いイオン注入法を行うことによりレジストのベ
−キング無しでもサイドエッチング部にド−パントが注
入されずに済むことになる。それ以下の工程は実施例１
と全く同じであり、説明は省略するが最終的に（図３
（ｃ））に示したようにＬＤＤ領域Ｌ４を持ったＬＤＤ
構造のポリシリコンＴＦＴが完成する。
【００１７】
【００１８】
【００１９】
【発明の効果】以上説明したところから明らかなよう
に、本発明は、ゲ−ト電極の周りにセルフアラインにＬ
ＤＤ領域が形成され、かつゲ−ト電極の両サイドに作り
込まれるＬＤＤ領域はほぼ同一の幅でできあがる。
に、本発明は、ゲ−ト電極の周りにセルフアラインにＬ
ＤＤ領域が形成され、かつゲ−ト電極の両サイドに作り
込まれるＬＤＤ領域はほぼ同一の幅でできあがる。
【００２０】このため両サイドのＬＤＤ領域の幅とバラ
ンスが従来例のように場所によりばらつくことはなくな
り、これに伴うトランジスタ特性のばらつきがたいへん
小さくなる。
ンスが従来例のように場所によりばらつくことはなくな
り、これに伴うトランジスタ特性のばらつきがたいへん
小さくなる。
【００２１】また、ＬＤＤ領域はゲ−ト電極エッチン時
のサイドエッチングを活用して作成しており、フォトマ
スク工程の位置合わせマ−ジンよりはるかに小さな幅
（サブミクロンも可能）で作成でき、従来のＬＤＤ構造
を取らない場合とほぼ同一サイズでありながらリ−ク電
流の小さいＬＤＤ構造をもったＴＦＴを作成できるとい
う長所を有する。従って、より高性能な液晶表示の提供
が可能である。なお、本発明ではサイドエッチング（ウ
エットエッチング）の後にレジストにベーキングを行っ
ているため、この後に続く第１のドーパント導入工程に
際し、薬液残りや乾燥不良などによる、不良の発生を抑
えることができる。さらにネガレジストの場合密着力が
強いためサイドエッチング部上のレジスト欠けに伴う不
良の発生も抑えられる。
のサイドエッチングを活用して作成しており、フォトマ
スク工程の位置合わせマ−ジンよりはるかに小さな幅
（サブミクロンも可能）で作成でき、従来のＬＤＤ構造
を取らない場合とほぼ同一サイズでありながらリ−ク電
流の小さいＬＤＤ構造をもったＴＦＴを作成できるとい
う長所を有する。従って、より高性能な液晶表示の提供
が可能である。なお、本発明ではサイドエッチング（ウ
エットエッチング）の後にレジストにベーキングを行っ
ているため、この後に続く第１のドーパント導入工程に
際し、薬液残りや乾燥不良などによる、不良の発生を抑
えることができる。さらにネガレジストの場合密着力が
強いためサイドエッチング部上のレジスト欠けに伴う不
良の発生も抑えられる。
【図１】本発明の第１実施例のＴＦＴの製造方法を説明
するための一部の工程断面図である。
するための一部の工程断面図である。
【図２】本発明の第１実施例のＴＦＴの製造方法を説明
するための残りの工程断面図である。
するための残りの工程断面図である。
【図３】本発明の第２実施例のＴＦＴの製造方法を説明
するための工程断面図である。
するための工程断面図である。
【図４】従来の薄膜トランジルタの製造方法を説明する
ための、工程断面図である。
ための、工程断面図である。
１ 基板 ２，３’ ポリシリコン層 ３ アモルファスシリコン層 ４ ゲ−ト絶縁膜 ５，１２’ ゲ−ト電極 ６，１４ パッシベイション膜 ７，１５ メタル電極 １０ ポリシシコン層 １１ SiO2薄膜 １２ Ｃｒ薄膜 １３ レジストのパタ−ン Ｌ１〜Ｌ５ ＬＤＤ領域
フロントページの続き (72)発明者 筒 博司 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 宮田 豊 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭58−204570（ＪＰ，Ａ) 特開 昭63−240069（ＪＰ，Ａ) 特開 平１−99258（ＪＰ，Ａ) 特開 平３−22540（ＪＰ，Ａ) 特開 昭58−206163（ＪＰ，Ａ) 特開 昭62−119974（ＪＰ，Ａ) 特開 平４−260336（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336
Claims (2)
- 【請求項１】 基板上に半導体薄膜を形成する工程と、
絶縁体薄膜を形成する工程と、導電性薄膜を形成する工
程と、前記導電性薄膜上にレジストのパタ−ンを作成す
る工程と、前記レジストのパタ−ンと比べてサイドエッ
チングを有する形状に前記導電性薄膜をエッチングする
ことにより電極を形成する工程と、前記レジストにベー
キングを行い、前記サイドエッチング部の少なくとも一
部分をカバーしたレジストをド−ピングマスクに用い
た、前記半導体薄膜への第１のド−パント導入工程と、
前記レジストのパタ−ンを除去後に実施する前記半導体
薄膜への第２のド−パント導入工程とを備えたことを特
徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記レジストにネガタイプのレジストを
用いる事を特徴とする請求項１記載の薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31784891A JP2948965B2 (ja) | 1991-12-02 | 1991-12-02 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31784891A JP2948965B2 (ja) | 1991-12-02 | 1991-12-02 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152325A JPH05152325A (ja) | 1993-06-18 |
| JP2948965B2 true JP2948965B2 (ja) | 1999-09-13 |
Family
ID=18092734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31784891A Expired - Lifetime JP2948965B2 (ja) | 1991-12-02 | 1991-12-02 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2948965B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479867B2 (en) | 2000-12-19 | 2002-11-12 | Hitachi, Ltd. | Thin film transistor |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333153B1 (ko) | 1993-09-07 | 2002-12-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치제작방법 |
| JP3535275B2 (ja) * | 1995-07-18 | 2004-06-07 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100670039B1 (ko) * | 1998-03-31 | 2007-07-09 | 삼성전자주식회사 | 엘디디 영역을 가지는 다결정 규소 박막 트랜지스터의 제조 방법 |
| JP4038309B2 (ja) | 1999-09-10 | 2008-01-23 | セイコーエプソン株式会社 | 半導体装置の製造方法、アクティブマトリクス基板の製造方法 |
| KR100390522B1 (ko) * | 2000-12-01 | 2003-07-07 | 피티플러스(주) | 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법 |
| JP4244525B2 (ja) | 2001-03-09 | 2009-03-25 | 株式会社日立製作所 | 薄膜トランジスタ基板の製造方法 |
-
1991
- 1991-12-02 JP JP31784891A patent/JP2948965B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479867B2 (en) | 2000-12-19 | 2002-11-12 | Hitachi, Ltd. | Thin film transistor |
Also Published As
| Publication number | Publication date |
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| JPH05152325A (ja) | 1993-06-18 |
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