JPH09129590A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH09129590A JPH09129590A JP28180095A JP28180095A JPH09129590A JP H09129590 A JPH09129590 A JP H09129590A JP 28180095 A JP28180095 A JP 28180095A JP 28180095 A JP28180095 A JP 28180095A JP H09129590 A JPH09129590 A JP H09129590A
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Abstract
(57)【要約】
【課題】 薄膜トランジスタの製造プロセスを簡略化す
るとともに、エッチング不良によるソース・ドレイン電
極間の短絡等の不良発生を防止する。 【解決手段】 透明絶縁基板１上にゲート電極２，ゲー
ト絶縁膜３，半導体層４となるａ−Ｓｉ，島状のエッチ
ングストッパ６を形成した後、オーミックコンタクト層
５としてｎ+ ａ−Ｓｉを堆積する。ｎ+ ａ−Ｓｉ上にソ
ース・ドレイン電極形成膜を堆積し、フォトレジストパ
ターンをマスクとしてソース・ドレイン電極形成膜をエ
ッチングしてソース・ドレイン電極７・８を形成する。
その後、ジメチルスルホキシドを主成分とし、モノエタ
ノールアミンおよび水を含むレジスト剥離液中でフォト
レジストパターンを除去し、その際に、ソース・ドレイ
ン電極７・８をマスクとしてレジスト剥離液によりｎ+
ａ−Ｓｉ，ａ−Ｓｉをエッチングしパターン形成してオ
ーミックコンタクト層５，半導体層４とする。
るとともに、エッチング不良によるソース・ドレイン電
極間の短絡等の不良発生を防止する。 【解決手段】 透明絶縁基板１上にゲート電極２，ゲー
ト絶縁膜３，半導体層４となるａ−Ｓｉ，島状のエッチ
ングストッパ６を形成した後、オーミックコンタクト層
５としてｎ+ ａ−Ｓｉを堆積する。ｎ+ ａ−Ｓｉ上にソ
ース・ドレイン電極形成膜を堆積し、フォトレジストパ
ターンをマスクとしてソース・ドレイン電極形成膜をエ
ッチングしてソース・ドレイン電極７・８を形成する。
その後、ジメチルスルホキシドを主成分とし、モノエタ
ノールアミンおよび水を含むレジスト剥離液中でフォト
レジストパターンを除去し、その際に、ソース・ドレイ
ン電極７・８をマスクとしてレジスト剥離液によりｎ+
ａ−Ｓｉ，ａ−Ｓｉをエッチングしパターン形成してオ
ーミックコンタクト層５，半導体層４とする。
Description
【０００１】
【発明の属する技術分野】この発明は、ＡＶ，ＯＡ機器
等の端末ディスプレイの液晶表示素子等に用いられる薄
膜トランジスタの製造方法に関するものである。
等の端末ディスプレイの液晶表示素子等に用いられる薄
膜トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】近年、非晶質シリコン薄膜トランジスタ
(amorphous Silicon Thin Film Transistor ；以下「ａ
−ＳｉＴＦＴ」という) をスイッチング素子として用い
た液晶ディスプレイは、ａ−ＳｉＴＦＴが高いスイッチ
ング比を持つこと、ガラス基板が利用できる低温工程で
製造できる等の特徴があり、大面積，高精細化に対して
最も有利な方法と考えられており、各社で研究，開発が
活発に行なわれ製品化されている。
(amorphous Silicon Thin Film Transistor ；以下「ａ
−ＳｉＴＦＴ」という) をスイッチング素子として用い
た液晶ディスプレイは、ａ−ＳｉＴＦＴが高いスイッチ
ング比を持つこと、ガラス基板が利用できる低温工程で
製造できる等の特徴があり、大面積，高精細化に対して
最も有利な方法と考えられており、各社で研究，開発が
活発に行なわれ製品化されている。
【０００３】以下に、図３を参照して、従来の液晶表示
素子のＴＦＴ基板（画素電極とＴＦＴがマトリクス状に
形成された基板）に用いられる薄膜トランジスタの製造
方法を説明する。図３は従来の薄膜トランジスタの断面
図である。従来の製造方法は、まず、ガラスや石英など
の透明絶縁基板１上にゲート電極２となる金属薄膜を堆
積し、フォトリソグラフィ法によりパターニングする。
次にゲート電極２上に、ゲート絶縁膜３となるＳｉ
ＮX 、半導体層４となるアモルファスシリコン（以下
「ａ−Ｓｉ」という）、エッチングストッパ６となるＳ
ｉＮX の３層を連続的に堆積後、フォトリソグラフィ法
でエッチングストッパ６となるＳｉＮX をパターニング
する。
素子のＴＦＴ基板（画素電極とＴＦＴがマトリクス状に
形成された基板）に用いられる薄膜トランジスタの製造
方法を説明する。図３は従来の薄膜トランジスタの断面
図である。従来の製造方法は、まず、ガラスや石英など
の透明絶縁基板１上にゲート電極２となる金属薄膜を堆
積し、フォトリソグラフィ法によりパターニングする。
次にゲート電極２上に、ゲート絶縁膜３となるＳｉ
ＮX 、半導体層４となるアモルファスシリコン（以下
「ａ−Ｓｉ」という）、エッチングストッパ６となるＳ
ｉＮX の３層を連続的に堆積後、フォトリソグラフィ法
でエッチングストッパ６となるＳｉＮX をパターニング
する。
【０００４】次に、オーミックコンタクトをとるための
不純物をドーピングした半導体層であるオーミックコン
タクト層５となるｎ+ ａ−Ｓｉを堆積後、フォトリソグ
ラフィ法でｎ+ ａ−Ｓｉ（オーミックコンタクト層５）
とａ−Ｓｉ（半導体層４）をパターニングする。その
後、透明電極材として例えばＩＴＯ等を堆積し、フォト
リソグラフィ法によりパターニングして画素電極９とす
る。その後、ソース，ドレイン電極７，８となる金属膜
を堆積し、パターニングする。ドレイン電極８は画素電
極９と接続されている。
不純物をドーピングした半導体層であるオーミックコン
タクト層５となるｎ+ ａ−Ｓｉを堆積後、フォトリソグ
ラフィ法でｎ+ ａ−Ｓｉ（オーミックコンタクト層５）
とａ−Ｓｉ（半導体層４）をパターニングする。その
後、透明電極材として例えばＩＴＯ等を堆積し、フォト
リソグラフィ法によりパターニングして画素電極９とす
る。その後、ソース，ドレイン電極７，８となる金属膜
を堆積し、パターニングする。ドレイン電極８は画素電
極９と接続されている。
【０００５】この従来の製造方法では、半導体層４とな
るａ−Ｓｉおよびオーミックコンタクト層５となるｎ+
ａ−Ｓｉのパターニングは、フォトマスクによるフォト
工程を用いて形成されていた。
るａ−Ｓｉおよびオーミックコンタクト層５となるｎ+
ａ−Ｓｉのパターニングは、フォトマスクによるフォト
工程を用いて形成されていた。
【０００６】
【発明が解決しようとする課題】上記従来の方法では、
フォトプロセスとして５回、マスク枚数５枚を用いてＴ
ＦＴ基板が製造されていた。ここで、市場からの低コス
ト化要求のためには、製造プロセスのコスト低減を図る
必要があり、そのためには、プロセスの簡略化と歩留り
の向上が必要である。そこで、従来、ソース・ドレイン
電極を形成するためのフォトレジストパターンを用い
て、（１）ソース・ドレイン電極形成膜と同時に、ａ−
Ｓｉ，ｎ+ ａ−Ｓｉをドライエッチングする方法、ある
いは、（２）ソース・ドレイン電極形成膜をウェットエ
ッチングでエッチングした後、ａ−Ｓｉ，ｎ+ ａ−Ｓｉ
をドライエッチングあるいはウェットエッチングする方
法により、マスク枚数を低減する製造方法があった。
フォトプロセスとして５回、マスク枚数５枚を用いてＴ
ＦＴ基板が製造されていた。ここで、市場からの低コス
ト化要求のためには、製造プロセスのコスト低減を図る
必要があり、そのためには、プロセスの簡略化と歩留り
の向上が必要である。そこで、従来、ソース・ドレイン
電極を形成するためのフォトレジストパターンを用い
て、（１）ソース・ドレイン電極形成膜と同時に、ａ−
Ｓｉ，ｎ+ ａ−Ｓｉをドライエッチングする方法、ある
いは、（２）ソース・ドレイン電極形成膜をウェットエ
ッチングでエッチングした後、ａ−Ｓｉ，ｎ+ ａ−Ｓｉ
をドライエッチングあるいはウェットエッチングする方
法により、マスク枚数を低減する製造方法があった。
【０００７】しかしながら上述の（１）の方法では、ダ
ストによりエッチング不良等によるソース・ドレイン電
極間の短絡欠陥が発生し歩留りが低下するという問題が
あった。（２）の方法では、ソース・ドレイン電極形成
膜をエッチングした後、洗浄、乾燥し、その後、ａ−Ｓ
ｉ，ｎ+ ａ−Ｓｉのエッチングを行う必要があり、プロ
セスが複雑化するという問題があった。また、（１），
（２）のどちらの方法でも、エッチング後はレジスト除
去プロセスが必要である。
ストによりエッチング不良等によるソース・ドレイン電
極間の短絡欠陥が発生し歩留りが低下するという問題が
あった。（２）の方法では、ソース・ドレイン電極形成
膜をエッチングした後、洗浄、乾燥し、その後、ａ−Ｓ
ｉ，ｎ+ ａ−Ｓｉのエッチングを行う必要があり、プロ
セスが複雑化するという問題があった。また、（１），
（２）のどちらの方法でも、エッチング後はレジスト除
去プロセスが必要である。
【０００８】この発明の目的は、プロセスを簡略化でき
るとともに、エッチング不良によるソース・ドレイン電
極間の短絡等の不良発生を防止できる薄膜トランジスタ
の製造方法を提供することである。
るとともに、エッチング不良によるソース・ドレイン電
極間の短絡等の不良発生を防止できる薄膜トランジスタ
の製造方法を提供することである。
【０００９】
【課題を解決するための手段】請求項１記載の薄膜トラ
ンジスタの製造方法は、絶縁基板上にゲート電極を形成
する工程と、ゲート電極を覆うように全面に、ゲート絶
縁膜，真性半導体層およびエッチングストッパ用絶縁膜
を順次堆積する工程と、エッチングストッパ用絶縁膜を
ゲート電極上方に残置させるようにエッチングしてエッ
チングストッパを形成する工程と、エッチングストッパ
を形成した後、不純物を含む半導体層を全面に堆積する
工程と、不純物を含む半導体層上にソース・ドレイン電
極形成膜を堆積する工程と、ソース・ドレイン電極形成
膜上にソース・ドレイン電極のフォトレジストパターン
を形成する工程と、フォトレジストパターンをマスクと
してソース・ドレイン電極形成膜をエッチングしソース
・ドレイン電極を形成する工程と、フォトレジストパタ
ーンをレジスト剥離液中で除去し、その際に、ソース・
ドレイン電極をマスクとしてレジスト剥離液により不純
物を含む半導体層および真性半導体層をエッチングしパ
ターン形成する工程とを含んでいる。
ンジスタの製造方法は、絶縁基板上にゲート電極を形成
する工程と、ゲート電極を覆うように全面に、ゲート絶
縁膜，真性半導体層およびエッチングストッパ用絶縁膜
を順次堆積する工程と、エッチングストッパ用絶縁膜を
ゲート電極上方に残置させるようにエッチングしてエッ
チングストッパを形成する工程と、エッチングストッパ
を形成した後、不純物を含む半導体層を全面に堆積する
工程と、不純物を含む半導体層上にソース・ドレイン電
極形成膜を堆積する工程と、ソース・ドレイン電極形成
膜上にソース・ドレイン電極のフォトレジストパターン
を形成する工程と、フォトレジストパターンをマスクと
してソース・ドレイン電極形成膜をエッチングしソース
・ドレイン電極を形成する工程と、フォトレジストパタ
ーンをレジスト剥離液中で除去し、その際に、ソース・
ドレイン電極をマスクとしてレジスト剥離液により不純
物を含む半導体層および真性半導体層をエッチングしパ
ターン形成する工程とを含んでいる。
【００１０】このように、絶縁基板上にゲート電極，ゲ
ート絶縁膜，真性半導体層，エッチングストッパおよび
不純物を含む半導体層を堆積した後、不純物を含む半導
体層上にソース・ドレイン電極形成膜を堆積し、フォト
レジストパターンをマスクとしてソース・ドレイン電極
形成膜をエッチングしてソース・ドレイン電極を形成
し、その後、フォトレジストパターンをレジスト剥離液
中で除去し、その際に、ソース・ドレイン電極をマスク
としてレジスト剥離液により不純物を含む半導体層およ
び真性半導体層をエッチングしパターン形成することに
より、プロセスを簡略化できるとともに、ウェット工程
であるためエッチング不良によるソース・ドレイン電極
間の短絡等の不良発生を防止できる。
ート絶縁膜，真性半導体層，エッチングストッパおよび
不純物を含む半導体層を堆積した後、不純物を含む半導
体層上にソース・ドレイン電極形成膜を堆積し、フォト
レジストパターンをマスクとしてソース・ドレイン電極
形成膜をエッチングしてソース・ドレイン電極を形成
し、その後、フォトレジストパターンをレジスト剥離液
中で除去し、その際に、ソース・ドレイン電極をマスク
としてレジスト剥離液により不純物を含む半導体層およ
び真性半導体層をエッチングしパターン形成することに
より、プロセスを簡略化できるとともに、ウェット工程
であるためエッチング不良によるソース・ドレイン電極
間の短絡等の不良発生を防止できる。
【００１１】請求項２記載の薄膜トランジスタの製造方
法は、請求項１記載の薄膜トランジスタの製造方法にお
いて、レジスト剥離液として、ジメチルスルホキシド
（（ＣＨ3 ）2 ＳＯ）を主成分とし、モノエタノールア
ミン（ＮＨ2 Ｃ2 Ｈ4 ＯＨ）および水を含む液を用いる
ことを特徴とする。ジメチルスルホキシドとモノエタノ
ールアミンの混合液はレジスト剥離作用があり、この混
合液に水を添加することにより不純物を含む半導体層お
よび真性半導体層が溶解し、フォトレジストパターンを
除去すると同時に、ソース・ドレイン電極をマスクとし
て不純物を含む半導体層および真性半導体層をパターン
形成することができる。
法は、請求項１記載の薄膜トランジスタの製造方法にお
いて、レジスト剥離液として、ジメチルスルホキシド
（（ＣＨ3 ）2 ＳＯ）を主成分とし、モノエタノールア
ミン（ＮＨ2 Ｃ2 Ｈ4 ＯＨ）および水を含む液を用いる
ことを特徴とする。ジメチルスルホキシドとモノエタノ
ールアミンの混合液はレジスト剥離作用があり、この混
合液に水を添加することにより不純物を含む半導体層お
よび真性半導体層が溶解し、フォトレジストパターンを
除去すると同時に、ソース・ドレイン電極をマスクとし
て不純物を含む半導体層および真性半導体層をパターン
形成することができる。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態で
は、従来例同様、液晶表示素子のＴＦＴ基板に用いられ
る薄膜トランジスタについて図面を参照しながら説明す
る。図１はこの発明の実施の形態における薄膜トランジ
スタの断面図、図２はその製造工程を示す部分断面図で
ある。図１，図２において、１は透明絶縁基板、２はゲ
ート電極、３はＳｉＮX からなるゲート絶縁膜、４はａ
−Ｓｉからなる半導体層（真性半導体層）、５はｎ+ ａ
−Ｓｉからなるオーミックコンタクト層（不純物を含む
半導体層）、６はＳｉＮX からなるエッチングストッ
パ、７はソース電極、８はドレイン電極、９は画素電
極、１０はフォトレジストパターン、１１はソース・ド
レイン電極形成膜である。なお、図２は半導体層４から
上部を示している。
は、従来例同様、液晶表示素子のＴＦＴ基板に用いられ
る薄膜トランジスタについて図面を参照しながら説明す
る。図１はこの発明の実施の形態における薄膜トランジ
スタの断面図、図２はその製造工程を示す部分断面図で
ある。図１，図２において、１は透明絶縁基板、２はゲ
ート電極、３はＳｉＮX からなるゲート絶縁膜、４はａ
−Ｓｉからなる半導体層（真性半導体層）、５はｎ+ ａ
−Ｓｉからなるオーミックコンタクト層（不純物を含む
半導体層）、６はＳｉＮX からなるエッチングストッ
パ、７はソース電極、８はドレイン電極、９は画素電
極、１０はフォトレジストパターン、１１はソース・ド
レイン電極形成膜である。なお、図２は半導体層４から
上部を示している。
【００１３】図１に示すこの実施の形態における薄膜ト
ランジスタの製造方法は、まず、ガラス基板等からなる
透明絶縁基板１上に、スパッタリングにより金属薄膜
（例えばＡｌ）を堆積した後、その上にゲートパターン
を得るためのフォトレジスト（図示せず）を塗布し、フ
ォトリソグラフィ、エッチングによりゲート電極２を形
成する。次に、例えばプラズマＣＶＤ法により、ゲート
絶縁膜３となるＳｉＮXを２０００Å、次いで半導体層
４となるａ−Ｓｉを５００Å、さらにエッチングストッ
パ６となるＳｉＮX を１５００Å連続的に堆積する。次
に、フォトレジスト（図示せず）を塗布し、フォトリソ
グラフィ、エッチングによりＳｉＮX をパターニングし
て島状のエッチングストッパ６を形成する。
ランジスタの製造方法は、まず、ガラス基板等からなる
透明絶縁基板１上に、スパッタリングにより金属薄膜
（例えばＡｌ）を堆積した後、その上にゲートパターン
を得るためのフォトレジスト（図示せず）を塗布し、フ
ォトリソグラフィ、エッチングによりゲート電極２を形
成する。次に、例えばプラズマＣＶＤ法により、ゲート
絶縁膜３となるＳｉＮXを２０００Å、次いで半導体層
４となるａ−Ｓｉを５００Å、さらにエッチングストッ
パ６となるＳｉＮX を１５００Å連続的に堆積する。次
に、フォトレジスト（図示せず）を塗布し、フォトリソ
グラフィ、エッチングによりＳｉＮX をパターニングし
て島状のエッチングストッパ６を形成する。
【００１４】その後、オーミックコンタクト層５として
プラズマＣＶＤ法により不純物（例えば燐）をドーピン
グしたｎ+ ａ−Ｓｉを５００Å堆積する。次に、ソース
・ドレイン電極となる金属（例えばＴｉ）をスパッタ法
により全面に堆積してソース・ドレイン電極形成膜１１
を形成した後、その上にフォトレジストを塗布し、フォ
トリソグラフィによりソース・ドレイン電極のフォトレ
ジストパターン１０を形成する（図２（ａ））。
プラズマＣＶＤ法により不純物（例えば燐）をドーピン
グしたｎ+ ａ−Ｓｉを５００Å堆積する。次に、ソース
・ドレイン電極となる金属（例えばＴｉ）をスパッタ法
により全面に堆積してソース・ドレイン電極形成膜１１
を形成した後、その上にフォトレジストを塗布し、フォ
トリソグラフィによりソース・ドレイン電極のフォトレ
ジストパターン１０を形成する（図２（ａ））。
【００１５】その後、フォトレジストパターン１０をマ
スクとしてエッチャント（例えば弗酸系溶液）でソース
・ドレイン電極形成膜１１を選択的にエッチングして、
ソース電極７およびドレイン電極８を形成する（図２
（ｂ））。次に、ジメチルスルホキシド６０％、モノエ
タノールアミン３５％、水５％の割合で混合したレジス
ト剥離液に、８０℃で３分間浸漬し、フォトレジストパ
ターン１０を除去すると同時に、ソース，ドレイン電極
７，８をマスクとしてｎ+ａ−Ｓｉ，ａ−Ｓｉをエッチ
ングし、それぞれオーミックコンタクト層５，半導体層
４とする（図２（ｃ））。ここで、ジメチルスルホキシ
ドとモノエタノールアミンの混合液はレジスト剥離作用
があり、この混合液に水を５ｖｏｌ％以上添加すること
によりａ−Ｓｉ、ｎ+ ａ−Ｓｉが溶解する。したがっ
て、フォトレジストパターン１０を除去すると同時に、
ｎ+ ａ−Ｓｉ，ａ−Ｓｉをエッチングすることができ
る。
スクとしてエッチャント（例えば弗酸系溶液）でソース
・ドレイン電極形成膜１１を選択的にエッチングして、
ソース電極７およびドレイン電極８を形成する（図２
（ｂ））。次に、ジメチルスルホキシド６０％、モノエ
タノールアミン３５％、水５％の割合で混合したレジス
ト剥離液に、８０℃で３分間浸漬し、フォトレジストパ
ターン１０を除去すると同時に、ソース，ドレイン電極
７，８をマスクとしてｎ+ａ−Ｓｉ，ａ−Ｓｉをエッチ
ングし、それぞれオーミックコンタクト層５，半導体層
４とする（図２（ｃ））。ここで、ジメチルスルホキシ
ドとモノエタノールアミンの混合液はレジスト剥離作用
があり、この混合液に水を５ｖｏｌ％以上添加すること
によりａ−Ｓｉ、ｎ+ ａ−Ｓｉが溶解する。したがっ
て、フォトレジストパターン１０を除去すると同時に、
ｎ+ ａ−Ｓｉ，ａ−Ｓｉをエッチングすることができ
る。
【００１６】次に、画素電極用透明導電膜（例えばＩＴ
Ｏ）をスパッタ法により全面に堆積した後、フォトレジ
スト（図示せず）を塗布し、フォトリソグラフィおよび
例えば沃化水素系溶液を用いたエッチングにより画素電
極用透明導電膜をパターニングして画素電極９を形成す
る（図１）。この実施の形態によれば、ソース，ドレイ
ン電極７，８のパターニング後に、レジスト剥離液を用
いて、フォトレジストパターン１０の除去と、ａ−Ｓｉ
とｎ + ａ−Ｓｉのエッチングとを同時に行うことによ
り、従来方法であった、ソース・ドレイン電極，ａ−Ｓ
ｉ，ｎ+ ａ−Ｓｉのそれぞれをフォトリソグラフィ、エ
ッチング、レジスト除去工程を行う方法と比較して工程
を削減できる。
Ｏ）をスパッタ法により全面に堆積した後、フォトレジ
スト（図示せず）を塗布し、フォトリソグラフィおよび
例えば沃化水素系溶液を用いたエッチングにより画素電
極用透明導電膜をパターニングして画素電極９を形成す
る（図１）。この実施の形態によれば、ソース，ドレイ
ン電極７，８のパターニング後に、レジスト剥離液を用
いて、フォトレジストパターン１０の除去と、ａ−Ｓｉ
とｎ + ａ−Ｓｉのエッチングとを同時に行うことによ
り、従来方法であった、ソース・ドレイン電極，ａ−Ｓ
ｉ，ｎ+ ａ−Ｓｉのそれぞれをフォトリソグラフィ、エ
ッチング、レジスト除去工程を行う方法と比較して工程
を削減できる。
【００１７】また、この実施の形態によれば、従来方法
における、ソース・ドレイン電極，ａ−Ｓｉ，ｎ+ ａ−
Ｓｉをドライエッチングにより同時にドライエッチング
してパターン形成する方法とは、工程数としては等しく
なるが、従来の問題であったエッチングストッパ上のソ
ース・ドレイン電極間でのエッチング不良などによるシ
ョートの発生は、ウェット工程のため少なくなる。さら
に、液晶パネルに組み立てたとき、従来発生したソース
・ドレイン電極間のショートによる点欠陥を激減させ、
歩留りを向上できる。
における、ソース・ドレイン電極，ａ−Ｓｉ，ｎ+ ａ−
Ｓｉをドライエッチングにより同時にドライエッチング
してパターン形成する方法とは、工程数としては等しく
なるが、従来の問題であったエッチングストッパ上のソ
ース・ドレイン電極間でのエッチング不良などによるシ
ョートの発生は、ウェット工程のため少なくなる。さら
に、液晶パネルに組み立てたとき、従来発生したソース
・ドレイン電極間のショートによる点欠陥を激減させ、
歩留りを向上できる。
【００１８】したがって、この実施の形態によれば、薄
膜トランジスタの製造プロセスを簡略化できるととも
に、不良発生を防止し歩留りを向上することができる。
また、この薄膜トランジスタを液晶表示素子のスイッチ
ング素子として形成することにより、液晶表示素子の製
造プロセスの簡略化および歩留り向上によるコスト低減
を図ることができるのは言うまでもない。
膜トランジスタの製造プロセスを簡略化できるととも
に、不良発生を防止し歩留りを向上することができる。
また、この薄膜トランジスタを液晶表示素子のスイッチ
ング素子として形成することにより、液晶表示素子の製
造プロセスの簡略化および歩留り向上によるコスト低減
を図ることができるのは言うまでもない。
【００１９】なお、上記実施の形態において、レジスト
剥離液は、ジメチルスルホキシドの割合を６０〜８０
％、モノエタノールアミンの割合を１５〜３５％、水の
割合を５〜２０％の内任意の割合で混合し、液温を６０
℃〜９０℃の範囲にしても同様の効果が得られる。ま
た、ゲート絶縁膜３とエッチングストッパ６には、Ｓｉ
ＮX を用いたが、ＳｉＮX の代わりにＳｉＯ2 を用いて
もよい。
剥離液は、ジメチルスルホキシドの割合を６０〜８０
％、モノエタノールアミンの割合を１５〜３５％、水の
割合を５〜２０％の内任意の割合で混合し、液温を６０
℃〜９０℃の範囲にしても同様の効果が得られる。ま
た、ゲート絶縁膜３とエッチングストッパ６には、Ｓｉ
ＮX を用いたが、ＳｉＮX の代わりにＳｉＯ2 を用いて
もよい。
【００２０】
【発明の効果】以上のようにこの発明によれば、絶縁基
板上にゲート電極，ゲート絶縁膜，真性半導体層，エッ
チングストッパおよび不純物を含む半導体層を堆積した
後、不純物を含む半導体層上にソース・ドレイン電極形
成膜を堆積し、フォトレジストパターンをマスクとして
ソース・ドレイン電極形成膜をエッチングしてソース・
ドレイン電極を形成し、その後、フォトレジストパター
ンをレジスト剥離液中で除去し、その際に、ソース・ド
レイン電極をマスクとしてレジスト剥離液により不純物
を含む半導体層および真性半導体層をエッチングしパタ
ーン形成することにより、プロセスを簡略化できるとと
もに、エッチング不良によるソース・ドレイン電極間の
短絡等の不良発生を防止できる。
板上にゲート電極，ゲート絶縁膜，真性半導体層，エッ
チングストッパおよび不純物を含む半導体層を堆積した
後、不純物を含む半導体層上にソース・ドレイン電極形
成膜を堆積し、フォトレジストパターンをマスクとして
ソース・ドレイン電極形成膜をエッチングしてソース・
ドレイン電極を形成し、その後、フォトレジストパター
ンをレジスト剥離液中で除去し、その際に、ソース・ド
レイン電極をマスクとしてレジスト剥離液により不純物
を含む半導体層および真性半導体層をエッチングしパタ
ーン形成することにより、プロセスを簡略化できるとと
もに、エッチング不良によるソース・ドレイン電極間の
短絡等の不良発生を防止できる。
【図１】この発明の実施の形態における薄膜トランジス
タの断面図である。
タの断面図である。
【図２】この発明の実施の形態における薄膜トランジス
タの製造工程を示す部分断面図である。
タの製造工程を示す部分断面図である。
【図３】従来の薄膜トランジスタの断面図である。
１ 透明絶縁基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 半導体層（真性半導体層） ５ オーミックコンタクト層（不純物を含む半導体層） ６ エッチングストッパ ７ ソース電極 ８ ドレイン電極 ９ 画素電極 １０ フォトレジストパターン １１ ソース・ドレイン電極形成膜
Claims (2)
- 【請求項１】 絶縁基板上にゲート電極を形成する工程
と、 前記ゲート電極を覆うように全面に、ゲート絶縁膜，真
性半導体層およびエッチングストッパ用絶縁膜を順次堆
積する工程と、 前記エッチングストッパ用絶縁膜を前記ゲート電極上方
に残置させるようにエッチングしてエッチングストッパ
を形成する工程と、 前記エッチングストッパを形成した後、不純物を含む半
導体層を全面に堆積する工程と、 前記不純物を含む半導体層上にソース・ドレイン電極形
成膜を堆積する工程と、 前記ソース・ドレイン電極形成膜上にソース・ドレイン
電極のフォトレジストパターンを形成する工程と、 前記フォトレジストパターンをマスクとして前記ソース
・ドレイン電極形成膜をエッチングし前記ソース・ドレ
イン電極を形成する工程と、 前記フォトレジストパターンをレジスト剥離液中で除去
し、その際に、前記ソース・ドレイン電極をマスクとし
て前記レジスト剥離液により前記不純物を含む半導体層
および前記真性半導体層をエッチングしパターン形成す
る工程とを含む薄膜トランジスタの製造方法。 - 【請求項２】 レジスト剥離液として、ジメチルスルホ
キシドを主成分とし、モノエタノールアミンおよび水を
含む液を用いることを特徴とする請求項１記載の薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28180095A JPH09129590A (ja) | 1995-10-30 | 1995-10-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28180095A JPH09129590A (ja) | 1995-10-30 | 1995-10-30 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129590A true JPH09129590A (ja) | 1997-05-16 |
Family
ID=17644164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28180095A Pending JPH09129590A (ja) | 1995-10-30 | 1995-10-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129590A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001048547A1 (fr) * | 1999-12-28 | 2001-07-05 | Matsushita Electric Industrial Co., Ltd. | Substrat tableau a matrice active, procede de fabrication, et afficheur a cristaux liquides muni d'un substrat tableau a matrice active |
| JP2006080171A (ja) * | 2004-09-08 | 2006-03-23 | Casio Comput Co Ltd | 薄膜トランジスタパネルの製造方法 |
| KR100603852B1 (ko) * | 1998-10-28 | 2006-10-24 | 엘지.필립스 엘시디 주식회사 | 회절 노광 기술을 이용한 액정 표시 장치 제조 방법 |
| KR100683664B1 (ko) * | 2004-01-06 | 2007-02-15 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 박막 트랜지스터를 제조하는 방법 및이를 구비한 평판 디스플레이 소자 |
-
1995
- 1995-10-30 JP JP28180095A patent/JPH09129590A/ja active Pending
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| JP4742295B2 (ja) * | 2004-09-08 | 2011-08-10 | カシオ計算機株式会社 | 薄膜トランジスタパネルの製造方法 |
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