JP2692914B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は非晶質材料等の半導体膜から成る薄膜トラン
ジスタ（以下TFTと称す）の製造方法に関する。
ジスタ（以下TFTと称す）の製造方法に関する。
（ロ）従来の技術 近年、プラズマCVD法により形成された非晶質シリコ
ン薄膜トランジスタ（以下ａ−SiTFT）が液晶ディスプ
レイー（LCD）のスイッチング素子として利用されてい
る。
ン薄膜トランジスタ（以下ａ−SiTFT）が液晶ディスプ
レイー（LCD）のスイッチング素子として利用されてい
る。
前記ａ−SiTFTの特性は、TFT構造、使用材料あるい
は、作成法に大きく依存している。
は、作成法に大きく依存している。
一般的に、ａ−SiTFTの製造方法は、ガラス基板上に
透明電極を、パターン形成後、ゲート用金属電極をパタ
ーン形成する。次いで、ゲート用非晶質絶縁膜、非晶質
半導体膜を、大面積成膜が可能であり、かつ、低温成膜
（基板温度Ts＜350℃）の可能なプラズマCVD法を用いて
それぞれSiNx膜及びａ−Si膜を連続的に成膜する。尚、
ここでゲート用絶縁膜として、他にSiO2、Ta2O5膜等も
あるが、SiO2膜同様、ａ−Si膜と連続的に成膜が可能な
SiNx膜が、最も効果的な製造方法である。
透明電極を、パターン形成後、ゲート用金属電極をパタ
ーン形成する。次いで、ゲート用非晶質絶縁膜、非晶質
半導体膜を、大面積成膜が可能であり、かつ、低温成膜
（基板温度Ts＜350℃）の可能なプラズマCVD法を用いて
それぞれSiNx膜及びａ−Si膜を連続的に成膜する。尚、
ここでゲート用絶縁膜として、他にSiO2、Ta2O5膜等も
あるが、SiO2膜同様、ａ−Si膜と連続的に成膜が可能な
SiNx膜が、最も効果的な製造方法である。
続いて、ソース・ドレイン電極として、まず前記ａ−
Si膜とのオーミックコンタクト用の燐Ｐをドーピングし
た。ａ−Si膜（以下n+a-Si膜）を成膜した後、このn+a-
Si膜上に金属電極をパターン形成すれば、ａ−SiTFTを
製造する事が出来る。
Si膜とのオーミックコンタクト用の燐Ｐをドーピングし
た。ａ−Si膜（以下n+a-Si膜）を成膜した後、このn+a-
Si膜上に金属電極をパターン形成すれば、ａ−SiTFTを
製造する事が出来る。
以上のような従来のTFTの製造方法において、TFT特性
を支配している要因の一つに、活性層であるａ−Siが挙
げられる。このａ−Si膜は、膜厚の変化により、TFT特
性に大きく影響する。ａ−Si膜厚が減少すると、光電流
によるOFF電流の増加を抑制でき、TFT特性のON/OFF比が
確保出来る。しかし、ａ−Si膜厚が減少すると、前に述
べた様に、後工程でのチャネル形成時のn+a-Si膜エッチ
ングの際、下層のａ−Si膜の膜減りが無視出来なくな
る。従ってａ−Si薄膜化に対しては、特性の安定性、再
現性向上、あるいは、工程上の余裕度拡大のため、ａ−
Si膜膜減り防止用のパッシベーション膜が欠かせない存
在となっている。
を支配している要因の一つに、活性層であるａ−Siが挙
げられる。このａ−Si膜は、膜厚の変化により、TFT特
性に大きく影響する。ａ−Si膜厚が減少すると、光電流
によるOFF電流の増加を抑制でき、TFT特性のON/OFF比が
確保出来る。しかし、ａ−Si膜厚が減少すると、前に述
べた様に、後工程でのチャネル形成時のn+a-Si膜エッチ
ングの際、下層のａ−Si膜の膜減りが無視出来なくな
る。従ってａ−Si薄膜化に対しては、特性の安定性、再
現性向上、あるいは、工程上の余裕度拡大のため、ａ−
Si膜膜減り防止用のパッシベーション膜が欠かせない存
在となっている。
（ハ）発明が解決しようとする課題 通常、パッシベーション膜（保護用絶縁膜）を有しな
いTFT構造では、ゲート絶縁用のSiNx膜、半導体膜であ
るａ−Si膜をそれぞれ形成後、オーミックコンタクト用
のn+a-Si膜を連続的に形成すればよい。しかし、パッシ
ベーション膜を有するTFTの場合、例えば、SiNx膜をパ
ッシベーション膜として用いるなら、ゲート絶縁用SiNx
膜、ａ−Si膜、パッシベーション用SiNx膜をプラズマCV
D法にて連続成膜し、次いでパッシベーションSiNx膜を
パターン形成した後、コンタクト用n+a-Si膜を形成しな
ければならない。
いTFT構造では、ゲート絶縁用のSiNx膜、半導体膜であ
るａ−Si膜をそれぞれ形成後、オーミックコンタクト用
のn+a-Si膜を連続的に形成すればよい。しかし、パッシ
ベーション膜を有するTFTの場合、例えば、SiNx膜をパ
ッシベーション膜として用いるなら、ゲート絶縁用SiNx
膜、ａ−Si膜、パッシベーション用SiNx膜をプラズマCV
D法にて連続成膜し、次いでパッシベーションSiNx膜を
パターン形成した後、コンタクト用n+a-Si膜を形成しな
ければならない。
このようなａ−Si上へのSiNxの形成は、ａ−Si膜上に
プラズマによるダメージを与えて、ａ−Si膜表面の膜質
が変化し、このため、後工程のパッシベーションパター
ン形成の際のSiNxのみの除去処理だけでは、ａ−Si膜と
n+a-Si膜の間の良好なコンタクトを得る事はできなかっ
た。
プラズマによるダメージを与えて、ａ−Si膜表面の膜質
が変化し、このため、後工程のパッシベーションパター
ン形成の際のSiNxのみの除去処理だけでは、ａ−Si膜と
n+a-Si膜の間の良好なコンタクトを得る事はできなかっ
た。
（ニ）課題を解決するための手段 ａ−Si表面の膜質変化は、前述の様に、パッシベーシ
ョンSiNx膜積層時、あるいは、パッシベーションパター
ン形成上に起こるものであり、ａ−Si膜表面部分のみで
ある。従ってこの表面変質層のみを除去する事によっ
て、残存したａ−Si膜とn+a-Si膜とのコンタクトは回復
する。しかし、ａ−Si表面層のみの除去を行うには、従
来のウエットエッチングでは、時間制御及び工程増加
等、問題がある。そこで、反応ガスを用いたドライエッ
チングにより適切な層厚のａ−Si表面層のみの除去（以
下スライトエッチング）を行う。
ョンSiNx膜積層時、あるいは、パッシベーションパター
ン形成上に起こるものであり、ａ−Si膜表面部分のみで
ある。従ってこの表面変質層のみを除去する事によっ
て、残存したａ−Si膜とn+a-Si膜とのコンタクトは回復
する。しかし、ａ−Si表面層のみの除去を行うには、従
来のウエットエッチングでは、時間制御及び工程増加
等、問題がある。そこで、反応ガスを用いたドライエッ
チングにより適切な層厚のａ−Si表面層のみの除去（以
下スライトエッチング）を行う。
以下、本発明の薄膜トランジスタの製造方法は、絶縁
基板上にゲート用金属電極、ゲート用絶縁膜、半導体
膜、保護用絶縁膜、不純物導入半導体膜、ドレインある
いはソース用金属電極を順次積層した薄膜トランジスタ
の製造方法に於て、上記半導体膜上にプラズマCVD法に
より上記保護用絶縁膜のパターンを形成した後、ドライ
エッチング法により、上記ドレインあるいはソース用金
属電極位置の上記半導体膜表面の80乃至300Å程度の、
上記プラズマCVD法のプラズマダメージによる変質層を
除去し、該半導体膜上に不純物導入半導体膜を直接形成
するものである。
基板上にゲート用金属電極、ゲート用絶縁膜、半導体
膜、保護用絶縁膜、不純物導入半導体膜、ドレインある
いはソース用金属電極を順次積層した薄膜トランジスタ
の製造方法に於て、上記半導体膜上にプラズマCVD法に
より上記保護用絶縁膜のパターンを形成した後、ドライ
エッチング法により、上記ドレインあるいはソース用金
属電極位置の上記半導体膜表面の80乃至300Å程度の、
上記プラズマCVD法のプラズマダメージによる変質層を
除去し、該半導体膜上に不純物導入半導体膜を直接形成
するものである。
（ホ）作用 パッシベーション膜を備えるTFTに於ては、このパッ
シベーションSiNx膜積層時、あるいはパターン形成時
に、下層のａ−Si膜表面で、膜質の変化が発生する。こ
の表面変質層を、Arガス等によるスパッタエッチングあ
るいは、CF4、CF4+O2、CHF3、SF6、あるいはSF6+Cl2等
Ｆ（フッ素）系ガスによる反応性ドライエッチングによ
り、例えば80〜300Åの範囲内でエッチングし、活性な
表面を露出させる。その後、n+a-Siを積層し、TFTを作
成する。この様にａ−Si膜の活性な表面を露出する事
で、n+a-Siとのコンタクトが回復し、良好な特性が得ら
れる。
シベーションSiNx膜積層時、あるいはパターン形成時
に、下層のａ−Si膜表面で、膜質の変化が発生する。こ
の表面変質層を、Arガス等によるスパッタエッチングあ
るいは、CF4、CF4+O2、CHF3、SF6、あるいはSF6+Cl2等
Ｆ（フッ素）系ガスによる反応性ドライエッチングによ
り、例えば80〜300Åの範囲内でエッチングし、活性な
表面を露出させる。その後、n+a-Siを積層し、TFTを作
成する。この様にａ−Si膜の活性な表面を露出する事
で、n+a-Siとのコンタクトが回復し、良好な特性が得ら
れる。
（ヘ）実施例 第１図に本発明のTFT製造方法における製造プロセス
の実施例を示す。
の実施例を示す。
第１図（ａ）はガラス基板（１）上に透明電極
（２）、ゲート用電極金属（３）をパターン形成し、プ
ラズマCVD法によりゲート絶縁膜等SiNx膜（４）、ａ−S
i膜（５）、パッシベーション用SiNx膜（６）を順次積
層した状態までの断面図である。同図の（５′）はパッ
シベーション用SiNx膜（６）を形成する際にプラズマに
よるダメージでａ−Si膜（５）表面の膜質が変化した表
面変質層を示している。
（２）、ゲート用電極金属（３）をパターン形成し、プ
ラズマCVD法によりゲート絶縁膜等SiNx膜（４）、ａ−S
i膜（５）、パッシベーション用SiNx膜（６）を順次積
層した状態までの断面図である。同図の（５′）はパッ
シベーション用SiNx膜（６）を形成する際にプラズマに
よるダメージでａ−Si膜（５）表面の膜質が変化した表
面変質層を示している。
同図（ｂ）は、前記パッシベーション用SiNx膜（６）
をパターン形成し、前記ａ−Si表面変質層（５′）が現
われた図である。
をパターン形成し、前記ａ−Si表面変質層（５′）が現
われた図である。
ここで、このａ−Si表面変質層（５′）をドライエッ
チング法にてこの変質層（５′）のみスライトエッチン
グする。ドライエッチング法ならば、Arガス等を用いた
スパッタエッチング、CF4、CF4+O2、CHF3、SF6、あるい
はSF6+Cl2等Ｆ（フッ素）系ガスを用いたプラズマエッ
チングのどちらでも良い。ここでは選択比がとりにくい
前者よりも後者の方を利用した。例えば、汎用のドライ
エッチング装置を用いてエッチングを施すと、反応ガス
が前記CF4、CF4+O2、CHF3、SF6、あるいはSF6+Cl2等Ｆ
（フッ素）系ガスをエッチャントとした場合に、ａ−Si
/SiNx選択比が充分大きいため（〜10以上）、パッシベ
ーション用SiNx膜（６）はほとんどエッチングされな
い。又、この場合中性ラジカルを中心とするケミカルな
反応が主に用いられるため、前者のスパッタエッチング
より、プラズマによるダメージは比較的緩和され有効で
ある。このａ−Si変質層（５′）のエッチング量は、ａ
−Si膜（５）の膜厚にもよるが第２図の［スライトエッ
チング量とTFTのオン電流（ION）値（Vg＝7.5V時）の関
係］よりエッチング量80〜300Å厚程度で10nA程度以上
の充分なオン電流が得られる事が分かる。
チング法にてこの変質層（５′）のみスライトエッチン
グする。ドライエッチング法ならば、Arガス等を用いた
スパッタエッチング、CF4、CF4+O2、CHF3、SF6、あるい
はSF6+Cl2等Ｆ（フッ素）系ガスを用いたプラズマエッ
チングのどちらでも良い。ここでは選択比がとりにくい
前者よりも後者の方を利用した。例えば、汎用のドライ
エッチング装置を用いてエッチングを施すと、反応ガス
が前記CF4、CF4+O2、CHF3、SF6、あるいはSF6+Cl2等Ｆ
（フッ素）系ガスをエッチャントとした場合に、ａ−Si
/SiNx選択比が充分大きいため（〜10以上）、パッシベ
ーション用SiNx膜（６）はほとんどエッチングされな
い。又、この場合中性ラジカルを中心とするケミカルな
反応が主に用いられるため、前者のスパッタエッチング
より、プラズマによるダメージは比較的緩和され有効で
ある。このａ−Si変質層（５′）のエッチング量は、ａ
−Si膜（５）の膜厚にもよるが第２図の［スライトエッ
チング量とTFTのオン電流（ION）値（Vg＝7.5V時）の関
係］よりエッチング量80〜300Å厚程度で10nA程度以上
の充分なオン電流が得られる事が分かる。
同図（ｃ）に示す如く、このスライトエッチングによ
りａ−Si変質層（５′）をエッチングし、活性なａ−Si
層（５）が露出する。
りａ−Si変質層（５′）をエッチングし、活性なａ−Si
層（５）が露出する。
続いて、同図（ｄ）の如く、スライトエッチング後、
n+a-Si膜を積層し、同図（ｅ）の如く、ａ−Si膜
（５）、n+a-Si膜（７）をパターン形成し、ソース・ド
レイン用金属電極（８）のパターン形成の後、チャネル
部のn+a-Siをエッチング除去する。
n+a-Si膜を積層し、同図（ｅ）の如く、ａ−Si膜
（５）、n+a-Si膜（７）をパターン形成し、ソース・ド
レイン用金属電極（８）のパターン形成の後、チャネル
部のn+a-Siをエッチング除去する。
第３図（ａ）に約200Åスライトエッチングを施した
時のTFT特性を示し、同図（ｂ）にスライトエッチング
不充分（50Å以下）な時のTFT特性を示す。ION値の差が
はっきりとあらわれている。これ等の図に於いて、Vg＝
7.5Vのオン電流IONを比べて見ると200Å程度のスライト
エッチングの場合の方が50Å以下のそれより大きな値と
なりTFT特性が秀れている事が分かる。尚、同図のＰは
光照射時、Ｄは暗状態のTFT特性を示している。
時のTFT特性を示し、同図（ｂ）にスライトエッチング
不充分（50Å以下）な時のTFT特性を示す。ION値の差が
はっきりとあらわれている。これ等の図に於いて、Vg＝
7.5Vのオン電流IONを比べて見ると200Å程度のスライト
エッチングの場合の方が50Å以下のそれより大きな値と
なりTFT特性が秀れている事が分かる。尚、同図のＰは
光照射時、Ｄは暗状態のTFT特性を示している。
（ト）発明の効果 本発明のTFTの製造方法によれば、半導体上にプラズ
マCVD法により上記保護用絶縁膜のパターンを形成した
後、ドライエッチング法により、上記ドレインあるいは
ソース用金属電極位置の上記半導体膜表面の80乃至300
Å程度の、上記プラズマCVD法のプラズマダメージによ
る変質層を除去することにより、容易に良好なオーミッ
クコンタクトが得られ、TFT特性の劣化はない。又、ド
ライエッチング法を採用するため、所望のスライトエッ
チング量が、ウェットエッチング法と比較して容易に制
御出来る。しかも、上記工程の導入による工程ロスは、
ウェット法に比べ、はるかに小さく、又、後工程のn+a-
Siの如き不純物導入半導体膜の積層がプラズマCVD法で
ある事から連続的に導入出来る効果を奏する。
マCVD法により上記保護用絶縁膜のパターンを形成した
後、ドライエッチング法により、上記ドレインあるいは
ソース用金属電極位置の上記半導体膜表面の80乃至300
Å程度の、上記プラズマCVD法のプラズマダメージによ
る変質層を除去することにより、容易に良好なオーミッ
クコンタクトが得られ、TFT特性の劣化はない。又、ド
ライエッチング法を採用するため、所望のスライトエッ
チング量が、ウェットエッチング法と比較して容易に制
御出来る。しかも、上記工程の導入による工程ロスは、
ウェット法に比べ、はるかに小さく、又、後工程のn+a-
Siの如き不純物導入半導体膜の積層がプラズマCVD法で
ある事から連続的に導入出来る効果を奏する。
第１図（ａ）〜（ｅ）は本発明のTFT製造方法を示すプ
ロセス図、第２図はスライトエッチング量とTFT特性のI
ON値の関係図、第３図（ａ）（ｂ）はTFTのゲート電圧
と電流との関係図。 （１）…ガラス基板、（２）…透明電極、（３）…ゲー
ト用金属電極、（４）…ゲート絶縁膜用SiNx膜、（５）
…ａ−Si膜、（５′）…ａ−Si変質層、（７）…n+a-Si
膜、（８）…ソース・ドレイン用金属電極。
ロセス図、第２図はスライトエッチング量とTFT特性のI
ON値の関係図、第３図（ａ）（ｂ）はTFTのゲート電圧
と電流との関係図。 （１）…ガラス基板、（２）…透明電極、（３）…ゲー
ト用金属電極、（４）…ゲート絶縁膜用SiNx膜、（５）
…ａ−Si膜、（５′）…ａ−Si変質層、（７）…n+a-Si
膜、（８）…ソース・ドレイン用金属電極。
Claims (1)
- 【請求項１】絶縁基板上にゲート用金属電極、ゲート用
絶縁膜、半導体膜、保護用絶縁膜、不純物導入半導体
膜、ドレインあるいはソース用金属電極を順次積層した
薄膜トランジスタの製造方法に於て、 上記半導体膜上にプラズマCVD法により上記保護用絶縁
膜のパターンを形成した後、ドライエッチング法によ
り、上記ドレインあるいはソース用金属電極位置の上記
半導体膜表面の80乃至300Å程度の、上記プラズマCVD法
のプラズマダメージによる変質層を除去し、該半導体膜
上に不純物導入半導体膜を直接形成することを特徴とし
た薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320925A JP2692914B2 (ja) | 1988-12-19 | 1988-12-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320925A JP2692914B2 (ja) | 1988-12-19 | 1988-12-19 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02164042A JPH02164042A (ja) | 1990-06-25 |
| JP2692914B2 true JP2692914B2 (ja) | 1997-12-17 |
Family
ID=18126812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63320925A Expired - Lifetime JP2692914B2 (ja) | 1988-12-19 | 1988-12-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692914B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153879A (ja) | 1994-11-26 | 1996-06-11 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| TWI622175B (zh) * | 2008-07-31 | 2018-04-21 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| JP5616038B2 (ja) | 2008-07-31 | 2014-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TWI642113B (zh) | 2008-08-08 | 2018-11-21 | 半導體能源研究所股份有限公司 | 半導體裝置的製造方法 |
| KR20100023151A (ko) * | 2008-08-21 | 2010-03-04 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터 및 그 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691103B2 (ja) * | 1982-09-14 | 1994-11-14 | 松下電器産業株式会社 | 絶縁ゲ−ト型トランジスタの製造方法 |
-
1988
- 1988-12-19 JP JP63320925A patent/JP2692914B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02164042A (ja) | 1990-06-25 |
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