JPH0756894B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0756894B2 JPH0756894B2 JP4125691A JP4125691A JPH0756894B2 JP H0756894 B2 JPH0756894 B2 JP H0756894B2 JP 4125691 A JP4125691 A JP 4125691A JP 4125691 A JP4125691 A JP 4125691A JP H0756894 B2 JPH0756894 B2 JP H0756894B2
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- Japan
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- etching
- semiconductor layer
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に係わり、特に、液晶ディスプレイやエレクトロ
ルミネッセンス表示装置の画素駆動素子として好適な薄
膜トランジスタの製造方法に関する。
造方法に係わり、特に、液晶ディスプレイやエレクトロ
ルミネッセンス表示装置の画素駆動素子として好適な薄
膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】図２に液晶ディスプレイの画素駆動素子
して使用される薄膜トランジスタの構造を示す。従来の
薄膜トランジスタの製造方法においては、図１（Ａ）に
示すように、ガラス基板１上に、Ｍｏ（モリブデン）、
Ｃｒ（クロム）あるいは、Ｔａ（タンタル）等の金属に
よりゲート電極膜を形成し、フォトリソグラフィ工程に
よりパターニングしてゲート電極２を形成し、その上か
ら、ゲート電極２を覆うように、ＳｉＮx （窒化シリコ
ン）、ＳｉＯx （酸化シリコン）あるいはＴａＯx （酸
化タンタル）等の材料でゲート絶縁膜３を堆積する。
して使用される薄膜トランジスタの構造を示す。従来の
薄膜トランジスタの製造方法においては、図１（Ａ）に
示すように、ガラス基板１上に、Ｍｏ（モリブデン）、
Ｃｒ（クロム）あるいは、Ｔａ（タンタル）等の金属に
よりゲート電極膜を形成し、フォトリソグラフィ工程に
よりパターニングしてゲート電極２を形成し、その上か
ら、ゲート電極２を覆うように、ＳｉＮx （窒化シリコ
ン）、ＳｉＯx （酸化シリコン）あるいはＴａＯx （酸
化タンタル）等の材料でゲート絶縁膜３を堆積する。
【０００３】さらに、その上から、アモルファスシリコ
ン（ａ−Ｓｉ）あるいは、ポリシリコン（ｐｏｌｙ−Ｓ
ｉ）等のｉ型半導体層４と、ＳｉＮx 、ＳｉＯx あるい
はＴａＯx 等の絶縁材料からなるエッチングストッパ層
５を順次堆積させる。
ン（ａ−Ｓｉ）あるいは、ポリシリコン（ｐｏｌｙ−Ｓ
ｉ）等のｉ型半導体層４と、ＳｉＮx 、ＳｉＯx あるい
はＴａＯx 等の絶縁材料からなるエッチングストッパ層
５を順次堆積させる。
【０００４】次に、フォトリソグラフィ工程により、エ
ッチングストッパ層５をゲート電極２に対向し、かつ交
差するように、アイランド状にパターニングする。
ッチングストッパ層５をゲート電極２に対向し、かつ交
差するように、アイランド状にパターニングする。
【０００５】さらに、フォトリソグラフィ工程によりｉ
型半導体層４をエッチングストッパ層５のパターンより
も大きなパターンでアイランド状にパターニングする。
型半導体層４をエッチングストッパ層５のパターンより
も大きなパターンでアイランド状にパターニングする。
【０００６】次に、ｎ型半導体層６と、Ｍｏ、Ａｌ（ア
ルミニュウム）等の金属層とを堆積して、フォトリソグ
ラフィ工程によりパターニングしてオーミックなソース
電極７とドレイン電極８とを形成する。
ルミニュウム）等の金属層とを堆積して、フォトリソグ
ラフィ工程によりパターニングしてオーミックなソース
電極７とドレイン電極８とを形成する。
【０００７】最後に、ＩＴＯ（インジウム錫酸化物）の
透明導電膜を堆積し、フォトリソグラフィ工程によりパ
ターニングして画素電極９を形成する。このようにし
て、ガラス基板上に薄膜トランジスタ（ＴＦＴ）を形成
する。
透明導電膜を堆積し、フォトリソグラフィ工程によりパ
ターニングして画素電極９を形成する。このようにし
て、ガラス基板上に薄膜トランジスタ（ＴＦＴ）を形成
する。
【０００８】このようなＴＦＴは、たとえば液晶表示装
置やエレクトロルミネッセンス表示装置のアクティブマ
トリクスに用いられる。
置やエレクトロルミネッセンス表示装置のアクティブマ
トリクスに用いられる。
【０００９】
【発明が解決しようとする課題】以上説明した従来の方
法では、薄膜トランジスタの完成までに、フォトリソグ
ラフィ工程を少なくとも５回は行う必要がある。半導体
装置の製造技術では、フォトリソグラフィ工程が多い
程、スループットや歩留まりも低下する。
法では、薄膜トランジスタの完成までに、フォトリソグ
ラフィ工程を少なくとも５回は行う必要がある。半導体
装置の製造技術では、フォトリソグラフィ工程が多い
程、スループットや歩留まりも低下する。
【００１０】本発明の目的は、フォトリソグラフィ工程
を少なくして、スループットと歩留まりを向上させるこ
とのできる薄膜トランジスタの製造方法を提供すること
である。
を少なくして、スループットと歩留まりを向上させるこ
とのできる薄膜トランジスタの製造方法を提供すること
である。
【００１１】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、基板上にゲート電極をパターニングし
て形成する工程と、ゲート電極を形成した基板の上に、
ゲート絶縁層と、ｉ型半導体層と、エッチングストッパ
層と、ダミー層とを順次積層する工程と、ダミー層をゲ
ート電極の端部の段差部を含んだ形状であって、所望の
ｉ型半導体層の形状に対応する形状にパターニングする
工程と、パターニングしたダミー層をマスクとして、ダ
ミー層もエッチングしながら、エッチングストッパ層と
ｉ型半導体層とをエッチングし、マスク外でエッチング
ストッパ層とｉ型半導体層を、かつ段差部でエッチング
ストッパ層を除去する工程と、段差部におけるｉ型半導
体層と接触するようにｎ型半導体層を積層し、さらに導
電体層を積層する工程と、ｎ型半導体層と導電体層とを
パターニングしてソース電極とドレイン電極とを形成す
る工程とを含むように構成する。
タの製造方法は、基板上にゲート電極をパターニングし
て形成する工程と、ゲート電極を形成した基板の上に、
ゲート絶縁層と、ｉ型半導体層と、エッチングストッパ
層と、ダミー層とを順次積層する工程と、ダミー層をゲ
ート電極の端部の段差部を含んだ形状であって、所望の
ｉ型半導体層の形状に対応する形状にパターニングする
工程と、パターニングしたダミー層をマスクとして、ダ
ミー層もエッチングしながら、エッチングストッパ層と
ｉ型半導体層とをエッチングし、マスク外でエッチング
ストッパ層とｉ型半導体層を、かつ段差部でエッチング
ストッパ層を除去する工程と、段差部におけるｉ型半導
体層と接触するようにｎ型半導体層を積層し、さらに導
電体層を積層する工程と、ｎ型半導体層と導電体層とを
パターニングしてソース電極とドレイン電極とを形成す
る工程とを含むように構成する。
【００１２】
【作用】従来の方法では、エッチングストッパ層５とｉ
型半導体層４とをそれぞれアイランド状にパターニング
するのに２回のフォトリソグラフィ工程が必要であっ
た。
型半導体層４とをそれぞれアイランド状にパターニング
するのに２回のフォトリソグラフィ工程が必要であっ
た。
【００１３】本発明では、ダミー層をｉ型半導体層の所
望形状に対応するアイランド形状にパターニングしてこ
れをマスクとして下層をエッチングする。その際、ダミ
ー層の膜厚の薄い段差部はダミー層の他の部分よりも早
くエッチングで除去され、その除去された部分の下層は
エッチングが進行し、段差部のエッチングストッパ層が
完全に除去され、ｉ型半導体層が露出した時点でエッチ
ングを停止する。これにより、段差部以外ではマスクの
形状にエッチングストッパ部を残し、同時にダミー層の
マスク以外の部分では半導体層までエッチングで除去す
るようにする。このようにして、１回のフォトリソグラ
フィ工程でｉ型半導体層とエッチングストッパ層の両方
のパターニングが出来、フォトリソグラフィ工程を１回
減ずることができる。
望形状に対応するアイランド形状にパターニングしてこ
れをマスクとして下層をエッチングする。その際、ダミ
ー層の膜厚の薄い段差部はダミー層の他の部分よりも早
くエッチングで除去され、その除去された部分の下層は
エッチングが進行し、段差部のエッチングストッパ層が
完全に除去され、ｉ型半導体層が露出した時点でエッチ
ングを停止する。これにより、段差部以外ではマスクの
形状にエッチングストッパ部を残し、同時にダミー層の
マスク以外の部分では半導体層までエッチングで除去す
るようにする。このようにして、１回のフォトリソグラ
フィ工程でｉ型半導体層とエッチングストッパ層の両方
のパターニングが出来、フォトリソグラフィ工程を１回
減ずることができる。
【００１４】
【実施例】図１は、本発明による薄膜トランジスタの製
造方法の実施例を示す工程図である。
造方法の実施例を示す工程図である。
【００１５】まず、図１（Ａ）の工程を説明する。ガラ
ス基板１上に、Ｍｏ、ＣｒあるいはＴａ等の金属膜を２
００ｎｍ堆積し、フォトリソグラフィ工程によりパター
ニングしてゲート電極２を形成する。その上に、ゲート
電極２を覆うように、ＳｉＮx 、ＳｉＯx あるいはＴａ
Ｏx 等の材料でゲート絶縁膜３を３００〜６００ｎｍ堆
積する。
ス基板１上に、Ｍｏ、ＣｒあるいはＴａ等の金属膜を２
００ｎｍ堆積し、フォトリソグラフィ工程によりパター
ニングしてゲート電極２を形成する。その上に、ゲート
電極２を覆うように、ＳｉＮx 、ＳｉＯx あるいはＴａ
Ｏx 等の材料でゲート絶縁膜３を３００〜６００ｎｍ堆
積する。
【００１６】さらに、その上から、厚さ５０ｎｍのａ−
Ｓｉのｉ型半導体層４と、ＳｉＮx絶縁材料からなるエ
ッチングストッパ層５を４００ｎｍ順次堆積させる。
Ｓｉのｉ型半導体層４と、ＳｉＮx絶縁材料からなるエ
ッチングストッパ層５を４００ｎｍ順次堆積させる。
【００１７】次に、所定のエッチャントに対してｉ型半
導体層４とエッチングストッパ層５よりもエッチング速
度が１／１５と遅いＭｏで形成されたダミー層１０を１
００ｎｍ堆積し、フォトリソグラフィ工程によりアイラ
ンド状にパターニングする。このようにして、図１
（Ａ）に示す構成を得る。ダミー層１０は、ゲート電極
２端部上の段差部で平坦な所よりも厚さが約１／１０に
薄くなっている。
導体層４とエッチングストッパ層５よりもエッチング速
度が１／１５と遅いＭｏで形成されたダミー層１０を１
００ｎｍ堆積し、フォトリソグラフィ工程によりアイラ
ンド状にパターニングする。このようにして、図１
（Ａ）に示す構成を得る。ダミー層１０は、ゲート電極
２端部上の段差部で平坦な所よりも厚さが約１／１０に
薄くなっている。
【００１８】次に、図１（Ｂ）の工程を説明する。ここ
で、ダミー層１０をマスクとしてフォトリソグラフィ工
程によりＣＦ4 ＋５％Ｏ2 ＲＦ１００Ｗ、２０Ｐａにて
全面反応性イオンエッチングを行う。この際、マスク外
のエッチング速度の約１５倍早いエッチングストッパ層
５がエッチングで除去されるが、同時にダミー層１０も
徐々に除去される。このエッチングにおける各層のエッ
チレートは、
で、ダミー層１０をマスクとしてフォトリソグラフィ工
程によりＣＦ4 ＋５％Ｏ2 ＲＦ１００Ｗ、２０Ｐａにて
全面反応性イオンエッチングを行う。この際、マスク外
のエッチング速度の約１５倍早いエッチングストッパ層
５がエッチングで除去されるが、同時にダミー層１０も
徐々に除去される。このエッチングにおける各層のエッ
チレートは、
【００１９】Ｍｏ（ダミー層）：６ｎｍ／ｍｉｎ程度
【００２０】エッチストッパＳｉＮ：９０ｎｍ／ｍｉｎ
程度
程度
【００２１】ａ−Ｓｉ：６７ｎｍ／ｍｉｎ程度
【００２２】である。
【００２３】図１（Ａ）のａ部はゲート電極２の端部に
よる段差部となっており、平坦な部分ｂよりもダミー層
１０の厚みは約１／１０に薄くなっている。従って、ａ
部はｂ部よりも先に除去されてなくなる。この状態を図
１（Ｂ）に示す。
よる段差部となっており、平坦な部分ｂよりもダミー層
１０の厚みは約１／１０に薄くなっている。従って、ａ
部はｂ部よりも先に除去されてなくなる。この状態を図
１（Ｂ）に示す。
【００２４】図１（Ｃ）に示すように、さらにエッチン
グを進行する。ダミー層１０のなかった部分はエッチン
グストッパ層５とｉ型半導体層４が完全にエッチングで
除去され、かつａ部のエッチングストッパ層５もエッチ
ングで除去される。そしてａ部のエッチングストッパ層
５が完全に除去されｉ型半導体層４が露出した時点でエ
ッチングを停止する。この際、エッチングストッパ層５
の上に残り、露出されているダミー層１０も同時に除去
する。但し、ダミー層にＭｏを用いている本実施例で
は、ソース・ドレイン電極のエッチング時に同時に除去
することが可能である。また、ダミー層１０を絶縁材料
で形成した場合には、ダミー層１０を残したままでもよ
い。エッチング終了時点でダミー層１０がなくなってい
てもよい。
グを進行する。ダミー層１０のなかった部分はエッチン
グストッパ層５とｉ型半導体層４が完全にエッチングで
除去され、かつａ部のエッチングストッパ層５もエッチ
ングで除去される。そしてａ部のエッチングストッパ層
５が完全に除去されｉ型半導体層４が露出した時点でエ
ッチングを停止する。この際、エッチングストッパ層５
の上に残り、露出されているダミー層１０も同時に除去
する。但し、ダミー層にＭｏを用いている本実施例で
は、ソース・ドレイン電極のエッチング時に同時に除去
することが可能である。また、ダミー層１０を絶縁材料
で形成した場合には、ダミー層１０を残したままでもよ
い。エッチング終了時点でダミー層１０がなくなってい
てもよい。
【００２５】次に、図１（Ｄ）に示すように、厚さ４０
ｎｍのｎ型半導体層６と、Ｍｏ、Ａｌ（アルミニュウ
ム）等の金属層とを５００〜１０００ｎｍ堆積して、フ
ォトリソグラフィ工程により、所定パターンにパターニ
ングしてソース電極７とドレイン電極８とを形成する。
ｎｍのｎ型半導体層６と、Ｍｏ、Ａｌ（アルミニュウ
ム）等の金属層とを５００〜１０００ｎｍ堆積して、フ
ォトリソグラフィ工程により、所定パターンにパターニ
ングしてソース電極７とドレイン電極８とを形成する。
【００２６】最後に、ＩＴＯによる透明導電膜を１００
〜２００ｎｍ堆積してフォトリソグラフィ工程によりパ
ターニングして画素電極９を形成する。
〜２００ｎｍ堆積してフォトリソグラフィ工程によりパ
ターニングして画素電極９を形成する。
【００２７】なお、ダミー層の材料として絶縁膜もしく
はソース・ドレインのエッチング液でエッチングされる
材料を選べば、エッチング終了時点でダミー層は残って
いてもいなくてもよく、各層の材料、膜厚およびエッチ
ング条件等にはかなり自由度がある。
はソース・ドレインのエッチング液でエッチングされる
材料を選べば、エッチング終了時点でダミー層は残って
いてもいなくてもよく、各層の材料、膜厚およびエッチ
ング条件等にはかなり自由度がある。
【００２８】以上、実施例に沿って本発明を説明した
が、本発明はこれらに制限されるものではない。たとえ
ば、種々の変更、改良、組合せ等が可能なことは当業者
に自明であろう。
が、本発明はこれらに制限されるものではない。たとえ
ば、種々の変更、改良、組合せ等が可能なことは当業者
に自明であろう。
【００２９】
【発明の効果】本発明によれば、段差部における膜厚の
違いを利用したので、エッチングストッパ層とｉ型半導
体層を１回のフォトリソグラフィ工程によりそれぞれパ
ターニングでき、薄膜トランジスタの製造工程のスルー
プットや歩留まりを向上することができる。
違いを利用したので、エッチングストッパ層とｉ型半導
体層を１回のフォトリソグラフィ工程によりそれぞれパ
ターニングでき、薄膜トランジスタの製造工程のスルー
プットや歩留まりを向上することができる。
【図１】本発明による薄膜トランジスタの製造方法の実
施例を説明する工程図である。
施例を説明する工程図である。
【図２】従来の薄膜トランジスタの製造方法による薄膜
トランジスタの断面図である。
トランジスタの断面図である。
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁層 ４ ｉ型半導体層 ５ エッチングストッパ層 ６ ｎ型半導体層 ７ ソース電極 ８ ドレイン電極 ９ 透明電極 １０ ダミー層
Claims (1)
- 【請求項１】 基板上にゲート電極をパターニングして
形成する工程と、前記ゲート電極を形成した基板の上
に、ゲート絶縁層と、ｉ型半導体層と、エッチングスト
ッパ層と、ダミー層とを順次積層する工程と、前記ダミ
ー層を前記ゲート電極の端部の段差部を含んだ形状であ
って、所望のｉ型半導体層の形状に対応する形状にパタ
ーニングする工程と、前記パターニングしたダミー層を
マスクとして、ダミー層もエッチングしながら、前記エ
ッチングストッパ層と、前記ｉ型半導体層とをエッチン
グし、マスク外で前記エッチングストッパ層と前記ｉ型
半導体層を、かつ前記段差部で前記エッチングストッパ
層を除去する工程と、前記段差部における前記ｉ型半導
体層と接触するようにｎ型半導体層を積層し、さらに導
電体層を積層する工程と、前記ｎ型半導体層と前記導電
体層とをパターニングしてソース電極とドレイン電極と
を形成する工程とを含む薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125691A JPH0756894B2 (ja) | 1991-02-13 | 1991-02-13 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125691A JPH0756894B2 (ja) | 1991-02-13 | 1991-02-13 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04348041A JPH04348041A (ja) | 1992-12-03 |
| JPH0756894B2 true JPH0756894B2 (ja) | 1995-06-14 |
Family
ID=12603359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4125691A Expired - Lifetime JPH0756894B2 (ja) | 1991-02-13 | 1991-02-13 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756894B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495793B1 (ko) * | 1997-10-07 | 2005-09-02 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 제조 방법 |
| WO2013072966A1 (ja) | 2011-11-17 | 2013-05-23 | パナソニック株式会社 | 薄膜半導体装置及びその製造方法 |
-
1991
- 1991-02-13 JP JP4125691A patent/JPH0756894B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04348041A (ja) | 1992-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19951205 |