KR100231936B1 - 박막트랜지스터 및 그의 제조방법 - Google Patents
박막트랜지스터 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100231936B1 KR100231936B1 KR1019950072315A KR19957002315A KR100231936B1 KR 100231936 B1 KR100231936 B1 KR 100231936B1 KR 1019950072315 A KR1019950072315 A KR 1019950072315A KR 19957002315 A KR19957002315 A KR 19957002315A KR 100231936 B1 KR100231936 B1 KR 100231936B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor layer
- etching
- layer
- ohmic contact
- thin film
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000010410 layer Substances 0.000 claims abstract description 164
- 239000004065 semiconductor Substances 0.000 claims abstract description 75
- 238000005530 etching Methods 0.000 claims abstract description 63
- 239000010408 film Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000011241 protective layer Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 11
- 229910021424 microcrystalline silicon Inorganic materials 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000010292 electrical insulation Methods 0.000 claims description 4
- 239000007800 oxidant agent Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910004205 SiNX Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010574 gas phase reaction Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Abstract
박막트랜지스터는 기판상에 게이트전극, 게이트절연층, 반도체층, 오믹콘택트층, 전극(즉, 소스전극과 드레인전극) 및 보호층이 이 순서로 적층배치됨과 동시에, 반도체층의 채널영역의 표면에 산화막이 형성되어 있다. 이에 따라, 채널보호층을 설치하지 않고도 채널영역으로의 바람직하지 않은 에칭을 방지하고, 수율을 향상시킬 수 있다. 또한, 반도체층을 필요이상 두껍게 하지 않아도 좋기 때문에, 광에 의한 TFT특성의 영향을 최소한으로 억제할 수 있다. 또한, 소형화를 실현하고, 액정표시장치에 사용한 경우 개구율을 높일 수 있다.
Description
제1도는 본 발명의 제 1 실시예에 의한 박막트랜지스터(TFT)의 구조를 보인 단면도이다.
제2(a)도 내지 제2(c)도는 제1도에 보인 TFT의 제조공정을 설명하기 위한 단면도로서,
제2(a)도는 반도체층의 채널영역상에 산화막이 형성된 상태를 보인 단면도.
제2(b)도는 오믹콘택트층에 이어 포토레지스트가 적층된 상태를 보인 단면도.
제2(c)도는 오믹콘택트층의 채널 부분의 에칭처리가 행해짐과 동시에, 오믹콘택트층 및 반도체층의 외주부분이 함께 에칭되어 각 TFT의 채널형성이 행해진 상태를 보인 단면도이다.
제3도는 제1도에 보인 TFT의 제조공정을 설명하기 위한 공정도이다.
제4도는 전형적인 종래기술에 의한 TFT의 제조를 설명하기 위한 단면도이다.
제5도는 다른 종래기술에 의한 TFT의 제조를 설명하기위한 단면도이다.
제6(a)도 내지 제6(e)도는 제5도에 보인 TFT의 제조공정을 설명하기 위한 단면도로서,
제6(a)도는 오믹콘택트층상에 포토레지스트가 적층된 상태를 보인 단면도.
제6(b)도는 채널형성을 위해 반도체층 및 오믹콘택트층이 에칭처리된 상태를 보인 단면도.
제6(c)도는 소스전극 및 드레인전극이 패터닝되어 형성된 상태를 보인 단면도.
제6(d)도는 채널부분의 에칭을 위해 포토레지스트가 적층된 상태를 보인 단면도.
제6(e)도는 채널부분이 에칭처리된 상태를 보인 단면도이다.
제7도는 제5도에 보인 TFT의 제조공정을 설명하기 위한 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
31 : 박막트랜지스터 32 : 기판
33 : 게이트전극 34 : 게이트절연층
35 : 반도체층 36, 37 : 오믹콘택트층
38 : 소스전극 39 : 드레인전극
40 : 보호층 41 : 채널부분
42 : 산화막 43 : 포토레지스트
본 발명은 예컨대 화소전극과, 그 화소전극에 개별적으로 대응하고, 선택적으로 구동전압을 인가하는 스위칭소자를 매트릭스형태로 배열하여 고정밀도의 표시를 행하도록 한, 소위 액티브매트릭스형 액정 표시장치에 있어서 스위칭소자로서 바람직하게 실시되는 박막트랜지스터(TFT) 및 그의 제조방법에 관한 것이다.
제4도는 상기 액티브매트릭스형 액정표시장치에 사용되는 전형적인 종래 기술의 박막트랜지스터(TFT)(1)의 구조를 보인 단면도이다. 이 TFT(1)는 수지나 유리 등의 투명하고 또한 전기절연성을 갖는 기판(2)상에, 크롬 등의 금속막으로 이루어지는 띠모양의 게이트전극(3), SiNx로 이루어지는 게이트절연층(4), 아몰퍼스실리콘으로 이루어지는 반도체층(5), 채널보호층(11), 인 등의 불순물을 도핑한 오믹콘택트층(6, 7), 크롬 등의 금속으로 각각 이루어지는 소스전극(8)과 드레인전극(9), 및 보호층(10)이 이 순서로 적층되어 구성되어 있다. 이와 같이 기판(2)에 우선 게이트전극(3)이 형성되는 구조의 박막트랜지스터를 역스태거형 TFT라 한다.
상기 TFT(1)에 의하면, 오믹콘택트층(6, 7)을 반도체층(5)상에 제공하는 경우에, 채널부(12)를 에칭시 반도체층(5)이 에칭되지 않도록 반도체층(5)상에 채널보호층(11)을 제공한다. 상기 채널부(12)에 의해 상기 오믹콘택트층(6)은 소스전극(8) 및 드레인전극(9)에 따라 오믹콘택트층(7)으로부터 각각 분리되며, 상기 각각의 오믹콘택트층(6, 7)은 반도체층(5)상에 균일하게 적층된다.
상기 채널보호층(11)을 갖는 TFT(1)에 의하면 소자가 대형화된다. 이 TFT(1)를 액정표시장치에 사용한 경우에는 각 화소의 크기가 커지기 때문에 각 소자의 개구율이 작아지는 문제가 있다. 이 문제를 해소하기 위해, 채널보호층(11)이 없는 TFT(1)가 사용되는 것이 알려져 있다(제5도 참조). 제5도에 있어서 상기 제4도와 유사하고 대응하는 부분에는 동일한 참조부호를 부기했다.
제6도 및 제7도를 참조하여 상기 TFT(21)를 기판(2)상에 다수 형성하는 제조공정을 설명한다. 우선, 기판(2)상에 Al , Mo, Ta 등을 스퍼터링법에 의해 적층하고, 패터닝을 행하여 게이트전극(3)을 형성한다(스텝 sl 참조). 다음, 플라즈마 CVD법에 의해 상기 게이트전극(3)상에 게이트절연층(4)이 적층된다(스텝 s2 참조). 이어서, 반도체층(5) 및 오믹콘택트층(6, 7)이 형성된다(스텝 s3 참조).
반도체층(5)은 i형 반도체이며, 각 오믹콘텍트층(6, 7)은 n형 반도체이다. 특히, 이들 반도체층(5) 및 오믹콘택트층(6, 7)은 다음과 같이 형성된다. 우선, 반도체층(5) 및 오믹콘택트층(6, 7)이 이 순서로 상기 게이트절연층(4)상에 플라즈마 CVD법에 의해 적층된다(스텝 s31, s32 참조). 다음, 포토레지스트(23)가 오믹콘택트층(6, 7)상에 적층된다(제6(a)도 및 스텝 s33 참조). 다음, 기판(2)상의 각 TFT(21)의 채널형성 영역이 커버될 수 있도록 포토레지스트(23)가 패터닝된다(스텝 s34 참조). 그 후, 반도체층(5) 및 오믹콘택트층(6, 7)을 포토레지스트 (23)에 따라 에칭시킨다(제6(b)도 및 스텝 s35 참조). 다음, 스텝 s36에서 포토레지스트(23)를 제거하여, 채널형성공정을 완료한다.
소스전극(8) 및 드레인전극(9)은 이들 전극(8, 9)이 스퍼터링법에 의해 적층될 수 있도록 형성된 다음, 패터닝된다(제6(c)도 및 스텝 s4 및 s5참조). 그 후, 채널부(12)를 에칭시켜 오믹콘택트층(7)에서 오믹콘택트층(6)을 분리시킨다(스텝 s6 참조).
채널부(12)의 에칭은 다음과 같이 행해진다. 우선, 제6(d)도 및 스텝 s61에 보인 바와 같이 포토레지스트(24)를 적층한 다음, 채널부(12)에 따라 페터닝을 행하고(스텝 s62 참조), 그에 대해 에칭처리를 다시 행한다(제6(e)도 및 스텝 s63 참조). 오믹콘택트층(6, 7)의 분리 후, 스텝 s64에서 포토레지스트(24)를 제거한 다음, 스텝 s37에서 보호층(10)을 제거하여, TFT(21)를 얻는다.
그러나, 상기 TFT(21) 및 그의 제조방법은 다음과 같은 문제가 있다.
오믹콘택트층(6, 7)과 반도체층(5)이 아몰퍼스실리콘과 같은 물질로 형성될 때, 오믹콘택트층(6, 7)과 반도체층(5)간의 에칭속도에 차를 발생하기 위한 선택비가 없다. 따라서, 오믹콘택트층(6, 7)의 채널부(12)에 대한 에칭시 반도체층(5)이 에칭되지 않도록 에칭 깊이를 정밀히 제어해야 한다.
기판(2)내에서 에칭의 진행속도에 차가 있는 경우, 반도체층(5)이 바람직하지 않게 에칭되는 TFT(21)가 존재한다. 에컨대, 기판(2) 중앙부에 비해 기판(2) 주변부의 에칭속도가 빠를때, 기판(2) 중앙부의 TFT(21) 있어서 오믹콘택트층(6, 7)의 채널부분(12)을 남기지 않고 충분히 에칭하면, 기판(2) 주변부의 TFT(21)에 있어서 반도체층(5)이 원하지 않게 에칭되는 문제가 있다. 이와 같은 구조에서는, (1) 불량제품의 수가 현저히 증가하거나 또는 (2) 반도체층(5)의 두께가 필요이상 두꺼워져서, TFT 특성이 투사광에 의해 영향받기 쉬워지는 문제가 있다.
또한, 종래 TFT(21)의 제조방법에 의하면, 상기 TFT(1)와 비교하여 채널형성을 위한 에칭처리와 오믹콘택트층(6, 7)을 분리하기 위한 에칭처리를 동일공정에서 행할 수 없는 문제도 있다. 즉, (1) 반도체층(5) 및 오믹콘택트층(6, 7)의 에칭처리(제6(b)도 및 스텝 s35참조)와 (2) 채널부분(12)의 에칭처리(제6(e)도 및 스텝 s63 참조)를 동일 공정에서 행할 수 없다. 그 이유는 에칭공정(1)에서는 반도체층(5)도 에칭처리할 필요가 있으나, 에칭공정(2)의 에칭처리에서는 반도체층(5)이 에칭되지 않도록 되어야 하기 때문이다.
한편, 상기 채널보호층(11)을 형성하지 않는 다른 종래기술의 박막트랜지스터의 제조방법은, 일본 특허공개공보 2-268468호에 개시되어 있다. 이 종래 기술에서는 상기 반도체층(5)을 아몰퍼스실리콘으로 형성하고, 오믹콘택트층(6, 7)층을 미소결정실리콘으로 형성한다. 상기 미소결정실리콘은 수 100Å의 결정립으로 구성되어, 입계가 무수히 존재한다. 이에 대해 아몰퍼스실리콘은 그 무질서한 구조 때문에 입계를 갖지 않는다. 따라서, 웨트에칭에 있어서,미소결정실리콘은 아몰퍼스실리콘에 비해 입계로의 에천트의 침투(즉, 에칭레이트)가 빠르다. 이 에칭레이트의 차를 이용하여 상기 채널부분(12)의 에칭정확도를 향상하도록 이용된다.
그러나, 이들 종래 기술에서, 드라이에칭공정은 기상반응에 의해 행해지기 때문에, 피에칭물의 원소가 같을 경우 에칭레이트는 결정구조에는 크게 영향을 미치지 않는다. 따라서, 종래의 TFT 제조방법은 드라이에칭을 사용할 수 없는 문제가 있다. 또한, 오믹콘택트층(6, 7)은 미소결정실리콘으로 사용할 필요가 있고, 이 미소결정실리콘은 아몰퍼스실리콘에 비해 성장속도가 극히 느리다(예컨대 아몰퍼스실리콘의 2배 정도를 요한다). 이는 공정이 장기화되게 한다.
본 발명은 상기 종래의 문제점을 감안하여 이루어진 것으로, 그 목적은, 채널보호층을 형성하지 않아도 성막재료 및 에칭법에 무관하게 채널부분의 에칭시에 있어서의 에칭깊이를 정확히 제어할 수 있는 박막트랜지스터 및 그의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 박막트렌지스터는, 전기절연성을 갖는 기판상에 제공된 게이트전극; 상기 게이트전극을 커버하도록 상기 전기절연성 기판상에 제공된 게이트 절연층; 상기 게이트절연층상에 적층되는 반도체층으로서, 상기 게이트전극상에 위치하는 부분에 채널영역을 갖는 반도체층; 상기 반도체층상에 적층된 후, 에칭처리에 의해 상기 채널영역상의 부분이 제거됨으로써, 상기 반도체층의 상기 채널영역을 협지하는 양측의 영역상에 형성되는 도전성의 콘택트층; 상기 콘택트층들의 일방에 접속되는 소스전극과 상기 콘택트층들의 타방에 접속되는 드레인전극; 및 상기 반도체층의 상기 채널영역의 표면에, 상기 콘택트층에 있어서의 에칭처리전에 형성되는 산화막을 포함한다.
상기 구성에 있어서는 성막재료 및 에칭법에 관게없이 산화막과 콘택트층간에 에칭레이트가 다르게 된다. 즉, 반도체층의 에칭영역의 표면에 형성된 산화막에서는 콘택트층에 비해 에칭의 진행속도가 느리게 된다. 따라서, 이 박막트랜지스터의 제조공정에 있어서는 콘택트층의 채널부분을 에칭할 때, ① 에칭깊이를 정확히 제어할 수 있고, ②반도체층의 채널영역이 바람직하지 않게 에칭되는 것을 저지할 수 있다. 따라서, 이 박막트랜지스터에서는, ③ 수율을 향상시킴과 동시에 반도체층을 필요 이상으로 두껍게 하지 않아도 좋기 때문에 광에 의한 TFT특성으로의 영향을 최소한으로 억제할 수 있으며, 채널보호층을 제공할 필요가 없기 때문에, ④ 장치의 사이즈를 작게 할 수 있고 TFT가 LCD장치의 스위칭소자로 사용될 때 개구율을 높일 수 있다.
또한, 산화막에 의해 반도체층의 채널영역으로의 에칭의 진행을 저지할 수 있기 때문에, 채널형성을 위한 에칭처리와 콘택트층을 분리하기 위한 에칭처리를 동일공정에서 행할 수 있다.
상기 채널영역은 반도체층상에 게이트전극을 투영한 형상으로 형성되는 것이 바람직하다. 이에 의해, 산화막을 이하와 같이 형성할 수 있다. 즉, 반도체층상에 도포된(커버된) 포토레지스트층을 전기절연성 기판의 후면측에서 노광하고, 상기 포토레지스트층의 게이트전극에 의해 차광된 부분을 제거하여, 반도체층의 채널영역을 노출시킨다. 이 채널영역의 표면에 플라즈마산화 또는 산화제 등에 의해 상기 산화막을 형성한다. 이에 따라, 전용의 마스크를 사용하지 않고, 소위 셀프얼라인먼트에 의해 산화막과 게이트전극간의 정확한 위치 정합을 행할 수 있다.
또한, 본 발명의 박막트랜지스터의 제조방법은 상기 목적을 달성하기 위해, (a) 전기절연성을 갖는 기판상에 게이트전극을 제공하는 스텝; (b) 상기 게이트전극을 커버하기 위해 기판상에 게이트절연층을 제공하는 스텝; (c) 상기 게이트절연층상에 반도체층을 제공하는 스텝; (d) 상기 반도체층의 게이트전극위에 채널영역을 산화하여 상기 반도체층상에 산화막을 제공하는 스텝; 및 (e) 상기 반도체층상에 콘택트층을 제공하고, 상기 채널영역상의 콘택트층을 에칭하는 스텝을 포함한다.
상기 박막트랜지스터의 제조방법에 의하면, 콘택트층의 채널영역상의 부분, 즉 콘택트층의 채널부분을 에칭할 때, 에칭 깊이를 정확히 제어할 수 있다. 이는 산화막과 콘택트층의 에칭 레이트에 차가 있기 때문이다. 즉, 에칭속도는 콘택트층보다 반도체층의 채널영역상의 산화막에서 느리게 된다. 따라서, 반도체층의 채널영역이 바람직하지 않게 에칭되는 것을 방지할 수 있다. 이는 (1) 수율을 향상시킴과 동시에 반도체층을 필요 이상으로 두껍게 하지 않아도 좋기 때문에 광에 의한 TFT특성으로의 영향을 최소한으로 억제할 수 있으며, (2) 채 널보호층을 제공할 필요가 없기 때문에, 장치의 사이즈를 작게 할 수 있고 TFT가 LCD장치의 스위칭소자로 사용시 개구율을 높일 수 있다.
또한, 산화막에 의해 반도체층의 채널영역으로의 에칭의 진행을 저지할 수 있기 때문에, 채널형성을 촉진하기 위한 에칭처리와 콘택트층을 서로 분리하기 위한 에칭처리를 동일공정에서 행할 수 있다.
상기 스텝 (d)에 있어서, 반도체층상에 네가티브 포토레지스트를 도포한 후, 전기 절연성 기판의 이면에서 노광하여 상기 네가티브 포토레지스트의 게이트전극에 의해 차광된 부분을 제거한다. 이에 따라, 반도체층의 채널영역을 노출시킬 수 있기 때문에, 이 노출된 채널영역의 표면에 플라즈마산화 또는 산화제 등에 의해 상기 산화막을 형성한다. 이에 따라, 전용의 마스크를 사용하지 않고, 소위 셀프얼라인먼트에 의해 산화막과 게이트전극간의 정확한 위치정합을 행할 수 있다.
본 발명의 다른 목적, 특징 및 우수한 점은 이하의 기재에 의해 충분히 이해될 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 이하의 설명에 의해 명백해질 것이다.
본 발명의 1 실시예에 대해 제1도 내지 제3도를 참조하여 설명한다.
제1도는 액티브매트릭스형 액정표시장치(이하, LCD라 함)에 사용되는 본 발명의 1 실시예의 박막트랜지스터(이하, TFT라 함)(31)의 구조를 보인 단면도이다. 이 TFT(31)는 기판(32)상에 게이트전극(33), 게이트절연층(34), 반도체층(35), 오믹콘택트층(36,37), 소스전극(38)과 드레인전극(39), 및 보호층(40)이 이 순서로 적층형성되어 구성되는 소위 역스태거형 TFT이다. 오믹콘택트층(36, 37)은 소스전극(38)과 드레인전극(39)에 각각 접속되며, 채널부분(41)에 의해 분리된다.
또한, 반도체층(35)의 오믹콘택트층(36, 37)측의 표면에, 산화막(42)이 형성되어 있다. 이 산화막(42)의 형성영역은 반도체층(35)의 채널영역에 상당하고, 평면적으로 하부의 게이트전극(33)의 형성영역 및 상부의 채널부분(41)에 일치한다.
이하에 제2도 및 제3도를 참조하여 상기 TFT(31)를 기판(32)상에 다수 형성하는 제조공정을 설명한다. 예컨대, (1) 유리 기판, 또는 (2) Ta2O5나 SiO2와 같은 절연층으로 코팅된 전기절연성을 갖는 유리기판과 같은 기판(32)상에, Al , Mo, Ta 등의 금속을 스퍼터링법에 의해 적층한다(스텝 S1 참조). 그후 패터닝을 행하여 주사신호선과 함께 게이트전극(33)을 제공한다.
다음, 플라즈마 CVD법애 따라 게이트전극(33)상에 두께 3000Å의 SiNx막을 적층하여 게이트절연층(34)을 제공한다. 절연성을 높이기 위해, 제1 및 제 2 절연층을 제공하여도 좋으며, 상기 제 1 절연층은 게이트전극(33)을 양극산화하여 얻어지고 상기 제 2 절연층은 게이트 절연층(34)을 형성하여 얻어진다.
스텝 S3에 있어서, (1) 진성아몰퍼스실리콘으로 이루어지는 반도체층(35)이 제공되고, (2) 인이 첨가된 n+형 아몰퍼스실리콘 또는 n+형 미소결정실리콘으로 이루어지는 오믹콘택트층(36, 37)이 형성된다.
보다 상세히 실명하면, 두께 400Å의 반도체층(35)이 플라즈마 CVD법에 의해 게이트절면층(34)상에 적층된다(스텝 S31 참조).
다음, 반도체층(35)상에 포토레지스트(43)를 적층한다(제2(a)도 및 스텝 S32참조). 상기 포토레지스트(43)은 소위 네가티브 레지스트이다. 상기 네가티브 레지스트에 의하면, 노광된 부분이 잔존하고 노광되지 않는 부분이 제거가능하게 된다. 상기 노광은 기판(32)의 후면측, 즉 게이트전극(33)의 반대측에서 행해진다(스텝 S33 참조). 상기 노광에 따라 광이 게이트전극(33)에 의해 차단되는 포토레지지스트(43)의 영역만 제거 가능하게 되고, 다른 영역은 제거되지 않고 잔존하게 된다. 게이트전극(33)에 상당하는 반도체층(35)의 영역, 즉 채널영역이 노출되도록 페터닝에 의해 마스킹이 완료하면, O2플라즈마 분위기하에 반도체층(35)의 상기 채널영역에 산화막(42)이 형성된다(스텝 S34 참조). 본 실시예에서 상기 산화막(42)의 형성에는 상술한 바와 같이 O2플라즈마를 사용하는 플라즈마산화가 사용되었으나 본 발명은 이에 한정되지 않으며, 산화제를 사용하는 웨트법이 사용될 수도 있다.
스텝 S35에서 포토레지스트(43)에 의한 마스킹이 제거된 후, 두께 500Å의 오믹콘택트층(36, 37)이 플라즈마 CVD법에 의해 반도체층(35)상에 적층된다(제2(b)도 및 스텝 S36 참조). 포토레지스트(44)는 오믹콘택트층(36, 37)상에 적층된다(스텝 S37 참조). 포토레지스트(44)의 패터닝이 행해져 오믹콘택트층(36, 37)상의 전극(38, 39)에 대응한 섬모양 마스킹이 종료하면(스텝 S38 참조), 드라이 에칭법에 의해 오믹콘택트층(36, 37)의 채널부(41) 대해 에칭공정을 행한다(제2(c)도 및 스텝 S39 참조). 이 때, 오믹콘택트층(36, 37)의 외주와 반도체층(35)의 외주도 에칭되어, 각 TFT(31)의 채널형성이 행해진다.
이 경우, 채널부분(41)에 면하는 반도체층(35)의 채널영역상에 산화막(42)이 형성되어 있기 때문에, 반도체층(35)의 에칭이 저지된다. 본 실시예는 예컨대 HCl과 SF6의 혼합가스의 사용에 의해 드라이 에칭이 행해지는 경우를 들었으나, 이에 한정되지 않으며, 상기 드라이 에칭 대신 Si에칭액의 사용에 의한 웨트에칭이 사용될 수도 있다. 스텝 S39의 에칭이 종료된 후 스텝 S40에서 포토레지스트(44)가 제거된다.
스퍼터링법에 의해 Ta, Ti, 또는 Al을 적층하고, 패터닝을 행해 데이타신호선과 함께 소스전극(38)을 형성한다. (스텝 S4 참조). 또한, 스퍼터링법에 의해 ITO(Indium Tin Oxide)를 적층하고 패터닝을 행하여 화소전극과 함께 드레인전극(39)을 형성한다(스텝 S5 참조). 다음, 플라즈마 CVD법에 의해 SiNx를 적층하고 적층된 SiNx를 패터닝하여 보호층(40)을 형성하여 TFT(31)를 얻는다.
이와 같이 본 발명에 의한 TFT(31)의 제조방법에 의하면, (1) 산화막(42)이 채널부분에 면하는 반도체층(35)의 채널영역상에 제공되고, (2) 산화막(42)과 오믹콘택트층(36, 37)의 에칭레이트의 차를 이용하여 오믹콘택트층(36, 37)의 채널부분(41)의 에칭시 반도체층이 에칭되는 것이 저지될 수 있다. 따라서, 채널보호층을 형성하지 않아도 오믹콘택트층(36, 37)의 성막재료 및 에칭법에 관계없이 반도체층(35)의 바람직하지 않은 부식 가능성을 현저히 감소시킬 수 있다. 이는 에칭제어를 용이하게 하고 높은 에칭정확도를 얻을 수 있도록 한다. 이에 따라, (1) 수율을 크게 항상시키고, (2) 반도체층(35)을 필요이상 두껍게 하지 않아도 되기 때문에, 광에 의한 TFT특성의 영향을 최소한으로 억제할 수 있다.
또한, 상기 산화막(42)을 형성하는 경우, 포토레지스트(43)에 대해 노광시 게이트전극(33)을 마스크로 사용하기 때문에, 별도의 전용 마스크를 사용하지 않고 소위 셀프얼라인먼트 방식에 의해 높은 위치 정합을 얻을 수 있다.
또한, (1) 채널보호층이 제공되지 않기 때문에 TFT(31)의 크기를 축소시킬 수 있고, (2) TFT(31)를 LCD장치의 스위칭소자로 사용시 개구율을 높일 수 있다.
또한, (a) 채널형성을 위한 에칭처리 및 (b) 오믹콘택트층(37)으로부터 오믹콘택트층(36)을 분리시키기 위한 에칭처리가 동일공정에서 행해질 수 있다. 특히, 오믹콘택트층(36, 37)의 외주와 반도체층(35)의 외주가 에칭되어 각 TFT(31)의 채널이 형성되고, 채널부분(12)이 에칭되어 오믹콘택트층(36)이 오믹콘택트층(37)에서 분리되도록 된다. 상기 TFT(31)는 산화막이 형성되어 있기 때문에, (a) 오믹콘택트층(36, 37)의 외주 및 반도체층(35)의 외주의 에칭처리와 (b) 채널부분(41)의 에칭처리를 동일공정에서 행할 수 있다.
본 발명은 (1) 채널형성을 위한 에칭처리와 (2) 오믹콘택트층을 서로 분리하기 위한 에칭처리가 상이한 공정에서 행해지는 상기 종래의 제조공정에도 적용할 수 있다.
본 발명의 상세한 설명에 기술된 구체적인 실시양태 또는 실시예는 어디까지나 본 발명의 기술내용을 명확히 하기 위한 것으로, 이와 같은 구체예에만 한정하여 해석되어서는 않되며, 본 발명의 정신과 첨부된 특허청구범위내에서 여러가지로 변경하여 실시할 수 있을 것이다.
Claims (8)
- 박막트랜지스터의 제조방법에 있어서, (a) 전기절연성을 갖는 기판상에 게이트전극을 제공하는 스텝; (b) 상기 게이트전극을 커버하기 위해 기판상에 게이트절연층을 제공하는 스텝; (c) 상기 게이트절연층상에 반도체층을 제공하는 스텝; (d) 상기 반도체층의 게이트전극위에 채널영역을 산화하여 상기 반도체층상에 산화막을 제공하는 스텝; 및 (e) 상기 반도체층상에 콘택트층을 제공하고, 상기 채널 영역상에 콘택트층을 에칭하는 스텝을 포함하는 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 스텝 (d)는, 네가티브 포토레지스트를 상기 반도체층위에 도포하는 스텝; 및 광이 게이트전극에 의해 차광되지 않는 포토레지스트의 영역이 제거되도록 기판의 후면측으로부터 노광을 행하는 스텝을 포함하는 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 스텝 (d)에서, 상기 산화막이 O2플라즈마 분위기하의 플라즈마산화 또는 산화제를 사용하는 웨트법 중 어느 일방에 의해 형성되는 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 스텝 (e)의 에칭이 콘택트층의 외주와 반도체층의 외주에 대해 동시에 행해지는 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 스텝(e)의 에칭이 HCl과 SF6의 혼합가스 분위기하의 드라이에칭 또는 Si 에칭액을 사용하는 웨트에칭중 어느 일방에 의해 행해지는 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 반도체층은 진성 아몰퍼스실리콘으로 이루어지고, 상기 콘택트층은 인이 첨가된 n+형 아몰퍼스 실리콘 또는 n+형 미소결정실리콘중 어느 일방으로 이루어지는 박막트랜지스터의 제조방법.
- 제1항에 있어서, (f) 상기 콘택트층상의 에칭된 일측에 접속된 소스전극 및 상기 콘택트층상의 에칭되지 않은 타측에 접속된 드레인전극을 제공하는 스텝을 더 포함하는 박막트랜지스터의 제조방법.
- 제7항에 있어서, (g) 상기 소스전극, 드레인전극 및 산화막상에 보호층을 제공하는 스텝을 더 포함하는 박막트랜지스터의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP94-317086 | 1994-12-20 | ||
| JP31708694A JPH08172202A (ja) | 1994-12-20 | 1994-12-20 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100231936B1 true KR100231936B1 (ko) | 1999-12-01 |
Family
ID=18084277
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950072315A KR100231936B1 (ko) | 1994-12-20 | 1995-12-20 | 박막트랜지스터 및 그의 제조방법 |
| KR1019950072315A KR960026984A (ko) | 1994-12-20 | 1995-12-20 | 박막트랜지스터 및 그의 제조방법 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950072315A KR960026984A (ko) | 1994-12-20 | 1995-12-20 | 박막트랜지스터 및 그의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5962896A (ko) |
| JP (1) | JPH08172202A (ko) |
| KR (2) | KR100231936B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489167B1 (ko) * | 1998-08-20 | 2005-09-02 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 및 그 제조방법 |
| KR100495804B1 (ko) * | 1997-12-23 | 2005-09-15 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터기판및그제조방법 |
| KR101201017B1 (ko) * | 2005-06-27 | 2012-11-13 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW400556B (en) * | 1997-02-26 | 2000-08-01 | Samsung Electronics Co Ltd | Composition for a wiring, a wiring using the composition, a manufacturing method thereof, a display using the wiring and a manufacturing method thereof |
| JP3191745B2 (ja) | 1997-04-23 | 2001-07-23 | 日本電気株式会社 | 薄膜トランジスタ素子及びその製造方法 |
| JP3943245B2 (ja) | 1997-09-20 | 2007-07-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US20040229412A1 (en) * | 1999-05-10 | 2004-11-18 | Sigurd Wagner | Inverter made of complementary p and n channel transistors using a single directly-deposited microcrystalline silicon film |
| US6713329B1 (en) | 1999-05-10 | 2004-03-30 | The Trustees Of Princeton University | Inverter made of complementary p and n channel transistors using a single directly-deposited microcrystalline silicon film |
| AU5587500A (en) * | 1999-05-10 | 2000-11-21 | Trustees Of Princeton University, The | Inverter made of complementary LTiGTpLT/iGT and LTiGTnLT/iGT channel transistorsusing a single directly-deposited microcrystalline silicon film |
| TW428328B (en) * | 1999-07-30 | 2001-04-01 | Hannstar Display Corp | Fabricating method of thin film transistor |
| US6545291B1 (en) * | 1999-08-31 | 2003-04-08 | E Ink Corporation | Transistor design for use in the construction of an electronically driven display |
| US20020113268A1 (en) * | 2000-02-01 | 2002-08-22 | Jun Koyama | Nonvolatile memory, semiconductor device and method of manufacturing the same |
| TW471182B (en) * | 2001-01-20 | 2002-01-01 | Unipac Optoelectronics Corp | Thin film transistor having light guide material |
| TWI336921B (en) * | 2003-07-18 | 2011-02-01 | Semiconductor Energy Lab | Method for manufacturing semiconductor device |
| TW200625421A (en) * | 2004-09-29 | 2006-07-16 | Koninkl Philips Electronics Nv | Reduction of sheet resistance of phosphorus implanted polysilicon |
| KR20060069081A (ko) | 2004-12-17 | 2006-06-21 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그의 제조 방법 |
| KR101225440B1 (ko) | 2005-06-30 | 2013-01-25 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| KR101251995B1 (ko) | 2006-01-27 | 2013-04-08 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR100763913B1 (ko) * | 2006-04-27 | 2007-10-05 | 삼성전자주식회사 | 박막 트랜지스터의 제조방법 |
| JP5172178B2 (ja) | 2007-03-15 | 2013-03-27 | 三菱電機株式会社 | 薄膜トランジスタ、それを用いた表示装置、及びそれらの製造方法 |
| JP2009049384A (ja) | 2007-07-20 | 2009-03-05 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| JP2009071289A (ja) * | 2007-08-17 | 2009-04-02 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US9312156B2 (en) * | 2009-03-27 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| KR101280649B1 (ko) * | 2010-03-11 | 2013-07-01 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR101947808B1 (ko) * | 2012-02-29 | 2019-04-25 | 엘지디스플레이 주식회사 | 박막트랜지스터 어레이 기판 및 그 제조방법 |
| KR102172972B1 (ko) * | 2014-02-26 | 2020-11-03 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 그의 제조방법 |
| CN111599868B (zh) * | 2020-05-22 | 2022-03-08 | Tcl华星光电技术有限公司 | 薄膜晶体管制备方法以及薄膜晶体管 |
| CN113838801A (zh) * | 2020-06-24 | 2021-12-24 | 京东方科技集团股份有限公司 | 半导体基板的制造方法和半导体基板 |
| CN113380896B (zh) * | 2021-05-20 | 2023-04-25 | 惠科股份有限公司 | 薄膜晶体管的制备方法、薄膜晶体管及显示面板 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220703A (ja) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | 光導波路の製造方法 |
| JPH069246B2 (ja) * | 1987-11-02 | 1994-02-02 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JPH0816756B2 (ja) * | 1988-08-10 | 1996-02-21 | シャープ株式会社 | 透過型アクティブマトリクス液晶表示装置 |
| JPH07114285B2 (ja) * | 1988-12-16 | 1995-12-06 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JPH02163971A (ja) * | 1988-12-16 | 1990-06-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPH02268468A (ja) * | 1989-04-10 | 1990-11-02 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JP2794678B2 (ja) * | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| US5334859A (en) * | 1991-09-05 | 1994-08-02 | Casio Computer Co., Ltd. | Thin-film transistor having source and drain electrodes insulated by an anodically oxidized film |
| US5427962A (en) * | 1991-11-15 | 1995-06-27 | Casio Computer Co., Ltd. | Method of making a thin film transistor |
-
1994
- 1994-12-20 JP JP31708694A patent/JPH08172202A/ja active Pending
-
1995
- 1995-12-14 US US08/570,013 patent/US5962896A/en not_active Expired - Lifetime
- 1995-12-20 KR KR1019950072315A patent/KR100231936B1/ko active
- 1995-12-20 KR KR1019950072315A patent/KR960026984A/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495804B1 (ko) * | 1997-12-23 | 2005-09-15 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터기판및그제조방법 |
| KR100489167B1 (ko) * | 1998-08-20 | 2005-09-02 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 및 그 제조방법 |
| KR101201017B1 (ko) * | 2005-06-27 | 2012-11-13 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5962896A (en) | 1999-10-05 |
| KR960026984A (ko) | 1996-07-22 |
| JPH08172202A (ja) | 1996-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100231936B1 (ko) | 박막트랜지스터 및 그의 제조방법 | |
| US5032531A (en) | Method of manufacturing active matrix panel | |
| US4778773A (en) | Method of manufacturing a thin film transistor | |
| US4960719A (en) | Method for producing amorphous silicon thin film transistor array substrate | |
| KR930007529B1 (ko) | 액티브매트릭스기판의 제조방법 | |
| US6809785B2 (en) | Semipermeable liquid crystal display device and manufacturing method thereof | |
| US7157319B2 (en) | Method of patterning a thin film transistor that includes simultaneously forming a gate electrode and a pixel electrode | |
| US5326712A (en) | Method for manufacturing a thin film transistor | |
| US5130772A (en) | Thin film transistor with a thin layer of silicon nitride | |
| JP2678044B2 (ja) | アクティブマトリクス基板の製造方法 | |
| KR970006733B1 (ko) | 박막트랜지스터 제조방법 | |
| JP3706043B2 (ja) | 液晶用マトリクス基板の製造方法 | |
| KR0171980B1 (ko) | 액정 표시 소자의 제조방법 | |
| KR100272255B1 (ko) | 박막트랜지스터제조방법 | |
| JPS61224359A (ja) | 薄膜トランジスタアレイの製造法 | |
| KR100663288B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
| JPH0488641A (ja) | 薄膜トランジスタの製造方法 | |
| JPH08262491A (ja) | 液晶表示素子およびその製造方法 | |
| KR20010026392A (ko) | 박막 트랜지스터 어레이 기판의 제조 방법 | |
| KR100193650B1 (ko) | 액정 표시 소자의 박막 트랜지스터 제조방법 | |
| KR100218578B1 (ko) | 액정표시장치의 구조와 그 제조방법 | |
| KR0183757B1 (ko) | 박막 트랜지스터-액정 표시장치의 제조방법 | |
| KR100200350B1 (ko) | 레이저를 이용한 완전 자기 정합형 박막 트랜지스터의 제조방법 | |
| JPH08321621A (ja) | 薄膜トランジスタ | |
| KR20000061175A (ko) | 액정표시장치의 제조방법 |