JPH08172202A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【構成】 液晶表示装置等で用いられ、基板３２上に、
ゲート電極３３と、ゲート絶縁膜３４と、半導体層３５
と、コンタクト層３６，３７と、電極３８，３９と、保
護層４０とを形成するようにした逆スガター型の薄膜ト
ランジスタ３１において、コンタクト層３６，３７を電
極３８，３９に対応して分離するチャネル４１に臨ん
で、半導体層３５上の表面に酸化膜４２を形成する。 【効果】 チャネル保護膜を形成しない小型化および開
口率の増大の可能な薄膜トランジスタにおいて、半導体
層３５の不所望なエッチングを防止し、エッチング制御
を簡略化することができるとともに、高い精度を得るこ
とができる。これによって、歩留まりを向上することが
できるとともに、半導体層３５を必要以上に厚くするこ
となく、光によるＴＦＴ特性への影響を最小限に抑える
ことができる。
ゲート電極３３と、ゲート絶縁膜３４と、半導体層３５
と、コンタクト層３６，３７と、電極３８，３９と、保
護層４０とを形成するようにした逆スガター型の薄膜ト
ランジスタ３１において、コンタクト層３６，３７を電
極３８，３９に対応して分離するチャネル４１に臨ん
で、半導体層３５上の表面に酸化膜４２を形成する。 【効果】 チャネル保護膜を形成しない小型化および開
口率の増大の可能な薄膜トランジスタにおいて、半導体
層３５の不所望なエッチングを防止し、エッチング制御
を簡略化することができるとともに、高い精度を得るこ
とができる。これによって、歩留まりを向上することが
できるとともに、半導体層３５を必要以上に厚くするこ
となく、光によるＴＦＴ特性への影響を最小限に抑える
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、たとえば絵素電極と、
その絵素電極に個別的に対応し、選択的に駆動電圧を印
加するスイッチング素子とをマトリクス状に配列して高
精細度な表示を行うようにした、いわゆるアクティブマ
トリクス型の液晶表示装置における前記スイッチング素
子として好適に実施される薄膜トランジスタおよびその
製造方法に関する。
その絵素電極に個別的に対応し、選択的に駆動電圧を印
加するスイッチング素子とをマトリクス状に配列して高
精細度な表示を行うようにした、いわゆるアクティブマ
トリクス型の液晶表示装置における前記スイッチング素
子として好適に実施される薄膜トランジスタおよびその
製造方法に関する。
【０００２】
【従来の技術】図４は、前記アクティブマトリクス型の
液晶表示装置に用いられる典型的な従来技術の薄膜トラ
ンジスタ１の構造を示す断面図である。この薄膜トラン
ジスタ１は、樹脂またはガラスなどの透明で、かつ電気
絶縁性を有する基板上に、クロム等の金属膜から成る帯
状のゲート電極３と、ＳｉＮｘから成るゲート絶縁膜４
と、アモルファスシリコンから成る半導体層５と、チャ
ネル保護膜１１と、リン等の不純物をドープしたオーミ
ックコンタクト層６，７と、クロム等の金属から成るソ
ース電極８およびドレイン電極９と、保護層１０とが、
この順で積層されて構成されている。このような、基板
２に、まずゲート電極３の形成される構造の薄膜トラン
ジスタ１は、逆スタガー型と呼ばれている。
液晶表示装置に用いられる典型的な従来技術の薄膜トラ
ンジスタ１の構造を示す断面図である。この薄膜トラン
ジスタ１は、樹脂またはガラスなどの透明で、かつ電気
絶縁性を有する基板上に、クロム等の金属膜から成る帯
状のゲート電極３と、ＳｉＮｘから成るゲート絶縁膜４
と、アモルファスシリコンから成る半導体層５と、チャ
ネル保護膜１１と、リン等の不純物をドープしたオーミ
ックコンタクト層６，７と、クロム等の金属から成るソ
ース電極８およびドレイン電極９と、保護層１０とが、
この順で積層されて構成されている。このような、基板
２に、まずゲート電極３の形成される構造の薄膜トラン
ジスタ１は、逆スタガー型と呼ばれている。
【０００３】前記薄膜トランジスタ１では、オーミック
コンタクト層６，７を半導体層５上に形成するにあたっ
て、半導体層５上に一様に積層したオーミックコンタク
ト層６，７をソース電極８およびドレイン電極９に対応
して分離するためのチャネル１２部分のエッチング時
に、半導体層５まで腐食してしまわないように、前記チ
ャネル保護膜１１が形成されている。
コンタクト層６，７を半導体層５上に形成するにあたっ
て、半導体層５上に一様に積層したオーミックコンタク
ト層６，７をソース電極８およびドレイン電極９に対応
して分離するためのチャネル１２部分のエッチング時
に、半導体層５まで腐食してしまわないように、前記チ
ャネル保護膜１１が形成されている。
【０００４】したがって、素子が大型化するとともに、
該薄膜トランジスタ１を液晶表示装置に用いた場合には
開口率が小さくなってしまうという問題がある。このた
め、図５で示すような前記チャネル保護膜１１の形成さ
れていない薄膜トランジスタ２１が従来から用いられて
いる。なお、この図５において前記図４と類似し、対応
する部分には同一の参照符を付して示す。
該薄膜トランジスタ１を液晶表示装置に用いた場合には
開口率が小さくなってしまうという問題がある。このた
め、図５で示すような前記チャネル保護膜１１の形成さ
れていない薄膜トランジスタ２１が従来から用いられて
いる。なお、この図５において前記図４と類似し、対応
する部分には同一の参照符を付して示す。
【０００５】しかしながらこの薄膜トランジスタ２１で
は、オーミックコンタクト層６，７と半導体層５との間
に、たとえば両者がアモルファスシリコンなどの同一材
料によって形成されるとき、エッチングの進行速度に差
を生じるための選択比がないので、チャネル１２部分で
半導体層５がエッチングされてしまわないように、エッ
チングの深さを精密に制御する必要がある。また、チャ
ネル１２部分を充分にエッチングするためにオーミック
コンタクト層６，７を残らずエッチングすると、たとえ
ばチャネル１２の周縁部のエッチング速度が速く、チャ
ネル１２の中央部のエッチングが終了したときには既に
周縁部の半導体層５が不所望にエッチングされてしまっ
ているというような不具合が生じる。したがってこのよ
うな構造では、歩留まりが低下してしまい、または半導
体層５が必要以上に厚くなり、光によるＴＦＴ特性への
影響を受け易くなるという問題がある。
は、オーミックコンタクト層６，７と半導体層５との間
に、たとえば両者がアモルファスシリコンなどの同一材
料によって形成されるとき、エッチングの進行速度に差
を生じるための選択比がないので、チャネル１２部分で
半導体層５がエッチングされてしまわないように、エッ
チングの深さを精密に制御する必要がある。また、チャ
ネル１２部分を充分にエッチングするためにオーミック
コンタクト層６，７を残らずエッチングすると、たとえ
ばチャネル１２の周縁部のエッチング速度が速く、チャ
ネル１２の中央部のエッチングが終了したときには既に
周縁部の半導体層５が不所望にエッチングされてしまっ
ているというような不具合が生じる。したがってこのよ
うな構造では、歩留まりが低下してしまい、または半導
体層５が必要以上に厚くなり、光によるＴＦＴ特性への
影響を受け易くなるという問題がある。
【０００６】したがって上述するような構造を有する薄
膜トランジスタ２１の製造工程は、図６および図７で示
されるようになる。まず、ステップｓ１で示されるよう
に、基板２上にＡｌ、Ｍｏ、Ｔａ等をスパッタリング法
によって積層し、パターニングを行ってゲート電極３を
形成する。次に、ステップｓ２で示されるように、プラ
ズマＣＶＤ法によって前記ゲート電極３上にゲート絶縁
膜４が積層される。続いて、ステップｓ３で示されるよ
うに、半導体層５およびオーミックコンタクト層６，７
が形成される。
膜トランジスタ２１の製造工程は、図６および図７で示
されるようになる。まず、ステップｓ１で示されるよう
に、基板２上にＡｌ、Ｍｏ、Ｔａ等をスパッタリング法
によって積層し、パターニングを行ってゲート電極３を
形成する。次に、ステップｓ２で示されるように、プラ
ズマＣＶＤ法によって前記ゲート電極３上にゲート絶縁
膜４が積層される。続いて、ステップｓ３で示されるよ
うに、半導体層５およびオーミックコンタクト層６，７
が形成される。
【０００７】これら半導体層５およびオーミックコンタ
クト層６，７は、さらに詳細には、以下のようにして形
成される。まずステップｓ３１，ｓ３２で示されるよう
に、半導体層５およびオーミックコンタクト層６，７が
前記ゲート絶縁膜４に引続いてプラズマＣＶＤ法によっ
て積層される。次に図６（ａ）およびステップｓ３３で
示されるように、ホトレジスト２３が積層される。続い
てステップｓ３４で示されるように、前記電極８，９の
外周、すなわち単一の素子を構成する領域を覆うように
前記ホトレジスト２３がパターニングされる。その後、
図６（ｂ）およびステップｓ３５で示されるように、前
記ホトレジスト２３に対応して前記半導体層５およびオ
ーミックコンタクト層６，７がエッチング処理され、ス
テップｓ３６でホトレジスト２３が除去されてチャネル
形成が終了する。
クト層６，７は、さらに詳細には、以下のようにして形
成される。まずステップｓ３１，ｓ３２で示されるよう
に、半導体層５およびオーミックコンタクト層６，７が
前記ゲート絶縁膜４に引続いてプラズマＣＶＤ法によっ
て積層される。次に図６（ａ）およびステップｓ３３で
示されるように、ホトレジスト２３が積層される。続い
てステップｓ３４で示されるように、前記電極８，９の
外周、すなわち単一の素子を構成する領域を覆うように
前記ホトレジスト２３がパターニングされる。その後、
図６（ｂ）およびステップｓ３５で示されるように、前
記ホトレジスト２３に対応して前記半導体層５およびオ
ーミックコンタクト層６，７がエッチング処理され、ス
テップｓ３６でホトレジスト２３が除去されてチャネル
形成が終了する。
【０００８】さらに図６（ｃ）およびステップｓ４，ｓ
５で示されるように、ソース電極８およびドレイン電極
９がそれぞれスパッタリング法によって積層された後、
パターニングされて形成される。その後ステップｓ６で
示されるように、チャネル１２部分が分離される。
５で示されるように、ソース電極８およびドレイン電極
９がそれぞれスパッタリング法によって積層された後、
パターニングされて形成される。その後ステップｓ６で
示されるように、チャネル１２部分が分離される。
【０００９】このチャネル１２部分の分離は、まず図６
（ｄ）およびステップｓ６１で示されるようにホトレジ
スト２４が積層され、続いてステップｓ６２で示すよう
にチャネル１２部分に対応してパターニングされた後、
図６（ｅ）およびステップｓ６３で示すようにエッチン
グ処理することによって行われる。こうしてチャネル１
２部分の分離が終了すると、ステップｓ６４でホトレジ
スト２４が除去され、半導体層５およびオーミックコン
タクト層６，７が完成する。その後、ステップｓ７で保
護層１０が形成されて薄膜トランジスタ２１が完成す
る。
（ｄ）およびステップｓ６１で示されるようにホトレジ
スト２４が積層され、続いてステップｓ６２で示すよう
にチャネル１２部分に対応してパターニングされた後、
図６（ｅ）およびステップｓ６３で示すようにエッチン
グ処理することによって行われる。こうしてチャネル１
２部分の分離が終了すると、ステップｓ６４でホトレジ
スト２４が除去され、半導体層５およびオーミックコン
タクト層６，７が完成する。その後、ステップｓ７で保
護層１０が形成されて薄膜トランジスタ２１が完成す
る。
【００１０】
【発明が解決しようとする課題】このように前記チャネ
ル保護膜１１を有していない薄膜トランジスタ２１で
は、前記薄膜トランジスタ１と比較して、チャネル形成
およびチャネル１２の分離とを同一工程で行うことがで
きないという問題もある。
ル保護膜１１を有していない薄膜トランジスタ２１で
は、前記薄膜トランジスタ１と比較して、チャネル形成
およびチャネル１２の分離とを同一工程で行うことがで
きないという問題もある。
【００１１】一方、前記チャネル保護膜１１を形成しな
いさらに他の従来技術の薄膜トランジスタの製造方法
は、特開平２−２６８４６８号公報で開示されている。
この従来技術では、前記半導体層５を真性アモルファス
（非晶質）シリコンによって形成し、オーミックコンタ
クト層６，７を微結晶シリコンで形成している。前記微
結晶シリコンは、数１００Åの結晶粒の集まりであり、
粒界が無数に存在する。
いさらに他の従来技術の薄膜トランジスタの製造方法
は、特開平２−２６８４６８号公報で開示されている。
この従来技術では、前記半導体層５を真性アモルファス
（非晶質）シリコンによって形成し、オーミックコンタ
クト層６，７を微結晶シリコンで形成している。前記微
結晶シリコンは、数１００Åの結晶粒の集まりであり、
粒界が無数に存在する。
【００１２】これに対してアモルファスシリコンは、そ
の無秩序な構造からほとんど粒界が存在しない。したが
って、ウエットエッチングでは、微結晶シリコンは、ア
モルファスシリコンに比べて、粒界へのエッチャントの
染み込み（エッチングレート）が速い。このエッチング
レートの違いを利用して、前記チャネル１２部分のエッ
チング精度を向上するように工夫されている。
の無秩序な構造からほとんど粒界が存在しない。したが
って、ウエットエッチングでは、微結晶シリコンは、ア
モルファスシリコンに比べて、粒界へのエッチャントの
染み込み（エッチングレート）が速い。このエッチング
レートの違いを利用して、前記チャネル１２部分のエッ
チング精度を向上するように工夫されている。
【００１３】しかしながらこの従来技術では、ドライエ
ッチングは気相反応であるので、被エッチング物の元素
が同じであればエッチングレートは結晶構造には大きく
影響されず、したがって、ドライエッチングを使用する
ことは出来ないという問題がある。また、オーミックコ
ンタクト層６，７に前記微結晶シリコンを用いる必要が
あり、この微結晶シリコンはアモルファスシリコンに比
べて成膜速度が極めて遅く、たとえばアモルファスシリ
コンの２倍程度を要し、工程が長時間化してしまうとい
う問題もある。
ッチングは気相反応であるので、被エッチング物の元素
が同じであればエッチングレートは結晶構造には大きく
影響されず、したがって、ドライエッチングを使用する
ことは出来ないという問題がある。また、オーミックコ
ンタクト層６，７に前記微結晶シリコンを用いる必要が
あり、この微結晶シリコンはアモルファスシリコンに比
べて成膜速度が極めて遅く、たとえばアモルファスシリ
コンの２倍程度を要し、工程が長時間化してしまうとい
う問題もある。
【００１４】本発明の目的は、チャネル保護膜を形成し
なくても、成膜材料およびエッチング法に拘わらず、チ
ャネル分離時におけるエッチング深さを正確に制御する
ことができる薄膜トランジスタおよびその製造方法を提
供することである。
なくても、成膜材料およびエッチング法に拘わらず、チ
ャネル分離時におけるエッチング深さを正確に制御する
ことができる薄膜トランジスタおよびその製造方法を提
供することである。
【００１５】
【課題を解決するための手段】請求項１の発明に係る薄
膜トランジスタは、電気絶縁性基板上に、帯状のゲート
電極と、前記ゲート電極を覆うゲート絶縁膜と、半導体
層と、半導体層上に部分的に形成される複数の導電性の
コンタクト層と、前記コンタクト層の一方に接続される
ソース電極および前記コンタクト層の他方に接続される
ドレイン電極とがこの順で積層配置される薄膜トランジ
スタにおいて、前記半導体層のゲート絶縁膜とは反対側
の表面で、かつ前記ソース電極とドレイン電極との間の
チャネル分離領域に、酸化膜を形成することを特徴とす
る。
膜トランジスタは、電気絶縁性基板上に、帯状のゲート
電極と、前記ゲート電極を覆うゲート絶縁膜と、半導体
層と、半導体層上に部分的に形成される複数の導電性の
コンタクト層と、前記コンタクト層の一方に接続される
ソース電極および前記コンタクト層の他方に接続される
ドレイン電極とがこの順で積層配置される薄膜トランジ
スタにおいて、前記半導体層のゲート絶縁膜とは反対側
の表面で、かつ前記ソース電極とドレイン電極との間の
チャネル分離領域に、酸化膜を形成することを特徴とす
る。
【００１６】請求項２の発明に係る薄膜トランジスタで
は、前記チャネル分離領域は、半導体層上へゲート電極
を投影した形状に形成されることを特徴とする。
は、前記チャネル分離領域は、半導体層上へゲート電極
を投影した形状に形成されることを特徴とする。
【００１７】請求項３の発明に係る薄膜トランジスタの
製造方法は、電気絶縁性基板上に、帯状のゲート電極
と、前記ゲート電極を覆うゲート絶縁膜と、半導体層
と、半導体層上に部分的に形成される複数の導電性のコ
ンタクト層と、前記コンタクト層の一方に接続されるソ
ース電極および前記コンタクト層の他方に接続されるド
レイン電極とをこの順で積層形成する薄膜トランジスタ
の製造方法において、前記半導体層およびコンタクト層
は、まず、半導体層を積層した後、前記ソース電極とド
レイン電極との間のチャネル分離領域のみが露出するよ
うにマスキングして酸化し、次に、コンタクト層を積層
し、前記ソース電極およびドレイン電極に対応した領域
のみをマスキングして、該コンタクト層と前記半導体層
とを併せてエッチングすることによって形成されること
を特徴とする。
製造方法は、電気絶縁性基板上に、帯状のゲート電極
と、前記ゲート電極を覆うゲート絶縁膜と、半導体層
と、半導体層上に部分的に形成される複数の導電性のコ
ンタクト層と、前記コンタクト層の一方に接続されるソ
ース電極および前記コンタクト層の他方に接続されるド
レイン電極とをこの順で積層形成する薄膜トランジスタ
の製造方法において、前記半導体層およびコンタクト層
は、まず、半導体層を積層した後、前記ソース電極とド
レイン電極との間のチャネル分離領域のみが露出するよ
うにマスキングして酸化し、次に、コンタクト層を積層
し、前記ソース電極およびドレイン電極に対応した領域
のみをマスキングして、該コンタクト層と前記半導体層
とを併せてエッチングすることによって形成されること
を特徴とする。
【００１８】請求項４の発明に係る薄膜トランジスタの
製造方法では、前記半導体層のマスキングは、半導体層
上にネガティブレジストを塗布した後、電気絶縁性基板
の裏面から露光を行い、ゲート電極によって遮光された
部分のみ除去することによって形成されることを特徴と
する。
製造方法では、前記半導体層のマスキングは、半導体層
上にネガティブレジストを塗布した後、電気絶縁性基板
の裏面から露光を行い、ゲート電極によって遮光された
部分のみ除去することによって形成されることを特徴と
する。
【００１９】
【作用】請求項１の発明に従えば、電気絶縁性基板上
に、帯状のゲート電極と、前記ゲート電極の一表面を覆
うゲート絶縁膜と、前記ゲート絶縁膜上に形成される半
導体層と、半導体層上に部分的に形成される導電性のコ
ンタクト層と、前記コンタクト層の一方に接続されるソ
ース電極および他方に接続されるドレイン電極とが、こ
の順に積層配置されて構成される薄膜トランジスタにお
いて、半導体層のゲート絶縁膜とは反対側の表面上で、
かつソース電極とドレイン電極との間のチャネル分離領
域に酸化膜を形成する。
に、帯状のゲート電極と、前記ゲート電極の一表面を覆
うゲート絶縁膜と、前記ゲート絶縁膜上に形成される半
導体層と、半導体層上に部分的に形成される導電性のコ
ンタクト層と、前記コンタクト層の一方に接続されるソ
ース電極および他方に接続されるドレイン電極とが、こ
の順に積層配置されて構成される薄膜トランジスタにお
いて、半導体層のゲート絶縁膜とは反対側の表面上で、
かつソース電極とドレイン電極との間のチャネル分離領
域に酸化膜を形成する。
【００２０】したがって、酸化膜の形成された半導体層
上に形成されたコンタクト層と、該半導体層とを単一の
素子毎に分離するチャネル形成と、前記コンタクト層を
ソース電極およびドレイン電極にそれぞれ対応してエッ
チングするチャネル分離とを同一の工程で行っても、半
導体層のチャネル分離領域は、表面に形成された酸化膜
によって、残余のエッチングされるべき部分とはエッチ
ングの進行速度が遅く、したがって残余のエッチングさ
れるべき部分のエッチングを終了しても、このチャネル
分離領域のエッチングが不所望に進行してしまうことは
ない。こうして、小型化が可能であり、かつ良好な開口
率を得ることが出来るチャネル保護膜を有していない構
成であっても、成膜材料およびエッチング法に拘わら
ず、チャネル分離領域のエッチング深さを正確に制御す
ることができる。これによって、歩留まりを向上するこ
とができるとともに、半導体層を必要以上に厚くするこ
となく、光によるＴＦＴ特性への影響を最小限に抑える
ことができる。
上に形成されたコンタクト層と、該半導体層とを単一の
素子毎に分離するチャネル形成と、前記コンタクト層を
ソース電極およびドレイン電極にそれぞれ対応してエッ
チングするチャネル分離とを同一の工程で行っても、半
導体層のチャネル分離領域は、表面に形成された酸化膜
によって、残余のエッチングされるべき部分とはエッチ
ングの進行速度が遅く、したがって残余のエッチングさ
れるべき部分のエッチングを終了しても、このチャネル
分離領域のエッチングが不所望に進行してしまうことは
ない。こうして、小型化が可能であり、かつ良好な開口
率を得ることが出来るチャネル保護膜を有していない構
成であっても、成膜材料およびエッチング法に拘わら
ず、チャネル分離領域のエッチング深さを正確に制御す
ることができる。これによって、歩留まりを向上するこ
とができるとともに、半導体層を必要以上に厚くするこ
となく、光によるＴＦＴ特性への影響を最小限に抑える
ことができる。
【００２１】また好ましくは請求項２の発明に従えば、
前記チャネル分離領域を半導体層上へゲート電極を投影
した形状に形成する。したがって、半導体層上へ塗布し
たレジスト層を電気絶縁性基板の裏面から露光して、ゲ
ート電極によって遮蔽された部分とそうでない部分とで
前記レジスト層にパターニングを行い、前記チャネル分
離領域のマスキングを可能とする。こうして、専用のマ
スクを用いることなく、正確なマスキングを行うことが
出来る。
前記チャネル分離領域を半導体層上へゲート電極を投影
した形状に形成する。したがって、半導体層上へ塗布し
たレジスト層を電気絶縁性基板の裏面から露光して、ゲ
ート電極によって遮蔽された部分とそうでない部分とで
前記レジスト層にパターニングを行い、前記チャネル分
離領域のマスキングを可能とする。こうして、専用のマ
スクを用いることなく、正確なマスキングを行うことが
出来る。
【００２２】さらにまた請求項３の発明に従えば、電気
絶縁性基板上に、帯状のゲート電極と、前記ゲート電極
の一表面を覆うゲート絶縁膜と、前記ゲート絶縁膜上に
形成される半導体層と、半導体層上に部分的に形成され
る導電性のコンタクト層と、前記コンタクト層の一方に
接続されるソース電極および他方に接続されるドレイン
電極とが、この順に積層配置されて構成される薄膜トラ
ンジスタの製造方法において、半導体層およびコンタク
ト層を形成するにあたって、まず半導体層をプラズマＣ
ＶＤ法等によって積層した後、ソース電極とドレイン電
極との間のチャネル分離領域のみが露出するようにマス
キングして該領域を酸化し、マスキングを除去した後、
コンタクト層を積層して、前記ソース電極およびドレイ
ン電極に対応した領域のみをマスキングして、コンタク
ト層と半導体層とを併せてエッチングする。
絶縁性基板上に、帯状のゲート電極と、前記ゲート電極
の一表面を覆うゲート絶縁膜と、前記ゲート絶縁膜上に
形成される半導体層と、半導体層上に部分的に形成され
る導電性のコンタクト層と、前記コンタクト層の一方に
接続されるソース電極および他方に接続されるドレイン
電極とが、この順に積層配置されて構成される薄膜トラ
ンジスタの製造方法において、半導体層およびコンタク
ト層を形成するにあたって、まず半導体層をプラズマＣ
ＶＤ法等によって積層した後、ソース電極とドレイン電
極との間のチャネル分離領域のみが露出するようにマス
キングして該領域を酸化し、マスキングを除去した後、
コンタクト層を積層して、前記ソース電極およびドレイ
ン電極に対応した領域のみをマスキングして、コンタク
ト層と半導体層とを併せてエッチングする。
【００２３】したがって、基板上で複数の各薄膜トラン
ジスタ素子に分離するチャネル形成と、ソース電極とド
レイン電極との間を分離するチャネル分離とを同一工程
で行うことができるとともに、半導体層およびコンタク
ト層の成膜材料およびエッチング法に拘わらず、チャネ
ル保護膜を形成しなくても、前記チャネル分離領域のエ
ッチング深さを正確に制御することができる。これによ
って、歩留まりを向上することができるとともに、半導
体層を必要以上に厚くすることなく、光によるＴＦＴ特
性への影響を最小限に抑えることができる。
ジスタ素子に分離するチャネル形成と、ソース電極とド
レイン電極との間を分離するチャネル分離とを同一工程
で行うことができるとともに、半導体層およびコンタク
ト層の成膜材料およびエッチング法に拘わらず、チャネ
ル保護膜を形成しなくても、前記チャネル分離領域のエ
ッチング深さを正確に制御することができる。これによ
って、歩留まりを向上することができるとともに、半導
体層を必要以上に厚くすることなく、光によるＴＦＴ特
性への影響を最小限に抑えることができる。
【００２４】また好ましくは請求項４の発明に従えば、
前記半導体層のマスキングを、該半導体層上にネガティ
ブレジストを塗布した後、電気絶縁性基板の裏面から露
光を行って、ゲート電極によって遮光された部分のみを
除去することによって実現する、いわゆるセルフアライ
メントによって形成する。これによって、専用のマスク
を用いることなく、高精度なマスキングを行うことが出
来る。
前記半導体層のマスキングを、該半導体層上にネガティ
ブレジストを塗布した後、電気絶縁性基板の裏面から露
光を行って、ゲート電極によって遮光された部分のみを
除去することによって実現する、いわゆるセルフアライ
メントによって形成する。これによって、専用のマスク
を用いることなく、高精度なマスキングを行うことが出
来る。
【００２５】
【実施例】本発明の一実施例について、図１〜図３に基
づいて説明すれば以下の通りである。
づいて説明すれば以下の通りである。
【００２６】図１は、アクティブマトリクス型の液晶表
示装置に用いられる本発明の一実施例の薄膜トランジス
タ３１の構造を示す断面図である。この薄膜トランジス
タ３１は、基板３２上に、ゲート電極３３と、ゲート絶
縁膜３４と、半導体層３５と、オーミックコンタクト層
３６，３７と、ソース電極３８およびドレイン電極３９
と、保護層４０とが、この順で積層形成されて構成され
る、いわゆる逆スタガー型の薄膜トランジスタである。
また、半導体層３５のオーミックコンタクト層３６，３
７側の表面において、ソース電極３８とドレイン電極３
９とにそれぞれ対応して該オーミックコンタクト層３６
と３７とを分離するチャネル４１部分に、酸化膜４２が
形成されたことを特徴としている。
示装置に用いられる本発明の一実施例の薄膜トランジス
タ３１の構造を示す断面図である。この薄膜トランジス
タ３１は、基板３２上に、ゲート電極３３と、ゲート絶
縁膜３４と、半導体層３５と、オーミックコンタクト層
３６，３７と、ソース電極３８およびドレイン電極３９
と、保護層４０とが、この順で積層形成されて構成され
る、いわゆる逆スタガー型の薄膜トランジスタである。
また、半導体層３５のオーミックコンタクト層３６，３
７側の表面において、ソース電極３８とドレイン電極３
９とにそれぞれ対応して該オーミックコンタクト層３６
と３７とを分離するチャネル４１部分に、酸化膜４２が
形成されたことを特徴としている。
【００２７】以下に図２および図３を参照して、この薄
膜トランジスタ３１の製造工程を詳述する。たとえばガ
ラス基板、またはガラス基板表面にＴａ2 Ｏ5 やＳｉＯ
2 等の絶縁膜がベースコートされた電気絶縁性の基板３
２上に、ステップＳ１で示されるように、Ａｌ、Ｍｏ、
Ｔａ等をスパッタリング法によって積層し、パターニン
グすることによってゲート電極３３を形成する。
膜トランジスタ３１の製造工程を詳述する。たとえばガ
ラス基板、またはガラス基板表面にＴａ2 Ｏ5 やＳｉＯ
2 等の絶縁膜がベースコートされた電気絶縁性の基板３
２上に、ステップＳ１で示されるように、Ａｌ、Ｍｏ、
Ｔａ等をスパッタリング法によって積層し、パターニン
グすることによってゲート電極３３を形成する。
【００２８】次にステップＳ２で示されるように、前記
ゲート電極３３上に、プラズマＣＶＤ法によってＳｉＮ
ｘ膜を３０００Åだけ積層し、ゲート絶縁膜３４を形成
する。なお、絶縁性を高めるために、前記ゲート電極３
３を陽極酸化して第１のゲート絶縁膜とし、プラズマＣ
ＶＤ法によって形成した絶縁膜３４を第２の絶縁膜とし
てもよい。
ゲート電極３３上に、プラズマＣＶＤ法によってＳｉＮ
ｘ膜を３０００Åだけ積層し、ゲート絶縁膜３４を形成
する。なお、絶縁性を高めるために、前記ゲート電極３
３を陽極酸化して第１のゲート絶縁膜とし、プラズマＣ
ＶＤ法によって形成した絶縁膜３４を第２の絶縁膜とし
てもよい。
【００２９】続いてステップＳ３で、真性アモルファス
シリコンから成る半導体層３５、およびリンを添加した
ｎ＋型アモルファスシリコンまたはｎ＋型微結晶シリコ
ンから成るオーミックコンタクト層３６，３７を形成す
る。
シリコンから成る半導体層３５、およびリンを添加した
ｎ＋型アモルファスシリコンまたはｎ＋型微結晶シリコ
ンから成るオーミックコンタクト層３６，３７を形成す
る。
【００３０】具体的には、まずステップＳ３１で示され
るように、半導体層３５を前記ゲート絶縁膜３４に連続
してプラズマＣＶＤ法によって４００Åだけ積層する。
次に、図２（ａ）およびステップＳ３２で示されるよう
に、ホトレジスト４３を積層する。前記ホトレジスト
は、露光された部分が残存し、露光されなかった部分が
除去可能となる、いわゆるネガティブレジストである。
続いてステップＳ３３で示されるように、基板３２の裏
面側、すなわちゲート電極３３とは反対側から露光が行
われる。これによって前記ホトレジスト４３のうち、ゲ
ート電極３３に遮光された部分のみが除去可能となり、
残余の部分が残存する。こうして半導体層３５の前記ゲ
ート電極３３に対応した領域、すなわちチャネル４１部
分が露出するようにパターニングされてマスキングが完
了すると、ステップＳ３４に示されるようにＯ2 プラズ
マによって半導体層３５の前記チャネル４１部分に酸化
膜４２を形成する。なお本実施例では、この酸化膜４２
の形成には、上述のようなＯ2 プラズマを用いるプラズ
マ酸化が用いられたけれども、本発明の他の実施例とし
て、酸化剤を用いるウェット法が用いられてもよい。
るように、半導体層３５を前記ゲート絶縁膜３４に連続
してプラズマＣＶＤ法によって４００Åだけ積層する。
次に、図２（ａ）およびステップＳ３２で示されるよう
に、ホトレジスト４３を積層する。前記ホトレジスト
は、露光された部分が残存し、露光されなかった部分が
除去可能となる、いわゆるネガティブレジストである。
続いてステップＳ３３で示されるように、基板３２の裏
面側、すなわちゲート電極３３とは反対側から露光が行
われる。これによって前記ホトレジスト４３のうち、ゲ
ート電極３３に遮光された部分のみが除去可能となり、
残余の部分が残存する。こうして半導体層３５の前記ゲ
ート電極３３に対応した領域、すなわちチャネル４１部
分が露出するようにパターニングされてマスキングが完
了すると、ステップＳ３４に示されるようにＯ2 プラズ
マによって半導体層３５の前記チャネル４１部分に酸化
膜４２を形成する。なお本実施例では、この酸化膜４２
の形成には、上述のようなＯ2 プラズマを用いるプラズ
マ酸化が用いられたけれども、本発明の他の実施例とし
て、酸化剤を用いるウェット法が用いられてもよい。
【００３１】その後、ステップＳ３５でホトレジスト４
３によるマスキングが除去された後、図２（ｂ）および
ステップＳ３６で示されるように、オーミックコンタク
ト層３６，３７がプラズマＣＶＤ法によって５００Åだ
け積層される。続いてステップＳ３７でホトレジスト４
４が積層され、ステップＳ３８でパターニングされてオ
ーミックコンタクト層３６，３７の電極３８，３９に対
応した島状のマスキングが終了すると、図２（ｃ）およ
びステップＳ３９で示されるように、ドライエッチング
法によって半導体層３５およびオーミックコンタクト層
３６，３７のパターニングが併せて行われる。この時、
オーミックコンタクト層３６，３７および半導体層３５
の外周部分が併せてエッチングされて、各素子に分離す
るチャネル形成が行われるとともに、オーミックコンタ
クト層３６，３７間にチャネル４１を形成するチャネル
分離も併せて行われる。
３によるマスキングが除去された後、図２（ｂ）および
ステップＳ３６で示されるように、オーミックコンタク
ト層３６，３７がプラズマＣＶＤ法によって５００Åだ
け積層される。続いてステップＳ３７でホトレジスト４
４が積層され、ステップＳ３８でパターニングされてオ
ーミックコンタクト層３６，３７の電極３８，３９に対
応した島状のマスキングが終了すると、図２（ｃ）およ
びステップＳ３９で示されるように、ドライエッチング
法によって半導体層３５およびオーミックコンタクト層
３６，３７のパターニングが併せて行われる。この時、
オーミックコンタクト層３６，３７および半導体層３５
の外周部分が併せてエッチングされて、各素子に分離す
るチャネル形成が行われるとともに、オーミックコンタ
クト層３６，３７間にチャネル４１を形成するチャネル
分離も併せて行われる。
【００３２】しかしながらこのとき、半導体層３５の前
記チャネル４１に臨む表面には酸化膜４２が形成されて
いるので、半導体層３５内へのエッチングの進行は阻止
される。なお、前記ドライエッチングは、本実施例で
は、たとえばＨＣｌ＋ＳＦ６混合ガスを用いて行われる
けれども、本発明の他の実施例として、Ｓｉエッチング
液を用いたウェットエッチングでもエッチングは可能で
ある。前記ステップＳ３９でのエッチングが終了する
と、ステップＳ４０でホトレジスト４４が除去される。
記チャネル４１に臨む表面には酸化膜４２が形成されて
いるので、半導体層３５内へのエッチングの進行は阻止
される。なお、前記ドライエッチングは、本実施例で
は、たとえばＨＣｌ＋ＳＦ６混合ガスを用いて行われる
けれども、本発明の他の実施例として、Ｓｉエッチング
液を用いたウェットエッチングでもエッチングは可能で
ある。前記ステップＳ３９でのエッチングが終了する
と、ステップＳ４０でホトレジスト４４が除去される。
【００３３】その後、ステップＳ４で、スパッタリング
法によってＴａ、Ｔｉ、Ａｌ等を積層してパターニング
を行うことによって、ソース電極３８を形成する。さら
にステップＳ５で、スパッタリング法によって前記Ｔ
ａ、Ｔｉ、Ａｌ等を積層してパターニングを行うことに
よって、ドレイン電極３９を形成する。その後、ステッ
プＳ６で示されるように、ＳｉＮｘをプラズマＣＶＤ法
によって積層し、パターニングすることによって保護層
４０を形成して薄膜トランジスタ３１が完成する。
法によってＴａ、Ｔｉ、Ａｌ等を積層してパターニング
を行うことによって、ソース電極３８を形成する。さら
にステップＳ５で、スパッタリング法によって前記Ｔ
ａ、Ｔｉ、Ａｌ等を積層してパターニングを行うことに
よって、ドレイン電極３９を形成する。その後、ステッ
プＳ６で示されるように、ＳｉＮｘをプラズマＣＶＤ法
によって積層し、パターニングすることによって保護層
４０を形成して薄膜トランジスタ３１が完成する。
【００３４】このように本発明に従う薄膜トランジスタ
３１では、半導体層３５において、チャネル４１に臨む
表面に酸化膜４２を形成し、この酸化膜４２とオーミッ
クコンタクト層３６，３７とのエッチングレートの違い
を利用して、オーミックコンタクト層３６，３７のエッ
チング時における半導体層３５へのエッチングの進行を
阻止する。したがって、チャネル保護膜を形成しなくて
も、オーミックコンタクト層３６，３７の成膜材料およ
びエッチング法に拘わらず、半導体層３５の不所望な腐
食の恐れが少なくなるので、エッチングの制御が容易に
なるとともに、高い精度を得ることができる。これによ
って、歩留まりを向上することができるとともに、半導
体層３５を必要以上に厚くすることなく、光によるＴＦ
Ｔ特性ヘの影響を最小限に抑えることができる。
３１では、半導体層３５において、チャネル４１に臨む
表面に酸化膜４２を形成し、この酸化膜４２とオーミッ
クコンタクト層３６，３７とのエッチングレートの違い
を利用して、オーミックコンタクト層３６，３７のエッ
チング時における半導体層３５へのエッチングの進行を
阻止する。したがって、チャネル保護膜を形成しなくて
も、オーミックコンタクト層３６，３７の成膜材料およ
びエッチング法に拘わらず、半導体層３５の不所望な腐
食の恐れが少なくなるので、エッチングの制御が容易に
なるとともに、高い精度を得ることができる。これによ
って、歩留まりを向上することができるとともに、半導
体層３５を必要以上に厚くすることなく、光によるＴＦ
Ｔ特性ヘの影響を最小限に抑えることができる。
【００３５】また、前記酸化膜４２を形成するためのホ
トレジスト４３へ露光するためのマスクとしてゲート電
極３３を用いるので、専用にマスクを用いることなく、
高い位置決め精度を得ることができる。
トレジスト４３へ露光するためのマスクとしてゲート電
極３３を用いるので、専用にマスクを用いることなく、
高い位置決め精度を得ることができる。
【００３６】さらにまた、チャネル保護膜を形成しない
ので、該薄膜トランジスタ３１を小型化することができ
るとともに、液晶表示装置に用いた場合には開口率を増
大することができる。また、前記オーミックコンタクト
層３６，３７間をエッチングしてチャネル４１を形成す
るチャネル分離とともに、半導体層３５およびオーミッ
クコンタクト層３６，３７の外周をエッチングして単一
の素子に分離するチャネル形成を同一工程で行うことが
可能となる。
ので、該薄膜トランジスタ３１を小型化することができ
るとともに、液晶表示装置に用いた場合には開口率を増
大することができる。また、前記オーミックコンタクト
層３６，３７間をエッチングしてチャネル４１を形成す
るチャネル分離とともに、半導体層３５およびオーミッ
クコンタクト層３６，３７の外周をエッチングして単一
の素子に分離するチャネル形成を同一工程で行うことが
可能となる。
【００３７】なお、本発明は従来技術で述べたような、
チャネル形成とチャネル分離とを個別の工程で行う構成
に関しても好適に実施することできる。
チャネル形成とチャネル分離とを個別の工程で行う構成
に関しても好適に実施することできる。
【００３８】
【発明の効果】請求項１の発明に係る薄膜トランジスタ
は、以上のように、半導体層のゲート絶縁膜とは反対側
の表面上で、かつソース電極とドレイン電極との間のチ
ャネル分離領域に酸化膜を形成する。
は、以上のように、半導体層のゲート絶縁膜とは反対側
の表面上で、かつソース電極とドレイン電極との間のチ
ャネル分離領域に酸化膜を形成する。
【００３９】それゆえ、半導体層およびコンタクト層を
単一の素子毎に分離するチャネル形成と、コンタクト層
をソース電極およびドレイン電極にそれぞれ対応して分
離するャネル分離とを同一の工程で行っても、半導体層
のチャネル分離領域におけるエッチングの進行は前記酸
化膜によって阻止される。したがって、小型化が可能で
あり、かつ高い開口率を得ることができるチャネル保護
膜を有していない薄膜トランジスタであっても、成膜材
料およびエッチング法に拘わらず、チャネル分離領域の
エッチング深さを正確に制御することができ、歩留まり
の向上とともに半導体層を薄くして光学特性を向上する
ことができる。
単一の素子毎に分離するチャネル形成と、コンタクト層
をソース電極およびドレイン電極にそれぞれ対応して分
離するャネル分離とを同一の工程で行っても、半導体層
のチャネル分離領域におけるエッチングの進行は前記酸
化膜によって阻止される。したがって、小型化が可能で
あり、かつ高い開口率を得ることができるチャネル保護
膜を有していない薄膜トランジスタであっても、成膜材
料およびエッチング法に拘わらず、チャネル分離領域の
エッチング深さを正確に制御することができ、歩留まり
の向上とともに半導体層を薄くして光学特性を向上する
ことができる。
【００４０】また、請求項２の発明に係る薄膜トランジ
スタは、以上のように、前記酸化膜を形成するためのレ
ジスト層を、電気絶縁性基板の裏面から露光を行うこと
によって、ゲート電極によって遮蔽された部分とそうで
ない部分とでパターニングを行う。それゆえ、専用のマ
スクを用いることなく、いわゆるセルフアライメントに
よって正確なマスキングを行うことができる。
スタは、以上のように、前記酸化膜を形成するためのレ
ジスト層を、電気絶縁性基板の裏面から露光を行うこと
によって、ゲート電極によって遮蔽された部分とそうで
ない部分とでパターニングを行う。それゆえ、専用のマ
スクを用いることなく、いわゆるセルフアライメントに
よって正確なマスキングを行うことができる。
【００４１】さらにまた、請求項３の発明に係る薄膜ト
ランジスタの製造方法は、以上のように、半導体層およ
びコンタクト層の形成には、まず半導体層を積層した
後、ソース電極とドレイン電極との間のチャネル分離領
域のみを露出するようにマスキングして酸化し、次にコ
ンタクト層を積層した後、ソース電極およびドレイン電
極に対応した領域のみをマスキングして、コンタクト層
と半導体層とを併せてエッチングする。
ランジスタの製造方法は、以上のように、半導体層およ
びコンタクト層の形成には、まず半導体層を積層した
後、ソース電極とドレイン電極との間のチャネル分離領
域のみを露出するようにマスキングして酸化し、次にコ
ンタクト層を積層した後、ソース電極およびドレイン電
極に対応した領域のみをマスキングして、コンタクト層
と半導体層とを併せてエッチングする。
【００４２】それゆえ、半導体層のチャネル分離領域は
半導体層およびコンタクト層のエッチングされるべき部
分よりも前記酸化膜によってエッチングの進行速度が遅
く、したがってこのチャネル分離領域のエッチングが不
所望に進行してしてしまうことはない。こうして、チャ
ネル保護膜を有していない薄膜トランジスタであって
も、成膜材料およびエッチング法に拘わらず、チャネル
分離領域のエッチング深さを正確に制御して作成するこ
とができる。これによって、歩留まりを向上することが
できるとともに、半導体層を必要以上に厚くすることな
く、光によるＴＦＴ特性への影響を最小限に抑えること
ができる。
半導体層およびコンタクト層のエッチングされるべき部
分よりも前記酸化膜によってエッチングの進行速度が遅
く、したがってこのチャネル分離領域のエッチングが不
所望に進行してしてしまうことはない。こうして、チャ
ネル保護膜を有していない薄膜トランジスタであって
も、成膜材料およびエッチング法に拘わらず、チャネル
分離領域のエッチング深さを正確に制御して作成するこ
とができる。これによって、歩留まりを向上することが
できるとともに、半導体層を必要以上に厚くすることな
く、光によるＴＦＴ特性への影響を最小限に抑えること
ができる。
【００４３】また、請求項４の発明に係る薄膜トランジ
スタの製造方法は、以上のように、前記酸化膜を形成す
るための半導体層のマスキングを、半導体層上に塗布し
たレジストを電気絶縁性基板の裏面から露光を行って、
ゲート電極によって遮光された部分のみを除去すること
によって実現する。それゆえ、セルフアライメントによ
って、専用マスクを用いることなく、正確なマスキング
を行うことができる。
スタの製造方法は、以上のように、前記酸化膜を形成す
るための半導体層のマスキングを、半導体層上に塗布し
たレジストを電気絶縁性基板の裏面から露光を行って、
ゲート電極によって遮光された部分のみを除去すること
によって実現する。それゆえ、セルフアライメントによ
って、専用マスクを用いることなく、正確なマスキング
を行うことができる。
【図１】本発明の一実施例の薄膜トランジスタの構造を
示す断面図である。
示す断面図である。
【図２】図１で示される薄膜トランジスタの製造工程を
説明するための断面図である。
説明するための断面図である。
【図３】図１で示される薄膜トランジスタの製造工程を
説明するための工程図である。
説明するための工程図である。
【図４】典型的な従来技術の薄膜トランジスタの構造を
示す断面図である。
示す断面図である。
【図５】他の従来技術の薄膜トランジスタの構造を示す
断面図である。
断面図である。
【図６】図５で示される薄膜トランジスタの製造工程を
説明するための断面図である。
説明するための断面図である。
【図７】前記図５で示す薄膜トランジスタの製造工程を
説明するための工程図である。
説明するための工程図である。
３１ 薄膜トランジスタ ３２ 基板 ３３ ゲート電極 ３４ ゲート絶縁膜 ３５ 半導体層 ３６ オーミックコンタクト層（コンタクト層） ３７ オーミックコンタクト層（コンタクト層） ３８ ソース電極 ３９ ドレイン電極 ４０ 保護層 ４１ チャネル（チャネル分離領域） ４２ 酸化膜 ４３ ホトレジスト ４４ ホトレジスト
Claims (4)
- 【請求項１】電気絶縁性基板上に、帯状のゲート電極
と、前記ゲート電極を覆うゲート絶縁膜と、半導体層
と、半導体層上に部分的に形成される複数の導電性のコ
ンタクト層と、前記コンタクト層の一方に接続されるソ
ース電極および前記コンタクト層の他方に接続されるド
レイン電極とがこの順で積層配置される薄膜トランジス
タにおいて、 前記半導体層のゲート絶縁膜とは反対側の表面で、かつ
前記ソース電極とドレイン電極との間のチャネル分離領
域に、酸化膜を形成することを特徴とする薄膜トランジ
スタ。 - 【請求項２】前記チャネル分離領域は、半導体層上へゲ
ート電極を投影した形状に形成されることを特徴とする
請求項１記載の薄膜トランジスタ。 - 【請求項３】電気絶縁性基板上に、帯状のゲート電極
と、前記ゲート電極を覆うゲート絶縁膜と、半導体層
と、半導体層上に部分的に形成される複数の導電性のコ
ンタクト層と、前記コンタクト層の一方に接続されるソ
ース電極および前記コンタクト層の他方に接続されるド
レイン電極とをこの順で積層形成する薄膜トランジスタ
の製造方法において、 前記半導体層およびコンタクト層は、 まず、半導体層を積層した後、前記ソース電極とドレイ
ン電極との間のチャネル分離領域のみが露出するように
マスキングして酸化し、 次に、コンタクト層を積層し、前記ソース電極およびド
レイン電極に対応した領域のみをマスキングして、該コ
ンタクト層と前記半導体層とを併せてエッチングするこ
とによって形成されることを特徴とする薄膜トランジス
タの製造方法。 - 【請求項４】前記半導体層のマスキングは、半導体層上
にネガティブレジストを塗布した後、電気絶縁性基板の
裏面から露光を行い、ゲート電極によって遮光された部
分のみ除去することによって形成されることを特徴とす
る請求項３記載の薄膜トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31708694A JPH08172202A (ja) | 1994-12-20 | 1994-12-20 | 薄膜トランジスタおよびその製造方法 |
| US08/570,013 US5962896A (en) | 1994-12-20 | 1995-12-14 | Thin film transistor including oxidized film by oxidation of the surface of a channel area semiconductor |
| KR1019950072315A KR100231936B1 (ko) | 1994-12-20 | 1995-12-20 | 박막트랜지스터 및 그의 제조방법 |
| KR1019950072315A KR960026984A (ko) | 1994-12-20 | 1995-12-20 | 박막트랜지스터 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31708694A JPH08172202A (ja) | 1994-12-20 | 1994-12-20 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172202A true JPH08172202A (ja) | 1996-07-02 |
Family
ID=18084277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31708694A Pending JPH08172202A (ja) | 1994-12-20 | 1994-12-20 | 薄膜トランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JPH08172202A (ja) |
| KR (2) | KR960026984A (ja) |
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| US7758760B2 (en) | 2006-01-27 | 2010-07-20 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and method of manufacturing the same |
| US7847295B2 (en) | 2007-03-15 | 2010-12-07 | Mitsubishi Electric Corporation | Thin film transistor, display device using thereof and method of manufacturing the thin film transistor and the display device |
| CN113380896A (zh) * | 2021-05-20 | 2021-09-10 | 惠科股份有限公司 | 薄膜晶体管的制备方法、薄膜晶体管及显示面板 |
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| JP3943245B2 (ja) * | 1997-09-20 | 2007-07-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| US6713329B1 (en) | 1999-05-10 | 2004-03-30 | The Trustees Of Princeton University | Inverter made of complementary p and n channel transistors using a single directly-deposited microcrystalline silicon film |
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- 1994-12-20 JP JP31708694A patent/JPH08172202A/ja active Pending
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1995
- 1995-12-14 US US08/570,013 patent/US5962896A/en not_active Expired - Lifetime
- 1995-12-20 KR KR1019950072315A patent/KR960026984A/ko not_active IP Right Cessation
- 1995-12-20 KR KR1019950072315A patent/KR100231936B1/ko active
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| US5962896A (en) | 1999-10-05 |
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