CN113838801A - 半导体基板的制造方法和半导体基板 - Google Patents

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Abstract

一种半导体基板的制造方法和半导体基板。所述制造方法包括当所述衬底基板在第一温度时，在衬底基板上的一界面处形成所述第一半导体层，其中，所述第一半导体层的材料为第一氧化物半导体材料；在所述第一半导体层上直接形成所述第二半导体层，其中，第二半导体层的材料为第二氧化物半导体材料；所述第一半导体层、所述第二半导体层分别被图案化为种子层、第一沟道层，第一沟道层和所述种子层均为结晶相层，其中，第一氧化物半导体材料和第二氧化物半导体材料均能够在第二温度下形成为结晶相，第二温度小于等于40℃，第一温度大于等于100℃。

Description

半导体基板的制造方法和半导体基板
技术领域
本公开实施例涉及一种半导体基板的制造方法和半导体基板。
背景技术
非晶态半导体材料广泛地应用于显示技术驱动器件中。例如，非晶硅薄膜晶体管因其工艺简单、器件均一性好以及较低的温度制程等特性,在显示半导体基板背板中占据主导地位。非晶态氧化铟镓锌(a-IGZO)和非晶态氧化铟锌(a-IZO)等非晶氧化物半导体作为沟道的氧化物半导体薄膜晶体管因其沟道具有较高迁移率,良好的大面积均一性和可见光稳定性等优点，可望替代非晶硅薄膜晶体管作为主流显示驱动器件。
发明内容
本公开的至少一些实施例提供一种半导体基板的制造方法，包括：提供衬底基板；在所述衬底基板上采用物理气相沉积工艺形成包括第一半导体层、第二半导体层和第三半导体层的半导体叠层，包括：当所述衬底基板在第一温度时，在所述衬底基板上的一界面处形成所述第一半导体层，其中，所述第一半导体层的材料为第一氧化物半导体材料；在所述第一半导体层上直接形成所述第二半导体层，其中，第二半导体层的材料为第二氧化物半导体材料；以及形成所述第三半导体层，其中，第三半导体层的材料为第三氧化物半导体材料；对所述半导体叠层执行构图工艺，使得所述第一半导体层、所述第二半导体层和所述第三半导体层分别被图案化为种子层、第一沟道层和第二沟道层，其中，所述种子层、所述第一沟道层和所述第二沟道层构成沟道叠层；在所述衬底基板上形成栅极和栅极绝缘层；以及在形成有所述沟道叠层的衬底基板上形成源极和漏极，所述源极和所述漏极极电连接到所述沟道叠层。所述第二沟道层位于所述栅极与所述第一沟道层之间，所述第一氧化物半导体材料不同于所述第三氧化物半导体材料，所述第一沟道层和所述种子层均为结晶相层。所述第一氧化物半导体材料和所述第二氧化物半导体材料均能够在第二温度下形成为结晶相，所述第二温度小于等于40℃，所述第一温度大于等于100℃。
在一些实施例中，所述栅极位于所述沟道叠层和所述衬底基板之间，所述界面为所述第三半导体层远离所述衬底基板的表面。
在一些实施例中，所述制造方法还包括：在所述衬底基板上形成绝缘层，其中，所述绝缘层位于所述第一半导体层和所述衬底基板之间，所述沟道叠层位于所述栅极和所述衬底基板之间，所述界面为所述绝缘层远离所述衬底基板的表面。
在一些实施例中，所述沟道叠层具有面对所述衬底基板的底表面和侧表面，所述底表面和所述侧表面均为平面，且所述底表面和所述侧表面之间的第一夹角为20°至70°。
在一些实施例中，所述沟道叠层具有面对所述衬底基板的底表面和侧表面，所述侧表面包括第一子侧表面和第二子侧表面，所述底表面、所述第一子侧表面和所述第二子侧表面均为平面，所述底表面和所述第一子侧表面之间的第二夹角为50°至80°，所述第二子侧表面与所述底表面之间的第三夹角为20°至70°，所述第二夹角不同于所述第三夹角。
在一些实施例中，所述第三半导体层为非晶相层。
在一些实施例中，所述第三半导体层的电子迁移率大于所述第一半导体层和所述第二半导体层的电子迁移率。
在一些实施例中，第二半导体层的厚度为所述第一半导体层的厚度的4至8倍。
在一些实施例中，所述第二沟道层的带隙Eg1、所述种子层的带隙Eg2和所述第一沟道层的带隙Eg3满足：Eg1＜Eg2≤Eg3；
所述第二沟道层的导带底能级Ec1、所述种子层的导带底能级Ec2和所述第一沟道层的导带底能级Ec3满足：│Ec1│＞│Ec2│≥│Ec3│；
所述第二沟道层的价带顶能级Ec1、所述种子层的价带顶能级Ec2和所述第一沟道层的价带顶能级Ec3满足：│Ev1│＜│Ev2│≤│Ev3│。
在一些实施例中，所述种子层的厚度为50埃到100埃。
在一些实施例中，所述第一温度大于120℃。
在一些实施例中，所述第一半导体层的所述第一氧化物半导体材料和所述第二半导体层的所述第二氧化物半导体材料相同，所述第二半导体层在所述第二温度下形成。
在一些实施例中，所述第一氧化物半导体材料和所述第二氧化物半导体材料的每一个包含In、Ga、Zn、Sn中的两种或更多种金属元素。
在一些实施例中，所述第一氧化物半导体材料和所述第二氧化物半导体材料的每一个为IGZO材料，其中，In的原子数与In、Ga和Zn的原子数总和的比值为7％-14％；Ga的原子数与In、Ga和Zn的原子数总和的比值为20％～40％；Zn的原子数与In、Ga和Zn的原子数总和的比值为50％～70％。
在一些实施例中，所述第一氧化物半导体材料和所述第二氧化物半导体材料的每一个为IGZO材料，其中，In的原子数与In、Ga和Zn的原子数总和的比值为35％-50％；Ga的原子数与In、Ga和Zn的原子数总和的比值为10％～40％；Zn的原子数与In、Ga和Zn的原子数总和的比值为20％～40％。
在一些实施例中，所述第三半导体层包括第一半导体子层和第二半导体子层，所述第一半导体子层在所述栅极与所述第二半导体子层之间，所述第一半导体子层为结晶相层，所述第二半导体子层为非晶相层，所述栅极位于所述沟道叠层和所述衬底基板之间，所述界面为所述第二半导体子层远离所述衬底基板的表面。
在一些实施例中，所述第三半导体层还包括第三半导体子层，所述第三半导体子层位于所述栅极与所述第一半导体子层之间，所述第三半导体层为结晶相层。
在一些实施例中，对于同一种蚀刻溶液，所述第三半导体层的蚀刻速率与所述第二半导体层的蚀刻速率之比在0.2至5的范围。
本公开的至少一些实施例提供一种半导体基板，包括：衬底基板；以及
在衬底基板上的薄膜晶体管，其中，所述薄膜晶体管包括栅极、栅极绝缘层、沟道叠层和电连接到所述沟道叠层的源漏极，所述沟道叠层包括：第一氧化物半导体材料的种子层、第二氧化物半导体材料的第一沟道层和第三氧化物半导体材料的第二沟道层。所述第二沟道层位于所述栅极与所述第一沟道层之间，所述第二氧化物半导体材料不同于所述第三氧化物半导体材料，所述第一沟道层和所述种子层均为结晶相层，所述第一氧化物半导体材料和所述第二氧化物半导体材料均为能够在第二温度下形成为结晶相的材料，所述第二温度小于等于40℃。半导体基板还包括在所述衬底基板上的一界面，所述第一沟道层的面对所述衬底基板的表面与所述界面之间的距离小于等于100埃，所述种子层位于所述界面和所述第一沟道层的面对所述衬底基板的所述表面之间。
在一些实施例中，所述栅极位于所述沟道叠层和所述衬底基板之间，所述界面为所述第二沟道层远离所述衬底基板的表面。
在一些实施例中，所述半导体基板还包括：在所述衬底基板上的绝缘层，其中，在所述绝缘层位于所述种子层和所述衬底基板之间，所述沟道叠层位于所述栅极和所述衬底基板之间，所述界面为所述绝缘层远离所述衬底基板的表面。
在一些实施例中，所述沟道叠层具有面对所述衬底基板的底表面和侧表面，所述底表面和所述侧表面均为平面，且所述底表面和所述侧表面之间的第一夹角为20°至70°。
在一些实施例中，所述沟道叠层具有面对所述衬底基板的底表面和侧表面，所述侧表面包括第一子侧表面和第二子侧表面，所述底表面、所述第一子侧表面和所述第二子侧表面均为平面，所述底表面和所述第一子侧表面之间的第二夹角为50°至80°，所述第二子侧表面与所述底表面之间的第三夹角为20°至70°，所述第二夹角不同于所述第三夹角。
在一些实施例中，所述第二沟道层为非晶相层。
在一些实施例中，所述第二沟道层的电子迁移率大于所述种子层和所述第一沟道层的电子迁移率。
在一些实施例中，所述第一沟道层的厚度为所述种子层的厚度的4至8倍。
在一些实施例中，所述第二沟道层的带隙Eg1、所述种子层的带隙Eg2和所述第一沟道层的带隙Eg3满足：Eg1＜Eg2≤Eg3；
所述第二沟道层的导带底能级Ec1、所述种子层的导带底能级Ec2和所述第一沟道层的导带底能级Ec3满足：│Ec1│＞│Ec2│≥│Ec3│；
所述第二沟道层的价带顶能级Ec1、所述种子层的价带顶能级Ec2和所述第一沟道层的价带顶能级Ec3满足：│Ev1│＜│Ev2│≤│Ev3│。
在一些实施例中，所述种子层的厚度为50埃到100埃。
在一些实施例中，所述第一氧化物半导体材料与所述第二氧化物半导体材料相同。
在一些实施例中，所述第一氧化物半导体材料和所述第二氧化物半导体材料的每一个包含In、Ga、Zn、Sn中的两种或更多种金属元素。
在一些实施例中，所述第一氧化物半导体材料为IGZO材料，其中，In的原子数与In、Ga和Zn的原子数总和的比值为7％-14％；Ga的原子数与In、Ga和Zn的原子数总和的比值为20％～40％；Zn的原子数与In、Ga和Zn的原子数总和的比值为50％～70％。
在一些实施例中，所述第一氧化物半导体材料为IGZO材料，其中，In的原子数与In、Ga和Zn的原子数总和的比值为35％-50％；Ga的原子数与In、Ga和Zn的原子数总和的比值为10％～40％；Zn的原子数与In、Ga和Zn的原子数总和的比值为20％～40％。
在一些实施例中，所述第二沟道层包括第一沟道子层和第二沟道子层，所述第一沟道子层在所述栅极与所述第二沟道子层之间，所述第一沟道子层为结晶相层，所述第二沟道子层为非晶相层，所述栅极位于所述沟道叠层和所述衬底基板之间，所述界面为所述第二沟道子层远离所述衬底基板的表面。
在一些实施例中，所述第二沟道层还包括第三沟道子层，所述第三沟道子层位于所述栅极与所述第一沟道子层之间，所述第三沟道层为结晶相层。
在一些实施例中，对于同一种蚀刻溶液，所述第二沟道层的蚀刻速率与所述第一沟道层的蚀刻速率之比在0.2至5的范围。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。
图1示出了根据本公开的至少一实施例的半导体基板的制造方法的流程图。
图2A至2H示出了根据本公开的一实施例的半导体基板的制造方法中各个步骤对应的基板结构示意图。
图3A至图3D为样本基板1至4的XRD分析结果的图。
图4A至图4D为本公开的实施例中半导体叠层中的各个半导体层以及对比半导体层的TEM图片和FFT转换的衍射图案。
图5A示出根据本公开的一实施例的半导体基板中的薄膜晶体管的扫描电镜照片；图5B示出根据本公开的一实施例的半导体基板中的薄膜晶体管的沟道叠层采用第一种蚀刻液形成时其上的光刻胶还未去除状态下的扫描电镜照片；图5C示出根据本公开的一实施例的半导体基板中的薄膜晶体管的沟道叠层采用第二种蚀刻液形成时其上的光刻胶还未去除状态下的扫描电镜照片；图5D示出本公开的实施例中的薄膜晶体管的I-V特性测试结果图。
图6A和6B分别示出了根据本公开的实施例的一个示例的形成有半导体叠层和沟道叠层的半导体基板的结构示意图；图6C和6D分别示出了根据本公开的实施例的另一个示例的形成有半导体叠层和沟道叠层的半导体基板的结构示意图。
图7A至7H示出了根据本公开的另一实施例的半导体基板的制造方法中各个步骤对应的基板结构示意图。
图8A示出相关技术中图形化过程中形成钻刻和底切的示意图；图8B示出相关技术中沟道叠层的扫描电镜照片；图8C为相关技术中叠层沟道存在钻刻和底切的薄膜晶体管的I-V特性测试结果图。
具体实施方式
下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。省略已知材料、组件和工艺技术的描述，从而不使本公开的示例实施例模糊。示例仅旨在有利于理解本公开示例实施例的实施，以及进一步使本领域技术人员能够实施示例实施例。因而，示例不应被理解为对本公开示例实施例的范围的限制。
除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。此外，本公开中，某一数值点以及某个数值范围的上限数值点和下限数值点均包括在该对应数值点的±5％的偏差范围内的全部数值点。
氧化物半导体薄膜晶体管中，可以在沟道层顶层添加一层具有阻挡刻蚀液侵蚀的氧化物作为刻蚀阻挡层，以减小源漏极刻蚀过程中刻蚀液对底层氧化物的侵蚀，从而减少背沟道缺陷，提高晶体管的稳定性及迁移率。例如，添加一层氧化物刻蚀阻挡层可以减少背沟道的刻蚀缺陷，提高器件稳定性。
受限于材料，现有的有源层材料在室温下不能结晶，必须得是高温环境才可以结晶(高温高氧可以微结晶)。本申请的发明人发现：特定元素比例的金属氧化物半导体材料可以在室温下形成结晶相层，室温形成的结晶相层会在生长界面处会存在错配区(即，缺陷层)。
在相关技术中，对于沟道层包括两个氧化物半导体层L1和L2的情况，如果在氧化半导体层L1上室温形成结晶相的氧化半导体层L2，氧化半导体层L2的材料为室温可结晶材料，在其界面处容易由于晶格失配而产生缺陷层Ls。该缺陷层Ls由于刻蚀速率较快，使得刻蚀液易沿着两个氧化半导体层之间的界面进行钻刻，从而在图形化过程中形成钻刻和底切(undercut)，参见图8A和图8B。如果钻刻和底切的形成会使得在后续源漏极刻蚀过程中刻蚀液对源漏极S/D与沟道叠层的搭接处进行刻蚀，造成源漏极断线等情况发生(参见图8A中的虚线处)，降低薄膜晶体管稳定性及良率。此外，对于在绝缘层上直接室温形成氧化物半导体层L2的情况，氧化半导体层L2的材料为室温可结晶材料，在绝缘层与氧化半导体层L2的界面处也容易由于晶格失配而产生缺陷层。该缺陷层由于刻蚀速率较快，使得刻蚀液易沿着该氧化半导体层与绝缘层之间的界面进行钻刻，从而在图形化过程中形成底切(undercut)。图7C中还示出了相关技术中叠层沟道存在钻刻和底切的薄膜晶体管的I-V特性测试结果图。从图8C可以看出，相关技术中的薄膜晶体管在截至状态下的I-V特性的波动比较明显，这是因为在蚀刻过程中在沟道叠层的侧面的钻刻和底切产生的不利影响。
本公开至少一实施例提供一种半导体基板的制造方法，包括：提供衬底基板；在所述衬底基板上采用物理气相沉积工艺形成包括第一半导体层、第二半导体层和第三半导体层的半导体叠层，包括：当所述衬底基板在第一温度时，在所述衬底基板上的一界面处形成所述第一半导体层，其中，所述第一半导体层的材料为第一氧化物半导体材料；在所述第一半导体层上直接形成所述第二半导体层，其中，第二半导体层的材料为第二氧化物半导体材料；以及形成所述第三半导体层，其中，第三半导体层的材料为第三氧化物半导体材料；对所述半导体叠层执行构图工艺，使得所述第一半导体层、所述第二半导体层和所述第三半导体层分别被图案化为种子层、第一沟道层和第二沟道层，其中，所述种子层、所述第一沟道层和所述第二沟道层构成沟道叠层；在所述衬底基板上形成栅极和栅极绝缘层；以及在形成有所述沟道叠层的衬底基板上形成源极和漏极，所述源极和所述漏极电连接到所述沟道叠层，其中，所述第二沟道层位于所述栅极与所述第一沟道层之间，所述第一氧化物半导体材料不同于所述第三氧化物半导体材料，所述第一沟道层和所述种子层均为结晶相层，其中，所述第一氧化物半导体材料和所述第二氧化物半导体材料均能够在第二温度下形成为结晶相，所述第二温度小于等于40℃，所述第一温度大于等于100℃。
本公开至少另一实施例提供一种半导体基板，包括：衬底基板；以及在衬底基板上的薄膜晶体管，其中，所述薄膜晶体管包括栅极、栅极绝缘层、沟道叠层和电连接到所述沟道叠层的源漏极，所述沟道叠层包括：第一氧化物半导体材料的种子层、第二氧化物半导体材料的第一沟道层和第三氧化物半导体材料的第二沟道层，其中，所述第二沟道层位于所述栅极与所述第一沟道层之间，所述第二氧化物半导体材料不同于所述第三氧化物半导体材料，所述第一沟道层和所述种子层均为结晶相层，所述第一氧化物半导体材料和所述第二氧化物半导体材料均为能够在第二温度下形成为结晶相的材料，所述第二温度小于等于40℃，其中，半导体基板还包括在所述衬底基板上的一界面，所述第一沟道层的面对所述衬底基板的表面与所述界面之间的距离小于等于100埃，所述种子层位于所述界面和所述第一沟道层的面对所述衬底基板的所述表面之间。这里，所述衬底基板上的所述界面并非特指衬底基板本身的表面，而是还可以指形成在衬底基板之上的两种不同材料层之间彼此接触的表面。不同材料层包括绝缘层和半导体层。
在本公开的上述实施例中，由于采用较高的第一温度在界面上以能够在较低的第二温度(例如室温或更低的温度)下形成结晶相的第一氧化物半导体材料形成第一半导体层，然后直接在该第一半导体层上形成结晶相的第二半导体层，从而消除了直接在该界面上室温形成第二半导体层的情况下存在的缺陷层或有效减小了该缺陷层的厚度，进而避免了在后续对于氧化物半导体叠层进行蚀刻过程中产生底切和钻刻等现象。
图1示出了根据本公开的至少一实施例的半导体基板的制造方法的流程图。
参见图1，本公开的至少一实施例的半导体基板的制造方法，包括如下步骤：
S110:提供衬底基板；
S120:在衬底基板上采用物理气相沉积工艺形成包括第一半导体层、第二半导体层和第三半导体层的半导体叠层；
S130:对半导体叠层执行构图工艺，使得第一半导体层、第二半导体层和第三半导体层分别被图案化为种子层、第一沟道层和第二沟道层，其中，所述种子层、所述第一沟道层和所述第二沟道层构成沟道叠层；
S140:在衬底基板上形成栅极和栅极绝缘层；
S150:在形成有沟道叠层的衬底基板上形成源极和漏极。
在本公开的至少一实施例的半导体基板的制造方法中，并不限制步骤S110至S150的执行顺序。根据要形成的结构不同(例如衬底基板上的薄膜晶体管是顶栅结构还是底栅结构)，步骤S110至S150的执行顺序可以被对应调整。此外，本公开的至少一实施例的半导体基板的制造方法还可包括形成其他层和对应的像素结构的步骤。下面将结合附图对于本公开的至少一实施例的半导体基板的制造方法做出具体描述。本公开的实施例并不限于所描述的具体示例。
图2A至2H示出了根据本公开的一实施例的半导体基板100的制造方法中各个步骤对应的基板结构示意图。
参见图2A，提供衬底基板110，并在衬底基板110上形成栅极170和栅极绝缘层160。衬底基板110可以是刚性基底或柔性基底。例如，基底110的材料可以是玻璃、聚酰亚胺、聚碳酸酯、聚乙烯、聚丙烯酸酯或聚对苯二甲酸乙二醇酯等。栅极绝缘层160可以形成为氮化硅(SiNx)或氧化硅(SiO2)的单层或者氮化硅(SiNx)和氧化硅(SiO2)的堆叠层。
参见图2B至2D，采用物理气相沉积工艺，例如溅射工艺，在栅极绝缘层160上形成半导体叠层140。半导体叠层140包括半导体层141、半导体层142和半导体层143。
这里，以半导体层142和半导体层143的材料均为铟镓锌氧化物(IGZO，其中，I表示铟元素(In)、G表示镓元素(Ga)、Z表示锌元素(Zn)，O表示氧元素)材料为例进行说明。例如，半导体层142和半导体层143的每一个的金属氧化物半导体包含In、Ga、Zn、Sn中的两种或更多种金属元素。本公开的实施例并不限于此。在另外的实施例中，半导体层142和半导体层143的材料也可以是In-Sn-Zn-O材料、In-Al-Sn-Zn-O材料。
这里，以半导体叠层140包括半导体层141、半导体层142和半导体层143三层结构为例进行说明。本公开的实施例并不限于此。在另外的实施例中，半导体叠层140还可以包括其他的半导体层，故其可以为4层或者更多层结构，只要按照规定的顺序包括半导体层141、半导体层142和半导体层143即可。在另外的实施例中，半导体层142和半导体层143之间可以没有明显的界面，即，半导体层142和半导体层143实质连接为一连续层。在此情况下，半导体叠层140也可以为两层结构。
这里，溅射工艺通常是以一定能量的粒子(离子、中性原子或分子)来轰击固体靶材的表面，使固体靶材表面原子或分子从靶材中脱离，并以一定的能量落在衬底基板表面，并在衬底基板上成膜。
参见图2B，在栅极绝缘层160上沉积形成半导体层141。这里，不限制半导体层141的沉积温度。半导体层141的材料为氧化物半导体材料。例如，半导体层141的材料在较低的第二温度下(例如0℃到40℃的室温或者更低的温度)下沉积形成为非晶相层。需要说明的是，这里的温度均是指在物理气相沉积工艺中衬底基板处的温度。
例如，半导体层141的氧化物半导体材料，例如为IGZO(111)，IGZO(423)，IGZO(136)、IGZO(432)，IGZO(312)、IGZO(513)、IGZO(534)、IGZO(713)、IGZO(514)、IGZYO，IGTO，ITZO，IZO，ITO等。这里，括号中的数值表示此种材料中In、Ga和Zn三种元素的原子数之比。例如，IGZO(423)表示在该材料中，In、Ga和Zn三种元素的原子数之比为4:2:3。优选的，半导体层141的氧化物半导体材料为一种迁移率较高的材料。例如，半导体层141的氧化物半导体材料为IGZO(423)，该材料在非晶相状态下，带隙较窄(2.5-2.7eV)，载流子体浓度较高(1×1016-9×1016)且载流子霍尔迁移率较高(15-25cm2/V·s)。
本公开的实施例并不限制半导体层141的结晶形态和氧化物半导体材料。例如，在另一实施例中，半导体层141可以为结晶相层。半导体层141的材料可以是以上没有提到的其他金属氧化物半导体材料。
接着，参见图2C，在较高的第一温度下，在半导体层141的远离衬底基板110的上表面(界面)111上沉积形成半导体层142。这里，界面是指两种不同材料层彼此接触的表面。上表面111在形成半导体层142之前为半导体层141和沉积腔室中的气氛之间的界面，在形成半导体层142之后为半导体层141和半导体层142之间的界面。该第一温度大于等于100℃。优选地，该第一温度大于等于120℃。在一个示例中，第一温度比第二温度至少高60℃。
半导体层142的材料为不同于半导体层141的氧化物半导体材料。这里，两种材料相同是指这两种材料不但所包含的元素种类和数目相同，而且每个元素在所有元素中所占比例也相同(这里允许对应比例存在由于工艺精度引起的5％以内的误差)。因此，两种材料不同则是指这两种材料包含的元素种类不同或者元素数目不同或者每个元素在所有元素中所占比例不同。
例如，半导体层142的氧化物半导体材料为在第二温度(例如室温)下能够形成为结晶相的氧化物半导体材料。这里，并不限制该氧化物半导体材料在第二温度下形成的结晶相的位置，只要在足够的厚度范围内(例如，500埃)能够形成结晶相的氧化物半导体材料即可认为是在第二温度下能够形成为结晶相的氧化物半导体材料。由于第一温度比第二温度至少高60℃，对于室温或者更低温度下能够形成结晶相的氧化物半导体材料，大于等于100℃的第一温度能够有效地促进其在生长界面迅速结晶进而有效减少界面处的缺陷层。
例如，半导体层142的材料可以为包含In、Ga、Zn、Sn中的两种或更多种金属元素的金属氧化物半导体材料，例如IGZO(136)、IGZO(423)、IGZO(132)、IGZO(243)、IGZO(153)、IGO、ITZO等。
在一个室温可结晶的铟镓锌氧化物材料示例中，In的原子数与In、Ga和Zn的原子数总和的比值为7％-14％；Ga的原子数与In、Ga和Zn的原子数总和的比值为20％～40％；Zn的原子数与In、Ga和Zn的原子数总和的比值为50％～70％。该铟镓锌氧化物材料能够通过物理气象沉积工艺(氧分压优选在0～50％之间(O2/Ar+O2))在室温下形成结晶相层。在另一个室温可结晶的铟镓锌氧化物材料示例中，In的原子数与In、Ga和Zn的原子数总和的比值为35％-50％；Ga的原子数与In、Ga和Zn的原子数总和的比值为10％～40％；Zn的原子数与In、Ga和Zn的原子数总和的比值为20％～40％，该铟镓锌氧化物材料能够通过物理气相沉积工艺(氧分压优选大于50％)在25℃左右形成结晶相层。
例如，半导体层142的氧化物半导体材料为一种富Zn的IGZO材料。例如，该富Zn的IGZO材料中，Zn的原子数与In、Ga和Zn的原子数总和之比大于等于60％。例如，半导体层142的材料为IGZO(136)，其带隙较宽(2.9～3.3eV)，载流子浓度较低(1×1014-5×1015)。半导体层142的IGZO(136)能够在室温下形成为结晶状态(例如，C轴结晶(CAAC)晶型)，在本实施例中，采用大于100℃的温度溅射沉积形成结晶状态半导体层142以减小或消除在界面111处可能的缺陷层。例如，半导体层142的IGZO(136)结晶相层的导带底能级高于半导体层141的IGZO(423)非晶相层的导带底能级，半导体层142的IGZO(136)结晶相层的价带顶能级低于半导体层141的IGZO(423)非晶相层的价带顶能级。
这里，结晶相的半导体层142的厚度例如为50至100埃。如果对半导体层142进行X射线衍射测试(例如，衍射角度扫描范围为20°至70°，扫描步长为0.02°/s)，在去噪后的XRD图谱上能观察到突起的结晶衍射峰。例如，当半导体层142的材料为铟镓锌氧化物时，其XRD射线衍射图谱上在25～35°的衍射角度位置存在结晶衍射峰。对于相同厚度的同种材料，采用同样的XRD测试得到的XRD图谱中，同一位置处的结晶衍射峰的强度越高、半高宽越小、结晶峰积分面积与总积分面积之比越大，其结晶程度越高。此外，通过高分辨透射电镜照片及其选区电子衍射图谱也能够判断被测试材料层是否为结晶相层。
如果采用与半导体层142相同的溅射工艺(区别仅在于衬底基板的温度为室温)以与半导体层142相同的材料沉积一与其相同厚度的对比半导体层，该对比半导体层为非晶相层。结晶相的半导体层142和对比半导体层的厚度例如均为50至100埃。也就是说，尽管采用室温下可结晶的材料来形成半导体层，在距离沉积界面很近的位置处，在室温下还是会形成一层非晶相层，例如这里的对比半导体层。该非晶相的对比半导体层由于厚度小不容易被发现，但却容易在后续蚀刻工艺中引起底切和钻刻。本发明人发现从一刚开始就采用较高的温度来沉积该室温下可结晶的氧化物半导体材料可以在距离沉积界面很小(例如100埃)的厚度范围内即形成结晶相层，例如，上述半导体层142。也就是说，用高温工艺促使室温可结晶的材料更快的在距离沉积界面更近的位置形成结晶相的半导体层142，取代了在室温下在相同位置处形成的非晶的对比半导体层，从而有效的避免了后续蚀刻工艺中可能的底切和钻刻。
这里，“结晶相层”是指主要包含结晶相状态的氧化物半导体的氧化物半导体层，也可以包含微小的非晶质部分；“非晶相层”是指主要包含非晶相状态的氧化物半导体的层，也可以包含微小的结晶相部分。
在本实施例中，在较高温度下沉积的半导体层142能够在表面(界面)111上直接形成结晶相层从而替代在室温下沉积半导体层142的情况下在对应位置上存在的缺陷层，以在后续的构图工艺中不会引起明显的底切和钻刻形成。
参见图2D，在半导体层142的远离衬底基板110的上表面上沉积形成半导体层143。半导体层143的氧化物半导体材料在室温下能够沉积形成为结晶相层；例如，半导体层143与半导体层142的氧化物半导体材料相同以更好地避免和减小两者之间的缺陷区域。当然，本实施例并不限于此，在另一示例中，半导体层143与半导体层142的材料可以不同。半导体层143的材料可以为包含In、Ga、Zn、Sn中的两种或更多种金属元素的金属氧化物半导体材料，例如，IGZO(136)、IGZO(423)、IGZO(132)、IGZO(243)、IGZO(153)、IGO、ITZO等。
在本实施例中，并不限制半导体层143的沉积温度，只要半导体层143形成为结晶相层即可。也就是说，半导体层143可以在室温下沉积形成为结晶相层，也可以在第一温度下形成为结晶相层。
由于半导体层142是在较高温度下沉积形成，因此相比于在室温下沉积形成相同厚度的材料层的情况，其结晶性更高。半导体层142的较高结晶性对于后续直接在其上形成的半导体层143具有良好的诱导结晶效果，在此情况下使得半导体143能够具有更好地结晶性。换句话说，由于较高结晶性的半导体层142的诱导结晶效果，即使是在室温下沉积半导体层143也能使得半导体层143具有更好地结晶性和致密度。
例如，半导体层143的厚度为半导体层142的厚度的4至8倍。此厚度范围在避免钻刻和底切以及诱导结晶方面具有更好的效果。然而，本实施例并不限于此。
半导体层143是直接形成在结晶的半导体层142上，结晶的半导体层142对其具有诱导结晶的作用。因此，一方面，不论是在室温下还是较高温度下沉积形成半导体层143，在半导体层142和半导体层143之间的界面处均不会存在能够在蚀刻过程中引起明显的底切和钻刻的缺陷层；另一方面，结晶相的半导体层143能够形成为更加均匀和致密从而不容易在后续的构图工艺中被蚀刻形成缺陷。
在一个示例中，半导体层143和半导体层142材料相同且沉积温度相同，则半导体层143和半导体层142之间可以不存在明显界面。
在另一示例中，半导体层143和半导体层142材料相同，但半导体层142的沉积温度较高(例如为第一温度)而半导体层143例如在室温下沉积形成，则在相同的厚度的情况下半导体层142的结晶度大于半导体层143的结晶度。
可选的，在形成半导体叠层140之后，例如可以进行氧化物半导体叠层140的退火处理。在此，在大气气氛中，以300℃以上且380℃以下的温度进行热处理。热处理时间例如为30分钟以上且2小时以下。
在上述方法中，通过控制组成和成膜条件，形成了半导体叠层140。为了确认上述方法中的刚成膜之后(退火处理前)的氧化物半导体层的结晶状态，本申请的发明人进行了下面的分析。
首先，制作具有单层的半导体膜的样本基板1至4。样本基板1是通过在玻璃基板上以溅射法形成第一氧化物半导体材料的膜层而制作的。样本基板2和3分别是在不同温度下通过将第二氧化物半导体材料的膜层形成在玻璃基板上而制作的。样本基板4是在通过将第三氧化物半导体材料的膜层形成在玻璃基板上而制作的。这里，第一至第三氧化物半导体材料例如均为In-Ga-Zn-O系材料。样本基板1至4中，玻璃基板上的半导体材料的膜层的厚度例如均为100埃。表1中示出形成In-Ga-Zn-O系半导体膜层时使用的靶的组成以及In-Ga-Zn-O系半导体膜的成膜条件。
[表1]
Figure BDA0002555857690000151
接着，进行所得到的各样本基板的X射线衍射(XRD)分析。分别在图3A至图3D中示出样本基板1至4的X射线衍射图案。
从图3A至图3D可知，全部样本基板的X射线衍射图案均在2θ＝20～25°具有宽的波峰P1。考虑这是玻璃基板所引起的波峰。如图3A和3B所示，样本基板1和2的X射线衍射图案除了具有玻璃基板的波峰P1以外，没有见到结晶性的波峰，因此能确认样本基板1上的半导体膜层(可对应于半导体层141)和样本基板2上的半导体膜层(可对应于对比半导体层)是非晶相膜；样品2也可包含少量微晶区域，但整体以非晶结构为主，因此XRD图案呈现无结晶衍射峰；如图3C所示，样本基板3的X射线衍射图案除了具有玻璃基板的波峰P1以外，还在2θ＝32°附近具有结晶性的波峰P2。样品3也包含少量非晶区域，但整体以结晶为主，因此XRD图案呈现结晶衍射峰。另外，如图3D所示，样本基板4的X射线衍射图案除了具有玻璃基板的波峰P1以外，还在2θ＝32°附近具有结晶性的波峰P3。因此，能确认样本基板3上的半导体膜层(可对应于半导体层142)和样本基板4上的半导体膜层(可对应于半导体层143)均是结晶相的膜层。样本基板4的波峰P3比样本基板3的波峰P2尖锐(波峰宽度小)，因此可知样本基板4的半导体膜具有更高的结晶性。半导体层143在室温下成膜，则其XRD峰位相较种子层略微右移(即室温制备的半导体层143的结晶峰的峰位约在32.2°，较高的第一温度下制备半导体层142的结晶峰的峰位约在31.8°)
此外，即使对样本基板1和2进行上述的退火处理，其上的半导体膜层也仍维持非晶相状态。若对样本基板3和4进行退火处理，则有时其上的半导体膜层的结晶性进一步变高。
如上所述，在基板上形成单层的半导体膜，调查了其结晶状态。然而，在将多个半导体膜层叠而形成层叠半导体层的情况下，通过XRD分析分别调查各半导体膜的结晶状态是困难的。例如能通过层叠半导体层的截面的TEM观察来调查层叠半导体层的各层的结晶状态。另外，例如还能通过XPS、AES等分析层叠半导体层中的各层的组成。
以下，参见图4A至4D描述本实施例的一个示例中所形成的半导体叠层中各个层以及上述对比半导体层的结晶状态。例如，在该示例中，半导体层141使用原子数比In:Ga:Zn为4:2:3的靶材通过溅射法形成。可以使用氩等稀有气体原子和氧化性气体的混合气体作为溅射气体(气氛)。氧化性气体可为O2、CO2、O3、H2O、N2O等。在此，使用包含Ar气体和氧(O2)气体的混合气体。通过溅射法成膜时的氧气的比例例如设定为按分压比为5％以上且20％以下。另外，成膜时的衬底基板温度例如设定为室温至100℃之间的任意温度。气体气氛的压力(溅射压力)只要是等离子体能稳定地放电的范围即可，不作特别限定，但是例如设定为0.1～3.0Pa。
图4A示出了半导体层141的TEM图片和FFT转换的衍射图案。参见图4A的左侧图，半导体层141的TEM电镜图中没有观察到明显的结晶情况；参见图4A的右侧图，半导体层141的FFT转换的衍射图案中只有一个漫散的中心斑点，也就是非晶晕环，证实了半导体层141为非晶相层。
半导体层142使用原子数比In:Ga:Zn为1:3:6的靶材通过溅射法形成。使用包含Ar气体和氧(O2)气体的混合气体作为溅射气体。例如设定为按分压比为超过0％且50％以下，优选的，超过0％且20％以下。另外，成膜时的衬底基板温度例如设定为上述第一温度(大于100℃)。气体气氛的压力(溅射压力)例如设定为0.1～3.0Pa。
图4B示出了半导体层142的TEM图片和FFT转换的衍射图案。参见图4B的左侧图，半导体层142的TEM电镜图中能够观察到明显的结晶情况；参见图4B的右侧图，半导体层142的FFT转换的衍射图案中出现点阵图案，证实了半导体层142为结晶相层。
半导体层143使用原子数比In:Ga:Zn为1:3:6的靶通过溅射法形成。使用包含Ar气体和氧(O2)气体的混合气体作为溅射气体。例如设定为按分压比为超过0％且50％以下，超过0％且50％以下。成膜时的衬底基板温度和溅射压力也可以与形成半导体层142时的衬底基板温度和溅射压力相同。
图4C示出了半导体层143的TEM图片和FFT转换的衍射图案。参见图4C的左侧图，半导体层143的TEM电镜图中能够观察到明显的结晶情况；参见图4C的右侧图，半导体层143的FFT转换的衍射图案中出现点阵图案，证实了半导体层143为结晶相层。本示例中，半导体层142和143的沉积工艺和材料相同，半导体层142和143之间无显著差异且无明显交界区域。半导体层142的结晶度低于或者等于半导体层143的结晶度。也就是，在整体晶体体积以及结晶/非晶的比值方面，半导体层142小于半导体层143。参见图4B和4C的左侧图，半导体层143的晶格排列比半导体层142的晶格排列更加长程有序；参见图4B和4C的右侧图，半导体层143对应的衍射斑点比半导体层142对应的衍射斑点更加清晰。
对比半导体层使用原子数比In:Ga:Zn为1:3:6的靶通过溅射法形成。使用包含Ar气体和氧(O2)气体的混合气体作为溅射气体。例如设定为按分压比为超过0％且20％以下。另外，成膜时的衬底基板温度例如设定为室温。气体气氛的压力(溅射压力)例如设定为0.1～3.0Pa。
图4D示出了对比半导体层141的TEM图片和FFT转换的衍射图案。参见图4D的左侧图，对比半导体层的TEM电镜图中没有观察到明显的结晶情况；参见图4D的右侧图，对比半导体层的FFT转换的衍射图案中只有一个漫散的中心斑点，也就是非晶晕环，证实了对比半导体层为非晶相层。
接着，参见图2E，对半导体叠层140执行构图工艺以形成沟道叠层1400。沟道叠层1400包括沟道层1410、种子层1420和沟道层1430。沟道层1410、种子层1420和沟道层1430分别为半导体层141、半导体层142和半导体层143的一部分。
这里，对半导体叠层140执行构图工艺例如包括：
在半导体叠层140涂覆光刻胶层；
对光刻胶层执行曝光和显影形成光刻胶图案P；
以该光刻胶图案作为遮挡对半导体叠层140进行湿蚀刻而得到沟道叠层1400。例如，该湿蚀刻采用H2SO4+HNO3+H2O作为蚀刻液或者采用HNO3+CH3COOH+H3PO4+H2O作为蚀刻液。这里，由于种子层1420和沟道层1410之间的界面111处，不存在缺陷层或者缺陷层的厚度足够小，使得在湿蚀刻过程中，在界面111处不会引起明显的底切和钻刻；以及
去除该光刻胶图案。
例如，对于同一种蚀刻溶液，所述第三半导体层的蚀刻速率与所述第二半导体层的蚀刻速率之比在0.2至5的范围。该同一种蚀刻溶液例如为HNO3+CH3COOH+H3PO4+H2O蚀刻液或者H2SO4+HNO3+H2O蚀刻液。
参见图2F，在形成有沟道叠层1400的衬底基板110上形成源极181和漏极182；以及在形成有源极181和漏极182的衬底基板110上形成钝化层150。源极181和漏极182例如直接搭接在沟道叠层1400上。源极181和漏极182可以包括Au、Ag、Cu、Ni、Pt、Pd、Al、Mo等中的一种或更多种。源极181和漏极182可以为单层金属也可以为多层金属。
参见图2H，在钝化层150上发光元件和包封层240。
在本实施例中，发光元件为有机发光二极管(OLED)225。此外，发光元件也可以为量子点发光二极管(QLED)等，本公开的实施例不限于此。例如，在其他实施例中，半导体基板可以为用于液晶显示装置、电子纸显示装置的阵列基板，此时在半导体基板的平坦化层上无需形成发光元件；例如，对于液晶显示装置的情形而言，半导体基板的平坦化层上形成用于控制液晶材料偏转的像素电极，还可以进一步形成于像素电极同层或不同层的公共电极；对于电子纸显示装置的情形，半导体基板的平坦化层上像素电极以及电子墨水层，像素电极作为用于施加驱动电子墨水中的带电微颗粒移动以进行显示操作的电压。
以有机发光二极管为例，有机发光二极管包括第一驱动电极210、第二驱动电极230以及在第一驱动电极210和第二驱动电极230之间的发光层220。第一驱动电极210形成在平坦化层190的平坦表面上，发光层220形成在第一驱动电极210上，第二驱动电极230形成在发光层220上。
此外，半导体基板100还包括像素限定层250，其具有开口以界定发光区域，该发光层220形成在该开口中。例如，第二驱动电极230可以为公共电极，其可以设置在整个或部分显示区域上，覆盖多个像素，即由多个像素共用。当在第一驱动电极210和第二驱动电极230之间施加适当电压时，第一驱动电极210和第二驱动电极230中的一个将空穴注入到发光层220中，另一个将电子注入到发光层220中。电子和空穴在发光层220中彼此再结合以产生激子，并且通过激子从激发态落回到基态时产生的能量发光。
包封层(或者封装层)240覆盖在第二驱动电极230上。包封层240可以将有机发光二极管密封，从而减少或防止由环境中包括的湿气和/或氧引起的有机发光二极管的劣化。例如，包封层240可以包括无机层和有机层堆叠的结构。
可以理解的，在本实施例中，衬底基板上的薄膜晶体管TFT1包括栅极170、沟道叠层1400、源极181和漏极182。
在一个示例中，所述沟道层1410的带隙Eg1、种子层1420的带隙Eg2和沟道层1430的带隙Eg3满足：Eg1＜Eg2≤Eg3；所述沟道层1410的导带底能级Ec1、种子层1420的导带底能级Ec2和沟道层1430的导带底能级Ec3满足：│Ec1│＞│Ec2│≥│Ec3│；所述沟道层1410的价带顶能级Ec1、种子层1420的价带顶能级Ec2和沟道层1430的价带顶能级Ec3满足：│Ev1│＜│Ev2│≤│Ev3│。参见图2H，薄膜晶体管TFT1具有底栅结构，沟道层1410位于栅极170和沟道层1430之间。在此情况下，沟道层1410的带隙最小，其能带结构位于种子层1420和沟道层1430下。薄膜晶体管工作时，由于带隙差异，沟道层1410作为一种高载流子浓度材料，其产生的载流子需越过种子层1420及沟道层1430带隙差异阻碍，才能跃迁至其他膜层内。因此绝大多数载流子被禁锢于沟道层1410内。而采用种子层1420作用在于，一方面去除缺陷层进而去除底切钻刻问题，一方面降低内部界面缺陷，提高器件稳定性；同时作为一种结晶材料，种子层1420与沟道层1430也更加匹配，界面缺陷更低；沟道层1430的作用在于：一方面结晶度高，可以起着阻挡源漏极刻蚀液刻蚀损伤、降低钝化层沉积的轰击、阻止源漏极元素扩散、阻止氧等元素的扩散等，另一方面，带隙大，则可以保证最低限度载流子于沟道层1410扩散至沟道层1430，从而降低载流子损耗；因此，根据本公开实施例制造的半导体基板中，薄膜晶体管载流子迁移率及稳定性被有效的提高。
图5A示出根据本公开的一实施例的半导体基板中的薄膜晶体管的扫描电镜照片；图5B示出根据本公开的一实施例的半导体基板中的薄膜晶体管的沟道叠层采用第一种蚀刻液形成时其上的光刻胶还未去除状态下的扫描电镜照片；图5C示出根据本公开的一实施例的半导体基板中的薄膜晶体管的沟道叠层采用第二种蚀刻液形成时其上的光刻胶还未去除状态下的扫描电镜照片。
图5A的扫描电镜照片对应于图2H所示的半导体基板中的薄膜晶体管。栅极170位于沉积基板110的上表面。栅极绝缘层160位于栅极170上。沟道叠层1400位于栅极绝缘层160上，源极181和漏极182搭接在沟道叠层1400的两端。
从图5B中可以清楚的看出沟道叠层1400与源极181搭接位置处的结构。参见图5B，沟道叠层1400具有面对衬底基板110的底表面1401和侧表面1402，侧表面1402所在平面与底表面1401所在平面相交。底表面1401和侧表面1402均为平面。底表面1402和侧表面1401之间的第一夹角为20°至70°。例如，优选该第一夹角为45°。图5B所示的沟道叠层1400例如是采用第一种蚀刻液蚀刻形成的，该第一种蚀刻液的成分例如为HNO3+CH3COOH+H3PO4+H2O。
在另一示例中，如果采用第二种蚀刻液蚀刻形成沟道叠层1400，该第二种蚀刻液的成分例如为H2SO4+HNO3+H2O，则沟道叠层1400会形成为图5C所示的形状。
参见图5C，沟道叠层1400具有面对衬底基板110的底表面1401和与底表面1401相交的侧表面1403。侧表面1403包括第一子侧表面1403-1和第二子侧表面1403-2。第一子侧表面1403-1所在平面与底表面1401所在平面相交。第二子侧表面1403-2所在平面与第一子侧表面1403-1所在平面以及底表面1401所在平面相交。底表面1401、第一子侧表面1403-1和第二子侧表面1403-2例如均为平面。底表面1401和第一子侧表面1403-1之间的第二夹角为50°至80°。第二子侧表面1403-2与底表面1401之间的第三夹角为20°至70°。所述第二夹角不同于所述第三夹角。这里，第一夹角、第二夹角和第三夹角都可以理解为沟道叠层的坡度角。
图5D示出了本公开实施例中的薄膜晶体管的I-V特性测试结果图。从图5D可以看出，本实施例中的薄膜晶体管在截至状态下的I-V特性的几乎没有波动，相对于相关技术中的情况(参见图7C)，本实施例中的薄膜晶体管TFT1的电学性能明显提高。
从图5A至5D可以看出，根据本公开实施例的薄膜晶体管中由于较高温度下沉积的种子层在极其靠近沉积界面的位置上的存在，使得沟道叠层的侧面实质为平面，且坡度角也在上述有利的角度范围，进而使得叠层沟道具有更均匀的结构，薄膜晶体管具有更稳定的电学性能。
可以理解的是，本公开实施例并不限制半导体层141(沟道层1410)包括的子层的数目。
图6A和6B分别示出了根据本公开的实施例的一个示例的形成有半导体叠层和沟道叠层的半导体基板的结构示意图；图6A和图6B在制造阶段上可分别对应于图2D和2E。参见图6A和6B，在此示例中，半导体层141包括第一半导体子层141-1和第二半导体子层141-2。对应的，沟道层1410包括第一沟道子层1410-1和第二沟道子层1410-2。第一半导体子层141-1位于第二半导体子层141-2和栅极170之间。第一沟道子层1410-1位于第二沟道子层1410-2和栅极170之间。第一半导体子层141-1和第一沟道子层1410-1为非晶相层，第二半导体子层141-2和第二沟道1410-2为结晶相层。在此情况下，例如，第二半导体子层141-2的远离衬底基板110的表面为半导体层142的沉积界面111；也就是，第二沟道子层1410-2的远离衬底基板110的表面为种子层1420的沉积界面111。
图6C和6D分别示出了根据本公开的实施例的另一个示例的形成有半导体叠层和沟道叠层的半导体基板的结构示意图。图6C和图6D在制造阶段上可分别对应于图2D和2E。参见图6C和6D，在此示例中，半导体层141包括第一半导体子层141-1、第二半导体子层141-2和第三半导体子层141-3。对应的，沟道层1410包括第一沟道子层1410-1、第二沟道子层1410-2和第三沟道子层1410-3。第一半导体子层141-1位于第二半导体子层141-2和栅极170之间，第三半导体子层141-3位于第一半导体子层141-1与栅极170之间。对应的，第一沟道子层1410-1位于第二沟道子层1410-2和栅极170之间，第三沟道子层1410-3位于第一沟道子层1410-1与栅极170之间。第一半导体子层141-1和第一沟道子层1410-1为非晶相层，第二半导体子层141-2和第二沟道1410-2为结晶相层，第三半导体子层141-3和第三沟道1410-3为结晶相层。在此情况下，例如，第二半导体子层141-2的远离衬底基板110的表面为后续沉积半导体层142的界面111；也就是，第二沟道子层1410-2的远离衬底基板110的表面为种子层1420的沉积界面111。
图7A至7H示出了根据本公开的另一实施例的半导体基板200的制造方法中各个步骤对应的基板结构示意图。
参见图7A，提供衬底基板110，并在衬底基板110上形成遮光部121和缓冲层130。衬底基板110可以是刚性基底或柔性基底。例如，基底110的材料可以是玻璃、聚酰亚胺、聚碳酸酯、聚乙烯、聚丙烯酸酯或聚对苯二甲酸乙二醇酯等。遮光部121可以包括Au、Ag、Cu、Ni、Pt、Pd、Al、Mo等中的一种或更多种。遮光部121可以为单个金属层也可以为多个金属层(金属叠层)。缓冲层130可以形成为氮化硅(SiNx)或氧化硅(SiO2)的单层或者氮化硅(SiNx)和氧化硅(SiO2)的堆叠层。
参见图7B至7D，采用物理气相沉积工艺，例如溅射工艺，在缓冲层130上形成半导体叠层140’。半导体叠层140包括半导体层141’、半导体层142’和半导体层143’。
参见图7B，在较高的第一温度下，在缓冲层130的远离衬底基板110的上表面(界面)111’上沉积形成结晶相的半导体层142’。上表面111’在形成半导体层142’之前为缓冲层130和沉积腔室中的气氛之间的界面，在形成半导体层142’之后为缓冲层130和半导体层142’之间的界面。该第一温度大于等于100℃。优选地，该第一温度大于等于120℃。
本实施例中的半导体层142’与上一实施例中的半导体层142在材料、厚度、结晶度和形成工艺等方面均对应相同，故在此省略重复的描述。这里，本实施例中的半导体层142’与上述实施例中的半导体层142可对应于第一半导体层。
参见图7C，在半导体层142’的远离衬底基板110的上表面上沉积形成半导体层143’。本实施例中的半导体层143’与上一实施例中的半导体层143在材料、结晶性、厚度和形成工艺等方面均对应相同，故在此省略重复的描述。这里，本实施例中的半导体层143’与上述实施例中的半导体层143可对应于第二半导体层。
在本实施例中，在较高温度下沉积的半导体层142’能够在表面(界面)111’上直接形成结晶相层从而替代在室温下沉积半导体层142’的情况下在该界面上存在的缺陷层，以在后续的构图工艺中不会引起明显的底切和钻刻形成。
参见图7D，在半导体层143’的远离衬底基板110的上表面上沉积形成半导体层141’。本实施例中的半导体层141’与上一实施例中的半导体层141在材料、厚度、结晶性、子层、和形成工艺等方面均对应相同，故在此省略重复的描述。这里，本实施例中的半导体层141’与上述实施例中的半导体层141可对应于第三半导体层。
在本公开的实施例中，由于半导体层143’具有良好的结晶性对在其上沉积的半导体层141’为非晶相状态，因此，尽管半导体层143’与半导体层141’的材料不同但两者之间无需形成类似于以上描述的种子层的结构层。当然，本公开的实施例并不限于此。
参见图7E，对半导体叠层140’执行构图工艺以形成沟道叠层1400’。沟道叠层1400’包括沟道层1410’、种子层1420’和沟道层1430’。沟道层1410’、种子层1420’和沟道层1430’分别为半导体层141’、半导体层142’和半导体层143’的一部分。这里，本实施例中的沟道层1430’和上一实施例中的沟道层1430可对应于第一沟道层，本实施例中的沟道层1410’与上一实施例中的沟道层1410可对应于第二沟道层。
这里，对半导体叠层140’执行的构图工艺类似于上一实施例中对半导体叠层140执行的构图工艺，在此不再赘述。
参见图7F，在形成有沟道叠层1400’的衬底基板110上形成栅极170’和栅极绝缘层160’。
参见图7G，在形成有栅极170’和栅极绝缘层160’的衬底基板110上形成中间介电层151；在中间介电层151上形成源极181’和漏极182’；源极181’和漏极182’通过中间介电层150中的过孔电连接到沟道叠层1400’。
参见图7H，在形成有源极181’和漏极182’的衬底基板110上形成平坦化层190。在平坦化层190上发光元件225和包封层240。
在一个示例中，所述沟道层1410’的带隙Eg1、种子层1420’的带隙Eg2和沟道层1430’的带隙Eg3满足：Eg1＜Eg2≤Eg3；所述沟道层1410’的导带底能级Ec1、种子层1420’的导带底能级Ec2’和沟道层1430的导带底能级Ec3满足：│Ec1│＞│Ec2│≥│Ec3│；沟道层1410’的价带顶能级Ec1、种子层1420’的价带顶能级Ec2和沟道层1430’的价带顶能级Ec3满足：│Ev1│＜│Ev2│≤│Ev3│。参见图7H，薄膜晶体管TFT2具有顶栅结构，沟道层1410’(第二沟道层)位于栅极170’和沟道层1430’(第一沟道层)之间。在此情况下，沟道层1410’的带隙最小，其能带结构位于种子层1420’和沟道层1430’之下。薄膜晶体管工作时，由于带隙差异，沟道层1410’作为一种高载流子浓度材料，其产生的载流子需越过种子层1420’及沟道层1430’带隙差异阻碍，才能跃迁至其他膜层内。因此绝大多数载流子被禁锢于沟道层1410’内。而采用种子层1420’作用在于，一方面去除缺陷层进而去除底切钻刻问题，一方面降低内部界面缺陷，提高器件稳定性；同时作为一种结晶材料，种子层1420’与沟道层1430’也更加匹配，界面缺陷更低；沟道层1430’的作用在于：一方面结晶度高，可以起着阻挡源漏极刻蚀液刻蚀损伤、降低钝化层沉积的轰击、阻止源漏极元素扩散、阻止氧等元素的扩散等，另一方面，带隙大，则可以保证最低限度载流子于沟道层1410’扩散至沟道层1430’，从而降低载流子损耗；因此，根据本公开实施例制造的半导体基板中，薄膜晶体管载流子迁移率及稳定性被有效的提高。
在上述实施例中，以半导体基板上个一个氧化物半导体薄膜晶体管和与之对应的像素结构为例说明了半导体基板作为显示装置的有源矩阵基板。在本公开另外的实施例的有源矩阵基板中，氧化物半导体薄膜晶体管不仅能用作设置于各像素的开关元件，也能用作驱动器等周边电路的电路用元件(单片化)。
本公开的实施例能广泛应用于具有氧化物半导体薄膜晶体管的各种半导体装置。例如能应用于有源矩阵基板等电路基板、液晶显示装置、有机电致发光(EL)显示装置和无机电致发光显示装置、MEMS显示装置等显示装置、图像传感器装置等摄像装置、图像输入装置、指纹读取装置、半导体存储器等各种电子装置。
有以下几点需要说明：
(1)本公开的实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的同一实施例及不同实施例中的特征可以相互组合。
虽然上文中已经用一般性说明及具体实施方式，对本公开作了详尽的描述，但在本公开实施例基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本公开精神的基础上所做的这些修改或改进，均属于本公开要求保护的范围。

Claims (35)

1.一种半导体基板的制造方法，包括：
提供衬底基板；
在所述衬底基板上采用物理气相沉积工艺形成包括第一半导体层、第二半导体层和第三半导体层的半导体叠层，包括：
当所述衬底基板在第一温度时，在所述衬底基板上的一界面处形成所述第一半导体层，其中，所述第一半导体层的材料为第一氧化物半导体材料；
在所述第一半导体层上直接形成所述第二半导体层，其中，第二半导体层的材料为第二氧化物半导体材料；以及
形成所述第三半导体层，其中，第三半导体层的材料为第三氧化物半导体材料；
对所述半导体叠层执行构图工艺，使得所述第一半导体层、所述第二半导体层和所述第三半导体层分别被图案化为种子层、第一沟道层和第二沟道层，其中，所述种子层、所述第一沟道层和所述第二沟道层构成沟道叠层；
在所述衬底基板上形成栅极和栅极绝缘层；以及
在形成有所述沟道叠层的衬底基板上形成源极和漏极，所述源极和所述漏极极电连接到所述沟道叠层，
其中，所述第二沟道层位于所述栅极与所述第一沟道层之间，所述第一氧化物半导体材料不同于所述第三氧化物半导体材料，所述第一沟道层和所述种子层均为结晶相层，
其中，所述第一氧化物半导体材料和所述第二氧化物半导体材料均能够在第二温度下形成为结晶相，所述第二温度小于等于40℃，所述第一温度大于等于100℃。
2.根据权利要求1所述的制造方法，其中，所述栅极位于所述沟道叠层和所述衬底基板之间，所述界面为所述第三半导体层远离所述衬底基板的表面。
3.根据权利要求1所述的制造方法，还包括：在所述衬底基板上形成绝缘层，其中，所述绝缘层位于所述第一半导体层和所述衬底基板之间，所述沟道叠层位于所述栅极和所述衬底基板之间，所述界面为所述绝缘层远离所述衬底基板的表面。
4.根据权利要求1所述的制造方法，其中，所述沟道叠层具有面对所述衬底基板的底表面和侧表面，所述底表面和所述侧表面均为平面，且所述底表面和所述侧表面之间的第一夹角为20°至70°。
5.根据权利要求1所述的制造方法，其中，所述沟道叠层具有面对所述衬底基板的底表面和侧表面，所述侧表面包括第一子侧表面和第二子侧表面，所述底表面、所述第一子侧表面和所述第二子侧表面均为平面，所述底表面和所述第一子侧表面之间的第二夹角为50°至80°，所述第二子侧表面与所述底表面之间的第三夹角为20°至70°，所述第二夹角不同于所述第三夹角。
6.根据权利要求1所述的制造方法，其中，所述第三半导体层为非晶相层。
7.根据权利要求1所述的制造方法，其中，所述第三半导体层的电子迁移率大于所述第一半导体层和所述第二半导体层的电子迁移率。
8.根据权利要求1所述的制造方法，其中，第二半导体层的厚度为所述第一半导体层的厚度的4至8倍。
9.根据权利要求1所述的制造方法，其中，所述第二沟道层的带隙Eg1、所述种子层的带隙Eg2和所述第一沟道层的带隙Eg3满足：Eg1＜Eg2≤Eg3；
所述第二沟道层的导带底能级Ec1、所述种子层的导带底能级Ec2和所述第一沟道层的导带底能级Ec3满足：│Ec1│＞│Ec2│≥│Ec3│；
所述第二沟道层的价带顶能级Ec1、所述种子层的价带顶能级Ec2和所述第一沟道层的价带顶能级Ec3满足：│Ev1│＜│Ev2│≤│Ev3│。
10.根据权利要求1所述的制造方法，其中，所述种子层的厚度为50埃到100埃。
11.根据权利要求1所述的制造方法，其中，所述第一温度大于120℃。
12.根据权利要求1所述的制造方法，其中，所述第一半导体层的所述第一氧化物半导体材料和所述第二半导体层的所述第二氧化物半导体材料相同，所述第二半导体层在所述第二温度下形成。
13.根据权利要求1至13中任一项所述的制造方法，其中，所述第一氧化物半导体材料和所述第二氧化物半导体材料的每一个包含In、Ga、Zn、Sn中的两种或更多种金属元素。
14.根据权利要求13所述的制造方法，其中，所述第一氧化物半导体材料和所述第二氧化物半导体材料的每一个为IGZO材料，其中，In的原子数与In、Ga和Zn的原子数总和的比值为7％-14％；Ga的原子数与In、Ga和Zn的原子数总和的比值为20％～40％；Zn的原子数与In、Ga和Zn的原子数总和的比值为50％～70％。
15.根据权利要求13所述的制造方法，其中，所述第一氧化物半导体材料和所述第二氧化物半导体材料的每一个为IGZO材料，其中，In的原子数与In、Ga和Zn的原子数总和的比值为35％-50％；Ga的原子数与In、Ga和Zn的原子数总和的比值为10％～40％；Zn的原子数与In、Ga和Zn的原子数总和的比值为20％～40％。
16.根据权利要求1所述的制造方法，其中，所述第三半导体层包括第一半导体子层和第二半导体子层，所述第一半导体子层在所述栅极与所述第二半导体子层之间，所述第一半导体子层为结晶相层，所述第二半导体子层为非晶相层，
所述栅极位于所述沟道叠层和所述衬底基板之间，所述界面为所述第二半导体子层远离所述衬底基板的表面。
17.根据权利要求16所述的制造方法，其中，所述第三半导体层还包括第三半导体子层，所述第三半导体子层位于所述栅极与所述第一半导体子层之间，所述第三半导体层为结晶相层。
18.根据权利要求1至13所述的制造方法，其中，对于同一种蚀刻溶液，所述第三半导体层的蚀刻速率与所述第二半导体层的蚀刻速率之比在0.2至5的范围。
19.一种半导体基板，包括：
衬底基板；以及
在衬底基板上的薄膜晶体管，其中，所述薄膜晶体管包括栅极、栅极绝缘层、沟道叠层和电连接到所述沟道叠层的源漏极，所述沟道叠层包括：第一氧化物半导体材料的种子层、第二氧化物半导体材料的第一沟道层和第三氧化物半导体材料的第二沟道层，
其中，所述第二沟道层位于所述栅极与所述第一沟道层之间，所述第二氧化物半导体材料不同于所述第三氧化物半导体材料，所述第一沟道层和所述种子层均为结晶相层，所述第一氧化物半导体材料和所述第二氧化物半导体材料均为能够在第二温度下形成为结晶相的材料，所述第二温度小于等于40℃，
其中，半导体基板还包括在所述衬底基板上的一界面，所述第一沟道层的面对所述衬底基板的表面与所述界面之间的距离小于等于100埃，所述种子层位于所述界面和所述第一沟道层的面对所述衬底基板的所述表面之间。
20.根据权利要求19所述的半导体基板，其中，所述栅极位于所述沟道叠层和所述衬底基板之间，所述界面为所述第二沟道层远离所述衬底基板的表面。
21.根据权利要求19所述的半导体基板，还包括：在所述衬底基板上的绝缘层，其中，在所述绝缘层位于所述种子层和所述衬底基板之间，所述沟道叠层位于所述栅极和所述衬底基板之间，所述界面为所述绝缘层远离所述衬底基板的表面。
22.根据权利要求19所述的半导体基板，其中，所述沟道叠层具有面对所述衬底基板的底表面和侧表面，所述底表面和所述侧表面均为平面，且所述底表面和所述侧表面之间的第一夹角为20°至70°。
23.根据权利要求19所述的半导体基板，其中，所述沟道叠层具有面对所述衬底基板的底表面和侧表面，所述侧表面包括第一子侧表面和第二子侧表面，所述底表面、所述第一子侧表面和所述第二子侧表面均为平面，所述底表面和所述第一子侧表面之间的第二夹角为50°至80°，所述第二子侧表面与所述底表面之间的第三夹角为20°至70°，所述第二夹角不同于所述第三夹角。
24.根据权利要求19所述的半导体基板，其中，所述第二沟道层为非晶相层。
25.根据权利要求19所述的半导体基板，其中，所述第二沟道层的电子迁移率大于所述种子层和所述第一沟道层的电子迁移率。
26.根据权利要求19所述的制造方法，其中，所述第一沟道层的厚度为所述种子层的厚度的4至8倍。
27.根据权利要求19所述的半导体基板，其中，所述第二沟道层的带隙Eg1、所述种子层的带隙Eg2和所述第一沟道层的带隙Eg3满足：Eg1＜Eg2≤Eg3；
所述第二沟道层的导带底能级Ec1、所述种子层的导带底能级Ec2和所述第一沟道层的导带底能级Ec3满足：│Ec1│＞│Ec2│≥│Ec3│；
所述第二沟道层的价带顶能级Ec1、所述种子层的价带顶能级Ec2和所述第一沟道层的价带顶能级Ec3满足：│Ev1│＜│Ev2│≤│Ev3│。
28.根据权利要求19所述的半导体基板，其中，所述种子层的厚度为50埃到100埃。
29.根据权利要求19所述的半导体基板，其中，所述第一氧化物半导体材料与所述第二氧化物半导体材料相同。
30.根据权利要求19至29中任一项所述的半导体基板，其中，所述第一氧化物半导体材料和所述第二氧化物半导体材料的每一个包含In、Ga、Zn、Sn中的两种或更多种金属元素。
31.根据权利要求30所述的半导体基板，其中，所述第一氧化物半导体材料为IGZO材料，其中，In的原子数与In、Ga和Zn的原子数总和的比值为7％-14％；Ga的原子数与In、Ga和Zn的原子数总和的比值为20％～40％；Zn的原子数与In、Ga和Zn的原子数总和的比值为50％～70％。
32.根据权利要求30所述的半导体基板，其中，所述第一氧化物半导体材料为IGZO材料，其中，In的原子数与In、Ga和Zn的原子数总和的比值为35％-50％；Ga的原子数与In、Ga和Zn的原子数总和的比值为10％～40％；Zn的原子数与In、Ga和Zn的原子数总和的比值为20％～40％。
33.根据权利要求1所述的半导体基板，其中，所述第二沟道层包括第一沟道子层和第二沟道子层，所述第一沟道子层在所述栅极与所述第二沟道子层之间，所述第一沟道子层为结晶相层，所述第二沟道子层为非晶相层，
所述栅极位于所述沟道叠层和所述衬底基板之间，所述界面为所述第二沟道子层远离所述衬底基板的表面。
34.根据权利要求33所述的半导体基板，其中，所述第二沟道层还包括第三沟道子层，所述第三沟道子层位于所述栅极与所述第一沟道子层之间，所述第三沟道层为结晶相层。
35.根据权利要求19至29中任一项所述的半导体基板，其中，对于同一种蚀刻溶液，所述第二沟道层的蚀刻速率与所述第一沟道层的蚀刻速率之比在0.2至5的范围。
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