JP2024011504A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2024011504A JP2024011504A JP2022113518A JP2022113518A JP2024011504A JP 2024011504 A JP2024011504 A JP 2024011504A JP 2022113518 A JP2022113518 A JP 2022113518A JP 2022113518 A JP2022113518 A JP 2022113518A JP 2024011504 A JP2024011504 A JP 2024011504A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxide semiconductor
- semiconductor layer
- oxide
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 511
- 239000012535 impurity Substances 0.000 claims abstract description 54
- 239000000203 mixture Substances 0.000 claims abstract description 19
- 229910044991 metal oxide Inorganic materials 0.000 claims description 94
- 150000004706 metal oxides Chemical class 0.000 claims description 94
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 69
- 229910052760 oxygen Inorganic materials 0.000 claims description 69
- 239000001301 oxygen Substances 0.000 claims description 69
- 239000013078 crystal Substances 0.000 claims description 50
- 229910052738 indium Inorganic materials 0.000 claims description 21
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 16
- -1 indium Chemical class 0.000 claims description 15
- 229910052782 aluminium Inorganic materials 0.000 claims description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 13
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 8
- 239000001257 hydrogen Substances 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 8
- 150000002739 metals Chemical class 0.000 claims description 8
- 238000001004 secondary ion mass spectrometry Methods 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 5
- 238000004458 analytical method Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 abstract description 15
- 239000010410 layer Substances 0.000 description 647
- 238000000034 method Methods 0.000 description 65
- 230000001133 acceleration Effects 0.000 description 59
- 229910052796 boron Inorganic materials 0.000 description 59
- 238000004088 simulation Methods 0.000 description 54
- 239000000758 substrate Substances 0.000 description 49
- 238000004519 manufacturing process Methods 0.000 description 48
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 47
- 238000000137 annealing Methods 0.000 description 32
- 230000007547 defect Effects 0.000 description 25
- 238000010586 diagram Methods 0.000 description 25
- 150000002500 ions Chemical class 0.000 description 25
- 230000004048 modification Effects 0.000 description 24
- 238000012986 modification Methods 0.000 description 24
- 230000015572 biosynthetic process Effects 0.000 description 21
- 230000006870 function Effects 0.000 description 17
- 239000004973 liquid crystal related substance Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 125000004429 atom Chemical group 0.000 description 15
- 239000011810 insulating material Substances 0.000 description 13
- 230000008569 process Effects 0.000 description 12
- 238000002834 transmittance Methods 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 9
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 6
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- 229910052733 gallium Inorganic materials 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910017107 AlOx Inorganic materials 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910052735 hafnium Inorganic materials 0.000 description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 4
- 125000004430 oxygen atom Chemical group O* 0.000 description 4
- 230000007261 regionalization Effects 0.000 description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000002050 diffraction method Methods 0.000 description 3
- 229910052747 lanthanoid Inorganic materials 0.000 description 3
- 150000002602 lanthanoids Chemical class 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 229910052727 yttrium Inorganic materials 0.000 description 3
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002378 acidificating effect Effects 0.000 description 2
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical class [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 235000006408 oxalic acid Nutrition 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000005477 sputtering target Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 238000004435 EPR spectroscopy Methods 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000005516 deep trap Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/42—Bombardment with radiation
- H01L21/423—Bombardment with radiation with high-energy radiation
- H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
Abstract
【課題】酸化物半導体を配線材料として用いた半導体装置を提供する。【解決手段】半導体装置は、絶縁表面の上に設けられ、チャネル領域と、チャネル領域を挟むソース領域及びドレイン領域とを有する酸化物半導体層と、チャネル領域と対向するゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を備え、ゲート電極は、酸化物半導体層と同じ組成を有する酸化物導電層であり、酸化物導電層は、ソース領域及びドレイン領域と同じ不純物元素を含む。【選択図】図1
Description
本発明の実施形態の一つは、半導体装置及び半導体装置の製造方法に関する。特に、本発明の実施形態の一つは、チャネルとして酸化物半導体が用いられた半導体装置及び半導体装置の製造方法に関する。
近年、アモルファスシリコン、低温ポリシリコン、及び単結晶シリコンに替わり、酸化物半導体がチャネルに用いられた半導体装置の開発が進められている(例えば、特許文献1~6)。酸化物半導体がチャネルに用いられた半導体装置は、アモルファスシリコンがチャネルに用いられた半導体装置と同様に、単純な構造かつ低温プロセスで形成することができる。酸化物半導体がチャネルに用いられた半導体装置は、アモルファスシリコンがチャネルに用いられた半導体装置よりも高い移動度を有することが知られている。
酸化物半導体は、透光性を有するため、配線材料として用いることが可能となれば、アレイ基板(複数の半導体装置をアレイ状に配置した基板)の透過率を向上させる上で非常に有利である。しかしながら、従来の酸化物半導体は、抵抗値を十分に下げることが難しく、酸化物半導体を配線材料として用いることは困難であった。
本発明の一実施形態は、酸化物半導体を配線材料として用いた半導体装置を提供することを課題の一つとする。
本発明の一実施形態に係る半導体装置は、絶縁表面の上に設けられ、チャネル領域と、チャネル領域を挟むソース領域及びドレイン領域とを有する酸化物半導体層と、チャネル領域と対向するゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を備え、ゲート電極は、酸化物半導体層と同じ組成を有する酸化物導電層であり、酸化物導電層は、ソース領域及びドレイン領域と同じ不純物元素を含む。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、膜厚、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
「半導体装置」とは、半導体特性を利用することで機能しうる装置全般をいう。トランジスタ、半導体回路は半導体装置の一形態である。以下に示す実施形態の半導体装置は、例えば、表示装置、マイクロプロセッサ(Micro-Processing Unit:MPU)などの集積回路(Integrated Circuit:IC)、又はメモリ回路に用いられるトランジスタであってもよい。
「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材(例えば、偏光部材、バックライト、タッチパネル等)を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス(EL)層、エレクトロクロミック(EC)層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機EL層を含む有機EL表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視において、トランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視において、トランジスタと画素電極とが重なる位置関係を意味する。
本明細書において「αはA、B又はCを含む」、「αはA,B及びCのいずれかを含む」、「αはA,B及びCからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがA~Cの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
〈第1実施形態〉
図1~図13を用いて、本発明の一実施形態に係る半導体装置について説明する。
図1~図13を用いて、本発明の一実施形態に係る半導体装置について説明する。
[半導体装置10の構成]
図1~図2を用いて、本発明の一実施形態に係る半導体装置10の構成について説明する。図1は、本発明の一実施形態に係る半導体装置10の概要を示す断面図である。図2は、本発明の一実施形態に係る半導体装置10の概要を示す平面図である。また、図2に示す一点鎖線で切断したときの断面が、図1に示す断面図に対応する。
図1~図2を用いて、本発明の一実施形態に係る半導体装置10の構成について説明する。図1は、本発明の一実施形態に係る半導体装置10の概要を示す断面図である。図2は、本発明の一実施形態に係る半導体装置10の概要を示す平面図である。また、図2に示す一点鎖線で切断したときの断面が、図1に示す断面図に対応する。
図1に示すように、半導体装置10は基板100の上方に設けられている。半導体装置10は、下地膜120、酸化物半導体層144、ゲート絶縁層150、ゲート電極164GE、絶縁層170、180、ソース電極201、及びドレイン電極203を含む。ソース電極201及びドレイン電極203を特に区別しない場合、これらを併せてソース電極及びドレイン電極200という場合がある。また、酸化物半導体層144、ゲート絶縁層150、及びゲート電極164GEを指して、トランジスタと呼ぶ場合がある。
下地膜120は基板100の上に設けられている。酸化物半導体層144は下地膜120の上に設けられている。酸化物半導体層144は下地膜120に接している。酸化物半導体層144の主面のうち、下地膜120に接する面を下面という。下地膜120は、基板100から酸化物半導体層144に向かって拡散する不純物を遮蔽するバリア膜としての機能を備える。
酸化物半導体層144は、透光性を有している。また、酸化物半導体層144は、ソース領域144S、ドレイン領域144D、及びチャネル領域144CHに区分される。チャネル領域144CHは、酸化物半導体層144のうちゲート電極164GEの鉛直下方の領域である。ソース領域144Sは、酸化物半導体層144のうちゲート電極164GEと重ならない領域であって、チャネル領域144CHよりもソース電極201に近い側の領域である。ドレイン領域144Dは、酸化物半導体層144のうちゲート電極164GEと重ならない領域であって、チャネル領域144CHよりもドレイン電極203に近い側の領域である。
ゲート電極164GEは酸化物半導体層144に対向している。ゲート絶縁層150は、酸化物半導体層144とゲート電極164GEとの間に設けられている。ゲート絶縁層150は酸化物半導体層144に接している。酸化物半導体層144の主面のうち、ゲート絶縁層150に接する面を上面という。上面と下面との間の面を側面という。絶縁層170、180はゲート絶縁層150及びゲート電極164GEの上に設けられている。絶縁層170、180には、酸化物半導体層144に達する開口171、173が設けられている。ソース電極201は開口171の内部に設けられている。ソース電極201は開口171の底部で酸化物半導体層144に接している。ドレイン電極203は開口173の内部に設けられている。ドレイン電極203は開口173の底部で酸化物半導体層144に接している。
本発明の一実施形態に係る半導体装置10では、ゲート電極164GEは透光性を有しているゲート電極164GEの主面のうち、ゲート絶縁層150に接する面を下面という。上面と下面との間の面を側面という。ゲート電極164GEは、酸化物半導体層144と同じ組成を有する酸化物半導体層が低抵抗化された酸化物導電層164で構成される。なお、同じ組成とは、同じ元素を有し、組成の割合が異なる場合も含む。
酸化物半導体層144及びゲート電極164GEは、複数の結晶粒を含む多結晶構造を有する。詳細は後述するが、Poly-OS(Poly-crystalline Oxide Semiconductor)技術を用いることにより、多結晶構造を有する酸化物半導体層144及びゲート電極164GEを形成することができる。以下では、酸化物半導体層144及びゲート電極164GEの構成について説明するが、多結晶構造を有する酸化物半導体をPoly-OSという場合がある。
後に詳細に説明するが、酸化物半導体層144及びゲート電極164GEは、インジウムを含む2以上の金属を含み、2以上の金属におけるインジウムの比率は50%以上である。インジウム元素以外の金属元素として、ガリウム(Ga)元素、亜鉛(Zn)元素、アルミニウム(Al)元素、ハフニウム(Hf)元素、イットリウム(Y)元素、ジルコニウム(Zr)元素、およびランタノイドが用いられる。但し、酸化物半導体層144はPoly-OSを含んでいればよく、上記以外の金属元素が含まれる場合がある。ゲート電極164GEを構成する酸化物導電層は、酸化物半導体層144と同じ組成を有する酸化物半導体ターゲットを用いて成膜されることが好ましい。これにより、半導体装置の製造コストを削減することができる。
また、ソース領域144S、ドレイン領域144D、及びゲート電極164GEは、同じ不純物元素を含む。また、酸化物半導体層144におけるソース領域144S及びドレイン領域144Dは、不純物元素が添加されることによって、チャネル領域144CHと比較して抵抗率が低下している。つまり、ソース領域144S及びドレイン領域144Dは、導体としての物性を備えている。
ゲート電極164GE、ソース領域144S、及びドレイン領域144Dに含まれる不純物元素の濃度は、SIMS分析(二次イオン質量分析)で測定した場合に、1×1018cm-3以上1×1021cm-3以下であることが好ましい。ここで、不純物元素とは、アルゴン(Ar)、リン(P)、又はボロン(B)をいう。また、ゲート電極164GE、ソース領域144S、及びドレイン領域144Dに、1×1018cm-3以上1×1021cm-3以下が含まれる場合、イオン注入法又はドーピング法により不純物元素が意図的に添加されたものと推定される。ただし、ゲート電極164GE、ソース領域144S、及びドレイン領域144Dに、1×1018cm-3未満の濃度で、アルゴン(Ar)、リン(P)、又はボロン(B)以外の不純物元素が含まれていてもよい。なお、チャネル領域144CHに、不純物元素が含まれると、半導体装置10の特性に影響を及ぼす。そのため、チャネル領域144CHに含まれる不純物元素の濃度は、1×1018cm-3未満であることが好ましく、1×1016cm-3以下がより好ましい。
ゲート電極164GEは半導体装置10のトップゲートとしての機能を備える。ゲート絶縁層150はトップゲートに対するゲート絶縁層としての機能を備え、製造プロセスにおける熱処理によって酸素を放出する機能を備える。絶縁層170、180はゲート電極164GEとソース電極及びドレイン電極200とを絶縁し、両者間の寄生容量を低減する機能を備える。半導体装置10の動作は、主にゲート電極164GEに供給される電圧によって制御される。
図2に示すように、酸化物導電層164のうち、第1方向D1に延在する領域がゲート配線として機能する。また、酸化物導電層164のうち、酸化物半導体層144と重畳する領域がゲート電極164GEとして機能する。ここで、第1方向D1は、ソース電極201とドレイン電極203とを結ぶ方向であり、半導体装置10のチャネル長Lを示す方向である。具体的には、酸化物半導体層144とゲート電極164GEとが重なる領域(チャネル領域144CH)の第1方向D1の長さがチャネル長Lであり、当該チャネル領域144CHの第2方向D2の幅がチャネル幅Wである。
[酸化物半導体層の結晶構造]
酸化物半導体層144は、Poly-OSを含む。酸化物半導体層144の上面(または酸化物半導体層144の膜厚方向)から観察したPoly-OSに含まれる結晶粒の結晶粒径は、0.1μm以上であり、好ましくは0.3μm以上であり、さらに好ましくは0.5μm以上である。結晶粒の結晶粒径は、例えば、断面SEM観察、断面TEM観察、または電子線後方散乱回折(Electron Back Scattered Diffraction:EBSD)法などを用いて取得することができる。
酸化物半導体層144は、Poly-OSを含む。酸化物半導体層144の上面(または酸化物半導体層144の膜厚方向)から観察したPoly-OSに含まれる結晶粒の結晶粒径は、0.1μm以上であり、好ましくは0.3μm以上であり、さらに好ましくは0.5μm以上である。結晶粒の結晶粒径は、例えば、断面SEM観察、断面TEM観察、または電子線後方散乱回折(Electron Back Scattered Diffraction:EBSD)法などを用いて取得することができる。
Poly-OSでは、複数の結晶粒が1種類の結晶構造を有していてもよく、複数の種類の結晶構造を有していてもよい。Poly-OSの結晶構造は、電子線回折法またはXRD法などを用いて特定することができる。すなわち、酸化物半導体層144及び酸化物導電層164の結晶構造は、電子線回折法またはXRD法などを用いて特定することができる。
酸化物半導体層144の結晶構造は、立方晶であることが好ましい。立方晶は、結晶構造の対称性が高く、酸化物半導体層144に酸素欠陥が生成された場合においても、構造緩和が起きにくく、結晶構造が安定している。上述したように、インジウム元素の比率を高くすることにより、複数の結晶粒の各々の結晶構造が制御され、立方晶の結晶構造を有する酸化物半導体層144を形成することができる。
酸化物半導体層144は、チャネル領域CHに対応する第1の領域141ならびにソース領域Sおよびドレイン領域Dに対応する第2の領域142を含む。酸化物半導体層144では、第1の領域141が第1の結晶構造を有し、第2の領域142が第2の結晶構造を有する。第2の領域142は、第1の領域141よりも大きな電気伝導度を有するが、第2の結晶構造は、第1の結晶構造と同一である。ここで、2つの結晶構造が同一とは、結晶系が同一であることを意味する。例えば、酸化物半導体層144の結晶構造が立方晶であるとき、第1の領域141の第1の結晶構造および第2の領域142の結晶構造は、ともに立方晶であり、同一である。第1の結晶構造および第2の結晶構造は、例えば、極微電子線回折法などを用いて特定することができる。
また、所定の結晶方位において、第1の結晶構造の面間隔d値と、第2の結晶構造の面間隔dとは、略同一である。ここで、2つの面間隔d値が略同一とは、一方の面間隔d値が、他方の面間隔d値の0.95倍以上1.05倍以下であることをいう。あるいは、極微電子線回折法において、2つの回折パターンがほとんど一致している場合をいう。
第1の領域141と第2の領域142との間には、結晶粒界が存在しなくてもよい。また、1つの結晶粒の中に、第1の領域141および第2の領域142が含まれていてもよい。換言すると、第1の領域141から第2の領域142への変化は、連続的な結晶構造の変化であってもよい。
[第2の領域142の構成]
図46は、本発明の一実施形態に係る半導体装置10の酸化物半導体層144の第2の領域142に含まれるPoly-OSの結合状態を説明する模式図である。図46(A)~図46(C)には、インジウム原子(In原子)およびIn原子と異なる金属原子(M原子)を含むPoly-OSが示されている。
図46は、本発明の一実施形態に係る半導体装置10の酸化物半導体層144の第2の領域142に含まれるPoly-OSの結合状態を説明する模式図である。図46(A)~図46(C)には、インジウム原子(In原子)およびIn原子と異なる金属原子(M原子)を含むPoly-OSが示されている。
図46(A)に示すPoly-OSでは、In原子および金属原子Mの各々が酸素原子(O原子)と結合している。図46(A)に示すPoly-OSの結晶構造は、第2の領域142では、第1の領域141よりも電気伝導度を大きくするために、In原子または金属原子MとO原子との結合が切断され、O原子が脱離された酸素欠陥が生成されている(図46(B)参照)。Poly-OSは、結晶粒径の大きな結晶粒を含むため、長距離秩序が維持されやすい。そのため、酸素欠陥が生成されても、構造緩和が起きにくく、In原子および金属原子Mの位置はほとんど変化しない。図46(B)に示す状態において、水素が存在すると、酸素欠陥中のIn原子のダングリングボンドおよび金属原子Mのダングリングボンドが水素原子(H原子)と結合し、安定化する(図46(C)参照)。酸素欠陥中のH原子はドナーとして機能するため、第2の領域142のキャリア濃度が増加する。
また、図46(C)に示すように、Poly-OSでは、酸素欠陥中でH原子が結合されても、In原子および金属原子Mの位置がほとんど変化しない。そのため、第2の領域142の第2の結晶構造は、酸素欠陥のないPoly-OSの結晶構造から変化しない。すなわち、第2の領域142の第2の結晶構造は、第1の領域141の第1の結晶構造と同一である。
図47は、本発明の一実施形態に係る半導体装置10の酸化物半導体層144の第2の領域142のバンド構造を説明するバンドダイアグラムである。
図47に示すように、第2の領域142のPoly-OSでは、バンドギャップEg内に、第1のエネルギー準位1010および第2のエネルギー準位1020を含む。また、価電子帯上端のエネルギー準位Evの近傍および伝導帯下端のエネルギー準位Ecの近傍のそれぞれに、テイル準位1030を含む。第1のエネルギー準位1010は、バンドギャップEg内に存在する深いトラップ準位であり、酸素欠陥に起因するものである。第2のエネルギー準位1020は、伝導帯の下端近傍に存在するドナー準位であり、酸素欠陥内で結合された水素原子に起因するものである。テイル準位1030は、長距離秩序の乱れに起因するものである。
第2の領域142におけるPoly-OSは、酸素欠陥を含むものの、結晶構造を有しており、長距離秩序が維持されている。また、第2の領域142におけるPoly-OSでは、構造的な乱れを生じることなく、酸素欠陥内で水素原子を結合することができる。そのため、テイル準位1030の状態密度(Density of State:DOS)を抑制しながら、第2のエネルギー準位1020のDOSを大きくすることができる。そのため、第2のエネルギー準位1020のDOSは、伝導帯下端近傍のテイル準位1030のDOSよりも大きく、第2のエネルギー準位1020のDOSは、伝導帯下端のエネルギー準位Ecを超えて広がることができる。すなわち、フェルミ準位EFは、伝導帯下端のエネルギー準位Ecを超え、第2の領域142におけるPoly-OSは、金属的性質を有する。
上述したように、第2の領域142におけるPoly-OSは、従来の酸化物半導体と異なり、金属的性質を有する。そのため、第2の領域142は、酸素欠陥を生成することにより、十分に低抵抗化することができる。第2の領域142のシート抵抗は、1000Ω/sq.以下であり、好ましくは500Ω/sq.以下であり、さらに好ましくは250Ω/sq.である。
先に説明したように、ゲート電極164GEは、酸化物半導体層144と同じ組成を有する酸化物導電層164で構成されている。また、酸化物導電層164は、ソース領域144S及びドレイン領域144Dと同じ不純物元素を含んでいる。そのため、酸化物導電層164は、第2の領域142と同様に第2の結晶構造を有している。また、酸化物導電層164は、第2の領域142と同様に、金属的性質を有することができる。そのため、酸化物導電層164は、酸素欠陥を生成することにより、十分に低抵抗化することができる。酸化物導電層164のシート抵抗は、1000Ω/sq.以下であり、好ましくは500Ω/sq.以下であり、さらに好ましくは250Ω/sq.である。
したがって、本発明の一実施形態に係る半導体装置10では、ゲート電極164GE及びゲート配線を、酸化物導電層164によって形成することができる。透光性を有する酸化物導電層164によってゲート電極164GE及びゲート配線を形成することにより、半導体装置10の光の透過率を向上させることができる。また、当該半導体装置10を表示装置に適用することにより、表示装置の光の透過率を向上させることができる。当該半導体装置10は、例えば、背景を視認することが可能な透明ディスプレイに適用することが可能となる。
本実施形態において、基板100と酸化物半導体層144との間に遮光層が設けられてもよい。チャネル領域144CHと重畳する領域に、遮光層が設けられることにより、チャネル領域144CHに光が照射されることにより、半導体装置10の特性が変動することを抑制することができる。
本実施形態では、半導体装置10として、ゲート電極が酸化物半導体層の上に設けられたトップゲート型トランジスタが用いられた構成を例示するが、この構成に限定されない。例えば、半導体装置10として、ゲート電極が酸化物半導体層の下方のみに設けられたボトムゲート型トランジスタ、又はゲート電極が酸化物半導体層の上方及び下方に設けられたデュアルゲート型トランジスタが用いられてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
[半導体装置10の製造方法]
図3~図13を用いて、本発明の一実施形態に係る半導体装置の製造方法について説明する。図3は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図4~図13は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図3~図13を用いて、本発明の一実施形態に係る半導体装置の製造方法について説明する。図3は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図4~図13は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図3及び図4に示すように、基板100の上に下地膜120を形成する(図3に示すステップS1001の「下地膜形成」)。
基板100として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板100が可撓性を備える必要がある場合、基板100として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、又は樹脂を含む基板が用いられる。基板100として樹脂を含む基板が用いられる場合、基板100の耐熱性を向上させるために、上記の樹脂に不純物元素が導入されてもよい。
下地膜120はCVD(Chemical Vapor Deposition)法、又はスパッタリング法によって成膜される。下地膜120として、一般的な絶縁性材料が用いられる。下地膜120として、例えば、酸化シリコン(SiOx)、酸化窒化シリコン(SiOxNy)、窒化シリコン(SiNx)、窒化酸化シリコン(SiNxOy)、酸化アルミニウム(AlOx)、酸化窒化アルミニウム(AlOxNy)、窒化酸化アルミニウム(AlNxOy)、及び窒化アルミニウム(AlNx)などの無機絶縁材料が用いられる。
上記のSiOxNy及びAlOxNyは、酸素(O)よりも少ない比率(x>y)の窒素(N)を含有するシリコン化合物及びアルミニウム化合物である。SiNxOy及びAlNxOyは、窒素よりも少ない比率(x>y)の酸素を含有するシリコン化合物及びアルミニウム化合物である。
下地膜120は、単層構造又は積層構造で形成される。下地膜120を積層構造とする場合には、基板100から窒素を含む絶縁材料と酸素を含む絶縁材料との順で形成されることが好ましい。窒素を含む絶縁材料を用いることにより、例えば、基板100側から酸化物半導体層144に向かって拡散する不純物をブロックすることができる。また、酸素を含む絶縁材料を用いることにより、熱処理によって酸素を放出させることができる。酸素を含む絶縁材料が酸素を放出する熱処理の温度は、例えば、600℃以下、500℃以下、450℃以下、又は400℃以下である。つまり、酸素を含む絶縁材料は、例えば、基板100としてガラス基板が用いられた場合の半導体装置10の製造工程で行われる熱処理温度で酸素を放出する。本実施形態では、窒素を含む絶縁材料として、例えば、窒化シリコンが形成される。酸素を含む絶縁材料として、例えば、酸化シリコンが形成される。
図3及び図5に示すように、下地膜120の上に酸化物半導体層140を形成する(図3に示すステップS1002の「OS1成膜」)。この工程について、基板100の上に酸化物半導体層140を形成する、という場合がある。
酸化物半導体層140は、スパッタリング法又は原子層堆積法(ALD:Atomic Layer Deposition)によって成膜される。酸化物半導体層140の膜厚は、例えば、10nm以上100nm以下、15nm以上70nm以下、又は20nm以上40nm以下である。
酸化物半導体層140として、半導体の特性を有する金属酸化物を用いることができる。酸化物半導体層140として、例えば、インジウム(In)を含む2以上の金属を含む酸化物半導体が用いられる。また、2以上の金属におけるインジウムの比率は50%以上である。酸化物半導体層140として、インジウムに加えて、ガリウム(Ga)、亜鉛(Zn)、アルミニウム(Al)、ハフニウム(Hf)、イットリウム(Y)、ジルコニア(Zr)、又はランタノイドが用いられる。酸化物半導体層140として、上記以外の元素が用いられてもよい。本実施形態では、酸化物半導体層140として、インジウム(In)及びガリウム(Ga)を含む金属酸化物が用いられる。
後述するOSアニールによって、酸化物半導体層140を結晶化する場合、成膜後かつOSアニール前の酸化物半導体層140はアモルファス(酸化物半導体の結晶成分が少ない状態)であることが好ましい。つまり、酸化物半導体層140の成膜方法は、成膜直後の酸化物半導体層140ができるだけ結晶化しない条件であることが好ましい。例えば、スパッタリング法によって酸化物半導体層140が成膜される場合、被成膜対象物(基板100及びその上に形成された構造物)の温度を制御しながら酸化物半導体層140が成膜される。
スパッタリング法によって被成膜対象物に対して成膜を行うと、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が被成膜対象物に衝突するため、成膜処理に伴い被成膜対象物の温度が上昇する。成膜処理中の被成膜対象物の温度が上昇すると、成膜直後の状態で酸化物半導体層140に微結晶が含まれ、その後のOSアニールによる結晶化が阻害される。上記のように被成膜対象物の温度を制御するために、例えば、被成膜対象物を冷却しながら成膜を行うことができる。例えば、被成膜対象物の被成膜面の温度(以下、「成膜温度」という。)が100℃以下、70℃以下、50℃以下、又は30℃以下になるように、被成膜対象物を当該被成膜面の反対側の面から冷却することができる。上記のように、被成膜対象物を冷却しながら酸化物半導体層140の成膜を行うことで、成膜直後の状態で結晶成分が少ない酸化物半導体層140を成膜することができる。
図3及び図6に示すように、酸化物半導体層140のパターンを形成する(図3に示すステップS1003の「OS1パターン形成」)。図示しないが、酸化物半導体層140の上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体層140をエッチングする。酸化物半導体層140のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、酸性のエッチャントを用いてエッチングを行うことができる。エッチャントとして、例えば、シュウ酸又はフッ酸を用いることができる。
酸化物半導体層140は、OSアニール前にパターンが形成されることが好ましい。OSアニールによって酸化物半導体層140が結晶化すると、エッチングし難い傾向がある。また、エッチングによって酸化物半導体層140にダメージが生じても、OSアニールによってダメージを修復できるため好ましい。
酸化物半導体層140のパターン形成の後に酸化物半導体層140に対して熱処理(OSアニール)が行われる(図3に示すステップS1004の「OS1アニール」)。OSアニールでは、酸化物半導体層140が、所定の到達温度で所定の時間保持される。所定の到達温度は、300℃以上500℃以下であり、好ましくは350℃以上450℃以下である。また、到達温度での保持時間は、15分以上120分以下であり、好ましくは30分以上60分以下である。OSアニールを行うことにより、酸化物半導体層140が結晶化され、多結晶構造を有する酸化物半導体層144が形成される。
図3及び図7に示すように、酸化物半導体層144の上にゲート絶縁層150を成膜する(図3に示すステップS1005の「GI形成」)。
ゲート絶縁層150の成膜方法及び絶縁材料は、下地膜120の説明を参照すればよい。また、ゲート絶縁層150の膜厚は、例えば、50nm以上150nm以下である。
ゲート絶縁層150として、酸素を含む絶縁材料を用いることが好ましい。また、ゲート絶縁層150として、欠陥が少ない絶縁層を用いることが好ましい。例えば、ゲート絶縁層150における酸素の組成比と、ゲート絶縁層150と同様の組成の絶縁層(以下、「他の絶縁層」という)における酸素の組成比と、を比較した場合、ゲート絶縁層150における酸素の組成比の方が当該他の絶縁層における酸素の組成比よりも当該絶縁層に対する化学量論比に近い。例えば、ゲート絶縁層150及び絶縁層180の各々に酸化シリコン(SiOx)が用いられる場合、ゲート絶縁層150として用いられる酸化シリコンにおける酸素の組成比は、絶縁層180として用いられる酸化シリコンにおける酸素の組成比に比べて、酸化シリコンの化学量論比に近い。例えば、ゲート絶縁層150として、電子スピン共鳴法(ESR)で評価したときに欠陥が観測されない層が用いられてもよい。
ゲート絶縁層150として欠陥が少ない絶縁層を形成するために、350℃以上の成膜温度でゲート絶縁層150を成膜してもよい。また、ゲート絶縁層150を成膜した後に、ゲート絶縁層150の一部に酸素を打ち込む処理を行ってもよい。本実施形態では、ゲート絶縁層150として、欠陥が少ない絶縁層を形成するために、350℃以上の成膜温度で酸化シリコンが形成される。
図3及び図7に示すように、ゲート絶縁層150の上にアルミニウムを主成分とする金属酸化物層190を成膜する(図3に示すステップS1006の「AlOx成膜」)。
金属酸化物層190は、スパッタリング法によって成膜される。金属酸化物層190の成膜によって、ゲート絶縁層150に酸素が打ち込まれる。アルミニウムを主成分とする金属酸化物層は、例えば、酸化アルミニウム(AlOx)、酸化窒化アルミニウム(AlOxNy)、窒化酸化アルミニウム(AlNxOy)、窒化アルミニウム(AlNx)などの無機絶縁層が用いられる。「アルミニウムを主成分とする金属酸化物層」とは、金属酸化物層190に含まれるアルミニウムの比率が、金属酸化物層190全体の1%以上であることを意味する。金属酸化物層190に含まれるアルミニウムの比率は、金属酸化物層190全体の5%以上70%以下、10%以上60%以下、又は30%以上50%以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
金属酸化物層190の膜厚は、例えば、5nm以上100nm以下、5nm以上50nm以下、5nm以上30nm以下、又は7nm以上15nm以下である。本実施形態では、金属酸化物層190として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。本実施形態において、金属酸化物層190として用いられた酸化アルミニウムは、金属酸化物層190の成膜時にゲート絶縁層150に打ち込まれた酸素が外方拡散することを抑制する。
例えば、金属酸化物層190をスパッタリング法で形成した場合、金属酸化物層190の膜中にはスパッタリングで用いられたプロセスガスが残存する。例えば、スパッタリングのプロセスガスとしてArが用いられた場合、金属酸化物層190の膜中にはArが残存することがある。残存したArは金属酸化物層190に対するSIMS(Secondary Ion Mass Spectrometry)分析で検出することができる。
酸化物半導体層144の上にゲート絶縁層150が成膜され、ゲート絶縁層150の上に金属酸化物層190が成膜された状態で、酸化物半導体層144へ酸素を供給するための熱処理(酸化アニール)が行われる(図3に示すステップS1007の「酸化アニール」)。
酸化物半導体層144が成膜されてから酸化物半導体層144の上にゲート絶縁層150が成膜されるまでの間の工程で、酸化物半導体層144の上面及び側面には多くの酸素欠陥が発生する。上記の酸化アニールによって、下地膜120から放出された酸素が酸化物半導体層144の上面及び側面に供給され、酸素欠陥が修復される。
上記の酸化アニールにおいて、ゲート絶縁層150に打ち込まれた酸素は、金属酸化物層190によってブロックされるため、大気中に放出されることが抑制される。したがって、当該酸化アニールによって、当該酸素が効率よく酸化物半導体層144に供給され、酸素欠陥が修復される。
図3及び図8に示すように、酸化アニールの後に、金属酸化物層190はエッチング(除去)される(図3に示すステップS1008の「AlOx除去」)。金属酸化物層190のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸(DHF)が用いられる。当該エッチングによって、全面に形成された金属酸化物層190が除去される。換言すると、金属酸化物層190の除去はマスクを用いずに行われる。さらに換言すると、当該エッチングによって、少なくとも平面視において、ある1つのパターンに形成された酸化物半導体層144と重なる領域の全ての金属酸化物層190が除去される。
次に、図3及び図9に示すように、ゲート絶縁層150の上に酸化物半導体層160を成膜する(図3に示すステップS1009の「OS2成膜」)。酸化物半導体層160を用いて、ゲート電極164GE及びゲート配線を構成する酸化物導電層164(図2参照)を形成する。
酸化物半導体層160として、酸化物半導体層140で説明したように、半導体の特性を有する金属酸化物を用いることができる。酸化物半導体層160として、例えば、インジウム(In)を含む2以上の金属を含む金属酸化物が用いられる。また、2以上の金属におけるインジウムの比率は50%以上である。酸化物半導体層160の全体に対するインジウムの比率は50%以上である。酸化物半導体層160として、インジウムに加えて、ガリウム(Ga)、亜鉛(Zn)、アルミニウム(Al)、ハフニウム(Hf)、イットリウム(Y)、ジルコニア(Zr)、ランタノイドが用いられる。酸化物半導体層160として、上記以外の元素が用いられてもよい。
本実施形態では、酸化物半導体層160として、インジウム(In)及びガリウム(Ga)を含む金属酸化物が用いられる。酸化物半導体層160は、酸化物半導体層140と同じ組成を有することが好ましい。酸化物半導体層160は、酸化物半導体層140と同じ組成とすることで、同じスパッタリングターゲットを用いることができるため、製造コストを抑制することができる。酸化物半導体層140と同様に、成膜後の酸化物半導体層160はアモルファスであることが好ましい。
酸化物半導体層160の成膜方法及び成膜条件については、酸化物半導体層140の成膜方法の説明を参照すればよい。
次に、図3及び図10に示すように、酸化物半導体層160の配線パターンを形成する(図3に示すステップS1010の「配線パターン形成」)。図示しないが、酸化物半導体層160の上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体層160をエッチングする。酸化物半導体層160のエッチングの方法は、酸化物半導体層140のエッチング方法の説明を参照すればよい。これにより、酸化物半導体層160の配線パターンが形成される。
次に、酸化物半導体層160の配線パターン形成の後に酸化物半導体層160に対して熱処理(OSアニール)が行われる(図3に示すステップS1011の「OSアニール」)。OSアニールでは、酸化物半導体層160が、所定の到達温度で所定の時間保持される。所定の到達温度は、300℃以上500℃以下であり、好ましくは350℃以上450℃以下である。また、到達温度での保持時間は、15分以上120分以下であり、好ましくは30分以上60分以下である。OSアニールを行うことにより、酸化物半導体層160が結晶化され、多結晶構造を有する酸化物半導体層162が形成される。
次に、図3及び図11に示すように、酸化物半導体層162に不純物を添加するとともに、酸化物半導体層162をマスクとして、酸化物半導体層144に不純物を添加する(図3に示すステップS1012の「不純物添加(GE/SD領域形成)」)。本実施形態では、不純物の添加をイオン注入によって行う場合について説明するが、イオンドーピング法によって行ってもよい。
具体的には、イオン注入によって、酸化物半導体層162には露出した状態で不純物元素が添加され、ソース領域144S及びドレイン領域144Dには、ゲート絶縁層150を通過して、不純物元素が添加される。そのため、酸化物半導体層162と、ソース領域144S及びドレイン領域144Dには同じ不純物元素が添加される。
不純物元素として、例えば、アルゴン(Ar)、リン(P)、又はボロン(B)を用いればよい。また、イオン注入法でボロン(B)の添加を行う場合は、加速エネルギーを、20keV以上40keV以下とし、ボロン(B)の注入量を、1×1014cm-2以上1×1016cm-2以下とすればよい。
ステップS1102において酸化物半導体層144及び酸化物半導体層162に不純物を添加する際に、酸化物半導体層162の下のチャネル領域144CHには不純物元素が添加されず、ソース領域144S及びドレイン領域144Dには、不純物元素が添加されるように制御する必要がある。
ゲート電極164GEの膜厚が大きい場合は、ゲート電極164GEの下面まで十分に不純物元素が届く程度に加速エネルギーを設定する必要がある。具体的には、ゲート電極164GEの下面近傍において、不純物元素の濃度が1×1018cm-3以上1×1021cm-3以下程度となることが好ましい。一方、酸化物半導体層144において、後にチャネル領域144CHとなる領域には、不純物元素が到達しないように、ゲート絶縁膜150の下面よりも上で不純物元素が留まる程度に加速エネルギーを設定する必要がある。具体的には、ゲート絶縁膜150に接する酸化物半導体層144の上面近傍において、不純物元素濃度が1×1018cm-3未満程度となることが好ましい。
つまり、ゲート電極164GEの膜厚と、ゲート絶縁膜150の膜厚に応じて、不純物元素を添加する際の加速エネルギーを最適化することが好ましい。トランジスタの微細化に伴ってゲート絶縁層150の膜厚が小さくなる場合には、ゲート電極164GEの下面と、酸化物半導体層144との距離が近くなるため、より詳細な設定が必要となる。
また、ゲート電極164GEの下面に不純物元素が十分に到達しない場合には、ゲート電極164GEとゲート絶縁層150との間に十分に導体化しない領域を挟むことになり、トランジスタの構造を考慮すると好ましくない。したがって、不純物元素はゲート電極164GEの下面を越えて、ゲート絶縁層150の途中まで到達する程度に注入されていることが好ましい。
上記に従うと、酸化物導電層164、ソース領域144S、及びドレイン領域144Dに不純物元素を1×1018cm-3以上1×1021cm-3以下の濃度で添加することができる。これにより、酸化物半導体層164、ソース領域144S、及びドレイン領域144Dの抵抗率を低下させて、導体として機能させることができる。したがって、酸化物半導体層164の配線パターンを、ゲート配線として機能させることができる。このとき、ゲート配線のうち、酸化物半導体層144のチャネル領域144CHに重畳する領域が、ゲート電極164GEとして機能する。また、イオン注入により、酸化物半導体層164及びゲート絶縁層150を通過して、チャネル領域144CHに不純物元素が添加されたとしても、1×1018cm-3未満とすることができる。これにより、半導体装置10の電気的特性が劣化することを抑制できる。なお、ソース領域144S及びドレイン領域144Dには、ゲート絶縁層を介して不純物元素が添加される。そのため、ソース領域144S及びドレイン領域144Dに含まれる不純物元素の濃度は、ゲート電極164に含まれる不純物元素の濃度よりも低くてもよい。
図3及び図12に示すように、ゲート絶縁層150及びゲート電極164GEの上に層間膜として絶縁層170、180を成膜する(図3に示すステップS1013の「層間膜成膜」)。
絶縁層170、180の成膜方法及び絶縁材料は、下地膜120の説明を参照すればよい。絶縁層170の膜厚は、50nm以上500nm以下である。絶縁層180の膜厚は、50nm以上500nm以下である。本実施形態では、例えば、絶縁層170として窒化シリコンが形成され、絶縁層180として酸化シリコンが形成される。
図3及び図13に示すように、ゲート絶縁層150及び絶縁層170、180に開口171、173を形成する(図3に示すステップS1014の「コンタクト開孔」)。開口171によってソース領域144Sの酸化物半導体層144が露出されている。開口173によってドレイン領域144Dの酸化物半導体層144が露出されている。
次に、開口171、173によって露出された酸化物半導体層144の上及び絶縁層180の上にソース電極及びドレイン電極200を形成することで(図3に示すステップS1015の「SD形成」)、図1に示す半導体装置10を形成することができる。
ソース電極及びドレイン電極200は、例えば、スパッタリング法により成膜される。ソース電極及びドレイン電極200として、一般的な金属材料が用いられる。ソース電極及びドレイン電極200として、例えば、アルミニウム(Al)、チタン(Ti)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、モリブデン(Mo)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)、ビスマス(Bi)、銀(Ag)、銅(Cu)、及びこれらの合金又は化合物が用いられる。ソース電極及びドレイン電極200として、上記の材料が単層で用いられてもよく積層で用いられてもよい。
上記の製造方法で作製した半導体装置10では、チャネル領域144CHのチャネル長Lが2μm以上4μm以下、かつ、チャネル領域144CHのチャネル幅が2μm以上25μm以下の範囲において、移動度が30cm2/Vs以上、35cm2/Vs以上、又は40cm2/Vs以上の電気特性を得ることができる。本実施形態における移動度とは半導体装置10の飽和領域における電界効果移動度であって、ソース電極とドレイン電極との間の電位差(Vd)が、ゲート電極に供給される電圧(Vg)から半導体装置10の閾値電圧(Vth)を引いた値(Vg-Vth)より大きい領域における電界効果移動度の最大値を意味する。
酸化物半導体は、透光性を有するため、配線材料として用いることが可能となれば、アレイ基板(複数の半導体装置をアレイ状に配置した基板)の透過率を向上させる上で非常に有利である。しかしながら、従来の酸化物半導体は、抵抗値を十分に下げることが難しく、酸化物半導体を配線材料として用いることは困難であった。
本発明の一実施形態に係る半導体装置の製造方法では、ゲート配線及びゲート電極として機能する酸化物導電層164を、酸化物半導体層144と同じ組成を有する酸化物半導体層162を用いて形成する。酸化物半導体層144及び酸化物半導体層162は、同じ結晶構造を有している。また、酸化物半導体層162をマスクとして不純物元素を添加することで、酸化物半導体層162、並びにソース領域144S及びドレイン領域144Dに、不純物元素を添加することができる。これにより、酸化物半導体層162、並びにソース領域144S及びドレイン領域144Dに、酸素欠陥を生成させることができるため、十分に低抵抗化することができる。
したがって、上記の製造方法で作製した半導体装置10では、透光性を有する酸化物導電層164を、ゲート配線及びゲート電極164GEとして用いることができる。これにより、半導体装置10の光の透過率を向上させることができる。このような半導体装置10を、表示装置に適用することにより、光の透過率が高い表示装置を製造することができる。
〈第2実施形態〉
本実施形態では、第1実施形態に示す半導体装置10の構成とは異なる構成を有する半導体装置10について説明する。
本実施形態では、第1実施形態に示す半導体装置10の構成とは異なる構成を有する半導体装置10について説明する。
[半導体装置10の構成]
本実施形態に係る半導体装置10の構成は、第1実施形態の半導体装置10と類似しているが、下地膜120と酸化物半導体層144との間に金属酸化物層130が設けられている点において、第1実施形態の半導体装置10と相違する。以下の説明において、第1実施形態と同様の構成については説明を省略し、主に第1実施形態との相違点について説明する。
本実施形態に係る半導体装置10の構成は、第1実施形態の半導体装置10と類似しているが、下地膜120と酸化物半導体層144との間に金属酸化物層130が設けられている点において、第1実施形態の半導体装置10と相違する。以下の説明において、第1実施形態と同様の構成については説明を省略し、主に第1実施形態との相違点について説明する。
図14は、本発明の一実施形態に係る半導体装置10の概要を示す断面図である。図14に示すように、半導体装置10は、下地膜120、金属酸化物層130、酸化物半導体層144、ゲート絶縁層150、ゲート電極164GE、絶縁層170、180、ソース電極201、及びドレイン電極203を含む。
金属酸化物層130は下地膜120の上に設けられている。金属酸化物層130は下地膜120に接している。酸化物半導体層144は金属酸化物層130の上に設けられている。酸化物半導体層144は金属酸化物層130に接している。酸化物半導体層144の主面のうち、金属酸化物層130に接する面を下面という。金属酸化物層130の端部と酸化物半導体層144の端部は略一致している。
金属酸化物層130は、金属酸化物層190と同様にアルミニウムを主成分とする金属酸化物を含む層であり、酸素や水素などのガスを遮蔽するガスバリア膜としての機能を備える。金属酸化物層130として金属酸化物層190と同様の材料が用いられる。金属酸化物層130の材料は、金属酸化物層190の材料と同じであってもよく、異なっていてもよい。
半導体装置10の平面形状は図2と同様なので、図示を省略するが、平面視において、金属酸化物層130の平面パターンは、酸化物半導体層144の平面パターンと略同一である。図14を参照すると、酸化物半導体層144の下面は金属酸化物層130によって覆われている。特に、本実施形態では、酸化物半導体層144の下面の全てが、金属酸化物層130によって覆われている。
酸化物半導体層144におけるインジウムの比率が50%以上であることで、高移動度の半導体装置10を実現することができる。一方、このような酸化物半導体層144では、酸化物半導体層144に含まれる酸素が還元されやすく、酸化物半導体層144に酸素欠陥が形成されやすい。
半導体装置10では、製造プロセスの熱処理工程において、酸化物半導体層144よりも基板100側に設けられる層(例えば、下地膜120)から水素が放出され、その水素が酸化物半導体層144に到達することで、酸化物半導体層144に酸素欠陥が発生する。この酸素欠陥の発生は、酸化物半導体層144のパターンサイズが大きいほど顕著である。このような酸素欠陥の発生を抑制するために、酸化物半導体層144の下面への水素の到達を抑制する必要がある。
また、酸化物半導体層144の上面は、酸化物半導体層144が形成された後の工程(例えば、パターニング工程又はエッチング工程)の影響を受ける。一方、酸化物半導体層144の下面(酸化物半導体層144の基板100側の面)は、上記のような影響を受けない。
したがって、酸化物半導体層144の上面に形成される酸素欠陥は、酸化物半導体層144の下面に形成される酸素欠陥より多い。つまり、酸化物半導体層144中の酸素欠陥は、酸化物半導体層144の膜厚方向に一様に存在しているのではなく、酸化物半導体層144の膜厚方向に不均一な分布で存在している。具体的には、酸化物半導体層144中の酸素欠陥は、酸化物半導体層144の下面側ほど少なく、酸化物半導体層144の上面側ほど多い。
上記のような酸素欠陥分布を有する酸化物半導体層144に対して、一様に酸素供給処理を行う場合、酸化物半導体層144の上面側に形成された酸素欠陥を修復するために必要な量の酸素を供給すると、酸化物半導体層144の下面側には酸素が過剰に供給される。その結果、下面側では、過剰酸素によって酸素欠陥とは異なる欠陥準位が形成されてしまい、信頼性試験における特性変動、又は電界効果移動度の低下などの現象が発生する。したがって、このような現象を抑制するためには、酸化物半導体層144の下面側への酸素供給を抑制しつつ、酸化物半導体層144の上面側へ酸素を供給する必要がある。
従来の構成及び製造方法では、酸化物半導体層への酸素供給処理によって、半導体装置の初期特性が改善されても、信頼性試験による特性変動が発生するという、初期特性と信頼性試験との間にトレードオフの関係があった。しかし、本実施形態に係る構成及び製造方法によって、半導体装置10の良好な初期特性及び信頼性試験を得ることができる。
[半導体装置10の製造方法]
図15~図18を用いて、本発明の一実施形態に係る半導体装置10の製造方法について説明する。図15は、本発明の一実施形態に係る半導体装置10の製造方法を示すシーケンス図である。図16~図18は、本発明の一実施形態に係る半導体装置10の製造方法を示す断面図である。
図15~図18を用いて、本発明の一実施形態に係る半導体装置10の製造方法について説明する。図15は、本発明の一実施形態に係る半導体装置10の製造方法を示すシーケンス図である。図16~図18は、本発明の一実施形態に係る半導体装置10の製造方法を示す断面図である。
図15に示すように、基板100の上に下地膜120が形成される(図15に示すステップS2001の「下地膜形成」)。ステップS2001については、図3及び図4に示すステップS1001の説明を参照すればよい。本実施形態では、下地膜120として、窒化シリコン及び酸化シリコンを用いる。また、酸化シリコンは、熱処理によって酸素を放出するため好ましい。
図15及び図16に示すように、下地膜120の上に金属酸化物層130及び酸化物半導体層140を形成する(図15に示すステップS2002の「OS/AlOx成膜」)。金属酸化物層130及び酸化物半導体層140は、スパッタリング法又は原子層堆積法(ALD:Atomic Layer Deposition)によって成膜される。
金属酸化物層130の材料は、金属酸化物層190の材料の説明を参照すればよい。金属酸化物層130の膜厚は、例えば、1nm以上100nm以下、1nm以上50nm以下、1nm以上30nm以下、又は1nm以上10nm以下である。本実施形態では、金属酸化物層130として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。本実施形態において、金属酸化物層130として用いられた酸化アルミニウムは、下地膜120から放出された水素及び酸素をブロックし、放出された水素及び酸素が酸化物半導体層140に到達することを抑制する。
酸化物半導体層140の膜厚は、例えば、10nm以上100nm以下、15nm以上70nm以下、又は20nm以上40nm以下である。本実施形態では、酸化物半導体層140として、インジウム(In)及びガリウム(Ga)を含む酸化物が用いられる。後述するOSアニール前の酸化物半導体層140はアモルファスである。
後述するOSアニールによって、酸化物半導体層140を結晶化する場合、成膜後かつOSアニール前の酸化物半導体層140はアモルファス(酸化物半導体の結晶成分が少ない状態)であることが好ましい。成膜後の酸化物半導体層140がアモルファスとなる成膜方法については、図3に示すステップS1002の説明を参照すればよい。
図15及び図17に示すように、酸化物半導体層140のパターンを形成する(図15のステップS2003の「OSパターン形成」)。図示しないが、酸化物半導体層140の上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体層140をエッチングする。酸化物半導体層140のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、酸性のエッチャントを用いてエッチングを行うことができる。エッチャントとして、例えば、シュウ酸又はフッ酸を用いることができる。
次に、酸化物半導体層140のパターン形成の後に酸化物半導体層140に対して熱処理(OSアニール)が行われる(図15のステップS2004の「OSアニール」)。本実施形態では、このOSアニールによって、酸化物半導体層140が結晶化する。また、結晶化された酸化物半導体層を、酸化物半導体層144と記載する。
図15及び図18に示すように、金属酸化物層130のパターンを形成する(図15のステップS2005の「AlOxパターン形成」)。金属酸化物層130は、結晶化された酸化物半導体層144をマスクとしてエッチングされる。金属酸化物層130のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸(DHF)が用いられる。結晶化された酸化物半導体層144は、アモルファスの酸化物半導体層140と比較して、希釈フッ酸に対するエッチング耐性を有する。そのため、酸化物半導体層144をマスクとして、金属酸化物層130をエッチングすることができる。これにより、フォトリソグラフィ工程を省略することができる。
図15に示すステップS2006~ステップS2016に示す工程は、図3に示すステップS1005~ステップS1015と同様であるため、以降の説明を省略する。ステップS2006~ステップS2016を経ることにより、図14に示す半導体装置10を形成することができる。
上記の製造方法で作製した半導体装置10では、チャネル領域144CHのチャネル長Lが2μm以上4μm以下、かつ、チャネル領域144CHのチャネル幅が2μm以上25μm以下の範囲において、移動度が30cm2/Vs以上、35cm2/Vs以上、又は40cm2/Vs以上の電気特性を得ることができる。本実施形態における移動度とは半導体装置10の飽和領域における電界効果移動度であって、ソース電極とドレイン電極との間の電位差(Vd)が、ゲート電極に供給される電圧(Vg)から半導体装置10の閾値電圧(Vth)を引いた値(Vg-Vth)より大きい領域における電界効果移動度の最大値を意味する。
上記の製造方法で作製した半導体装置10では、透光性を有する酸化物半導体層162を、ゲート配線及びゲート電極164GEとして用いることができる。これにより、半導体装置10の光の透過率を向上させることができる。このような半導体装置10を、表示装置に適用することにより、表示装置の光の透過率を向上させることができる。
〈変形例1〉
本変形例では、第2実施形態とは異なる方法で製造された半導体装置について説明する。本変形例の半導体装置の構造は、外観としては第2実施形態で説明した半導体装置10と同一である。本変形例では、第2実施形態と異なる点に着目して説明する。
本変形例では、第2実施形態とは異なる方法で製造された半導体装置について説明する。本変形例の半導体装置の構造は、外観としては第2実施形態で説明した半導体装置10と同一である。本変形例では、第2実施形態と異なる点に着目して説明する。
図19は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図19に示すように、本変形例では、図15に示したステップS2007(AlOx形成)及びステップS2009(AlOx除去)の2つの工程が省略されている。すなわち、本実施形態では、ゲート絶縁層150を形成した後、そのままの状態で酸化アニールを行う。この酸化アニールにより、ゲート絶縁層150から放出された酸素が酸化物半導体層140へと供給され、酸化物半導体層140に含まれる酸素欠陥が修復される。その際における金属酸化物層130の役割は、第1実施形態と同様であるため、ここでの説明は省略する。
本変形例の製造方法で作成した半導体装置10では、チャネル領域144CHのチャネル長Lが2μm以上4μm以下、かつ、チャネル領域144CHのチャネル幅が2μm以上25μm以下の範囲において、移動度が30cm2/Vs以上、35cm2/Vs以上、又は40cm2/Vs以上の電気特性を得ることができる。本実施形態における電界効果移動度の定義は、第1実施形態と同様である。
〈変形例2〉
本変形例では、第1実施形態とは異なる方法で製造された半導体装置について説明する。本変形例の半導体装置の構造は、外観としては第1実施形態で説明した半導体装置10と同一である。本変形例では、第1実施形態と異なる点に着目して説明する。
本変形例では、第1実施形態とは異なる方法で製造された半導体装置について説明する。本変形例の半導体装置の構造は、外観としては第1実施形態で説明した半導体装置10と同一である。本変形例では、第1実施形態と異なる点に着目して説明する。
図20は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図20に示すように、本変形例では、図15に示したステップS1006(AlOx形成)及びステップS1008(AlOx除去)の2つの工程が省略されている。すなわち、本実施形態では、ゲート絶縁層150を形成した後、そのままの状態で酸化アニールを行う。この酸化アニールにより、ゲート絶縁層150から放出された酸素が酸化物半導体層140へと供給され、酸化物半導体層140に含まれる酸素欠陥が修復される。その際における金属酸化物層130の役割は、第1実施形態と同様であるため、ここでの説明は省略する。
〈変形例3〉
本変形例では、第1実施形態とは異なる方法で製造された半導体装置について説明する。本変形例では、第1実施形態と異なる点に着目して説明する。
本変形例では、第1実施形態とは異なる方法で製造された半導体装置について説明する。本変形例では、第1実施形態と異なる点に着目して説明する。
[半導体装置10の構成]
本変形例に係る半導体装置10の構成は、第1実施形態の半導体装置10と類似しているが、ゲート絶縁層150とゲート電極164GE(酸化物導電層164)との間に金属酸化物層192が設けられている点において、第1実施形態の半導体装置10と相違する。以下の説明において、第1実施形態と同様の構成については説明を省略し、主に第1実施形態との相違点について説明する。
本変形例に係る半導体装置10の構成は、第1実施形態の半導体装置10と類似しているが、ゲート絶縁層150とゲート電極164GE(酸化物導電層164)との間に金属酸化物層192が設けられている点において、第1実施形態の半導体装置10と相違する。以下の説明において、第1実施形態と同様の構成については説明を省略し、主に第1実施形態との相違点について説明する。
図21は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図21に示すように、半導体装置10は、下地膜120、金属酸化物層130、酸化物半導体層144、ゲート絶縁層150、金属酸化物層192、ゲート電極164GE、絶縁層170、180、ソース電極201、及びドレイン電極203を含む。
金属酸化物層192はゲート絶縁層150の上に設けられている。金属酸化物層192はゲート絶縁層150に接している。ゲート電極164GEは金属酸化物層192の上に設けられている。ゲート電極164GEは金属酸化物層192に接している。金属酸化物層192の主面のうち、金属酸化物層130に接する面を下面という。金属酸化物層192の端部とゲート電極164GEの端部は略一致している。
半導体装置10の平面形状は図2と同様なので、図示を省略するが、平面視において、金属酸化物層192の平面パターンは、ゲート電極164GEの平面パターンと略同一である。図21を参照すると、ゲート電極164GEの下面は金属酸化物層130によって覆われている。特に、本変形例では、ゲート電極164GEの下面の全てが、金属酸化物層192によって覆われている。
[半導体装置10の製造方法]
図22は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図22に示すように、本変形例では、図3に示したステップS1011及びステップS1012の2つの工程の間に、ステップS1017が追加されている。すなわち、本変形例では、OSアニールを行うことにより、酸化物半導体層160が結晶化され、多結晶構造を有する酸化物導電層164が形成された後、酸化物導電層164をマスクとして、金属酸化物層190をパターニングする。これにより、金属酸化物層192を形成することができる。
図22は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図22に示すように、本変形例では、図3に示したステップS1011及びステップS1012の2つの工程の間に、ステップS1017が追加されている。すなわち、本変形例では、OSアニールを行うことにより、酸化物半導体層160が結晶化され、多結晶構造を有する酸化物導電層164が形成された後、酸化物導電層164をマスクとして、金属酸化物層190をパターニングする。これにより、金属酸化物層192を形成することができる。
〈変形例4〉
本変形例では、第2実施形態とは異なる方法で製造された半導体装置について説明する。本変形例では、第2実施形態と異なる点に着目して説明する。
本変形例では、第2実施形態とは異なる方法で製造された半導体装置について説明する。本変形例では、第2実施形態と異なる点に着目して説明する。
[半導体装置10の構成]
本変形例に係る半導体装置10の構成は、第2実施形態の半導体装置10と類似しているが、ゲート絶縁層150と酸化物導電層164との間に金属酸化物層192が設けられている点において、第2実施形態の半導体装置10と相違する。
本変形例に係る半導体装置10の構成は、第2実施形態の半導体装置10と類似しているが、ゲート絶縁層150と酸化物導電層164との間に金属酸化物層192が設けられている点において、第2実施形態の半導体装置10と相違する。
図23は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図23に示すように、半導体装置10は、下地膜120、金属酸化物層130、酸化物半導体層144、ゲート絶縁層150、金属酸化物層192、ゲート電極164GE、絶縁層170、180、ソース電極201、及びドレイン電極203を含む。
金属酸化物層192はゲート絶縁層150の上に設けられている。金属酸化物層192はゲート絶縁層150に接している。ゲート電極164GEは金属酸化物層192の上に設けられている。ゲート電極164GEは金属酸化物層192に接している。金属酸化物層192の主面のうち、金属酸化物層130に接する面を下面という。金属酸化物層192の端部とゲート電極164GEの端部は略一致している。
半導体装置10の平面形状は図2と同様なので、図示を省略するが、平面視において、金属酸化物層192の平面パターンは、ゲート電極164GEの平面パターンと略同一である。図21を参照すると、ゲート電極164GEの下面は金属酸化物層130によって覆われている。特に、本変形例では、ゲート電極164GEの下面の全てが、金属酸化物層192によって覆われている。
[半導体装置10の製造方法]
図24は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図24に示すように、本変形例では、図15に示したステップS2012及びステップS2013の2つの工程の間に、ステップS2017が追加されている。すなわち、本変形例では、OSアニールを行うことにより、酸化物半導体層160が結晶化され、多結晶構造を有する酸化物半導体層162が形成された後、酸化物半導体層162をマスクとして、金属酸化物層190をパターニングする。これにより、金属酸化物層192を形成することができる。
図24は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図24に示すように、本変形例では、図15に示したステップS2012及びステップS2013の2つの工程の間に、ステップS2017が追加されている。すなわち、本変形例では、OSアニールを行うことにより、酸化物半導体層160が結晶化され、多結晶構造を有する酸化物半導体層162が形成された後、酸化物半導体層162をマスクとして、金属酸化物層190をパターニングする。これにより、金属酸化物層192を形成することができる。
〈変形例5〉
第1実施形態及び第2実施形態では、ゲート電極164GE及びゲート配線164GLとして酸化物導電層164を用いる場合について説明したが、これに限定されない。酸化物導電層164に接して導電層を積層してもよい。導電層として、例えば、ソース電極及びドレイン電極200で説明した材料を用いてもよい。酸化物導電層164に接して導電層を設けることにより、配線抵抗をより低減できるため好ましい。酸化物導電層164に接して導電層を積層する場合、酸化物導電層164の配線の幅よりも、導電層の幅を小さくすることが好ましい。これにより、半導体装置の光の透過率が下がることを抑制することができる。
第1実施形態及び第2実施形態では、ゲート電極164GE及びゲート配線164GLとして酸化物導電層164を用いる場合について説明したが、これに限定されない。酸化物導電層164に接して導電層を積層してもよい。導電層として、例えば、ソース電極及びドレイン電極200で説明した材料を用いてもよい。酸化物導電層164に接して導電層を設けることにより、配線抵抗をより低減できるため好ましい。酸化物導電層164に接して導電層を積層する場合、酸化物導電層164の配線の幅よりも、導電層の幅を小さくすることが好ましい。これにより、半導体装置の光の透過率が下がることを抑制することができる。
〈第3実施形態〉
図25~図30を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、第1実施形態で説明した半導体装置10が液晶表示装置の回路に適用された構成について説明する。
図25~図30を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、第1実施形態で説明した半導体装置10が液晶表示装置の回路に適用された構成について説明する。
[表示装置20の概要]
図25は、本発明の一実施形態に係る表示装置20の概要を示す平面図である。図25に示すように、表示装置20は、アレイ基板300、シール部310、対向基板320、フレキシブルプリント回路基板330(FPC330)、及びICチップ340を有する。アレイ基板300及び対向基板320はシール部310によって貼り合わせられている。シール部310に囲まれた液晶領域22には、複数の画素回路301がマトリクス状に配置されている。液晶領域22は、後述する液晶素子311と平面視において重なる領域である。
図25は、本発明の一実施形態に係る表示装置20の概要を示す平面図である。図25に示すように、表示装置20は、アレイ基板300、シール部310、対向基板320、フレキシブルプリント回路基板330(FPC330)、及びICチップ340を有する。アレイ基板300及び対向基板320はシール部310によって貼り合わせられている。シール部310に囲まれた液晶領域22には、複数の画素回路301がマトリクス状に配置されている。液晶領域22は、後述する液晶素子311と平面視において重なる領域である。
シール部310が設けられたシール領域24は、液晶領域22の周囲の領域である。FPC330は端子領域26に設けられている。端子領域26はアレイ基板300が対向基板320から露出された領域であり、シール領域24の外側に設けられている。シール領域24の外側とは、シール部310が設けられた領域及びシール部310によって囲まれた領域の外側を意味する。ICチップ340はFPC330上に設けられている。ICチップ340は各画素回路301を駆動させるための信号を供給する。
[表示装置20の回路構成]
図26は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図26に示すように、画素回路301が配置された液晶領域22に対して第2方向D2(列方向)に隣接する位置にはソースドライバ回路302が設けられており、液晶領域22に対して第1方向D1(行方向)に隣接する位置にはゲートドライバ回路303が設けられている。ソースドライバ回路302及びゲートドライバ回路303は、上記のシール領域24に設けられている。ただし、ソースドライバ回路302及びゲートドライバ回路303が設けられる領域はシール領域24に限定されず、画素回路301が設けられた領域の外側であれば、どの領域でもよい。
図26は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図26に示すように、画素回路301が配置された液晶領域22に対して第2方向D2(列方向)に隣接する位置にはソースドライバ回路302が設けられており、液晶領域22に対して第1方向D1(行方向)に隣接する位置にはゲートドライバ回路303が設けられている。ソースドライバ回路302及びゲートドライバ回路303は、上記のシール領域24に設けられている。ただし、ソースドライバ回路302及びゲートドライバ回路303が設けられる領域はシール領域24に限定されず、画素回路301が設けられた領域の外側であれば、どの領域でもよい。
ソースドライバ回路302からソース配線304が第2方向D2に延びており、第2方向D2に配列された複数の画素回路301に接続されている。ゲートドライバ回路303からゲート配線164GLが第1方向D1に延びており、第1方向D1に配列された複数の画素回路301に接続されている。
端子領域26には端子部306が設けられている。端子部306とソースドライバ回路302とは接続配線307で接続されている。同様に、端子部306とゲートドライバ回路303とは接続配線307で接続されている。FPC330が端子部306に接続されることで、FPC330が接続された外部機器と表示装置20とが接続され、外部機器からの信号によって表示装置20に設けられた各画素回路301が駆動する。
第1実施形態及び第2実施形態に示す半導体装置10は、画素回路301、ソースドライバ回路302、及びゲートドライバ回路303に含まれるトランジスタとして用いられる。
[表示装置20の画素回路301]
図27は、本発明の一実施形態に係る表示装置20の画素回路を示す回路図である。図27に示すように、画素回路301は半導体装置10、保持容量350、及び液晶素子311などの素子を含む。半導体装置10はゲート電極164GE、ソース電極201、及びドレイン電極203を有する。ゲート電極164GEはゲート配線164GLに接続されている。ソース電極201はソース配線304に接続されている。ドレイン電極203は保持容量350及び液晶素子311に接続されている。本実施形態では、説明の便宜上、符号「201」で示された電極をソース電極といい、符号「203」で示された電極をドレイン電極というが、符号「201」で示された電極がドレイン電極として機能し、符号「203」で示された電極がソース電極として機能してもよい。
図27は、本発明の一実施形態に係る表示装置20の画素回路を示す回路図である。図27に示すように、画素回路301は半導体装置10、保持容量350、及び液晶素子311などの素子を含む。半導体装置10はゲート電極164GE、ソース電極201、及びドレイン電極203を有する。ゲート電極164GEはゲート配線164GLに接続されている。ソース電極201はソース配線304に接続されている。ドレイン電極203は保持容量350及び液晶素子311に接続されている。本実施形態では、説明の便宜上、符号「201」で示された電極をソース電極といい、符号「203」で示された電極をドレイン電極というが、符号「201」で示された電極がドレイン電極として機能し、符号「203」で示された電極がソース電極として機能してもよい。
[表示装置20の構成]
図28は、本発明の一実施形態に係る表示装置20の平面図である。また、図29は、本発明の一実施形態に係る表示装置20の断面図である。図28及び図29に示すように、表示装置20は、半導体装置10が適用された表示装置20である。なお、図28においては、共通電極の図示を省略している。
図28は、本発明の一実施形態に係る表示装置20の平面図である。また、図29は、本発明の一実施形態に係る表示装置20の断面図である。図28及び図29に示すように、表示装置20は、半導体装置10が適用された表示装置20である。なお、図28においては、共通電極の図示を省略している。
図28及び図29に示すように、基板101の上に遮光層106が設けられている。遮光層106は、フローティング状態である。遮光層106の材料については、ソース電極201及びドレイン電極203の説明を参照すればよい。また、遮光層106の上に、酸化物半導体層144が設けられている。酸化物半導体層144の上に、ゲート配線164GLが第1方向D1に沿って延在している。ゲート配線164GLのうち、酸化物半導体層144と重畳する領域は、ゲート電極164GEとして機能する。ゲート配線164GLの上に、ソース配線304及びドレイン電極203が設けられている。ソース配線304は、開口171を介してソース領域144Sと接続されている。ソース配線304のうち、酸化物半導体層144と接続される領域は、ソース電極201として機能する。また、ドレイン電極203は、開口172を介してドレイン領域144Dと接続されている。図29に示すように、開口172と開口381とが重畳するため、図28において開口172の図示を省略している。
ソース電極201及びドレイン電極203の上に絶縁層360が設けられている。絶縁層360の上に、複数の画素に共通して設けられる共通電極370が設けられている。共通電極370の上に絶縁層380が設けられている。絶縁層360、380には開口381が設けられている。絶縁層380の上及び開口381の内部に画素電極390が設けられている。画素電極390はドレイン電極203に接続されている。
図30は、本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。図30に示すように、共通電極370は、平面視で画素電極390と重なる重畳領域と、画素電極390と重ならない非重畳領域とを有する。画素電極390と共通電極370との間に電圧を供給すると、重畳領域の画素電極390から非重畳領域の共通電極370に向かって横電界が形成される。この横電界によって液晶素子311に含まれる液晶分子が動作することで、画素の階調が決定される。
本実施形態では、ゲート配線164GL及びゲート電極164GEとして、透光性を有する酸化物導電層164が用いられている。そのため、ゲート配線における領域についても光を透過させることができるため、画素の開口率を向上させることができる。これにより、表示装置の光の透過率を向上させることができる。当該表示装置は、例えば、背景を視認することが可能な透明ディスプレイに適用することが可能となる。また、チャネル領域144CHと重畳する領域に遮光層106を設けることにより、バックチャネルに光が照射されることを抑制することができる。
本実施形態では、半導体装置10が画素回路301に用いられた構成を例示するが、半導体装置10がソースドライバ回路302及びゲートドライバ回路303を含む周辺回路に用いられてもよい。
〈第4実施形態〉
図31及び図32を用いて、本発明の一実施形態に係る半導体装置10を用いた表示装置20について説明する。本実施形態では、第1実施形態で説明した半導体装置10が有機EL表示装置の回路に適用された構成について説明する。表示装置20の概要及び回路構成は図31及び図32に示すものと同様なので、説明を省略する。
図31及び図32を用いて、本発明の一実施形態に係る半導体装置10を用いた表示装置20について説明する。本実施形態では、第1実施形態で説明した半導体装置10が有機EL表示装置の回路に適用された構成について説明する。表示装置20の概要及び回路構成は図31及び図32に示すものと同様なので、説明を省略する。
[表示装置20の画素回路301]
図31は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図31に示すように、画素回路301は駆動トランジスタ11、選択トランジスタ12、保持容量210、及び発光素子DOなどの素子を含む。駆動トランジスタ11及び選択トランジスタ12は半導体装置10と同様の構成を備えている。選択トランジスタ12のソース電極は信号線211に接続され、選択トランジスタ12のゲート電極はゲート線212に接続されている。駆動トランジスタ11のソース電極はアノード電源線213に接続され、駆動トランジスタ11のドレイン電極は発光素子DOの一端に接続されている。発光素子DOの他端はカソード電源線214に接続されている。駆動トランジスタ11のゲート電極は選択トランジスタ12のドレイン電極に接続されている。保持容量210は駆動トランジスタ11のゲート電極及びドレイン電極に接続されている。信号線211には、発光素子DOの発光強度を決める階調信号が供給される。ゲート線212には、上記の階調信号を書き込む画素行を選択する信号が供給される。
図31は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図31に示すように、画素回路301は駆動トランジスタ11、選択トランジスタ12、保持容量210、及び発光素子DOなどの素子を含む。駆動トランジスタ11及び選択トランジスタ12は半導体装置10と同様の構成を備えている。選択トランジスタ12のソース電極は信号線211に接続され、選択トランジスタ12のゲート電極はゲート線212に接続されている。駆動トランジスタ11のソース電極はアノード電源線213に接続され、駆動トランジスタ11のドレイン電極は発光素子DOの一端に接続されている。発光素子DOの他端はカソード電源線214に接続されている。駆動トランジスタ11のゲート電極は選択トランジスタ12のドレイン電極に接続されている。保持容量210は駆動トランジスタ11のゲート電極及びドレイン電極に接続されている。信号線211には、発光素子DOの発光強度を決める階調信号が供給される。ゲート線212には、上記の階調信号を書き込む画素行を選択する信号が供給される。
[表示装置20の断面構造]
図32は、本発明の一実施形態に係る表示装置20の断面図である。図32に示す表示装置20の構成は、図29に示す表示装置20と類似しているが、図32の表示装置20の絶縁層360よりも上方の構造が図29の表示装置20の絶縁層360よりも上方の構造と相違する。以下、図32に示す表示装置20の構成のうち、図29に示す表示装置20と同様の構成については説明を省略し、両者の相違点について説明する。
図32は、本発明の一実施形態に係る表示装置20の断面図である。図32に示す表示装置20の構成は、図29に示す表示装置20と類似しているが、図32の表示装置20の絶縁層360よりも上方の構造が図29の表示装置20の絶縁層360よりも上方の構造と相違する。以下、図32に示す表示装置20の構成のうち、図29に示す表示装置20と同様の構成については説明を省略し、両者の相違点について説明する。
図32に示すように、表示装置20は、絶縁層360の上方に画素電極390、発光層392、及び共通電極394(発光素子DO)を有する。画素電極390は絶縁層360の上及び開口381の内部に設けられている。画素電極390の上に絶縁層362が設けられている。絶縁層362には開口363が設けられている。開口363は発光領域に対応する。つまり、絶縁層362は画素を画定する。開口363によって露出した画素電極390の上に発光層392及び共通電極394が設けられている。画素電極390及び発光層392は、各画素に対して個別に設けられている。一方、共通電極394は、複数の画素に共通して設けられている。発光層392は、画素の表示色に応じて異なる材料が用いられる。
第3実施形態及び第4実施形態では、第1実施形態で説明した半導体装置を液晶表示装置及び有機EL表示装置に適用した構成について例示したが、いずれの表示装置20においても、透光性を有するゲート配線及びゲート電極を形成することができる。これにより、表示装置20を含む電子機器において、表示装置20の下に撮像素子を設けることができる。表示装置20の透光性を高めることができるため、撮像素子が表示装置20を介して画像を撮像することが可能である。
第3実施形態及び第4実施形態では、第1実施形態で説明した半導体装置を液晶表示装置及び有機EL表示装置に適用した構成について例示したが、これらの表示装置以外の表示装置(例えば、有機EL表示装置以外の自発光型表示装置又は電子ペーパ型表示装置)に当該半導体装置を適用してもよい。また、中小型の表示装置から大型の表示装置まで、特に限定することなく上記半導体装置10の適用が可能である。
本実施例では、ゲート絶縁層150の膜厚及びイオン注入の加速エネルギーから、ゲート電極164GEの適切な膜厚を求めるため、シミュレーションを行った結果について説明する。
本発明の一実施形態では、酸化物半導体層162、ソース領域144S、及びドレイン領域144Dに不純物元素を添加することによって、低抵抗化を図っている。まず、ゲート絶縁層を介して酸化物半導体層にイオンが注入される場合におけるゲート絶縁層の膜厚と加速エネルギーとの関係について検証した結果について説明する。
<シミュレーションのモデル1>
まず、ゲート絶縁層を介して酸化物半導体層にイオンが注入される場合におけるゲート絶縁層の膜厚と加速エネルギーとの関係についてシミュレーションした結果について説明する。
まず、ゲート絶縁層を介して酸化物半導体層にイオンが注入される場合におけるゲート絶縁層の膜厚と加速エネルギーとの関係についてシミュレーションした結果について説明する。
図33は、シミュレーションのモデル図である。図33において、線B1-B2線における下地膜420、酸化物半導体層444、及びゲート絶縁層450の積層構造をシミュレーションモデルとした。このシミュレーションモデルでは、以下のように、条件を設定した。
・下地膜:酸化シリコン層(100nm)
・酸化物半導体層:IGZO(30nm)
・ゲート絶縁層:酸化シリコン層(50nm、100nm、150nm)
・イオン種:ボロン(B)
・加速エネルギー:20keV、30keV、40keV
・イオンのドーズ量:1×1015cm-2
・下地膜:酸化シリコン層(100nm)
・酸化物半導体層:IGZO(30nm)
・ゲート絶縁層:酸化シリコン層(50nm、100nm、150nm)
・イオン種:ボロン(B)
・加速エネルギー:20keV、30keV、40keV
・イオンのドーズ量:1×1015cm-2
上記のシミュレーションモデルを元にして、ボロン(B)を各加速エネルギーにて、ゲート絶縁層を介して酸化物半導体層に注入するシミュレーションを行った。シミュレーション用オンソフトウェアとしては、SILVACO社製のVictory Processを用いた。
以下に、シミュレーション結果について説明する。図34は、ゲート絶縁層の膜厚が50nmに対して、ボロン(B)を、加速エネルギー20keV、30keV、40keVでイオン注入した場合のシミュレーション結果である。図35は、ゲート絶縁層の膜厚が100nmに対して、ボロン(B)を、加速エネルギー20keV、30keV、40keVでイオン注入した場合のシミュレーション結果である。図36は、ゲート絶縁層の膜厚が150nmに対して、ボロン(B)を、加速エネルギー20keV、30keV、40keVでイオン注入した場合のシミュレーション結果である。図34~図36のシミュレーション結果において、横軸は、距離(μm)であり、縦軸は、B濃度(cm-3)である。ここで、図34~図36において、酸化物半導体層444と下地膜420との界面において、ボロン(B)の濃度が、1×1018cm-3以上であれば、酸化物半導体層444に良好にボロン(B)が添加されているとする。
図34に示すように、ゲート絶縁層450の膜厚が50nmの場合は、加速エネルギーが20keV、30keV、40keVのいずれの場合も、酸化物半導体層444と下地膜420との界面において、ボロン(B)の濃度が、1×1018cm-3以上であった。また、図35に示すように、ゲート絶縁層450の膜厚が100nmの場合は、加速エネルギーが20keV、30keV、40keVのいずれの場合も、酸化物半導体層444と下地膜420との界面において、ボロン(B)の濃度が、1×1018cm-3以上であった。また、図36に示すように、ゲート絶縁層450の膜厚が150nmの場合は、加速エネルギーが20keVの場合に、酸化物半導体層444と下地膜420との界面において、ボロン(B)の濃度が、1×1018cm-3未満であった。加速エネルギーが30keV、40keVの場合に、酸化物半導体層444と下地膜420との界面において、ボロン(B)の濃度が、1×1018cm-3以上であった。
<シミュレーションのモデル2>
まず、酸化物半導体層462にイオンが注入される場合における酸化物半導体層462の膜厚と加速エネルギーとの関係についてシミュレーションした結果について説明する。
まず、酸化物半導体層462にイオンが注入される場合における酸化物半導体層462の膜厚と加速エネルギーとの関係についてシミュレーションした結果について説明する。
図33において、線C1-C2線における下地膜420、酸化物半導体層444、ゲート絶縁層450、及び酸化物半導体層462の積層構造をシミュレーションモデルとした。このシミュレーションモデルでは、以下のように、条件を設定した。
・下地膜:酸化シリコン層(100nm)
・酸化物半導体層:IGZO(30nm)
・ゲート絶縁層:酸化シリコン層(100nm)
・酸化物導電層:IGZO(50nm、75nm、100nm、125nm、150nm、175nm、200nm)
・イオン種:ボロン(B)
・加速エネルギー:20keV、30keV、40keV
・イオンのドーズ量:1×1015cm-2
・下地膜:酸化シリコン層(100nm)
・酸化物半導体層:IGZO(30nm)
・ゲート絶縁層:酸化シリコン層(100nm)
・酸化物導電層:IGZO(50nm、75nm、100nm、125nm、150nm、175nm、200nm)
・イオン種:ボロン(B)
・加速エネルギー:20keV、30keV、40keV
・イオンのドーズ量:1×1015cm-2
以下に、シミュレーション結果について説明する。図37は、ゲート絶縁層450の膜厚が100nmに対して、ボロン(B)を、加速エネルギー20keVでイオン注入した場合のシミュレーション結果である。図38は、ゲート絶縁層450の膜厚が100nmに対して、ボロン(B)を、加速エネルギー30keVでイオン注入した場合のシミュレーション結果である。図39は、ゲート絶縁層450の膜厚が100nmに対して、ボロン(B)を、加速エネルギー40keVでイオン注入した場合のシミュレーション結果である。
図37~図39のシミュレーション結果において、横軸は、距離(nm)であり、縦軸は、Bの濃度(cm-3)である。図37~図39において、加速エネルギーが20keV、30keV、40keVでイオン注入した場合の結果を示す。
以下に示すシミュレーション結果において、トランジスタの特性を考慮すると、酸化物半導体層462とゲート絶縁層450との界面において、ボロン(B)の濃度が、1×1018cm-3以上であることが好ましい。また、ゲート絶縁層450と酸化物半導体層444との界面において、ボロン(B)の濃度が、1×1018cm-3未満であることが好ましい。このような条件を満たすゲート絶縁層の膜厚と、酸化物半導体層462の膜厚と、加速エネルギーとの関係について検証した。
図37に示すように、ゲート絶縁層450の膜厚が100nm及び加速エネルギー20keVの場合は、酸化物半導体層462の膜厚が、50nm、75nm、100nmのそれぞれの場合に、酸化物半導体層462とゲート絶縁層450との界面において、ボロン(B)の濃度が、1×1018cm-3以上であり、ゲート絶縁層450と酸化物半導体層444との界面において、ボロン(B)の濃度が、1×1018cm-3未満となった。つまり、酸化物半導体層462の膜厚が125nm以上の場合は、酸化物半導体層462を十分に低抵抗化することができない。
また、図38に示すように、ゲート絶縁層の膜厚が100nm及び加速エネルギー30keVの場合は、酸化物半導体層462の膜厚が、100nm、125nm、150nmのそれぞれの場合に、酸化物半導体層462とゲート絶縁層450との界面において、ボロン(B)の濃度が、1×1018cm-3以上であり、ゲート絶縁層450と酸化物半導体層444との界面において、ボロン(B)の濃度が、1×1018cm-3未満となった。つまり、酸化物半導体層462の膜厚が175nm以上の場合は、酸化物半導体層462を十分に低抵抗化することができない。また、酸化物半導体層462の膜厚が75nm以下の場合は、チャネル領域に不純物が添加されてしまう可能性がある。
また、図39に示すように、ゲート絶縁層の膜厚が100nm及び加速エネルギー40keVの場合は、酸化物半導体層462の膜厚が、125nm、150nm、175nmのそれぞれの場合に、酸化物半導体層462とゲート絶縁層450との界面において、ボロン(B)の濃度が、1×1018cm-3以上であり、ゲート絶縁層450と酸化物半導体層444との界面において、ボロン(B)の濃度が、1×1018cm-3未満となった。つまり、酸化物半導体層462の膜厚が200nm以上の場合は、酸化物半導体層462を十分に低抵抗化することができない。また、酸化物半導体層462の膜厚が100nm以下の場合は、チャネル領域に不純物が添加されてしまう可能性がある。
なお、ゲート絶縁層の膜厚が50nmの場合は、図37~図39の結果から予測することが可能である。図37~図39の結果に基づいて、ゲート絶縁層450と酸化物半導体層444との界面、及び酸化物半導体層444と下地膜420との界面を推定した。図40~図42では、ゲート絶縁層450と酸化物半導体層444との界面、及び酸化物半導体層444と下地膜420との界面を一点鎖線で表す。
以下に、シミュレーション結果について説明する。図40は、ゲート絶縁層450の膜厚が50nmに対して、ボロン(B)を、加速エネルギー20keVでイオン注入した場合のシミュレーション結果である。図41は、ゲート絶縁層450の膜厚が50nmに対して、ボロン(B)を、加速エネルギー30keVでイオン注入した場合のシミュレーション結果である。図42は、ゲート絶縁層450の膜厚が50nmに対して、ボロン(B)を、加速エネルギー40keVでイオン注入した場合のシミュレーション結果である。
図40~図42のシミュレーション結果において、横軸は、距離(nm)であり、縦軸は、Bの濃度(cm-3)である。図40~図42において、加速エネルギーが20keV、30keV、40keVでイオン注入した場合の結果を示す。
図40に示すように、ゲート絶縁層の膜厚が50nm及び加速エネルギー20keVの場合は、酸化物半導体層462の膜厚が、100nmの場合に、酸化物半導体層462とゲート絶縁層450との界面において、ボロン(B)の濃度が、1×1018cm-3以上であり、ゲート絶縁層450と酸化物半導体層444との界面において、ボロン(B)の濃度が、1×1018cm-3未満となった。つまり、酸化物半導体層462の膜厚が125nm以上の場合は、酸化物半導体層462を十分に低抵抗化することができない。また、酸化物半導体層462の膜厚が75nm以下の場合は、チャネル領域に不純物が添加されてしまう可能性がある。
また、図41に示すように、ゲート絶縁層の膜厚が50nm及び加速エネルギー30keVの場合は、酸化物半導体層462の膜厚が、125nm、150nmのそれぞれの場合に、酸化物半導体層462とゲート絶縁層450との界面において、ボロン(B)の濃度が、1×1018cm-3以上であり、ゲート絶縁層450と酸化物半導体層444との界面において、ボロン(B)の濃度が、1×1018cm-3未満となった。つまり、酸化物半導体層462の膜厚が175nm以上の場合は、酸化物半導体層462を十分に低抵抗化することができない。また、酸化物半導体層462の膜厚が100nm以下の場合は、チャネル領域に不純物が添加されてしまう可能性がある。
また、図42に示すように、ゲート絶縁層の膜厚が50nm及び加速エネルギー40keVの場合は、酸化物半導体層462の膜厚が、175nmの場合に、酸化物半導体層462とゲート絶縁層450との界面において、ボロン(B)の濃度が、1×1018cm-3以上であり、ゲート絶縁層450と酸化物半導体層444との界面において、ボロン(B)の濃度が、1×1018cm-3未満となった。つまり、酸化物半導体層462の膜厚が200nm以上の場合は、酸化物半導体層462を十分に低抵抗化することができない。また、酸化物半導体層462の膜厚が150nm以下の場合は、チャネル領域に不純物が添加されてしまう可能性がある。
<シミュレーションのモデル3>
まず、酸化物半導体層462にイオンが注入される場合における酸化物半導体層462の膜厚と加速エネルギーとの関係についてシミュレーションした結果について説明する。
まず、酸化物半導体層462にイオンが注入される場合における酸化物半導体層462の膜厚と加速エネルギーとの関係についてシミュレーションした結果について説明する。
シミュレーションのモデル図は、図37と同様である。このシミュレーションモデルでは、以下のように、条件を設定した。
・絶縁層:酸化シリコン層(100nm)
・酸化物半導体層:IGZO(30nm)
・ゲート絶縁層:酸化シリコン層(150nm)
・酸化物半導体層464:IGZO(50nm、75nm、100nm、125nm、150nm、175nm、200nm)
・イオン種:ボロン(B)
・加速エネルギー:20keV、30keV、40keV
・イオンのドーズ量:1×1015cm-2
・絶縁層:酸化シリコン層(100nm)
・酸化物半導体層:IGZO(30nm)
・ゲート絶縁層:酸化シリコン層(150nm)
・酸化物半導体層464:IGZO(50nm、75nm、100nm、125nm、150nm、175nm、200nm)
・イオン種:ボロン(B)
・加速エネルギー:20keV、30keV、40keV
・イオンのドーズ量:1×1015cm-2
以下に、シミュレーション結果について説明する。図43は、ゲート絶縁層450の膜厚が150nmに対して、ボロン(B)を、加速エネルギー20keVでイオン注入した場合のシミュレーション結果である。図44は、ゲート絶縁層450の膜厚が150nmに対して、ボロン(B)を、加速エネルギー30keVでイオン注入した場合のシミュレーション結果である。図45は、ゲート絶縁層450の膜厚が150nmに対して、ボロン(B)を、加速エネルギー40keVでイオン注入した場合のシミュレーション結果である。
図43~図45のシミュレーション結果において、横軸は、距離(nm)であり、縦軸は、Bの濃度(cm-3)である。図43~図45において、加速エネルギーが20keV、30keV、40keVでイオン注入した場合の結果を示す。
図43に示すように、ゲート絶縁層の膜厚が150nm及び加速エネルギー20keVの場合は、酸化物半導体層462の膜厚が、25nm、50nm、75nm、100nmのそれぞれの場合に、酸化物半導体層462とゲート絶縁層450との界面において、ボロン(B)の濃度が、1×1018cm-3以上であり、ゲート絶縁層450と酸化物半導体層444との界面において、ボロン(B)の濃度が、1×1018cm-3未満となった。つまり、酸化物半導体層462の膜厚が125nm以上の場合は、酸化物半導体層462を十分に低抵抗化することができない。
また、図44に示すように、ゲート絶縁層の膜厚が150nm及び加速エネルギー30keVの場合は、酸化物半導体層462の膜厚が、50nm、100nm、125nm、150nmのそれぞれの場合に、酸化物半導体層462とゲート絶縁層450との界面において、ボロン(B)の濃度が、1×1018cm-3以上であり、ゲート絶縁層450と酸化物半導体層444との界面において、ボロン(B)の濃度が、1×1018cm-3未満となった。つまり、酸化物半導体層462の膜厚が175nm以上の場合は、酸化物半導体層462を十分に低抵抗化することができない。
また、図45に示すように、ゲート絶縁層の膜厚が150nm及び加速エネルギー40keVの場合は、酸化物半導体層462の膜厚が、100nm、125nm、150nm、175nmのそれぞれの場合に、酸化物半導体層462とゲート絶縁層450との界面において、ボロン(B)の濃度が、1×1018cm-3以上であり、ゲート絶縁層450と酸化物半導体層444との界面において、ボロン(B)の濃度が、1×1018cm-3未満となった。つまり、酸化物半導体層462の膜厚が200nm以上の場合は、酸化物半導体層462を十分に低抵抗化することができない。また、酸化物半導体層462の膜厚が75nm以下の場合は、チャネル領域に不純物が添加されてしまう可能性がある。
表1に、以上のシミュレーション結果をまとめた結果を示す。酸化物導電層、並びにソース領域及びドレイン領域に含まれる不純物元素の濃度が1×1018cm-3以上になるとともに、チャネル領域に含まれる不純物元素の濃度が1×1018cm-3未満となる酸化物導電層の膜厚について計算した結果となる。なお、ゲート絶縁層が150nmの場合、加速エネルギー20keVでイオン注入しても、酸化物半導体層444の不純物元素濃度が1×1018cm-3未満となるため、表1から結果を除外している。
前述したシミュレーションにおいて設定したゲート絶縁層の膜厚、ゲート電極の膜厚、及び加速エネルギーの範囲は、その最小値と最大値との間のみに本発明の思想が限定されるものではない。例えばゲート絶縁層の膜厚が50nm未満である場合、加速エネルギーの制御を詳細にする必要が生じ、ゲート絶縁層の膜厚が150nmを超える場合は加速エネルギーの制御は容易になり得る。また、ゲート電極の膜厚が50nm未満である場合、加速エネルギーは当然に低くする必要があり、ゲート電極の膜厚が175nmを超える場合は、逆に加速エネルギーを高くする必要がある。つまり、前述のシミュレーション結果の範囲に関わらず、その傾向を前述の条件範囲外に外挿して適宜最適値を与えることは、当然に本発明の思想の範疇に含まれる。
本発明の実施形態として上述した各実施形態及び変形例は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態及び変形例の半導体装置及び表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
10:半導体装置、11:駆動トランジスタ、12:選択トランジスタ、20:表示装置、22:液晶領域、24:シール領域、26:端子領域、100:基板、101:基板、106:遮光層、120:下地膜、130:金属酸化物層、140:酸化物半導体層、141:第1の領域、142:第2の領域、144:酸化物半導体層、144CH:チャネル領域、144D:ドレイン領域、144S:ソース領域、150:ゲート絶縁層、160:酸化物半導体層、162:酸化物半導体層、164:酸化物導電層、164GE:ゲート電極、164GL:ゲート配線、170:絶縁層、171:開口、172:開口、173:開口、180:絶縁層、190:金属酸化物層、192:金属酸化物層、200:ソース電極及びドレイン電極、201:ソース電極、203:ドレイン電極、210:保持容量、211:信号線、212:ゲート線、213:アノード電源線、214:カソード電源線、300:アレイ基板、301:画素回路、302:ソースドライバ回路、303:ゲートドライバ回路、304:ソース配線、306:端子部、307:接続配線、310:シール部、311:液晶素子、320:対向基板、330:フレキシブルプリント回路基板、340:チップ、350:保持容量、360:絶縁層、362:絶縁層、363:開口、370:共通電極、380:絶縁層、381:開口、390:画素電極、392:発光層、394:共通電極、420:下地膜、444:酸化物半導体層、450:ゲート絶縁層、462:酸化物半導体層
Claims (13)
- 絶縁表面の上に設けられ、チャネル領域と、前記チャネル領域を挟むソース領域及びドレイン領域とを有する酸化物半導体層と、
前記チャネル領域と対向するゲート電極と、
前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を備え、
前記ゲート電極は、前記酸化物半導体層と同じ組成を有する酸化物導電層であり、
前記酸化物導電層は、前記ソース領域及び前記ドレイン領域と同じ不純物元素を含む、半導体装置。 - 前記ソース領域及び前記ドレイン領域に含まれる不純物元素の濃度は、SIMS分析(二次イオン質量分析)で測定した場合に、1×1018cm-3以上1×1021cm-3以下である、請求項1に記載の半導体装置。
- 前記酸化物導電層に含まれる不純物元素の濃度は、SIMS分析(二次イオン質量分析)で測定した場合に、1×1018cm-3以上1×1021cm-3以下である、請求項1に記載の半導体装置。
- 前記酸化物半導体層及び前記酸化物導電層は、インジウムを含む2以上の金属を含み、前記2以上の金属におけるインジウムの比率は50%以上である、請求項1に記載の半導体装置。
- 前記酸化物半導体層は、多結晶構造である、請求項1に記載の半導体装置。
- 前記酸化物半導体層の膜厚は、10nm以上100nm以下である、請求項4に記載の半導体装置。
- 前記酸化物導電層は、多結晶構造である、請求項1に記載の半導体装置。
- 前記ゲート絶縁層の膜厚は、50nm以上150nm以下である、請求項1に記載の半導体装置。
- 前記絶縁表面の上に設けられ、前記酸化物半導体層の下面に接する、アルミニウムを主成分とする金属酸化物層をさらに有する、請求項1に記載の半導体装置。
- 前記金属酸化物層の厚さは、1nm以上20nm以下である、請求項9に記載の半導体装置。
- 前記金属酸化物層は、酸素及び水素に対するバリア性を備える、請求項9に記載の半導体装置。
- 前記チャネル領域は、第1の結晶構造を有し、
前記ソース領域及び前記ドレイン領域は、第2の結晶構造を有し、
前記第2の結晶構造は、前記第1の結晶構造と同一である、請求項1に記載の半導体装置。 - 前記酸化物導電層は、前記第2の結晶構造を有する、請求項12に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022113518A JP2024011504A (ja) | 2022-07-14 | 2022-07-14 | 半導体装置 |
KR1020230084029A KR20240009869A (ko) | 2022-07-14 | 2023-06-29 | 반도체 장치 |
US18/346,280 US20240021695A1 (en) | 2022-07-14 | 2023-07-03 | Semiconductor device |
CN202310812010.4A CN117410316A (zh) | 2022-07-14 | 2023-07-04 | 半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022113518A JP2024011504A (ja) | 2022-07-14 | 2022-07-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2024011504A true JP2024011504A (ja) | 2024-01-25 |
Family
ID=89489695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022113518A Pending JP2024011504A (ja) | 2022-07-14 | 2022-07-14 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20240021695A1 (ja) |
JP (1) | JP2024011504A (ja) |
KR (1) | KR20240009869A (ja) |
CN (1) | CN117410316A (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8871565B2 (en) | 2010-09-13 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
SG10201700805WA (en) | 2012-08-03 | 2017-02-27 | Semiconductor Energy Lab Co Ltd | Oxide semiconductor stacked film and semiconductor device |
TWI644437B (zh) | 2012-09-14 | 2018-12-11 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
KR102220279B1 (ko) | 2012-10-19 | 2021-02-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법 |
US9425217B2 (en) | 2013-09-23 | 2016-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
CN109121438B (zh) | 2016-02-12 | 2022-02-18 | 株式会社半导体能源研究所 | 半导体装置以及包括该半导体装置的显示装置 |
-
2022
- 2022-07-14 JP JP2022113518A patent/JP2024011504A/ja active Pending
-
2023
- 2023-06-29 KR KR1020230084029A patent/KR20240009869A/ko unknown
- 2023-07-03 US US18/346,280 patent/US20240021695A1/en active Pending
- 2023-07-04 CN CN202310812010.4A patent/CN117410316A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20240021695A1 (en) | 2024-01-18 |
KR20240009869A (ko) | 2024-01-23 |
CN117410316A (zh) | 2024-01-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20140239291A1 (en) | Metal-oxide semiconductor thin film transistors and methods of manufacturing the same | |
JP6821982B2 (ja) | 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 | |
TW201029184A (en) | Semiconductor device and method for manufacturing the same | |
TW201501314A (zh) | 半導體裝置 | |
CN107004721A (zh) | 薄膜晶体管阵列基板 | |
TW201813093A (zh) | 半導體裝置以及半導體裝置的製造方法 | |
JP2024011504A (ja) | 半導体装置 | |
US20240105819A1 (en) | Method for manufacturing semiconductor device | |
WO2023189549A1 (ja) | 半導体装置及び半導体装置の製造方法 | |
WO2023189489A1 (ja) | 半導体装置 | |
WO2023189491A1 (ja) | 半導体装置 | |
WO2023228616A1 (ja) | 半導体装置 | |
WO2023189487A1 (ja) | 半導体装置 | |
WO2023189493A1 (ja) | 半導体装置 | |
US20230317833A1 (en) | Method for manufacturing semiconductor device | |
WO2023223657A1 (ja) | 半導体装置の製造方法 | |
US20230317834A1 (en) | Method for manufacturing semiconductor device | |
WO2023189550A1 (ja) | 半導体装置 | |
US20240088302A1 (en) | Semiconductor device | |
WO2023238746A1 (ja) | 半導体装置及び半導体装置の製造方法 | |
US20220344517A1 (en) | Thin Film Transistor, Semiconductor Substrate and X-Ray Flat Panel Detector | |
WO2024029429A1 (ja) | 積層構造体及び薄膜トランジスタ | |
US20240113227A1 (en) | Semiconductor device | |
TW202412323A (zh) | 半導體裝置 | |
US20240113228A1 (en) | Semiconductor device and method for manufacturing semiconductor device |