CN107004721A - 薄膜晶体管阵列基板 - Google Patents

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Abstract

根据本发明的一个实施方案的薄膜晶体管阵列基板包括有源层、中间层、栅极绝缘膜、栅电极、层间绝缘膜、源电极以及漏电极。有源层位于基板上，并且栅极绝缘膜位于有源层上。栅电极位于栅极绝缘膜上，并且层间绝缘膜位于栅电极上。源电极和漏电极位于层间绝缘膜上并且连接至有源层。中间层位于有源层与栅极绝缘膜之间，并且由包含第IV族元素的氧化物半导体制成。

Description

薄膜晶体管阵列基板
技术领域
本发明涉及一种薄膜晶体管阵列基板。
背景技术
随着多媒体的发展，平板显示器(FDP)正变得越来越重要。因此，可以实际使用诸如液晶显示器(LCD)、等离子体显示面板(PDP)、场发射显示器(FED)、有机发光显示器等的各种平板显示器。其中，有机发光显示器作为下一代显示器引起关注，这是因为它们具有1ms(毫秒)或小于1ms的快速响应时间和低功耗并且由于它们自身发光而没有视角问题。
通过利用无源矩阵驱动模式或者使用薄膜晶体管的有源矩阵驱动模式来驱动显示装置。在无源矩阵驱动模式中，通过对交叉阳极和阴极形成的线进行选择彼来驱动，而在有源矩阵驱动模式中，薄膜晶体管连接至各个像素电极，并且每个像素以由连接至薄膜晶体管的栅电极的电容器的电容维持的电压驱动。
非常重要的是，薄膜晶体管具有耐久性和电可靠性以及诸如迁移率、漏电流等的基本特性。薄膜晶体管中的有源层通常由非晶硅或多晶硅形成。然而，虽然非晶硅具有成膜工艺简单和生产成本低等优点，但是电学上不可靠。多晶硅由于处理温度高而难以在大面积上使用，并且不能为不同的结晶方法提供均匀性。
因为有源层即使在低温下形成也能提供高的迁移率，并且电阻随着氧含量的大的变化使得非常容易获得期望的物理性质，所以由氧化物半导体制成的有源层目前正在薄膜晶体管应用中引起广泛关注。可以用作有源层的氧化物半导体的实例包括锌氧化物(ZnO)、铟锌氧化物(InZnO)或铟镓锌氧化物(InGaZnO4)。包含氧化物半导体有源层的薄膜晶体管可以具有各种结构。其中，由于器件特性，通常使用共面结构和蚀刻阻挡结构。
图1是示出常规共面薄膜晶体管的截面图。图2是原子扩散的模式图。图3是薄膜晶体管的截面图。参照图1，遮光膜20位于基板15上，并且缓冲层25位于遮光膜20上。在缓冲层25上形成氧化物半导体的有源层30。栅极绝缘膜35和栅电极40位于有源层30的顶部。层间绝缘膜45位于栅电极40上，并且源电极50a和漏电极50b分别连接至有源层30，从而形成薄膜晶体管10。在形成有源层30、栅极绝缘膜35和栅电极40之后，薄膜晶体管经历多次后续热处理工艺。如图2所示，一旦执行了后续热处理工艺，就会发生其中栅极绝缘膜35中的氢或氧原子扩散到有源层30中的原子扩散。参照图3，有源层中的A区域具有In11Ga1Zn0.9O23.8的测得原子比，B区域具有In6.4Ga1Zn1.3O13.6的测得原子比，这意味着在有源层30与栅极绝缘膜35之间的界面处的高的氧含量。
参照图4，如果在有源层30与栅极绝缘膜35之间的界面处的氧含量增加，则会导致未结合的氧原子过剩。具有两个电子的氧是稳定的，但是具有不成对电子的每个氧原子捕获通过有源层30中的沟道移动的电子，从而使器件的特性劣化。
发明内容
[技术问题]
本发明提供能够防止器件劣化并提高可靠性的薄膜晶体管阵列基板。
技术方案
为了实现该目的，根据本发明的示例性实施方案的薄膜晶体管包括有源层、中间层、栅极绝缘膜、栅电极、层间绝缘膜以及源电极和漏电极。有源层位于基板上，并且栅极绝缘膜位于有源层上。栅电极位于栅极绝缘膜上，并且层间绝缘膜位于栅电极上。源电极和漏电极位于层间绝缘膜上并且连接至有源层。中间层位于有源层和栅极绝缘膜之间，并且由包含第IV族元素的氧化物半导体制成。
本发明的另一示例性实施方案提供了一种薄膜晶体管阵列基板，该薄膜晶体管阵列基板包括栅电极、栅极绝缘膜、中间层、有源层、蚀刻阻挡物以及源电极和漏电极。栅电极位于基板上，并且栅极绝缘膜位于栅电极上。有源层位于栅极绝缘膜上，并且蚀刻阻挡物位于有源层上。源电极和漏电极位于蚀刻阻挡物上并且连接至有源层。中间层位于有源层和栅极绝缘膜之间，并且由包含第IV族元素的氧化物半导体制成。
本发明的又一示例性实施方案提供了一种薄膜晶体管阵列基板，该薄膜晶体管阵列基板包括基板、有源层、栅极绝缘膜、栅电极、层间绝缘膜以及源电极和漏电极。有源层位于基板上，并且包括下部有源层和中间层。栅极绝缘膜位于栅电极上。源电极和漏电极位于层间绝缘膜上并且连接至有源层。中间层由包含第IV族元素的氧化物半导体制成。
[有益效果]
本发明提供了通过在栅极绝缘膜与有源层之间包括包含第IV族元素的中间层来防止栅极绝缘膜中的氢元素和氧元素在热处理期间扩散到有源层中的优点，从而防止器件劣化。
此外，本发明可以通过在有源层与栅极绝缘膜之间形成包含硅的中间层来防止由过量的氧引起的正偏温度应力。
此外，本发明可以通过添加与保留在中间层中的过量的氧一样多的氢原子来防止过量的氧捕获电子，从而防止正偏温度应力。
附图说明
图1是示出常规的共面薄膜晶体管的截面图；
图2是原子扩散的模式图；
图3是薄膜晶体管的截面图；
图4是未结合的氧原子的模式图；
图5是根据本发明的第一示例性实施方案的薄膜晶体管阵列基板的截面图；
图6是根据本发明的第二示例性实施方案的薄膜晶体管阵列基板的截面图；
图7是根据本发明的第三示例性实施方案的薄膜晶体管阵列基板的截面图；
图8是根据本发明的第四示例性实施方案的薄膜晶体管阵列基板的截面图；
图9是示出包括根据本发明的第一示例性实施方案的薄膜晶体管阵列基板的显示装置的图；
图10a至图10e是示出制造根据本发明的第一示例性实施方案的薄膜晶体管阵列基板的方法的各个过程的图；
图11a至图11h是示出制造根据本发明的第三示例性实施方案的薄膜晶体管阵列基板的方法的各个过程的图；
图12a至图12f是示出制造根据本发明的第四示例性实施方案的薄膜晶体管阵列基板的方法的各个过程的图；
图13是示出对根据本发明的第一示例性实施方案制造的薄膜晶体管阵列基板的卢瑟福背散射光谱测量的结果的图；
图14是示出对根据本发明的第三示例性实施方案制造的薄膜晶体管阵列基板的卢瑟福背散射光谱测量的结果的图；
图15是根据比较例1的薄膜晶体管的漏极电流与栅源电压的图；
图16是根据比较例2的薄膜晶体管的漏极电流与栅源电压的图；
图17是根据比较例3的薄膜晶体管的漏极电流与栅源电压的图；
图18是根据实施方案1的薄膜晶体管的漏极电流与栅源电压的图；
图19是根据比较例4的薄膜晶体管的漏极电流与栅源电压的图；
图20是根据实施方案2的薄膜晶体管的漏极电流与栅源电压的图；
图21是根据比较例5的薄膜晶体管的漏极电流与栅源电压的图；
图22是根据比较例6的薄膜晶体管的漏极电流与栅源电压的图；
图23是根据实施方案3的薄膜晶体管的漏极电流与栅源电压的图；
图24是根据本发明实施方案3的薄膜晶体管的电流变化率的图；
图25是在根据实施方案4制造的薄膜晶体管中中间层中的过量的氧的量相对于中间层中的硅含量的测量的图；
图26是在根据实施方案4制造的薄膜晶体管中中间层中的过量的氧的量相对于中间层中的氢含量的测量以及所产生的正偏温度应力测量的图；
图27是在根据实施方案4制造的薄膜晶体管中在中间层的 和的变化厚度下，阈值电压、载流子迁移率和DIBL(漏极诱导的势垒降低)的测量的图；以及
图28是根据实施方案4和比较例7制造的薄膜晶体管的正偏温度应力的测量的图。
具体实施方式
在下文中，将参照附图详细描述本发明的示例性实施方案。
图5是根据本发明的第一示例性实施方案的薄膜晶体管阵列基板的截面图。
参照图5，根据本发明的第一示例性实施方案的薄膜晶体管阵列基板100使用具有位于有源层的顶部上的栅电极的共面薄膜晶体管。
更具体地，遮光膜120位于基板110上。基板110由透明或不透明的玻璃、塑料或金属制成。遮光膜120用于阻挡外部光进入内部，并且由能够阻挡光的材料制成。遮光膜120可以由低反射率材料制成；例如，含有诸如表现出黑色的炭黑的材料的树脂或者诸如非晶硅(a-Si)、锗(Ge)、钽氧化物(TaOx)以及铜氧化物(CuOx)的半导体材料。缓冲层130位于整个基板110上，遮光膜120位于该基板110上。缓冲层130形成为保护要在随后的工艺中形成的薄膜晶体管免受诸如从基板110或下面的层释放的碱离子的杂质，并且缓冲层130由硅氧化物(SiOx)、硅氮化物(SiNx)或者这些元素的多层制成。
包括沟道区CH和导电区CP的有源层140位于缓冲层130上。有源层140由氧化物半导体制成。氧化物半导体是非晶态锌氧化物半导体，例如，特别是a-IGZO半导体是使用镓氧化物(Ga2O3)、铟氧化物(In2O3)和锌氧化物(ZnO)的复合靶通过溅射法形成的。此外，可以使用诸如化学气相沉积或原子层沉积(ALD)的化学沉积技术。在本发明的这个示例性实施方案中，可以使用镓：铟：锌原子比分别为1:1:2、2:2:1、3:2:1和4:2:1的氧化物靶沉积锌氧化物半导体。然而，本发明的有源层140不限于锌氧化物半导体。尽管未示出，但是有源层140包括在两侧掺杂有杂质的源极区和漏极区。
栅极绝缘膜150位于有源层140上。栅极绝缘膜150由硅氧化物(SiOx)、硅氮化物(SiNx)或者这些元素的多层制成。栅极绝缘膜150与位于其上的栅电极160对应，并且尺寸相似。因此，栅极绝缘膜150使栅电极160和有源层140彼此绝缘。栅电极160位于栅极绝缘膜150上。栅电极160由选自铜(Cu)、钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、钽(Ta)和钨(W)中的任意一种或者这些元素的合金的单层或多层制成。栅电极160定位成与有源层140的沟道区CH对应。
层间绝缘膜170位于其中形成有栅电极160的基板110上。层间绝缘膜170由硅氧化物(SiOx)、硅氮化物(SiNx)或者这些元素的多层制成。此外，层间绝缘膜170具有露出有源层140的两侧上的源极区和漏极区的接触孔175a和175b。源电极180a和漏电极180b位于层间绝缘膜170上。源电极180a和漏电极180b可以由单层或多层构成。如果源电极180a和漏电极180b由单层构成，则它们可以由选自铜(Cu)、钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、钽(Ta)和钨(W)中的任意一种或者这些元素的合金制成。另一方面，如果源电极180a和漏电极180b由多层构成，则它们可以由钼/铝-钕、钼/铝、或钛/铝的两个层，或者钼/铝-钕/钼、钼/铝/钼、或钛/铝/钛的三个层制成。源电极180a和漏电极180b分别经由形成在层间绝缘膜170中的接触孔175a和175b连接至有源层140的源极区和漏极区。以这种方式，制造根据本发明的第一示例性实施方案的薄膜晶体管阵列基板100。
在本发明的第一示例性实施方案中，中间层145位于有源层140与栅极绝缘膜150之间。
中间层145位于有源层140与栅极绝缘膜150之间，并且用作防止栅极绝缘膜150中的氢原子或氧原子在后续热处理工艺中扩散到有源层140中的屏障(barrier)。为了防止原子扩散，中间层145由包含第IV族元素的氧化物半导体制成。例如，本发明的中间层145包含铟、镓和锌，并且还可以包含诸如钛(Ti)、锆(Zr)、硅(Si)、锗(Ge)、锡(Sn)、铅(Pb)等的第IV族元素。优选地，中间层145由铟、镓、锌和硅氧化物制成。这里，中间层145保持铟：镓：锌原子比为1.1:1:1的伪三元体系。
根据本发明的一个示例性实施方案的中间层145的原子比为In1.1Ga1Zn1Si(0.5～2)O(7.3～8.15)。中间层145中的铟的原子百分比为其下部有源层140中铟的原子百分比的约100％至110％，并且中间层145中的Si(第IV族元素)的原子百分比为中间层145中的锌的原子百分比的约50％至200％。此外，中间层145中的第IV族元素的原子百分比可以随着该第IV族元素从与栅极绝缘膜150相邻的界面向下到与有源层140相邻的界面逐渐减小。例如，硅的原子百分比可以从锌的原子百分比的200％逐渐降低至锌的原子百分比的50％。
中间层145具有至的厚度。这里，如果中间层145具有小于的厚度，则其几乎不能用作阻止元素从栅极绝缘膜150扩散的抗扩散膜。另一方面，如果中间层145具有大于的厚度，则这将影响有源层140中的沟道，导致电荷迁移率的降低。因此，本发明的中间层145制造为厚度在至之间。
本发明的中间层145在层内包含诸如硅的第IV族元素，其原子形成强双键，使中间层145热稳定。因此，中间层145设置在有源层140和栅极绝缘膜150之间，从而仅防止轻元素的扩散而不会影响器件的电性能。这防止了在热处理期间栅极绝缘膜150中的氢元素和氧元素的扩散，从而防止器件劣化。
尽管已经示出了中间层145并且中间层145被描述为位于仅与有源层140的沟道区CH和栅极绝缘膜150接触的区域中，但是本发明不限于此，并且中间层145可以位于整个有源层140之上。
[发明方式]
图6是示出根据本发明的第二示例性实施方案的薄膜晶体管阵列基板的图。
参照图6，根据本发明的第二示例性实施方案的薄膜晶体管阵列基板200使用蚀刻阻挡型薄膜晶体管，其具有位于有源层下方的栅电极和设置在有源层顶部上的蚀刻阻挡物。
更具体地，栅电极220位于基板210上。基板210由透明或不透明的玻璃、塑料或金属制成。栅电极220由选自铜(Cu)、钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、钽(Ta)和钨(W)中的任意一种或者这些元素的合金的单层或多层制成。栅极绝缘膜230位于栅电极220上。栅极绝缘膜230由硅氧化物(SiOx)、硅氮化物(SiNx)或这些元素的多层制成。栅极绝缘膜230使位于其下方的栅电极220绝缘。
包括沟道区CH的有源层250位于栅极绝缘膜230上。有源层250由氧化物半导体制成。氧化物半导体是非晶态锌氧化物复合半导体，例如，特别是a-IGZO半导体是使用镓氧化物(Ga2O3)、铟氧化物(In2O3)和锌氧化物(ZnO)的复合靶通过溅射法形成的。此外，可以使用诸如化学气相沉积或原子层沉积(ALD)的化学沉积技术。在本发明的这个示例性实施方案中，可以使用镓：铟：锌原子比分别为1:1:1、2:2:1、3:2:1和4:2:1的氧化物靶沉积非晶锌氧化物复合半导体。尽管未示出，但是在有源层250两侧掺杂有杂质以形成源极区和漏极区。
蚀刻阻挡物260位于有源层250上。蚀刻阻挡物260防止在稍后描述的蚀刻源电极和漏电极的过程中对有源层250的破坏。蚀刻阻挡物260定位成与有源层250的沟道区CH对应。蚀刻阻挡物260由硅氧化物(SiOx)、硅氮化物(SiNx)或这些元素的多层制成。
源电极270a和漏电极270b位于蚀刻阻挡物260、有源层250和栅极绝缘膜230上。源电极270a和漏电极270b可以由单层或多层构成。如果源电极270a和漏电极270b由单层构成，则它们可以由选自铜(Cu)、钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、钽(Ta)和钨(W)中的任意一种或者这些元素的合金制成。另一方面，如果源电极270a和漏电极270b由多层构成，则它们可以由钼/铝-钕、钼/铝、或钛/铝的两个层，或者钼/铝-钕/钼、钼/铝/钼、或钛/铝/钛的三个层制成。源电极270a和漏电极270b分别连接至有源层250的源极区和漏极区。以这种方式，制造根据本发明第二示例性实施方案的薄膜晶体管阵列基板200。
在本发明的第二示例性实施方案中，中间层240位于有源层250与栅极绝缘膜230之间。
中间层240位于有源层250与栅极绝缘膜230之间，并且用作阻挡栅极绝缘膜230中的氢原子或氧原子在后续热处理工艺中扩散到有源层250中的屏障。为了防止原子扩散，中间层240由包含第IV族元素的氧化物半导体制成。例如，本发明的中间层240包括铟、镓和锌，并且还可以包含诸如钛(Ti)、锆(Zr)、硅(Si)、锗(Ge)、锡(Sn)、铅(Pb)等的第IV族元素。优选地，中间层240由铟、镓、锌和硅氧化物制成。这里，中间层240保持铟：镓：锌原子比为0.8:1:1的伪三元体系。
根据本发明的示例性实施方案的中间层240的原子比为In0.8Ga1Zn1Si0.5O(4.2～4.7)。中间层240中的铟的原子百分比为其下部有源层250中的铟的原子百分比的约80％至90％，并且中间层240中的Si(第IV族元素)的原子百分比为中间层240中的锌的原子百分比的50％。此外，中间层240中的第IV族元素的原子百分比可以随着该第IV族元素从与栅极绝缘膜230相邻的界面向上到与有源层250相邻的界面逐渐降低。例如，硅的原子百分比可以从锌的原子百分比的200％逐渐降低至锌的原子百分比的50％。
中间层240具有至的厚度。这里，如果中间层240具有小于的厚度，则其几乎不能用作阻止元素从栅极绝缘膜230扩散的抗扩散膜。另一方面，如果中间层240具有大于的厚度，则这将影响有源层250中的沟道，导致电荷迁移率的降低。因此，本发明的中间层240制造为厚度在至之间。
本发明的中间层240在层内包含诸如硅的第IV族元素，其原子形成强双键，使中间层240热稳定。因此，中间层240设置在有源层250和栅极绝缘膜230之间。这防止了在热处理期间栅极绝缘膜230中的氢元素和氧元素的扩散，从而防止器件劣化。
尽管已经示出了中间层240并且中间层240被描述为仅位于与有源层250和栅极绝缘膜230的整个下侧接触的区域中，但是本发明不限于此，并且中间层240可以位于仅与有源层250的沟道区CH和栅极绝缘膜230接触的区域中。
图7是根据本发明的第三示例性实施方案的薄膜晶体管阵列基板的截面图。
参照图7，根据本发明的第三示例性实施方案的薄膜晶体管阵列基板300使用具有位于有源层的顶部上的栅电极的共面薄膜晶体管。
更具体地，遮光膜320位于基板310上。基板310由透明或不透明的玻璃、塑料或金属制成。遮光膜320用于阻挡外部光进入内部，并且由能够阻挡光的材料制成。遮光膜320可以由低反射率材料制成；例如，含有诸如表现黑色的炭黑的材料的树脂或者诸如非晶硅(a-Si)、锗(Ge)、钽氧化物(TaOx)以及铜氧化物(CuOx)的半导体材料。缓冲层330位于整个基板310上，遮光膜320位于基板310上。缓冲层330形成为保护要在后续工艺中形成的薄膜晶体管免受诸如从基板310或下面的层释放的碱离子的杂质，并且缓冲层330由硅氧化物(SiOx)、硅氮化物(SiNx)、或者这些元素的多层制成。
包括沟道区CH和导电区CP的有源层340位于缓冲层330上。在本发明的第三示例性实施方案中，有源层340包括下部有源层342和中间层344。下部有源层342形成有源层340的下部并且定位成与缓冲层330接触，并且中间层344形成有源层340的上部并且位于下部有源层342与栅极绝缘膜350之间。
下部有源层342由氧化物半导体制成。例如，氧化物半导体是非晶态锌氧化物半导体，例如，特别是a-IGZO半导体是使用镓氧化物(Ga2O3)、铟氧化物(In2O3)和锌氧化物(ZnO)的复合靶通过溅射法形成的。此外，可以使用诸如化学气相沉积或原子层沉积(ALD)的化学沉积技术。在本发明的这个示例性实施方案中，可以使用镓：铟：锌原子比分别为1:1:2、2:2:1、3:2:1和4:2:1的氧化物靶沉积锌氧化物半导体。然而，本发明的有源层340不限于锌氧化物半导体。尽管未示出，但是有源层340包括在两侧掺杂有杂质的源极区和漏极区。
中间层344位于下部有源层342与栅极绝缘膜350之间，并且用作阻挡栅极绝缘膜350中的氢原子或氧原子在后续热处理工艺中扩散到有源层340中的屏障。为了防止原子扩散，中间层344由包含第IV族元素的氧化物半导体制成。例如，本发明的中间层344包含铟、镓和锌，并且还可以包含诸如钛(Ti)、锆(Zr)、硅(Si)、锗(Ge)、锡(Sn)、铅(Pb)等的第IV族元素。优选地，中间层344由铟、镓、锌和硅氧化物制成。这里，中间层344保持铟：镓：锌原子比为1.1:1:1的伪三元体系。
根据本发明的示例性实施方案的中间层344的原子比为In5Ga1Zn1Si(12～13)O35。中间层344中的铟的原子百分比是下部有源层342中的镓的原子百分比的4至6倍，并且中间层344中的硅(第IV族元素)的原子百分比为中间层344中的镓的原子百分比的12或13倍。此外，中间层344中的氧的量占氧化物中的伪三元体系和第IV族元素的组成的0至9％。此外，中间层344中的第IV族元素(例如硅(Si))的原子百分比可以随着硅(Si)从与栅极绝缘膜350相邻的界面向下到与下部有源层342相邻的界面逐渐减小。例如，硅的原子百分比可以从镓的原子百分比的6倍逐渐降低至镓的原子百分比的4倍。
中间层344具有至的厚度。这里，如果中间层344具有小于的厚度，则其几乎不能用作阻止元素从栅极绝缘膜350扩散的抗扩散膜。另一方面，如果中间层344具有大于的厚度，则这将影响有源层250中的沟道，导致电荷迁移率的降低。因此，本发明的中间层344制造为厚度在至之间。
本发明的中间层344在层内包含诸如硅的第IV族元素，其原子形成强双键，使中间层344热稳定。因此，中间层344设置在有源层340和栅极绝缘膜350之间，以防止轻元素的扩散而不会影响器件的电性能。这防止了在热处理期间栅极绝缘膜350中的氢元素和氧元素的扩散，从而防止器件劣化。
尽管已经示出了中间层344并且中间层344被描述为位于下部有源层342的整个区域之上，但是本发明不限于此，并且中间层344可以位于仅有源层340的沟道区CH中。
栅极绝缘膜350位于有源层340上。栅极绝缘膜350由硅氧化物(SiOx)、硅氮化物(SiNx)或者这些元素的多层制成。栅极绝缘膜350与位于其上的栅电极360对应，并且尺寸相似。栅极绝缘膜350使栅电极360和有源层340彼此绝缘。栅电极360位于栅极绝缘膜350上。栅电极360由选自铜(Cu)、钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、钽(Ta)和钨(W)中的任意一种或者这些元素的合金的单层或多层制成。栅电极360定位成与有源层340的沟道区CH对应。
层间绝缘膜370位于其中形成有栅电极360的基板310上。层间绝缘膜370由硅氧化物(SiOx)、硅氮化物(SiNx)或者这些元素的多层制成。此外，层间绝缘膜370具有露出有源层340的两侧上的源极区和漏极区的接触孔375a和375b。源电极380a和漏电极380b位于层间绝缘膜370上。源电极380a和漏电极380b可以由单层或多层构成。如果源电极380a和漏电极380b由单层构成，则它们可以由选自铜(Cu)、钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、钽(Ta)和钨(W)中的任意一种或者这些元素的合金制成。另一方面，如果源电极380a和漏电极380b由多层构成，则它们可以由钼/铝-钕、钼/铝、或钛/铝的两个层，或者钼/铝-钕/钼、钼/铝/钼、或钛/铝/钛的三个层制成。源电极380a和漏电极380b分别经由形成在层间绝缘膜370中的接触孔375a和375b连接至有源层340的源极区和漏极区。
钝化膜385位于其中设置有源电极380和漏电极380b的基板310上。钝化膜385用于保护下面的薄膜晶体管并使它们彼此绝缘。钝化膜385由硅氧化物(SiOx)、硅氮化物(SiNx)或者这些元素的多层制成，并且具有露出漏电极380b的通孔387。像素电极390通过通孔387连接至漏极380b，并且提供有数据电压。像素电极390由透明且高度导电的ITO(铟锡氧化物)、IZO(铟锌氧化物)、ITZO(铟锡锌氧化物)等制成。以这种方式，制造根据第三示例性实施方案的薄膜晶体管阵列基板300。
图8是根据本发明的第四示例性实施方案的薄膜晶体管阵列基板的截面图。
参照图8，根据本发明第四示例性实施方案的薄膜晶体管阵列基板400使用具有位于有源层的顶部上的栅电极的共面薄膜晶体管。将省略与根据本发明的第一示例性实施方案的薄膜晶体管阵列基板100的部件相同的部件。
更具体地，遮光膜420位于基板410上，并且缓冲层430位于其中设置有遮光膜420整个基板410上。包括沟道区CH和导电区CP的有源层440位于缓冲层430上。有源层440由氧化物半导体制成。氧化物半导体是非晶态锌氧化物半导体，例如，特别是a-IGZO半导体是使用镓氧化物(Ga2O3)、铟氧化物(In2O3)和锌氧化物(ZnO)的复合靶通过溅射法形成的。此外，可以使用诸如化学气相沉积或原子层沉积(ALD)的化学沉积技术。在本发明的这个示例性实施方案中，可以使用镓：铟：锌原子比分别为1:1:2、2:2:1、3:2:1和4:2:1的氧化物靶沉积锌氧化物半导体。然而，本发明的有源层440不限于锌氧化物半导体。尽管未示出，但是有源层440包括在两侧掺杂有杂质的源极区和漏极区。
栅极绝缘膜450位于有源层440上，并且栅电极460位于栅极绝缘膜450上。栅电极460定位成与有源层440的沟道区CH对应。层间绝缘膜470位于其中形成有栅电极460的基板410上。层间绝缘膜470具有露出有源层440的两侧上的源极区和漏极区的接触孔475a和475b。源电极480a和漏电极480b位于层间绝缘膜470上。源电极480a和漏电极480b经由形成在层间绝缘膜470中的接触孔475a和475b分别连接至有源层440的源极区和漏极区。以这种方式，制造根据本发明的第四示例性实施方案的薄膜晶体管阵列基板400。
同时，由于后续热处理工艺，从栅极绝缘膜450扩散的过量的氧可能存在于有源层440与栅极绝缘膜450之间的界面处。在有源层440与栅极绝缘膜450之间的高的氧含量可能导致正偏温度应力，而低的氧含量使得半导体器件导电，从而劣化器件特性。
在本发明中，在有源层440与栅极绝缘膜450之间形成有中间层445。中间层445用于避免正偏温度应力并且防止器件导电。中间层445由包含第IV族元素的氧化物半导体制成，以便去除界面(即，在有源层440与栅极绝缘膜450之间的中间层445)中的过量的氧。例如，本发明的中间层445包含铟、镓和锌，并且还可以包含诸如钛(Ti)、锆(Zr)、硅(Si)、锗(Ge)、锡(Sn)、铅(Pb)等的第IV族元素。优选地，中间层445由铟、镓、锌和硅氧化物制成。如果中间层445包含第IV族元素，优选硅(Si)，则硅与未结合的氧原子结合，从而减少未结合的氧原子的量。也就是说，通过包含第IV族元素，中间层445可以除去过量的氧并且防止正偏温度应力。
本发明的中间层445中的硅含量可以在2.9×1022cm-3和3.2×1022cm-3之间。如果中间层445中的硅含量等于或大于2.9×1022cm-3，则中间层445中的过量的氧原子可以与硅结合以减少氧的量并且防止正偏温度应力。另一方面，如果中间层445中的硅含量等于或小于3.2×1022cm-3，则中间层445中的过量的氧原子的量减少太多并且这使得器件导电，从而防止薄膜晶体管特性的劣化。
此外，即使通过包含第IV族元素的中间层445降低了未结合的氧原子的量，也可能留下一些未结合的氧原子。留下的未结合氧原子对正偏温度应力有影响。因此，本发明的中间层445包含一定量的氢，使得氢原子与未结合的氧原子结合，以保持电子不与未结合的氧原子结合。换言之，在中间层445中氢原子与过量的氧原子结合，以使有源层中的电子不与过量的氧原子结合，从而防止正偏温度应力。
中间层445中的过量的氧的量由氧相对于金属的量限定。中间层445由铟、镓、锌和氧构成，其中添加有硅，这意味着中间层445包含铟、镓、锌、硅和氧。中间层445可以由InagabZncSidOy表示，并且铟/锌/镓/硅的原子比为1.5:1:1.5:2，所以Y＝1.5a+1.5b+1c+2d。假设在中间层445中测量的氧的实际量为x，如果x大于y，则这意味着存在过量的氧，或者如果y大于x，则这意味着缺乏氧。因此，中间层445可以含有与中间层445中残留的过量的氧原子一样多的氢原子，并且氢含量可以在1.2×1021cm-3至1.6×1021cm-3之间。氢含量随着上述硅含量而变化。例如，如果硅含量为2.9×1022cm-3，则氢含量可以为1.6×1021cm-3，并且如果硅含量为3.2×1022cm-3，则氢含量可以为1.2×1021cm-3。也就是说，当向中间层445中添加一定量的硅时，可以添加与留在中间层445中的过量的氧原子一样多的氢原子。
因此，中间层445可以包含与中间层445中留下的过量的氧原子一样多的氢原子，氢含量可以在1.2×1021cm-3和1.6×1021cm-3之间。氢含量随着上述硅含量而变化。例如，如果硅含量为2.9×1022cm-3，则氢含量可以为1.6×1021cm-3，并且如果硅含量为3.2×1022cm-3，则氢含量可以为1.2×1021cm-3。也就是说，当向中间层445中添加一定量的硅时，可以添加与留在中间层445中的过量的氧原子一样多的氢原子。
下面的表1示出了薄膜晶体管的阈值电压和正偏温度应力与中间层中氧相对于金属的量的变化。
[表1]
氧相对于金属的量(％) 阈值电压(Vth(V)) 正偏温度应力(PBTS，ΔVth(V))
89 器件变得导电 -
90 器件变得导电 -
94 器件变得导电 -
101.2 0.69 0.21
101.3 0.72 0.35
112 0.88 2.61
参照表1，如果中间层中氧相对于金属的量减少为等于或小于100％，则该器件变得导电并且没有观测到阈值电压，也没有观测到正偏温度应力。相比之下，如果中间层中氧相对于金属的量增加为等于或大于100％，则阈值电压增加并且正偏温度应力增加。
从这些结果可以看出，中间层中氧(即过量的氧)相对于金属的量越小，则由正偏温度应力引起的劣化越小，这会导致器件可靠性的改善。
同时，中间层445具有至的厚度。这里，如果中间层445具有等于或大于的厚度，则其可以用作阻止元素从栅极绝缘膜450扩散的抗扩散膜。另一方面，如果中间层445具有等于或小于的厚度，则中间层445用作有源层445的沟道，从而防止器件劣化。因此，本发明的中间层445制造为厚度在至之间。
如上所述，根据本发明第四示例性实施方案的薄膜晶体管阵列基板可以包括在有源层与栅极绝缘膜之间的包含硅的中间层，以防止正偏温度应力。
尽管已经示出了中间层445并且中间层445被描述为位于仅与有源层440中的沟道区CH和栅极绝缘膜450接触的区域中，但是本发明不限于此，并且中间层445可以位于整个有源层440之上。
图9是示出包括根据本发明的第一示例性实施方案的薄膜晶体管阵列基板的显示装置的图。下面将省略对上述薄膜晶体管阵列基板的描述，并且将以有机发光显示器作为显示装置的示例给出描述。然而，本发明不限于有机发光显示器，而是也适用于诸如液晶显示器的平板显示器。
参照图9，包括有源层140、栅电极160、源电极180a和漏电极180b的薄膜晶体管TFT位于基板110上。有机绝缘膜位于这些部件之上。有机绝缘膜190可以由诸如光丙烯酸类物质、聚酰亚胺、苯并环丁烯树脂、丙烯酸酯树脂等的有机材料制成。有机绝缘膜190具有露出薄膜晶体管TFT的漏电极180b的通孔195。
像素电极285可以位于有机绝缘膜190上。像素电极285可以由透明导电膜构成。透明导电膜可以是透明导电材料，例如ITO(铟锡氧化物)或IZO(氧化铟锌)。这里，在顶部发光有机发光显示器的情况下，具有高反射率的诸如铝(Al)、铝-钕(Al-Nd)、银(Ag)、银合金(Ag合金)等的反射金属膜，可以进一步设置在透明导电膜之下，并且像素电极285可以具有透明导电膜/反射金属膜/透明导电膜的结构。优选地，像素电极285可以具有例如ITO/Ag/ITO的结构。像素电极285经由有机绝缘膜190中的通孔195连接至漏电极180b。
露出像素电极285的堤层287位于像素电极285上。堤层287限定像素并且使像素电极285绝缘，并且由诸如光丙烯酸类物质、聚酰亚胺、苯并环丁烯树脂、丙烯酸酯树脂等的有机材料制成。堤层287包括露出像素电极285的开口288。有机膜层290位于像素电极285和堤层287上。有机膜层290至少包括发光层，并且还可以包括空穴注入层、空穴传输层、电子传输层或电子注入层。相对电极295位于有机膜层290上。相对电极295可以由具有低功函数的诸如银(Ag)、镁(Mg)或钙(Ca)的金属制成。因此，形成由像素电极285、有机膜层290和相对电极295构成的有机发光二极管OLED。以这种方式，制造在基板110上具有薄膜晶体管TFT和有机发光二极管OLED的有机发光显示器280。
现在，将描述根据本发明的上述示例性实施方案的制造薄膜晶体管阵列基板的方法。虽然将给出根据第一示例性实施方案的上述共面型薄膜晶体管的以下描述，但是本发明也可以应用于根据第二示例性实施方案的蚀刻阻挡型薄膜晶体管。
图10a至图10e是示出制造根据本发明的第一示例性实施方案的薄膜晶体管阵列基板的方法的各个过程的图。
参照图10a，通过在由透明或不透明的玻璃、塑料或金属制成并且保持其平坦度的基板110上，形成含有诸如表现黑色的炭黑的材料的树脂或者诸如非晶硅(a-Si)、锗(Ge)、钽氧化物(TaOx)和铜氧化物(CuOx)的半导体材料，然后利用掩模对其进行图案化来形成遮光膜120。针对稍后要形成有源层的各个区域形成遮光膜120。然而，本发明不限于此，并且遮光膜120可以形成在基板110的整个表面上。
随后，通过诸如CVD(化学气相沉积)、PECVD(等离子体增强化学气相沉积)或溅射沉积的沉积方法，通过在其上形成有遮光膜120的基板110上沉积硅氧化物(SiOx)或硅氮化物(SiNx)来形成缓冲层130。然后，利用铟氧化物(In2O3)、锡氧化物(SnO)和锌氧化物(ZnO)的复合靶通过溅射方法在形成有缓冲层130的基板110上层叠氧化物半导体层。接下来，通过利用掩模对氧化物半导体层进行图案化来形成有源层140。此外，可以通过诸如化学气相沉积或原子层沉积(ALD)的化学气相沉积方法形成有源层140。有源层140形成为与形成在基板110上的遮光膜120对应，使得来自下方的光保持不到达有源层140，从而防止由于光引起的漏电流。
接下来，参照图10b，利用铟氧化物(In2O3)、锡氧化物(SnO)或锌氧化物(ZnO)的复合靶通过溅射方法在其上形成有有源层140的基板110上层叠氧化物半导体层147。随后，通过CVD、PECVD或溅射沉积通过沉积硅氧化物SiOx或硅氮化物SiNx来形成绝缘层152。然后，通过溅射沉积通过在绝缘层152上沉积选自铜(Cu)、钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、钽(Ta)和钨(W)中的任意一种或者这些元素的合金来形成金属层162。然后，通过在金属层162上施加光致抗蚀剂并且对其进行曝光和显影来形成光致抗蚀剂图案PR。光致抗蚀剂图案PR与要形成有源层140的沟道区的位置对应。
接下来，参照图10c，通过利用光致抗蚀剂图案PR作为掩模对金属层162进行蚀刻来形成栅电极160。通过利用用于蚀刻目标材料的蚀刻溶液的湿蚀刻对金属层162进行蚀刻。
接下来，参照图10d，通过利用光致抗蚀剂图案PR对绝缘层152进行蚀刻来形成栅极绝缘膜150。通过利用诸如氩(Ar)的气体的等离子体蚀刻工艺来蚀刻绝缘层152，并且绝缘层152具有与位于绝缘层152的顶部上的栅电极160相似的尺寸。当绝缘层152在等离子体蚀刻工艺中被完全蚀刻并且因此露出氧化物半导体层147和有源层140时，在氧化物半导体层147和有源层140上执行一定时间的蚀刻工艺，以使有源层140导电。也就是说，一旦在有源层140上执行了等离子体蚀刻，则氧原子从有源层140中释放出来，并且杂质被注入到有源层140中，从而改善了导电特性。因此，有源层140中的沟道区CH形成为与栅电极160和栅极绝缘膜150所在的位置对应，并且导电区CP形成为与有源层140的除了沟道区CH之外的其余部分对应。然后，通过对通过栅极绝缘膜150露出的氧化物半导体层147进行蚀刻来形成中间层145。因此，栅电极160、栅极绝缘膜150和中间层145形成在有源层140的沟道区CH中并且具有相似的尺寸。之后，通过剥离去除光刻胶图案PR。
接下来，参照图10e，通过诸如CVD(化学气相沉积)、PECVD(等离子体增强化学气相沉积)或溅射沉积的沉积方法，通过在其上形成有栅电极160的基板110上沉积硅氧化物(SiOx)或硅氮化物(SiNx)来形成层间绝缘膜170。然后，通过蚀刻层间绝缘膜170来形成在有源层140的两侧上露出导电区CP的接触孔175a和175b。然后，通过在基板110上层叠选自铜(Cu)、钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、钽(Ta)和钨(W)中的任意一种或者这些元素的合金并对其进行图案化来形成源电极180a和漏电极180b。源电极180a和漏电极180b经由形成在层间绝缘膜170中的接触孔175a和175b连接至有源层140。因此，形成了包括有源层140、中间层145、栅电极160、源电极180a和漏电极180b的薄膜晶体管TFT。
图11a至图11h是示出制造根据本发明的第三示例性实施方案的薄膜晶体管阵列基板的方法的各个过程的图。
参照图11a，通过在由透明或不透明的玻璃、塑料或金属制成并且保持其平坦度的基板310上，形成含有诸如表现黑色的炭黑的材料的树脂或者诸如非晶硅(a-Si)、锗(Ge)、钽氧化物(a-Si)和铜氧化物(CuOx)的半导体材料，然后利用掩模对其进行图案化来形成遮光膜320。针对稍后要形成有源层的各个区域形成遮光膜320。然而，本发明不限于此，并且遮光膜320可以形成在基板310的整个表面上。
随后，通过诸如CVD(化学气相沉积)、PECVD(等离子体增强化学气相沉积)或溅射沉积的沉积方法，通过在其上形成的遮光膜320的基板310上沉积硅氧化物(SiOx)或硅氮化物(SiNx)来形成缓冲层330。然后，利用铟氧化物(In2O3)、锡氧化物(SnO)和锌氧化物(ZnO)的复合靶通过溅射方法在形成有缓冲层330的基板310上层叠第一氧化物半导体层332。然后，利用铟氧化物(In2O3)、锡氧化物(SnO)、硅氧化物(SiOx)和锌氧化物(ZnO)的复合靶通过溅射方法层叠第二氧化物半导体层334。
参照图11b，通过利用掩模对第一氧化物半导体层332和第二氧化物半导体层334进行图案化来形成包括下部有源层342和中间层344的有源层340。此外，可以通过诸如化学气相沉积或原子层沉积(ALD)的化学气相沉积方法形成有源层340。有源层340形成为与形成在基板310上的遮光膜320对应，使得来自下方的光保持不到达有源层340，从而防止由于光引起的漏电流。
接下来，参照图11c，通过CVD、PECVD或溅射沉积通过在其上形成有源层340的基板310上沉积硅氧化物SiOx或硅氮化物SiNx来形成绝缘层352。然后，通过溅射沉积通过在绝缘层352上沉积选自铜(Cu)、钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、钽(Ta)和钨(W)中的任意一种或者这些元素的合金来形成金属层354。然后，通过在金属层354上施加光致抗蚀剂并且对其进行曝光和显影来形成光致抗蚀剂图案PR。光致抗蚀剂图案PR与要形成有源层340的沟道区的位置对应。
接下来，参照图11d，通过利用光致抗蚀剂图案PR作为掩模对金属层354进行蚀刻来形成栅电极360。通过利用用于蚀刻目标材料的蚀刻溶液的湿蚀刻对金属层354进行蚀刻。
接下来，参照图11e，通过利用光致抗蚀剂图案PR对绝缘层352进行蚀刻来形成栅极绝缘膜350。通过利用诸如氩(Ar)的气体的等离子体蚀刻工艺来蚀刻绝缘层352，并且绝缘层352具有与位于绝缘层352的顶部上的栅电极360相似的尺寸。当绝缘层352在等离子体蚀刻工艺中被完全蚀刻并且因此露出有源层340时，在有源层340上执行一定时间的蚀刻工艺，以使有源层340导电。也就是说，一旦在有源层340上执行了等离子体蚀刻，则氧原子从有源层340中释放出来，并且杂质被注入到有源层340中，从而改善导电特性。因此，有源层340中的沟道区CH形成为与栅电极360和栅极绝缘膜350所在的位置对应，并且导电区CP形成为与有源层340的除了沟道区CH之外的其余部分对应。因此，栅电极360和栅极绝缘膜350形成在有源层340的沟道区CH中并且具有相似的尺寸。之后，通过剥离去除光刻胶图案PR。
接下来，参照图11f，通过诸如CVD(化学气相沉积)、PECVD(等离子体增强化学气相沉积)或溅射沉积的沉积方法，通过在其上形成有栅电极360的基板310上沉积硅氧化物(SiOx)或硅氮化物(SiNx)来形成层间绝缘膜370。
然后，通过蚀刻层间绝缘膜370来形成在有源层340的两侧上露出导电区CP的接触孔375a和375b。然后，通过在基板310上层叠选自铜(Cu)、钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、钽(Ta)和钨(W)中的任意一种或者这些元素的合金并对其进行图案化来形成源电极380a和漏电极380b。源电极380a和漏电极380b经由形成在层间绝缘膜370中的接触孔375a和375b连接至有源层340。因此，形成了包括包含下部有源层342和中间层344的有源层340、栅电极360、源电极380a和漏电极380b的薄膜晶体管TFT。
最后，参照图11h，通过诸如CVD(化学气相沉积)、PECVD(等离子体增强化学气相沉积)或溅射沉积的沉积方法，通过在其上形成有薄膜晶体管的基板310上沉积硅氧化物(SiOx)或硅氮化物(SiNx)来形成钝化膜385。然后，通过对钝化膜385进行蚀刻来形成露出漏电极385b的一部分的通孔387。然后，通过在基板310上层叠ITO、IZO、ITZO、ZnO等并对其进行图案化来形成像素电极390。以这种方式，制造根据本发明第三示例性实施方案的薄膜晶体管阵列基板。
图12a至图12f是示出制造根据本发明的第四示例性实施方案的薄膜晶体管阵列基板的方法的各个过程的图。
参照图12a，通过在由透明或不透明的玻璃、塑料或金属制成并且保持其平坦度的基板410上，形成含有诸如表现黑色的炭黑的材料的树脂或者诸如非晶硅(a-Si)、锗(Ge)、钽氧化物(TaOx)和氧化铜(CuOx)的半导体材料，然后利用掩模对其进行图案化来形成遮光膜420。针对稍后要形成有源层的各个区域形成遮光膜420。然而，本发明不限于此，并且遮光膜420可以形成在基板410的整个表面上。
随后，通过诸如CVD(化学气相沉积)、PECVD(等离子体增强化学气相沉积)或溅射沉积的沉积方法，通过在其上形成的遮光膜420的基板410上沉积硅氧化物(SiOx)或硅氮化物(SiNx)来形成缓冲层430。然后，利用铟氧化物(In2O3)、锡氧化物(SnO)和锌氧化物(ZnO)的复合靶通过溅射方法在形成有缓冲层430的基板410上层叠氧化物半导体层。接下来，通过利用掩模对氧化物半导体层进行图案化来形成有源层440。此外，可以通过诸如化学气相沉积或原子层沉积(ALD)的化学气相沉积方法形成有源层440。有源层440形成为与形成在基板410上的遮光膜420对应，使得来自下方的光保持不到达有源层440，从而防止由于光引起的漏电流。
接下来，参照图12b，通过CVD、PECVD或溅射沉积通过在其上形成有源层440的基板310上沉积硅氧化物SiOx或硅氮化物SiNx来形成氧化物层447和绝缘层452。氧化物层447形成在有源层440的表面上。也就是说，氧化物层447形成为有源层中的材料并且通过在用于形成绝缘层452的CVD过程中调节氩(Ar)和氧(O)气体而将硅混合在一起。
接下来，参照图12c，通过溅射沉积通过在绝缘层452上沉积选自铜(Cu)、钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、钽(Ta)和钨(W)中的任意一种或者这些元素的合金来形成金属层462。
接下来，参照图12d，通过在金属层462上施加光致抗蚀剂并且对其进行曝光和显影来形成光致抗蚀剂图案，并且然后通过利用光致抗蚀剂图案作为掩模对金属层462进行蚀刻来形成栅电极460。通过利用用于蚀刻目标材料的蚀刻溶液的湿蚀刻对金属层462进行蚀刻。
接下来，参照图12e，通过利用栅电极460对绝缘层452进行蚀刻来形成栅极绝缘膜450。通过利用诸如氩(Ar)的气体的等离子体蚀刻工艺来蚀刻绝缘层452，并且绝缘层452具有与位于绝缘层452的顶部上的栅电极460相似的尺寸。当绝缘层452在等离子体蚀刻工艺中被完全蚀刻并且因此露出氧化物层447和有源层440时，对氧化物层447和有源层440执行一定时间的蚀刻工艺，以使有源层440导电。也就是说，一旦对有源层440执行了等离子体蚀刻，则氧原子从有源层440中释放出来，并且杂质被注入到有源层440中，从而改善导电特性。因此，有源层440中的沟道区CH形成为与栅电极460和栅极绝缘膜450所在的位置对应，并且导电区CP形成为与有源层440的除了沟道区CH之外的其余部分对应。然后，通过对通过栅极绝缘膜450露出的氧化物层447进行蚀刻来形成中间层445。因此，栅电极460、栅极绝缘膜450和中间层445形成在有源层440的沟道区CH中并且具有相似的尺寸。
接下来，参照图12f，通过诸如CVD(化学气相沉积)、PECVD(等离子体增强化学气相沉积)或溅射沉积的沉积方法，通过在其上形成的栅电极460的基板410上沉积硅氧化物(SiOx)或硅氮化物(SiNx)来形成层间绝缘膜470。然后，通过蚀刻层间绝缘膜470来形成在有源层440的两侧上露出导电区CP的接触孔475a和475b。然后，通过在基板410上层叠选自铜(Cu)、钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、钽(Ta)和钨(W)中的任意一种或者这些元素的合金并对其进行图案化来形成源电极480a和漏电极480b。源电极480a和漏电极480b经由形成在层间绝缘膜470中的接触孔475a和475b连接至有源层440。因此，形成了包括有源层440、中间层445、栅电极460、源电极480a和漏电极480b的薄膜晶体管TFT。
图13是示出对根据本发明的第一示例性实施方案制造的薄膜晶体管阵列基板的卢瑟福背散射光谱测量的结果的图。图14是示出对根据本发明的第三示例性实施方案制造的薄膜晶体管阵列基板的卢瑟福背散射光谱测量的结果的图。
参照图13，通过卢瑟福背散射光谱法(RBS)分析有源层、中间层和栅极绝缘膜的层叠结构的结果表明，它们都包含第IV族元素，硅(Si)。参照图14，通过卢瑟福背散射光谱法(RBS)分析包括下部有源层和中间层的有源层以及栅极绝缘膜的层叠结构的结果也表明，它们都包含第IV族元素，硅(Si)。这意味着该第IV族元素的原子被强共价键结合，从而减少了未结合的金属原子的量并使该结构热稳定。因此，可以避免在后续过程中可能发生的原子扩散。特别地，这些层中的每一层中的硅的原子百分比可以是该层中锌的原子百分比的约50％至200％。
在下文中，将在以下示例性实施方案中详细描述根据本发明的薄膜晶体管。然而，下面公开的示例性实施方案仅是本发明的示例，并且本发明不限于以下示例性实施方案。
测试1：共面薄膜晶体管
<比较例1>
在玻璃基板上形成SiO2缓冲层，在缓冲层上形成原子比为In1Ga1Zn1O4的有源层，并且在有源层上形成SiO2的栅极绝缘膜。在栅极绝缘膜上形成钼的栅电极，形成SiO2的层间绝缘膜，并且然后形成铝的源电极和漏电极，从而制备薄膜晶体管。
<比较例2>
在与上述比较例1相同的条件下制造薄膜晶体管，不同之处在于，在有源层与栅极绝缘膜之间通过溅射形成原子比为In1.3Ga1Zn1Si0.4O5并且厚度为的中间层。
<比较例3>
在与上述比较例1相同的条件下制造薄膜晶体管，不同之处在于，在有源层与栅极绝缘膜之间通过溅射形成原子比为In0.9Ga1Zn1.Si2.5O9并且厚度为的中间层。
<实施方案1>
在与上述比较例1相同的条件下制造薄膜晶体管，不同之处在于，在有源层与栅极绝缘膜之间通过溅射形成原子比为In1.1Ga1Zn1Si0.9O7.8并且厚度为的中间层。
测量并在图15至图18中示出了根据上述比较例1、2和3以及实施方案1制造的薄膜晶体管的漏极电流与栅源电压的关系。图15是根据比较例1的薄膜晶体管的漏极电流与栅源电压的图。图16是根据比较例2的薄膜晶体管的漏极电流与栅源电压的图。图17是根据比较例3的薄膜晶体管的漏极电流与栅源电压的图。图18是根据实施方案1的薄膜晶体管的漏极电流与栅源电压的图。另外，测量并且在下面的表2中示出了根据上述比较例1和实施方案1的薄膜晶体管的阈值电压、斜率(亚阈值斜率)和载流子迁移率。
[表2]
比较例1 实施方案1
阈值电压(V) 4.2 0.07
斜率(V/dec) 0.21 0.11
载流子迁移率(cm2/Vs) 4.4 10
参照图15，在不存在中间层的比较例1中，栅源电压偏移为正，阈值电压为4.2V，斜率为0.21，以及载流子迁移率为4.4cm2/Vs。参照图16，在形成有原子比为In1.3Ga1Zn1Si0.4O5并且厚度为的中间层的比较例2中，栅源电压偏移为负。参照图17，可以看出，在形成有原子比为In0.9Ga1Zn1Si2.5O9并且厚度为的中间层的比较例3中，可以看出，器件的沟道层是不均匀的，这是因为在驱动该装置时，在0.1V与10V之间的工作电压下，严重地发生了电流-电压曲线交叉的现象。相比之下，参照表2和图18，在形成有原子比为In1.1Ga1Zn1Si0.9O7.8并且厚度为的中间层的实施方案1中，阈值电压为-0.07V，载流子迁移率为10cm2/Vs，以及斜率为0.11。总之，薄膜晶体管的特性得到显著改善。
测试2：蚀刻阻挡薄膜晶体管
<比较例4>
在玻璃基板上形成钼的栅电极，以及形成SiO2的栅极绝缘膜。然后，形成原子比为In1Ga1Zn1O4的有源层，以及在有源层上形成SiO2的蚀刻阻挡物。接下来，形成铝的源电极和漏电极，从而制造薄膜晶体管。
<实施方案2>
在与上述比较例4相同的条件下制造薄膜晶体管，不同之处在于，在有源层与栅极绝缘膜之间通过溅射形成原子比为In1.1Ga1Zn1Si0.9O7.8并且厚度为的中间层。
测量并在图19和图20中示出了根据上述比较例4和实施方案2制造的薄膜晶体管的漏极电流与栅源电压的关系。图19是根据比较例4的薄膜晶体管的漏极电流与栅源电压的图。图20是根据实施方案2的薄膜晶体管的漏极电流与栅源电压的图。另外，测量并且在下面的表3中示出了根据上述比较例4和实施方案2的薄膜晶体管的阈值电压、斜率(亚阈值斜率)以及载流子迁移率。
[表3]
比较例4 实施方案2
阈值电压(V) 8.19 0.6
斜率(V/dec) 0.39 0.3
载流子迁移率(cm2/Vs) 8.1 10.1
参照图19、图20以及表3，在不存在中间层的比较例4中，阈值电压为8.19V，斜率为0.39，以及载流子迁移率为8.1cm2/Vs。相比之下，在形成有原子比为In1.1Ga1Zn1Si0.9O7.8并且厚度为的中间层的实施方案2中，阈值电压为-0.6V，载流子迁移率为10.1cm2/Vs，以及斜率为0.3。总之，薄膜晶体管的特性得到显著改善。
测试3：具有两层有源层的薄膜晶体管
<比较例5>
在玻璃基板上形成SiO2的缓冲层，通过在缓冲层上形成原子比为In4Ga1Zn3O16.5并且厚度为的下部有源层并且在下部有源层上形成原子比为Si10In5Ga1Zn1O35并且厚度为的中间层来形成有源层。在有源层上形成SiO2的栅极绝缘膜，在栅极绝缘膜上形成钼的栅电极，形成SiO2的层间绝缘膜，并且然后形成铝的源电极和漏电极，从而制造薄膜晶体管。
<比较例6>
在与上述比较例5相同的条件下制造薄膜晶体管，不同之处在于，用具有Si15In5Ga1Zn1O35的原子比和的厚度的中间层形成有源层。
<实施方案3>
在与上述比较例5相同的条件下制造薄膜晶体管，不同之处在于，用具有Si12.5In5Ga1Zn1O35的原子比和的厚度的中间层形成有源层。
测量并在图21至图23中示出了根据上述比较例5和6以及实施方案3制造的薄膜晶体管的漏极电流与栅源电压的关系。图21是根据比较例5的薄膜晶体管的漏极电流与栅源电压的图。图22是根据比较例6的薄膜晶体管的漏极电流与栅源电压的图。图23是根据实施方案3的薄膜晶体管的漏极电流与栅源电压的图。另外，测量并在下面的表4中示出了根据上述实施方案3的薄膜晶体管的阈值电压、电流变化率、载流子迁移率、正偏温度应力(PBTS)、电流应力(CS)以及负偏温度应力(NBTS)，并且在图24中示出了电流变化率测量结果。
[表4]
实施方案3
阈值电压(V) -0.1
电流变化率(@860nA) 0.13％
载流子迁移率(cm2/Vs) 28.4
PBTS(ΔVth) 0.8
CS(ΔVgs) 0.1
NBTS(ΔVth) -0.04
参照图21，在形成有具有Si10In5Ga1Zn1O35的原子比和的厚度的中间层的比较例5中，栅源电压分布较大并且这导致器件严重的不规则。另外，参照图22，在形成有具有Si15In5Ga1Zn1O35的原子比和的厚度的中间层的比较例6中，由于载流子太多，栅电极不能控制。相比之下，参照表4以及图23和图24，在形成有具有Si12.5In5Ga1Zn1O35的原子比和的厚度的中间层的实施方案3中，阈值电压为-0.1V，电流变化率为0.13％，载流子迁移率为28.4cm2/Vs，PBTS为0.8V，NBTS为-0.04V，以及CS为0.1V。因此，可以得出薄膜晶体管的特性优异的结论。
测试4：具有中间层的组成和厚度的共面薄膜晶体管的变化
<实施方案4>
在玻璃基板上形成SiO2的缓冲层，在缓冲层上形成具有In4Ga1Zn3O16.5的原子比和的厚度的有源层，并且在有源层上形成厚度为的中间层。在中间层上形成SiO2的栅极绝缘膜，在栅极绝缘膜上形成钼的栅电极，形成SiO2的层间绝缘膜，并且然后形成铝的源电极和漏电极，从而制造薄膜晶体管。
<比较例7>
在与上述实施方案4相同的条件下制造薄膜晶体管，但没有中间层。
在根据实施方案4制造的薄膜晶体管中，测量并在图25中示出了中间层中过量的氧的量相对于中间层中的硅含量的关系，测量并在图26中示出了中间层中过量的氧的量相对于中间层中的氢含量的关系以及所产生的正偏温度应力，以及测量并在图27中示出了在中间层的和的变化厚度下，阈值电压、载流子迁移率和DIBL(漏极诱导的势垒降低)。此外，在图28中示出了根据上述实施方案4和比较例7制造的薄膜晶体管的正偏温度应力。
参照图25，当中间层中的硅含量在2.9×1022cm-3和3.2×1022cm-3之间时，中间层中的过量的氧的量接近约100％。如果中间层中的硅含量降低，则过量的氧的量增加，并且这导致正偏温度应力，并且如果中间层中的硅含量增加，则过量的氧的量降低，并且这使器件导电。从这些结果可以看出，当中间层中的硅含量在2.9×1022cm-3和3.2×1022cm-3之间时，可以防止正偏温度应力，并且可以防止器件变得导电。
参照图26，当中间层中的过量的氧的百分比为100.24％，并且过量的氧的量为2.4×1020cm-3时，加入与过量氧的量相当的2.5×1020cm-3的氢。观察到中间层中过量的氧的量没有变化，正偏温度应力从0.35V降低至0.21V，下降了约0.14V。从这些结果可以看出，即使过量的氧的量没有变化，通过在中间层中加入与过量的氧一样多的氢也可以提高正偏应力。
参照图27，当中间层的厚度为时，阈值电压为0.35V，载流子迁移率为9.97cm2/Vs，以及DIBL为0.11V，并且当中间层的厚度为时，阈值电压为0.56V，载流子迁移率为10.95cm2/Vs，以及DIBL为0.02V。当中间层的厚度为时，阈值电压为1.6V，载流子迁移率为6.25cm2/Vs，以及DIBL为-1.75V。从这些结果可以看出，当中间层的厚度大于时，阈值电压可能增加并且载流子迁移率和DIBL可能降低。
参照图28，根据比较例7的薄膜晶体管示出了随着应力时间增加正偏温度应力显著增加，而与比较例7的情况相比，根据实施方案4的薄膜晶体管示出了正偏温度应力的显著较小的增加。从这些结果可以看出，根据本发明的具有中间层的薄膜晶体管可以降低正偏温度应力，从而提高器件的可靠性。
如上所述，本发明提供的优点是通过在栅极绝缘膜与有源层之间包括包含第IV族元素的中间层来防止栅极绝缘膜中的氢元素和氧元素在热处理期间扩散到有源层中，从而防止器件劣化。
此外，本发明可以通过在有源层与栅极绝缘膜之间形成包含硅的中间层来防止由过量的氧引起的正偏温度应力。此外，本发明可以通过添加与保留在中间层中的过量的氧一样多的氢原子来防止过量的氧捕获电子，从而防止正偏温度应力。
虽然已经参照附图描述了本公开内容的示例性实施方案，但是本领域技术人员可以理解的上，本公开内容可以被实现为其他具体形式而不改变技术精神和本质特征。因此，应当理解的上，上述示例性实施方案在所有方面是示例性的而不是限制性的，本公开内容的范围和描述由所附权利要求限定，并且应当理解的是，权利要求的含义和范围以及从权利要求的等同概念导出的所有改变或修改的形式都包括在本公开内容的范围内。
[工业实用性]
本发明可适用于包括有机发光显示器、液晶显示器、电泳显示器、无机发光显示器等的各种类型的显示器，并且还适用于TV、移动设备、监视器和智能TV。然而，本发明不限于这些显示器，并且可以适用于可以显示图像的任何类型的设备。

Claims (16)

1.一种薄膜晶体管阵列基板，包括：
基板；
位于所述基板上的有源层；
位于所述有源层上的栅极绝缘膜；
位于所述栅极绝缘膜上的栅电极；
位于所述栅电极上的层间绝缘膜；
位于所述层间绝缘膜上并且连接至所述有源层的源电极和漏电极；以及
其中由包含第IV族元素的氧化物半导体制成的中间层位于所述有源层与所述栅极绝缘膜之间。
2.根据权利要求1所述的薄膜晶体管阵列基板，其中所述中间层包含铟、镓和锌，并且还包含第IV族元素。
3.根据权利要求2所述的薄膜晶体管阵列基板，其中所述中间层具有In1.1Ga1Zn1Si(0.5～2)O(7.3～8.15)的原子比。
4.根据权利要求3所述的薄膜晶体管阵列基板，其中所述中间层具有至的厚度。
5.根据权利要求2所述的薄膜晶体管阵列基板，其中所述第IV族元素是硅。
6.根据权利要求5所述的薄膜晶体管阵列基板，其中所述硅的含量在2.9×1022cm-3至3.2×1022cm-3之间。
7.根据权利要求5所述的薄膜晶体管阵列基板，其中所述中间层还包含氢，以及所述氢的含量在1.2×1021cm-3至1.6×1021cm-3之间。
8.根据权利要求5所述的薄膜晶体管阵列基板，其中所述中间层具有至的厚度。
9.一种薄膜晶体管阵列基板，包括：
基板；
位于所述基板上的栅电极；
位于所述栅电极上的栅极绝缘膜；
位于所述栅极绝缘膜上的有源层；
位于所述有源层上的蚀刻阻挡物；以及
位于所述蚀刻阻挡物上并且连接至所述有源层的源电极和漏电极，
其中由包含第IV族元素的氧化物半导体制成的中间层位于所述有源层与所述栅极绝缘膜之间。
10.根据权利要求9所述的薄膜晶体管阵列基板，其中所述中间层包含铟、镓和锌，并且还包含第IV族元素。
11.根据权利要求9所述的薄膜晶体管阵列基板，其中所述中间层具有In0.8Ga1Zn1Si0.5O(4.2～4.7)的原子比。
12.根据权利要求9所述的薄膜晶体管阵列基板，其中所述中间层具有至的厚度。
13.一种薄膜晶体管阵列基板，包括：
基板；
位于所述基板上并且包括下部有源层和中间层的有源层；
位于所述有源层上的栅极绝缘膜；
位于所述栅极绝缘膜上的栅电极；
位于所述栅电极上的层间绝缘膜；以及
位于所述层间绝缘膜上并且连接至所述有源层的源电极和漏电极，
其中所述中间层由包含第IV族元素的氧化物半导体制成。
14.根据权利要求13所述的薄膜晶体管阵列基板，其中所述中间层包含铟、镓和锌，并且还包含第IV族元素。
15.根据权利要求14所述的薄膜晶体管阵列基板，其中所述中间层具有In5Ga1Zn1Si(12～13)O35的原子比。
16.根据权利要求13所述的薄膜晶体管阵列基板，其中所述中间层具有至的厚度。
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