KR102550633B1 - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예는, 기판; 상기 기판 상의 산화물 반도체층; 상기 기판 상의 게이트 전극; 상기 산화물 반도체층과 상기 게이트 전극 사이에 개재된 게이트 절연막; 및 상기 산화물 반도체층과 연결되고, 서로 이격하여 배치된 소스 전극 및 드레인 전극;을 포함하고, 상기 게이트 절연막은, 화학양론 조성보다 낮은 산소 함량을 갖는 제1게이트 절연막; 및 상기 제1게이트 절연막과 동일한 물질로 이루어지되, 상기 제1게이트 절연막 보다 높은 산소 함량을 갖는 제2게이트 절연막을 포함하며, 상기 제1게이트 절연막과 상기 산화물 반도체층은 직접 접촉하는 박막 트랜지스터 기판 및 그 제조방법을 제공한다.

Description

박막 트랜지스터 기판 및 그 제조방법{THIN FILM TRANSISTOR SUBSTRATE AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 기판 및 그 제조방법에 관한 것으로, 보다 상세하게는 금속산화물 반도체 박막을 이용하는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터(thin film transistor: TFT)는 평판 표시장치 등 다양한 전자 장치에 사용되고 있다. 일례로, 박막 트랜지스터는 액정표시장치(liquid crystal display: LCD), 유기 발광 표시장치(organic light emitting diode display: OLED display), 전기 영동 표시장치(electrophoretic display) 등의 평판 표시장치에서 스위칭 소자 또는 구동 소자로서 이용되고 있다.
상기 박막 트랜지스터는 주사 신호를 전달하는 게이트라인에 연결되는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터라인에 연결된 소스 전극, 상기 소스 전극과 마주보는 드레인 전극, 그리고 소스 및 드레인 전극에 전기적으로 연결되어 있는 반도체층을 포함한다.
한편 박막 트랜지스터의 반도체층은 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체층은 일반적으로 비정질 실리콘(amorphous silicon), 다결정 실리콘(polysilicon) 또는 산화물 반도체로 이루어진다. 이중에서, 금속산화물(metal oxide)은 비정질 실리콘보다 전자 이동도가 높고, 다결정 실리콘보다 원가가 저렴하고, 균일도가 높은 특성을 가지고 있다.
금속산화물 반도체가 박막 트랜지스터에 적용되기 위해서는 전하 이동도와 신뢰성을 높이는 것이 중요하다. 그러나 금속산화물 반도체층을 형성시, 과잉 상태로 존재하는 산소의 이탈 등으로 인해 산소 결함(defect)이 다량 발생하여 반도체층의 막질이 열화되기 쉬우며, 이로 인해 박막 트랜지스터의 문턱 전압(Vth)과 같은 소자의 전기적 특성과 광전 신뢰성이 저하된다.
본 발명의 일 실시예는, 산화물 반도체와 게이트 절연막의 계면과, 상기 산화물 반도체 내부의 산소 결함(defect)을 유의적으로 감소시켜 신뢰성이 우수한 박막 트랜지스터 기판 및 그 제조방법을 제공하고자 한다.
본 발명의 일 실시예는, 기판; 상기 기판 상의 산화물 반도체층; 상기 기판 상의 게이트 전극; 상기 산화물 반도체층과 상기 게이트 전극 사이에 개재된 게이트 절연막; 및 상기 산화물 반도체층과 연결되고, 서로 이격하여 배치된 소스 전극 및 드레인 전극;을 포함하고, 상기 게이트 절연막은, 화학양론 조성보다 낮은 산소 함량을 갖는 제1게이트 절연막; 및 상기 제1게이트 절연막과 동일한 물질로 이루어지되, 상기 제1게이트 절연막 보다 높은 산소 함량을 갖는 제2게이트 절연막을 포함하며, 상기 제1게이트 절연막과 상기 산화물 반도체층은 직접 접촉하는 박막 트랜지스터 기판을 제공한다.
상기 제1게이트 절연막은 화학양론 조성보다 낮은 산소 함량을 갖는 금속산화물 또는 금속 산화질화물을 포함할 수 있다.
상기 제1게이트 절연막은, SiOx (0 < x < 2), AlOx (0 < x < 3/2), ZnOx (0 < x < 1), ZrOx (0 < x < 2), HfOx (0 < x < 2), GaOx (0 < x < 3/2), TiOx (0 < x < 2), TaOx (0 < x < 3/2), MnOx (0 < x < 2), LaOx (0 < x < 3/2), SiOxNy (0 < x < 1, 0 < y < 2/3, 0 < x+y < 5/3), AlOxNy (0 < x < 3/4, 0 < y <1/2, 0 < x+y < 5/4), 및 GaOxNy (0 < x < 3/4, 0 < y <1/2, 0< x+y < 5/4)로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다.
상기 제1게이트 절연막은 실리콘 산화물(SiOx, 0 < x < 2)이며, 상기 실리콘 산화물 내 산소와 실리콘의 원자 함량비(O/Si)는 1.5 이상, 2.0 미만일 수 있다.
상기 실리콘 산화물은 상기 산화물 반도체층과 인접할수록 두께방향에 따라 감소하는 O/Si의 원자 함량비를 가질 수 있다.
상기 제1게이트 절연막은 5.0 × 1020 atoms/cm3 이상의 과잉 수소 함량을 가질 수 있다.
상기 제1게이트 절연막은, 당해 제1게이트 절연막의 두께방향에 따라 가변되는 수소 함량을 가질 수 있다.
상기 제1게이트 절연막의 두께는 500 Å 이하일 수 있다.
상기 게이트 절연막은 상기 제1게이트 절연막과 상이한 물질로 이루어진 제3게이트 절연막을 더 포함할 수 있다.
상기 제3게이트 절연막은 산화물계 절연막, 산화질화물계 절연막, 및 질화물계 절연막 중 어느 하나를 포함할 수 있다.
상기 산화물 반도체층은 산소를 포함하는 금속산화물 반도체로 이루어지고, 2.0×1017 cm-3 eV-1 이하의 산소 결함(defect) 밀도를 가질 수 있다.
상기 산화물 반도체층은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge) 크롬(Cr), 티타늄(Ti) 및 아연(Zn)로 구성된 군에서 선택되는 적어도 하나 이상을 포함하는 산화물일 수 있다.
상기 박막 트랜지스터 기판은, 기판; 상기 기판 상에 배치되는 산화물 반도체층; 상기 산화물 반도체층 상에 배치되는 제1게이트 절연막; 상기 제1게이트 절연막 상에 배치되는 제2게이트 절연막; 상기 제2게이트 절연막 상에 배치되는 게이트 전극; 및 상기 산화물 반도체층과 연결되며, 서로 이격하여 배치되는 소스 전극 및 드레인 전극을 포함할 수 있다.
상기 박막 트랜지스터 기판은, 기판; 상기 기판 상에 배치되는 게이트 전극; 상기 게이트 전극 상에 배치되는 제2게이트 절연막; 상기 제2게이트 절연막 상에 배치되는 제1게이트 절연막; 상기 제1게이트 절연막 상에 배치되는 산화물 반도체층; 및 상기 산화물 반도체층과 연결되며, 서로 이격하여 배치되는 소스 전극 및 드레인 전극을 포함할 수 있다.
본 발명의 다른 일 실시예는, 기판 상에 산화물 반도체층을 형성하는 단계; 상기 산화물 반도체층 상에 적어도 2층의 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 절연막 상에 소스 전극 및 드레인 전극을 형성하고, 상기 산화물 반도체층과 각각 연결하는 단계를 포함하고, 상기 게이트 절연막을 형성하는 단계는,
(i) 제1전력(P1)과 제1가스(G1) 중 적어도 하나를 이용하여, 상기 산화물 반도체층 상에 화학양론 조성보다 낮은 산소 함량을 갖는 제1게이트 절연막을 증착하는 단계; 및
(ii)제2전력(P2)과 제2가스(G2) 중 적어도 하나를 이용하여, 상기 제1게이트 절연막과 동일한 물질로 이루어지되, 상기 제1게이트 절연막보다 높은 산소 함량을 갖는 제2게이트 절연막을 증착하는 단계(여기서, P1 < P2, G1 < G2임)를 포함하는 박막 트랜지스터 기판의 제조방법을 제공한다.
상기 단계 (i)과 (ii)는 하기 수학식 1을 만족하는 조건 하에서 실시될 수 있다.
[수학식 1]
Figure 112018044531033-pat00001
상기 식 중, P1은 제1게이트 절연막 증착시의 제1전력이며, P2는 제2게이트 절연막 증착시의 제2전력이다.
상기 단계 (i)과 (ii)는 하기 수학식 2를 만족하는 조건 하에서 실시될 수 있다.
[수학식 2] 1 ≤ G1 < G2
상기 식 중, G1은 제1게이트 절연막 증착시 반응가스/금속 전구체 가스의 부피비이며, G2는 제2게이트 절연막 증착시 반응가스/금속 전구체 가스의 부피비이다.
상기 반응가스는 N2O, O3, O2, NH3, H2, 및 N2로 구성된 군에서 선택되는 1종 이상이며, 상기 금속 전구체 가스는 Si, Al, Ti, Ga, Ta, Mn, Zn, Zr, Hf 및 La로 구성된 군에서 선택되는 적어도 하나를 포함할 수 있다.
상기 게이트 절연막을 형성하는 단계는, (iii) 상기 제2게이트 절연막 상에, 상기 제1게이트 절연막과 상이한 물질로 이루어진 제3게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 게이트 절연막을 형성한 후 열처리(annealing)하는 단계를 더 포함할 수하는 있다.
본 발명의 일 실시예에 따르면, 산화물 반도체에 포함된 과잉 산소에 의한 결함(defect)을 제어함으로써 신뢰성이 높은 박막 트랜지스터를 구현할 수 있다. 이에 따라, 신뢰성이 높은 산화물 반도체 박막 트랜지스터를 포함하는 표시 장치의 제작이 가능하다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 보다 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4 내지 도 8는 도 1의 박막 트랜지스터 기판의 제조방법을 개략적으로 도시한 단면도들이다.
도 9은 도 1의 박막 트랜지스터 기판의 제조에 이용되는 플라즈마 전력 변화를 나타내는 그래프이다.
도 10은 도 1의 박막 트랜지스터 기판의 제조에 이용되는 가스 조성 변화를 나타내는 그래프이다.
도 11은 플라즈마 전력에 따른 제1게이트 절연막 내 수소의 함량 변화를 나타내는 이차이온 질량분석(secondary ion mass spectroscopy, SIMS) 그래프이다.
도 12는 플라즈마 전력에 따른 게이트 절연막에 포함된 수소의 함량 변화를 나타내는 SIMS 그래프이다.
도 13은 게이트 절연막 내 O/Si 원자량 함유비를 나타내는 그래프이다.
도 14는 산화물 반도체층 전도대의 도스(Density of State, DOS) 변화를 도시한 그래프이다.
도 15는 산화물 반도체층의 도스(Density of State, DOS) 변화를 나타내는 그래프이다.
도 16는 산화물 반도체층의 도스(Density of State, DOS) 변화를 나타내는 그래프이다.
도 17은 제1게이트 절연막을 비포함하는 박막 트랜지스터의 PBTS(Positive Bias Temperature Stress)값을 측정한 그래프이다.
도 18은 제1게이트 절연막을 포함하는 박막 트랜지스터의 PBTS(Positive Bias Temperature Stress)값을 측정한 그래프이다.
도 19는 도 17과 도 18의 결과를 이용하여 누적시간 대비 문턱 전압(Vth)의 변화를 나타내는 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한, 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "위에" 또는 "상에"라 함은 대상 부분의 위 또는 아래에 위치하는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함함을 의미하는 것이며, 반드시 중력 방향을 기준으로 위쪽에 위치하는 것을 의미하는 것은 아니다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 구조를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 기판(110) 상에 산화물 반도체를 활성층으로 하는 박막 트랜지스터(TFT)를 구비한다. 구체적으로, 상기 박막 트랜지스터 기판(100)은, 기판(110), 산화물 반도체층(120), 게이트 절연막(130), 게이트 전극(150), 소스 전극(140a) 및 드레인 전극(140b)을 포함한다.
기판(110)은 다양한 소재를 포함할 수 있다. 일례로, 기판(110)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 그러나, 기판(110)은 반드시 이에 한정되는 것은 아니며, 투명한 플라스틱 재질로 형성되어 가요성을 가질 수 있다. 플라스틱 재질은 절연성 유기물인 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP)로 이루어진 그룹으로부터 선택되는 유기물일 수 있다. 기판(110)은 반드시 투명한 재질로 형성할 필요는 없으며, 금속 재질로 이루어질 수 있다. 일 실시예로서, 기판(110)은 당 분야의 공지된 금속 재질로 구성될 수 있으며, 일례를 들면 철, 크롬, 망간, 니켈, 티타늄, 몰리브덴, 스테인레스 스틸(SUS), Invar 합금, Inconel 합금 및 Kovar 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다. 기판 (110)은 성막 가능한 주면이 있다면, 이의 형상, 구조, 및 크기 등에 특별히 제한되지 않으며, 목적에 따라 적절히 선택할 수 있다. 기판(110)의 구조는 단층 구조이거나 또는 2층 이상 적층된 다층 구조일 수 있다.
기판(110) 상에는 버퍼층(미도시)이 배치될 수 있다. 버퍼층은 기판(110)의 상부에 평탄면을 제공할 수 있고, 기판(110)을 통하여 침투하는 이물 또는 습기를 차단할 수 있다. 일례로, 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등의 무기물이나, 폴리이미드, 폴리에스테르, 아크릴 등의 유기물을 함유할 수 있고, 예시한 재료들 중 복수의 적층체로 이루어질 수 있다.
기판(110) 상에 산화물 반도체를 활성층을 하는 박막 트랜지스터(TFT)가 배치된다. 박막 트랜지스터(TFT)는 산화물 반도체층(120), 게이트 전극(150), 소스 전극(140a) 및 드레인 전극(140b)을 포함할 수 있다.
박막 트랜지스터는 반도체층(120)을 중심으로 게이트 전극(150)의 위치에 따라 바텀 게이트형(bottom gate type)과 탑 게이트 형(top gate type)으로 분류될 수 있으며, 또한 채널의 형성 위치와 소스/드레인 전극(140a, 140b)의 배치에 따라 코플라나형(coplanar type)과 스태거드형(staggered type) 등으로 구분될 수 있다. 이하에서는 박막 트랜지스터(TFT)가 산화물 반도체층(120), 게이트 전극(150), 소스 전극(140a) 및 드레인 전극(140b)이 순차적으로 배치된 탑 게이트형인 경우를 설명한다. 그러나 본 실시예는 이에 한정되지 않고 다양한 타입의 박막 트랜지스터(100)가 적용될 수 있다.
산화물 반도체층(120)은 버퍼층 상에 배치된다. 산화물 반도체층(120)은 당 분야에 공지된 산화물 반도체 물질을 제한 없이 포함할 수 있다. 일례로, 산화물 반도체층은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge) 크롬(Cr), 티타늄(Ti) 및 아연(Zn)로 구성된 군에서 선택되는 적어도 하나 이상을 포함하는 (준)금속산화물일 수 있다. 구체적인 일례를 들면, 산화물 반도체층(120)은 In-O계, Sn-O계, Zn-O계(ZnO), Ti-O계, Cd-O계 등의 1원계 금속산화물; In-Sn-O계(ITO), In-Zn-O계(IZO), Sn-Zn-O계, Al-Zn-O계, Zn-Mg-O계, Sn-Mg-O계, In-Mg-O계 등의 2원계 금속산화물; In-Ga-Zn-O계(IGZO), In-Sn-Zn-O계(ITZO), In-Al-Zn-O계(IAZO), Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, Cd-Sn-O계 등의 3원계 금속산화물; In-Sn-Ga-Zn-O계 등의 4원계 금속산화물 등이 있다. 이때 전술한 산화물 반도체의 조성비는 특별히 제한되지 않으며, 당 분야에 공지된 조성 범위 내에서 적절히 조절할 수 있다. 또한 산화물 반도체층(120)의 두께는 특별히 제한되지 않으며, 당 분야에 공지된 범위 내에서 적절히 조절할 수 있다.
게이트 절연막(130: gate insulating layer)은 산화물 반도체층(120) 상에 배치되고, 산화물 반도체층(120)과 게이트 전극(150)을 절연하는 역할을 한다. 즉, 게이트 절연막(130)은 산화물 반도체층(120)의 상부 및 측부를 포함한 기판(110) 상에 형성될 수 있다.
한편 산화물 반도체는 금속 양이온(cation)과 산소 음이온(anion)의 이온결합으로 이루어진 화합물 반도체이다. 이러한 산화물 반도체의 주 캐리어는 전자로서 n형이다. 산화물 반도체의 전기적 특성을 좌우하는 여러 요소 중 하나는 산소의 빈 격자점(vacancy)이다. 산화물 반도체 내 산소 빈격자점 형성이 용이하게 일어날 경우 반도체 내의 캐리어 농도를 증가시키는 요인으로 작용하여 이동도가 증가할 수 있다. 그러나 산화물 반도체에 존재하는 과잉 산소로 인해 다량의 산소 결함(defect)이 발생할 경우, 반도체층의 막질이 저하되어 문턱 전압(Vth)의 안정성에 악영향을 끼칠 수 있다. 일례로 산소 결함(oxygen defect)에 의해 생성되는 과잉 캐리어에 의해 오프 커런트가 상승하거나 문턱 전압(threshold voltage)이 변하는 문제가 발생될 수 있다.
특히, 산화물 반도체 박막 트랜지스터를 패널로 양산하기 위해서는 광전 신뢰성 확보가 필수 조건이다. 광전 신뢰성을 확보하고자, 산화물 반도체층을 제작시 산소를 추가로 공급하거나 또는 보호막에 산소처리를 실시하여 활성층 내 산소 결핍을 조절하기도 하며, 또는 고온 열처리 등의 후속공정을 실시하기도 한다. 이러한 공정들은 산소의 추가공급에 의한 증착률(Sputtering rate) 감소, 산화물의 입도 증가 및 플라즈마 데미지에 의한 반도체 특성 과발현 등의 공정상 단점을 초래한다.
이에, 본 발명에서는 산화물 반도체층(120)과 직접 접촉하는 게이트 절연막(130)의 구성을 일부 변형시켜 산화물 반도체 활성층의 물성을 조절하고, 광전 신뢰성을 확보하고자 한다.
일 구현예로서, 본 발명은 산화물 반도체층(120) 상에 적어도 2층 이상의 게이트 절연막(130)을 배치하되, 상기 산화물 반도체층(120)과 접촉하는 계면 영역에서, 화학양론 조성보다 낮은 산소 함량 및/또는 과잉의 수소 함량을 갖는 제1게이트 절연막(131)을 배치한다. 제1게이트 절연막(131)에 포함된 수소는, 당해 제1게이트 절연막(131)과 산화물 반도체층(120) 사이의 계면, 및 산화물 반도체층(120)의 내부까지 확산하여 과잉 산소를 흡착하게 되고, 산화물 반도체층(120) 내부에 유입된 수소의 일부는 도핑되어 산소 결함(defect)을 감소시켜 광전 신뢰성 개선효과를 나타낼 수 있다. 또한 산화물 반도체는 캐리어 농도가 대략 10×1021 cm-3 정도일 때까지 증가할수록 이동도가 동반 증가하는 특성을 보인다. 본 발명에서 산화물 반도체층(120) 내부로 유입되는 수소는, 계면 결함을 제거할 뿐만 아니라 전류 전달 캐리어 형성을 일부 증가시키므로, 전하 이동도 또는 문턱전압(Vth) 변화 등의 전기적 특성을 향상시킬 수 있다.
본 발명의 일 구현예에 따르면, 제1게이트 절연막(131) 내 포함된 수소 함량은 5.0×1020 atoms/cm3 이상일 수 있다. 구체적으로, 수소 함량은 5.0×1020 내지 2.0×1021 atoms/cm3 일 수 있으며, 바람직하게는 5.0×1020 내지 1.0×1021 atoms/cm3 일 수 있다. 또한 제1게이트 절연막(131)은 두께방향에 따라 가변되는 수소함량을 가질 수 있다. 일례로, 수소 함량은 제1게이트 절연막(131)의 중심부에 가까워질수록 증가하고, 제1게이트 절연막(131)의 양측 표면에 가까워질수록 감소하게 된다.
수소가 일부 유입된 산화물 반도체층(120)은, 제1게이트 절연막(131)과 인접하는 적어도 일 영역에서 산소 농도가 감소하는 경향을 보일 수 있다. 본 발명의 일 구현예에 따르면, 산화물 반도체층(120)은 제1게이트 절연막(131)을 비포함하는 계면의 화학양론 조성을 기준으로 할 경우, 당해 산화물 반도체층(120)의 전체 산소 함량(예, 100%) 대비 금속산화물의 산소 농도가 10% 이하로 감소할 수 있다. 이와 같이 산소 농도가 저감되는 산화물 반도체층의 두께는 특별히 제한되지 않는다.
제1게이트 절연막(131)과 접촉하는 본 발명의 산화물 반도체(120)층은 수소 유입으로 인해 계면 결함 뿐만 아니라 산화물 반도체층(120) 내 산소 결함(defect)이 유의적으로 감소될 수 있다. 본 발명의 다른 일 구현예에 따르면, 산화물 반도체층(120)의 산소 결함(defect) 밀도는 2.0×1017 cm-3 eV-1 이하일 수 있으며, 구체적으로 1.50×1017 내지 2.0×1017 cm-3 eV- 1 일 수 있다.
제1게이트 절연막(131)은, 화학양론 조성보다 낮은 산소 함량을 갖는 당 분야의 공지된 금속산화물 또는 금속 산화질화물로 이루어질 수 있다. 일례로, 게이트 절연막(131)은 실리콘 산화물, 알루미늄 산화물, 갈륨 산화물, 티타늄 산화물, 탄탈륨 산화물, 망간 산화물, 아연 산화물, 지르코늄 산화물, 하프늄 산화물, 란타늄 산화물, 실리콘 산화질화물, 알루미늄 산화질화물, 갈륨 산화질화물로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다. 구체적인 일례를 들면, 제1게이트 절연막(131)은 SiOx (0 < x < 2), AlOx (0 < x < 3/2), ZnOx (0 < x < 1), ZrOx (0 < x < 2), HfOx (0 < x < 2), GaOx (0 < x < 3/2), TiOx (0 < x < 2), TaOx (0 < x < 3/2), MnOx (0 < x < 2), LaOx (0 < x < 3/2), SiOxNy (0 < x < 1, 0 < y < 2/3, 0 < x+y < 5/3), AlOxNy (0 < x < 3/4, 0 < y <1/2, 0 < x+y < 5/4), 및 GaOxNy (0 < x < 3/4, 0 < y <1/2, 0< x+y < 5/4)로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다.
본 발명의 일 구현예에 따르면, 제1게이트 절연막(131)은 실리콘 산화물(SiOx, x < 2.0)이며, 상기 실리콘 산화물 내 산소와 실리콘의 원자 함량비(O/Si)는 1.5 이상, 2.0 미만일 수 있으며, 구체적으로 1.6 내지 1.8 일 수 있다. 일 실시예로서, 상기 제1게이트 절연막(131)이 실리콘 산화물(SiOx, x < 2.0)인 경우, 실리콘 산화물은 산화물 반도체층(120)과 인접할수록 두께방향에 따라 감소하는 O/Si의 원자 함량비를 가질 수 있다. 즉, 실리콘 산화물계 제1게이트 절연막(131)은 전술한 O/Si 원자 함량비를 갖되, 제2게이트 절연막(132)과 인접하는 영역에서 제1게이트 절연막(131)의 O/Si의 원자 함량비는 높고, 산화물 반도체층(120)과 인접하는 영역에서 제1게이트 절연막(131)의 O/Si의 원자 함량비는 낮아진다. 또한 제1게이트 절연막(131)의 두께는 500 Å 이하일 수 있으며, 구체적으로 1 내지 500 Å일 수 있다. 그러나 이에 제한되는 것은 아니다.
게이트 절연막(130)은, 전술한 제1게이트 절연막(131)과 동일하거나 또는 상이한 물질로 이루어진 막을 적어도 2층 이상 포함하는 다층 구조로 이루어질 수 있다. 일례로, 게이트 절연막(130)은 제1게이트 절연막(131)과 동일한 물질로 이루어지되, 제1게이트 절연막(131)보다 높은 산소 함량을 갖는 제2게이트 절연막(132); 및 제1게이트 절연막(131)과 상이한 물질로 이루어진 제3게이트 절연막(133) 중 적어도 하나를 포함할 수 있다. 상술한 제1게이트 절연막(131)이 산화물계 또는 산화질화물계로 이루어지므로, 제2게이트 절연막(132)은 당 분야에 공지된 산화물계 절연막, 및 산화질화물계 절연막 중 어느 하나일 수 있다. 이때, 제2게이트 절연막(132)은 접촉하는 제1게이트 절연막(131)과 화학양론 조성이 상이하게 구성되며, 구체적으로 화학양론을 만족하는 산화물계 또는 산화질화물계 조성을 가질 수 있다. 또한, 제3게이트 절연막(133)은 산화물계 절연막, 산화질화물계 절연막, 및 질화물계 절연막 중 어느 하나일 수 있다. 일 실시예를 들면, 게이트 절연막(130)은 SiOx (x < 2)로 구성된 제1게이트 절연막(131); 및 실리콘 산화물(SiO2)로 구성되는 제2게이트 절연막(132)을 포함할 수 있다. 다른 일 실시예를 들면, 게이트 절연막(130)은 SiOx (x < 2)로 구성된 제1게이트 절연막(131); 실리콘 산화물(SiO2)로 구성되는 제2게이트 절연막(132); 및 실리콘 질화물(SiN)로 구성되는 제3게이트 절연막(133)을 포함할 수 있다.
게이트 절연막(130)의 두께는 특별히 제한되지 않으며, 당 분야의 공지된 범위 내에서 적절히 조절할 수 있다. 일례로, 게이트 절연막(130)은 그 재질에 따라 두께가 상이하나, 구체적으로 10 ㎚ 이상 10 ㎛ 이하일 수 있으며, 바람직하게는 50 내지 1000 ㎚ 이며, 보다 바람직하게는 100 내지 500 ㎚일 수 있다.
게이트 전극(150)은 게이트 절연막(130), 구체적으로 게이트 절연막(130)의 제2게이트 절연막(132) 또는 제3게이트 절연막(133)의 상부에 배치된다. 게이트 전극(150)은 박막 트랜지스터(TFT)에 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결될 수 있다. 게이트 전극(150)은 당 분야의 공지된 저(低)저항 금속 물질로 이루어질 수 있다. 인접층과의 밀착성, 적층되는 층의 표면 평탄성, 및 가공성 등을 고려하여, 상기 게이트 전극(150)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 이루어질 수 있다.
게이트 전극(150) 상에는 층간 절연막(미도시)이 배치될 수 있다. 층간 절연막은 소스 전극(140a), 드레인 전극(140b)과 게이트 전극(150)을 절연한다. 층간 절연막(106)은 무기 물질로 이루어진 절연막이 단층 또는 다층으로 이루어질 수 있다. 일례로, 무기 물질은 금속 산화물 또는 금속 질화물일 수 있으며, 구체적인 예를 들면 실리콘 산화물(SiO2), 실리콘 질화물(SiNx), 실리콘산 질화물(SiON), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 탄탈 산화물(Ta2O5), 하프늄 산화물(HfO2), 또는 지르코늄 산화물(ZrO2) 등을 포함할 수 있다.
소스 전극(140a) 및 드레인 전극(140b)은 게이트 절연막(130) 상에 배치되며, 선택적으로 층간 절연막 상에 배치될 수 있다. 소스 전극(140a) 및 드레인 전극(140b)은 각각 당 분야에 공지된 금속으로 단층 또는 다층으로 이루어질 수 있다. 상기 금속의 구체적인 예를 들면, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상일 수 있다. 상기 소스 전극(140a) 및 드레인 전극(140b)은 산화물 반도체층(120)의 영역과 접촉하도록 배치된다. 구체적으로, 게이트 절연막(130) 또는 층간 절연막은 산화물 반도체층(120)의 소스 영역 및 드레인 영역을 노출하도록 형성되고, 이러한 산화물 반도체층(120)의 노출된 소스 영역 및 드레인 영역과 접하도록 소스 전극(140a) 및 드레인 전극(140b)을 형성한다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판(200)의 단면을 간략히 도시한 단면도이다. 도 2에서 도 1과 동일한 참조 부호는 동일한 부재를 나타낸다.
이하 도 2에 대한 설명에서는 도 1과 중복되는 내용은 다시 설명하지 않으며, 차이점에 대해서만 설명한다. 도 2를 참조하면, 본 실시예에 따른 박막 트랜지스터 기판(200)는, 도 1과 비교하여 제1게이트 절연막(131), 제2게이트 절연막(132) 및 제3게이트 절연막(133)이 순차적으로 적층된 3층의 절연막(130) 구조로 구성되어 있다. 구체적으로, 게이트 절연막(130) 내 제1게이트 절연막(131)은 산화물 반도체층(120)과 접촉하며, 제3게이트 절연막(133)의 일부는 게이트 전극(150)과 접촉한다.
본 실시예에서 각 구성 요소의 재료와 구조, 산화물 반도체 등에 대한 설명은 도 1의 박막 트랜지스터의 설명이 그대로 적용될 수 있다.
도 2는 게이트 절연막(130)으로서 제1게이트 절연막(131), 제2게이트 절연막(132) 및 제3게이트 절연막(133)이 순차적으로 배치되는 실시예를 구체적으로 예시하고 있다. 그러나 이에 한정되지 않으며, 산화물 반도체층(120)과 접촉하는 게이트 절연막(130)의 영역에 화학양론 조성 보다 낮은 산소함량을 갖는 제1게이트 절연막(131)이 존재하기만 한다면, 게이트 절연막(130)이 적층되는 구조 및 절연막의 개수는 특별히 제한되지 않는다. 즉, 게이트 절연막(130)은 복수 개의 절연막(미도시)을 더 포함할 수 있으며, 이러한 절연막의 적층 횟수 또한 특별히 제한되지 않는다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판(300)의 단면을 간략히 도시한 단면도이다. 도 3에서 도 1과 동일한 참조 부호는 동일한 부재를 나타낸다.
이하 도 3에 대한 설명에서는 도 1과 중복되는 내용은 생략하며, 차이점에 대해서만 설명한다. 탑 게이트 구조를 나타내는 도 1 및 2의 실시예와 달리, 도 3의 박막 트랜지스터(TFT)는 게이트 전극(150)이 산화물 반도체층(120)의 하부에 위치하는 바텀 게이트 구조를 나타낸다. 구체적으로, 상기 박막 트랜지스터 기판(300)은 기판(110); 상기 기판(110) 상에 배치되는 게이트 전극(150); 상기 게이트 전극(150) 상에 배치되고, 제1게이트 절연막(131)을 포함하는 적어도 2층의 게이트 절연막(130); 상기 게이트 절연막 상에 배치되는 산화물 반도체층(120); 및 상기 산화물 반도체층(120)과 연결되며, 서로 이격하여 배치되는 소스 전극(140a) 및 드레인 전극(140b)을 포함한다.
도 3의 실시예에서 각 구성 요소의 재료, 산화물 반도체 등에 대한 설명은 도 1의 박막 트랜지스터 기판에 대한 설명이 그대로 적용될 수 있으므로, 이에 대한 구체적인 설명은 생략한다.
한편 도 1 내지 도 3에서는 탑 게이트형 및 바텀 게이터형 구조의 박막 트랜지스터를 구체적인 실시예로 예시하고 있다. 그러나 이에 한정되지 않으며, 당 분야에 공지된 코플라나형(coplanar type), 스태거드형(staggered type), 인버티드 스태거드형(inverted staggered), 에치스탑형(etch stop layer, ESL) 등 다양한 타입의 박막 트랜지스터(TFT)를 채용하여 구성하는 것도 본 발명의 범주에 속한다.
도 4 내지 도 8은 도 1의 박막 트랜지스터 기판(100)의 제조방법을 개략적으로 도시한 단면도들이다.
본 발명에서는 상술한 탑 게이트형 박막 트랜지스터 기판(100)의 제조방법을 일례로 들어 설명한다. 단, 본 발명의 실시예와 관련된 박막 트랜지스터의 제조 방법은, 다른 형태의 박막 트랜지스터 기판을 제조하는 경우에도 동일하게 적용될 수 있다.
도 4에 도시된 바와 같이, 박막 트랜지스터를 형성하기 위한 기판 (110)을 준비한 후, 기판(110)의 일면 상에 산화물 반도체층(120)을 형성한다.
기판(110)은 대략 평판 형태를 준비하며, 유리 기판, 플라스틱 기판, 금속 기판 및 그 등가물 중 선택된 어느 하나일 수 있다.
산화물 반도체층(120)은 도 1에서 예시된 구성을 가질 수 있으며, 당 업계에 알려진 다양한 금속산화물이 적용될 수 있으므로, 구체적인 제조 방법은 생략한다. 일례로, 산화물 반도체층(120)은 당 분야에 공지된 습식방식, 물리적 방식, 및 화학적 방식 중 어느 하나의 방식을 이용하여 형성될 수 있다. 구체적으로, 산화물 반도체층(120)은 인쇄 방식이나 코팅 방식 등의 습식 방식; 진공 증착법이나 스퍼터링법, 이온 플레이팅법 등의 물리적 방식; CVD, 플라즈마 CVD 법 등의 화학적 방식 중에서 선택하여 성막될 수 있다. 막 두께의 제어성을 고려하여 진공 증착법, 스퍼터링법, 이온 플레이팅법, CVD 또는 플라즈마 CVD 법 등의 기상 성막법을 사용하는 것이 바람직하다.
본 발명에서는 산화물 반도체층(120)을 형성하기 전에, 기판(110)의 상면에 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 버퍼층을 형성할 수 있다. 이러한 버퍼층은 PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등의 다양한 증착 방법에 의해 형성될 수 있다.
산화물 반도체층(120)을 형성한 후, 필요에 따라 포토 리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝을 실시할 수 있다. 전기 저항률 등을 조정하기 위하여 열처리를 실시할 수도 있다.
이어서, 도 5와 같이 산화물 반도체층(120) 상에 제1게이트 절연막(131)을 형성한다.
제1게이트 절연막(131)은 당 분야에 공지된 통상의 증착법을 사용하여 형성될 수 있다. 일례로 플라즈마 화학기상증착법(PECVD), 플라즈마 원자층 증착법(PEALD), 원자층 증착법(ALD), 금속 유기물 화학기상증착법(MOCVD), 열화학 기상증착법(thermal CVD) 및 스퍼터링법 중 어느 하나의 방법에 의해 형성될 수 있다. 바람직하게는 플라즈마 화학기상증착법(PECVD)을 이용하여 형성될 수 있다.
특히 본 발명에서는 플라즈마를 이용하여 제1게이트 절연막(131)을 형성하되, 화학양론 조성을 만족하는 제2게이트 절연막(예, SiO2)(132)을 성막할 때 요구되는 전력(P2)과 가스 조성(G2) 보다 낮은 전력(P1), 낮은 가스 조성(G1) 또는 이들 모두(P1, G1)를 이용하여 제1게이트 절연막(131)을 형성한다.
일 실시예를 들면, 제2게이트 절연막(132)을 형성하는 제2전력(P2) 보다 낮은 제1전력(P1)을 인가하여 제1게이트 절연막(131)을 형성할 수 있다. 구체적으로, 화학양론 조성을 만족하는 제2게이트 절연막(예, SiO2) (132) 성막시 필요로 하는 제2전력(P2)이 10 kW일 때, 이보다 작은 제1전력(P1)을 인가할 경우 불완전한 화학조성의 절연막이 형성된다. 이와 같이 화학조성이 불완전한 절연막은 화학양론 조성보다 낮은 산소함량 및/또는 과잉의 수소를 함유하게 된다. 상기 제1게이트 절연막(131)을 형성하는 제1전력(P1)은 제2전력(P2) 보다 낮기만 하면 특별히 제한되지 않으며, 구체적으로 제2전력(P2) 대비 80% 이하일 수 있다. 일례로, 제2전력(P2)가 10 kW일 경우, 제1전력(P1)은 8 kW 이하일 수 있으며, 구체적으로 1 내지 8 kW일 수 있다.
다른 일 실시예를 들면, 제2게이트 절연막(132)을 형성하는 제2가스(G2) 보다 낮은 조성비(유량비)를 갖는 제1가스(G1)를 사용하여 제1게이트 절연막(131)을 형성할 수 있다. 예컨대, 화학양론 조성을 만족하는 제2게이트 절연막(예, SiO2) (132) 성막시 필요로 하는 제2가스(G2) 보다 낮은 조성비(유량비)를 갖는 제1가스(G1)를 사용할 경우, 상술한 실시예와 같이 화학 조성이 불완전하여 과잉의 수소가 함유된 제1게이트 절연막(131)이 형성된다. 상기 제1게이트 절연막(131)을 형성하는 제1가스(G1)의 조성은 특별히 제한되지 않으며, 일례로 제2게이트 절연막(132)을 형성하는 제2가스(G2)의 조성 보다 낮은 조성일 수 있으며, 구체적으로 제1가스(G1)는 1 이상, 50 미만의 가스 조성을 가질 수 있다. 여기서, 제1가스(G1)와 제2가스(G2)의 조성은 각각 반응가스와 금속 전구체 가스 간의 부피비[예, 반응가스/금속 전구체 가스]를 의미한다. 일례로, 반응가스는 N2O, O3, O2, NH3, H2, N2 또는 이들의 혼합 상태일 수 있다. 또한 금속 전구체 가스는 Si, Al, Ti, Ga, Ta, Mn, Zn, Zr, Hf, 및 La로 구성된 군에서 선택되는 적어도 하나를 함유하는 전구체 가스일 수 있다. 구체적으로, 금속 전구체 가스는 실란(SiH4), 테트라키스디메틸아미노타이타늄 (Tetrakis(dimethylamino)titanium, TDMAT), 트리메틸알루미늄 (Trimethly aluminum, TMA) 등을 사용할 수 있다. 상기 금속 전구체 가스는 불활성 기체를 더 포함할 수 있다.
한편 가스의 조성(유량비)은 성막하고자 하는 절연막의 성분에 따라 상이하다. 예컨대, 화학양론 조성을 만족하는 실리콘 산화물(SiO2)을 성막할 경우 반응가스와 금속 전구체 가스 간의 부피비[예, N2O : SiH4]는 대략 100 : 2이므로, 제2가스(G2)를 구성하는 가스 조성[반응가스/금속 전구체 가스]은 50일 수 있다. 이에 따라, 화학양론 조성보다 낮은 산소함량을 갖는 실리콘 산화물(SiO2 -x)계 제1게이트 절연막(131)을 형성할 경우, 반응가스와 금속 전구체 가스 간의 부피비[예, N2O/SiH4]는 100 : 2 초과, 100 이하로 조절할 수 있으므로, 제1가스(G1)의 조성[예, 반응가스/금속 전구체 가스의 부피비]은 1 이상, 50 미만일 수 있다.
또 다른 일 실시예를 들면, 제1게이트 절연막(131)은 전술한 제1전력(P1)과 제1가스(G1)를 동시에 사용하여 형성될 수 있다.
이어서, 도 6과 같이 제1게이트 절연막(131) 상에 제2게이트 절연막(132)을 형성한다.
제2게이트 절연막(132)은 전술한 제1게이트 절연막(131)과 동일한 방법을 사용하되, 제1게이트 절연막(131) 성막시 사용되는 제1전력(P1)과 제1가스(G1) 보다 높은 제2전력(P2)과 제2가스(G2) 중 적어도 하나를 사용하여 형성될 수 있다. 형성된 제2게이트 절연막(132)은 제1게이트 절연막(131)과 동일한 물질로 구성되되, 화학양론 조성이 상이한 물질일 수 있다. 구체적으로, 제2게이트 절연막(132)은 화학 양론비에 부합하는 물질일 수 있다.
한편 도면에 도시하지는 않았으나, 제2게이트 절연막(132) 상에 제3게이트 절연막(133)을 형성하는 단계를 추가로 포함할 수 있다. 이러한 제3게이트 절연막(133)은 제1게이트 절연막(131) 및 제2게이트절연막(132)과 상이한 물질로 이루어질 수 있다. 또한, 상기 제3게이트 절연막(133)은 서로 다른 물질을 포함하는 적어도 2층 이상의 다층 구조를 가질 수 있다.
도 9는 제1게이트 절연막(GI1) 및 제2게이트 절연막(GI2)의 성막시 사용되는 플라즈마 전력의 그래프이다. 도 9를 참조하면, 제1게이트 절연막(GI1)은 제1전력(P1) kW의 전력으로 플라즈마 처리하여 형성되며, 제2게이트 절연막(GI2)은 P1 kW 보다 높은 제2전력(P2) kW의 전력으로 플라즈마 처리하여 형성된다. 예를 들어, P1 kW는 P2 kW 대비 80% 이하의 전력일 수 있으며, 구체적으로 P2 kW가 10 kW일 경우, P1 kW은 8 kW 이하일 수 있다.
도 10은 제1게이트 절연막(GI1) 및 제2게이트 절연막(GI2)의 성막시 사용되는 가스 조성비의 그래프이다. 도 11을 참조하면, 제1게이트 절연막(GI1)은 제1가스(G1)로 플라즈마 처리하여 형성되며, 제2게이트 절연막(GI2)은 제1가스(G1) 보다 높은 조성비(유량비)를 갖는 제2가스(G2)를 이용하여 형성된다. 예를 들어, 제1가스(G1)는 제2가스(G2)의 조성 보다 낮은 조성비(예, 반응가스/금속 전구체 가스의 부피비)일 수 있으며, 구체적으로 1 이상, 50 미만일 수 있다.
상기와 같이 적어도 2층의 게이트 절연막(130)을 형성한 후 열처리(annealing)하는 단계를 더 포함할 수 있다. 열처리 단계의 온도 범위는 특별히 제한되지 않으며, 당 분야에 공지된 범위 내에서 적절히 조절할 수 있다. 이와 같이 게이트 절연막(130) 성막 이후 열처리를 실시할 경우, 제1게이트 절연막(131) 내 포함된 수소의 일부는 산화물 반도체층(120)과의 계면 및/또는 산화물 반도체층(120) 내부로 확산되며, 산화물 반도체로 유입된 수소는 과잉 산소를 흡착하여 산화물 반도체의 전도대 하단 부근(sub-gap)의 산소 계면(defect) 결함 밀도를 감소시킬 수 있다.
게이트 절연막(130)을 형성한 후에는, 도 7과 같이 게이트 전극(150)을 형성한다.
게이트 전극(150)은 당 분야에 공지된 방법에 의해 형성될 수 있다. 일례로 인쇄 방식, 코팅 방식 등의 습식 방식; 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식; CVD, 플라즈마 CVD법 등의 화학적 방식 중에서 사용하는 재료와의 적성을 고려하여 도전막을 성막한다. 성막 후, 도전막을 포토 리소그래피 (photolithography), 에칭법(etching) 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝함으로써, 도전막으로부터 게이트 전극(150)을 형성한다. 이때 게이트 전극(150) 및 게이트 배선을 동시에 패터닝할 수 있다. 이러한 게이트 전극(150)의 패터닝에 의해, 상기 게이트 전극(150)의 외주면에는 게이트 절연막(130)이 그대로 외부로 노출될 수 있다.
게이트 전극(150)을 구성하는 도전막은 높은 도전성을 갖는 것을 제한 없이 사용할 수 있으며, 일례로 Al, Mo, Cr, Ta, Ti, Au 등의 금속, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 사용할 수 있다.
다음으로, 도 8과 같이 소스 전극(140a) 및 드레인 전극(140b)을 형성하고, 이들을 산화물 반도체층(120)과 각각 연결한다.
소스 전극(140a) 및 드레인 전극(140b)은 당 분야에 공지된 방법을 사용하여 형성한 후 산화물 반도체층(120)과 접속될 수 있다. 일례로, 게이트 전극(150)을 포함한 기판(110)의 전면 상에 층간절연막을 형성한 후, 상기 게이트 절연막(130) 및 층간절연막을 식각하여 콘택홀을 형성하고, 그 위에 저저항 금속층을 증착하고 식각하여 산화물 반도체층(120)과 콘택되는 소스 전극(140a)과 드레인 전극(140b)을 각각 형성한다.
한편 본 발명에서는 전술한 제조 공정을 통해 산화물 반도체층(120), 제1게이트 절연막(131)을 포함하는 적어도 2층의 게이트 절연막(130), 게이트 전극(150), 소스 전극(140a) 및 드레인 전극(140b)이 적층된 탑 게이트형 박막 트랜지스터 기판의 제조방법을 구체적으로 예시하였다. 그러나 상기 제조방법에 의해서만 한정되는 것은 아니며, 필요에 따라 각 공정의 단계가 변형되거나 또는 선택적으로 혼용되어 수행될 수 있다.
본 발명에서는 성막시 사용되는 플라즈마 전력(P1) 및/또는 가스 조성비(유량비, G1)에 따라 제1게이트 절연막에 포함되는 산소 함량 및/또는 수소량이 변화된다. 이러한 수소량은 이차이온 질량분석기(secondary ion mass spectroscopy, SIMS) 등의 수소 농도 분석방법을 이용하여 정확하게 분석될 수 있다.
도 11은 플라즈마 전력에 따른 제1게이트 절연막(SiOx, x < 2) 내 수소 함량 변화를 나타내는 SIMS 그래프이다. 도 11을 참조하면, 플라즈마 전력(P1)이 낮아질수록 제1게이트 절연막에 포함되는 수소 함량이 유의적으로 증가하는 것을 알 수 있다.
도 12는 플라즈마 전력에 따른 게이트 절연막 내 수소량 변화를 나타내는 SIMS 그래프이다. 도 12를 참조하면, 제1게이트 절연막(GI1)에 포함된 수소 함량은 제2게이트 절연막(GI2)에 포함된 수소 함량 보다 상대적으로 높다는 것을 알 수 있었다. 그리고, 제1게이트 절연막(GI1)은 그 두께 방향에 따라 수소 함량이 변화하고 있으며, 제1게이트 절연막(GI1)의 중심부에 가까워질수록 수소 함량이 증가하고, 양측 표면에 가까워질수록 수소 함량이 감소하는 경향을 나타냈다. 이때 제3게이트 절연막(GI3)은 SiNx 막을 사용하므로, 게이트 절연막 중에서 수소 함량이 가장 높다는 것을 알 수 있다.
도 13은 실리콘 산화물계 게이트 절연막의 O/Si 원자량 함유비를 나타내는 그래프이다. 도 13을 참조하면, 제1게이트 절연막을 비포함하는 게이트 절연막(Ref)은 전 영역에 걸쳐 O/Si 원자량 함유비가 2를 나타내어 화학양론 조성(SiO2)을 만족하는 것을 나타냈다. 이에 비해, 제1게이트 절연막(GI1)의 O/Si 원자량 함유비는 대략 1.69 정도를 나타내어 화학양론 비를 벗어난다는 것을 알 수 있으며, 특히 산화물 반도체층에 인접할수록 제1게이트 절연막(GI1)의 O/Si 원자량 함유비가 감소하는 경향을 나타냈다. 이러한 경향은 플라즈마 공정(PECVD) 이외의 당 분야에 공지된 통상의 증착법(예, MOCVD, ALD) 중 수소 가스를 사용하는 경우에도 동일한 수소 농도 분포를 나타낼 수 있다.
도 14 내지 도 16은 산화물 반도체층의 도스(density of State, DOS) 변화를 나타내는 그래프이다.
전기적으로 중성 상태인 과잉 산소(excess oxygen)는 일반적으로 산화물 반도체 내의 산소 원자와 약하게 결합하여 O-O 다이머(dimer) 상태로 존재하게 된다. 이러한 O-O 다이머는 산소 분자와 비슷한 전자구조를 가지고 있으므로, 산화물 반도체의 전도대 하단 부근, 즉 서브갭(sub-gap) 영역에서 DOS의 증가 원인이 된다.
도 14는 제1게이트 절연막과 접촉하는 산화물 반도체층의 전도대를 도시한 것이다. 도 14를 참조하면, 본 발명의 산화물 반도체층은 제1게이트 절연막과 접촉하고 있으므로, 전도대 하단 부근(sub-gap)의 DOS가 감소하는 것을 알 수 있었다.
도 15와 도 16은 각각 제1게이트 절연막을 비포함하는 산화물 반도체층(Ref); 플라즈마 전력을 조절하여 형성된 제1게이트 절연막과 접촉하는 산화물 반도체층(GI1-1)과 가스 조성비(유량비)를 조절하여 형성된 제1게이트 절연막과 접촉하는 산화물 반도체층(GI1-2)의 도스(DOS) 변화를 도시한 것이다. 도 16을 참조하면, 제1게이트 절연막을 비포함하는 산화물 반도체층(Ref)은 2.27E+17 cm-3 eV-1의 산소 결함 밀도를 나타내는 것에 비해, 플라즈마 전력과 가스 조성비(유량비)를 조절하여 형성된 제1게이트 절연막과 접촉하는 산화물 반도체층(GI1-1, GI1-2)은 각각 1.64 E+17 cm-3 eV-1, 1.72E+17 cm-3 eV- 1 의 값을 나타내어 산소 결함이 유의적으로 감소하였음을 알 수 있었다.
전술한 도 11 내지 16의 결과를 통해, 본 발명에 따른 제1게이트 절연막은 과잉의 수소를 함유하고 있으며, 이러한 수소는 인접하는 산화물 반도체 내에 유입되어 과잉 산소(Excess oxygen)를 감소시키고 결함 보호(Defect state Passivation) 효과를 나타낸다는 것을 확인할 수 있었다.
도 17 내지 도 19는 박막 트랜지스터의 PBTS(Positive Bias Temperature Stress)값을 측정한 그래프이다.
도 17을 참조하면, 제1게이트 절연막을 비포함하는 박막 트랜지스터는 게이트 전압(Vgs) 37V, 드레인 전압(Vds) 0V, 70℃의 조건 하에서 1시간 동안 1nA를 인가시, 스트레스 시간에 따라 문턱전압(ΔVth)이 2.92V 정도 이동하는 것을 나타냈다. 이에 비해, 도 18에 도시된 제1게이트 절연막을 포함하는 박막 트랜지스터는 동일 조건 하에서 스트레스 시간에 따른 문턱전압(ΔVth)이 0.21V를 나타내어, 문턱전압(Vth)의 안정성 면에서 효과의 현저성이 있음을 알 수 있었다.
도 19는 상기 도 17 및 도 18의 결과를 이용하여 누적 스트레스 시간에 따른 문턱전압의 변화를 도시한 것이다. 도 19를 참조하면, 제1게이트 절연막을 포함하는 본 발명의 박막 트랜지스터는, 제1게이트 절연막을 비포함하는 박막 트랜지스터에 비해 100배 이상의 문턱전압(Vth)의 안정성을 확보하였음을 확인할 수 있었다.
전술한 실시예들에 따르면, 본 발명의 박막 트랜지스터 기판은 산화물 반도체층(120)과 접촉하는 게이트 절연막(130)의 계면에, 화학양론 조성보다 낮은 산소 함량 및/또는 과잉의 수소를 함유하는 제1게이트 절연막(131)을 구비함으로써, 산화물 반도체층(120) 내의 과잉 산소로 인한 결함(defect)을 제어할 수 있으며, 이로 인해 소자의 광전 신뢰성을 높일 수 있다.
본 발명에 따라 제1게이트 절연막을 구비하는 박막 트랜지스터 기판 및 그 변형예들은, 박막 트랜지스터를 구비하는 당 분야에 공지된 표시장치에 제한 없이 적용될 수 있다.
본 발명에서, 표시장치는 화상을 표시하는 장치를 지칭하는 것으로서, 평판 표시 장치(FPD: Flat Panel Display Device) 뿐 아니라, 곡면형 표시 장치(Curved Display Device), 폴더블 표시 장치(Foldable Display Device) 및 플렉서블 표시 장치(Flexible Display Device) 등을 포함한다. 구체적으로, 상기 표시장치는 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시장치(Cathode Ray Display) 등일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200, 300: 박막 트랜지스터 기판
110: 기판
120: 반도체 산화물층
130: 게이트 절연막(GI)
131: 제1게이트 절연막(GI1)
132: 제2게이트 절연막
133: 제3게이트 절연막
140a: 소스 전극
140b: 드레인 전극
150: 게이트 전극

Claims (20)

  1. 기판;
    상기 기판 상의 산화물 반도체층;
    상기 기판 상의 게이트 전극;
    상기 산화물 반도체층과 상기 게이트 전극 사이에 개재된 게이트 절연막; 및
    상기 산화물 반도체층과 연결되고, 서로 이격하여 배치된 소스 전극 및 드레인 전극;을 포함하고,
    상기 게이트 절연막은,
    화학양론 조성보다 낮은 산소 함량과 과잉 수소 함량을 갖는 제1게이트 절연막; 및
    상기 제1게이트 절연막과 동일한 물질로 이루어지되, 상기 제1게이트 절연막 보다 높은 산소 함량을 갖는 제2게이트 절연막을 포함하며,
    상기 제1게이트 절연막과 상기 산화물 반도체층은 직접 접촉하고,
    상기 제1게이트 절연막은 당해 제1게이트 절연막의 두께 방향에 따라 가변되는 수소함량을 갖는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1게이트 절연막은 화학양론 조성보다 낮은 산소 함량을 갖는 금속산화물 또는 금속 산화질화물을 포함하는 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 제1게이트 절연막은, SiOx (0 < x < 2), AlOx (0 < x < 3/2), ZnOx (0 < x < 1), ZrOx (0 < x < 2), HfOx (0 < x < 2), GaOx (0 < x < 3/2), TiOx (0 < x < 2), TaOx (0 < x < 3/2), MnOx (0 < x < 2), LaOx (0 < x < 3/2), SiOxNy (0 < x < 1, 0 < y < 2/3, 0 < x+y < 5/3), AlOxNy (0 < x < 3/4, 0 < y <1/2, 0 < x+y < 5/4), 및 GaOxNy (0 < x < 3/4, 0 < y <1/2, 0< x+y < 5/4)로 이루어진 군에서 선택되는 1종 이상을 포함하는 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 제1게이트 절연막은 실리콘 산화물(SiOx, 0 < x < 2)이며,
    상기 실리콘 산화물 내 산소와 실리콘의 원자 함량비(O/Si)는 1.5 이상, 2.0 미만인 박막 트랜지스터 기판.
  5. 제4항에 있어서,
    상기 실리콘 산화물은 상기 산화물 반도체층과 인접할수록 두께방향에 따라 감소하는 O/Si의 원자 함량비를 갖는 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 제1게이트 절연막은 5.0 × 1020 atoms/cm3 이상의 과잉 수소 함량을 갖는 박막 트랜지스터 기판.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1게이트 절연막의 두께는 500 Å 이하인 박막 트랜지스터 기판.
  9. 제1항에 있어서,
    상기 게이트 절연막은 상기 제1게이트 절연막과 상이한 물질로 이루어진 제3게이트 절연막을 더 포함하는 박막 트랜지스터 기판.
  10. 제9항에 있어서,
    상기 제3게이트 절연막은 산화물계 절연막, 산화질화물계 절연막, 및 질화물계 절연막 중 어느 하나를 포함하는 박막 트랜지스터 기판.
  11. 제1항에 있어서,
    상기 산화물 반도체층은 산소를 포함하는 금속산화물 반도체로 이루어지고,
    2.0×1017 cm-3 eV-1 이하의 산소 결함(defect) 밀도를 갖는 박막 트랜지스터 기판.
  12. 제1항에 있어서,
    상기 산화물 반도체층은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge) 크롬(Cr), 티타늄(Ti) 및 아연(Zn)로 구성된 군에서 선택되는 적어도 하나 이상을 포함하는 산화물인 박막 트랜지스터 기판.
  13. 제9항에 있어서,
    기판;
    상기 기판 상에 배치되는 산화물 반도체층;
    상기 산화물 반도체층 상에 배치되는 제1게이트 절연막;
    상기 제1게이트 절연막 상에 배치되는 제2게이트 절연막;
    상기 제2게이트 절연막 상에 배치되는 게이트 전극; 및
    상기 산화물 반도체층과 연결되며, 서로 이격하여 배치되는 소스 전극 및 드레인 전극
    을 포함하는 박막 트랜지스터 기판.
  14. 제9항에 있어서,
    기판;
    상기 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극 상에 배치되는 제2게이트 절연막;
    상기 제2게이트 절연막 상에 배치되는 제1게이트 절연막;
    상기 제1게이트 절연막 상에 배치되는 산화물 반도체층; 및
    상기 산화물 반도체층과 연결되며, 서로 이격하여 배치되는 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터 기판.
  15. 기판 상에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 적어도 2층의 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 절연막 상에 소스 전극 및 드레인 전극을 형성하고, 상기 산화물 반도체층과 각각 연결하는 단계를 포함하고,
    상기 게이트 절연막을 형성하는 단계는,
    (i) 제1전력(P1)과 제1가스(G1) 중 적어도 하나를 이용하여, 상기 산화물 반도체층 상에 화학양론 조성보다 낮은 산소 함량을 갖는 제1게이트 절연막을 증착하는 단계; 및
    (ii)제2전력(P2)과 제2가스(G2) 중 적어도 하나를 이용하여, 상기 제1게이트 절연막과 동일한 물질로 이루어지되, 상기 제1게이트 절연막보다 높은 산소 함량을 갖는 제2게이트 절연막을 증착하는 단계(여기서, P1 < P2, G1 < G2임)
    를 포함하는, 제1항에 기재된 박막 트랜지스터 기판의 제조방법.
  16. 제15항에 있어서,
    상기 단계 (i)과 (ii)는 하기 수학식 1을 만족하는 조건 하에서 실시되는 박막 트랜지스터 기판의 제조방법:
    [수학식 1]
    Figure 112018044531033-pat00002

    (식 중, P1은 제1게이트 절연막 증착시의 제1전력이며, P2는 제2게이트 절연막 증착시의 제2전력임)
  17. 제15항에 있어서,
    상기 단계 (i)과 (ii)는 하기 수학식 2를 만족하는 조건 하에서 실시되는 박막 트랜지스터 기판의 제조방법:
    [수학식 2] 1 ≤ G1 < G2
    (식 중, G1은 제1게이트 절연막 증착시 반응가스/금속 전구체 가스의 부피비이며, G2는 제2게이트 절연막 증착시 반응가스/금속 전구체 가스의 부피비임)
  18. 제17항에 있어서,
    상기 반응가스는 N2O, O3, O2, NH3, H2, 및 N2로 구성된 군에서 선택되는 1종 이상이며,
    상기 금속 전구체 가스는 Si, Al, Ti, Ga, Ta, Mn, Zn, Zr, Hf 및 La로 구성된 군에서 선택되는 적어도 하나를 포함하는 전구체 가스인 박막 트랜지스터 기판의 제조방법.
  19. 제15항에 있어서,
    상기 게이트 절연막을 형성하는 단계는,
    (iii) 상기 제2게이트 절연막 상에, 상기 제1게이트 절연막과 상이한 물질로 이루어진 제3게이트 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조방법.
  20. 제15항에 있어서,
    상기 게이트 절연막을 형성한 후 열처리하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102661079B1 (ko) * 2019-12-20 2024-04-26 엘지디스플레이 주식회사 디스플레이 장치
CN111244110B (zh) * 2020-01-19 2023-04-18 深圳市华星光电半导体显示技术有限公司 一种显示面板以及电子装置
CN111384071B (zh) * 2020-03-25 2023-04-07 京东方科技集团股份有限公司 一种像素结构、阵列基板、显示装置和制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073562A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2017107949A (ja) * 2015-12-08 2017-06-15 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP2017130691A (ja) * 2010-12-28 2017-07-27 株式会社半導体エネルギー研究所 半導体装置
JP2017191934A (ja) * 2016-04-08 2017-10-19 株式会社半導体エネルギー研究所 トランジスタ、およびその作製方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009142289A1 (ja) * 2008-05-22 2009-11-26 出光興産株式会社 スパッタリングターゲット、それを用いたアモルファス酸化物薄膜の形成方法、及び薄膜トランジスタの製造方法
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
CN105405747B (zh) 2010-02-05 2020-03-13 株式会社半导体能源研究所 半导体装置和制造半导体装置的方法
JP4982619B1 (ja) 2011-07-29 2012-07-25 富士フイルム株式会社 半導体素子の製造方法及び電界効果型トランジスタの製造方法
TWI584383B (zh) 2011-12-27 2017-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI742574B (zh) * 2013-05-16 2021-10-11 日商半導體能源研究所股份有限公司 半導體裝置
DE112015005620B4 (de) * 2014-12-16 2023-09-28 Lg Display Co., Ltd. Dünnschichttransistorarraysubstrat
JP2017108065A (ja) 2015-12-11 2017-06-15 株式会社半導体エネルギー研究所 半導体装置の作製方法および該半導体装置を有する表示装置の作製方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073562A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2017130691A (ja) * 2010-12-28 2017-07-27 株式会社半導体エネルギー研究所 半導体装置
JP2017107949A (ja) * 2015-12-08 2017-06-15 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP2017191934A (ja) * 2016-04-08 2017-10-19 株式会社半導体エネルギー研究所 トランジスタ、およびその作製方法

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