KR102278505B1 - 박막 트랜지스터, 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판 및 박막 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터, 박막 트랜지스터 표시판 및 박막 트랜지스터의 제조 방법에 관한 것으로, 더 구체적으로는 산화물 반도체를 포함하는 박막 트랜지스터 및 박막 트랜지스터의 제조 방법에 관한 것이다. 본 발명의 한 실시예에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극의 위 또는 아래에 위치하는 게이트 절연막, 상기 게이트 전극과 상기 게이트 절연막을 사이에 두고 중첩하며 서로 접촉하는 제1 반도체 및 제2 반도체, 상기 제2 반도체와 연결되어 있는 소스 전극, 그리고 상기 제2 반도체와 연결되어 있으며 상기 소스 전극과 마주하는 드레인 전극을 포함하고, 상기 제2 반도체는 상기 제1 반도체가 포함하지 않는 갈륨(Ga)을 포함하고, 상기 제2 반도체에서 갈륨(Ga)의 함량비는 대략 33at.% 이하이다.

Description

박막 트랜지스터, 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판 및 박막 트랜지스터의 제조 방법{THIN FILM TRANSISTOR, THIN FILM TRNASISTOR ARRAY PANEL AND MANUFACTURING METHOD OF THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터, 박막 트랜지스터 표시판 및 박막 트랜지스터의 제조 방법에 관한 것으로, 더 구체적으로는 산화물 반도체를 포함하는 박막 트랜지스터 및 박막 트랜지스터의 제조 방법에 관한 것이다.
저항, 캐패시터, 다이오드 및 박막 트랜지스터 등과 같은 전자 소자는 다양한 분야에서 응용되고 있으며, 이 중에서 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치에서 스위칭 및 구동 소자로 이용되고 있다.
이러한 전자 소자에서 반도체는 소자 특성을 결정하는 중요한 요소이다. 현재 전자 소자에서 반도체로는 규소(Si)가 가장 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 소자를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다.
이에 따라, 비정질 실리콘보다 전자 이동도가 높고 전류의 On/Off 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
이러한 산화물 반도체를 사용한 박막 트랜지스터는 그 구조 및 공정에 따라 산화물 반도체를 포함하는 박막 트랜지스터의 전기적 특성에 큰 영향을 줄 수 있다. 따라서, 신뢰성 있는 산화물 반도체를 사용한 박막 트랜지스터의 구조 및 공정에 관한 개발이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 산화물 반도체를 포함하는 박막 트랜지스터의 광전 신뢰성, 이동도 등의 전기적 특성을 향상하고, 그 제조 공정을 용이하게 하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 산화물 반도체를 포함하는 박막 트랜지스터의 불량을 없애는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극의 위 또는 아래에 위치하는 게이트 절연막, 상기 게이트 전극과 상기 게이트 절연막을 사이에 두고 중첩하며 서로 접촉하는 제1 반도체 및 제2 반도체, 상기 제2 반도체와 연결되어 있는 소스 전극, 그리고 상기 제2 반도체와 연결되어 있으며 상기 소스 전극과 마주하는 드레인 전극을 포함하고, 상기 제2 반도체는 상기 제1 반도체가 포함하지 않는 갈륨(Ga)을 포함하고, 상기 제2 반도체에서 갈륨(Ga)의 함량비는 대략 33at.% 이하이다.
상기 제1 반도체 및 상기 제2 반도체는 각각 인듐(In)-주석(Sn)-아연(Zn) 산화물(IZTO)을 포함할 수 있다.
상기 제1 반도체가 포함하는 아연(Zn)과 주석(Sn)의 함량비 비율은 상기 제2 반도체가 포함하는 아연(Zn)과 주석(Sn)의 함량비 비율과 실질적으로 동일할 수 있다.
상기 제1 반도체와 상기 제2 반도체는 식각액에 의해 동시에 식각될 수 있고, 상기 제1 반도체와 상기 제2 반도체의 상기 식각액에 대한 식각비는 실질적으로 동일할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극의 위 또는 아래에 위치하는 게이트 절연막, 상기 게이트 전극과 상기 게이트 절연막을 사이에 두고 중첩하며 서로 접촉하는 제1 반도체 및 제2 반도체, 상기 제2 반도체와 연결되어 있는 소스 전극, 그리고 상기 제2 반도체와 연결되어 있으며 상기 소스 전극과 마주하는 드레인 전극을 포함하고, 상기 제1 반도체가 포함하는 아연(Zn)과 주석(Sn)의 함량비 비율은 상기 제2 반도체가 포함하는 아연(Zn)과 주석(Sn)의 함량비 비율과 실질적으로 동일하다.
상기 제2 반도체는 상기 제1 반도체가 포함하지 않는 갈륨(Ga)을 포함하고, 상기 제2 반도체에서 갈륨(Ga)의 함량비는 대략 33at.% 이하일 수 있다.
상기 제1 반도체 및 상기 제2 반도체는 각각 인듐(In)-주석(Sn)-아연(Zn) 산화물(IZTO)을 포함할 수 있다.
상기 제1 반도체와 상기 제2 반도체는 식각액에 의해 동시에 식각될 수 있고, 상기 제1 반도체와 상기 제2 반도체의 상기 식각액에 대한 식각비는 실질적으로 동일할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 상기 박막 트랜지스터를 포함한다.
본 발명의 실시예에 따르면 산화물 반도체를 포함하는 박막 트랜지스터의 광전 신뢰성, 이동도 등의 전기적 특성을 향상할 수 있고, 그 제조 공정을 용이하게 할 수 있다.
또한 산화물 반도체를 포함하는 박막 트랜지스터의 불량을 없앨 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이고,
도 2는 IZTO를 포함하는 반도체층의 시간에 따른 식각비를 나타내는 그래프이고,
도 3은 GaIZTO를 포함하는 반도체층의 시간에 따른 식각비를 나타내는 그래프이고,
도 4는 종래 기술에 따른 박막 트랜지스터의 제1 및 제2 반도체(154a, 154b)가 포함하는 아연/주석의 비율이 서로 다른 경우 식각된 제1 및 제2 반도체(154a, 154b)의 단면을 보여주는 사진이고,
도 5는 본 발명의 한 실시예에 따른 박막 트랜지스터의 제1 반도체(154a) 및 제2 반도체(154b)가 포함하는 아연/주석의 비율이 서로 같은 경우 식각된 반도체층의 단면을 보여주는 사진이고,
도 6은 본 발명의 여러 실시예에 따른 박막 트랜지스터가 포함하는 갈륨(Ga)의 함량비에 따른 밴드갭을 나타내는 그래프이고,
도 7은 본 발명의 여러 실시예에 따른 박막 트랜지스터가 포함하는 갈륨(Ga)의 함량비에 따른 이동도를 보여주는 그래프이고,
도 8은 본 발명의 한 실시예에 따른 박막 트랜지스터의 산화물 반도체층의 단면을 보여주는 사진(a) 및 산화물 반도체층의 위치에 따른 성분을 나타낸 표(b)이고,
도 9는 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이고,
도 10은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이고,
도 11은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이고,
도 12 내지 도 16은 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법의 중간 단계들을 차례로 도시한 단면도이고,
도 17 내지 도 21은 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법의 중간 단계들을 차례로 도시한 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1 내지 도 8을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이다.
도 1을 참조하면, 플라스틱, 유리 등의 절연성 물질을 포함하는 기판(110) 위에 게이트 전극(124)이 위치한다. 게이트 전극(124)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 게이트 전극(124)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다. 예를 들어, 게이트 전극(124)은 Mo/Al/Mo, Mo/Al, Mo/Cu, CuMn/Cu, Ti/Cu 등의 다중막 구조를 가질 수 있다.
제1 반도체(154a) 및 제2 반도체(154b)를 포함하는 반도체층이 게이트 절연막(140)을 사이에 두고 게이트 전극(124)과 중첩한다. 제1 반도체(154a) 및 제2 반도체(154b)는 산화물 반도체를 포함하고, 제1 반도체(154a)와 제2 반도체(154b)는 서로 접촉하며 연결되어 있다. 여기서 제1 반도체(154a)는 게이트 절연막(140)과 가까운 쪽의 산화물 반도체층을 일컫는다.
본 실시예에서는 게이트 전극(124) 위에 게이트 절연막(140)이 위치할 수 있다. 게이트 절연막(140)은 산화 규소(SiOx), 질화 규소(SiNx), 또는 산질화 실리콘(SiON) 등의 절연 물질을 포함할 수 있다. 게이트 절연막(140)은 스퍼터링 방법 등을 사용하여 형성할 수 있다.
또한 게이트 절연막(140) 위에 제1 반도체(154a) 및 제2 반도체(154b)가 위치할 수 있다. 도 1에 도시한 본 발명의 한 실시예에서 제2 반도체(154b)는 제1 반도체(154a) 위에 위치하며, 제1 반도체(154a) 및 제2 반도체(154b)의 평면 모양은 실질적으로 동일하거나 닮은꼴일 수 있다. 여기서 평면 모양이란 기판(110)의 법선 방향에서 보았을 때의 모양을 의미한다.
제1 반도체(154a)와 제2 반도체(154b)가 포함하는 산화물 반도체는 그 조성이 서로 다르다. 구체적으로, 제2 반도체(154b)는 제1 반도체(154a)에는 포함되지 않는 하나 이상의 추가 원소(X)를 더 포함한다. 이러한 추가 원소(X)는 갈륨(Ga)을 포함한다.
이러한 제1 반도체(154a)와 제2 반도체(154b)의 구체적인 조성에 대해 더 구체적으로 설명한다.
제1 반도체(154a)는 인듐(In), 주석(Sn) 및 아연(Zn)을 포함하는 산화물을 포함한다. 즉, 제1 반도체(154a)는 인듐-주석-아연 산화물(Indium-Zinc-Tin-Oxide, IZTO)을 포함한다. 예를 들어, 제1 반도체(154a)는 인듐 산화물(In2O3), 아연 산화물(ZnO) 및 주석 산화물(SnO2)을 포함할 수 있다.
제2 반도체(154b)는 갈륨(Ga), 인듐(In), 주석(Sn) 및 아연(Zn)을 포함하는 산화물을 포함한다. 즉, 제2 반도체(154b)는 갈륨(Ga)-인듐(In)-주석(Sn)-아연(Zn) 산화물(GaIZTO)을 포함한다. 예를 들어, 제2 반도체(154b)는 인듐 산화물(In2O3), 아연 산화물(ZnO), 주석 산화물(SnO2) 및 갈륨 산화물(Ga2O3)을 포함할 수 있다.
제2 반도체(154b)는 인듐-주석-아연 산화물 및 갈륨을 포함하는 산화물 반도체 타깃을 사용한 교류(AC) 또는 직류(DC) 스퍼터링 방법으로 형성될 수 있다. 이때 산화물 반도체 타깃의 비저항은 5×10-2Ω㎝ 이하일 수 있다. 예를 들어, 교류(AC) 또는 직류(DC) 스퍼터링은 아르곤(Ar) 분위기, 산소(O2) 분위기, 또는 아르곤과 산소의 혼합 분위기에서 할 수 있다
제2 반도체(154b)를 이루는 산화물 반도체 중 인듐의 함량비(at.%)는 제1 반도체(154a)가 포함하는 인듐의 함량비(at.%)와 동일할 수 있다.
제1 반도체(154a)와 제2 반도체(154b)는 구리(Cu) 등의 금속을 습식 식각(wet etching)을 위한 식각액에 의해 동시에 습식 식각될 수 있으며, 그 식각비(etching rate)도 실질적으로 동일할 수 있다. 이러한 구리 등의 금속은 제2 반도체(154b) 이후에 적층될 수 있는 전극의 조성 물질일 수 있다.
도 2는 IZTO를 포함하는 반도체층의 시간에 따른 식각비를 나타내는 그래프이고, 도 3은 GaIZTO를 포함하는 반도체층의 시간에 따른 식각비를 나타내는 그래프이다. 도 2 및 도 3은 인듐-주석-아연 산화물(IZTO)이 포함하는 아연(Zn)과 주석(Sn)의 함량비 비율과 갈륨-인듐-주석-아연 산화물(GaIZTO)이 포함하는 아연(Zn)과 주석(Sn)의 함량비 비율은 실질적으로 동일한 경우의 식각비를 도시한다.
도 2 및 도 3을 참조하면, 인듐-주석-아연 산화물(IZTO)과 갈륨-인듐-주석-아연 산화물(GaIZTO)에서 아연(Zn)/주석(Sn)의 함량비 비율이 실질적으로 동일할 때 습식 식각용 식각액에 대한 식각비가 대체로 동일함을 알 수 있다.
도 4는 종래 기술에 따른 박막 트랜지스터의 제1 및 제2 반도체(154a, 154b)가 포함하는 아연(Zn)/주석(Sn)의 비율이 서로 다른 경우 식각된 제1 및 제2 반도체(154a, 154b)의 단면을 보여주는 사진이고, 도 5는 본 발명의 한 실시예에 따른 박막 트랜지스터의 제1 반도체(154a) 및 제2 반도체(154b)가 포함하는 아연(Zn)/주석(Sn)의 비율이 서로 같은 경우 식각된 반도체층의 단면을 보여주는 사진이다.
도 4를 참조하면, 제1 및 제2 반도체(154a, 154b)의 한 식각액에 대한 식각비가 다른 경우 식각된 제1 및 제2 반도체(154a, 154b)는 도 4의 A 부분과 같이 제1 및 제2 반도체(154a, 154b)의 가장자리가 서로 어긋나 스큐(skew)가 생기거나 제1 및 제2 반도체(154a, 154b) 중 어느 하나에 언더컷(undercut)이 생길 수 있다.
그러나 도 5를 참조하면, 본 발명의 한 실시예와 같이 제1 반도체(154a)와 제2 반도체(154b)의 식각액에 대한 식각비(etching rate)가 실질적으로 동일하므로 패터닝된 제1 반도체(154a)와 제2 반도체(154b)의 가장자리에 스큐(skew)가 발생하지 않고, 제1 반도체(154a) 및 제2 반도체(154b) 중 어느 하나에 언더컷(under cut)이 생기지도 않으며, 제1 반도체(154a)와 제2 반도체(154b)의 가장자리가 대체로 정렬될 수 있다. 이에 따라 제1 반도체(154a)와 제2 반도체(154b)의 가장자리 어긋남에 의한 박막 트랜지스터의 불량을 막을 수 있다.
박막 트랜지스터의 제조 공정에서 제1 반도체(154a)와 제2 반도체(154b)의 한 식각액에 대한 식각비(etching rate)가 실질적으로 동일하게 하기 위해 제2 반도체(154b)가 포함하는 아연(Zn)과 주석(Sn)의 함량비 비율과 제1 반도체(154a)가 포함하는 아연(Zn)과 주석(Sn)의 함량비 비율은 실질적으로 서로 동일하다.
본 발명의 한 실시예에 따르면, 제2 반도체(154b)가 포함하는 갈륨(Ga)의 함량비는 대략 33at.% 이하이다. 이에 따르면, 제2 반도체(154b)의 이와 같이 하면 제1 반도체(154a) 및 제2 반도체(154b)를 채널층으로 포함하는 박막 트랜지스터의 광전 신뢰성을 높이면서 높은 이동도를 가질 수 있다.
이에 대해 도 6 및 도 7을 참조하여 설명한다.
도 6은 본 발명의 여러 실시예에 따른 박막 트랜지스터가 포함하는 갈륨(Ga)의 함량비에 따른 밴드갭을 나타내는 그래프이고, 도 7은 본 발명의 여러 실시예에 따른 박막 트랜지스터가 포함하는 갈륨(Ga)의 함량비에 따른 이동도를 보여주는 그래프이다.
도 6을 참조하면, 제2 반도체(154b)가 포함하는 갈륨(Ga)의 함량비(at.%)가 커질수록 제2 반도체(154b)의 밴드갭(bandgap, eV)이 증가하여 빛에 의한 영향성이 감소한다. 따라서 제2 반도체(154b)가 포함하는 갈륨(Ga)의 함량비(at.%)가 커질수록 빛에 의한 박막 트랜지스터의 문턱 전압(Vth)의 편차가 작아지고 광전 신뢰성이 향상될 수 있다.
이에 반해 도 7을 참조하면, 제2 반도체(154b)가 포함하는 갈륨(Ga)의 함량비(at.%)가 커질수록 제2 반도체(154b)의 이동도(mobility)가 낮아진다. 본 발명의 한 실시예에 따른 박막 트랜지스터가 제대로 동작하기 위해서는 제2 반도체(154b)의 이동도가 최소 대략 5cm2/Vs 이어야 함을 고려하여 도 7의 그래프에서 표시한 바와 같이 제2 반도체(154b)가 포함하는 갈륨(Ga)의 함량비는 최대 대략 33at.%이어야 한다. 즉, 제2 반도체(154b)가 포함하는 갈륨(Ga)의 함량비를 대략 33at.% 이하로 함으로써 제2 반도체(154b)의 광전 신뢰성을 높이면서 높은 이동도를 가질 수 있다.
본 발명의 한 실시예와 같이 제2 반도체(154b)가 제1 반도체(154a)에는 포함되지 않는 갈륨(Ga)을 더 포함하면, 제1 반도체(154a) 및 제2 반도체(154b)의 성분이 제1 반도체(154a) 및 제2 반도체(154b)의 경계에서 이동하거나 섞이는 것(mixing)을 막을 수 있고, 제1 반도체(154a)와 제2 반도체(154b)의 경계 부분에 새로운 조성의 제3의 층(interlayer)이 생성되는 것을 막을 수 있다. 특히 앞에서 설명한 바와 같이 제2 반도체(154b)가 포함하는 갈륨(Ga)의 함량비를 대략 1at.% 이상 대략 33at.% 이하가 되게 하면 제1 반도체(154a) 및 제2 반도체(154b)의 성분이 서로 섞이는 것을 더욱 확실히 막을 수 있다.
이에 대해 도 8을 참조하여 설명한다.
도 8은 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 과정에서 열처리 후에 산화물 반도체층의 단면을 보여주는 사진(a) 및 산화물 반도체층의 위치에 따른 성분을 나타낸 표(b)이다.
도 8을 참조하면, 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 과정에서 실시된 열처리 후에도 제1 반도체(154a) 및 제2 반도체(154b)의 성분이 서로 섞이지 않고 제1 반도체(154a) 및 제2 반도체(154b)가 성분상 서로 명확히 구분되어 있는 것을 확인할 수 있다.
더 구체적으로, 제2 반도체(154b)에 해당하는 제1 지점(P1) 및 제2 지점(P2)에서의 성분이 서로 거의 동일하게 유지되고, 제1 반도체(154a)에 해당하는 제3 지점(P3) 및 제4 지점(P4)에서의 성분도 서로 동일하게 유지되고 있음을 알 수 있다. 따라서 제1 반도체(154a) 및 제2 반도체(154b)의 조성 원소의 이동이 거의 없음을 알 수 있다. 특히, 박막 트랜지스터의 제조 과정에서 이루어질 수 있는 열처리를 거친 후에도 제1 반도체(154a) 및 제2 반도체(154b)의 성분이 서로 섞이거나 제1 반도체(154a) 및 제2 반도체(154b)의 경계에 새로운 제3의 층이 생기지 않으므로 박막 트랜지스터의 특성이 나빠지는 것을 막을 수 있다.
제1 반도체(154a) 및 제2 반도체(154b) 각각의 두께는 5Å 이상 600Å 이하일 수 있으나 이에 한정되는 것은 아니다.
또한 제1 반도체(154a) 및 제2 반도체(154b)가 포함하는 산화물 반도체는 비정질(amorphous), 결정질(crystalline), 나노 결정질(nano-sized crystalline) 또는 이들 중 어느 두 개 이상의 혼합 상태일 수 있다.
다시 도 1을 참조하면, 소스 전극(173)과 드레인 전극(175)이 제2 반도체(154b)와 각각 연결되어 형성되어 있다. 소스 전극(173)과 드레인 전극(175)은 제2 반도체(154b)를 중심으로 한 쪽 면에서 서로 마주하며 이격되어 있다. 도 1에 도시한 실시예에서 소스 전극(173)과 드레인 전극(175)은 제2 반도체(154b) 위에 위치하며 제2 반도체(154b)와 접촉할 수 있다.
소스 전극(173) 및 드레인 전극(175)은 알루미늄이나 알루미늄 합금 등 알루미늄 계열 금속, 은이나 은 합금 등 은 계열 금속, 구리나 구리망간과 같은 구리 합금 등 구리 계열 금속, 몰리브덴이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬, 탄탈륨 및 티타늄 따위로 만들어질 수 있다. 예를 들어, 몰리브덴 합금으로 Mo-Nb, Mo-Ti가 있다. 또는 소스 전극(173) 및 드레인 전극(175)은 ITO, IZO, AZO 등의 투명성 도전 물질로 만들어질 수도 있다. 소스 전극(173) 및 드레인 전극(175)은 두 개 이상의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 예를 들어, 소스 전극(173) 및 드레인 전극(175)은 Mo/Al/Mo, Mo/Al, Mo/Cu, CuMn/Cu, Ti/Cu 등의 다중막 구조를 가질 수 있다.
본 발명의 한 실시예에 따른 제2 반도체(154b)의 조성에 따르면, 제2 반도체(154b)와 소스 전극(173) 및 드레인 전극(175) 사이에 별도의 배리어층(도시하지 않음)을 형성하지 않아도 소스 전극(173) 및 드레인 전극(175)의 금속 성분이 제2 반도체(154b) 또는 제1 반도체(154a)로 확산되는 것을 막을 수 있다. 특히 앞에서 설명한 바와 같이 제2 반도체(154b)가 포함하는 갈륨(Ga)의 함량비를 대략 1at.% 이상 대략 33at.% 이하가 되게 하면, 소스 전극(173) 및 드레인 전극(175)의 구리(Cu) 등의 금속 성분이 제2 반도체(154b) 또는 제1 반도체(154a)로 확산되는 것을 더욱 확실히 막을 수 있다. 따라서 소스 전극(173) 및 드레인 전극(175)을 구리(Cu)로만 이루어진 단일막으로 형성하여도 박막 트랜지스터의 특성이 저하되지 않는다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 제1 반도체(154a) 및 제2 반도체(154b)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 제1 반도체(154a) 및 제2 반도체(154b)에 위치한다.
제1 반도체(154a) 및 제2 반도체(154b)는 섬형일 수 있으나 이에 한정되는 것은 아니고, 소스 전극(173) 및 드레인 전극(175)의 대부분과 동일한 평면 모양을 가질 수도 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터의 소스 전극(173), 드레인 전극(175) 및 노출된 제2 반도체(154b) 위에는 보호막(passivation layer)(180)이 형성되어 있을 수 있다. 보호막(180)은 질화 규소나 산화 규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어질 수 있다.
지금까지 본 발명의 한 실시예에 따른 박막 트랜지스터의 구조에 대해 설명하였으나, 박막 트랜지스터의 구조는 이에 한정되지 않는다. 본 발명의 한 실시예에 따른 박막 트랜지스터의 제1 반도체(154a) 및 제2 반도체(154b)는 다양한 구조 및 제조 방법에 따른 박막 트랜지스터에도 적용될 수 있다.
그러면, 도 9 내지 도 11을 각각 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터에 대해 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략한다.
도 9는 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이고, 도 10은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이고, 도 11은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이다.
먼저 도 9를 참조하면, 본 실시예에 따른 박막 트랜지스터는 앞에서 설명한 실시예와 대부분 동일하나, 게이트 전극(124)이 제1 반도체(154a) 위에 위치하고, 소스 전극(173) 및 드레인 전극(175)이 제2 반도체(154b) 아래에 위치할 수 있다.
더 구체적으로, 본 발명의 한 실시예에 따른 박막 트랜지스터에서는 기판(110) 위에 소스 전극(173) 및 드레인 전극(175)이 위치하고, 그 위에 제2 반도체(154b) 및 제1 반도체(154a)가 차례로 위치한다. 제1 반도체(154a) 위에는 게이트 절연막(140)이 위치하고, 그 위에 소스 전극(173) 및 드레인 전극(175) 사이의 이격 공간에 대응하는 곳에 게이트 전극(124)이 위치한다. 게이트 전극(124) 위에 보호막(180)이 위치하고, 그 위에 소스 전극(173)과 연결된 데이터선(도시하지 않음) 및 드레인 전극(175)과 연결된 화소 전극(도시하지 않음)이 더 위치할 수 있다.
이 밖에 본 실시예에서 제1 및 제2 반도체(154a, 154b)에 대한 특징은 앞에서 설명한 도 1 내지 도 8에 도시한 실시예에서와 동일하므로 여기서 상세한 설명은 생략한다.
다음 도 10을 참조하면, 본 실시예에 따른 박막 트랜지스터는 앞에서 설명한 도 1 내지 도 8에 도시한 실시예와 대부분 동일하나, 제1 및 제2 반도체(154a, 154b)가 채널 부분을 제외하고 소스 전극(173) 및 드레인 전극(175)과 실질적으로 동일한 평면 모양을 가질 수 있다. 이러한 박막 트랜지스터는 반투과부(halftone region)를 포함하는 하나의 마스크를 이용한 노광 공정을 통해 제1 및 제2 반도체(154a, 154b), 소스 전극(173) 및 드레인 전극(175)을 패터닝함으로써 형성할 수 있다.
이 밖에 본 실시예에서 제1 및 제2 반도체(154a, 154b)에 대한 특징은 앞에서 설명한 도 1 내지 도 8에 도시한 실시예에서와 동일하므로 여기서 상세한 설명은 생략한다.
다음 도 11을 참조하면, 본 실시예에 따른 박막 트랜지스터는 앞에서 설명한 도 1 내지 도 8에 도시한 실시예와 대부분 동일하나, 제2 반도체(154b)의 상부에 에치 스토퍼(식각 방지막이라고도 함)(etch stopper)(155)가 더 위치할 수 있다. 에치 스토퍼(155)는 제1 및 제2 반도체(154a, 154b)의 채널을 덮어 후속 공정에서 박막 트랜지스터의 채널이 식각액 등에 의해 손상되는 것을 방지할 수 있다. 또한 에치 스토퍼(155)는 제1 및 제2 반도체(154a, 154b) 상부에 위치하는 보호막(180) 등의 절연층 또는 외부로부터 제1 및 제2 반도체(154a, 154b)로 수소와 같은 불순물이 확산되는 것을 차단하여 제1 및 제2 반도체(154a, 154b)의 성질이 바뀌는 것을 막을 수 있다.
에치 스토퍼(155)의 두께는 3000Å 이하일 수 있으며, SiOx, SiNx, SiOCx 또는 SiONx 중 적어도 어느 한 물질을 포함하는 무기막으로 형성되거나, 유기물 또는 고분자 유기물을 포함하는 유기막으로 형성될 수 있다.
에치 스토퍼(155), 소스 전극(173) 및 드레인 전극(175) 위에는 보호막(180)이 위치한다.
이 밖에 본 실시예에서 제1 및 제2 반도체(154a, 154b)에 대한 특징은 앞에서 설명한 도 1 내지 도 8에 도시한 실시예에서와 동일하므로 여기서 상세한 설명은 생략한다.
그러면, 도 12 내지 도 16을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터를 제조하는 방법에 대해 설명한다.
도 12 내지 도 16은 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법의 중간 단계들을 차례로 도시한 단면도이다. 특히 본 실시예에서는 앞에서 설명한 도 10에 도시한 실시예에 따른 박막 트랜지스터를 제조하는 방법에 대해서 설명하도록 한다.
먼저 도 12를 참조하면, 플라스틱, 유리 등의 절연성 물질을 포함하는 기판(110) 위에 게이트 전극(124)을 형성한다.
다음 도 13을 참조하면, 게이트 전극(124) 위에 산화 규소(SiOx), 질화 규소(SiNx), 또는 산질화 실리콘(SiON) 등의 절연 물질로 이루어진 게이트 절연막(140)을 형성하고, 그 위에 제1 반도체층(150a) 및 제2 반도체층(150b), 그리고 도전층(170)을 차례대로 적층한다.
제1 반도체층(150a)은 인듐(In), 주석(Sn) 및 아연(Zn)을 포함하는 산화물을 포함하는 산화물 반도체 타깃을 사용한 스퍼터링 방법으로 형성할 수 있다.
제2 반도체층(150b)은 인듐(In), 주석(Sn) 및 아연(Zn)과 갈륨(Ga)을 포함하는 산화물 반도체 타깃을 사용한 스퍼터링 방법으로 형성할 수 있다. 제2 반도체층(150b)이 포함하는 갈륨(Ga)의 함량비는 대략 1at.% 이상 대략 33at.% 이하이다.
도전층(170)은 구리(Cu) 등의 금속으로 이루어진 타깃을 사용한 스퍼터링 방법 등으로 형성할 수 있다.
다음 도 14를 참조하면, 도전층(170) 위에 감광막(50)을 도포한다. 감광막(50)은 두께가 상대적으로 얇은 제1 부분(51) 및 두께가 상대적으로 두꺼운 제2 부분(53)을 포함할 수 있다. 제1 부분(51)은 게이트 전극(124)에 대응하여 위치한다.
감광막(50)을 식각 마스크로 하여 제1 반도체층(150a) 및 제2 반도체층(150b), 그리고 도전층(170)을 식각하여 제1 반도체(154a), 제2 반도체(154b), 그리고 도전체층(174)을 형성한다. 이때 습식 식각 방법을 이용할 수 있다. 습식 식각에 사용되는 식각액은 도전층(170), 제1 반도체층(150a) 및 제2 반도체층(150b)을 함께 식각할 수 있는 식각액일 수 있다.
제1 반도체(154a)가 포함하는 아연(Zn)/주석(Sn)의 함량비 비율과 제2 반도체(154b)가 포함하는 아연(Zn)/주석(Sn)의 함량비 비율은 실질적으로 동일하므로 제2 반도체(154b)와 제1 반도체(154a)는 실질적으로 동시에 식각될 수 있고, 앞에서 설명한 도 5와 같이 제1 반도체(154a) 및 제2 반도체(154b)의 가장자리가 정렬되게 패터닝될 수 있다.
다음 도 15를 참조하면, 감광막(50)을 애싱(ashing)하거나 건식 식각(dry etching)하여 두께가 얇은 제1 부분(51)을 제거한다. 이때 제2 부분(53)도 제거된 제1 부분(51)의 두께만큼 두께가 얇아져 감광막(53')을 형성한다.
다음 도 16을 참조하면, 감광막(53')을 식각 마스크로 하여 도전체층(174)을 패터닝하여 서로 이격된 소스 전극(173) 및 드레인 전극(175)을 형성한다. 이때 제1 및 제2 반도체(154a, 154b)은 식각되지 않고 남을 수 있도록 제1 및 제2 반도체(154a, 154b)에 대한 도전체층(174)의 식각비를 조절할 수 있다.
이어서, 감광막(53')을 제거하고 도 10에 도시한 바와 같이 소스 전극(173) 및 드레인 전극(175) 위에 절연 물질로 이루어진 보호막(180)을 형성한다. 이때 보호막(180) 형성을 위한 절연 물질을 소스 전극(173) 및 드레인 전극(175)과 드러난 제2 반도체(154b) 위에 도포한 후에는 박막 트랜지스터의 특성 향상을 위해 고온에서 열처리하거나 어닐링(annealing)할 수 있다. 열처리 방법은 건조(dry), 습식(wet), 화로형(furnace type), 금속 열처리(rapid thermal annealing, RTA) 등 여러 가지 방법을 사용할 수 있다.
이때 제2 반도체(154b)가 포함하는 갈륨(Ga)의 함량비가 대략 1at.% 이상 대략 33at.% 이하이므로 열처리 후에도 본 발명의 한 실시예에 따른 제조 방법에 의해 형성된 제1 반도체(154a) 및 제2 반도체(154b)의 성분은 서로 섞이지 않고 제1 반도체(154a) 및 제2 반도체(154b)가 서로 구분되어 있을 수 있다. 또한 제1 반도체(154a) 및 제2 반도체(154b)의 경계에 새로운 제3의 층이 생기지도 않으므로 박막 트랜지스터의 특성을 좋게 할 수 있다.
그러면, 도 17 내지 도 21을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터를 제조하는 방법에 대해 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략한다.
도 17 내지 도 21은 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법의 중간 단계들을 차례로 도시한 단면도이다. 특히 본 실시예에서는 앞에서 설명한 도 11에 도시한 실시예에 따른 박막 트랜지스터를 제조하는 방법에 대해서 설명하도록 한다.
먼저 도 17을 참조하면, 플라스틱, 유리 등의 절연성 물질을 포함하는 기판(110) 위에 게이트 전극(124)을 형성한다.
다음 도 18을 참조하면, 게이트 전극(124) 위에 산화 규소(SiOx), 질화 규소(SiNx), 또는 산질화 실리콘(SiON) 등의 절연 물질로 이루어진 게이트 절연막(140)을 형성하고, 그 위에 제1 반도체(154a) 및 제2 반도체(154b)를 형성한다.
제1 반도체(154a) 및 제2 반도체(154b)는 인듐(In), 주석(Sn) 및 아연(Zn)을 포함하는 산화물을 포함하는 산화물 반도체 타깃을 사용한 스퍼터링 후 인듐(In), 주석(Sn) 및 아연(Zn)과 갈륨(Ga)을 포함하는 산화물 반도체 타깃을 사용한 스퍼터링을 통해 제1 반도체층(도시하지 않음) 및 제2 반도체층(도시하지 않음)을 연속으로 적층한 후 제1 및 제2 반도체층을 동시에 식각하여 형성할 수 있다. 이때 식각액을 이용한 습식 식각 방법을 사용할 수 있다. 제1 반도체(154a)와 제2 반도체(154b)의 식각액에 대한 식각비는 실질적으로 동일하며, 제2 반도체(154b)가 포함하는 갈륨(Ga)의 함량비는 대략 1at.% 이상 대략 33at.% 이하이다.
제1 반도체(154a) 및 제2 반도체(154b)를 패터닝한 다음, 기판(110) 전체를 열처리하여 박막 트랜지스터의 특성을 향상할 수 있다. 열처리 방법은 건조, 습식, 화로형, 금속 열처리(RTA) 등 여러 가지 방법을 사용할 수 있다. 앞에서 설명한 바와 같이 제1 반도체(154a) 및 제2 반도체(154b)는 이러한 열처리 후에도 그 성분이 서로 섞이거나 제1 반도체(154a) 및 제2 반도체(154b)의 경계에 새로운 제3의 층이 생기지 않으므로 박막 트랜지스터의 특성을 좋게 할 수 있다.
다음, 제2 반도체(154b) 위에 에치 스토퍼(155)를 추가로 형성할 수 있다. 에치 스토퍼(155)는 제2 반도체(154b) 위에 절연막을 화학 기상 증착법(CVD)이나 스퍼터링 방법 등에 의해 증착한 후 식각하여 형성할 수 있다. 이때 건식 식각 방법을 사용할 수 있으며, 제1 반도체(154a) 및 제2 반도체(154b)가 식각되지 않도록 충분한 식각비를 가지는 식각 기체를 사용할 수 있다.
에치 스토퍼(155)를 패터닝한 후에 기판(110) 전체를 열처리하여 박막 트랜지스터의 특성을 향상할 수 있다. 열처리 방법은 건조, 습식, 화로형, 금속 열처리(RTA) 등 여러 가지 방법을 사용할 수 있다. 이 경우에도 제1 반도체(154a) 및 제2 반도체(154b)의 성분이 서로 섞이거나 제1 반도체(154a) 및 제2 반도체(154b)의 경계에 새로운 제3의 층이 생기지 않으므로 박막 트랜지스터의 특성이 열화되지 않는다.
다음 도 19를 참조하면, 게이트 절연막(140), 제2 반도체(154b) 및 에치 스토퍼(155) 위에 구리(Cu) 등의 금속을 적층하고 식각하여 소스 전극(173) 및 드레인 전극(175)을 형성한다. 이때 습식 식각 방법을 사용할 수 있으며, 제1 반도체(154a) 및 제2 반도체(154b)가 식각되지 않도록 충분한 식각비를 가지는 식각액을 사용할 수 있다.
다음 도 20 및 도 21을 참조하면, 소스 전극(173) 및 드레인 전극(175) 위에 질화 규소나 산화 규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물을 적층하여 보호막(180)을 형성한다. 앞에서 설명한 바와 같이 보호막(180) 형성을 위한 절연 물질을 도포한 후 박막 트랜지스터의 특성 향상을 위해 고온에서 열처리하거나 어닐링)할 수 있다. 열처리 방법은 건조, 습식, 화로형, 금속 열처리(RTA) 등 여러 가지 방법을 사용할 수 있다.
이와 같이 제조된 여러 실시예에 따른 박막 트랜지스터는 복수의 박막 트랜지스터를 포함하는 다양한 박막 트랜지스터 표시판(도시하지 않음) 및 표시 장치에 사용될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
50: 감광막
110: 기판
124: 게이트 전극
140: 게이트 절연막
154a, 154b: 산화물 반도체
155: 에치 스토퍼
170: 도전층
174: 도전체층
173: 소스 전극
175: 드레인 전극
180: 보호막

Claims (17)

  1. 게이트 전극,
    상기 게이트 전극의 위 또는 아래에 위치하는 게이트 절연막,
    상기 게이트 전극과 상기 게이트 절연막을 사이에 두고 중첩하며 서로 접촉하는 제1 반도체 및 제2 반도체,
    상기 제2 반도체와 연결되어 있는 소스 전극, 그리고
    상기 제2 반도체와 연결되어 있으며 상기 소스 전극과 마주하는 드레인 전극
    을 포함하고,
    상기 제1 반도체 및 상기 제2 반도체는 각각 인듐(In)-주석(Sn)-아연(Zn) 산화물(IZTO)을 포함하고,
    상기 제1 반도체가 포함하는 아연(Zn)과 주석(Sn)의 함량비 비율은 상기 제2 반도체가 포함하는 아연(Zn)과 주석(Sn)의 함량비 비율과 실질적으로 동일하고,
    상기 제2 반도체는 상기 제1 반도체가 포함하지 않는 갈륨(Ga)을 포함하고,
    상기 제2 반도체에서 갈륨(Ga)의 함량비는 33at.% 이하인
    박막 트랜지스터.
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  4. 제1항에서,
    상기 제1 반도체와 상기 제2 반도체는 식각액에 의해 동시에 식각될 수 있고,
    상기 제1 반도체와 상기 제2 반도체의 상기 식각액에 대한 식각비는 실질적으로 동일한
    박막 트랜지스터.


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  17. 제1항 및 제4항 중 어느 한 항의 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판.
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