KR20200034889A - 표시 장치 및 이의 제조 방법 - Google Patents

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손경석
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Abstract

표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되는 제1 박막 트랜지스터, 상기 박막 트랜지스터 사에 배치되는 비아 절연층, 및 상기 비아 절연층 상에 배치되는 발광 구조물을 포함한다. 상기 제1 박막 트랜지스터는 제1 게이트 전극, 상기 제1 게이트 전극과 중첩하고 주석(Sn)을 포함하는 산화물 반도체, 상기 산화물 반도체 상에 배치되고, 상기 주석을 포함하지 않는 산화물 반도체를 포함하는 에치 스토퍼, 상기 산화물 반도체와 접촉하는 제1 소스 전극, 및 상기 산화물 반도체와 접촉하고 상기 제1 소스 전극과 이격되는 제1 드레인 전극을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY APPARATUS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것으로, 보다 상세하게는 표시 품질이 향상된 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.
상기 표시 장치는 박막 트랜지스터를 포함하는 복수의 화소들을 포함하는데, 상기 박막 트랜지스터들 간의 산포에 따라 표시 품질에 영향을 미치며, 이를 줄이기 위한 노력이 있어왔다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 품질이 향상된 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되는 제1 박막 트랜지스터, 상기 박막 트랜지스터 사에 배치되는 비아 절연층, 및 상기 비아 절연층 상에 배치되는 발광 구조물을 포함한다. 상기 제1 박막 트랜지스터는 제1 게이트 전극, 상기 제1 게이트 전극과 중첩하고 주석(Sn)을 포함하는 산화물 반도체, 상기 산화물 반도체 상에 배치되고, 상기 주석을 포함하지 않는 산화물 반도체를 포함하는 에치 스토퍼, 상기 산화물 반도체와 접촉하는 제1 소스 전극, 및 상기 산화물 반도체와 접촉하고 상기 제1 소스 전극과 이격되는 제1 드레인 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 전극은 상기 베이스 기판과 상기 산화물 반도체 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 에치 스토퍼는 상기 산화물 반도체의 상면의 일부만 커버하고, 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 산화물 반도체의 상기 상면에 직접 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 에치 스토퍼에는 상기 산화물 반도체의 상면을 노출하는 컨택홀들이 형성되고, 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 컨택홀들을 통해 상기 산화물 반도체와 접할 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화물 반도체는 주석 산화물(SnOx), 인듐-주석 산화물(indium-tin-oxide, ITO), 아연-주석 산화물(zinc-tin-oxide: ZTO), 인듐-아연-주석 산화물(indium-zinc-tin-oxide: IZTO), 주석-알루미늄-아연 산화물(tin-aluminum-zinc-oxide: TAZO), 인듐-갈륨-주석 산화물(indium-gallium-tin-oxide: IGTO) 및 인듐-갈륨-아연-주석 산화물(indium-gallium-zinc-tin-oxide: IGZTO) 중 어느 하나 이상을 포함할 수 있다. 상기 에치 스토퍼는 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 티타늄 산화물(TiOx), 인듐 산화물(InOx), 인듐-갈륨 산화물(IGO), 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO), 아연-마그네슘 산화물(ZMO), 아연-지르코늄 산화물(ZnZrxOy), 인듐-갈륨-아연 산화물(IGZO) 및 인듐-갈륨-하프늄 산화물(IGHO) 중 어느 하나 이상을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 게이트 전극과 상기 산화물 반도체 상에 배치되는 층간 절연층, 및 상기 베이스 기판 상에 배치되는 제2 박막 트랜지스터를 더 포함할 수 있다. 상기 제2 박막 트랜지스터는 상기 베이스 기판 상에 배치되는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 제2 게이트 전극, 및 상기 층간 절연층 상에 배치되고 상기 액티브 패턴과 전기적으로 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 구조물은 상기 제2 박막 트랜지스터와 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 배치되는 발광층 및 상기 발광층 상에 배치되는 제2 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 영상을 표시 하기 위한 복수의 화소들을 포함할 수 있다. 하나의 상기 화소는 상기 제1 박막 트랜지스터, 상기 제2 박막 트랜지스터 및 상기 발광 구조물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제2 게이트 전극과 중첩하는 스토리지 전극을 더 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되는 게이트 전극, 상기 게이트 전극과 중첩하고 주석(Sn)을 포함하는 산화물 반도체, 상기 산화물 반도체 상에 배치되고, 상기 주석을 포함하지 않는 산화물 반도체를 포함하는 에치 스토퍼, 상기 산화물 반도체와 접촉하는 소스 전극, 및 상기 산화물 반도체와 접촉하고 상기 소스 전극과 이격되는 드레인 전극을 포함한다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 베이스 기판 상에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 상에 층간 절연층을 형성하는 단계, 상기 층간 절연층 상에 산화물 반도체층 및 에치 스토퍼 층을 순차적으로 형성하는 단계, 상기 에치 스토퍼 층 상에 제1 두께 및 제2 두께를 갖는 포토레지스트 패턴을 형성하는 단계, 상기 에치 스토퍼 층 및 상기 산화물 반도체층을 상기 포토레지스트 패턴을 식각 장벽으로 이용하여 식각하여, 산화물 반도체와 에치 스토퍼 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 일부 제거하여 상기 에치 스토퍼 패턴의 상면의 일부를 노출 시키는 단계, 상기 포토레지스트 패턴을 식각 장벽으로 이용하여, 상기 에치 스토퍼 패턴을 식각하여 에치 스토퍼를 형성하는 단계, 상기 에치 스토퍼, 상기 산화물 반도체 및 상기 층간 절연층 상에 도전층을 형성하는 단계, 및 상기 도전층을 식각하여 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 산화물 반도체는 주석(Sn)을 포함할 수 있다. 상기 에치 스토퍼는 상기 주석을 포함하지 않는 산화물 반도체를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화물 반도체는 주석 산화물(SnOx), 인듐-주석 산화물(indium-tin-oxide, ITO), 아연-주석 산화물(zinc-tin-oxide: ZTO), 인듐-아연-주석 산화물(indium-zinc-tin-oxide: IZTO), 주석-알루미늄-아연 산화물(tin-aluminum-zinc-oxide: TAZO), 인듐-갈륨-주석 산화물(indium-gallium-tin-oxide: IGTO) 및 인듐-갈륨-아연-주석 산화물(indium-gallium-zinc-tin-oxide: IGZTO) 중 어느 하나 이상을 포함할 수 있다. 상기 에치 스토퍼는 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 티타늄 산화물(TiOx), 인듐 산화물(InOx), 인듐-갈륨 산화물(IGO), 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO), 아연-마그네슘 산화물(ZMO), 아연-지르코늄 산화물(ZnZrxOy), 인듐-갈륨-아연 산화물(IGZO) 및 인듐-갈륨-하프늄 산화물(IGHO) 중 어느 하나 이상을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 에치 스토퍼 층 및 상기 산화물 반도체층은 불산 또는 옥살산계열의 식각액에 의해 습식 식각될 수 있다.
본 발명의 일 실시예에 있어서, 상기 에치 스토퍼 패턴은 인질초산 계열의 식각액에 의해 습식 식각될 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전층은 불소(fluorine) 계열 가스에 의해 건식 식각될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 베이스 기판 상에 액티브 패턴을 형성하는 단계, 및 상기 액티브 패턴 상에 제2 게이트 전극을 형성하는 단계를 더 포함할 수 있다. 상기 도전층을 식각하는 단계에서는, 상기 도전층을 식각하여, 상기 액티브 패턴과 전기적으로 연결되는 제2 소스 전극 및 제2 드레인 전극을 더 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 층간 절연층을 형성하는 단계 전에, 상기 제2 게이트 전극 상에 상기 제2 게이트 전극과 중첩하는 스토리지 전극을 형성하는 단계를 더 포함할 수 있다. 상기 스토리지 전극과 상기 제1 게이트 전극은 동일한 층으로부터 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 폴리 실리콘(poly-Si)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 에치 스토퍼는 상기 산화물 반도체의 상면의 일부만 커버하고, 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 산화물 반도체의 상기 상면에 직접 접촉할 수 있다.
본 발명의 실시예들에 따르면, 표시 장치는 산화물 반도체 및 에치 스토퍼를 포함하는 박막 트랜지스터를 포함한다. 상기 박막 트랜지스터(TFT)는 바텀 게이트 구조를 가져, 탑 게이트 방식의 경우보다 채널 길이가 짧으며, 별도 컨택홀을 형성할 필요가 없다. 또한, 제조 공정에 있어서, 상기 에치 스토퍼가 상기 산화물 반도체를 보호하므로, 상기 산화물 반도체의 두께 및 크기가 일정하며, 이에 따라 복수의 박막 트랜지스터들 간의 산포를 줄일 수 있다. 또한, 상기 소스 및 드레인 전극들이 건식 식각(dry etching) 공정에 의해 패터닝 될 수 있으므로, 상기 박막 트랜지스터의 크기를 더욱 줄일 수 있으며, 이에 따라 고해상도 표시 장치를 구현하는데 유리하다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 4는 도 3의 표시 장치에 포함된 화소의 일 예를 나타내는 등가 회로도이다.
도 5는 도 3 및 4의 표시 장치의 단면도이다.
도 6a 내지 도 6i는 도 1의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7h는 도 2의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8e는 도 5의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 10a는 도 9의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이다.
도 10b는 도 9의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 1을 참조하면, 상기 표시 장치는 베이스 기판(100), 게이트 전극(GE), 층간 절연층(140), 산화물 반도체(OS), 에치 스토퍼(ES), 드레인 전극(DE), 소스 전극(SE), 비아 절연층(150), 발광 구조물(180), 화소 정의막(PDL) 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 베이스 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 예를 들면, 상기 베이스 기판(100)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 선택적으로, 상기 베이스 기판(100)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다. 상기 베이스 기판(100)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 이러한 경우, 상기 폴리이미드 기판은 제1 폴리이미드층, 배리어 필름층, 제2 폴리이미드층 등으로 구성될 수 있다. 예를 들면, 상기 폴리이미드 기판은 경질의 유리 기판 상에 제1 폴리이미드층, 배리어 필름층 및 제2 폴리이미드층이 적층된 구성을 가질 수 있다.
상기 게이트 전극(GE)이 상기 베이스 기판(100) 상에 배치될 수 있다. 상기 게이트 전극(GE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 층간 절연층(140)이 상기 게이트 전극(GE) 상에 배치될 수 있다. 상기 층간 절연층(140)은 상기 베이스 기판(100) 상에서 상기 게이트 전극(GE)을 충분히 덮을 수 있으며, 상기 게이트 전극(GE)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 이와는 달리, 상기 층간 절연층(140)은 상기 베이스 기판(100) 상에서 상기 게이트 전극(GE)을 덮으며, 상기 게이트 전극(GE)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수도 있다.
상기 층간 절연층(140)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 층간 절연층(140)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등으로 구성될 수 있다. 상기 층간 절연층(140)은 복수의 층으로 형성될 수 있다.
상기 산화물 반도체(OS)가 상기 층간 절연층(140) 상에 배치될 수 있다. 상기 산화물 반도체(OS)는 상기 게이트 전극(GE)과 중첩하게 배치될 수 있다. 상기 산화물 반도체(OS)는 주석(Sn)을 포함하는 산화물 반도체일 수 있다. 상기 산화물 반도체(OS)는 인듐(In), 아연(Zn), 갈륨(Ga), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 더 포함하여, 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물층일 수 있다.
예를 들면, 상기 산화물 반도체(OS)는 주석 산화물(SnOx), 인듐-주석 산화물(indium-tin-oxide, ITO), 아연-주석 산화물(zinc-tin-oxide: ZTO), 인듐-아연-주석 산화물(indium-zinc-tin-oxide: IZTO), 주석-알루미늄-아연 산화물(tin-aluminum-zinc-oxide: TAZO), 인듐-갈륨-주석 산화물(indium-gallium-tin-oxide: IGTO), 인듐-갈륨-아연-주석 산화물(indium-gallium-zinc-tin-oxide: IGZTO) 등을 포함할 수 있다. 상기 산화물 반도체(OS)는 주석을 포함하므로, 주석을 포함하지 않는 산화물 반도체 보다 이동도가 높은 반도체를 구현할 수 있다.
상기 에치 스토퍼(ES)는 상기 산화물 반도체(OS) 상에 배치될 수 있다. 상기 에치 스토퍼(ES)는 상기 산화물 반도체(OS)보다 작은 면적을 가질 수 있다. 즉, 상기 에치 스토퍼(ES)는 상기 산화물 반도체(OS)의 상면의 일부만 커버하여, 상기 산화물 반도체(OS)의 상기 상면의 가장자리 부분을 노출할 수 있다. 상기 에치 스토퍼(ES)는 주석을 포함하지 않는 산화물 반도체를 포함할 수 있다. 상기 에치 스토퍼(ES)는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물층일 수 있다.
예를 들면, 상기 에치 스토퍼(ES)는 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 티타늄 산화물(TiOx), 인듐 산화물(InOx), 인듐-갈륨 산화물(IGO), 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO), 아연-마그네슘 산화물(ZMO), 아연-지르코늄 산화물(ZnZrxOy), 인듐-갈륨-아연 산화물(IGZO), 인듐-갈륨-하프늄 산화물(IGHO) 등을 포함할 수 있다.
상기 드레인 전극(DE)은 상기 산화물 반도체(OS) 및 상기 에치 스토퍼(ES)가 배치된 상기 층간 절연층(140) 상에 배치될 수 있다. 상기 드레인 전극(DE)은 상기 에치 스토퍼(ES) 및 상기 산화물 반도체(OS)와 접촉하여 연결된다. 즉, 상기 드레인 전극(DE)은 상기 에치 스토퍼(ES)가 노출하는 상기 산화물 반도체(OS)의 상기 상면의 가장자리에 직접 접촉할 수 있다.
상기 소스 전극(SE)은 상기 산화물 반도체(OS) 및 상기 에치 스토퍼(ES)가 배치된 상기 층간 절연층(140) 상에 상기 드레인 전극(DE)과 이격되어 배치될 수 있다. 상기 소스 전극(SE)은 상기 에치 스토퍼(ES) 및 상기 산화물 반도체(OS)와 접촉하여 연결된다. 즉, 상기 소스 전극(SE)은 상기 에치 스토퍼(ES)가 노출하는 상기 산화물 반도체(OS)의 상기 상면의 가장자리에 직접 접촉할 수 있다.
상기 드레인 전극(DE) 및 상기 소스 전극(SE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 상기 드레인 전극(DE) 및 상기 소스 전극(SE)은 복수의 층으로 형성될 수 있다. 예를 들면, 상기 드레인 전극(DE) 및 상기 소스 전극(SE)은 티타늄(Ti) 층 및 상기 티타늄 층 상의 몰리브데늄(Mo) 층을 포함할 수 있다(Ti/Mo 구조). 또는, 상기 드레인 전극(DE) 및 상기 소스 전극(SE)은 티타늄(Ti) 층, 상기 티타늄층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함할 수 있다(Ti/Al/Ti 구조).
상기 게이트 전극(GE), 상기 산화물 반도체(OS), 상기 에치 스토퍼(ES), 상기 소스 및 드레인 전극들(SE, DE)은 박막 트랜지스터(TFT)에 포함될 수 있다. 상기 박막 트랜지스터(TFT)는 바텀 게이트(bottom gate) 구조를 가질 수 있다.
상기 박막 트랜지스터(TFT)는 바텀 게이트 구조를 가져, 탑 게이트 방식의 경우보다 채널 길이가 짧으며, 별도 컨택홀을 형성할 필요가 없으며, 상기 소스 및 드레인 전극들(SE, DE)을 패터닝할 때, 상기 에치 스토퍼(ES)가 상기 산화물 반도체(OS)를 보호하므로, 상기 산화물 반도체(OS)의 두께 및 크기가 일정하며, 이에 따라 상기 표시 장치에 포함되는 복수의 박막 트랜지스터들 간의 산포를 줄일 수 있다. 또한, 상기 소스 및 드레인 전극들(SE, DE)이 건식 식각(dry etching) 공정에 의해 패터닝 될 수 있으므로, 상기 박막 트랜지스터(TFT)의 크기를 더욱 줄일 수 있으며, 이에 따라 고해상도 표시 장치를 구현하는데 유리하다.
상기 비아 절연층(150)은 상기 박막 트랜지스터(TFT) 상에 배치될 수 있다. 상기 비아 절연층(150)은 단층 구조로 형성될 수 있지만, 적어도 2이상의 절연막들을 포함하는 다층 구조로 형성될 수도 있다. 상기 비아 절연층(150)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 물질을 사용하여 형성될 수 있다.
상기 발광 구조물(180)은 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다.
상기 제1 전극(181)은 상기 비아 절연층(150) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제1 전극(181)은 반사성을 갖는 물질 또는 투광성을 갖는 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 전극(181)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 화소 정의막(PDL)은 상기 제1 전극(181)이 배치된 상기 비아 절연층(150) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 화소 정의막(PDL)을 식각하여 상기 제1 전극(181)을 부분적으로 노출시키는 개구(opening)를 형성할 수 있다. 이러한 상기 화소 정의막(PDL)의 개구에 의해 상기 표시 장치의 발광 영역과 비발광 영역이 정의될 수 있다. 예를 들면, 상기 화소 정의막(PDL)의 개구가 위치하는 부분이 상기 발광 영역에 해당될 수 있으며, 상기 비발광 영역은 상기 화소 정의막(PDL)의 개구에 인접하는 부분에 해당될 수 있다.
상기 발광층(182)은 상기 화소 정의막(PDL)의 개구를 통해 노출되는 상기 제1 전극(181)상에 배치될 수 있다. 또한, 상기 발광층(182)은 상기 화소 정의막(PDL)의 상기 개구의 측벽 상으로 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 발광층(182)은 유기 발광층(EL), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 등을 포함하는 다층 구조를 가질 수 있다. 다른 실시예에서, 상기 유기 발광층을 제외하고, 상기 정공 주입층, 상기 정공 수송층, 상기 전자 수송층 및 상기 전자 주입층 등은 복수의 화소들에 대응되도록 공통적으로 형성될 수 있다. 상기 발광층(182)의 유기 발광층은 상기 표시 장치의 각 화소에 따라 적색광, 녹색광, 청색광 등과 같은 서로 상이한 색광들을 발생시킬 수 있는 발광 물질들을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 발광층(182)의 유기 발광층은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현할 수 있는 복수의 발광 물질들이 적층되어 백색광을 발광하는 구조를 가질 수도 있다. 이때, 상기 발광 구조물들은 복수의 화소들에 대응되도록 공통적으로 형성되고, 상기 컬러 필터층에 의해 각각의 화소들이 구분될 수 있다.
상기 제2 전극(183)은 상기 화소 정의막(PDL) 및 상기 발광층(182) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제2 전극(183)은 투광성을 갖는 물질 또는 반사성을 갖는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 전극(183)도 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 박막 봉지층(TFE)이 상기 제2 전극(183) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)은 외부의 습기 및 산소의 침투를 방지할 수 있다. 상기 박막 봉지층(TFE)은 적어도 하나의 유기층과 적어도 하나의 무기층을 구비할 수 있다. 적어도 하나의 유기층(320)과 적어도 하나의 무기층은 서로 교번적으로 적층될 수 있다. 예를 들면, 상기 박막 봉지층(TFE)은 두 개의 무기층과 이들 사이의 한개의 유기층을 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에 있어서, 상기 박막 봉지층 대신 외기 및 수분이 상기 표시 장치 내부로 침투하는 것을 차단하기 위한 밀봉기판이 제공될 수 있다.
한편, 본 실시예에 있어서, 상기 박막 트랜지스터는 바텀 게이트 구조를 가지나, 탑 게이트 구조를 가질 수도 있다. 예들 들면, 도 11을 참조하면, 표시 장치는 베이스 기판(100) 상에 배치되는 산화물 반도체(OS), 상기 산화물 반도체 상에 배치되는 에치 스토퍼(OS), 상기 에치 스토퍼(OS) 상에 배치되는 게이트 절연층(120), 상기 게이트 절연층 상에 상기 산화물 반도체(OS)와 중첩하게 배치되는 게이트 전극(GE), 상기 게이트 전극 상에 배치되는 층간 절연층(140), 및 상기 층간 절연층(140) 상에 배치되는 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 층간 절연층(140) 및 상기 게이트 절연층(120)을 통해 형성되는 컨택홀들을 통해 상기 산화물 반도체(OS)에 연결되며, 이대, 상기 컨택홀들은 상기 에치 스토퍼(ES)의 일부를 노출하여, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 상기 에치 스토퍼(ES)와 접촉할 수 있다. 도시하지 않았으나, 다른 실시예에 따르면, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 에치 스토퍼(ES)와 접촉하지 않도록 배치될 수도 있다.
또한, 상기 표시 장치는 도 1의 표시 장치와 마찬가지로, 비아 절연층(150), 발광 구조물(180), 화소 정의막(PDL) 및 박막 봉지층(TFE)을 더 포함할 수 있다.
한편, 상기 표시 장치의 각 구성들은 도 1의 표시 장치의 각 구성들과 실질적으로 동일하므로 자세한 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 2를 참조하면, 상기 표시 장치는 에치 스토퍼(ES)를 제외하고, 도 1의 표시 장치와 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 베이스 기판(100), 게이트 전극(GE), 층간 절연층(140), 산화물 반도체(OS), 에치 스토퍼(ES), 드레인 전극(DE), 소스 전극(SE), 비아 절연층(150), 발광 구조물(180), 화소 정의막(PDL) 및 박막 봉지층(TFE)을 포함할 수 있다.
제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)이 상기 에치 스토퍼(ES)를 통해 형성될 수 있다. 상기 제1 컨택홀(CNT1) 및 상기 제2 컨택홀(CNT2)은 상기 산화물 반도체(OS)의 상면을 노출할 수 있다. 상기 소스 전극(SE)은 상기 제1 컨택홀(CNT1)을 통해 상기 산화물 반도체(OS)의 상기 상면과 접촉할 수 있다. 상기 드레인 전극(DE)은 상기 제2 컨택홀(CNT2)을 통해 상기 산화물 반도체(OS)의 상기 상면과 접촉할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 3을 참조하면, 상기 표시 장치는 표시 패널(10), 스캔 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 및 제어부(50)를 포함할 수 있다.
상기 표시 패널(10)은 영상을 표시하기 위한 복수의 화소(PX)들을 포함할 수 있다. 예를 들어, 상기 표시 패널(10)은 스캔 라인들(SL1 내지 SLn) 및 데이터 라인들(DL1 내지 DLm)의 교차부마다 위치되는 n*m 개의 화소(PX)들을 포함할 수 있다 (단, n, m은 1보다 큰 정수). 상기 화소(PX)의 구조에 대해서는 도 4를 참조하여 자세히 설명하기로 한다.
상기 스캔 구동부(20)는 제1 제어 신호(CTL1)에 기초하여 상기 스캔 라인들(SL1 내지 SLn)을 통해 제1 스캔 신호를 상기 화소(PX)들에 순차적으로 제공하고, 반전 스캔 라인들(/SL1 내지 /SLn)을 통해 제2 스캔 신호를 상기 화소(PX)들에 순차적으로 제공할 수 있다. 예를 들어, 상기 제2 스캔 신호는 상기 제1 스캔 신호의 반전된 신호일 수 있다.
상기 데이터 구동부(30)는 제2 제어 신호(CTL2)에 기초하여 상기 데이터 라인들(DL1 내지 DLm)을 통해 데이터 신호를 상기 화소(PX)들에 제공할 수 있다.
상기 발광 제어 구동부(40)는 제3 제어 신호(CTL3)에 기초하여 발광 제어 라인들(EM1 내지 EMn)을 통해 발광 제어 신호를 상기 화소(PX)들에 순차적으로 제공할 수 있다.
상기 제어부(50)는 상기 스캔 구동부(20), 상기 데이터 구동부(30), 및 상기 발광 제어 구동부(40)를 제어할 수 있다. 상기 제어부(50)는 상기 스캔 구동부(20), 상기 데이터 구동부(30), 및 상기 발광 제어 구동부(40)를 제어하기 위해 상기 제어 신호들(CTL1 내지 CTL3)을 생성할 수 있다. 상기 스캔 구동부(20)를 제어하기 위한 상기 제1 제어 신호(CTL1)는 스캔 개시 신호, 스캔 클럭 신호, 등을 포함할 수 있다. 상기 데이터 구동부(30)를 제어하기 위한 상기 제2 제어 신호(CTL2)는 영상 데이터, 수평 개시 신호, 등을 포함할 수 있다. 상기 발광 제어 구동부(40)를 제어하기 위한 상기 제3 제어 신호(CTL3)는 발광 제어 개시 신호, 발광 제어 클럭 신호, 등을 포함할 수 있다.
이 밖에도, 상기 표시 장치는 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)를 상기 표시 패널(10)에 공급하는 전원 공급부(도시되지 않음) 등을 더 포함할 수 있다.
도 4는 도 3의 표시 장치에 포함된 화소의 일 예를 나타내는 등가 회로도이다.
도 4를 참조하면, 상기 화소(PX)는 제1 내지 제7 트랜지스터들(T1 내지 T7), 스토리지 커패시터(CST), 및 유기 발광 다이오드(OLED)를 포함할 수 있다. 상기 화소(PX)은 제i(단, i는 1과 n 사이의 정수) 화소행 및 제j(단, j는 1과 m 사이의 정수) 화소열에 위치할 수 있다.
상기 제1 트랜지스터(T1)는 데이터 신호에 상응하는 구동 전류를 유기 발광 다이오드(OLED)에 제공하는 구동 트랜지스터일 수 있다. 상기 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트 전극, 제2 노드(N2)에 연결된 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다.
상기 제2 트랜지스터(T2)는 제1 스캔 신호(GS1)에 응답하여 상기 데이터 신호를 상기 제1 트랜지스터(T1)에 제공할 수 있다. 일 실시예에서, 상기 제2 트랜지스터(T2)는 제i 스캔 라인(SLi)으로부터 제1 스캔 신호(GS1)를 수신하는 게이트 전극, 제j 데이터 라인(DLj)으로부터 상기 데이터 신호를 수신하는 제1 전극, 및 상기 제1 트랜지스터(T1)의 제1 전극(즉, 제2 노드(N2))에 연결된 제2 전극을 포함할 수 있다.
상기 제3 트랜지스터(T3)는 상기 제2 스캔 신호(GS2)에 응답하여 상기 제1 트랜지스터(T1)의 상기 제2 전극과 상기 제1 트랜지스터(T1)의 상기 게이트 전극을 연결할 수 있다. 일 실시예에서, 상기 제3 트랜지스터(T3)는 제i 반전 스캔 라인(/SLi)로부터 상기 제2 스캔 신호(GS2)를 수신하는 게이트 전극, 상기 제1 트랜지스터(T1)의 상기 제2 전극(즉, 제3 노드(N3))에 연결된 제1 전극, 및 상기 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 노드(N1))에 연결된 제2 전극을 포함할 수 있다.
상기 제4 트랜지스터(T4)는 제3 스캔 신호(GS3)에 응답하여 초기화 전압(VINT)을 상기 제1 트랜지스터(T1)의 상기 게이트 전극에 인가할 수 있다. 일 실시예에서, 상기 제4 트랜지스터(T4)는 제(i-1) 반전 스캔 라인(/SL(i-1))으로부터 제3 스캔 신호(GS3)를 수신하는 게이트 전극, 초기화 전압(VINT)에 연결된 제1 전극, 및 상기 제1 트랜지스터(T1)의 상기 게이트 전극(즉, 제1 노드(N1))에 연결된 제2 전극을 포함할 수 있다.
상기 제5 트랜지스터(T5)는 상기 발광 제어 신호에 응답하여 제1 전원 전압(ELVDD)을 상기 제1 트랜지스터(T1)의 상기 제1 전극에 인가할 수 있다. 일 실시예에서, 상기 제5 트랜지스터(T5)는 제i 발광 제어 라인(EMi)으로부터 발광 제어 신호를 수신하는 게이트 전극, 상기 제1 전원 전압(ELVDD)에 연결된 제1 전극, 및 상기 제1 트랜지스터(T1)의 상기 제1 전극(즉, 제2 노드(N2))에 연결된 제2 전극을 포함할 수 있다.
상기 제6 트랜지스터(T6)은 상기 발광 제어 신호에 응답하여 상기 제1 트랜지스터(T1)의 상기 제2 전극을 유기 발광 다이오드(OLED)의 제1 전극에 연결할 수 있다. 일 실시예에서, 상기 제6 트랜지스터(T6)은 제i 발광 제어 라인(EMi)으로부터 발광 제어 신호를 수신하는 게이트 전극, 상기 제1 트랜지스터(T1)의 상기 제2 전극(즉, 제2 노드(N2))에 연결된 제1 전극, 및 상기 유기 발광 다이오드(OLED)의 제1 전극(즉, 제4 노드(N4))에 연결된 제2 전극을 포함할 수 있다.
상기 제7 트랜지스터(T7)은 제4 스캔 신호(GS4)에 응답하여 초기화 전압(VINT)를 상기 유기 발광 다이오드(OLED)의 상기 제1 전극에 인가할 수 있다. 일 실시예에서, 상기 제7 트랜지스터(T7)는 상기 제(i-1) 반전 스캔 라인(/SL(i-1))으로부터 제4 스캔 신호(GS4)를 수신하는 게이트 전극, 상기 초기화 전압(VINT)에 연결된 제1 전극, 및 상기 유기 발광 다이오드(OLED)의 상기 제1 전극(즉, 제4 노드(N4))에 연결된 제2 전극을 포함할 수 있다.
여기서, 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2), 상기 제5 트랜지스터(T5) 및 상기 제6 트랜지스터(T6)는 각각 폴리 실리콘(poly-Si) 박막 트랜지스터로, P형 트랜지스터일 수 있다. (도 5의 TFT2 참조) 상기 제3 트랜지스터(T3), 상기 제4 트랜지스터(T4) 및 상기 제7 트랜지스터(T7)는 각각 산화물 박막 트랜지스터로, N형 트랜지스터일 수 있다. (도 5의 TFT1 참조)
상기 스토리지 커패시터(CST)는 상기 제1 전원 전압(ELVDD)에 연결된 제1 전극 및 상기 제1 트랜지스터(T1)의 상기 게이트 전극(즉, 제1 노드(N1))에 연결된 제2 전극을 포함할 수 있다.
도 5는 도 3 및 4의 표시 장치의 단면도이다.
도 5를 참조하면, 상기 표시 장치는 베이스 기판(100), 버퍼층(110), 액티브 패턴(ACT), 제1 게이트 절연층(120), 제1 게이트 패턴, 제2 게이트 절연층(130), 제2 게이트 패턴, 층간 절연층(140), 산화물 반도체(OS), 에치 스토퍼(ES), 소스/드레인 패턴, 비아 절연층(150), 발광 구조물(180), 화소 정의막(PDL) 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 베이스 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 선택적으로, 상기 베이스 기판(100)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다.
상기 버퍼층(110)은 상기 베이스 기판(100) 상에 전체적으로 배치될 수 있다. 상기 버퍼층(110)은 상기 베이스 기판(100)으로부터 금속 원자들이나 불순물들이 상기 액티브 패턴(ACT)으로 확산되는 현상을 방지할 수 있으며, 상기 액티브 패턴(ACT)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 상기 액티브 패턴(ACT)을 수득하게 할 수 있다. 또한, 상기 버퍼층은 상기 베이스 기판(100)의 표면이 균일하지 않을 경우, 상기 베이스 기판(100)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다.
상기 액티브 패턴(ACT)은 상기 버퍼층(110) 상에 배치될 수 있다. 상기 액티브 패턴(ACT)은 폴리 실리콘(Poly Crystal Silicon)을 포함할 수 있다. 상기 액티브 패턴(ACT)은 불순물이 도핑(doping)된 드레인 영역과 소스 영역 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 포함할 수 있다. 상기 폴리 실리콘은 비정질 실리콘을 먼저 증착한 후 이를 결정화함으로써 형성될 수 있다. 여기서, 비정질 실리콘은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 상기 액티브 패턴(ACT)의 일부에 불순물을 도핑하여 상기 소스 영역 및 상기 드레인 영역을 형성할 수 있다.
상기 제1 게이트 절연층(120)은 상기 버퍼층(110) 상에서 상기 액티브 패턴(ACT)을 덮으며, 상기 액티브 패턴(ACT)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 이와는 달리, 상기 제1 게이트 절연층(120)은 상기 버퍼층(110) 상에서 상기 액티브 패턴(ACT)을 충분히 덮을 수 있으며, 상기 액티브 패턴(ACT)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수도 있다. 상기 제1 게이트 절연층(120)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
상기 제1 게이트 패턴이 상기 제1 게이트 절연층(120) 상에 배치될 수 있다. 상기 제1 게이트 패턴은 제2 게이트 전극(GE2)를 포함할 수 있다. 상기 제1 게이트 패턴은 상기 표시 장치를 구동하기 위한 게이트 라인 등의 신호 배선을 더 포함할 수 있다. 상기 제1 게이트 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 제2 게이트 절연층(130)이 상기 제1 게이트 패턴이 배치된 상기 제1 게이트 절연층(120) 상에 배치될 수 있다. 상기 제2 게이트 절연층(130)은 상기 제1 게이트 절연층(120) 상에서 상기 제1 게이트 패턴을 덮으며, 상기 제1 게이트 패턴의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 이와는 달리, 상기 제2 게이트 절연층(130)은 상기 제1 게이트 절연층(120) 상에서 상기 제1 게이트 패턴을 충분히 덮을 수 있으며, 상기 제1 게이트 패턴의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수도 있다. 상기 제2 게이트 절연층(130)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
상기 제2 게이트 패턴이 상기 제2 게이트 절연층 상에 배치될 수 있다. 상기 제2 게이트 패턴은 제1 게이트 전극(GE1), 스토리지 전극(CE) 및 신호 배선을 포함할 수 있다. 상기 스토리지 전극(CE)은 상기 제1 게이트 전극(GE1)과 중첩하여 스토리지 커패시터를 형성할 수 있다. 상기 제2 게이트 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 층간 절연층(140)은 상기 제2 게이트 패턴이 배치된 상기 제2 게이트 절연층(130) 상에 배치될 수 있다. 상기 층간 절연층(140)은 상기 제2 게이트 절연층(130) 상에서 상기 제2 게이트 패턴을 충분히 덮을 수 있으며, 상기 제2 게이트 패턴의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 상기 층간 절연층(140)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
상기 산화물 반도체(OS)가 상기 층간 절연층(140) 상에 배치될 수 있다. 상기 산화물 반도체(OS)는 상기 제1 게이트 전극(GE1)과 중첩하게 배치될 수 있다. 상기 산화물 반도체(OS)는 주석(Sn)을 포함하는 산화물 반도체일 수 있다.
상기 에치 스토퍼(ES)는 상기 산화물 반도체(OS) 상에 배치될 수 있다. 상기 에치 스토퍼(ES)는 주석을 포함하지 않는 산화물 반도체를 포함할 수 있다. 상기 에치 스토퍼(ES)는 상기 산화물 반도체(OS)의 상면의 일부만 커버하여, 상기 산화물 반도체(OS)의 상기 상면의 가장자리 부분을 노출할 수 있다. 한편, 도 2의 실시예에서와 같이 상기 에치 스토퍼(ES)에는 컨택홀이 형성될 수도 있다.
상기 소스/드레인 패턴이 상기 산화물 반도체(OS) 및 상기 에치 스토퍼(ES)가 배치된 상기 층간 절연층(140) 상에 배치될 수 있다. 상기 소스/드레인 패턴은 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다.
상기 제1 드레인 전극(DE1)은 상기 에치 스토퍼(ES) 및 상기 산화물 반도체(OS)와 접촉하여 연결된다. 상기 제1 소스 전극(SE1)은 상기 산화물 반도체(OS) 및 상기 에치 스토퍼(ES)가 배치된 상기 층간 절연층(140) 상에 상기 제1 드레인 전극(DE1)과 이격되어 배치될 수 있다. 상기 제1 소스 전극(SE1)은 상기 에치 스토퍼(ES) 및 상기 산화물 반도체(OS)와 접촉하여 연결된다.
상기 제2 소스 전극(SE2)은 상기 층간 절연층(140), 상기 제2 게이트 절연층(130) 및 상기 제1 게이트 절연층(120)을 통해 형성되는 컨택홀을 통해 상기 액티브 패턴(ACT)과 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(DE2)은 상기 층간 절연층(140), 상기 제2 게이트 절연층(130) 및 상기 제1 게이트 절연층(120)을 통해 형성되는 컨택홀을 통해 상기 액티브 패턴(ACT)과 전기적으로 연결될 수 있다.
상기 소스/드레인 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 상기 소스/드레인 패턴은 복수의 층으로 형성될 수 있다. 예를 들면, 상기 소스/드레인 패턴은 은 티타늄(Ti) 층 및 상기 티타늄 층 상의 몰리브데늄(Mo) 층을 포함할 수 있다(Ti/Mo 구조). 또는, 상기 소스/드레인 패턴은 티타늄(Ti) 층, 상기 티타늄층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함할 수 있다(Ti/Al/Ti 구조).
이에 따라, 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 산화물 반도체(OS)를 포함하는 제1 박막 트랜지스터(TFT1)는 바텀 게이트 구조를 갖고, 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 액티브 패턴(ACT)을 포함하는 제2 박막 트랜지스터(TFT2)는 탑 게이트 구조를 가질 수 있다.
상기 비아 절연층(150)은 상기 제1 및 제2 박막 트랜지스터들(TFT1, TFT2) 상에 배치될 수 있다. 상기 비아 절연층(150)은 단층 구조로 형성될 수 있지만, 적어도 2이상의 절연막들을 포함하는 다층 구조로 형성될 수도 있다.
상기 발광 구조물(180) 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다. 상기 화소 정의막(PDL)은 상기 제1 전극(181)이 배치된 상기 비아 절연층(150) 상에 배치될 수 있다. 상기 발광층(182)은 상기 화소 정의막(PDL)의 개구를 통해 노출되는 상기 제1 전극(181)상에 배치될 수 있다. 상기 제2 전극(183)은 상기 화소 정의막(PDL) 및 상기 발광층(182) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)이 상기 제2 전극(183) 상에 배치될 수 있다.
상기 발광 구조물(180), 상기 화소 정의막(PDL), 상기 박막 봉지층(TFE)은 도 1의 표시 장치의 발광 구조물, 화소 정의막 및 박막 봉지층과 실질적으로 동일하며, 이에 대한 자세한 설명은 생략한다.
여기서, 상기 제1 박막 트랜지스터(TFT1)는 도 4의 상기 제3 트랜지스터(T3), 상기 제4 트랜지스터(T4) 및 상기 제7 트랜지스터(T7) 중 어느 하나일 수 있다. 상기 제2 박막 트랜지스터(TFT2)는 도 4의 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2), 상기 제5 트랜지스터(T5) 및 상기 제6 트랜지스터(T6) 중 어느 하나일 수 있다.
도 6a 내지 도 6i는 도 1의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 베이스 기판(100) 상에 게이트 전극(GE)을 형성할 수 있다. 상기 게이트 전극(GE)이 형성된 상기 베이스 기판(100) 상에 층간 절연막(140)을 형성할 수 있다.
도 6b를 참조하면, 상기 층간 절연막(140) 상에 산화물 반도체층(OSL)을 형성할 수 있다. 상기 산화물 반도체층(OSL) 상에 에치 스토퍼 층(ESL)을 형성할 수 있다.
도 6c를 참조하면, 상기 에치 스토퍼 층(ESL) 상에 제1 두께(t1) 및 제2 두께(t2)를 갖는 포토레지스트 패턴(PR)을 형성할 수 있다. 상기 제1 두께(t1)는 상기 제2 두께(t2)보다 작으며, 상기 제1 두께(t1)를 갖는 상기 포토레지스트 패턴(PR)의 부분은 후술할 산화물 반도체가 에치 스토퍼에 의해 노출되는 부분에 대응하며, 상기 제2 두께(t2)를 갖는 상기 포토레지스트 패턴(PR)의 부분은 상기 에치 스토퍼에 대응하는 부분이다. 상기 포토레지스트 패턴(PR)은 하프톤 마스크 등을 이용하여 형성할 수 있다.
도 6d를 참조하면, 상기 에치 스토퍼 층(ESL) 및 상기 산화물 반도체층(OSL)을 상기 포토레지스트 패턴(PR)을 식각 장벽으로 이용하여 식각할 수 있다. 이에 따라 산화물 반도체(OS)와 에치 스토퍼 패턴(ESP)을 형성할 수 있다.
예를 들면, 상기 에치 스토퍼 층(ESL) 및 상기 산화물 반도체층(OSL)은 불산 또는 옥살산계열의 식각액에 의해 습식 식각될 수 있다. 상기 에치 스토퍼 층(ESL)은 주석(Sn)을 포함하지 않는 산화물 반도체를 포함하고, 상기 산화물 반도체층(OSL)은 주석을 포함하는 산화물 반도체를 포함하고 있으며, 상기 에치 스토퍼 층(ESL) 및 상기 산화물 반도체층(OSL) 모두 상기 불산 또는 옥살산계열의 식각액을 이용하여 습식 식각할 수 있다.
도 6e를 참조하면, 상기 포토레지스트 패턴(PR)을 일부 제거하여(PR), 상기 에치 스토퍼 패턴(ESP)의 상면의 일부를 노출 시킬 수 있다.
예를 들면, 상기 포토레지스트 패턴(PR)은 애슁(ashing) 공정 등을 통해 전체적으로 두께가 얇아질 수 있으며, 이에 따라 상기 제1 두께(t1)를 갖는 부분이 제거되어(PR), 상기 에치 스토퍼 패턴(ESP)의 상면의 일부를 노출 시킬 수 있다.
도 6f를 참조하면, 상기 포토레지스트 패턴(PR)을 식각 장벽으로 이용하여, 상기 에치 스토퍼 패턴(ESP)을 식각하여 에치 스토퍼(ES)를 형성할 수 있다.
예를 들면, 상기 에치 스토퍼 패턴(ESP)은 인질초산 계열의 식각액에 의해 습식 식각될 수 있다. 이때, 상기 에치 스토퍼 패턴(ESP)은 주석을 포함하지 않는 산화물 반도체를 포함하므로, 상기 인질초산 계열의 식각액에 의해 식각되나, 상기 산화물 반도체(OS)는 주석을 포함하는 산화물 반도체를 포함하므로, 상기 인질초산 계열의 식각액에 대해 식각 선택비가 낮아 제거되지 않고 남아 있으며, 이에 따라 상기 산화물 반도체(OS)의 상면 일부가 노출될 수 있다. 이후, 상기 포토레지스트(PR)를 제거할 수 있다.
한편 상기 표시 장치의 제조 방법은 추가적으로, 상기 산화물 반도체(OS)를 가열하는 어닐링(annealing) 공정 및 상기 산화물 반도체(OS)의 전기 전도도를 향상시키기 위한 플라즈마 처리 등의 공정을 진행할 수 있다.
도 6g를 참조하면, 상기 에치 스토퍼(ES) 및 상기 산화물 반도체(OS)가 형성된 상기 층간 절연층(140) 상에 도전층(CL)을 형성할 수 있다. 상기 도전층(CL)은 복수의 금속층을 포함할 수 있다.
도 6h를 참조하면, 상기 도전층(CL)을 식각하여 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다. 예를 들면, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 도전층(CL)을 패터닝함으로써, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다. 이때, 상기 산화물 반도체(OS)는 상기 에치 스토퍼(ES)에 의해 커버되어 있으며, 상기 에치 스토퍼(ES)는 주석을 포함하지 않는 산화물 반도체를 포함하므로, 상기 도전층(CL)을 식각하는 과정에서 상기 산화물 반도체(OS)를 보호할 수 있다.
예를 들면, 상기 도전층(CL)은 불소(fluorine) 계열 가스에 의해 건식 식각될 수 있다. 이에 따라 박막 트랜지스터(TFT)를 형성할 수 있다. 상기 산화물 반도체(OS)는 주석을 포함하는 산화물 반도체를 포함하여, 상기 불소 계열 가스에 데미지를 받을 수 있으나, 상기 산화물 반도체(OS)는 상기 에치 스토퍼(ES)에 의해 보호되므로, 상기 산화물 반도체(OS)의 특성이 변하지 않으며, 이에 따라 최종 제품에 있어서의 산포가 줄어들 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 상기 건식 식각에 의해 패터닝되므로, 습식 식각을 이용하는 경우보다 더 미세한 패턴을 형성할 수 있으며, 박막 트랜지스터(TFT)의 크기를 더욱 줄일 수 있다.
도 6i를 참조하면, 상기 박막 트랜지스터(TFT) 상에 비아 절연층(150), 제1 전극(181), 화소 정의막(PDL), 발광층(182), 제2 전극(183) 및 박막 봉지층(TFE)을 형성하여, 상기 표시 장치를 제조할 수 있다. 상기 비아 절연층(150), 상기 제1 전극(181), 상기 화소 정의막(PDL), 상기 발광층(182), 상기 제2 전극(183) 및 상기 박막 봉지층(TFE)은 알려진 다양한 방법을 통해 형성될 수 있으며, 이에 대한 자세한 내용은 생략한다.
도 7a 내지 도 7h는 도 2의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 표시 장치의 제조 방법은 에치 스토퍼의 제1 및 제2 컨택홀들을 제외하고 도 6a 내지 6i의 표시 장치의 제조 방법과 실질적으로 동일하다. 따라서 반복되는 설명은 간략히 하거나 생략한다.
도 7a를 참조하면, 베이스 기판(100) 상에 게이트 전극(GE)을 형성할 수 있다. 상기 게이트 전극(GE)이 형성된 상기 베이스 기판(100) 상에 층간 절연막(140)을 형성할 수 있다. 상기 층간 절연막(140) 상에 산화물 반도체층(OSL)을 형성할 수 있다. 상기 산화물 반도체층(OSL) 상에 에치 스토퍼 층(ESL)을 형성할 수 있다.
도 7b를 참조하면, 상기 에치 스토퍼 층(ESL) 상에 제1 두께(t1) 및 제2 두께(t2)를 갖는 포토레지스트 패턴(PR)을 형성할 수 있다. 상기 제1 두께(t1)는 상기 제2 두께(t2)보다 작으며, 상기 제1 두께(t1)를 갖는 상기 포토레지스트 패턴(PR)의 부분은 후술할 산화물 반도체를 노출하는 제1 및 제2 컨택홀에 대응한다. 상기 포토레지스트 패턴(PR)은 하프톤 마스크 등을 이용하여 형성할 수 있다.
도 7c를 참조하면, 상기 에치 스토퍼 층(ESL) 및 상기 산화물 반도체층(OSL)을 상기 포토레지스트 패턴(PR)을 식각 장벽으로 이용하여 식각할 수 있다. 이에 따라 산화물 반도체(OS)와 에치 스토퍼 패턴(ESP)을 형성할 수 있다.
도 7d를 참조하면, 상기 포토레지스트 패턴(PR)을 일부 제거하여(PR), 상기 에치 스토퍼 패턴(ESP)의 상면의 일부를 노출 시킬 수 있다.
도 7e를 참조하면, 상기 포토레지스트 패턴(PR)을 식각 장벽으로 이용하여, 상기 에치 스토퍼 패턴(ESP)을 식각하여 에치 스토퍼(ES)의 제1 및 제2 컨택홀들(CNT1, CNT2)을 형성할 수 있다.
도 7f를 참조하면, 상기 에치 스토퍼(ES) 및 상기 산화물 반도체(OS)가 형성된 상기 층간 절연층(140) 상에 도전층(CL)을 형성할 수 있다.
도 7g를 참조하면, 상기 도전층(CL)을 식각하여 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다. 이에 따라 박막 트랜지스터(TFT)를 형성할 수 있다.
도 7h를 참조하면, 상기 박막 트랜지스터(TFT) 상에 비아 절연층(150), 제1 전극(181), 화소 정의막(PDL), 발광층(182), 제2 전극(183) 및 박막 봉지층(TFE)을 형성하여, 상기 표시 장치를 제조할 수 있다.
도 8a 내지 도 8e는 도 5의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 표시 장치의 제조 방법은 버퍼층, 액티브 패턴, 제1 및 제2 절연층들, 제1 및 제2 게이트 패턴들을 제외하도 도 6a 내지 6i의 표시 장치의 제조 방법과 실질적으로 동일하다. 따라서 반복되는 설명은 간략히 하거나 생략한다.
도 8a를 참조하면, 베이스 기판(100) 상에 버퍼층(110)을 형성할 수 있다. 상기 버퍼층(110) 상에 액티브 패턴(ACT)을 형성할 수 있다. 상기 액티브 패턴(ACT)은 비정질 실리콘 층을 형성한 후, 이를 결정화하고, 포토 리소그래피 방법 등으로 패터닝 하여 형성할 수 있다. 상기 액티브 패턴(ACT) 상에 제1 게이트 절연층(120)을 형성할 수 있다. 상기 제1 게이트 절연층(120) 상에 제2 게이트 전극(GE2)을 포함하는 제1 게이트 패턴을 형성할 수 있다. 상기 제1 게이트 패턴이 형성된 상기 제1 게이트 절연층(120) 상에 제2 게이트 절연층(130)을 형성할 수 있다. 상기 제2 게이트 절연층(130) 상에 스토리지 전극(CE) 및 제1 게이트 전극(GE1)을 포함하는 제2 게이트 패턴을 형성할 수 있다.
도 8b를 참조하면, 상기 제1 게이트 패턴이 형성된 상기 제2 게이트 절연층(130) 상에 층간 절연층(140)을 형성할 수 있다. 상기 층간 절연층(140)에 컨택홀(CNT)을 형성할 수 있다. 상기 층간 절연층(140) 상에 산화물 반도체(OS) 및 에치 스토퍼(ES)를 형성할 수 있다. 여기서 상기 산화물 반도체(OS)와 상기 에치 스토퍼(ES)를 형성하는 방법은 도 6b 내지 6f에 나타난 방법과 실질적으로 동일한 방법일 수 있다.
도 8c를 참조하면, 상기 산화물 반도체(OS) 및 상기 에치 스토퍼(ES)가 형성된 상기 층간 절연층(140) 상에 도전층(CL)을 형성할 수 있다. 상기 도전층(CL)은 복수의 금속층을 포함할 수 있다.
도 8d를 참조하면, 상기 도전층(CL)을 식각하여 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함하는 소스/드레인 패턴을 형성할 수 있다. 예를 들면, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 소스/드레인 패턴을 형성할 수 있다. 예를 들면, 상기 도전층(CL)은 불소(fluorine) 계열 가스에 의해 건식 식각될 수 있다. 이에 따라 제1 및 제2 박막 트랜지스터들(TFT1, TFT2)을 형성할 수 있다.
도 8e를 참조하면, 상기 제1 및 제2 박막 트랜지스터들(TFT1, TFT2) 상에 비아 절연층(150), 제1 전극(181), 화소 정의막(PDL), 발광층(182), 제2 전극(183) 및 박막 봉지층(TFE)을 형성하여, 상기 표시 장치를 제조할 수 있다.
본 발명의 실시예들에 따르면, 표시 장치는 산화물 반도체 및 에치 스토퍼를 포함하는 박막 트랜지스터를 포함한다. 상기 박막 트랜지스터(TFT)는 바텀 게이트 구조를 가져, 탑 게이트 방식의 경우보다 채널 길이가 짧으며, 별도 컨택홀을 형성할 필요가 없다. 또한, 제조 공정에 있어서, 상기 에치 스토퍼가 상기 산화물 반도체를 보호하므로, 상기 산화물 반도체의 두께 및 크기가 일정하며, 이에 따라 복수의 박막 트랜지스터들 간의 산포를 줄일 수 있다. 또한, 상기 소스 및 드레인 전극들이 건식 식각(dry etching) 공정에 의해 패터닝 될 수 있으므로, 상기 박막 트랜지스터의 크기를 더욱 줄일 수 있으며, 이에 따라 고해상도 표시 장치를 구현하는데 유리하다.
도 9은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 10a는 도 9의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이며, 도 10b는 도 9의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
도 9 내지 도 10b를 참조하면, 전자 기기(500)는 프로세서(510), 메모리 장치(520), 스토리지 장치(530), 입출력 장치(540), 파워 서플라이(550) 및 표시 장치(560)를 포함할 수 있다. 이 때, 상기 표시 장치(560)는 도 1의 표시 장치에 상응할 수 있다. 상기 전자 기기(500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 11a에 도시된 바와 같이, 상기 전자 기기(500)는 텔레비전으로 구현될 수 있다. 다른 실시예에서, 도 11b에 도시된 바와 같이, 상기 전자 기기(500)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서 상기 전자 기기(500)는 그에 한정되지 않는다. 예를 들어, 상기 전자 기기(500)는 휴대폰, 비디오폰, 스마트패드(smart pad), 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 등으로 구현될 수도 있다.
상기 프로세서(510)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 상기 프로세서(510)는 마이크로프로세서(micro processor), 중앙 처리 유닛(Central Processing Unit; CPU), 어플리케이션 프로세서(Application Processor; AP) 등일 수 있다. 상기 프로세서(510)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 프로세서(510)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 상기 메모리 장치(520)는 상기 전자 기기(500)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 상기 메모리 장치(520)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 상기 스토리지 장치(530)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 상기 입출력 장치(540)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 상기 파워 서플라이(550)는 상기 전자 기기(500)의 동작에 필요한 파워를 공급할 수 있다.
상기 표시 장치(560)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 표시 장치(560)는 상기 입출력 장치(540)에 포함될 수도 있다. 상술한 바와 같이, 상기 표시 장치(560)는 산화물 반도체 및 에치 스토퍼를 포함하는 바텀 게이트 형식의 박막 트랜지스터를 포함할 수 있다. 이에 따라, 박막 트랜지스터들 간의 산포를 줄이고, 고해상도를 구현할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 유기 발광 표시 장치 및 이를 포함하는 다양한 전자 기기들에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 110: 버퍼층
120: 제1 게이트 절연층 130: 제2 게이트 절연층
140: 층간 절연?? 150: 비아 절연층
180: 발광 구조물 ACT: 액티브 패턴
OS: 산화물 반도체 ES: 에치 스토퍼
TFT1, TFT2: 제1 및 제2 박막 트랜지스터
PDL: 화소 정의막 TFE: 박막 봉지층

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되는 제1 박막 트랜지스터;
    상기 박막 트랜지스터 사에 배치되는 비아 절연층; 및
    상기 비아 절연층 상에 배치되는 발광 구조물을 포함하고,
    상기 제1 박막 트랜지스터는
    제1 게이트 전극;
    상기 제1 게이트 전극과 중첩하고 주석(Sn)을 포함하는 산화물 반도체;
    상기 산화물 반도체 상에 배치되고, 상기 주석을 포함하지 않는 산화물 반도체를 포함하는 에치 스토퍼;
    상기 산화물 반도체와 접촉하는 제1 소스 전극; 및
    상기 산화물 반도체와 접촉하고 상기 제1 소스 전극과 이격되는 제1 드레인 전극을 포함하는 것을 특징으로 하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 게이트 전극은 상기 베이스 기판과 상기 산화물 반도체 사이에 배치되는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 에치 스토퍼는 상기 산화물 반도체의 상면의 일부만 커버하고, 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 산화물 반도체의 상기 상면에 직접 접촉하는 것을 특징으로 하는 표시 장치.
  4. 제2 항에 있어서,
    상기 에치 스토퍼에는 상기 산화물 반도체의 상면을 노출하는 컨택홀들이 형성되고, 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 컨택홀들을 통해 상기 산화물 반도체와 접하는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서,
    상기 산화물 반도체는 주석 산화물(SnOx), 인듐-주석 산화물(indium-tin-oxide, ITO), 아연-주석 산화물(zinc-tin-oxide: ZTO), 인듐-아연-주석 산화물(indium-zinc-tin-oxide: IZTO), 주석-알루미늄-아연 산화물(tin-aluminum-zinc-oxide: TAZO), 인듐-갈륨-주석 산화물(indium-gallium-tin-oxide: IGTO) 및 인듐-갈륨-아연-주석 산화물(indium-gallium-zinc-tin-oxide: IGZTO) 중 어느 하나 이상을 포함하고,
    상기 에치 스토퍼는 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 티타늄 산화물(TiOx), 인듐 산화물(InOx), 인듐-갈륨 산화물(IGO), 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO), 아연-마그네슘 산화물(ZMO), 아연-지르코늄 산화물(ZnZrxOy), 인듐-갈륨-아연 산화물(IGZO) 및 인듐-갈륨-하프늄 산화물(IGHO) 중 어느 하나 이상을 포함하는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 게이트 전극과 상기 산화물 반도체 상에 배치되는 층간 절연층; 및
    상기 베이스 기판 상에 배치되는 제2 박막 트랜지스터를 더 포함하고,
    상기 제2 박막 트랜지스터는
    상기 베이스 기판 상에 배치되는 액티브 패턴;
    상기 액티브 패턴 상에 배치되는 제2 게이트 전극; 및
    상기 층간 절연층 상에 배치되고 상기 액티브 패턴과 전기적으로 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 것을 특징으로 하는 표시 장치.
  7. 제6 항에 있어서,
    상기 발광 구조물은 상기 제2 박막 트랜지스터와 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 배치되는 발광층 및 상기 발광층 상에 배치되는 제2 전극을 포함하는 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서,
    상기 표시 장치는 영상을 표시 하기 위한 복수의 화소들을 포함하고,
    하나의 상기 화소는 상기 제1 박막 트랜지스터, 상기 제2 박막 트랜지스터 및 상기 발광 구조물을 포함하는 것을 특징으로 하는 표시 장치.
  9. 제6 항에 있어서,
    상기 제2 게이트 전극과 중첩하는 스토리지 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 베이스 기판;
    상기 베이스 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극과 중첩하고 주석(Sn)을 포함하는 산화물 반도체;
    상기 산화물 반도체 상에 배치되고, 상기 주석을 포함하지 않는 산화물 반도체를 포함하는 에치 스토퍼;
    상기 산화물 반도체와 접촉하는 소스 전극; 및
    상기 산화물 반도체와 접촉하고 상기 소스 전극과 이격되는 드레인 전극을 포함하는 표시 장치.
  11. 베이스 기판 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 상에 산화물 반도체층 및 에치 스토퍼 층을 순차적으로 형성하는 단계;
    상기 에치 스토퍼 층 상에 제1 두께 및 제2 두께를 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 에치 스토퍼 층 및 상기 산화물 반도체층을 상기 포토레지스트 패턴을 식각 장벽으로 이용하여 식각하여, 산화물 반도체와 에치 스토퍼 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 일부 제거하여 상기 에치 스토퍼 패턴의 상면의 일부를 노출 시키는 단계;
    상기 포토레지스트 패턴을 식각 장벽으로 이용하여, 상기 에치 스토퍼 패턴을 식각하여 에치 스토퍼를 형성하는 단계;
    상기 에치 스토퍼, 상기 산화물 반도체 및 상기 층간 절연층 상에 도전층을 형성하는 단계; 및
    상기 도전층을 식각하여 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 산화물 반도체는 주석(Sn)을 포함하고,
    상기 에치 스토퍼는 상기 주석을 포함하지 않는 산화물 반도체를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 산화물 반도체는 주석 산화물(SnOx), 인듐-주석 산화물(indium-tin-oxide, ITO), 아연-주석 산화물(zinc-tin-oxide: ZTO), 인듐-아연-주석 산화물(indium-zinc-tin-oxide: IZTO), 주석-알루미늄-아연 산화물(tin-aluminum-zinc-oxide: TAZO), 인듐-갈륨-주석 산화물(indium-gallium-tin-oxide: IGTO) 및 인듐-갈륨-아연-주석 산화물(indium-gallium-zinc-tin-oxide: IGZTO) 중 어느 하나 이상을 포함하고,
    상기 에치 스토퍼는 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 티타늄 산화물(TiOx), 인듐 산화물(InOx), 인듐-갈륨 산화물(IGO), 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO), 아연-마그네슘 산화물(ZMO), 아연-지르코늄 산화물(ZnZrxOy), 인듐-갈륨-아연 산화물(IGZO) 및 인듐-갈륨-하프늄 산화물(IGHO) 중 어느 하나 이상을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제12 항에 있어서,
    상기 에치 스토퍼 층 및 상기 산화물 반도체층은 불산 또는 옥살산계열의 식각액에 의해 습식 식각되는 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 에치 스토퍼 패턴은 인질초산 계열의 식각액에 의해 습식 식각되는 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 도전층은 불소(fluorine) 계열 가스에 의해 건식 식각되는 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제11 항에 있어서,
    상기 베이스 기판 상에 액티브 패턴을 형성하는 단계; 및
    상기 액티브 패턴 상에 제2 게이트 전극을 형성하는 단계를 더 포함하고,
    상기 도전층을 식각하는 단계에서는, 상기 도전층을 식각하여, 상기 액티브 패턴과 전기적으로 연결되는 제2 소스 전극 및 제2 드레인 전극을 더 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 층간 절연층을 형성하는 단계 전에, 상기 제2 게이트 전극 상에 상기 제2 게이트 전극과 중첩하는 스토리지 전극을 형성하는 단계를 더 포함하고,
    상기 스토리지 전극과 상기 제1 게이트 전극은 동일한 층으로부터 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 액티브 패턴은 폴리 실리콘(poly-Si)을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제11 항에 있어서,
    상기 에치 스토퍼는 상기 산화물 반도체의 상면의 일부만 커버하고, 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 산화물 반도체의 상기 상면에 직접 접촉하는 것을 특징으로 하는 표시 장치.
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