KR20150068746A - 박막 트랜지스터 및 그 제조 방법, 이를 포함하는 디스플레이 - Google Patents
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Abstract
박막 트랜지스터 제조 방법 및 이에 의해 제조되는 박막 트랜지스터, 이를 구비하는 디스플레이가 개시된다. 개시된 박막 트랜지스터 제조 방법에 따르면, 게이트 절연층, 채널층, 제1식각 정지층을 순차로 증착하는 단계와, 제1식각 정지층상에 제1식각 정지층의 일부 영역이 노출되도록 제1부분과 이보다 작은 크기의 제2부분의 이중 구조로 된 포토레지스트층을 형성하는 단계와, 포토레지스트층을 마스크로 하여 제1식각 정지층의 노출 부분을 일차로 건식 식각하는 단계와, 습식 식각에 의해 채널층을 측면으로부터 식각하고, 포토레지스트 애싱 공정으로 포토레지스트층의 일부 두께를 제거하는 단계와, 포토레지스트층을 마스크로 하여 포토레지스트층 일부 두께를 제거하여 노출된 제1식각 정지층 부분을 이차로 건식 식각하여, 제1식각 정지층이 채널층에 대해 단차지도록 형성한다.
Description
박막 트랜지스터 및 그 제조 방법, 이를 포함하는 디스플레이에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching devie)나 구동 소자(driving device)로 널리 사용된다. 예를 들어, 박막 트랜지스터(thin film transistor:TFT)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정디스플레이나 유기발광디스플레이 등과 같은 디스플레이 분야에서 스위칭 소자나 구동 소자로 사용되고 있다. 또한, 박막 트랜지스터는 크로스 포인트형 메모리소자의 선택 스위치로 사용되고 있다.
디스플레이의 구동 소자 및 스위칭 소자로서 사용되는 것으로, 비정질 실리콘 박막트랜지스터(a-Si TFT)가 있다. 이러한 a-Si TFT는 저가의 비용으로 2m*2m가 넘는 대형 기판 상에 균일하게 형성될 수 있는 박막트랜지스터로서 현재 가장 널리 쓰이고 있다. 그런데, 디스플레이의 대형화 및 고화질화 추세에 따라 박막트랜지스터 성능 역시 고성능이 요구되는데, 이동도가 0.5 cm2/Vs수준인 기존의 a-Si TFT는 한계에 다다를 것으로 보여진다.
그러므로, 차세대 초대형, 고해상도 디스플레이 구현을 위해 현재 대부분의 액정표시소자 백플레인(backplane)에서 사용되고 있는 비정질 실리콘 대비 월등한 이동도 특성을 지닌 반도체 물질이 필요하며, 이러한 고이동도 물질로 다양한 종류의 산화물 반도체가 연구되고 있다.
이러한 산화물 반도체 소자로 최근 각광을 받는 것으로 Zn 산화물계(Zn Oxide based) 박막 트랜지스터이다. Zn 산화물계 반도체 소자는 저온 공정으로 제작이 가능하고 비정질 상이기 때문에 대면적화가 용이한 장점을 가진다. 또한, Zn 산화물계 반도체 박막은 고이동도의 재료로서 다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다. 현재, 이동도(mobility)가 높은 산화물 반도체 재료층, 즉 Zn 산화물 계열 재료층을 박막 트랜지스터의 채널 영역에 사용하기 위한 연구가 진행되고 있으며, ZnO 계 채널층 중 질소를 포함하는 ZnON 채널층이 이동도가 높은 것으로 알려져 있다.
높은 이동도 및 우수한 전기적 특성을 가지는 박막 트랜지스터 및 그 제조 방법을 제공한다.
상기 박막 트랜지스터를 포함하는 디스플레이를 제공한다.
본 발명의 실시예에 따른 박막 트랜지스터 제조 방법은, 게이트 절연층, 채널층, 제1식각 정지층을 순차로 증착하는 단계와; 상기 제1식각 정지층상에 상기 제1식각 정지층의 일부 영역이 노출되도록 제1부분과 이보다 작은 크기의 제2부분의 이중 구조로 된 포토레지스트층을 형성하는 단계와; 상기 포토레지스트층을 마스크로 하여 상기 제1식각 정지층의 노출 부분을 일차로 건식 식각하는 단계와; 습식 식각에 의해 상기 채널층을 측면으로부터 식각하는 단계와; 포토레지스트 애싱 공정으로 상기 포토레지스트층의 일부 두께를 제거하는 단계와; 상기 포토레지스트층을 마스크로 하여 상기 포토레지스트층 일부 두께를 제거하여 노출된 상기 제1식각 정지층 부분을 이차로 건식 식각하여, 상기 제1식각 정지층이 상기 채널층에 대해 단차지도록 하는 단계와; 상기 포토레지스트층을 제거하는 단계;를 포함한다.
상기 이중 구조로 된 포토레지스트층은 하프톤 마스크를 적용한 노광 공정을 통해 형성될 수 있다.
상기 채널층은, ZnON 계열 반도체 물질을 포함할 수 있다.
상기 채널층 및 제1식각 정지층의 층 구조는 연속 증착에 의해 형성될 수 있다.
상기 게이트 절연층은, 상기 채널층 하부영역 이외 부분의 적어도 일부 두께가 상기 채널층 하부영역의 두께보다 얇도록 형성될 수 있다.
상기 게이트 절연층, 채널층 및 제1식각 정지층은 단차진 구조를 이룰 수 있다.
상기 게이트 절연층은 상기 제1식각 정지층 이차 식각 공정시 일부 영역이 식각되어 단차지게 형성될 수 있다.
상기 게이트 절연층은 상기 제1식각 정지층 이차 식각 공정시 동시에 식각 가능한 물질로 형성될 수 있다.
상기 게이트 절연층은 상기 제1식각 정지층 이차 식각 공정시 동시에 식각 가능한 물질로 형성될 수 있다.
단차진 상기 채널층 및 제1식각 정지층을 덮도록 제2식각 정지층을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터는, 게이트 절연층; 상기 게이트 절연층 상에 형성되며 ZnON 계열 반도체 물질을 포함하는 채널층; 상기 채널층상에 형성되는 제1식각 정지층; 상기 채널층에 각각 접촉되는 소스 전극 및 드레인 전극;을 포함하며, 상기 게이트 절연층은, 상기 채널층 하부영역 이외 부분의 적어도 일부 두께가 상기 채널층 하부영역의 두께보다 얇도록 형성될 수 있다.
상기 게이트 절연층, 채널층 및 제1식각 정지층은 단차진 구조를 이룰 수 있다.
상기 게이트 절연층, 채널층 및 제1식각 정지층은 연속 증착에 의해 형성되며, 식각 공정을 통해 단차진 구조로 형성될 수 있다.
상기 게이트 절연층, 채널층 및 제1식각 정지층은 연속 증착에 의해 형성되며, 식각 공정을 통해 단차진 구조로 형성될 수 있다.
단차진 상기 게이트 절연층, 채널층 및 제1식각 정지층을 덮도록 형성된 제2식각 정지층;을 더 포함할 수 있다.
본 발명의 실시예에 따른 디스플레이는, 상기한 박막 트랜지스터를 구동 소자나 스위칭 소자 중 적어도 어느 하나로 사용한다.
상기한 바와 같은 본 발명의 실시예에 따른 박막 트랜지스터 제조 방법에 따르면, ZnON 기반 채널층 습식 공정 전후로 식각 정지층을 2회에 걸쳐 건식 식각함으로써, 채널층과 식각 정지층의 단차 구조를 형성하므로, 채널층의 언더컷 발생이 방지될 수 있다. 또한, 채널층 증착에 연속하여 식각 정지층을 증착하고, 채널층 습식 식각시, 상기 식각 정지층은 하드 마스크로 사용하므로, 기존의 채널층에 대하여 직접적인 포토레지스트 공정 진행시와 같은, ZnON 기반 채널층의 상부가 변질되는 경우가 생기지 않게 된다.
또한, 채널층과 식각 정지층의 단차 구조가 형성되고, 채널층의 언더컷 발생이 방지되므로, 보이드 영역에 노출된 채널층의 변질에 기인한 소자 특성 열화가 방지될 수 있어, 높은 이동도 및 우수한 전기적 특성을 가지는 박막 트랜지스터를 실현할 수 있다.
또한, 이러한 박막 트랜지스터를 디스플레이의 화소에 구동 소자나 스위칭 소자로 적용시, 디스플레이의 성능을 향상시킬 수 있다.
도 1 내지 도 7은 본 발명의 실시예에 따른 박막 트랜지스터 제조 방법을 보여준다.
도 8은 본 발명의 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 보여준다.
도 9는 하프-톤 마스크를 적용한 노광 공정을 보여준다.
도 10 내지 도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 보여준다.
도 14는 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이의 일예를 개략적으로 보여준다.
도 8은 본 발명의 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 보여준다.
도 9는 하프-톤 마스크를 적용한 노광 공정을 보여준다.
도 10 내지 도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 보여준다.
도 14는 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이의 일예를 개략적으로 보여준다.
이하, 첨부된 도면들을 참조하면서, 본 발명의 실시예에 따른 박막 트랜지스터 및 그 제조 방법, 이를 포함하는 디스플레이를 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 나타내며, 도면상에서 각 구성요소의 크기나 두께 등은 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에서 "상부"나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
ZnON 기반의 반도체 층은 고이동도의 우수한 성질을 보이고 있으나 공정적인 측면에서는 약산, 약알칼리 용액 모두에 쉽게 식각되는 특성을 지니고 있다. ZnON 층의 패터닝을 위한 포토리소그래피 공정에서의 포토레지스트(PR: photo-resist) 코팅만으로도 ZnON 기반 반도체 층의 상부가 변질되는 경우가 생길 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 제조 방법에 따르면, ZnON 기반 반도체층 상부에 직접 포토레지스트를 도포하는 대신에, ZnON 기반 반도체층 상부에 SiO2 등으로 된 식각 정지층 등을 증착하고 이 식각 정지층을 일종의 하드 마스크로 사용하여 패터닝을 실시하므로, ZnON 기반 반도체층의 상부가 변질되는 경우가 생기지 않게 된다.
한편, 식각 정지층을 일종의 하드 마스크로 사용하여 패터닝을 실시할 때, 포토리소그래피 공정을 통해 먼저 포토레지스트로 아일랜드 패턴을 형성한 후, 식각 정지층을 건식 식각하며, 이에 의해 형성된 식각 정지층의 패턴을 하드 마스크로 활용하여, 채널층인 ZnON 기반 반도체층을 습식 식각하게 되는데, 이 경우 ZnON 기반 반도체층의 식각율(etching rate)이 매우 높기 때문에 식각 정지층 하부에 ZnON 기반 반도체층의 언더컷(undercut) 현상이 발생할 수 있다. 이러한 언터컷 구조가 형성되면 후속 공정 중 보이드(void) 영역에 노출된 채널층이 변질될 수 있어, 이 변질된 채널층에 의한 소자 특성 열화가 발생될 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 제조 방법에 따르면, ZnON 기반 반도체층을 습식 식각할 때, 식각 정지층 하부에 ZnON 기반 반도체층 언더컷(undercut)이 발생하는 것을 방지할 수 있도록, 식각 정지층을 ZnON 기반 반도체층 습식 식각 전,후로 이차에 걸쳐 건식 식각함으로써, 식각 정지층이 채널층에 대해 단차지도록 형성하므로, ZnON 기반 반도체층의 언더컷 발생이 방지될 수 있다.
도 1 내지 도 7은 본 발명의 실시예에 따른 박막 트랜지스터 제조 방법을 보여준다. 도 8은 본 발명의 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 보여준다. 도 8의 박막 트랜지스터는 게이트 전극이 채널층(40) 아래에 구비되는 바텀(bottom) 게이트 구조이다. 도 1 내지 도 7에서는 편의상 기판(10) 및 게이트 전극(30)의 도시를 생략한다.
도 1을 참조하면, 먼저, 게이트 절연층(20), 채널층(40), 식각 정지층(Etch stop layer:50)을 순차로 증착하고, 그 위에 포토레지스트를 도포하여 포토레지스트층(6')을 형성한다.
상기 게이트 절연층(20)은 반도체 소자에 사용되는 절연 물질을 사용하여 형성될 수 있다. 예를 들어, 게이트 절연층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화물보다 유전율이 큰 고유전물질 예컨대, HfO2, Al2O3, 또는 이들의 혼합물 등으로 형성될 수 있다. 상기 게이트 절연층(20)은 실리콘 산화물, 실리콘 질화물 및 고유전 물질층 중 적어도 두 층 이상이 적층된 구조로 형성될 수도 있다.
상기 채널층(40)은 예를 들어, ZnON 계열 반도체 물질을 포함하도록 형성될 수 있다. 예를 들어, 상기 채널층(40)은 ZnON층으로 이루어질 수 있다. 상기 채널층(40)은 예를 들어, 반응성 코스퍼터링(reactive co-sputtering)법과 같은 물리 기상 증착(physical vapor deposition:PVD) 방법으로 증착할 수 있다.
상기 식각 정지층(50)은 상기 채널층(40)을 덮도록 형성될 수 있다. 상기 식각 정지층(50)은, 절연 물질로 형성될 수 있다. 상기 식각 정지층(50)은 예컨대, 실리콘 산화물, 실리콘 질화물, 유기절연물 등으로 형성할 수 있다. 예를 들어, 후술하는 바와 같이 식각 정지층(50) 이차 식각 공정시, 게이트 절연층(20)의 노출된 부분의 일부 층도 동시에 식각 가능하도록, 식각 정지층(50)은 상기 게이트 절연층(20)과 동일 물질 또는 유사한 특성의 물질로 형성될 수 있다. 상기 식각 정지층(50)은 채널층(40)의 습식 식각 공정시 하드 마스크(hard mask)로서 역할을 하며, 포토리소그래피 공정을 통해 도포되는 포토레지스트에 의해 채널층(40)이 변질되는 것을 막아줄 수 있다.
상기 게이트 절연층(20), 채널층(40), 식각 정지층(50)은 게이트 전극(30)이 형성된 기판(10) 상에 순차로 적층 될 수 있다.
이때, 상기 채널층(40) 및 식각 정지층(50)의 층 구조는 연속 증착에 의해 형성될 수 있다. 즉, 본 발명의 실시예에 따른 제조 방법에 따르면, 채널층(40)에 대하여 직접적인 포토레지스트 공정이 진행되지 않으며, 증착된 채널층(40)에 대하여 바로 식각 정지층(50)이 증착될 수 있다. 다른 예로서, 상기 게이트 절연층(20) 까지도 연속 증착에 의해 형성될 수 있다. 즉, 상기 게이트 절연층(20), 채널층(40), 식각 정지층(50)의 층 구조는 연속 증착에 의해 형성될 수 있다. 여기서, 연속 증착은 증착 공정과 증착 공정 사이에 다른 공정 예컨대, 포토리소그래피 공정이나 식각 공정이 진행되지 않음을 의미할 수 있다.
상기와 같이, 채널층(40) 증착에 연속하여 식각 정지층(50)을 증착하므로, 기존의 채널층(40)에 대하여 직접적인 포토레지스트 공정 진행시와 같은, ZnON 기반 채널층의 상부가 변질되는 경우가 생기지 않게 된다.
도 8을 참조하면, 기판(10) 상에 게이트 전극(30)을 형성하고, 게이트 전극(30)을 덮도록 상기 게이트 절연층(20)을 형성할 수 있는데, 도 1 내지 도 7에서는 편의상 기판(10) 및 게이트 전극(30)의 도시를 생략한다.
상기 기판(10)은 반도체 소자를 제조하는데 사용되는 기판일 수 있다. 예를 들어, 상기 기판(10)은 유리 기판, 플라스틱 기판, 실리콘 기판 중 어느 하나일 수 있다. 상기 기판(10) 표면에는 산화층, 예를 들어 실리콘 기판을 열산화하여 형성된 실리콘 산화층이 더 형성될 수 있다.
상기 게이트 전극(30)은 채널층(40)의 전기적 특성을 제어하기 위한 것으로, 전도성 물질 예컨대, 금속, 합금, 전도성 금속 산화물, 전도성 금속 질화물 등으로 형성될 수 있다. 예를 들어, Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속이나 이들을 포함하는 합금, IZO(InZnO) 또는 AZO(AlZnO)와 같은 전도성 산화물 등으로 형성될 수 있다.
도 2를 참조하면, 상기 포토레지스트층(6')을 노광하여 패터닝하는 포토리소그래피 공정을 진행함으로써, 상기 식각 정지층(50) 상에 아일랜드 패턴의 이중 구조의 포토레지스트층(6)으로 형성함으로써, 식각 정지층(50)의 외측 영역이 노출되도록 할 수 있다. 상기 포토레지스트층(6)은 제1부분(6a)과 이보다 작은 크기의 제2부분(6b)의 이중 구조로 형성된다.
상기 이중 구조의 포토레지스트층(6)을 형성하기 위하여, 예를 들어, 도 9에서와 같이, 하프-톤(Half Tone) 마스크(7)를 사용할 수 있다. 도 9는 하프-톤 마스크(7)를 적용한 노광 공정을 보여준다. 도 9에서와 같이, 게이트 절연층(20), 채널층(40), 식각 정지층(50)의 적층 구조 상에 포토레지스트를 도포하여 포토레지스트층(6')을 형성한 상태에서, 하프-톤 마스크(7)를 이용하여 노광 공정을 진행하면, 식각 정지층(50)의 외측 영역이 노출되도록 형성된 제1부분(6a)과 제1부분(6a) 상방에 이보다 작은 크기의 제2부분(6b)의 이중 구조로 형성된 포토레지스트층(6)이 형성될 수 있다.
상기 하프-톤 마스크(7)는, 차단부(7a) 및 복수의 슬릿이 형성된 슬릿부(7b)를 가지는 구조이다. 이 하프-톤 마스크(7)를 이용하여 노광을 하면, 슬릿부(7b) 외측 영역에 대응하는 부분은, 노멀 톤(Normal Tone) 부분으로 광이 전혀 차단되지 않아 완전히 노광되므로 포토레지스트층(6)이 완전히 제거된다. 이 노멀 톤 부분에 비해, 슬릿부(7b)를 통과한 광에 의해 노광되는 부분은 하프-톤(Half Tone) 부분으로 포토레지스트층(6')의 대략 절반 정도가 제거되므로, 제1부분(6a)과 제1부분(6a) 상방에 이보다 작은 크기의 제2부분(6b)의 이중 구조로 형성된 포토레지스트층(6)이 얻어진다. 상기 노멀 톤 부분이 포토레지스트층(6)에 대하여 노출된 식각 정지층(50)의 노출 부분이며, 상기 하프-톤 부분은 제1부분(6a) 중 노출된 부분으로, 포토레지스트층(6)의 대략 절반의 두께를 가지며, 제2부분(6b) 외측에 위치한다. 따라서, 이러한 하프-톤 마스크(7)를 이용하면, 제1부분(6a)과 그 상방에 이보다 작은 크기의 제2부분(6b)의 이중 구조로 형성된 포토레지스트층(6)이 형성될 수 있다. 상기 제1부분(6a)은 제2부분(6b)에 하프-톤 부분을 더한 크기를 가질 수 있으며, 그 두께는 하프-톤 부분의 두께에 해당할 수 있다.
여기서, 상기 이중 구조로 된 포토레지스트층(6)에 대해 노출된 식각 정지층(50)의 노출 영역은 이 이중 구조로 된 포토레지스트층(6)을 마스크로 이용한 일차 건식 식각에 의해 제거되는 영역에 해당할 수 있다.
상기와 같이 예컨대, 하프-톤 마스크(7)를 이용하여 이중 구조의 포토레지스트층(6)을 형성한 다음, 건식 식각 공정을 진행하면, 도 3에서와 같이, 상기 이중 구조의 포토레지스트층(6)을 마스크로 하여 식각 정지층(50)의 노출 영역이 식각된다.
다음으로, 습식 식각 공정을 진행하면, 채널층(40)이 식각 정지층(50)을 하드 마스크로 사용하며 노출된 측면만이 일부 식각되므로, 도 4에서와 같이, 채널층(40)이 식각 정지층(50)보다 작은 크기로 남게 된다.
다음으로, 포토레지스트 애싱(Ashing) 공정을 진행하여, 포토레지스트층(6)의 일부 두께를 제거하면, 도 5에서와 같이, 대략 상기 제1부분(6a)의 두께를 가지면서 대략 상기 제2부분(6b)과 유사한 크기를 가지는 포토레지스트층(6)이 남게 되며, 대략적으로 하프-톤 부분에 대응하는 식각 정지층(50)의 부분이 노출되게 된다.
이 상태에서, 상기 포토레지스트층(6)을 마스크로 하여 상기 식각 정지층(50)을 이차로 건식 식각하면, 도 6에서와 같이, 상기 식각 정지층(50)이 상기 채널층(40)에 대해 단차진 구조로 형성된다.
이와 같이, 채널층(40) 습식 공정 전후로 식각 정지층(50)을 2회에 걸쳐 건식 식각함으로써, 채널층(40)과 식각 정지층(50)의 단차 구조가 얻어지므로, 채널층(40)의 언더컷 발생이 방지될 수 있다. 이때, 식각 정지층(50)은 2회에 걸쳐 식각하지만, 이중 구조의 포토레지스트층(6)을 이용하여 일차 식각, 포토레지스트 애싱, 포토레지스트층(6)을 이용하여 이차 식각을 하므로, 채널층(40)과 식각 정지층(50)의 단차 구조를 형성하는데, 포토레지스트 도포 및 노광 공정은 각각 한번만 진행하는 것으로 충분하다.
한편, 상기 게이트 절연층(20)이 상기 식각 정지층(50) 식각 공정시 동시에 식각 가능한 물질로 형성되는 경우, 게이트 절연층(20)의 일부 두께도 식각되어 단차지게 형성될 수 있다. 이때, 게이트 절연층(20)에 대해서는, 대략적으로 상기 식각 정지층(50)이 마스크로 작용하므로, 상기 식각 정지층(50)의 외측에 대응하는 게이트 절연층(20) 부분이 식각될 수 있다.
이와 같이, 게이트 절연층(20) 일부 영역의 두께가 일부 식각되어 단차지게 형성됨으로써, 예컨대, 상기 게이트 절연층(20)의 상기 채널층(40) 하부영역 이외 부분의 두께가 상기 채널층(40) 하부영역의 두께보다 얇도록 형성될 수 있다. 그러므로, 게이트 절연층(20), 채널층(40) 및 식각 정지층(50)이 단차진 구조가 얻어질 수 있다.
마지막으로, 포토레지스트층(6)을 제거하면, 도 7에서와 같이, 게이트 절연층(20), 채널층(40) 및 식각 정지층(50)이 단차진 구조가 얻어진다.
한편, 본 발명의 실시예에 따른 박막 트랜지스터 제조 방법에 따르면, 도 8에 도시된 바와 같이, 게이트 절연층(20), 채널층(40) 및 식각 정지층(50)의 단차진 구조를 얻은 다음, 게이트 절연층(20) 상에 채널층(40)의 양단에 각각 접촉되는 소스 전극(60) 및 드레인 전극(70)을 형성할 수 있다. 이때, 소스 전극(60)은 채널층(40)의 일단에 컨택하면서 식각 정지층(50)의 일단 위로 연장된 구조를 가질 수 있다. 또한, 드레인 전극(70은 채널층(40)의 타단에 컨택하면서 식각 정지층(50)의 타단 위로 연장된 구조를 가질 수 있다.
게이트 절연층(20) 상에 채널층(40) 및 식각 정지층(50)을 덮는 소정의 도전막을 형성한 후, 상기 도전막을 패터닝하여, 상기 소스 전극(60) 및 드레인 전극(70)을 형성할 수 있다. 이때, 식각 정지층(50)은 소스 전극(60) 및 드레인 전극(70)을 형성하기 위한 식각 공정시, 식각에 의해 채널층(40)이 손상되는 것을 방지하는 역할을 할 수 있다.
상기 소스 전극(60) 및 드레인 전극(70)은 게이트 전극(30)과 동일한 물질로 형성되거나, 다른 물질로 형성될 수 있다. 상기 소스 전극(60) 및 드레인 전극(70)은 전도성 물질 예컨대, 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등으로 형성될 수 있다. 예를 들어, 소스 전극(60) 및 드레인 전극(70)은 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속이나 이들을 포함하는 합금, 투명 전도성 산화물(transparent conductive oxde:TCO) 및 이들을 포함하는 합금으로 이루어질 수 있다. 투명 전도성 산화물은 예를 들어, In-Sn-O(indium tin oxide:ITO), In-Zn-O(indium zinc oxide:IZO), Al-Zn-O(aluminum zinc oxide:AZO), Ga-Zn-O(gallium zinc oxide:GZO), Zn-Sn-O(zinc tin oxide:ZTO) 등일 수 있다. 상기 소스 전극 및 드레인 전극은 단일층 또는 다중층 구조일 수 있다.
한편, 게이트 절연층(20) 상에 식각 정지층(50), 소스 전극(60) 및 드레인 전극(70)을 덮는 보호층(passivation layer)을 더 형성할 수 있다. 상기 보호층은, 예컨대, 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층 등으로 형성하거나, 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다.
도 8을 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터는, 게이트 절연층(20), 게이트 절연층(20) 상에 형성되며 ZnON 계열 반도체 물질을 포함하는 채널층(40), 상기 채널층(40) 상에 형성되는 식각 정지층(50), 상기 채널층(40)에 각각 접촉되는 소스 전극(60) 및 드레인 전극(70)을 포함한다. 상기 게이트 절연층(20)은, 대략적으로 상기 채널층 하부 영역 이외 부분의 두께가 상기 채널층(40) 하부영역의 두께보다 얇도록 형성되며, 상기 게이트 절연층(20), 채널층(40), 식각 정지층(50)은 단차진 구조를 이룬다. 이러한 단차진 구조는 게이트 절연층(20, 채널층(40), 식각 정지층(50)을 연속 증착에 의해 형성한 후, 식각 공정을 통해 형성될 수 있다.
본 실시예에서와 같이 바텀 게이트 구조인 경우, 게이트 전극(30)은 기판(10) 상에 형성되고, 게이트 전극(30) 상에 게이트 절연층(20)이 형성되며, 채널층(40)은 게이트 절연층(20) 상에 게이트 전극(30)에 대응되게 게이트 전극(30) 위쪽에 위치하도록 형성될 수 있다.
상기 기판(10) 상에 게이트 전극(30)을 형성하고, 이 게이트 전극(30)을 덮도록 상기 게이트 절연층(20)을 형성할 수 있다.
채널층(40)의 소스 전극(60) 및 드레인 전극(70)과의 컨택을 위한 부분을 제외한 영역 상에 식각 정지층(55)이 존재할 수 있다. 소스 전극(60) 및 드레인 전극(70)은 채널층(40) 양단부에 컨택되도록 형성될 수 있다. 소스 전극(60) 및 드레인 전극(70)은 식각 정지층(50) 양단에도 컨택되도록 형성될 수 있다. 상기 식각 정지층(50)은 전술한 바와 같이, ZnON 기반 반도체 물질을 포함하는 채널층(40)의 손상을 방지함과 아울러, 소스 전극(60) 및 드레인 전극(70)을 형성하기 위한 식각 공정에서, 식각에 의해 채널층(40)이 손상되는 것을 방지하는 역할을 할 수 있다.
한편, 게이트 절연층(20) 상에 식각 정지층, 소스 전극 및 드레인 전극을 덮는 보호층(passivation layer)을 더 형성할 수 있다. 상기 보호층은, 예컨대, 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층 등으로 형성하거나, 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다.
한편, 본 발명의 다른 실시예에 따르면, 박막 트랜지스터는 2층 구조의 식각 정지층을 가지도록 형성될 수도 있다.
도 10 내지 도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 개략적으로 보여준다.
먼저, 도 10를 참조하면, 게이트 절연층(20), 채널층(40) 및 식각 정지층(50)이 단차진 구조를 형성한다.
상기 단차진 구조는, 기판(10)에 게이트 전극(30)을 형성하고, 게이트 전극(30)을 덮도록 게이트 절연층(20)을 형성한 다음 도 1 내지 도 7, 도 9를 참조로 전술한, 본 발명의 실시예에 따른 박막 트랜지스터 제조 방법에 따라 형성할 수 있다.
다음으로, 도 11에서와 같이 게이트 절연층(20) 상에 채널층(40) 및 식각 정지층(50)을 덮도록 2차 식각 정지층(80)을 더 증착할 수 있다. 이 식각 정지층(80)은 식각 정지층(50)과 마찬가지로 절연 물질로 형성될 수 있다.
상기 식각 정지층(80)은 이후의 소스 전극(60) 및 드레인 전극(70)을 형성하기 위한 식각 공정에서, 식각 정지층(50)에 대해 노출되어 있는 채널층(40) 부분 예컨대, 양단이나 및 게이트 절연층(20) 부분이 손상되는 것을 방지할 수 있다.
다음으로, 도 12에서와 같이, 2층의 식각 정지층(50)(80)에 채널층(40)의 노출되도록 소스 전극(60) 및 드레인 전극(70)과 채널층(40)의 컨택을 위한 컨택 홀(91)(95)을 형성한다.
다음으로, 도 13을 참조하면, 상기 컨택 홀(91)(95)을 통하여, 채널층(40)에 컨택되게, 식각 정지층(80) 상에 소스 전극(60) 및 드레인 전극(70)을 형성하면, 2층 구조의 식각 정지층(50)(80)을 가지며, 컨택 홀(91)(95)을 통하여 채널층(40)에 소스 전극(60) 및 드레인 전극(70)이 컨택되는 구조의 박막 트랜지스터가 얻어질 수 있다.
한편, 게이트 절연층(20) 상에 식각 정지층(80), 소스 전극(60) 및 드레인 전극(70)을 덮는 보호층(passivation layer)을 더 형성할 수 있다. 상기 보호층은, 예컨대, 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층 등으로 형성하거나, 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다.
도 14는 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이의 일예를 개략적으로 보여준다. 본 실시예의 디스플레이는 액정 디스플레이일 수 있다.
도 13을 참조하면, 제1기판(100)과 제2기판(200) 사이에 액정층(150)이 구비될 수 있다. 제1기판(100)은 도 1 내지 도 7을 참조로 설명한 제조 방법이나 도 10 내지 도 13를 참조로 설명한 제조 방법에 의해 제조된 박막 트랜지터를 스위칭 소자나 구동소자로 포함하는 어레이 기판(array substrate)일 수 있다. 제1기판(100)은 박막 트랜지스터에 연결된 화소전극을 포함할 수 있다. 제2기판(200)은 상기 화소 전극에 대응하는 상대전극을 포함할 수 있다. 제1기판(100)과 제2기판(200) 사이에 인가되는 전압에 따라, 액정층(150)의 액정 배열상태가 달라질 수 있다. 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이의 구성은 도 13의 구조에 한정되지 않고, 다양하게 변형될 수 있다. 예를 들어, 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이는 유기 발광 디스플레이일 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 7, 도 10 내지 도 13를 참조로 설명한 제조 방법에 의해 얻어지는 박막 트랜지스터의 구성요소 및 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층(40)은 다층 구조로 형성될 수 있다. 또한 박막 트랜지스터는 더블 게이트 구조를 가질 수도 있다.
10...기판 20...게이트 절연층
30...게이트 전극 40...채널층
50...식각 정지층 60,70...소스 전극 및 드레인 전극
30...게이트 전극 40...채널층
50...식각 정지층 60,70...소스 전극 및 드레인 전극
Claims (20)
- 게이트 절연층, 채널층, 제1식각 정지층을 순차로 증착하는 단계와;
상기 제1식각 정지층상에 상기 제1식각 정지층의 일부 영역이 노출되도록 제1부분과 이보다 작은 크기의 제2부분의 이중 구조로 된 포토레지스트층을 형성하는 단계와;
상기 포토레지스트층을 마스크로 하여 상기 제1식각 정지층의 노출 부분을 일차로 건식 식각하는 단계와;
습식 식각에 의해 상기 채널층을 측면으로부터 식각하는 단계와;
포토레지스트 애싱 공정으로 상기 포토레지스트층의 일부 두께를 제거하는 단계와;
상기 포토레지스트층을 마스크로 하여 상기 포토레지스트층 일부 두께를 제거하여 노출된 상기 제1식각 정지층 부분을 이차로 건식 식각하여, 상기 제1식각 정지층이 상기 채널층에 대해 단차지도록 하는 단계와;
상기 포토레지스트층을 제거하는 단계;를 포함하는 박막 트랜지스터 제조 방법. - 제1항에 있어서, 상기 이중 구조로 된 포토레지스트층은 하프톤 마스크를 적용한 노광 공정을 통해 형성되는 박막 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 채널층은, ZnON 계열 반도체 물질을 포함하는 박막 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 채널층 및 제1식각 정지층의 층 구조는 연속 증착에 의해 형성되는 박막 트랜지스터 제조 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 게이트 절연층은, 상기 채널층 하부영역 이외 부분의 적어도 일부 두께가 상기 채널층 하부영역의 두께보다 얇도록 된 박막 트랜지스터 제조 방법.
- 제5항에 있어서, 상기 게이트 절연층, 채널층 및 제1식각 정지층은 단차진 구조를 이루는 박막 트랜지스터 제조 방법.
- 제6항에 있어서, 상기 게이트 절연층은 상기 제1식각 정지층 이차 식각 공정시 일부 영역이 식각되어 단차지게 형성되는 박막 트랜지스터 제조 방법.
- 제5항에 있어서, 상기 게이트 절연층은 상기 제1식각 정지층 이차 식각 공정시 동시에 식각 가능한 물질로 형성되는 박막 트랜지스터 제조 방법.
- 제8항에 있어서, 상기 게이트 절연층은 상기 제1식각 정지층 이차 식각 공정시 일부 영역이 식각되어 단차지게 형성되는 박막 트랜지스터 제조 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 게이트 절연층은 상기 제1식각 정지층 이차 식각 공정시 동시에 식각 가능한 물질로 형성되는 박막 트랜지스터 제조 방법.
- 제10항에 있어서, 상기 게이트 절연층은 상기 제1식각 정지층 이차 식각 공정시 일부 영역이 식각되어, 단차지게 형성되는 박막 트랜지스터 제조 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 단차진 상기 채널층 및 제1식각 정지층을 덮도록 제2식각 정지층을 형성하는 단계;를 더 포함하는 박막 트랜지스터 제조 방법.
- 게이트 절연층;
상기 게이트 절연층 상에 형성되며 ZnON 계열 반도체 물질을 포함하는 채널층;
상기 채널층상에 형성되는 제1식각 정지층;
상기 채널층에 각각 접촉되는 소스 전극 및 드레인 전극;을 포함하며,
상기 게이트 절연층은, 상기 채널층 하부영역 이외 부분의 적어도 일부 두께가 상기 채널층 하부영역의 두께보다 얇도록 된 박막 트랜지스터. - 제13항에 있어서, 상기 게이트 절연층, 채널층 및 제1식각 정지층은 단차진 구조를 이루는 박막 트랜지스터.
- 제14항에 있어서, 상기 게이트 절연층, 채널층 및 제1식각 정지층은 연속 증착에 의해 형성되며, 식각 공정을 통해 단차진 구조로 형성되는 박막 트랜지스터.
- 제13항에 있어서, 상기 게이트 절연층, 채널층 및 제1식각 정지층은 연속 증착에 의해 형성되며, 식각 공정을 통해 단차진 구조로 형성되는 박막 트랜지스터.
- 제16항에 있어서, 상기 게이트 절연층은 상기 제1식각 정지층 식각시 동시에 식각 가능한 물질로 형성되는 박막 트랜지스터.
- 제14항에 있어서, 단차진 상기 게이트 절연층, 채널층 및 제1식각 정지층을 덮도록 형성된 제2식각 정지층;을 더 포함하는 박막 트랜지스터.
- 청구항 1항 내지 4항 중 어느 한 항의 방법에 의해 제조된 박막 트랜지스터를 구동 소자나 스위칭 소자 중 적어도 어느 하나로 사용한 디스플레이.
- 청구항 13항 내지 18항 중 어느 한 항의 박막 트랜지스터를 구동 소자나 스위칭 소자 중 적어도 어느 하나로 사용한 디스플레이.
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