KR20150142139A - 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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정유광
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여윤종
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Abstract

다양한 실시예들에 따른 박막트랜지스터 어레이 기판 및 그 제조방법이 제공된다. 상기 박막트랜지스터 어레이 기판은 기판; 상기 기판 상에 마련된 게이트 전극; 상기 게이트 전극 상의 게이트 절연막; 상기 게이트 절연막 상의 반도체 패턴; 상기 반도체 패턴 상에 배치되며 서로 이격되어 마련되는 소스 전극 및 드레인 전극; 및 상기 소스 전극 및 상기 드레인 전극 상에 배치된 하드 마스크 패턴;을 포함한다.

Description

박막트랜지스터 어레이 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD FOR MANUFACTURING OF THE SAME}
본 발명의 실시예들은 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 평판 표시 장치는 박막트랜지스터(Thin Film Transistor: TFT), 커패시터, 및 이들을 연결하는 배선 등을 포함한다.
평판 표시 장치가 제작되는 기판은 TFT, 커패시터, 및 배선 등이 미세 패턴으로 이루어지고, 상기 기판의 미세 패턴을 형성하는 데 마스크를 이용하여 패턴을 전사하는 포토 리소그라피(photo-lithograpy) 공정이 주로 이용된다.
포토 리소그라피 공정에 의하면, 패턴을 형성할 기판 상에 포토레지스트(photoresist)를 균일하게 도포하고, 스테퍼(stepper)와 같은 노광 장비로 포토레지스트를 노광시킨 후, 감광된 포토레지스트를 현상(developing)하는 과정을 거친다. 포토레지스트를 현상한 후에는, 잔존하는 포토레지스트를 이용하여 기판 상의 패턴을 식각(etching)하고, 패턴 형성 후 불필요한 포토레지스트를 제거하는 일련의 과정을 거친다.
이러한 과정에서 습식 식각(etching)에 의해 제거되는 물질에 의해서 TFT가 손상되는 일이 발생할 수 있다.
본 발명의 실시예들은 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하고자 한다.
일 측면에 따른 박막트랜지스터 어레이 기판은,
기판;
상기 기판 상에 마련된 게이트 전극;
상기 게이트 전극 상의 게이트 절연막;
상기 게이트 절연막 상의 반도체 패턴;
상기 반도체 패턴 상에 배치되며 서로 이격되어 마련되는 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 상기 드레인 전극 상에 배치된 하드 마스크 패턴;을 포함한다.
상기 하드 마스크 패턴은 상기 소스 전극 및 상기 드레인 전극의 상면의 면적과 동일한 면적으로 이루어질 수 있다.
상기 하드 마스크 패턴은 절연물질일 수 있다.
상기 하드 마스크 패턴은, 서로 다른 물질로 구성된 제1 하드 마스크 패턴 및 제2 하드 마스크 패턴이 적층된 구조를 포함할 수 있다.
상기 하드 마스크 패턴은 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나를 노출하는 콘택홀을 포함할 수 있다.
상기 반도체 패턴은 비정질 실리콘(a-Si: Amorphous Silicon)을 포함하며, 상기 반도체 패턴과 상기 소스 전극, 상기 반도체층과 상기 드레인 전극 사이에는 오믹콘택층;이 더 포함할 수 있다.
상기 반도체 패턴은 산화물 반도체을 포함할 수 있다.
상기 기판 상에 배치되며, 상기 게이트 전극과 이격되어 배치되는 데이터 라인;을 더 포함하며, 상기 게이트 절연막은 상기 데이터 라인을 덮으며, 상기 데이터 라인은 상기 드레인 전극과 전기적으로 연결될 수 있다.
상기 하드 마스크 패턴, 상기 소스 전극, 상기 반도체 패턴, 및 상기 드레인 전극을 덮는 보호막;을 더 포함할 수 있다.
상기 소스 전극과 연결되는 화소 전극; 및 상기 소스 전극과 상기 화소 전극 사이에 배치되는 평탄화막;을 더 포함할 수 있다.
상기 평탄화막은 유기물질로 이루어질 수 있다.
상기 화소 전극 상에 배치되며, 유기발광층 또는 액정층을 포함하는 중간층; 및 상기 중간층 상에 배치되는 대향 전극;을 더 포함할 수 있다.
일 측면에 따른 박막트랜지스터 어레이 기판의 제조방법은,
박막트랜지스터 영역을 포함하는 기판 상에 게이트 전극 및 데이터 라인을 형성하는 단계;
상기 게이트 전극 및 상기 데이터 라인을 덮도록 상기 기판 상에 게이트 절연막, 채널 영역을 포함하는 반도체 패턴, 및 소스-드레인층을 순차적으로 적층하는 단계;
상기 소스-드레인층 상에 상기 박막트랜지스터 영역에 배치되는 예비-제1 하드 마스크 패턴을 형성하는 단계;
상기 예비-제1 하드 마스크 패턴 상에 형성되며, 상기 채널 영역에 대응되는 부분이 오픈된 제2 하드 마스크 패턴을 형성하는 단계;
상기 예비-제1 하드 마스크 패턴을 식각 마스크로 하여 상기 소스-드레인층을 식각하는 단계;
상기 제2 하드 마스크 패턴을 식각 마스크로 하여 상기 채널 영역에 대응되는 부분이 오픈된 제1 하드 마스크 패턴을 형성하는 단계;
상기 제1 하드 마스크 패턴을 식각 마스크로 하여 상기 소스-드레인층을 식각하여 소스 전극 및 드레인 전극을 형성하는 단계;를 포함한다.
상기 예비-제1 하드 마스크 패턴 및 상기 제2 하드 마스크 패턴을 형성하는 단계는 하프톤 마스크 공정으로 수행될 수 있다.
상기 제2 하드 마스크 패턴을 형성하는 단계는, 상기 소스-드레인층 상에 제2 하드 마스크층을 형성하는 단계; 하프톤 마스크를 이용하여 제1 부분 및 상기 제1 부분보다 두께가 작은 제2 부분을 포함하는 포토레지스트(photoresist)를 형성하는 단계; 상기 포토레지스트를 식각 마스크로 하여 상기 소스-드레인층을 식각하는 단계; 상기 포토레지스트의 제2 부분을 에칭하여 상기 채널 영역에 대응하는 상기 제2 하드 마스크층을 노출시키는 단계; 및 상기 포토레지스트의 제1 부분을 식각 마스크로 하여 상기 제2 하드 마스크층을 식각하는 단계;를 포함하며, 상기 포토레지스트의 제1 부분은 상기 소스 전극 및 상기 드레인 전극이 형성될 영역에 형성되며, 상기 포토레지스트의 제2 부분은 상기 채널 영역에 대응되도록 형성될 수 있다.
상기 제1 하드 마스크 패턴 및 제2 하드 마스크 패턴은 절연물질이며, 서로 다른 물질로 이루어질 수 있다.
상기 제2 하드 마스크 패턴을 제거하는 단계;를 더 포함할 수 있다.
상기 소스 전극, 드레인 전극, 및 데이터 라인을 덮도록 상기 기판 전면에 평탄화막을 형성하는 단계;를 더 포함할 수 있다.
상기 평탄화막 상에 상기 소스 전극과 연결되는 화소 전극, 및 상기 드레인 전극과 연결되는 연결 배선을 형성하는 단계;를 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 박막트랜지스터 어레이 기판은 하드 마스크 패턴이 소스 전극 및 드레인 전극 상에 배치되어 있어, 소스 전극 및 드레인 전극이 공정 과정에서 노출되는 양을 제한하여 박막트랜지스터(TFT)의 손상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터 어레이 기판의 단면도이다.
도 3a 내지 도 3j는 본 발명의 실시예들에 따른 박막트랜지스터 어레이 기판의 제조방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판이 유기발광표시장치에 적용된 것을 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판이 액정표시장치에 적용된 것을 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위"에 또는 "상"에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판(10)의 단면도이다.
도 1을 참조하면, 박막트랜지스터 어레이 기판(10)은 기판(110), 박막트랜지스터(TFT), 데이터 라인(123), 평탄화막(180), 화소 전극(190), 및 연결 배선(191)을 포함할 수 있다.
도 1에서는 하나의 박막트랜지스터(TFT)가 하나 도시되어 있는데 이는 설명의 편의를 위한 것일 뿐, 본 발명의 실시예는 하나의 박막트랜지스터(TFT)만을 포함하는 경우에 한정되지 않으며, 다수의 박막트랜지스터(TFT)가 포함되는 경우를 포함한다. 예를 들어, 본 발명의 일 실시예에 따르는 박막트랜지스터 어레이 기판은 복수의 박막트랜지스터(TFT)가 규칙적으로 배열되고, 개별적으로 구동이 가능하도록 게이트 전극(121)과 연결된 게이트 라인(미도시) 및 데이터 라인(123)이 배치될 수 있다.
기판(110)은 글래스재, 플라스틱재, 또는 금속재로 형성될 수 있다. 기판(110)은 가요성 기판일 수 있다.
기판(110) 상에는 버퍼층(미도시)이 형성될 수 있다. 버퍼층(미도시)은 기판(110) 상부에 평탄면을 제공하고, 기판(110)방향으로 수분 및 이물이 침투하는 것을 방지하도록 절연물을 함유할 수 있다. 버퍼층(미도시)은 경우에 따라서 생략될 수 있다.
기판(110) 상에는 박막트랜지스터(TFT)가 마련될 수 있다. 상기 박막트랜지스터(TFT)는 게이트 전극(121), 게이트 전극(121) 상의 게이트 절연막(130), 게이트 절연막(130) 상의 반도체 패턴(140), 반도체 패턴(140) 상에 배치되는 소스 전극(150s) 및 드레인 전극(150d), 및 상기 소스 전극(150s) 및 드레인 전극(150d) 상에는 하드 마스크 패턴(160)을 포함할 수 있다.
게이트 전극(121) 및 데이터 라인(123)은 동일한 물질로 동시에 형성될 수 있다. 일부 실시예에서, 게이트 전극(121) 및 데이터 라인(123)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈(Ta), 및 이들의 조합으로 이루어질 수 있다. 일부 실시예에서, 게이트 전극(121) 및 데이터 라인(123)은 Ti/Cu, Mo/Al/Mo, Ti/Al/Ti의 적층구조를 가질 수 있다.
게이트 절연막(130)은 상기 게이트 전극(121) 및 상기 데이터 라인(123)을 덮으며, 상기 데이터 라인(123)의 일부를 노출시키는 연결 콘택홀(H1)를 포함한다. 게이트 절연막(130)은 절연체로 구비되어, 게이트 전극(121)과 반도체 패턴(140)을 전기적으로 분리시킬 수 있다. 일부 실시예에서, 게이트 절연막(130)은 무기물, 유기물의 단층 또는 이들의 적층 구조로 형성될 수 있다. 일부 실시예에서, 게이트 절연막(130)은 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있다.
반도체 패턴(140)은 상기 게이트 전극(121)과 적어도 일부가 중첩되도록 상기 게이트 절연막(130) 상에 배치된다.
일부 실시예에서, 반도체 패턴(140)은 비정질 실리콘(a-Si: Amorphous Silicon)으로 형성될 수 있다. 이 경우, 반도체 패턴(140)과 소스 전극(150s) 사이, 반도체 패턴(140)과 드레인 전극(150d) 사이에는 오믹콘택층(141)이 더 형성될 수 있다. 오믹콘택층(141)은 반도체 패턴(140)과 소스 전극(150s) 및 드레인 전극(150d) 사이의 접촉저항을 감소시키는 역할을 할 수 있다. 일부 실시예에서, 오믹콘택층(141)은 n+ 비정질 실리콘으로 이루어질 수 있다.
일부 실시예에서, 반도체 패턴(140)은 산화물 반도체로 형성될 수 있다. 예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 반도체 패턴(140)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 반도체 패턴(140)는 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수 있다.
반도체 패턴(140)이 산화물 반도체인 경우, 오믹콘택층(141)은 생략될 수 있다. 즉, 오믹콘택층(141)은 필수 구성요소가 아니며, 반도체 패턴(140)의 종류에 따라서 선택적으로 적용할 수 있다.
소스 전극(150s) 및 드레인 전극(150d)은 상기 반도체 패턴(140) 상에 배치되며, 서로 이격하여 마련되고 있다. 소스 전극(150s) 및 드레인 전극(150d)는 동일한 물질로 동시에 형성될 수 있다. 소스 전극(150s) 및 드레인 전극(150d)는 Al, Mo, Ti, 및 Cu 등을 포함하여 형성될 수 있다. 일부 실시예에서, 소스 전극(150s) 및 드레인 전극(150d)은 Ti/Cu, Mo/Al/Mo, Ti/Al/Ti의 적층구조를 가질 수 있다. 일부 실시예에서, 소스 전극(150s) 및 드레인 전극(150d)은 3000 Å의 이상의 두께를 가질 수 있다. 예를 들어, 소스 전극(150s) 및 드레인 전극(150d)은 약 7000 Å 내지 10000 Å 정도의 두께를 가질 수 있다.
본 발명의 실시예들에서는 하드 마스크 패턴(160)이 상기 소스 전극(150s) 및 드레인 전극(150d) 상부에 형성되어 있어, 소스 전극(150s) 및 드레인 전극(150d)이 공정 과정에서 노출되는 양을 제한하여 박막트랜지스터(TFT)의 손상을 방지할 수 있다. 이에 따라, 소스 전극(150s) 및 드레인 전극(150d)의 두께를 두껍게하더라도 박막트랜지스터(TFT)의 손상을 방지할 수 있다.
소스 전극(150s) 및 드레인 전극(150d) 상에는 하드 마스크 패턴(160)이 마련된다. 하드 마스크 패턴(160)은 박막트랜지스터 어레이 기판의 제조 공정 과정에서 박막트랜지스터(TFT)가 오염되는 것을 방지하기 위한 것일 수 있다. 이에 대해서는 후술하도록 한다.
하드 마스크 패턴(160)은 상기 소스 전극(150s) 및 상기 드레인 전극(150d)의 상면의 면적과 동일한 면적으로 이루어질 수 있다. 하드 마스크 패턴(160)은 절연물질로 이루어질 수 있다. 일부 실시예에서, 하드 마스크 패턴(160)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 및/또는 AlOx 등과 같은 금속 산화물을 포함할 수 있다. 일부 실시예에서, 하드 마스크 패턴(160)은 200 Å 내지 2000 Å의 두께를 가질 수 있다.
상기 하드 마스크 패턴(160)은 상기 소스 전극(150s)을 노출하는 소스 콘택홀(H2) 및 상기 드레인 전극(150d)을 노출하는 드레인 콘택홀(H3) 중 적어도 하나를 포함할 수 있다.
하드 마스크 패턴(160)은 복수의 층으로 구성될 수 있다. 일부 실시예에서, 하드 마스크 패턴(160)은 SiNx/SiOx 가 적층된 구조를 가질 수 있다.
보호막(170)은 박막트랜지스터(TFT) 및 데이터 라인(123)을 덮도록 배치될 수 있다. 보호막(170)은 박막트랜티스터(TFT) 및/또는 데이터 라인(123)을 보호하는 역할을 할 수 있다. 보호막(170)은 실리콘 산화물, 실리콘 질화물 또는 금속 산화물 등의 무기물로 형성될 수 있다. 보호막(170)은 필수구성요소는 아니며, 경우에 따라서 생략될 수 있다.
평탄화막(180)은 박막트랜지스터(TFT) 및 데이터 라인(123) 상에 구비될 수 있다. 평탄화막(180)은 절연체로 구비될 수 있으며, 무기물, 유기물, 또는 유/무기 복합물로 단층 또는 복수층의 구조로 형성될 수 있다. 일부 실시예에서, 평탄화막(180)은 유기물질로 이루어질 수 있다. 평탄화막(180)이 유기물질로 이루어진 경우, 무기물질로 형성하는 것보다 두껍게 형성할 수 있어 기생 캐피시턴스를 줄일 수 있다. 일부 실시예에서, 평탄화막(180)은 폴리아크릴계(polyacrylate), 폴리이미드계(polyimides), 또는 벤조사이클로부텐(BCB) 등의 물질을 도포하여 그 표면이 평탄한 상태를 갖는 3㎛ 내지 5㎛ 정도의 두께를 가질 수 있다.
평탄화막(180) 상부에는 화소 전극(190) 및 연결 배선(191)이 배치될 수 있다. 소스 전극(150s)은 연결 콘택홀(H1), 소스 콘택홀(H2) 및 연결 배선(191)을 통해서 데이터 라인(123)과 전기적으로 연결될 수 있다. 드레인 전극(150d)은 드레인 콘택홀(H3)를 통해서 화소 전극(190)과 전기적으로 연결될 수 있다.
화소 전극(190) 및 연결 배선(191)은 동일한 물질로 동시에 형성될 수 있다. 화소 전극(190)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명 전극으로 구비될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 구비될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO 또는 In2O3로 형성된 투명막을 포함할 수 있다. 일부 실시예에서, 화소 전극(190) 및 연결 배선(191)은 ITO/Ag/ITO 구조를 가질 수 있다.
상기 박막트랜지스터(TFT)의 동작은 게이트 전극(121)에 전송되는 게이트 신호에 의해 반도체 패턴(140)에 채널이 형성되는 경우, 데이터 라인(123)으로 부터 전송된 데이터 전압이 소스 전극(150s),및 드레인 전극(150d)을 통하여 화소 전극(190)에 인가되는 형식으로 구동될 수 있다. 화소 전극(190)은 상기 화소 전극(190) 상에 구비될 수 있는 유기발광소자 또는 액정층에 전압을 공급하여 화소의 밝기 등을 조절할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터 어레이 기판의 단면도이다. 도 2에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 2의 박막트랜지스터 어레이 기판(20)은 도 1의 박막트랜지스터 어레이 기판(10)과 비교할 때, 하드 마스크 패턴(160)이 복수층으로 구비된다는 점에서 차이가 있다.
하드 마스크 패턴(160)은 제1 하드 마스크 패턴(161) 및 제2 하드 마스크 패턴(163)이 적층된 구조를 포함할 수 있다. 제1 하드 마스크 패턴(161) 및 제2 하드 마스크 패턴은 소스 전극(150s) 및 드레인 전극(150d)의 상면과 동일한 면적을 가질 수 있다. 제1 하드 마스크 패턴(161) 및 제2 하드 마스크 패턴(163)은 절연물질로 구성될 수 있다. 일부 실시예에서, 제1 하드 마스크 패턴(161) 및 제2 하드 마스크 패턴은 실리콘 산화물, 실리콘 질화물, 또는 금속 산화물 중 적어도 하나를 포함할 수 있다.
일부 실시예에서, 제1 하드 마스크 패턴(161)은 실리콘 질화물(SiNx)을 포함할 수 있으며, 제2 하드 마스크 패턴(163)은 실리콘 산화물(SiOx)을 포함하여 형성될 수 있다.
도면에서는 하드 마스크 패턴(160)이 이중층 구조를 갖는 것으로 도시하였으나, 이에 한정되지 않는다. 하드 마스크 패턴(160)은 삼중층 이상의 구조를 가질 수도 있다.
하드 마스크 패턴(160)에 의해서 박막트랜지스터 어레이 기판(20)을 제조하는 과정에서 박막트랜지스터(TFT)가 손상되는 것을 방지할 수 있다. 이에 대해서는 후술하기로 한다.
도 3a 내지 도 3i는 본 발명의 실시예들에 따른 박막트랜지스터 어레이 기판의 제조방법을 순차적으로 도시한 단면도이다. 본 예에서는 도 1에서 개시한 박막트랜지스터 어레이 기판(10)의 제조과정을 예시한다.
도 3a를 참조하면, 기판(110) 상에 게이트 전극(121) 및 데이터 라인(123)을 형성한다.
상기 게이트 전극(121) 및 데이터 라인(123)은 제1 도전층(미도시)을 상기 기판(110) 전면에 증착한 후, 제1 마스크를 이용하는 포토리소그래피(photolithography) 공정을 통해 선택적으로 식각하여 형성할 수 있다. 식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합으로 수행될 수 있다.
여기서, 제1 도전층으로 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈(Ta), 및 이들의 조합으로 이루어질 수 있다. 또한, 상기 제 1 도전층은 인듐-틴-옥사이드(Indium Tin Oxide;ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투명 전도성 물질로 이루어질 수 있다. 일부 실시예에서, 제1 도전층은 Ti/Cu, Mo/Al/Mo, Ti/Al/Ti와 같이 적층된 구조를 가질 수 있다.
상기 제1 도전층이 식각되어 게이트 전극(121) 및 데이터 라인(123)이 동시에 형성될 수 있다.
다음으로, 도 3b를 참조하면, 상기 게이트 전극(121) 및 데이터 라인(123)을 덮도록 기판 전면에 게이트 절연막(130), 제1 반도체층(140a), 제2 반도체층(141a), 소스-드레인층(150a), 제1 하드 마스크층(161a),및 제2 하드 마스크층(163a)을 순차적으로 형성한다. 여기서, 제2 반도체층(141a)은 생략될 수 있다.
게이트 절연막(130)은 유기 또는 무기 절연체로 이루어질 수 있다. 일부 실시예에서, 게이트 절연막(130)은 실리콘질화막(SiNx), 실리콘산화막(SiOx), 알루미늄 옥사이드(AlOx) 등과 같은 금속 산화물 등으로 이루어질 수 있다. 게이트 절연막(130)은 단층 또는 복수층 구조로 형성될 수 있다.
제1 반도체층(140a)은 비정질 실리콘(a-Si: Amorphous Silicon) 또는 산화물 반도체로 이루어질 수 있다. 제1 반도체층(140a)이 산화물 반도체인 경우, 제1 반도체층(140a)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 제1 반도체층(140a)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 제1 반도체층(140a)는 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수 있다.
제2 반도체층(141a)은 비정질 실리콘에 불순물이 도핑되어 형성될 수 있다. 일부 실시예에서, 제2 반도체층(141a)은 5족 원소가 도핑된 n+ 비정질 실리콘일 수 있다. 제1 반도체층(140a)이 산화물 반도체인 경우, 제2 반도체층(141a)은 생략될 수 있다.
소스-드레인층(150a)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈(Ta), 및 이들의 조합으로 이루어질 수 있다. 일부 실시예에서, 소스-드레인층(150a)은 Ti/Cu, Mo/Al/Mo, Ti/Al/Ti와 같이 적층된 구조를 가질 수 있다. 소스-드레인층(150a)은 3000 Å의 이상의 두께를 가질 수 있다. 예를 들어, 소스-드레인층(150a)은 약 7000 Å 내지 10000 Å 정도의 두께를 가질 수 있다.
제1 하드 마스크층(161a) 및 제2 하드 마스크층(163a)은 유기 또는 무기 절연물질로 이루어질 수 있다. 일부 실시예에서, 제1 하드 마스크층(161a) 및 제2 하드 마스크층(163a)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 알루미늄 옥사이드(AlOx) 등과 같은 금속 산화물 등으로 이루어질 수 있다. 일부 실시예에서, 제1 하드 마스크층(161a)는 실리콘 질화물(SiNx)로 이루어지고, 제2 하드 마스크층(163a)는 실리콘 산화물(SiOx)로 이루어질 수 있다.
제1 하드 마스크층(161a) 및 제2 하드 마스크층(163a)은 서로 같은 두께를 가질 수도 있으며, 서로 다른 두께를 가질 수도 있다.
게이트 절연막(130), 제1 반도체층(140a), 제2 반도체층(141a), 소스-드레인층(150a), 제1 하드 마스크층(161a),및 제2 하드 마스크층(163a)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성될 수 있다.
다음으로, 도 3c를 참조하면, 제2 마스크 공정을 통해서, 박막트랜지스터(TFT)가 형성될 영역(TFT region)에 제1 부분(PR1) 및 제2 부분(PR2)를 갖는 포토레지스트(PR)를 형성한다. 제1 부분(PR1)은 소스 전극(150s), 및 드레인 전극(150d)가 형성될 영역에 형성될 수 있다. 제2 부분(PR2)은 박막트랜지스터(TFT)의 채널 영역(channel region)에 형성될 수 있다.
제2 마스크는 하프톤(half-tone) 마스크일 수 있다. 이에 따라, 포토레지스트의 제1 부분(PR1)과 제2 부분(PR2)의 두께는 서로 다르게 형성될 수 있다. 제2 부분(PR2)의 두께가 제1 부분(PR1)의 두께보다 작게 형성될 수 있다.
그 다음, 포토레지스트(PR)이 형성되지 않은 데이터 라인(123) 상의 제1 하드 마스크층(161a) 및 제2 하드 마스크층(163a)을 식각하여 예비-제1 하드 마스크 패턴(161b) 및 예비-제2 하드 마스크 패턴(163b)를 형성한다. 식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합으로 수행될 수 있다. 일부 실시예에서, 제1 하드 마스크층(161a) 및 제2 하드 마스크층(163a)는 건식 식각 공정에 의해서 식각될 수 있다.
다음으로, 도 3d를 참조하면, 에치백(etch-back) 공정에 의해서 포토레지스트의 제2 부분(PR2)을 제거하여, 에비-제2 하드 마스크 패턴(163b) 중 채널 영역(channel region)에 해당하는 부분이 노출되도록 한다. 그 후, 식각 공정에 의해서 예비-제2 하드 마스크 패턴(163b)을 식각하여 예비-제1 하드 마스크 패턴(161b)의 일부가 노출되는 제2 하드 마스크 패턴(163)을 형성한다.
다음으로, 도 3e를 참조하면, 스트립(strip) 공정에 의해서 남아 있는 포토레지스트의 제1 부분(PR1)을 제거한다. 이 때, 스트립(strip) 공정 시 사용되는 스트리퍼(stripper)에 의해서 소스-드레인층(150a)에 포함된 물질이 용출될 수 있다. 본 발명의 실시예들에 있어서는 스트립 공정에 의해 용출되는 물질에 의해서 박막트랜지스터(TFT)가 형성될 영역이 오염되지 않도록 포토레지스트를 미리 제거하고, 제2 하드 마스크 패턴(163), 예비-제1 하드 마스크 패턴(161b)을 식각 마스크로 사용하고 있다. 이에 따라, 소스-드레인층(150a)의 두께를 두껍게 하더라도 공정과정에서 박막트랜지스터(TFT)의 손상을 방지할 수 있다. 소스-드레인층(150a)를 두껍게 하는 것은 박막트랜지스터 어레이 기판(10, 20)의 배선을 저저항으로 할 수 있음을 의미할 수 있다.
다음으로, 도 3f를 참조하면, 예비-제1 하드 마스크 패턴(161b)을 식각 마스크로 하여, 소스-드레인층(150a)을 식각 한다. 식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합으로 수행될 수 있다. 일부 실시예에서, 소스-드레인층(150a)은 습식 식각 공정에 의해서 식각될 수 있다. 이 경우, 박막트랜지스터의 채널 영역은 식각되지 않기 때문에 박막트랜지스터 영역의 제1 반도체층(140a) 및/또는 제2 반도체층(141a)가 상기 식각 공정에 의해서 손상되는 것을 방지할 수 있다.
그 다음, 예비-제1 하드 마스크 패턴(161b)를 식각 마스크로 하여, 제2 반도체층(141a), 및 제1 반도체층(140a)을 식각하여 예비-오믹콘택층(141b) 및 반도체 패턴(140)를 형성한다. 식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합으로 수행될 수 있다. 일부 실시예에서, 제2 반도체층(141a), 및 제1 반도체층(140a)은 건식 식각 공정에 의해서 식각될 수 있다.
다음으로, 도 3g를 참조하면, 제2 하드 마스크 패턴(163)을 식각 마스크로 예비-제1 하드 마스크 패턴(161b)를 식각하여 소스-드레인층(150a) 중 채널 영역이 노출되는 제1 하드 마스크 패턴(161)을 형성한다. 식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합으로 수행될 수 있다. 일부 실시예에서, 예비-제1 하드 마스크 패턴(161b)은 건식 식각 공정에 의해서 식각될 수 있다.
그 다음, 제2 하드 마스크 패턴(163)을 건식 식각 공정에 의해 제거할 수 있다. 제2 하드 마스크 패턴(163)을 제거하는 공정은 선택적이다. 즉, 제2 하드 마스크 패턴(163)을 제거하는 공정은 생략될 수 있다.
다음으로, 도 3h를 참조하면, 제1 하드 마스크 패턴(161)을 식각 마스크로 소스-드레인층(150a)를 식각하여 소스 전극(150s), 및 드레인 전극(150d)를 형성한다. 식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합으로 수행될 수 있다. 일부 실시예에서, 소스-드레인층(150a)은 습식 식각 공정에 의해서 식각될 수 있다.
다음, 노출된 예비-오믹콘택층(141b)을 선택적으로 제거하여 오믹콘택층(141)을 형성한다. 이와 같은 공정에 의해서 박막트랜지스터(TFT)가 완성된다. 그 이후, DI-water 세정 및 건조 과정을 수행할 수 있다.
다음으로, 도 3i를 참조하면, 박막트랜지스터(TFT) 및 데이터 라인(123)을 덮도록, 기판 전면에 보호막(170)을 형성한다. 보호막(170)은 실리콘 산화물, 실리콘 질화물 또는 금속 산화물 등의 무기물로 형성될 수 있다. 보호막(170)은 필수구성요소는 아니며, 경우에 따라서 생략될 수 있다. 보호막(170)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성될 수 있다.
그 다음, 기판 전면에 평탄화막(180)을 형성한다. 평탄화막(180)은 절연체로 구비될 수 있으며, 무기물, 유기물, 또는 유/무기 복합물로 단층 또는 복수층의 구조로 형성될 수 있다. 일부 실시예에서, 평탄화막(180)은 유기물질로 이루어질 수 있다. 이 경우, 폴리아크릴계(polyacrylate), 폴리이미드계(polyimides), 또는 벤조사이클로부텐(BCB) 등의 물질을 도포한 후, 경화시켜 평탄화막(180)을 형성할 수 있다.
다음으로, 도 3j를 참조하면, 평탄화막(180) 및 보호막(170), 제1 하드 마스크 패턴(161)을 관통하여 소스 전극(150s)과 연결되는 소스 콘택홀(H2), 및 드레인 전극(150d)과 연결되는 드레인 콘택홀(H3)을 형성한다. 또한, 평탄화막(180), 보호막(170), 및 게이트 절연막(130)을 관통하여 데이터 라인(123)과 연결되는 연결 콘택홀(H1)을 형성한다.
그 다음, 평탄화막(180) 상에 화소 전극(190) 및 연결 배선(191)를 형성한다. 화소 전극(190) 및 연결 배선(191)은 제2 도전층(미도시)를 증착한 후, 패터닝하는 공정으로 형성될 수 있다. 화소 전극(190)은 드레인 콘택홀(H3)을 채우면서 드레인 전극(150d)과 전기적으로 연결될 수 있다. 연결 배선(191)은 소스 콘택홀(H2) 및 연결 콘택홀(H1)을 채우면서 소스 전극(150s)와 데이터 라인(123)을 전기적으로 연결시키는 역할을 할 수 있다.
화소 전극(190) 및 연결 배선(191)은 동일한 물질로 동시에 형성될 수 있다. 화소 전극(190)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명 전극으로 구비될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 구비될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO 또는 In2O3로 형성된 투명막을 포함할 수 있다. 일부 실시예에서, 화소 전극(190) 및 연결 배선(191)은 ITO/Ag/ITO 구조를 가질 수 있다.
도 4는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판(10)이 유기발광표시장치에 적용된 것을 나타낸 단면도이다. 도 4에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 4의 박막트랜지스터 어레이 기판은 도 1의 박막트랜지스터 어레이 기판(10) 상에 화소 정의막(200), 유기 발광층을 포함하는 중간층(210), 및 대향 전극(220)을 포함한다.
화소 정의막(200)은 화소 영역과 비화소 영역을 정의하는 역할을 할 수 있다. 화소 정의막(200)은 화소 영역에 개구부(200a)를 포함하며 기판(110)을 덮도록 전면적으로 형성될 수 있다. 상기 개구부(200a)에 후술할 중간층(210)이 형성되어, 개구부(200a)가 실질적인 화소 영역이 될 수 있다.
화소 전극(190), 중간층(210), 대향 전극(220)은 유기발광소자(OLED, organic light emitting device)를 이루게 된다. 유기발광소자(OLED)의 화소 전극(190)과 대향 전극(220)에서 주입되는 정공과 전자는 중간층(210)의 유기 발광층에서 결합하면서 빛이 발생할 수 있다.
중간층(210)은 유기 발광층을 구비할 수 있다.. 선택적인 다른 예로서, 중간층(210)은 유기 발광층(emission layer)을 구비하고, 그 외에 정공 주입층(HIL:hole injection layer), 정공 수송층(hole transport layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer) 중 적어도 하나를 더 구비할 수 있다. 본 실시예는 이에 한정되지 아니하고, 중간층(210)은 유기 발광층을 구비하고, 기타 다양한 기능층을 더 구비할 수 있다.
중간층(210) 상에는 대향 전극(220)이 형성된다. 대향 전극(220)는 화소 전극(190)과 전계를 형성하여, 중간층(210)에서 광이 방출될 수 있게 한다. 화소 전극(190)는 화소 마다 패터닝될 수 있으며, 대향 전극(220)은 모든 화소에 걸쳐 공통된 전압이 인가되도록 형성될 수 있다.
화소 전극(190) 및 대향 전극(220)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 화소 전극(190)은 애노드 전극, 대향 전극(220)은 캐소드 전극으로 기능할 수 있으나, 이에 한정되지 않는다. 예를 들면, 화소 전극(190)이 캐소드 전극, 대향 전극(220)이 애노드 전극으로 기능할 수 있다.
도면에서는 하나의 유기발광소자(OLED)만을 도시하였으나, 표시 패널은 복수의 유기발광소자(OLED)를 포함할 수 있다. 각 유기발광소자(OLED) 마다 하나의 화소를 형성할 수 있으며, 각 화소별로 적색, 녹색, 청색 또는 백색의 색을 구현할 수 있다.
그러나, 본 개시는 이에 한정되지 않는다. 중간층(210)은 화소의 위치에 관계없이 화소 전극(190) 전체에 공통으로 형성될 수 있다. 이때, 유기 발광층은 예를 들어, 적색, 녹색 및 청색의 빛을 방출하는 발광 물질을 포함하는 층이 수직으로 적층되거나 혼합되어 형성될 수 있다. 물론, 백색광을 방출할 수 있다면 다른 색의 조합이 가능함은 물론이다. 또한, 상기 방출된 백색광을 소정의 컬러로 변환하는 색변환층이나, 컬러 필터를 더 구비할 수 있다.
보호층(미도시)은 대향 전극(220) 상에 배치될 수 있으며, 유기발광소자(OLED)를 덮어 보호하는 역할을 할 수 있다. 보호층(미도시)은 무기 절연막 및/또는 유기 절연막을 사용할 수 있다.
도 5는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판(10)이 액정표시장치에 적용된 것을 나타낸 단면도이다. 도 5에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 5의 박막트랜지스터 어레이 기판은 도 1의 박막트랜지스터 어레이 기판(10) 상에 액정을 포함하는 중간층(310), 대향 전극(320), 및 컬러필터층(미도시)을 더 포함한다.
중간층(310)은 액정을 포함할 수 있다. 액정을 포함하는 중간층(310)은 화소 전극(190)과 대향 전극(320)이 형성하는 전계에 따라서 액정의 배열이 변할 수 있다. 중간층(310)을 통과하는 빛의 투과율은 중간층(310)의 배열에 따라 투과율이 정해질 수 있다.
중간층(310) 상에는 대향 전극(320)이 형성된다. 대향 전극(320)은 모든 화소에 걸쳐 공통된 전압이 인가되도록 형성될 수 있다. 대향 전극(320)는 복수의 슬릿을 포함하는 등 다양한 형태로 형성될 수 있다.
대향 전극(320) 상에는 컬러필터층(미도시)이 더 포함될 수 있다. 컬러필터층은 화소에 따라 적색, 녹색 또는 청색의 필터를 포함할 수 있다. 컬러필터층은 박막트랜지스터 어레이 기판 하부에 있는 백라이트 유닛(미도시)로부터 조사되어 중간층(310)을 통과한 빛에 색상을 부여하는 역할을 할 수 있다.
도면에서는 하나의 화소만을 도시하였으나, 표시 패널은 복수의 화소를 포함할 수 있다.
상기와 같이, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판(10, 20)은 유기발광표시장치 또는 액정표시장치에 적용될 수 있다. 그러나, 이에 한정되는 것은 아니고 플라즈마 표시장치, 전기영동 표시장치(electrophoretic display) 등 다양한 표시 장치에 적용될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20: 박막트랜지스터 어레이 기판
110: 기판
121: 게이트 전극 123: 데이터 라인
130: 게이트 절연막
140: 반도체 패턴
141: 오믹콘택층
150d: 드레인 전극, 150s: 소스 전극
160: 하드 마스크 패턴, 161: 제1 하드 마스크 패턴, 163: 제2 하드 마스크 패턴
170: 보호막
180: 평탄화막
190: 화소 전극, 191: 연결 배선
140a: 제1 반도체층
141b: 예비-오믹콘택층
141a: 제2 반도체층
150a: 소스-드레인층
161b: 예비-제1 하드 마스크 패턴
161a: 제1 하드 마스크층
163a: 제2 하드 마스크층
200a: 개구부
200: 화소 정의막
210, 310: 중간층
220, 320: 대향 전극

Claims (19)

  1. 기판;
    상기 기판 상에 마련된 게이트 전극;
    상기 게이트 전극 상의 게이트 절연막;
    상기 게이트 절연막 상의 반도체 패턴;
    상기 반도체 패턴 상에 배치되며 서로 이격되어 마련되는 소스 전극 및 드레인 전극; 및
    상기 소스 전극 및 상기 드레인 전극 상에 배치된 하드 마스크 패턴;을 포함하는 박막트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 하드 마스크 패턴은 상기 소스 전극 및 상기 드레인 전극의 상면의 면적과 동일한 면적으로 이루어지는 박막트랜지스터 어레이 기판.
  3. 제1항에 있어서,
    상기 하드 마스크 패턴은 절연물질인 박막트랜지스터 어레이 기판.
  4. 제1항에 있어서,
    상기 하드 마스크 패턴은, 서로 다른 물질로 구성된 제1 하드 마스크 패턴 및 제2 하드 마스크 패턴이 적층된 구조를 포함하는 박막트랜지스터 어레이 기판.
  5. 제1항에 있어서,
    상기 하드 마스크 패턴은 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나를 노출하는 콘택홀을 포함하는 박막트랜지스터 어레이 기판.
  6. 제1항에 있어서,
    상기 반도체 패턴은 비정질 실리콘(a-Si: Amorphous Silicon)을 포함하며,
    상기 반도체 패턴과 상기 소스 전극, 상기 반도체층과 상기 드레인 전극 사이에는 오믹콘택층;이 더 포함되는 박막트랜지스터 어레이 기판.
  7. 제1항에 있어서,
    상기 반도체 패턴은 산화물 반도체을 포함하는 박막트랜지스터 어레이 기판.
  8. 제1항에 있어서,
    상기 기판 상에 배치되며, 상기 게이트 전극과 이격되어 배치되는 데이터 라인;을 더 포함하며,
    상기 게이트 절연막은 상기 데이터 라인을 덮으며,
    상기 데이터 라인은 상기 드레인 전극과 전기적으로 연결되는 박막트랜지스터 어레이 기판.
  9. 제1항에 있어서,
    상기 하드 마스크 패턴, 상기 소스 전극, 상기 반도체 패턴, 및 상기 드레인 전극을 덮는 보호막;을 더 포함하는 박막트랜지스터 어레이 기판.
  10. 제1항에 있어서,
    상기 소스 전극과 연결되는 화소 전극; 및
    상기 소스 전극과 상기 화소 전극 사이에 배치되는 평탄화막;을 더 포함하는 박막트랜지스터 어레이 기판.
  11. 제10항에 있어서,
    상기 평탄화막은 유기물질로 이루어지는 박막트랜지스터 어레이 기판.
  12. 제10항에 있어서,
    상기 화소 전극 상에 배치되며, 유기발광층 또는 액정층을 포함하는 중간층; 및
    상기 중간층 상에 배치되는 대향 전극;을 더 포함하는 박막트랜지스터 어레이 기판.
  13. 박막트랜지스터 영역을 포함하는 기판 상에 게이트 전극 및 데이터 라인을 형성하는 단계;
    상기 게이트 전극 및 상기 데이터 라인을 덮도록 상기 기판 상에 게이트 절연막, 채널 영역을 포함하는 반도체 패턴, 및 소스-드레인층을 순차적으로 적층하는 단계;
    상기 소스-드레인층 상에 상기 박막트랜지스터 영역에 배치되는 예비-제1 하드 마스크 패턴을 형성하는 단계;
    상기 예비-제1 하드 마스크 패턴 상에 형성되며, 상기 채널 영역에 대응되는 부분이 오픈된 제2 하드 마스크 패턴을 형성하는 단계;
    상기 예비-제1 하드 마스크 패턴을 식각 마스크로 하여 상기 소스-드레인층을 식각하는 단계;
    상기 제2 하드 마스크 패턴을 식각 마스크로 하여 상기 채널 영역에 대응되는 부분이 오픈된 제1 하드 마스크 패턴을 형성하는 단계; 및
    상기 제1 하드 마스크 패턴을 식각 마스크로 하여 상기 소스-드레인층을 식각하여 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  14. 제13항에 있어서,
    상기 예비-제1 하드 마스크 패턴 및 상기 제2 하드 마스크 패턴을 형성하는 단계는 하프톤 마스크 공정으로 수행되는 박막트랜지스터 어레이 기판의 제조방법.
  15. 제13항에 있어서,
    상기 제2 하드 마스크 패턴을 형성하는 단계는,
    상기 소스-드레인층 상에 제2 하드 마스크층을 형성하는 단계;
    하프톤 마스크를 이용하여 제1 부분 및 상기 제1 부분보다 두께가 작은 제2 부분을 포함하는 포토레지스트(photoresist)를 형성하는 단계;
    상기 포토레지스트를 식각 마스크로 하여 상기 소스-드레인층을 식각하는 단계;
    상기 포토레지스트의 제2 부분을 에칭하여 상기 채널 영역에 대응하는 상기 제2 하드 마스크층을 노출시키는 단계;
    상기 포토레지스트의 제1 부분을 식각 마스크로 하여 상기 제2 하드 마스크층을 식각하는 단계;를 포함하며,
    상기 포토레지스트의 제1 부분은 상기 소스 전극 및 상기 드레인 전극이 형성될 영역에 형성되며, 상기 포토레지스트의 제2 부분은 상기 채널 영역에 대응되도록 형성되는 박막트랜지스터 어레이 기판의 제조방법.
  16. 제13항에 있어서,
    상기 제1 하드 마스크 패턴 및 제2 하드 마스크 패턴은 절연물질이며, 서로 다른 물질로 이루어진 박막트랜지스터 어레이 기판의 제조방법.
  17. 제13항에 있어서,
    상기 제2 하드 마스크 패턴을 제거하는 단계;를 더 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  18. 제13항에 있어서,
    상기 소스 전극, 드레인 전극, 및 데이터 라인을 덮도록 상기 기판 전면에 평탄화막을 형성하는 단계;를 더 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  19. 제18항에 있어서,
    상기 평탄화막 상에 상기 소스 전극과 연결되는 화소 전극, 및 상기 드레인 전극과 연결되는 연결 배선을 형성하는 단계;를 더 포함하는 박막트랜지스터 어레이 기판의 제조방법.
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