KR102278604B1 - 박막 트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

다양한 실시예들에 의해서 적어도 하나의 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 그 제조방법을 개시한다. 상기 박막 트랜지스터는 기판 상의 제1 도핑 농도를 갖는 채널 영역, 상기 채널 영역을 사이에 두고 상기 제1 도핑 농도 보다 높은 제2 도핑 농도를 갖는 소스-드레인 영역, 및 상기 소스-드레인 영역으로부터 연장되는 비도핑 영역을 갖는 반도체층; 상기 반도체층 상의 게이트 절연막; 상기 게이트 절연막 상에 배치되며, 상기 채널 영역과 적어도 일부 중첩되는 게이트 전극; 및 상기 게이트 전극과 절연되며, 상기 소스-드레인 영역과 전기적으로 연결되는 소스 전극 및 드레인 전극;을 포함하며, 상기 게이트 전극은 제1 게이트 전극층 및 상기 제1 게이트 전극층 보다 큰 두께를 갖는 제2 게이트 전극층을 포함한다.

Description

박막 트랜지스터 어레이 기판 및 그 제조방법{Thin film transistor array substrate and manufacturing method for the same}
본 발명의 실시예들은 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 평판 표시 장치는 박막 트랜지스터(Thin Film Transistor: TFT), 캐패시터, 및 이들을 연결하는 배선 등을 포함한다.
평판 표시 장치가 제작되는 기판은 TFT, 캐패시터, 및 배선 등이 미세 패턴으로 이루어지고, 상기 기판의 미세 패턴을 형성하는 데 마스크를 이용하여 패턴을 전사하는 포토 리소그라피(photo-lithograpy) 공정이 주로 이용된다.
포토 리소그라피 공정에 의하면, 패턴을 형성할 기판 상에 포토레지스트(photoresist)를 균일하게 도포하고, 스테퍼(stepper)와 같은 노광 장비로 포토레지스트를 노광시킨 후, 감광된 포토레지스트를 현상(developing)하는 과정을 거친다. 포토레지스트를 현상한 후에는, 잔존하는 포토레지스트를 이용하여 기판 상의 패턴을 식각(etching)하고, 패턴 형성 후 불필요한 포토레지스트를 제거하는 일련의 과정을 거친다.
이와 같이 마스크를 이용하여 패턴을 전사하는 공정에서는, 먼저 필요한 패턴을 구비한 마스크를 준비하여야 하기 때문에, 마스크를 이용하는 공정 단계가 늘어날수록 마스크 준비를 위한 제조 원가가 상승한다.
본 발명의 실시예들은 저저항 배선을 도입한 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공한다.
일 측면에 따르는 박막 트랜지스터 어레이 기판은, 적어도 하나의 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터는 기판 상의 제1 도핑 농도를 갖는 채널 영역, 상기 채널 영역을 사이에 두고 상기 제1 도핑 농도 보다 높은 제2 도핑 농도를 갖는 소스-드레인 영역, 및 상기 소스-드레인 영역으로부터 연장되는 비도핑 영역을 갖는 반도체층; 상기 반도체층 상의 게이트 절연막; 상기 게이트 절연막 상에 배치되며, 상기 채널 영역과 적어도 일부 중첩되는 게이트 전극; 및 상기 게이트 전극과 절연되며, 상기 소스-드레인 영역과 전기적으로 연결되는 소스 전극 및 드레인 전극;을 포함하며, 상기 게이트 전극은 제1 게이트 전극층 및 상기 제1 게이트 전극층 보다 큰 두께를 가진다.
상기 제2 게이트 전극층은 상기 소스 전극 또는 상기 드레인 전극과 동일한 물질로 이루어질 수 있다.
상기 비도핑 영역이 연장된 반도체층 상에 배치된 하부 전극, 및 상기 하부 전극과 절연되며, 상기 하부 전극과 적어도 일부 중첩되는 상부 전극을 포함하는 캐패시터;를 더 포함할 수 있다.
상기 제1 게이트 전극층의 두께는 상기 하부 전극의 두께보다 얇을 수 있다.
상기 하부 전극은 제1 전극층, 및 제2 전극층을 포함하며, 상기 제1 전극층은 상기 제1 게이트 전극층과 동일한 물질로 이루어질 수 있다.
상기 상부 전극은 상기 소스 전극 또는 상기 드레인 전극과 동일 물질로 이루어질 수 있다.
상기 제1 게이트 전극층은 투명 전도성 물질로 이루어질 수 있다.
상기 제1 게이트 전극층의 두께는 약 300 Å 내지 약 500 Å의 사이의 값을 가질 수 있다.
상기 박막 트랜지스터를 덮으며 상기 소스 전극 또는 상기 드레인 전극의 일부를 노출하는 개구를 포함하는 평탄화막;을 더 포함할 수 있다.
상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 화소 전극; 및 상기 화소 전극과 중간층을 사이에 두고 마주보며 배치되는 대향 전극;을 더 포함하며, 상기 중간층은 유기발광층 또는 액정층을 포함할 수 있다.
일 측면에 따르는 박막 트랜지스터 어레이 기판의 제조 방법은, 기판의 전면(全面)에 비도핑 반도체층을 형성하는 단계; 상기 비도핑 반도체층 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 박막 트랜지스터의 제1 게이트 전극층 및 상부 게이트 전극층을 포함하는 예비-게이트 전극을 형성하는 단계; 상기 박막 트랜지스터의 채널 영역 및 소스-드레인 영역이 될 부분을 노출하는 개구를 포함하는 층간 절연막을 형성하는 단계; 상기 비도핑 반도체층에 상기 소스-드레인 영역을 형성하는 제1 도핑 공정을 수행하는 단계; 상기 상부 게이트 전극층을 식각하는 단계; 상기 비도핑 반도체층에 상기 채널 영역을 형성하는 제2 도핑 공정을 수행하는 단계; 상기 소스-드레인 영역 및 상기 채널 영역이 형성된 반도체층에 도펀트 활성화 어닐링을 수행하는 단계; 및 상기 소스-드레인 영역에 연결되는 소스 전극, 드레인 전극 및 상기 제1 게이트 전극층 상의 제2 게이트 전극층을 형성하는 단계;를 포함할 수 있다.
상기 제1 도핑 공정을 수행하는 단계는 상기 예비-게이트 전극 및 상기 층간 절연막을 마스크로 하여 도펀트을 주입할 수 있다.
상기 제2 도핑 공정에서 주입되는 도펀트는 상기 제1 게이트 전극층을 통과하여 상기 비도핑 반도체층에 도핑될 수 있다.
상기 제1 게이트 전극층은 투명 전도성 물질로 형성되며, 상기 제1 게이트 전극층의 두께는 약 300 Å 내지 500 Å 일 수 있다.
상기 게이트 절연막은 상기 소스-드레인 영역의 일부를 노출하는 콘택홀을 포함하며, 상기 콘택홀은 하프톤 마스크 공정에 의해서 상기 층간 절연막의 개구와 동시에 형성될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 반도체층의 패터닝 마스크 공정 및 채널 도핑 마스크 공정이 생략될 수 있다. 이에 따라, 마스크 수의 저감에 따른 비용의 절감 및 제조 공정의 단순화를 실현할 수 있다.
또한, 도펀트 활성화 공정에 의해 전극 및 배선이 손상되지 않을 수 있어, 저저항 전극 및 배선의 구현이 가능할 수 있으며, 게이트 전극을 두껍게 형성할 수 있어 전압 강하(IR-Drop)를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판의 제조 과정을 순차적으로 도시한 단면도이다.
도 3는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위"에 또는 "상"에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
도 1은 본 발명의 일 실시예에 따르는 박막 트랜지스터 어레이 기판(100)을 간략하게 도시한 단면도이다.
본 명세서에서, 박막 트랜지스터 어레이 기판(100)은 복수의 박막 트랜지스터(TFT)가 규칙적으로 배열되어 있는 경우뿐만 아니라, 복수의 박막 트랜지스터(TFT)가 불규칙적으로 배치되어 있는 경우 또는 하나의 박막 트랜지스터(TFT)만이 배치되어 있는 경우도 포함한다.
도 1을 참조하면, 박막 트랜지스터 어레이 기판(100)은 적어도 하나의 박막 트랜지스터(TFT)를 포함하며, 상기 박막 트랜지스터(TFT)는 반도체층(120), 게이트 절연막(130), 게이트 전극(143), 소스 전극(161a), 및 드레인 전극(161b)을 포함한다.
상기 반도체층(120)은 제1 도핑 농도를 갖는 채널 영역(121), 상기 채널 영역(121)을 사이에 두고 제2 도핑 농도를 갖는 소스-드레인 영역(123) 및 상기 소스-드레인 영역(123)으로부터 연장되는 비도핑 영역(125)을 갖는다. 상기 제1 도핑 농도는 상기 제2 도핑 농도보다 낮을 수 있다. 일부 실시예에서, 제1 도핑 농도는 상기 제2 도핑 농도에 비해서 102내지 104배 낮을 수 있다. 일부 실시예에서, 제1 도핑 농도는 약 1E12/cm3 내지 5E12/cm3 일 수 있으며, 제2 도핑 농도는 약 1E15/cm3 내지 5E15/cm3 일 수 있다.
상기 채널 영역(121) 및 상기 소스-드레인 영역(123)은 도전형이 서로 다를 수도 있고 같을 수도 있다. 예를 들면, 소스-드레인 영역(123)은 p-type 반도체일 수 있고, 채널 영역(121)은 n-type 반도체일 수 있다. 또 다른 예를 들면, 소스-드레인 영역(123)과 채널 영역(121)은 같은 도전형을 가지며, 도핑 농도만 다를 수 있다.
또한, 박막 트랜지스터 어레이 기판(100)은 상기 게이트 전극(143)과 동일층에 형성되는 하부 전극(142) 및 상기 하부 전극(142)과 절연되는 상부 전극(162)을 포함하는 캐패시터(CAP)를 더 포함할 수 있다.
그 밖에, 박막 트랜지스터 어레이 기판(100)은 층간 절연막(150) 및/또는 평탄화막(170)을 더 포함할 수 있다.
기판(110)은 글래스재, 플라스틱재, 또는 금속재로 형성될 수 있다. 기판(110)은 가요성 기판일 수 있다. 기판(110) 상에는 버퍼층(미도시)이 형성될 수 있다. 버퍼층은 기판(110) 상부에 평탄면을 제공하고, 기판(110)을 통해 외부의 수분 및 이물이 침투하는 것을 방지하도록 절연물을 함유할 수 있다. 버퍼층은 경우에 따라서 생략될 수 있다.
기판(110) 상에는 박막 트랜지스터(TFT)가 마련된다. 상기 박막 트랜지스터(TFT)는 반도체층(120), 게이트 전극(143), 소스 전극(161a), 및 드레인 전극(161b)을 포함한다.
반도체층(120)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 수 있으며, 제1 도핑 농도를 갖는 채널 영역(121)과, 채널 영역(121) 양측에 제1 도핑 농도 보다 높은 제2 도핑 농도를 갖는 소스-드레인 영역(123)을 포함한다. 소스-드레인 영역(123)은 채널 영역(121)의 양 끝단에 위치하는 소스 영역(123a) 및 드레인 영역(123b)을 포함한다. 소스-드레인 영역(123) 및 채널 영역(121)은 도펀트 첨가에 따라 도전성을 가질 수 있다. 예를 들어, 붕소(B) 등 3가 도펀트를 첨가하는 경우는 p-type 도전성을 띄게 되며, 인(P), 비소(As), 안티몬(Sb) 등 5가 도펀트를 첨가하는 경우는 n-type 도전성을 띄게된다.
또한, 반도체층(120)은 소스-드레인 영역(123)으로부터 연장되는 비도핑 영역(125)을 포함한다. 비도핑 영역(125)은 도핑이 되어 있지 않은 영역으로, 채널 영역(121) 및 소스-드레인 영역(123)을 둘러싸며 배치될 수 있다. 비도핑 영역(125)은 절연성을 갖기 때문에, 박막 트랜지스터(TFT)가 인접한 다른 소자와 전기적으로 분리될 수 있다. 비도핑 영역(125)에 대응되는 상부에는 층간 절연막(150)이 배치될 수 있다.
상기 제1 도핑 농도는 상기 제2 도핑 농도보다 낮을 수 있다. 일부 실시예에서, 제1 도핑 농도는 상기 제2 도핑 농도에 비해서 102내지 104배 낮을 수 있다. 일부 실시예에서, 제1 도핑 농도는 약 1E12/cm3 내지 5E12/cm3 일 수 있으며, 제2 도핑 농도는 약 1E15/cm3 내지 5E15/cm3 일 수 있다.
채널 영역(121)의 도핑은 박막 트랜지스터(TFT)의 문턱 전압을 조절하기 위한 것으로, 상기 채널 영역(121) 및 상기 소스-드레인 영역(123)은 도전형이 서로 다를 수도 있고 같을 수도 있다. 예를 들면, 소스-드레인 영역(123)은 p-type 반도체일 수 있고, 채널 영역(121)은 n-type 반도체일 수 있다. 또 다른 예를 들면, 소스-드레인 영역(123)과 채널 영역(121)은 같은 도전형을 가지며, 도핑 농도만 다를 수 있다.
반도체층(120)은 기판(110)의 전면(全面)에 형성되어 있고, 별도의 마스크 공정에 의해서 패터닝되지 않는다. 이에 따라, 마스크 수의 저감에 따른 비용의 절감 및 제조 공정의 단순화를 실현할 수 있다.
반도체층(120) 상에는 게이트 절연막(130)을 사이에 두고 반도체층(120)의 채널 영역(121)에 대응되는 위치에 게이트 전극(143)이 배치된다.
게이트 절연막(130)은 반도체층(120) 상에 구비되며, 상기 소스 영역(123a) 및 드레인 영역(123b)를 각각 노출시키는 제1 콘택홀(130a) 및 제2 콘택홀(130b)를 포함한다. 게이트 절연막(130)은 절연체로 구비되어, 반도체층(120)과 게이트 전극(143)을 전기적으로 분리시킬 수 있다. 일부 실시예에서, 게이트 절연막(130)은 무기물, 유기물의 단층 또는 이들의 적층 구조로 형성될 수 있다. 일부 실시예에서, 게이트 절연막(130)은 실리콘 질화물(SiNx) 및/또는 실리콘 산화물(SiOx)을 포함할 수 있다.
게이트 전극(143)은 제1 게이트 전극층(141a) 및 상기 제1 게이트 전극층(141a)의 두께(t1) 보다 큰 두께(t2)를 갖는 제2 게이트 전극층(161c)을 포함한다. 제2 게이트 전극층(161c)의 두께(t2)는 제1 게이트 전극층(141a)의 두께(t1) 보다 약 3배 내지 5배 클 수 있다. 일부 실시예에서, 제1 게이트 전극층(141a)의 두께(t1)은 약 300 Å 내지 500 Å 일 수 있으며, 제2 게이트 전극층(161c)의 두께(t2)는 약 1000 Å 내지 20000 Å 일 수 있다.
제1 게이트 전극층(141a)은 채널 영역(121) 도핑을 위한 도펀트가 투과할 수 있는 물질 및 두께로 형성된다. 일부 실시예에서, 제1 게이트 전극층(141a)은 투명 전도성 물질로 형성될 수 있다. 예를 들어, 제1 게이트 전극층(141a)은 인듐-틴-옥사이드(Indium Tin Oxide:ITO), 인듐-징크-옥사이드(Indium Zinc Oxide: IZO), 징크-옥사이드 (ZnO) 또는 인듐-옥사이드(In2O3) 등으로 형성될 수 있다. 일부 실시예에서, 제1 게이트 전극층(141a)의 두께는 약 300 Å 내지 약 500 Å의 사이의 값을 가질 수 있다. 그러나, 이에 한정되는 것은 아니며, 제1 게이트 전극층(141a)의 두께는 채널 영역(121)을 도핑하는 도펀트의 농도 및 도펀트의 주입 속도 등을 고려하여 정해질 수 있다.
게이트 전극(143)이 얇은 두께(t1)의 제1 게이트 전극층(141a)으로만 이루어진 경우, 박막 트랜지스터 어레이 기판(100)이 대형화될수록 게이트 전극(143)에 인가되는 전압의 전압 강하(IR-Drop)가 심화될 수 있다. 제2 게이트 전극층(161c)은 이와 같은 전압 강하(IR-Drop) 현상을 방지하기 위한 것으로 제1 게이트 전극층(141a)의 두께(t1)에 비해 두꺼운 두께(t2)로 형성될 수 있다.
제2 게이트 전극층(161c)은 상기 소스 전극(161a) 또는 상기 드레인 전극(161b)과 동일한 물질로 이루어질 수 있다. 제2 게이트 전극층(161c)은 Al, Mo, Ti, 및 Cu 등을 포함하여 형성될 수 있다. 일부 실시예에서, 제2 게이트 전극층(161c)은 Ti/Cu, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Al/Ti의 적층구조를 가질 수 있다. 일부 실시예에서, 제2 게이트 전극층(161c)은 약 1000 Å 내지 20000 Å 사이의 두께를 가질 수 있다.
소스 전극(161a) 및 드레인 전극(161b)은 상기 게이트 절연막(130)상에서 상기 게이트 전극(143)과 이격하여 배치될 수 있다. 소스 전극(161a) 및 드레인 전극(161b)과 게이트 절연막(130) 사이에는 층간 절연막(150)이 더 배치될 수 있다. 소스 전극(161a)은 게이트 절연막(130)의 제1 콘택홀(130a)을 통해서 소스 영역(123a)과 연결될 수 있다. 드레인 전극(161b)은 게이트 절연막(130)의 제2 콘택홀(130b)를 통해서 드레인 영역(123b)과 연결될 수 있다.
소스 전극(161a) 및 드레인 전극(161b) 는 동일한 물질로 동시에 형성될 수 있다. 또한, 소스 전극(161a) 및/또는 드레인 전극(161b)은 제2 게이트 전극층(161c) 및 캐패시터(CAP)의 상부 전극(162)과 동일한 물질로 동시에 형성될 수 있다. 소스 전극(161a) 및 드레인 전극(161b)은 Al, Mo, Ti, 및 Cu 등을 포함하여 형성될 수 있다. 일부 실시예에서, 소스 전극(161a) 및 드레인 전극(161b)은 Ti/Cu, Mo/Al/Mo, Ti/Al/Ti의 적층구조를 가질 수 있다. 일부 실시예에서, 소스 전극(161a) 및 드레인 전극(161b)은 약 1000 Å이상의 두께를 가질 수 있다.
캐패시터(CAP)는 상기 박막 트랜지스터(TFT)의 비도핑 영역(125)이 연장된 반도체층(120) 상에 배치된 하부 전극(142), 상기 하부 전극(142)과 절연되며 상기 하부 전극(142)과 적어도 일부 중첩되는 상부 전극(162)을 포함한다.
하부 전극(142)은 게이트 전극(143)과 동일층에 형성될 수 있다. 일부 실시예에서, 하부 전극(142)은 제1 전극층(142a) 및 제2 전극층(142b)를 포함할 수 있다. 이 때, 제1 전극층(142a)은 제1 게이트 전극층(141a)과 동일한 물질로 동시에 형성될 수 있다. 제1 전극층(142a)은 제1 게이트 전극층(141a)과 실질적으로 동일한 두께를 가질 수 있다. 제1 전극층(142a)은 투명 전도성 물질로 형성될 수 있다. 예를 들어, 제1 전극층(142a)은 인듐-틴-옥사이드(Indium Tin Oxide:ITO), 인듐-징크-옥사이드(Indium Zinc Oxide: IZO), 징크-옥사이드 (ZnO) 또는 인듐-옥사이드(In2O3) 등으로 형성될 수 있다.
제2 전극층(142b)은 제1 전극층(142a) 보다 두꺼울 수 있다. 제2 전극층(142b)은 소스 전극(161a) 또는 드레인 전극(161b)과 동일한 물질로 형성될 수 있다. 제2 전극층(142b)은 Al, Mo, Ti, 및 Cu 등을 포함하여 형성될 수 있다. 일부 실시예에서, 제2 전극층(142b)은 Ti/Cu, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Al/Ti의 적층구조를 가질 수 있다.
상부 전극(162)은 하부 전극(142)과 층간 절연막(150)에 의해서 절연될 수 있으며, 상부 전극(162)는 상기 하부 전극(142)와 적어도 일부 중첩되게 배치된다. 상부 전극(162)은 소스 전극(161a) 또는 드레인 전극(161b)과 동일한 물질로 형성될 수 있다. 상부 전극(162)은 Al, Mo, Ti, 및 Cu 등을 포함하여 형성될 수 있다. 일부 실시예에서, 상부 전극(162)은 Ti/Cu, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Al/Ti의 적층구조를 가질 수 있다.
하부 전극(142)와 상부 전극(162) 사이에는 층간 절연막(150)이 개재되어 캐패시터(CAP)의 용량을 결정하는 유전체 역할을 할 수 있다. 층간 절연막(150)은 다양한 절연 물질로 형성될 수 있다. 예를 들어, 층간 절연막(150)는 산화물, 질화물과 같은 무기물로도 형성이 가능하고, 유기물로도 형성이 가능하다. 일부 실시예에서, 층간 절연막(150)은 무기물, 유기물의 단층 또는 이들의 적층 구조로 형성될 수 있다. 층간 절연막(150)은 상기 반도체층(120)의 비도핑 영역(125)에 대응되어 형성될 수 있다. 층간 절연막(150)은 후술할 제1 도핑 공정, 및 제2 도핑 공정 시, 비도핑 영역(125)에 도펀트가 주입되지 않게 하는 마스크 역할을 할 수 있다.
평탄화막(170)은 박막 트랜지스터(TFT) 및/또는 캐패시터(CAP) 상에 구비될 수 있다. 평탄화막(170)은 절연체로 구비될 수 있으며, 무기물, 유기물, 또는 유/무기 복합물로 단층 또는 복수층의 구조로 형성될 수 있다. 일부 실시예에서, 평탄화막(170)은 유기물질로 이루어질 수 있다. 평탄화막(170)이 유기물질로 이루어진 경우, 무기물질로 형성하는 것보다 두껍게 형성할 수 있어 기생 캐패시턴스를 줄일 수 있다. 일부 실시예에서, 평탄화막(170)은 폴리아크릴계(polyacrylate), 폴리이미드계(polyimides), 또는 벤조사이클로부텐(BCB) 등의 물질을 도포하여 그 표면이 평탄한 상태를 갖는 3㎛ 내지 5㎛ 정도의 두께를 가질 수 있다. 평탄화막(170)은 소스 전극(161a) 또는 드레인 전극(161b)의 일부를 노출하는 제1 제2 개구(170a)를 포함할 수 있다. 상기 제1 제2 개구(170a)를 통해서 박막 트랜지스터(TFT)는 다른 소자 또는 배선과 전기적으로 연결될 수 있다.
도 2a 내지 도 2f는 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판의 제조 과정을 순차적으로 도시한 단면도이다.
도 2a를 참조하면, 기판(110) 상에 비도핑-반도체층(120'), 게이트 절연막(130), 및 제1 도전막(미도시)를 연속 성막한 후, 상기 제1 도전막을 패터닝 하여 예비-게이트 전극(141) 및 캐패시터의 하부 전극(142)을 형성한다.
먼저, 기판(110) 상에 전면(全面)적으로 비도핑-반도체층(120')을 증착한다. 비도핑-반도체층(120')은 인위적인 도핑을 수행하지 않은 반도체층으로 절연성을 가지는 반도체로 형성되는 층을 말한다. 비도핑-반도체층(120')은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 수 있으며, 다양한 증착 방법에 의해 증착될 수 있다. 이 때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
기판(110)과 비도핑-반도체층(120') 사이에는 버퍼층(미도시)이 증착될 수 있다. 버퍼층은 절연체로 형성되며, 다양한 증착 방법에 의해 증착될 수 있다. 버퍼층은 경우에 따라서 생략될 수 있다.
본 발명의 실시예들에 있어서, 비도핑-반도체층(120')에 대해서 마스크를 이용한 별도의 패터닝 공정을 수행하지 않는다. 이에 따라, 마스크 저감에 따른 공정 비용 및 시간을 절감할 수 있다.
게이트 절연막(130)은 비도핑-반도체층(120') 상에 형성된다. 게이트 절연막(130)은 유기 또는 무기 절연체로 이루어질 수 있다. 일부 실시예에서, 게이트 절연막(130)은 실리콘질화막(SiNx), 실리콘산화막(SiO2), 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드 등으로 이루어질 수 있다. 게이트 절연막(130)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
그 다음, 제1 도전막(미도시)을 게이트 절연막(130) 상에 전면(全面)적으로 형성한 후, 제1 마스크 공정을 통해서 예비-게이트 전극(141) 및 하부 전극(142)를 패터닝한다.
제1 도전막은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
상기 제1 마스크 공정은 포토레지스트를 도포한 후, 제1 마스크를 이용하여 선택적으로 포토레지스트가 노광이 되게 한 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거쳐 진행될 수 있다. 식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합으로 수행될 수 있다.
예비-게이트 전극(141)은 제1 게이트 전극층(141a) 및 상기 제1 게이트 전극층(141a) 상에 형성되는 상부 게이트 전극층(141b)를 포함할 수 있다. 상부 게이트 전극층(141b)은 후술할 제1 도핑 공정에 대한 마스크로 사용될 수 있다. 상부 게이트 전극층(141b)은 상기 제1 게이트 전극층(141a)와 다른 물질로 형성될 수 있다. 상부 게이트 전극층(141b)은 Al, Mo, Ti, 및 Cu 등을 포함하여 형성될 수 있다. 일부 실시예에서, 상부 게이트 전극층(141b)은 Ti/Cu, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Al/Ti의 적층구조를 가질 수 있다. 상부 게이트 전극층(141b)의 두께는 상기 제1 게이트 전극층(141a)의 두께보다 두꺼울 수 있다.
하부 전극(142)은 상기 예비-게이트 전극(141)과 동일한 구조를 가질 수 있다. 하부 전극(142)은 제1 전극층(142a) 및 제2 전극층(142b)로 구성될 수 있다. 제1 전극층(142a)는 상기 제1 게이트 전극층(141a)와 동일한 물질로 구성될 수 있으며, 제2 전극층(142b)는 상기 상부 게이트 전극층(141b)와 동일한 물질로 구성될 수 있다.
도 2b를 참조하면, 예비-게이트 전극(141) 및 하부 전극(142)를 덮도록 제1 절연막(미도시)을 형성한 후, 박막 트랜지스터(TFT)가 형성될 부분에 게이트 절연막(130)의 일부가 노출되는 제1 개구(150a)를 형성한다. 이에 따라, 제1 개구(150a)를 포함하는 층간 절연막(150)이 완성된다. 또한, 게이트 절연막(130)에 제1 콘택홀(130a) 및 제2 콘택홀(130b)를 형성한다.
제1 절연막(미도시)은 유기 절연체, 무기 절연체의 단층 또는 이들의 적층 구조로 이루어질 수 있다. 일부 실시예에서, 제1 절연막은 실리콘질화막(SiNx), 실리콘산화막(SiO2), 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드 등으로 이루어질 수 있다. 제1 절연막은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
그 다음, 제2 마스크 공정을 통해서, 예비-게이트 전극(141)을 중심으로 상기 제1 절연막을 제거하여 제1 개구(150a)를 포함하는 층간 절연막(150)을 형성한다. 이 때, 제2 마스크 공정은 하프톤(half-tone) 마스크를 사용하여, 상기 제1 개구(150a)를 형성하는 것과 동시에 게이트 절연막(130)의 제1 콘택홀(130a) 및 제2 콘택홀(130b)을 동시에 형성할 수 있다. 제1 콘택홀(130a) 및 제2 콘택홀(130b)에 의해서 비도핑-반도체층(120')의 일부가 노출될 수 있다.
그 다음, 도 2c를 참조하면, 비도핑-반도체층(120')에 소스-드레인 영역(123)을 형성하는 제1 도핑 공정을 수행한다. 제1 도핑 공정에 의해서, 제1 도핑 농도를 갖는 소스-드레인 영역(123) 및 비도핑 영역(125)를 갖는 예비-반도체층(120'')이 형성된다. 제1 도핑 공정은 비도핑-반도체층(120')에 부분적으로 p-type 또는 n-type 도펀트 이온을 주입함으로써 소스-드레인 영역(123)을 형성한다.
제1 도핑 공정에 있어서, 예비-게이트 전극(141) 및 층간 절연막(150)이 마스크 역할을 할 수 있다. 즉, 소스-드레인 영역(123)을 형성하기 위해서 별도의 마스크가 필요하지 않으며, 층간 절연막(150)에 의해서 절연성을 갖는 비도핑 영역(125)이 유지될 수 있다.
한편, 게이트 절연막(130)은 제1 도핑 공정에 의해서 주입되는 도펀트가 통과할 수 있는 물질 및 두께로 형성되어, 상기 도펀트는 게이트 절연막(130)을 통과하여 소스-드레인 영역(123)에 주입될 수 있다.
도 2d를 참조하면, 상부 게이트 전극층(141b)을 제거하고, 제2 도핑 공정을 통해서 채널 도핑을 수행한다.
상부 게이트 전극층(141b)은 식각 공정에 의해서 제거될 수 있다. 상기 식각 공정은 건식 식각, 습식 식각, 또는 이들의 조합에 의해서 수행될 수 있다.
제2 도핑 공정에 있어서, 층간 절연막(150)이 마스크 역할을 할 수 있다. 제1 게이트 전극층(141a)은 도펀트가 투과할 수 있을 정도의 두께 및/또는 물질로 형성되기 때문에, 제2 도핑 공정에 의한 도펀트는 예비-반도체층(120'')으로 침투하여 채널 영역(121)을 형성한다.
채널 영역(121)은 제1 도핑 농도를 가지고 있으며, 제1 도핑 농도는 소스-드레인 영역(123)의 도핑 농도인 제2 도핑 농도보다 충분히 낮다. 이에 따라, 제2 도핑 공정은 소스-드레인 영역(123)의 도핑 농도에 거의 영향을 주지 않는다.
제1 도핑 농도는 제2 도핑 농도에 비해서 약 102 내지 104 배 정도 낮을 수 있다.
채널 영역(121)을 도핑하는 것은 박막 트랜지스터(TFT)의 문턱전압을 조절하기 위한 것으로, 제1 도핑 타입과 제2 도핑 타입은 서로 같을 수도 있고 서로 다를 수도 있다.
그 다음, 도펀트 활성화 어닐링(activation annealing) 공정이 수행될 수 있다. 도펀트 활성화 어닐링 공정에 의해서 반도체층(120)에 주입된 도펀트가 반도체층(120)에 분산되며 활성화될 수 있다. 상기 도펀트 활성화 어닐링 공정은 상기 반도체층(120)에 열을 인가하는 방식으로 수행될 수 있다. 예를 들어, 활성화 어닐링 공정은 400 ℃ 내지 700 ℃의 기판 온도에서 1~3시간 동안 열을 인가하는 공정에 의해 수행될 수 있다.
상기 제1 도핑 공정, 제2 도핑 공정, 및 도펀트 활성화 어닐링 공정에 의해서 제1 도핑 농도를 갖는 채널 영역(121), 제2 도핑 농도를 갖는 소스-드레인 영역(123), 비도핑 영역(125)를 갖는 반도체층(120)이 완성된다.
활성화 어닐링 공정은 후술할 소스 전극(161a), 드레인 전극(161b), 제2 게이트 전극층(161c) 및 캐패시터의 상부 전극(162)을 형성하기 전에 수행되기 때문에, 상기 전극들(161a, 161b, 161c, 162)이 활성화 어닐링 공정의 열에 의한 산화 및 손상을 받지 않게 된다. 이에 따라. 상기 전극들(161a, 161b, 161c, 162)은 저저항을 유지할 수 있게 된다.
도 2e를 참조하면, 소스 전극(161a), 드레인 전극(161b), 제2 게이트 전극층(161c) 및 캐패시터의 상부 전극(162)을 형성한다.
먼저, 상기 소스 전극(161a), 드레인 전극(161b), 제2 게이트 전극층(161c) 및 캐패시터의 상부 전극(162)을 형성하기 위해서 제2 도전막(미도시)이 제1 게이트 전극층(141a) 및 층간 절연막(150)을 덮도록 기판 전면(全面)에 형성하고, 제3 마스크 공정을 수행한다.
제2 도전막은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
제2 도전막은 Al, Mo, Ti, 및 Cu 등을 포함하여 형성될 수 있다. 일부 실시예에서, 제2 도전막은 Ti/Cu, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Al/Ti의 적층구조를 가질 수 있다. 일부 실시예에서, 제2 도전막은 1000 Å의 이상의 두께를 가질 수 있다.
상기 제3 마스크 공정은 포토레지스트를 도포한 후, 제3 마스크를 이용하여 선택적으로 포토레지스트가 노광이 되게 한 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거쳐 진행될 수 있다. 식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합으로 수행될 수 있다
도 2f를 참조하면, 박막 트랜지스터(TFT) 및 캐패시터(CAP)를 덮는 평탄화막(170)을 형성한다.
평탄화막(170)은 절연체로 구비될 수 있으며, 무기물, 유기물, 또는 유/무기의 단층 또는 다층 구조로 형성될 수 있다.
일부 실시예에서, 평탄화막(170)은 유기물질로 이루어질 수 있다. 평탄화막(170)이 유기물질로 이루어진 경우, 무기물질로 형성하는 것보다 두껍게 형성할 수 있어 기생 캐패시턴스를 줄일 수 있다. 일부 실시예에서, 평탄화막(170)은 폴리아크릴계(polyacrylate), 폴리이미드계(polyimides), 또는 벤조사이클로부텐(BCB) 등의 물질을 도포하여 그 표면이 평탄한 상태를 갖는 3㎛ 내지 5㎛ 정도의 두께를 가질 수 있다. 평탄화막(170)은 소스 전극(161a) 또는 드레인 전극(161b)의 일부를 노출하는 제1 제2 개구(170a)를 포함할 수 있다. 상기 제1 제2 개구(170a)를 통해서 박막 트랜지스터(TFT)는 다른 소자 또는 배선과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판(10)의 단면도이다. 도 3에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 3을 참조하면, 박막 트랜지스터 어레이 기판(10)은 평탄화막(170) 상에 화소 전극(190), 유기 발광층을 포함하는 중간층(210), 및 대향 전극(220)을 포함하는 유기 발광 소자(OLED)를 더 포함할 수 있다. 또한, 박막 트랜지스터 어레이 기판(10)은 화소 정의막(180)을 더 포함할 수 있다.
화소 전극(190)은 평탄화막(170) 상에 형성된다. 화소 전극(190)은 평탄화막(170)의 제2 개구(170a)를 채우면서 드레인 전극(161b)과 전기적으로 연결될 수 있다. 화소 전극(190)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명 전극으로 구비될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 구비될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO 또는 In2O3로 형성된 투명막을 포함할 수 있다. 일부 실시예에서, 화소 전극(190)은 ITO/Ag/ITO 구조를 가질 수 있다.
화소 정의막(180)은 화소 영역과 비화소 영역을 정의하는 역할을 할 수 있다. 화소 정의막(180)은 화소 영역에 개구부(180a)를 포함하며 평탄화막(170)을 전면적으로 덮도록 형성될 수 있다. 상기 개구부(180a)에 후술할 중간층(210)이 형성되어, 개구부(180a)가 실질적인 화소 영역이 될 수 있다.
화소 전극(190), 중간층(210), 대향 전극(220)은 유기발광소자(OLED, organic light emitting device)를 이루게 된다. 유기 발광 소자(OLED)의 화소 전극(190)과 대향 전극(220)에서 주입되는 정공과 전자는 중간층(210)의 유기 발광층에서 결합하면서 빛이 발생할 수 있다.
중간층(210)은 유기 발광층을 구비할 수 있다.. 선택적인 다른 예로서, 중간층(210)은 유기 발광층(emission layer)을 구비하고, 그 외에 정공 주입층(HIL:hole injection layer), 정공 수송층(hole transport layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer) 중 적어도 하나를 더 구비할 수 있다. 본 실시예는 이에 한정되지 아니하고, 중간층(210)은 유기 발광층을 구비하고, 기타 다양한 기능층을 더 구비할 수 있다.
중간층(210) 상에는 대향 전극(220)이 형성된다. 대향 전극(220)는 화소 전극(190)과 전계를 형성하여, 중간층(210)에서 광이 방출될 수 있게 한다. 화소 전극(190)은 화소마다 패터닝될 수 있으며, 대향 전극(220)은 모든 화소에 걸쳐 공통된 전압이 인가되도록 형성될 수 있다.
화소 전극(190) 및 대향 전극(220)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 화소 전극(190)은 애노드 전극, 대향 전극(220)은 캐소드 전극으로 기능할 수 있으나, 이에 한정되지 않는다. 예를 들면, 화소 전극(190)이 캐소드 전극, 대향 전극(220)이 애노드 전극으로 기능할 수 있다.
도면에서는 하나의 유기발광소자(OLED)만을 도시하였으나, 표시 패널은 복수의 유기발광소자(OLED)를 포함할 수 있다. 각 유기발광소자(OLED) 마다 하나의 화소를 형성할 수 있으며, 각 화소별로 적색, 녹색, 청색 또는 백색의 색을 구현할 수 있다.
그러나, 본 개시는 이에 한정되지 않는다. 중간층(210)은 화소의 위치에 관계없이 화소 전극(190) 전체에 공통으로 형성될 수 있다. 이때, 유기 발광층은 예를 들어, 적색, 녹색 및 청색의 빛을 방출하는 발광 물질을 포함하는 층이 수직으로 적층되거나 혼합되어 형성될 수 있다. 물론, 백색광을 방출할 수 있다면 다른 색의 조합이 가능함은 물론이다. 또한, 상기 방출된 백색광을 소정의 컬러로 변환하는 색변환층이나, 컬러 필터를 더 구비할 수 있다.
보호층(미도시)은 대향 전극(220) 상에 배치될 수 있으며, 유기발광소자(OLED)를 덮어 보호하는 역할을 할 수 있다. 보호층(미도시)은 무기 절연막 및/또는 유기 절연막을 사용할 수 있다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판(20)의 단면도이다. 도 4에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 4의 박막 트랜지스터 어레이 기판(20)은 도 1의 박막 트랜지스터 어레이 기판(100) 상에 화소 전극(190), 액정을 포함하는 중간층(310), 대향 전극(320) 및 컬러필터층(미도시)을 더 포함한다.
화소 전극(190)은 평탄화막(170) 상에 형성된다. 화소 전극(190)은 평탄화막(170)의 제2 개구(170a)를 채우면서 드레인 전극(161b)과 전기적으로 연결될 수 있다. 화소 전극(190)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명 전극으로 구비될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 구비될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO 또는 In2O3로 형성된 투명막을 포함할 수 있다. 일부 실시예에서, 화소 전극(190)은 ITO/Ag/ITO 구조를 가질 수 있다.
중간층(310)은 액정을 포함할 수 있다. 액정을 포함하는 중간층(310)은 화소 전극(190)과 대향 전극(320)이 형성하는 전계에 따라서 액정의 배열이 변할 수 있다. 중간층(310)을 통과하는 빛의 투과율은 중간층(310)의 배열에 따라 투과율이 정해질 수 있다.
중간층(310) 상에는 대향 전극(320)이 형성된다. 대향 전극(320)은 모든 화소에 걸쳐 공통된 전압이 인가되도록 형성될 수 있다. 대향 전극(320)는 복수의 슬릿을 포함하는 등 다양한 형태로 형성될 수 있다.
대향 전극(320) 상에는 컬러필터층(미도시)이 더 포함될 수 있다. 컬러필터층은 화소에 따라 적색, 녹색 또는 청색의 필터를 포함할 수 있다. 컬러필터층은 박막 트랜지스터 어레이 기판(20) 하부에 있는 백라이트 유닛(미도시)로부터 조사되어 중간층(310)을 통과한 빛에 색상을 부여하는 역할을 할 수 있다.
도면에서는 하나의 화소만을 도시하였으나, 표시 패널은 복수의 화소를 포함할 수 있다.
상기와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판(10, 20)은 유기발광표시장치 또는 액정표시장치에 적용될 수 있다. 그러나, 이에 한정되는 것은 아니고 플라즈마 표시장치, 전기영동 표시장치(electrophoretic display) 등 다양한 표시 장치에 적용될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20, 100: 박막 트랜지스터 어레이 기판
110: 기판
120: 반도체층
120': 비도핑-반도체층
120'': 예비-반도체층
121: 채널 영역
123: 소스-드레인 영역
123a: 소스 영역, 123b: 드레인 영역
125: 비도핑 영역
130: 게이트 절연막
130a: 제1 콘택홀
130b: 제2 콘택홀
141: 예비-게이트 전극
141a: 제1 게이트 전극층, 141b: 상부 게이트 전극층
142: 하부 전극
142a: 제1 전극층, 142b: 제2 전극층
143: 게이트 전극
150: 층간 절연막
161b: 드레인 전극
161a: 소스 전극
161c: 제2 게이트 전극층
162: 상부 전극
170: 평탄화막
180: 화소 정의막
190: 화소 전극
210, 310: 중간층
220, 320: 대향 전극

Claims (15)

  1. 적어도 하나의 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판에 있어서, 상기 박막 트랜지스터는
    기판 상의 제1 도핑 농도를 갖는 채널 영역, 상기 채널 영역을 사이에 두고 상기 제1 도핑 농도 보다 높은 제2 도핑 농도를 갖는 소스-드레인 영역, 및 상기 소스-드레인 영역으로부터 연장되는 비도핑 영역을 갖는 반도체층;
    상기 반도체층 상의 게이트 절연막;
    상기 게이트 절연막 상에 배치되며, 상기 채널 영역과 적어도 일부 중첩되는 게이트 전극; 및
    상기 게이트 전극과 절연되며, 상기 소스-드레인 영역과 전기적으로 연결되는 소스 전극 및 드레인 전극;을 포함하며,
    상기 게이트 전극은 제1 게이트 전극층 및 상기 제1 게이트 전극층 보다 큰 두께를 갖는 제2 게이트 전극층을 포함하고,
    상기 채널 영역의 도핑 농도는 상기 비도핑 영역의 도핑 농도보다 큰, 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 제2 게이트 전극층은 상기 소스 전극 또는 상기 드레인 전극과 동일한 물질로 이루어진 박막 트랜지스터 어레이 기판.
  3. 제1항에 있어서,
    상기 비도핑 영역이 연장된 반도체층 상에 배치된 하부 전극, 및
    상기 하부 전극과 절연되며, 상기 하부 전극과 적어도 일부 중첩되는 상부 전극을 포함하는 캐패시터;를 더 포함하는 박막 트랜지스터 어레이 기판.
  4. 제3항에 있어서,
    상기 제1 게이트 전극층의 두께는 상기 하부 전극의 두께보다 얇은 박막 트랜지스터 어레이 기판.
  5. 제3항에 있어서,
    상기 하부 전극은 제1 전극층, 및 제2 전극층을 포함하며,
    상기 제1 전극층은 상기 제1 게이트 전극층과 동일한 물질로 이루어진 박막 트랜지스터 어레이 기판.
  6. 제3항에 있어서,
    상기 상부 전극은 상기 소스 전극 또는 상기 드레인 전극과 동일 물질로 이루어진 박막 트랜지스터 어레이 기판.
  7. 제1항에 있어서,
    상기 제1 게이트 전극층은 투명 전도성 물질로 이루어진 박막 트랜지스터 어레이 기판.
  8. 제1항에 있어서,
    상기 제1 게이트 전극층의 두께는 300 Å 내지 500 Å의 사이의 값을 갖는 박막 트랜지스터 어레이 기판.
  9. 제1항에 있어서,
    상기 박막 트랜지스터를 덮으며 상기 소스 전극 또는 상기 드레인 전극의 일부를 노출하는 개구를 포함하는 평탄화막;을 더 포함하는 박막 트랜지스터 어레이 기판.
  10. 제1항에 있어서,
    상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 화소 전극; 및
    상기 화소 전극과 중간층을 사이에 두고 마주보며 배치되는 대향 전극;을 더 포함하며,
    상기 중간층은 유기발광층 또는 액정층을 포함하는 박막 트랜지스터 어레이 기판.
  11. 기판의 전면(全面)에 비도핑 반도체층을 형성하는 단계;
    상기 비도핑 반도체층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 박막 트랜지스터의 제1 게이트 전극층 및 상부 게이트 전극층을 포함하는 예비-게이트 전극을 형성하는 단계;
    상기 박막 트랜지스터의 채널 영역 및 소스-드레인 영역이 될 부분을 노출하는 개구를 포함하는 층간 절연막을 형성하는 단계;
    상기 비도핑 반도체층에 상기 소스-드레인 영역을 형성하는 제1 도핑 공정을 수행하는 단계;
    상기 상부 게이트 전극층을 식각하는 단계;
    상기 비도핑 반도체층에 상기 채널 영역을 형성하는 제2 도핑 공정을 수행하는 단계;
    상기 소스-드레인 영역 및 상기 채널 영역이 형성된 반도체층에 도펀트 활성화 어닐링을 수행하는 단계; 및
    상기 소스-드레인 영역에 연결되는 소스 전극, 드레인 전극 및 상기 제1 게이트 전극층 상의 제2 게이트 전극층을 형성하는 단계;를 포함하는 박막 트랜지스터 어레이 기판의 제조방법.
  12. 제11항에 있어서,
    상기 제1 도핑 공정을 수행하는 단계는 상기 예비-게이트 전극 및 상기 층간 절연막을 마스크로 하여 도펀트을 주입하는 박막 트랜지스터 어레이 기판의 제조방법.
  13. 제11항에 있어서,
    상기 제2 도핑 공정에서 주입되는 도펀트는 상기 제1 게이트 전극층을 통과하여 상기 비도핑 반도체층에 도핑되는 박막 트랜지스터 어레이 기판의 제조방법.
  14. 제11항에 있어서,
    상기 제1 게이트 전극층은 투명 전도성 물질로 형성되며,
    상기 제1 게이트 전극층의 두께는 300 Å 내지 500 Å 인 박막 트랜지스터 어레이 기판의 제조방법.
  15. 제11항에 있어서,
    상기 게이트 절연막은 상기 소스-드레인 영역의 일부를 노출하는 콘택홀을 포함하며,
    상기 콘택홀은 하프톤 마스크 공정에 의해서 상기 층간 절연막의 개구와 동시에 형성되는 박막 트랜지스터 어레이 기판의 제조방법.
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