KR102346675B1 - 디스플레이 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예는 복수의 화소를 포함하는 디스플레이 장치에 있어서, 각 화소는, 기판 상에 위치하며, 게이트전극, 소스전극 및 드레인전극을 포함하는 제1 박막트랜지스터, 및 기판 상에 위치하며, 순차적으로 적층된 제1 전극, 유전체층, 및 제2 전극을 구비하는 스토리지 커패시터를 포함하고, 제1 전극, 유전체층, 및 제2 전극은 실질적으로 동일한 패턴을 가지는 디스플레이 장치를 개시한다.

Description

디스플레이 장치 및 그 제조 방법 {Display apparatus and manufacturing method thereof }
본 발명의 실시예들은 디스플레이 장치 및 그 제조 방법에 관한 것이다.
일반적으로 액정 디스플레이 장치는 액체와 고체의 중간적인 특성을 가지는 액정은 외부 전계에 의해 액정분자의 배열이 달라지는 전기적 성질과 액정 셀의 복굴절성, 선광성 및 광산란 특성 등의 광학적 성질을 이용하여 디스플레이 장치로 만든 것이다.
자발광형 표시 장치인 유기 발광 디스플레이 장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 넓은 시야각, 높은 콘트라스트(contrast) 및 빠른 응답 속도 등의 고품위 특성으로 인해 차세대 표시 장치로 주목받고 있다.
액정 디스플레이 장치 또는 유기발광 디스플레이 장치와 같은 디스플레이 장치는 전원인가 및 그에 따른 신호 처리를 위하여 다양한 종류의 배선들, 및 박막트랜지스터 및 스토리지 커패시터와 같은 소자를 포함하며, 고해상도의 요구가 증가됨에 따라 배선들 및 소자들이 많아지며 복잡해지고 있다.
본 발명의 실시예들은 본 발명의 실시예들은 디스플레이 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는 복수의 화소를 포함하는 디스플레이 장치에 있어서, 각 화소는, 기판 상에 위치하며, 게이트전극, 소스전극 및 드레인전극을 포함하는 제1 박막트랜지스터; 및 상기 기판 상에 위치하며, 순차적으로 적층된 제1 전극, 유전체층, 및 제2 전극을 구비하는 스토리지 커패시터;를 포함하고, 상기 제1 전극, 상기 유전체층, 및 상기 제2 전극은 실질적으로 동일한 패턴을 가지는, 디스플레이 장치를 개시한다.
본 실시예에 있어서, 상기 스토리지 커패시터의 상기 제1 전극은 상기 게이트전극과 동일층에 위치하며 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 게이트전극 상부에는 상기 게이트전극과 실질적으로 동일한 패턴을 갖는 절연패턴층이 더 포함될 수 있다.
본 실시예에 있어서, 상기 절연패턴층은 상기 유전체층과 동일층에 위치하며 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 각 화소는 데이터선을 더 포함하고, 상기 스토리지 커패시터의 상기 제2 전극은 상기 게이트전극 보다 상부층에 위치하고, 상기 데이터선 보다 아래층에 위치할 수 있다.
본 실시예에 있어서, 상기 스토리지 커패시터의 상기 제2 전극 및 상기 데이터선 사이에 위치하는 층간 절연막을 포함할 수 있다.
본 실시예에 있어서, 상기 각 화소는 상기 기판 상에 위치하는 제2 박막트랜지스터를 더 포함하고, 상기 스토리지 커패시터의 상기 제1 전극은 상기 제2 박막트랜지스터의 활성층을 덮을 수 있다.
본 실시예에 있어서, 상기 스토리지 커패시터의 상기 제1 전극은 상기 제2 박막트랜지스터의 게이트전극일 수 있다.
본 실시예에 있어서, 상기 스토리지 커패시터의 상기 제1 전극과 상기 제2 전극은 식각 선택비가 다른 물질을 포함할 수 있다.
본 발명의 또 다른 실시예는, 기판 상에 순차적으로 제1 도전층, 절연층 및 제2 도전층을 형성하는 단계; 상기 제2 도전층 상에 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 마스크로 상기 제1 도전층, 상기 절연층 및 상기 제2 도전층을 동시에 패터닝하여 실질적으로 동일한 패턴을 가지는 제1 전극, 유전체층, 및 제2 전극을 구비하는 스토리지 커패시터를 형성하는 단계;를 포함하는, 디스플레이 장치의 제조 방법을 개시한다.
본 실시예에 있어서, 상기 제2 도전층 상에 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 마스크로 상기 제1 도전층, 상기 절연층 및 상기 제2 도전층을 패터닝하여 제1 도전패턴층, 절연패턴층 및 제2 도전패턴층을 구비하는 패턴층들을 형성하는 단계; 상기 제2 포토레지스트 패턴을 제거하는 단계; 및 상기 제2 도전패턴층을 제거하는 단계;를 포함할 수 있다.
본 실시예에 있어서, 상기 제1 포토레지스트 패턴을 형성하는 단계 및 상기 제2 포토레지스트 패턴을 형성하는 단계는 동일한 마스크 공정에서 수행될 수 있다.
본 실시예에 있어서, 상기 제1 도전패턴층은 박막트랜지스터의 게이트전극일 수 있다.
본 실시예에 있어서, 상기 패턴층들을 형성하는 단계 및 상기 스토리지 커패시터를 형성하는 단계는 동일 식각 공정에서 수행될 수 있다.
본 실시예에 있어서, 상기 제2 도전패턴층을 제거하는 단계에서, 상기 제1 포토레지스트 패턴은 상기 제2 전극 상에 남아있을 수 있다.
본 실시예에 있어서, 상기 제1 전극은 상기 제2 전극과 식각 선택비가 다른 물질을 포함하고, 상기 제1 도전패턴층은 상기 제2 도전패턴층과 식각 선택비가 다른 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 기판 상에 활성층들을 형성하는 단계를 더 포함하고, 상기 제1 전극은 상기 활성층들 중 어느 하나의 활성층과 오버랩되도록 상기 어느 하나의 활성층 상에 위치할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 디스플레이 장치용 백플레인 및 그 제조방법은 마스크의 추가 없이 충분한 커패시턴스를 확보할 수 있는 스토리지 커패시터(Cst)를 구비할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타낸 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 기판(10) 상에 형성된 복수의 박막트랜지스터(100, 200), 스토리지 커패시터(Cst), 복수의 배선들 및 표시소자를 포함할 수 있다.
기판(10)은 유리재, 금속재, 또는 플라스틱재로 형성될 수 있다. 플라스틱재는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 와 같은 다양한 재료로 형성될 수 있다.
버퍼층(11)은 기판(10)상에 평활한 면을 형성하고 불순 원소가 침투하는 것을 차단한다. 버퍼층(11)은 실리콘질화물(SiNx) 및/또는 실리콘산화물(SiOx)과 같은 무기물로 단층 또는 복수층으로 형성될 수 있다.
복수의 박막트랜지스터(100, 200) 및 스토리지 커패시터(Cst)는 기판(10) 상에 형성되며, 복수의 배선들과 전기적으로 연결된다. 복수의 배선들은 주사선(미도시), 발광 제어선(미도시), 데이터선(26), 초기화 전압선(미도시) 및 구동 전압선(24)을 포함할 수 있다. 본 명세서에서 전기적으로 연결된다 함은 구성 요소들이 직접 연결된 경우뿐만 아니라, 그 중간에 다른 구성 요소 등이 개재되어 있는 경우도 포함한다.
복수의 박막트랜지스터는 복수의 스위칭 박막트랜지스터 및 구동 박막트랜지스터(200)를 포함할 수 있다. 도 1에서는 복수의 스위칭 박막트랜지스터들 중 어느 하나인 발광 제어 박막트랜지스터(100) 도시하였다.
발광 제어 박막트랜지스터(100)는 발광 제어선(미도시)으로부터 전달받은 발광 제어 신호에 따라 턴 온 되어 제1 전원 전압이 표시 소자, 예컨대 유기 발광 소자(OLED)의 화소전극(41)에 전달되게 한다.
발광 제어 박막트랜지스터(100)는 발광 제어 활성층(110), 발광 제어 게이트전극(120), 발광제어 소스전극(110s) 및 발광 제어 드레인전극(110d)을 포함한다.
발광 제어 게이트전극(120)은 발광 제어선(미도시)의 일부 영역에 해당하고, 발광 제어 소스전극(110s) 및 발광 제어 드레인전극(110d) 각각은 다결정 실리콘층으로 형성된 활성층에 N형 불순물 또는 P형 불순물이 도핑되면서 형성된 발광 제어 소스 영역 및 발광 제어 드레인 영역에 대응한다.
본 실시예에서는 발광 제어 활성층(110)이 다결정 실리콘층으로 형성된 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 발광 제어 활성층(110)은 비정질 실리콘으로 형성되거나, G-I-Z-O층 [(In2O3)a(Ga2O3)b(ZnO)c층](a, b, c는 각각 a=0, b=0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체로 형성될 수 있다.
발광 제어 드레인전극(110d)은 콘택홀(14h)을 통해 커버메탈(130)과 연결되고, 커버메탈(130)을 통해 표시 소자, 예컨대 유기 발광 소자(OLED)의 화소전극(41)과 연결될 수 있다. 화소전극(41)은 평탄화막(15)에 형성된 비아홀(15h)을 통해 커버메탈(130)과 연결된다. 화소전극(41) 상에는 화소전극(41)의 상부면을 노출하는 개구를 갖는 화소정의막(16)이 형성되며, 화소정의막(16)의 개구에는 발광층을 포함하는 중간층(42)이 형성되며, 중간층(42) 상에는 대향전극(43)이 형성된다.
구동 박막트랜지스터(200)는 발광 제어 박막트랜지스터(100)를 경유하여 표시 소자, 예컨대 유기 발광 소자(OLED)의 화소전극(41)과 전기적으로 연결될 수 있다. 구동 박막트랜지스터(200)는 또 다른 스위칭 박막트랜지스터(미도시)의 스위칭 동작에 따라 데이터선(26)으로부터 전달받은 데이터 신호에 기초하여 유기 발광 소자(OLED)에 구동 전류를 공급한다.
구동 박막트랜지스터(200)는 구동 활성층(210), 구동 게이트전극(220), 구동 소스전극(210s) 및 구동 드레인전극(210d)을 포함한다. 구동 소스전극(210s) 및 구동 드레인전극(210d) 각각은 다결정 실리콘층으로 형성된 구동 활성층(210)에 N형 불순물 또는 P형 불순물이 도핑되면서 형성된 구동 소스 영역 및 구동 드레인 영역에 대응한다.
본 실시예에서는 구동 활성층(210)이 다결정 실리콘층으로 형성된 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 구동 활성층(210)은 비정질 실리콘으로 형성되거나, G-I-Z-O층 [(In2O3)a(Ga2O3)b(ZnO)c층](a, b, c는 각각 a=0, b=0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체로 형성될 수 있다.
스토리지 커패시터(Cst)는 게이트 절연막(12)을 개재한 채로 구동 박막트랜지스터(200)와 중첩되게 위치하여, 유기 발광 소자(OLED)의 하부 공간의 이용 효율을 높일 수 있다. 게이트 절연막(12)은 예를 들어, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물로 형성할 수 있다.
스토리지 커패시터(Cst)는 순차적으로 적층된 제1 전극(310), 유전체층(13a), 및 제2 전극(320)을 포함한다. 스토리지 커패시터(Cst)의 제1 전극(310), 유전체층(13a) 및 제2 전극(320)은 실질적으로 동일한 패턴을 갖는다. 스토리지 커패시터(Cst)의 제1 전극(310), 유전체층(13a) 및 제2 전극(320)은 동일한 마스크 공정에서 동시에 패터닝되어, 실질적으로 동일한 패턴을 가질 수 있다.
스토리지 커패시터(Cst)의 제1 전극(310)은 구동 박막트랜지스터(200)의 게이트전극(220)으로서의 기능을 동시에 수행할 수 있으며, 스위칭 게이트전극, 예컨대 발광 제어 게이트전극(120)과 동일층에 동일물질로 형성될 수 있다. 스토리지 커패시터(Cst)의 제1 전극(310)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 물질을 포함할 수 있다.
스토리지 커패시터(Cst)의 유전체층(13a)은 예를 들어, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물로 형성할 수 있다. 유전체층(13a)은 발광 제어 게이트전극(120) 상에 형성된 절연패턴층(13b)과 동일층에 동일물질로 형성될 수 있다. 절연패턴층(13b)은 게이트전극(120)의 패터닝시 함께 형성된 것으로, 게이트전극(120)과 실질적으로 동일한 패턴을 가질 수 있다.
스토리지 커패시터(Cst)의 제2 전극(320)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 물질, 또는 ITO와 같은 물질을 포함할 수 있다.
일부 실시예에서, 스토리지 커패시터(Cst)의 제2 전극(320)은 제1 전극(310)과 식각 선택비가 다른 물질을 포함할 수 있다. 스토리지 커패시터(Cst)가 형성될 때, 스위칭 박막트랜지스터, 예컨대 발광 제어 박막트랜지스터(100)의 게이트전극(120)도 함께 형성된다. 이 공정에서, 발광 제어 박막트랜지스터(100)의 발광 제어 게이트전극(120) 위에 형성된 도전패턴층(M2', 도 3b 참조)을 제거하기 위한 식각 공정이 진행되는데, 이 때 스토리지 커패시터(Cst)의 제1 전극(310) 및 발광 제어 게이트전극(120)이 측방향으로 오버 에치되는 것을 방지하기 위하여, 스토리지 커패시터(Cst)의 제2 전극(320)은 제1 전극(310) 및 발광 제어 게이트전극(120)과 식각 선택비가 다른 물질을 포함할 수 있다. 예컨대, 제1 전극(310)이 몰리브덴(Mo)을 포함하는 경우, 제2 전극(320)은 티타늄(Ti), 크롬(Cr), 또는 ITO를 포함할 수 있다.
스토리지 커패시터(Cst)의 제2 전극(320)은 데이터선(26) 및 구동 전압선(24) 보다 아래 층에 위치한다. 만약, 스토리지 커패시터(Cst)의 제2 전극(320)이 데이터선(26) 및 구동 전압선(24)과 동일층에 위치한다면, 스토리지 커패시터(Cst)의 제1 전극(310)과 제2 전극(320) 사이에는 층간 절연막(14)이 개재된다. 층간 절연막(14)은, 복수의 박막트랜지스터와 배선들간의 절연을 위해 약 4000Å이상의 두께를 갖는다. 층간 절연막(14)의 두께가 비교적 두껍게 형성되므로, 층간 절연막(14)을 가운데 개재한 제1,2 전극(310, 320)은 충분한 커패시턴스를 확보하기 어렵다.
그러나, 본 발명은 스토리지 커패시터(Cst)의 제2 전극(320)이 데이터선(26) 및 구동 전압선(24)의 아래 층에 위치하므로, 제1 전극(310)과 제2 전극(320) 사이의 거리가 비교적 짧아져 충분한 커패시턴스를 확보할 수 있다. 또한, 스토리지 커패시터(Cst)의 제1 전극(310), 유전체층(13a) 및 제2 전극(320)이 모두 동일한 공정에서 패터닝되므로, 마스크의 추가 없이 충분한 커패시턴스를 갖는 스토리지 커패시터(Cst)가 형성될 수 있다. 스토리지 커패시터(Cst)의 제조 과정은 이하 도 2 내지 도 7을 참조하여 설명한다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 나타낸 단면도이다.
도 2는 제1 마스크 공정을 나타낸다.
도 2를 참조하면, 버퍼층(11)이 형성된 기판(10) 상에 반도체층(미도시)을 형성하고 이를 패터닝하여 발광 제어 활성층(110) 및 구동 활성층(210)을 형성한다. 도 2에서는 발광제어 활성층(110)만 도시되었으나, 다른 스위칭 박막트랜지스터의 활성층들도 동일하게 형성됨은 물론이다.
기판(10)은 유리재, 금속재, 또는 플라스틱재로 형성될 수 있다. 플라스틱재는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 와 같은 다양한 재료로 형성될 수 있다. 버퍼층(11)은 실리콘질화물(SiNx) 및/또는 실리콘산화물(SiOx)과 같은 무기물로 단층 또는 복수층을 포함할 수 있다.
반도체층은 다결정 실리콘층, 비정질 실리콘, 또는 G-I-Z-O층 [(In2O3)a(Ga2O3)b(ZnO)c층](a, b, c는 각각 a=0, b=0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체를 포함할 수 있다.
도 3a 내지 도 3c는 제2 마스크 공정을 나타낸다.
도 3a을 참조하면, 활성층들(110, 210)이 형성된 기판(10) 상에 제1 도전층(M1), 절연층(13), 및 제2 도전층(M2)을 형성한다.
제1 도전층(M1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 물질을 포함할 수 있다.
절연층(13)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물로 형성할 수 있다.
제2 도전층(M2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 물질, 또는 ITO와 같은 물질을 포함할 수 있다.
이후, 하프톤 마스크(HM)를 사용하여 제1 포토레지스트 패턴(PR1) 및 제2 포토레지스트 패턴(PR2)을 형성한다.
제2 도전층(M2) 상에 포토레지스트, 예컨대 네거티브 포토레지스트를 형성하고, 하프톤 마스크(HM)를 이용하여 광을 조사한다. 하프톤 마스크(HM)의 투과부(HM1)는 스토리지 커패시터(Cst)가 형성될 영역과 대응되어 단차가 높은 제1 포토레지스트 패턴(PR1)이 형성되고, 반투과부(HM2)는 스위칭 박막트랜지스터, 예컨대 발광 제어 박막트랜지스터(100)의 게이트전극(120)이 형성될 영역과 대응되어 단차가 비교적 낮은 제2 포토 레지스트 패턴(PR2)이 형성된다.
본 실시예에서는 포토레지스트가 네거티브 포토레지스트인 경우를 설명하였으나, 또 다른 실시예로 포지티브 포토레지스트를 사용하여 공정을 진행할 수 있음은 물론이다.
다음으로, 제1 포토레지스트 패턴(PR1) 및 제2 포토레지스트 패턴(PR2)을 마스크로 제1 도전층(M1), 절연층(13), 및 제2 도전층(M2)을 패터닝한다(제1 차 식각). 패터닝은 건식 식각법 또는 습식 식각법에 따라 수행될 수 있다. 패터닝 결과, 구동 활성층(210) 상에는 제1 전극(310), 유전체층(13a), 및 제2 전극(320)을 포함하는 스토리지 커패시터(Cst)가 형성되고, 스위칭 활성층, 예컨대 발광 제어 활성층(110) 상에는 제1 도전패턴층(120), 절연패턴층(13b), 및 제2 도전패턴층(M2')이 형성된다. 제1 도전패턴층(120)은 발광 제어 게이트전극(120)이 된다.
도 3b를 참조하면, 제1,2 포토레지스트 패턴(PR1, PR2)에 대해 애슁(ashing) 공정을 진행한다. 애슁 고정에 의해 단차가 낮은 제2 포토레지스트 패턴(PR2)은 제거되어 제2 도전패턴층(M2')이 노출된다. 반면, 단차가 높은 제1 포토레지스트 패턴(PR1)은 그대로 남는다.
도 3c를 참조하면, 식각 공정을 통해 노출된 제2 도전패턴층(M2')을 제거하고(제2 차 식각), 남은 제1 포토레지스트 패턴(PR1)을 제거한다. 식각 공정은 건식 식각법 또는 습식 식각법에 따라 수행될 수 있다.
만약, 제1,2 도전층(M1, M2)이 동일한 물질을 포함한다면, 제2 도전패턴층(M2')을 제거하기 위한 식각 공정에서 제1 도전층(M1)으로 형성된 스토리지 커패시터(Cst)의 제1 전극(310) 및 제1 도전패턴층(120)도 측방향으로 오버 에치될 수 있다. 이와 같은 현상을 방지하기 위하여, 일부 실시예에서는 제2 도전패턴층(M2')에 포함된 물질, 즉 제2 도전층(M2)의 물질과 제1 도전층(M1)의 물질은 서로 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 도전층(M1)이 몰리브덴(Mo)을 포함하는 경우, 제2 도전층(M2)은 티타늄(Ti), 크롬(Cr), 또는 ITO를 포함할 수 있다.
도 4는 제3 마스크 공정을 나타낸다.
도 4를 참조하면, 콘택홀(14h)을 갖는 층간 절연막(14)을 형성한다. 층간 절연막(14)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물로 형성된 단층 또는 복수층을 포함할 수 있다.
도 5는 제4 마스크 공정을 나타낸다.
도 4를 참조하면, 금속층(미도시)을 형성하고, 이를 패터닝하여 커버메탈(130), 데이터선(26) 및 구동 전압선(24)을 형성할 수 있다.
금속층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
도 6은 제5 마스크 공정 및 제6 마스크 공정을 나타낸다.
도 6을 참조하면, 비아홀(15h)을 갖는 평탄화막(15)을 형성한 후(제5 마스크 공정), 화소전극(41)을 형성한다(제6 마스크 공정).
평탄화막(15)은 무기 절연막 및/또는 유기 절연막을 사용할 수 있다. 화소전극(41)은 평탄화막(15)에 형성된 비아홀(15h)을 통해 스위칭 박막트랜지스터, 예컨대 발광 제어 박막트랜지스터(100)의 드레인전극(110d)과 전기적으로 연결될 수 있다.
도 7은 제7 마스크 공정을 나타낸다.
도 7을 참조하면, 화소전극(41)의 상부면을 노출하는 개구를 갖는 화소정의막(16)을 형성한다(제7 마스크 공정). 화소정의막(16)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기물로 형성될 수 있다.
이후, 화소정의막(16)의 개구에 발광층을 포함하는 중간층(42)을 형성하고, 중간층(42) 및 화소정의막(16)을 덮는 대향전극(43)을 형성할 수 있다. 발광층은 적색, 녹색, 청색, 백색에 해당하는 빛을 방출할 수 있는 저분자 유기물 또는/및 고분자 유기물을 포함할 수 있다 중간층(42)은 발광층 이외에 정공 주입층(HIL:hole injection layer), 정공 수송층(HTL: hole transport layer), 전자 수송층(ETL: electron transport layer) 및 전자 주입층(EIL: electron injection layer) 중 적어도 하나를 포함할 수 있다. 또 다른 실시예로, 중간층(42)은 기타 다양한 기능층을 더 구비될 수 있다.
본 실시예에서는, 화소전극(41)과 대향전극(43) 사이에 유기물을 포함하는 발광층을 구비한 중간층(42)이 개재되는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예에서, 화소전극(41)과 대향전극(43) 사이에는 액정층이 개재될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 기판
11: 버퍼층
12: 게이트 절연막
13a: 유전체층
13b: 절연패턴층
14: 층간 절연막
15: 평탄화막
16: 화소정의막
100: 스위칭 박막트랜지스터 (발광 제어 박막트랜지스터)
200: 구동 박막트랜지스터,
Cst: 스토리지 커패시터
310: 스토리지 커패시터의 제1 전극
320: 스토리지 커패시터의 제2 전극
41: 화소전극
42: 중간층
43: 대향전극

Claims (17)

  1. 복수의 화소를 포함하는 디스플레이 장치에 있어서, 각 화소는,
    기판 상에 위치하며, 제1 게이트전극, 및 제1활성층을 포함하는 제1 박막트랜지스터;
    상기 기판 상에 위치하며, 제2 게이트전극 및 제2활성층을 포함하는 제2 박막트랜지스터;
    상기 제1 박막트랜지스터와 중첩하며, 순차적으로 적층된 제1 전극, 유전체층, 및 제2 전극을 구비하되, 상기 제1 전극, 상기 유전체층, 및 상기 제2 전극은 동일한 패턴을 가지는, 스토리지 커패시터; 및
    상기 스토리지 커패시터의 상기 제2 전극에 중첩하는 제1 부분 및 상기 제2 박막트랜지스터의 상기 제2 게이트전극에 중첩하는 제2 부분을 포함하는 층간절연막;을 포함하되,
    상기 기판으로부터 상기 층간절연막의 상기 제1 부분의 상면까지의 수직거리는, 상기 기판으로부터 상기 층간절연막의 상기 제2 부분의 상면까지의 수직거리 보다크고,
    상기 스토리지 커패시터의 상기 제1 전극은 상기 제1 게이트전극을 포함하고,
    상기 제1 박막트랜지스터의 상기 제1활성층은 상기 제1 전극 및 상기 제2 전극에 중첩하는 채널영역, 상기 채널영역의 양측에 위치하는 소스영역 및 드레인영역을 포함하되, 상기 소스영역 및 상기 드레인영역은 상기 제2 전극에 중첩하지 않는, 디스플레이 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 게이트전극 상부에는 상기 제2 게이트전극과 동일한 패턴을 갖는 절연패턴층이 더 포함되는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 절연패턴층은 상기 유전체층과 동일층에 위치하며 동일 물질을 포함하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 각 화소는 데이터선을 더 포함하고, 상기 데이터선은 상기 층간절연막 상에 배치되는, 디스플레이 장치.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 스토리지 커패시터의 상기 제1 전극은 상기 제1 박막트랜지스터의 상기 제1 게이트전극인, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 스토리지 커패시터의 상기 제1 전극과 상기 제2 전극은 식각 선택비가 다른 물질을 포함하는, 디스플레이 장치.
  10. 구동 활성층 및 스위칭 활성층이 형성된 기판 상에 순차적으로 제1 도전층, 절연층 및 제2 도전층을 형성하는 단계;
    상기 제2 도전층 상에 제1 포토레지스트 패턴 및 상기 제1 포토레지스트 패턴 보다 낮은 제2 포토레지스트 패턴을 형성하되, 상기 제1 포토레지스트 패턴은 상기 구동 활성층에 중첩하고 상기 제2 포토레지스트 패턴은 상기 스위칭 활성층에 중첩하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 상기 제1 도전층, 상기 절연층 및 상기 제2 도전층을 동시에 패터닝하여, 구동 게이트전극 및 스토리지 커패시터를 형성하는 단계;
    상기 제2 포토레지스트 패턴을 마스크로 상기 제1 도전층, 상기 절연층 및 상기 제2 도전층을 동시에 패터닝하여, 각각 상기 스위칭 활성층에 중첩하는 스위칭 게이트전극, 절연패턴층, 및 도전패턴층을 형성하는 단계; 및
    상기 제1 포토레지스트 패턴 보다 상기 제2 포토레지스트 패턴을 먼저 제거하고, 상기 제2 포토레지스트 패턴 아래의 도전패턴층을 제거하는 단계;를 포함하고,
    상기 구동 게이트전극 및 스토리지 커패시터를 형성하는 단계에서, 상기 스토리지 커패시터는 동일한 패턴을 가지는 제1 전극, 유전체층, 및 제2 전극을 포함하고 상기 스토리지 커패시터의 상기 제1 전극은 상기 구동 게이트전극을 포함하며,
    상기 구동 활성층은 상기 제1 전극 및 상기 제2 전극에 중첩하는 채널영역, 상기 채널영역의 양측에 위치하는 소스영역 및 드레인영역을 포함하되, 상기 소스영역 및 상기 드레인영역은 상기 제2 전극에 중첩하지 않는, 디스플레이 장치의 제조 방법.
  11. 삭제
  12. 제10항에 있어서,
    제1 포토레지스트 패턴을 형성하는 단계 및 상기 제2 포토레지스트 패턴을 형성하는 단계는 동일한 마스크 공정에서 수행되는, 디스플레이 장치의 제조 방법.
  13. 삭제
  14. 제10항에 있어서,
    상기 스위칭 게이트전극, 상기 절연패턴층, 및 상기 도전패턴층을 형성하는 단계, 및 상기 구동 게이트전극 및 스토리지 커패시터를 형성하는 단계는 동일 식각 공정에서 수행되는, 디스플레이 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 도전패턴층을 제거하는 단계에서, 상기 제1 포토레지스트 패턴은 상기 제2 전극 상에 남아있는, 디스플레이 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 제1 전극은 상기 제2 전극과 식각 선택비가 다른 물질을 포함하고,
    상기 스위칭 게이트전극은 상기 도전패턴층과 식각 선택비가 다른 물질을 포함하는, 디스플레이 장치의 제조 방법.
  17. 삭제
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