KR102556027B1 - 디스플레이장치 및 이의 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예는 복수의 화소영역을 구비하는 기판; 및 상기 기판의 각 화소영역에 구비되며, 스토리지 커패시터 및 복수의 박막트랜지스터를 포함하는 화소회로;를 포함하고, 상기 복수의 박막트랜지스터 중 적어도 어느 하나는, 상기 기판 상에 위치하며, 제1 이온불순물을 포함하는 반도체층; 상기 반도체층의 표면으로부터 제1 깊이를 가지고, 제2 이온불순물을 포함하며, 상호 이격된 소스영역 및 드레인영역; 상기 반도체층 상에서 상기 소스영역과 상기 드레인영역 사이에 위치하는 게이트전극; 및 상기 반도체층과 전기적으로 연결되며, 상기 소스영역 및 상기 드레인영역 중 적어도 어느 하나와 인접한 바이어스배선;을 포함하는, 디스플레이장치를 개시한다.

Description

디스플레이장치 및 이의 제조방법{DISPLAY APPARATUS AND MANUFACTURING METHOD OF THE SAME}
본 발명의 실시예들은 디스플레이장치 및 이의 제조방법에 관한 것이다.
디스플레이장치 중 하나인 유기발광표시장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자와 다른 전극으로부터 주입된 정공이 유기 발광층에서 결합하여 여기자를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 유기발광표시장치는 자발광소자인 유기 발광 다이오드를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수개의 박막 트랜지스터 및 하나 이상의 커패시터가 형성되어 있다. 박막 트랜지스터는 구동전류를 발생시키지만, 누설전류도 발생하는 문제점이 있다.
본 발명의 실시예들은 디스플레이장치 및 이의 제조방법을 제공한다.
본 발명의 일 실시예는 복수의 화소영역을 구비하는 기판; 및 상기 기판의 각 화소영역에 구비되며, 스토리지 커패시터 및 복수의 박막트랜지스터를 포함하는 화소회로;를 포함하고, 상기 복수의 박막트랜지스터 중 적어도 어느 하나는, 상기 기판 상에 위치하며, 제1 이온불순물을 포함하는 반도체층; 상기 반도체층의 표면으로부터 제1 깊이를 가지고, 제2 이온불순물을 포함하며, 상호 이격된 소스영역 및 드레인영역; 상기 반도체층 상에서 상기 소스영역과 상기 드레인영역 사이에 위치하는 게이트전극; 및 상기 반도체층과 전기적으로 연결되며, 상기 소스영역 및 상기 드레인영역 중 적어도 어느 하나와 인접한 바이어스배선;을 포함하는, 디스플레이장치를 개시한다.
본 실시예에 있어서, 상기 제1 이온불순물과 상기 제2 이온불순물은 서로 다른 도전형의 이온불순물일 수 있다.
본 실시예에 있어서, 상기 제1 깊이는 상기 반도체층의 두께보다 작을 수 있다.
본 실시예에 있어서, 상기 소스영역 및 상기 드레인영역 중 어느 하나와 전기적으로 연결된 신호입력전극, 및 다른 하나와 전기적으로 연결된 신호출력전극을 더 포함하고, 상기 바이어스배선은 상기 신호입력전극 및 상기 신호출력전극과 동일층에 위치할 수 있다.
본 실시예에 있어서, 상기 바이어스배선은 상기 소스영역 및 상기 드레인영역과 비중첩될 수 있다.
본 실시예에 있어서, 상기 스토리지 커패시터는 순차적으로 형성되는 제1 전극, 유전체층 및 제2 전극을 포함하고, 상기 제1 전극은 상기 게이트전극과 동일층에 위치하며 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 전극은 상기 복수의 박막트랜지스터 중 어느 하나의 박막트랜지스터의 상기 게이트전극일 수 있다.
본 실시예에 있어서, 상기 바이어스배선은 상기 제2 전극에 인가되는 전압과 동일한 전압을 상기 반도체층에 인가할 수 있다.
본 실시예에 있어서, 상기 반도체층은 상기 기판의 전 영역에 형성될 수 있다.
본 발명의 일 실시예는 기판 상에 제1 이온불순물을 포함하는 반도체층을 형성하는 단계; 상기 반도체층 상에 게이트전극을 형성하는 단계; 상기 반도체층의 표면으로부터 제1 깊이를 가지고, 제2 이온불순물을 포함하며, 상기 게이트 전극의 양측에 배치된 소스영역 및 드레인영역을 형성하는 단계; 및 상기 반도체층에 전기적으로 연결된 바이어스배선을 형성하는 단계;를 포함하며, 상기 소스영역 및 상기 드레인영역을 형성하는 단계는 제1 마스크 및 상기 게이트전극을 이용하여 상기 반도체층에 상기 제2 이온불순물을 도핑하는, 디스플레이장치의 제조방법을 개시한다.
본 실시예에 있어서, 상기 반도체층은 상기 게이트전극과 대응되는 제1영역, 상기 제1영역을 중심으로 양측에 배치된 제2영역 및 제3영역, 및 상기 제1 내지 상기 제3영역을 둘러싸는 주변영역을 포함하고, 상기 제1마스크는 상기 주변영역을 커버하되, 상기 제1영역, 상기 제2영역 및 상기 제3영역과 대응되는 개구를 포함할 수 있다.
본 실시예에 있어서, 상기 제2영역 및 상기 제3영역 중 어느 하나는 상기 소스영역이고, 나머지 하나는 상기 드레인영역일 수 있다.
본 실시예에 있어서, 상기 바이어스 배선을 형성하는 단계에서 상기 바이어스 배선은 상기 주변영역과 접촉할 수 있다.
본 실시예에 있어서, 상기 제1 깊이는 상기 반도체층의 두께보다 작을 수 있다.
본 실시예에 있어서, 상기 제1 이온불순물과 상기 제2 이온불순물은 서로 다른 도전형의 이온불순물일 수 있다.
본 실시예에 있어서, 상기 반도체층은 상기 기판의 전 영역에 형성될 수 있다.
본 실시예에 있어서, 상기 소스영역 및 상기 드레인영역 중 어느 하나와 전기적으로 연결된 신호입력전극, 및 다른 하나와 전기적으로 연결된 신호출력전극을 형성하는 단계;를 더 포함하고, 상기 바이어스배선은 상기 신호입력전극 및 상기 신호출력전극과 동일층에 위치할 수 있다.
본 실시예에 있어서, 제1 전극, 유전체층 및 제2 전극을 구비하는 스토리지 커패시터를 형성하는 단계;를 더 포함하며, 상기 제1 전극은 상기 게이트전극과 동일층에 위치하며, 동일물질을 포함할 수 있다.
본 실시예에 있어서, 상기 바이어스배선은 상기 제2 전극과 전기적으로 연결될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 디스플레이장치는 소스영역 및 드레인영역을 제외한 반도체층의 주변영역에 바이어스전압을 인가함으로써, 반도체층의 플로팅 상태를 제거하여 문턱전압(Vth) 및 누설전류(off current)의 변동을 최소화할 수 있다.
또한, 본 발명의 실시예들에 관한 디스플레이장치의 제조방법은 반도체층을 기판의 전 영역에 형성하고, 게이트전극 및 제1 마스크를 이용하여 소스영역 및 드레인영역을 형성하므로, 마스크 공정의 추가가 필요없다.
도 1은 본 발명의 일 실시예에 따른 디스플레이장치를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이장치의 화소영역을 개략적으로 나타낸 단면도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 디스플레이장치의 제조 단계별 단면도이다.
도 8은 본 발명의 일 실시예에 따른 디스플레이장치를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이장치(1)를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 디스플레이장치(1)는 기판(100) 상에 표시영역(DA) 및 비표시영역(NDA)을 포함한다.
표시 영역(DA)은 화상을 구현하도록 복수의 화소영역들(P)을 구비한다. 각 화소영역(P)은 복수의 박막트랜지스터(T1 내지 T7) 및 스토리지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 그리고, 화소영역(P)은 박막트랜지스터(T1 내지 T7) 및 스토리지 커패시터(Cst)를 통해 구동 전압을 전달받아 발광하는 표시소자, 예컨대 유기 발광 소자(organic light emitting diode, OLED)를 포함할 수 있다.
일 실시예로서, 복수의 박막트랜지스터는 구동 박막트랜지스터(T1), 및 데이터 전달 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 제1 발광 제어 박막트랜지스터(T5), 제2 발광 제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함하는 복수의 스위칭 박막트랜지스터들을 포함할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접하도록 배치된다. 일 실시예로서 도 1에 도시한 것과 같이 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 또 다른 실시예로서 비표시 영역(NDA)은 표시 영역(DA)의 일 측에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 패드부(18)를 포함할 수 있다.
도 1에서는 박막트랜지스터가 7개인 경우를 설명하였으나, 본 발명은 이에 한정하지 않으며, 다른 실시예에서 박막트랜지스터의 종류 및 개수는 변경될 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이장치(1)의 화소영역(P)을 개략적으로 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 디스플레이장치(1)는 복수의 화소영역(P)을 구비하는 기판(100) 및 기판(100)의 각 화소영역(P)에 구비되며, 스토리지 커패시터(Cst) 및 복수의 박막트랜지스터(Tr1, Tr2)를 포함하는 화소회로(200)를 포함할 수 있다. 도 2에서 도시된 박막트랜지스터(Tr1, Tr2) 중 하나는 도 1의 구동박막트랜지스터(T1)와 대응되고, 나머지 하나는 스위칭박막트랜지스터(T2 내지 T7) 중 적어도 어느 하나와 대응될 수 있다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다. 반도체층(110)을 형성하기 전에 기판(100) 상에는 기판(100)의 평활성 및 기판(100)으로부터의 불순원소의 침투를 차단하기 위한 버퍼층(101)이 형성될 수 있다. 버퍼층(101)은 실리콘옥사이드, 실리콘나이트라이드와 같은 절연성을 갖는 물질로 단층 또는 다층으로 형성될 수 있다.
복수의 박막트랜지스터(Tr1, Tr2) 중 하나인 박막트랜지스터(Tr2)는 반도체층(110), 소스영역(121)과 드레인영역(123), 및 게이트전극(130)을 포함하고, 나머지 하나인 박막트랜지스터(Tr1)는 반도체층(110), 소스영역(125)과 드레인영역(127), 및 스토리지 커패시터(Cst)의 제1 전극(133)을 포함할 수 있다. 다만, 이하에서는 설명의 편의를 위하여, 복수의 박막트랜지스터(Tr1, Tr2) 중 하나인 박막트랜지스터(Tr2)를 중심으로 설명하기로 한다.
반도체층(110)은 기판(100) 상에 위치할 수 있다. 반도체층(110)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)으로 구비될 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
반도체층(110)은 제1 이온불순물을 포함하며, 기판(100)의 전 영역에 형성될 수 있다. 제1 이온불순물은 3족 이온 및 5족 이온 중 어느 하나의 이온불순물이며, 제1 이온불순물의 종류에 따라 반도체층(110)의 도전형이 결정될 수 있다. 구체적으로, 제1 이온불순물이 3족 이온불순물인 경우, 반도체층(110)은 P 타입 도전형의 반도체가 될 수 있다. 제1 이온불순물이 5족 이온불순물인 경우, 반도체층(110)은 N 타입 도전형의 반도체가 될 수 있다.
소스영역(121) 및 드레인영역(123)은 게이트전극(130)의 양측에 배치되도록 반도체층(110)에 형성되며, 반도체층(110)의 표면으로부터 제1 깊이(d1)를 가지고 형성될 수 있다. 제1 깊이(d1)는 반도체층(110)의 두께(d2)보다 작을 수 있다. 소스영역(121) 및 드레인영역(123)의 제2 이온불순물은 제1 이온불순물과 서로 다른 도전형일 수 있다. 제1 이온불순물이 3족의 이온불순물인 경우, 제2 이온불순물은 5족의 이온불순물일 수 있다. 다시 말해, 제1 이온불순물이 3족의 이온불순물인 경우, 반도체층(110)은 P타입 도전형의 반도체로 형성되고, 소스영역(121) 및 드레인영역(123)은 5족의 이온불순물이 도핑되어 N타입 도전형의 반도체가 될 수 있다. 다른 실시예로서, 반도체층(110)은 N타입 도전형의 반도체로 형성되고, 소스영역(121) 및 드레인영역(123)은 P타입 도전형의 반도체가 될 수 있다.
게이트전극(130)은 반도체층(110) 상에서 소스영역(121)과 드레인영역(123) 사이에 위치할 수 있다. 게이트전극(130)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성 그리고 가공성 등을 고려하여, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질 및 임의의 합금 형태의 물질로 단층 또는 다층으로 형성될 수 있다.
소스영역(121) 및 드레인영역(123)은 소스전극 및 드레인전극으로서의 기능을 수행하며, 소스영역(121) 및 드레인영역(123)은 이들과 전기적으로 연결된 신호입력전극(151) 및 신호출력전극(153)을 통해 소정의 신호를 입력받거나 출력할 수 있다.
한편, 스토리지 커패시터(Cst)는 제1 전극(133), 유전체층(103) 및 제2 전극(143)을 포함할 수 있다. 스토리지 커패시터(Cst)는 복수의 박막트랜지스터들(Tr1, Tr2) 중 하나인 구동 박막트랜지스터(Tr1)와 중첩되게 위치하여, 유기 발광 소자(OLED)의 하부 공간의 이용 효율을 높일 수 있다.
스토리지 커패시터(Cst)의 제1 전극(133)은 구동 박막트랜지스터(Tr1)의 게이트전극으로서의 기능을 동시에 수행할 수 있으며, 스위칭 박막트랜지스터(Tr2)의 게이트전극(130)과 동일층에 위치하며 동일물질을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(133)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 물질을 포함할 수 있다.
스토리지 커패시터(Cst)의 유전체층(103)은 예를 들어, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물을 포함할 수 있다. 유전체층(103)은 박막트랜지스터(Tr)의 게이트전극(130) 상에 위치한 제2 절연층(103)과 동일층에 위치하고, 제2 절연층(103)의 물질과 동일한 물질을 포함할 수 있다.
스토리지 커패시터(Cst)의 제2 전극(143)은 제1 전극(133)과 중첩되는 위치에 배치되며, 신호입력전극(151) 및 신호출력전극(153)보다 아래층에 위치한다. 만약, 스토리지 커패시터(Cst)의 제2 전극(143)이 신호입력전극(151) 및 신호출력전극(153)과 동일층에 위치한다면, 스토리지 커패시터(Cst)의 제1 전극(133)과 제2 전극(143) 사이에는 층간 절연막인 제3 절연층(104)이 개재된다. 제3 절연층(104)은, 복수의 박막트랜지스터와 배선들간의 절연을 위해 약 4000Å 이상의 두께를 갖는다. 제3 절연층(104)의 두께가 비교적 두껍게 형성되므로, 제3 절연층(104)을 가운데 개재한 제1 및 제2 전극(133, 143)은 충분한 커패시턴스를 확보하기 어렵다.
그러나, 본 발명은 스토리지 커패시터(Cst)의 제2 전극(143)이 신호입력전극(151) 및 신호출력전극(153)의 아래 층에 위치하므로, 제1 전극(133)과 제2 전극(143) 사이의 거리가 비교적 짧아져 충분한 커패시턴스를 확보할 수 있다.
스토리지 커패시터(Cst)의 제2 전극(143)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 물질, 또는 ITO와 같은 물질을 포함할 수 있다.
바이어스배선(160)은 반도체층(110)에 전기적으로 연결되어 소정의 바이어스전압을 인가할 수 있다. 바이어스배선(160)은 소스영역(121) 및 드레인영역(123)과 비중첩되는 반도체층(110)의 일부 영역에 연결될 수 있다. 일부 실시예에 따르면, 바이어스배선(160)을 통해 반도체층(110)에 소정의 전압을 인가되므로 반도체층(110)의 플로팅(floating) 상태를 제거함으로써, 문턱전압(Vth) 및 누설전류(off current)의 변동을 최소화할 수 있다.
바이어스배선(160)은 하나 이상의 콘택지점을 통해 반도체층(110)에 균일하게 바이어스전압을 인가할 수 있다. 바이어스배선(160)의 콘택지점은 복수의 박막트랜지스터(Tr1, Tr2) 중 적어도 어느 하나와 인접하게 배치될 수 있다. 일 실시예로, 바이어스배선(160)은 구동박막트랜지스터(Tr1)의 소스영역(125) 또는 드레인영역(127)과 인접한 반도체층(110)의 일부영역과 콘택할 수 있다. 또 다른 실시에에 따르면, 바이어스배선(160)은 스위칭 박막트랜지스터(Tr2)의 소스영역(121) 또는 드레인영역(123)과 인접한 반도체층(110)의 일부영역과 콘택할 수 있다. 또 다른 실시예예 따르면, 바이어스배선(160)은 구동박막트랜지스터(Tr1) 및 스위칭 박막트랜지스터(Tr2)의 소스영역(121, 125) 또는 드레인영역(123, 127)과 인접한 반도체층(110)의 일부영역과 인접할 수 있다.
일 실시예에 따르면, 바이어스배선(160)에는 스토리지 커패시터(Cst)의 제2 전극(143)에 인가되는 전압과 동일한 전압이 인가될 수 있다.
바이어스배선(160)은 신호입력전극(151) 및 신호출력전극(153)과 동일층에 위치하고, 동일 물질을 포함할 수 있다. 예컨대, 신호입력전극(151), 신호출력전극(153) 및 바이어스배선(160)은 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 이루어진 단층 또는 다층을 포함할 수 있다.
이하, 도 3 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 디스플레이장치(1)의 제조방법을 설명한다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 디스플레이장치(1)의 제조 단계별 단면도이고, 도 8은 본 발명의 일 실시예에 따른 디스플레이장치(1)를 개략적으로 나타낸 단면도이다.
도 3을 참조하면, 기판(100) 상에 제1 이온불순물을 포함하는 반도체층(110)을 형성한다.
반도체층(110)은 기판(100)의 전 영역에 형성될 수 있다. 본 발명의 일 실시예에 따른 반도체층(110)은 패터닝없이 기판(100)의 전 영역에 형성되므로, 패터닝을 위한 포토리소그라피 공정이 수행되지 않게 된다. 따라서, 본 발명의 일 실시예에 따른 디스플레이장치의 제조방법은 마스크공정의 추가없이 디스플레이장치를 제조할 수 있다.
이후, 반도체층(110) 상에 제1 절연층(102)을 형성한 후, 게이트전극(130)을 형성한다.
제1 절연층(102)은 반도체층(110)을 모두 덮도록 형성될 수 있으며, 실리콘옥사이드, 실리콘나이트라이드와 같은 절연성 무기물이나, 절연성 유기물로 형성될 수 있다. 게이트전극(130)은 제2 절연층(102) 상에 제1 금속층(미도시)을 형성한 후 이를 패터닝하여 형성될 수 있다. 또한, 스토리지 커패시터(Cst)의 제1 전극(133)은 게이트전극(130) 형성과 동시에 형성될 수 있다.
다시 반도체층(110)을 설명하면, 반도체층(110)은 게이트전극(130)과 대응되는 제1 영역(A1), 제1 영역(A1)을 중심으로 양측에 배치된 제2 영역(A2) 및 제3 영역(A3), 및 제1 내지 제3 영역(A1, A2, A3)을 둘러싸는 주변영역(A4)을 포함할 수 있다. 전술한 바와 같이, 스토리지 커패시터(Cst)의 제1 전극(133)은 구동 박막트랜지스터의 게이트전극으로서의 기능을 동시에 수행함으로, 제1 전극(133) 하부에 위치하는 반도체층(110)에도 제1 내지 제3 영역(A1, A2, A3) 및 주변영역(A4)이 형성될 수 있다.
도 4를 참조하면, 반도체층(110)에 소스영역(121,125) 및 드레인영역(123,127)을 형성한다.
소스영역(121,125) 및 드레인영역(123,127)은 반도체층(110)의 표면으로부터 제1 깊이(d1)를 가지고, 제2 이온불순물을 포함하며, 게이트전극(130)의 양측에 배치될 수 있다. 소스영역(121,125) 및 드레인영역(123.127)은 제1 마스크(M) 및 게이트전극(130,133)을 이용하여 반도체층(110)에 제2 이온불순물을 도핑하여 형성될 수 있다. 제1 마스크(M)는 주변영역(A4)을 커버하되, 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)과 대응되는 개구(MA)를 포함할 수 있다. 제1 마스크(M)는 반도체패턴을 형성하기 위한 포토마스크일 수 있다. 일반적으로 소스영역, 드레인영역 및 활성층을 포함하는 반도체패턴은 게이트전극 형성 전 포토리소그라피 공정을 이용하여 패터닝되는데, 제1 마스크(M)는 이때 사용되는 포토마스트와 동일 패턴이 형성될 수 있다. 다만, 본 발명은 게이트전극(130) 및 스토리지 커패시터(Cst)의 제1 전극(133)을 형성한 후, 제1 마스크(M)를 이용하여 소스영역(121,125) 및 드레인영역(123,127)을 형성할 수 있다.
본 발명에서는 제1 마스크(M)의 개구(MA)를 반도체층(110)의 제1 내지 제3 영역(A1, A2, A3)에 대응되도록 배치하여 제2 이온불순물을 도핑하게 된다. 이때, 제1 마스크(M), 게이트전극(130) 및 스토리지 커패시터(Cst)의 제1 전극(133)은 마스크 역할을 하게 되므로, 게이트전극(130) 및 제1 전극(133)에 대응되는 반도체층(110)의 제1 영역(A1)과, 제1 마스크(M)로 차단되는 주변영역(A4)을 제외한 제2 영역(A2) 및 제3 영역(A3)에 제2 이온불순물이 도핑될 수 있다. 본 발명은 제2 이온불순물의 도핑량을 조절하여 제1 깊이(d1)를 갖는 소스영역(121) 및 드레인영역(123)을 형성할 수 있다.
제2 이온불순물로 도핑된 제2 영역(A2) 및 제3 영역(A3) 중 어느 하나는 소스영역(121)이고, 나머지 하나는 드레인영역(123)일 수 있다. 도 2에서는, 제2 영역(A2)을 소스영역(121)으로, 제3 영역(A3)을 드레인영역(123)으로 도시하였으나, 본 발명에서는 이를 제한하지 않는다. 전술한 바와 같이, 본 발명의 일 실시예에 따른 디스플레이장치(1)의 제조방법은 별도의 마스크 수의 추가나 마스크 패턴의 변경이 없다는 장점을 갖는다.
도 5를 참조하면, 제2 절연층(103)을 형성한 후, 스토리지 커패시터(Cst)의 제2 전극(143)을 형성한다.
제2 절연층(103)은 게이트전극(130) 및 스토리지 커패시터(Cst)의 제1 전극(133)을 덮을 수 있다. 전술한 바와 같이, 제2 절연층(103)은 스토리지 커패시터(Cst)의 유전체층의 기능을 수행할 수 있다. 제2 절연층(103)은 예를 들어, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물을 포함할 수 있다.
이후, 제2 절연층(103) 상에 제2 금속층(미도시)을 형성한 후 이를 패터닝하여 스토리지 커패시터(Cst)의 제2 전극(143)을 형성할 수 있다. 제2 전극(143)은 제1 전극(133)과 중첩되도록 형성될 수 있다. 제2 전극(143)은 제1 전극(133)과 동일한 물질을 포함할 수 있으며, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질 및 임의의 합금 형태의 물질을 포함하는 단층 또는 다층으로 형성될 수 있다.
도 5 및 도 6을 참조하면, 제2 전극(143) 상에 제3 절연층(104)을 형성한 후, 신호입력전극(151), 신호출력전극(153) 및 바이어스배선(160)을 형성한다.
제3 절연층(104)은 제2 전극(143) 및 제2 절연층(103)을 덮도록 형성될 수 있다. 제3 절연층(104)은 예를 들어, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물로 형성할 수 있다.
이후, 제1 내지 제3 절연층(101, 102, 103)에 소스영역(121), 드레인영역(123) 및 주변영역(A4)의 일부를 노출시키는 콘택홀들을 형성하고, 제3 금속층(미도시)을 적층한 후, 제3 금속층을 패터닝한다. 패터닝 결과, 제3 절연층(104) 상에 소스영역(121) 및 드레인영역(123) 중 어느 하나와 전기적으로 연결된 신호입력전극(151) 및 다른 하나와 전기적으로 연결된 신호출력전극(153)을 형성한다. 도 6에서는 소스영역(121)과 연결된 신호입력전극(151)으로, 드레인영역(123)과 연결된 신호출력전극(153)으로 도시하였으나, 본 발명에서는 이를 제한하지 않는다. 반도체 종류에 따라, 소스영역과 연결된 배선이 신호출력전극이고, 드레인영역과 연결된 배선이 신호입력전극일 수 있다.
신호입력전극(151) 및 신호출력전극(153)의 형성과 동시에, 반도체층(110)의 주변영역(A4)과 전기적으로 연결된 바이어스배선(160)을 형성할 수 있다.
바이어스배선(160)은 주변영역(A4)과 전기적으로 연결되므로, 소스영역(121,125) 및 드레인영역(123,127)과 비중첩될 수 있다. 바이어스배선(160)은 반도체층(110)의 주변영역(A4)에 소정의 바이어스전압을 인가할 수 있다.
본 발명의 비교예로서, 반도체층(110)에 전압이 인가되지 않는 경우 즉, 반도체층(110)이 플로팅(floating) 상태라면, 박막트랜지스터는 게이트전압의 변동에 따라 소스전극 또는 드레인전극으로 발생하는 커플링의 영향으로 문턱전압(Vth)이 변동되거나, 누설전류(off current)의 변화가 발생될 수 있다. 이러한 경우, 박막트랜지스터는 일정한 값을 출력하지 못하고, 명점이나 암점을 발생시킬 수 있다.
그러나 본 발명은 바이어스배선(160)을 통해 반도체층(110)의 주변영역(A4)에 소정의 바이어스 전압을 인가함으로써, 문턱전압(Vth) 및 누설전류(off current)의 변화를 감소시킬 수 있다.
바이어스배선(160)의 바이어스전압은 스토리지 커패시터(Cst)의 제2전극(143)에 인가되는 전압과 동일한 전압일수 있다.
도 7을 참조하면, 신호입력전극(151), 신호출력전극(153) 및 바이어스배선(160) 상에는 평탄화층인 제4 절연층(105)이 형성되고, 제4 절연층(105) 상에는 화소전극(171)이 구비된다. 화소전극(171)은 제4 절연층(105)에 형성된 콘택홀을 통해 신호출력전극(153)에 접속될 수 있다.
화소전극(171)은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zinc oxide: IZO), 징크옥사이드(zinc oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium gallium oxide: IGO), 및 알루미늄징크옥사이드(aluminum zinc oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다. 혹은 화소전극(171)은 투명 도전성 산화물층/반투과 금속층/투명 도전성 산화물층으로 구성된 3중 구조로 구비될 수 있다.
도 8을 참조하면, 화소전극(171) 상에는 제5 절연층(106)이 형성되고, 제5 절연층(106) 상에는 유기발광소자(OLED)가 구비된다. 화소전극(171)에 대응하는 위치에 형성되는 유기발광소자(OLED)는 중간층(173) 및 대향전극(175)을 포함할 수 있다.
중간층(173)은 적색, 녹색 또는 청색 광을 방출하는 유기 발광층을 포함하며, 유기 발광층은 저분자 유기물 또는 고분자 유기물을 사용할 수 있다. 유기 발광층이 저분자 유기물로 형성된 저분자 유기층인 경우에는 유기 발광층을 중심으로 화소전극(171)의 방향으로 홀 수송층(hole transport layer: HTL) 및 홀 주입층(hole injection layer:HIL)등이 위치하고, 대향 전극(173)의 방향으로 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer:EIL) 등이 적층된다. 물론, 이들 홀 주입층, 홀 수송층, 전자 수송층, 전자 주입층 외에도 다양한 층들이 필요에 따라 적층되어 형성될 수 있다.
중간층(173) 상에는 화소 전극(171)과 대향하는 대향전극(175)이 구비된다. 대향전극(175)도 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide)와 같은 투명 도전성 산화물로 형성될 수 있다. 또는, 대향전극(175)은 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 금속층 및 ITO, IZO, ZnO 또는 In2O3 등의 투명 도전성 산화물층의 복합층으로 형성할 수 있다. 반사형 전극으로 사용될 때, 대향전극(175)은 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니며, 화소 전극(171) 및 대향전극(175)으로 전도성 폴리머 등 유기물을 사용할 수도 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 디스플레이장치(1)는 소스영역(121) 및 드레인영역(123)을 제외한 반도체층(110)의 주변영역(A4)에 바이어스전압을 인가함으로써, 반도체층(110)의 플로팅 상태를 제거하여 문턱전압(Vth) 및 누설전류(off current)의 변동을 최소화할 수 있다. 또한, 본 발명에 따른 디스플레이장치(1)의 제조방법은 반도체층(110)을 기판(100)의 전 영역에 형성하고, 게이트전극(130) 및 제1 마스크(M)를 이용하여 소스영역(121) 및 드레인영역(123)을 형성하므로, 추가되는 마스크공정이 없으며, 마스크의 구조변경없이 제조할 수 있다.
전술한 실시예들은 유기발광표시장치를 형성한 경우를 나타내지만, 본 발명은 이에 한정되지 않는다. 본 명세서에서 디스플레이장치라 함은 박막트랜지스터를 포함하는 액정표시장치일 수 있고, 플렉서블(flexible) 디스플레이장치일수도 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1 : 디스플레이장치
100 : 기판
101 : 버퍼층
102 내지 106 : 제1 절연층 내지 제5 절연층
110 : 반도체층
A1 내지 A3 : 제1 내지 제3 영역
A4 : 주변영역
121,125 : 소스영역
123,127 : 드레인영역
130 : 게이트전극
133 : 제1 전극
143 : 제2 전극
151 : 신호입력전극
153 : 신호출력전극
160 : 바이어스배선
171 : 화소전극
173 : 중간층
175 : 대향전극

Claims (19)

  1. 복수의 화소영역을 구비하는 기판; 및
    상기 기판의 각 화소영역에 구비되며, 스토리지 커패시터 및 복수의 박막트랜지스터를 포함하는 화소회로;를 포함하고,
    상기 복수의 박막트랜지스터 중 적어도 어느 하나는,
    상기 기판 상에 위치하며, 제1 이온불순물을 포함하는 반도체층;
    상기 반도체층의 표면으로부터 상기 반도체층의 두께보다 작은 제1 깊이를 가지고, 제2 이온불순물을 포함하며, 상호 이격된 소스영역 및 드레인영역;
    상기 반도체층 상에서 상기 소스영역과 상기 드레인영역 사이에 위치하는 게이트전극; 및
    상기 소스영역 및 상기 드레인영역 중 적어도 어느 하나와 인접한 바이어스배선;을 포함하며,
    상기 스토리지 커패시터는 순차적으로 배치되는 제1 전극, 유전체층 및 제2 전극을 포함하고,
    상기 제1 전극은 상기 게이트전극과 동일층에 위치하며,
    상기 바이어스배선의 일단은 상기 스토리지 커패시터의 상기 제2 전극과 연결되며, 상기 바이어스배선의 타단은 상기 소스영역 및 상기 드레인영역을 제외한 상기 반도체층과 연결된, 디스플레이장치.
  2. 제 1항에 있어서,
    상기 제1 이온불순물과 상기 제2 이온불순물은 서로 다른 도전형의 이온불순물인, 디스플레이장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 소스영역 및 상기 드레인영역 중 어느 하나와 전기적으로 연결된 신호입력전극, 및 다른 하나와 전기적으로 연결된 신호출력전극을 더 포함하고,
    상기 바이어스배선은 상기 신호입력전극 및 상기 신호출력전극과 동일층에 위치하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 바이어스배선은 상기 소스영역 및 상기 드레인영역과 비중첩되는, 디스플레이 장치.
  6. 삭제
  7. 제 1항에 있어서,
    상기 제1 전극은 상기 복수의 박막트랜지스터 중 어느 하나의 박막트랜지스터의 상기 게이트전극인, 디스플레이 장치.
  8. 삭제
  9. 제 1항에 있어서,
    상기 반도체층은 상기 기판의 상면의 전 영역에 형성되는, 디스플레이 장치.
  10. 기판 상에 제1 이온불순물을 포함하는 반도체층을 형성하는 단계;
    상기 반도체층 상에 게이트전극을 형성하는 단계;
    상기 반도체층의 표면으로부터 상기 반도체층의 두께보다 작은 제1 깊이를 가지고, 제2 이온불순물을 포함하며, 상기 게이트전극의 양측에 배치된 소스영역 및 드레인영역을 형성하는 단계;
    상기 기판 상에 상기 게이트전극과 동일한 층에 배치된 제1 전극, 유전체층,및 제2 전극을 구비하는 스토리지 커패시터를 형성하는 단계; 및
    일단은 상기 스토리지 커패시터의 상기 제2 전극과 연결되며, 타단은 상기 소스영역 및 상기 드레인영역을 제외한 상기 반도체층에 전기적으로 연결된 바이어스배선을 형성하는 단계;를 포함하며,
    상기 소스영역 및 상기 드레인영역을 형성하는 단계는 제1 마스크 및 상기 게이트전극을 이용하여 상기 반도체층에 상기 제2 이온불순물을 도핑하는, 디스플레이장치의 제조방법.
  11. 제10항에 있어서,
    상기 반도체층은 상기 게이트전극과 대응되는 제1영역, 상기 제1영역을 중심으로 양측에 배치된 제2영역 및 제3영역, 및 상기 제1 내지 상기 제3영역을 둘러싸는 주변영역을 포함하고,
    상기 제1 마스크는 상기 주변영역을 커버하되, 상기 제1영역, 상기 제2영역 및 상기 제3영역과 대응되는 개구를 포함하는, 디스플레이 장치의 제조방법.
  12. 제11항에 있어서,
    상기 제2영역 및 상기 제3영역 중 어느 하나는 상기 소스영역이고, 나머지 하나는 상기 드레인영역인, 디스플레이 장치의 제조방법.
  13. 제11항에 있어서,
    상기 바이어스배선을 형성하는 단계에서 상기 바이어스배선은 상기 주변영역과 접촉하는, 디스플레이 장치의 제조방법.
  14. 삭제
  15. 제 10항에 있어서,
    상기 제1 이온불순물과 상기 제2 이온불순물은 서로 다른 도전형의 이온불순물인, 디스플레이장치의 제조방법.
  16. 제 10항에 있어서,
    상기 반도체층은 상기 기판의 상면의 전 영역에 형성되는, 디스플레이장치의 제조방법.
  17. 제 10항에 있어서,
    상기 소스영역 및 상기 드레인영역 중 어느 하나와 전기적으로 연결된 신호입력전극, 및 다른 하나와 전기적으로 연결된 신호출력전극을 형성하는 단계;를 더 포함하고,
    상기 바이어스배선은 상기 신호입력전극 및 상기 신호출력전극과 동일층에 위치하는, 디스플레이장치의 제조방법.
  18. 삭제
  19. 삭제
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