KR20230071861A - 표시 장치 - Google Patents

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KR20230071861A
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transistor
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임석현
전주희
강선미
강주훈
박형근
심동환
조미연
김건희
정선영
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삼성디스플레이 주식회사
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Abstract

본 발명은 해상도가 개선된 표시 장치를 위하여, 제1 반도체층 및 상기 제1 반도체층과 적어도 일부 중첩하는 제1 전극을 포함하는 제1 트랜지스터; 상기 제1 전극 및 상기 제1 전극과 적어도 일부 중첩하는 제2 전극을 포함하는 제1 커패시터; 상기 제2 전극 및 상기 제2 전극과 적어도 일부 중첩하는 제3 전극을 포함하는 제2 커패시터; 데이터 전압을 전달하도록 구성되는 제1 데이터선; 제1 및 제2 스캔 신호를 각각 전달하도록 구성되는 제1 및 제2 스캔선; 상기 제1 스캔 신호에 응답하여 상기 제1 데이터선을 상기 제2 전극에 연결하는 제2 트랜지스터; 및 상기 제2 스캔 신호에 응답하여 상기 제1 전극을 상기 제1 트랜지스터의 드레인에 연결하는 제3 트랜지스터를 포함하는 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 표시 요소를 포함하며, 예컨대 유기 발광 표시 장치의 경우 유기 발광 다이오드(OLED)를 표시 요소로 포함한다. 일반적으로 유기 발광 표시 장치는 기판 상에 박막 트랜지스터 및 유기 발광 다이오드를 형성하고, 유기 발광 다이오드가 스스로 빛을 발광하여 작동한다.
최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명이 해결하고자 하는 과제는 데이터선을 패드부에 연결하는 연결선의 저항이 감소하고, 해상도가 개선된 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 제1 반도체층 및 상기 제1 반도체층과 적어도 일부 중첩하는 제1 전극을 포함하는 제1 트랜지스터; 상기 제1 전극 및 상기 제1 전극과 적어도 일부 중첩하는 제2 전극을 포함하는 제1 커패시터; 상기 제2 전극 및 상기 제2 전극과 적어도 일부 중첩하는 제3 전극을 포함하는 제2 커패시터; 데이터 전압을 전달하도록 구성되는 제1 데이터선; 제1 및 제2 스캔 신호를 각각 전달하도록 구성되는 제1 및 제2 스캔선; 상기 제1 스캔 신호에 응답하여 상기 제1 데이터선을 상기 제2 전극에 연결하는 제2 트랜지스터; 및 상기 제2 스캔 신호에 응답하여 상기 제1 전극을 상기 제1 트랜지스터의 드레인에 연결하는 제3 트랜지스터를 포함하는 표시 장치가 제공된다.
일 예에 따르면, 상기 제3 트랜지스터는 상기 제1 트랜지스터 상에 배치되고, 제2 반도체층 및 상기 제2 반도체층과 적어도 일부 중첩하는 제4 전극을 포함하고, 상기 제1 반도체층은 실리콘 반도체 물질을 포함하고, 상기 제2 반도체층은 산화물 반도체 물질을 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 표시 영역 및 상기 표시 영역을 적어도 일부 둘러싼 주변 영역이 정의된 기판; 상기 표시 영역 상에 배치되는 제2 및 제3 데이터선; 상기 주변 영역의 일측에 배치되고 제1 내지 제3 데이터 패드들을 포함하는 패드부; 상기 표시 영역 상에 배치되는 상기 제1 데이터선을 상기 제1 데이터 패드에 연결하는 제1 연결선; 상기 제2 데이터선을 상기 제2 데이터 패드에 연결하는 제2 연결선; 및 상기 제3 데이터선을 상기 제3 데이터 패드에 연결하는 제3 연결선을 더 포함하고, 상기 제1 내지 제3 연결선들은 서로 다른 층에 배치될 수 있다.
일 예에 따르면, 상기 제1 연결선은 상기 제1 전극과 동일한 층에 배치되고, 상기 제2 연결선은 상기 제4 전극과 동일한 층에 배치되고, 상기 제3 연결선은 상기 제3 전극과 동일한 층에 배치될 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 제2 반도체층 하부에 배치되고, 상기 제2 반도체층과 적어도 일부 중첩하고 상기 제4 전극과 전기적으로 연결된 제5 전극을 더 포함할 수 있다.
일 예에 따르면, 상기 제5 전극은 상기 제2 전극과 동일한 층에 배치되거나 상기 제3 전극과 동일한 층에 배치될 수 있다.
일 예에 따르면, 상기 제1 트랜지스터의 도전형은 상기 제3 트랜지스터의 도전형과 반대일 수 있다.
일 예에 따르면, 상기 제2 트랜지스터의 도전형은 상기 제3 트랜지스터의 도전형과 동일할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 제3 전극에 전기적으로 연결되고, 구동 전압을 전달하도록 구성되는 전원선을 더 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 애노드 및 캐소드를 갖는 표시 요소; 제3 스캔 신호를 전달하는 제3 스캔선; 제4 스캔 신호를 전달하는 제4 스캔선; 발광 제어 신호를 전달하는 발광 제어선; 초기화 전압을 전달하도록 구성되는 제1 전압선; 상기 제3 스캔 신호에 응답하여 상기 제1 전압선을 상기 제1 전극에 연결하는 제4 트랜지스터; 상기 발광 제어 신호에 응답하여 상기 전원선을 상기 제1 트랜지스터의 소스에 연결하는 제5 트랜지스터; 상기 발광 제어 신호에 응답하여 상기 제1 트랜지스터의 상기 드레인을 상기 표시 요소의 상기 애노드에 연결하는 제6 트랜지스터; 및 상기 제4 스캔 신호에 응답하여 상기 제1 전압선을 상기 표시 요소의 상기 애노드에 연결하는 제7 트랜지스터를 더 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 기준 전압을 전달하도록 구성되는 제2 전압선; 및 상기 제2 스캔 신호에 응답하여 상기 제2 전압선을 상기 제2 전극에 연결하는 제8 트랜지스터를 더 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 바이어스 전압을 전달하도록 구성되는 제3 전압선; 및 상기 제4 스캔 신호에 응답하여 상기 제3 전압선을 상기 제1 트랜지스터의 상기 소스에 연결하는 제9 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 관점에 따르면, 표시 영역 및 상기 표시 영역을 적어도 일부 둘러싼 주변 영역이 정의된 기판; 상기 표시 영역 상에 제1 방향으로 배열되는 복수의 데이터선들; 상기 주변 영역의 일측에 배치되고 복수의 데이터 패드들을 포함하는 패드부; 상기 복수의 데이터선들 중 일부인 제1 데이터선들을 상기 복수의 데이터 패드들 중 대응하는 데이터 패드에 연결하는 복수의 제1 연결선들; 상기 복수의 데이터선들 중 다른 일부인 제2 데이터선들을 상기 복수의 데이터 패드들 중 대응하는 데이터 패드에 연결하는 복수의 제2 연결선들; 및 상기 복수의 데이터선들 중 또 다른 일부인 제3 데이터선들을 상기 복수의 데이터 패드들 중 대응하는 데이터 패드에 연결하는 복수의 제3 연결선들을 포함하고, 상기 복수의 제1 연결선들, 상기 복수의 제2 연결선들, 및 상기 복수의 제3 연결선들은 서로 다른 층에 배치되는 표시 장치가 제공된다.
일 예에 따르면, 상기 복수의 제1 연결선들과 상기 복수의 제2 연결선들은 상기 복수의 제3 연결선들 중 상기 제1 방향으로 인접한 2개의 제3 연결선들 사이에 각각 배치되고, 상기 제1 방향을 따라 교대로 배열될 수 있다.
일 예에 따르면, 상기 복수의 제2 연결선들은 상기 복수의 제1 연결선들 상에 배치되고, 상기 복수의 제3 연결선들은 상기 복수의 제2 연결선들 상에 배치될 수 있다.
일 예에 따르면, 단위면적당 상기 복수의 제3 연결선들의 개수는 단위면적당 상기 복수의 제1 연결선들의 개수보다 크고, 단위면적당 상기 복수의 제3 연결선들의 개수는 단위면적당 상기 복수의 제2 연결선들의 개수보다 클 수 있다.
일 예에 따르면, 단위면적당 상기 복수의 제1 연결선들의 개수는 단위면적당 상기 복수의 제2 연결선들의 개수와 동일할 수 있다.
일 예에 따르면, 상기 복수의 제3 연결선들은 다층 구조를 가질 수 있다.
일 예에 따르면, 상기 복수의 제3 연결선들 각각은 제1 층, 상기 제1 층 상의 제3 층, 및 상기 제1 층과 상기 제3 층 사이에 개재된 제2 층을 포함할 수 있다.
일 예에 따르면, 상기 복수의 제2 연결선들은 상기 복수의 제3 연결선들의 층구조와 동일한 층구조를 가질 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 표시 영역에 배치되고, 제1 반도체층 및 상기 제1 반도체층과 적어도 일부 중첩하는 제1 전극을 포함하는 제1 트랜지스터; 상기 표시 영역에 배치되고, 상기 제1 전극 및 상기 제1 전극과 적어도 일부 중첩하는 제2 전극을 포함하는 제1 커패시터; 상기 표시 영역에 배치되고, 상기 제2 전극 및 상기 제2 전극과 적어도 일부 중첩하는 제3 전극을 포함하는 제2 커패시터; 및 상기 표시 영역에서 상기 제1 트랜지스터 상에 배치되고, 제2 반도체층 및 상기 제2 반도체층과 적어도 일부 중첩하는 제4 전극을 포함하는 제2 트랜지스터를 더 포함할 수 있다.
일 예에 따르면, 상기 복수의 제1 연결선들은 상기 제1 전극과 동일한 층에 배치되고, 상기 복수의 제2 연결선들은 상기 제3 전극과 동일한 층에 배치되고, 상기 복수의 제3 연결선들은 상기 제4 전극과 동일한 층에 배치될 수 있다.
일 예에 따르면, 상기 복수의 제1 연결선들은 상기 제1 전극과 동일한 층에 배치되고, 상기 복수의 제2 연결선들은 상기 제2 전극과 동일한 층에 배치되고, 상기 복수의 제3 연결선들은 상기 제3 전극과 동일한 층에 배치될 수 있다.
일 예에 따르면, 상기 복수의 제1 연결선들은 상기 제1 전극과 동일한 층에 배치되고, 상기 복수의 제2 연결선들은 상기 제2 전극과 동일한 층에 배치되고, 상기 복수의 제3 연결선들은 상기 제4 전극과 동일한 층에 배치될 수 있다.
일 예에 따르면, 상기 복수의 제1 연결선들은 상기 제2 전극과 동일한 층에 배치되고, 상기 복수의 제2 연결선들은 상기 제3 전극과 동일한 층에 배치되고, 상기 복수의 제3 연결선들은 상기 제4 전극과 동일한 층에 배치될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
본 발명의 다양한 실시예들에 따르면, 데이터선을 패드부에 연결하는 연결선의 저항을 감소시킬 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치에 배치된 어느 하나의 화소를 나타낸 등가 회로도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 일부분을 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 화소의 일부분을 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다.
도 10은 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 1을 참조하면, 표시 장치(1)는 이미지를 표시하는 표시 영역(DA)과 표시 영역(DA) 주변에 배치되는 주변 영역(PA)을 포함한다. 표시 장치(1)는 표시 영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다. 물론 표시 장치(1)는 기판(100)을 포함하기에, 기판(100)이 그러한 표시 영역(DA) 및 주변 영역(PA)을 갖는다고 할 수도 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재는 잘 휘어지고 구부러지며 접거나 말 수 있는 소재일 수 있다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.
기판(100)의 표시 영역(DA)에는 유기 발광 다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시 요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)는 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.
도 1에서는 표시 영역(DA)의 평면 형상이 직사각형인 것으로 도시하고 있으나, 다른 실시예로서, 표시 영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등으로 구비될 수 있다.
기판(100)의 주변 영역(PA)은 표시 영역(DA) 주변에 배치되는 영역으로, 화상이 표시되지 않는 영역일 수 있다. 주변 영역(PA)에는 표시 영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄 회로 기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 2를 참조하면, 표시 장치(1, 도 1 참조)는 표시 패널(10), 인쇄 회로 기판(PCB), 및 데이터 구동 회로(150)를 포함할 수 있다.
표시 패널(10)은 표시 영역(DA) 및 표시 영역(DA)을 적어도 일부 둘러싼 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 봉지 부재(미도시)로 커버되어 외기 또는 수분 등으로부터 보호될 수 있다.
표시 패널(10)은 표시 영역(DA)에 배치되는 복수의 화소(PX)들, 복수의 스캔선(SL)들, 복수의 발광 제어선(EL)들, 복수의 데이터선(DL)들, 및 복수의 전원선(PL)들을 포함할 수 있다.
화소(PX)들 각각은 유기 발광 다이오드(OLED)와 같은 표시 요소를 포함할 수 있다. 각 화소(PX)는 유기 발광 다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 이하 본 명세서에서, 각 화소(PX)는 각각 서로 다른 색을 발광하는 부화소(Sub-Pixel)을 의미하며, 각 화소(PX)는 예컨대 적색 부화소, 녹색 부화소 및 청색 부화소 중 하나일 수 있다.
스캔선(SL)들은 각각 제1 방향(예를 들면, ±x 방향)으로 연장되어 복수의 화소(PX)들 중 동일 행에 위치하는 화소(PX)들에 연결될 수 있다. 스캔선(SL)들은 제2 방향(예를 들면, ±y 방향)으로 배열될 수 있다. 도 2에서는 스캔선(SL)을 하나의 배선으로 도시하고 있으나, 다른 실시예로서, 스캔선(SL)은 복수의 배선들로 이루어질 수 있다.
발광 제어선(EL)들은 각각 제1 방향(예를 들면, ±x 방향)으로 연장되어 복수의 화소(PX)들 중 동일 행에 위치하는 화소(PX)들에 연결될 수 있다. 발광 제어선(EL)들은 제2 방향(예를 들면, ±y 방향)으로 배열될 수 있다. 도 2에서는 발광 제어선(EL)을 하나의 배선으로 도시하고 있으나, 다른 실시예로서, 발광 제어선(EL)은 복수의 배선들로 이루어질 수 있다.
데이터선(DL)들은 각각 제2 방향(예를 들면, ±y 방향)으로 연장되어 복수의 화소(PX)들 중 동일 열에 위치하는 화소(PX)들에 연결될 수 있다. 데이터선(DL)들은 제1 방향(예를 들면, ±x 방향)으로 배열될 수 있다.
전원선(PL)들은 각각 제2 방향(예를 들면, ±y 방향)으로 연장되어 복수의 화소(PX)들 중 동일 열에 위치하는 화소(PX)들에 연결될 수 있다. 전원선(PL)들은 제1 방향(예를 들면, ±x 방향)으로 배열될 수 있다.
표시 패널(10)은 주변 영역(PA)에 배치되는 제1 게이트 구동 회로(130), 제2 게이트 구동 회로(131), 제1 전압 공급 배선(160), 제2 전압 공급 배선(170), 및 패드부(140)를 포함할 수 있다. 각 화소(PX)는 주변 영역(PA)에 배치된 외곽 회로들과 전기적으로 연결될 수 있다.
제1 게이트 구동 회로(130) 및 제2 게이트 구동 회로(131)는 각각 스캔 구동 회로 및 발광 제어 구동 회로를 포함할 수 있다. 스캔 구동 회로는 스캔선(SL)을 통해 각 화소(PX)에 스캔 신호를 제공할 수 있다. 발광 제어 구동 회로는 발광 제어선(EL)을 통해 각 화소(PX)에 발광 제어 신호를 제공할 수 있다.
제2 게이트 구동 회로(131)는 표시 영역(DA)을 사이에 두고 제1 게이트 구동 회로(130)와 나란하게 배치될 수 있다. 표시 영역(DA)에 배치된 화소(PX)들 중 일부는 제1 게이트 구동 회로(130)와 전기적으로 연결될 수 있고, 나머지는 제2 게이트 구동 회로(131)에 연결될 수 있다. 다른 실시예로, 제2 게이트 구동 회로(131)는 생략될 수 있다.
제1 전압 공급 배선(160)은 표시 영역(DA)을 사이에 두고 제1 방향(예를 들어, ±x 방향)을 따라 나란하게 연장된 제1 서브 배선(162) 및 제2 서브 배선(163)을 포함할 수 있다. 제2 전압 공급 배선(170)은 일측이 개방된 루프 형상으로 표시 영역(DA)을 부분적으로 둘러쌀 수 있다.
패드부(140)는 주변 영역(PA)의 일측에 배치될 수 있다. 패드부(140)는 데이터 패드(DP)와 같은 복수의 패드들을 포함할 수 있다. 패드부(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄 회로 기판(PCB)과 전기적으로 연결될 수 있다. 패드부(140)의 패드들은 인쇄 회로 기판(PCB)의 단자부(PCB-P)와 전기적으로 연결될 수 있다. 인쇄 회로 기판(PCB)은 제어부(미도시)의 신호 또는 전압을 표시 패널(10)로 전달할 수 있다.
제어부에서 생성된 제어 신호는 인쇄 회로 기판(PCB) 및 패드부(140)를 통해 제1 게이트 구동 회로(130) 및 제2 게이트 구동 회로(131)에 각각 전달될 수 있다.
제어부에서 생성된 제1 구동 전압(ELVDD, 도 3 참조)은 패드부(140)의 패드에 연결된 제1 연결 배선(first connection wiring)(161)을 통해 제1 전압 공급 배선(160)에 전달될 수 있다. 제1 구동 전압(ELVDD)은 제1 전압 공급 배선(160)과 연결된 전원선(PL)을 통해 각 화소(PX)에 제공될 수 있다.
제어부에서 생성된 제2 구동 전압(ELVSS, 도 3 참조)은 패드부(140)의 패드에 연결된 제2 연결 배선(second connection wiring)(171)을 통해 제2 전압 공급 배선(170)에 전달될 수 있다. 제2 구동 전압(ELVSS)은 제2 전압 공급 배선(170)과 연결된 표시 요소의 캐소드(또는, 대향 전극)에 제공될 수 있다.
데이터 구동 회로(150)는 데이터선(DL)들에 전기적으로 연결될 수 있다. 데이터 구동 회로(150)의 데이터 신호(또는, 데이터 전압)는 패드부(140)의 데이터 패드(DP)에 연결된 연결선(connection line)(CL), 및 연결선(CL)에 연결된 데이터선(DL)을 통해 각 화소(PX)에 제공될 수 있다.
도 2에서는 데이터 구동 회로(150)가 인쇄 회로 기판(PCB)에 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 데이터 구동 회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동 회로(150)는 패드부(140)와 제1 전압 공급 배선(160) 사이에 배치될 수 있다.
한편, 상술한 바와 같이 연결선(CL)은 데이터선(DL)을 데이터 패드(DP)에 연결할 수 있다. 예를 들어, 복수의 제1 연결선(CL1)들은 복수의 데이터선(DL)들 중 일부인 제1 데이터선(DL1)들을 복수의 데이터 패드(DP)들 중 대응하는 데이터 패드(예를 들어, 제1 데이터 패드(DP1))에 연결할 수 있다. 복수의 제2 연결선(CL2)들은 복수의 데이터선(DL)들 중 다른 일부인 제2 데이터선(DL2)들을 복수의 데이터 패드(DP)들 중 대응하는 데이터 패드(예를 들어, 제2 데이터 패드(DP2))에 연결할 수 있다. 복수의 제3 연결선(CL3)들은 복수의 데이터선(DL)들 중 또 다른 일부인 제3 데이터선(DL3)들을 복수의 데이터 패드(DP)들 중 대응하는 데이터 패드(예를 들어, 제3 데이터 패드(DP3))에 연결할 수 있다.
일 실시예에 있어서, 제1 연결선(CL1), 제2 연결선(CL2), 및 제3 연결선(CL3)은 후술할 도 6 내지 도 13에 도시된 바와 같이 서로 다른 층에 배치될 수 있다. 제1 연결선(CL1), 제2 연결선(CL2), 및 제3 연결선(CL3)이 서로 다른 층에 배치되면, 제3 연결선(CL3)이 제1 연결선(CL1) 또는 제2 연결선(CL2)과 동일한 층에 배치될 때보다 제1 연결선(CL1), 제2 연결선(CL2), 및 제3 연결선(CL3) 각각의 폭을 자유롭게 조절할 수 있다. 예를 들어, 제1 연결선(CL1), 제2 연결선(CL2), 및 제3 연결선(CL3) 각각의 폭이 증가할 수 있다. 제1 연결선(CL1), 제2 연결선(CL2), 및 제3 연결선(CL3) 각각의 폭이 증가하는 경우, 제1 연결선(CL1), 제2 연결선(CL2), 및 제3 연결선(CL3) 각각의 저항이 감소할 수 있다. 이에 대해서는 도 6 내지 도 13에서 더욱 자세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치에 배치된 어느 하나의 화소를 나타낸 등가 회로도이다.
도 3을 참조하면, 하나의 화소(PX)는 화소 회로(PC) 및 화소 회로(PC)에 전기적으로 연결된 표시 요소를 포함할 수 있다. 표시 요소는 애노드(또는, 화소 전극)와 캐소드(또는, 대향 전극)를 갖는 유기 발광 다이오드(OLED)일 수 있다.
일 예로, 화소 회로(PC)는, 도 3에 도시된 바와 같이, 제1 내지 제9 트랜지스터(T1 내지 T9), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함할 수 있다. 제1 내지 제9 트랜지스터(T1 내지 T9), 제1 커패시터(C1), 및 제2 커패시터(C2)는 제1 내지 제4 스캔 신호(GW, GC, GI, GB)를 각각 전달하는 제1 내지 제4 스캔선(GWL, GCL, GIL, GBL), 데이터 전압(Dm)을 전달하는 데이터선(DL), 발광 제어 신호(EM)를 전달하는 발광 제어선(EML), 제1 구동 전압(ELVDD)을 전달하는 전원선(PL), 초기화 전압(Vint)을 전달하는 제1 전압선(VL1), 기준 전압(Vref)을 전달하는 제2 전압선(VL2), 바이어스 전압(Vbias)을 전달하는 제3 전압선(VL3), 및 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다.
제1 트랜지스터(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제9 트랜지스터(T2 내지 T9)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다. 제1 내지 제9 트랜지스터(T1 내지 T9)는 박막 트랜지스터로 형성될 수 있다.
제1 내지 제9 트랜지스터(T1 내지 T9) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1 내지 제9 트랜지스터(T1 내지 T9) 중 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제8 트랜지스터(T8)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 또는, 제1 내지 제9 트랜지스터(T1 내지 T9) 중 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제8 트랜지스터(T8)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로, 제1 내지 제9 트랜지스터(T1 내지 T9) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 제1 내지 제9 트랜지스터(T1 내지 T9) 모두 NMOS 또는 PMOS로 구비될 수 있다.
제1 커패시터(C1) 및 제2 커패시터(C2)는 전원선(PL)과 제1 트랜지스터(T1)의 게이트 사이에 연결된다. 제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트에 연결되는 제1 하부 전극(CE1), 및 제2 커패시터(C2)의 제2 하부 전극(CE3)에 연결되는 제1 상부 전극(CE2)을 가질 수 있다. 제2 커패시터(C2)는 제1 커패시터(C1)의 제1 상부 전극(CE2)에 연결되는 제2 하부 전극(CE3), 및 전원선(PL)에 연결되는 제2 상부 전극(CE4)을 가질 수 있다.
한편, 후술할 도 4에 도시된 바와 같이 제1 커패시터(C1)와 제2 커패시터(C2)는 서로 중첩할 수 있다. 예를 들어, 제1 커패시터(C1)의 제1 상부 전극(CE2)은 제2 커패시터(C2)의 제2 하부 전극(CE3)으로의 기능을 수행할 수 있다. 다른 말로, 제2 커패시터(C2)의 제2 하부 전극(CE3)은 제1 커패시터(C1)의 제1 상부 전극(CE2)으로의 기능을 수행할 수 있다.
다시 도 3을 참조하면, 제1 트랜지스터(T1)는 게이트-소스 전압에 따라 전원선(PL)에서 유기 발광 다이오드(OLED)로 흐르는 구동 전류(Id)의 크기를 제어할 수 있다. 제1 트랜지스터(T1)는 제1 커패시터(C1)의 제1 하부 전극(CE1)에 연결되는 게이트, 제5 트랜지스터(T5)를 통해 전원선(PL)에 연결되는 소스, 제6 트랜지스터(T6)를 통해 유기 발광 다이오드(OLED)에 연결되는 드레인을 가질 수 있다.
제1 트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전류(Id)를 유기 발광 다이오드(OLED)에 출력할 수 있다. 구동 전류(Id)의 크기는 제1 트랜지스터(T1)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 유기 발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동 전류(Id)를 수신하고, 구동 전류(Id)의 크기에 따른 밝기로 발광할 수 있다.
제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 응답하여 데이터선(DL)을 제1 커패시터(C1)의 제1 상부 전극(CE2)(또는, 제2 커패시터(C2)의 제2 하부 전극(CE3))에 연결할 수 있다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 응답하여 데이터 전압(Dm)을 제1 커패시터(C1)의 제1 상부 전극(CE2)(또는, 제2 커패시터(C2)의 제2 하부 전극(CE3))에 전달할 수 있다.
제3 트랜지스터(T3)는 제2 스캔 신호(GC)에 응답하여 제1 트랜지스터(T1)의 드레인과 게이트를 서로 연결할 수 있다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인과 게이트 사이에 직렬로 연결될 수 있다.
제4 트랜지스터(T4)는 제3 스캔 신호(GI)에 응답하여 제1 전압선(VL1)을 제1 트랜지스터(T1)의 게이트에 연결할 수 있다. 제4 트랜지스터(T4)는 제3 스캔 신호(GI)에 응답하여 초기화 전압(Vint)을 제1 트랜지스터(T1)의 게이트에 인가할 수 있다.
제5 트랜지스터(T5)는 발광 제어 신호(EM)에 응답하여 전원선(PL)을 제1 트랜지스터(T1)의 소스에 연결할 수 있다. 제5 트랜지스터(T5)는 발광 제어 신호(EM)에 응답하여 전원선(PL)과 제1 트랜지스터(T1)의 소스를 서로 접속할 수 있다.
제6 트랜지스터(T6)는 발광 제어 신호(EM)에 응답하여 제1 트랜지스터(T1)의 드레인을 유기 발광 다이오드(OLED)의 애노드에 연결할 수 있다. 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 응답하여 제1 트랜지스터(T1)의 드레인과 유기 발광 다이오드(OLED)의 애노드를 서로 접속할 수 있다.
도 3에서는 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 동일한 발광 제어 신호(EM)에 응답하여 동작하는 것으로 도시하고 있으나, 다른 실시예로서, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 서로 다른 발광 제어 신호들에 각각 응답하여 동작할 수 있다. 예를 들어, 제5 트랜지스터(T5)는 제1 발광 제어선에 연결된 게이트를 가질 수 있으며, 제1 발광 제어 신호에 응답하여 전원선(PL)을 제1 트랜지스터(T1)의 소스에 연결할 수 있다. 제6 트랜지스터(T6)는 제2 발광 제어선에 연결된 게이트를 가질 수 있으며, 제2 발광 제어 신호에 응답하여 제1 트랜지스터(T1)의 드레인을 유기 발광 다이오드(OLED)의 애노드에 연결할 수 있다.
제7 트랜지스터(T7)는 제4 스캔 신호(GB)에 응답하여 제1 전압선(VL1)을 유기 발광 다이오드(OLED)의 애노드에 연결할 수 있다. 제7 트랜지스터(T7)는 제4 스캔 신호(GB)에 응답하여 초기화 전압(Vint)을 유기 발광 다이오드(OLED)의 애노드에 인가할 수 있다.
제8 트랜지스터(T8)는 제2 스캔 신호(GC)에 응답하여 제2 전압선(VL2)을 제1 커패시터(C1)의 제1 상부 전극(CE2)(또는, 제2 커패시터(C2)의 제2 하부 전극(CE3))에 연결할 수 있다. 제8 트랜지스터(T8)는 제2 스캔 신호(GC)에 응답하여 기준 전압(Vref)을 제1 커패시터(C1)의 제1 상부 전극(CE2)(또는, 제2 커패시터(C2)의 제2 하부 전극(CE3))에 인가할 수 있다.
도 3에서는 제3 트랜지스터(T3)와 제8 트랜지스터(T8)가 동일한 제2 스캔 신호(GC)에 응답하여 동작하는 것으로 도시하고 있으나, 다른 실시예로서, 제3 트랜지스터(T3)와 제8 트랜지스터(T8)는 서로 다른 스캔 신호들에 각각 응답하여 동작할 수 있다.
제9 트랜지스터(T9)는 제4 스캔 신호(GB)에 응답하여 제3 전압선(VL3)을 제1 트랜지스터(T1)의 소스에 연결할 수 있다. 제9 트랜지스터(T9)는 제4 스캔 신호(GB)에 응답하여 바이어스 전압(Vbias)을 제1 트랜지스터(T1)의 소스에 인가할 수 있다.
도 3에서는 제7 트랜지스터(T7)와 제9 트랜지스터(T9)가 동일한 제4 스캔 신호(GB)에 응답하여 동작하는 것으로 도시하고 있으나, 다른 실시예로서, 제7 트랜지스터(T7)와 제9 트랜지스터(T9)는 서로 다른 스캔 신호들에 각각 응답하여 동작할 수 있다.
제2 스캔 신호(GC)는 제1 스캔 신호(GW)와 실질적으로 동기화될 수 있다. 제3 스캔 신호(GI)는 이전 행의 제1 스캔 신호(GW)와 실질적으로 동기화될 수 있다. 제4 스캔 신호(GB)는 제1 스캔 신호(GW)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제4 스캔 신호(GB)는 다음 행의 제1 스캔 신호(GW) 또는 다음 행의 제3 스캔 신호(GI)와 실질적으로 동기화될 수 있다.
일 실시예에 있어서, 제1 내지 제9 트랜지스터(T1 내지 T9)는 실리콘을 포함하는 반도체층을 포함할 수 있다. 일 예로, 제1 내지 제9 트랜지스터(T1 내지 T9)는 저온 폴리실리콘(Low Temperature Poly-Silicon; LTPS)을 포함하는 반도체층을 포함할 수 있다. 폴리실리콘 물질은 전자이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하다.
다른 예로, 제1 내지 제9 트랜지스터(T1 내지 T9)의 반도체층들은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 반도체층은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다.
또 다른 예로, 제1 내지 제9 트랜지스터(T1 내지 T9) 중 일부 반도체층은 저온 폴리실리콘(LTPS)으로 형성되고, 다른 일부 반도체층은 산화물 반도체(IGZO 등)로 형성될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 화소의 일부분을 개략적으로 도시하는 단면도이다. 도 4는 일 실시예에 따른 화소의 일부분에 대한 예시적인 단면도이므로, 일부 부재가 생략되어 있을 수 있다.
도 4를 참조하면, 표시 영역(DA)에는 제1 박막 트랜지스터(TFT1), 제2 박막 트랜지스터(TFT2), 제1 커패시터(C1), 및 제2 커패시터(C2)가 배치될 수 있다. 제1 박막 트랜지스터(TFT1)는 도 3의 제1 트랜지스터(T1)에 대응하고, 제2 박막 트랜지스터(TFT2)는 도 3의 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 또는 제8 트랜지스터(T8)에 대응할 수 있다.
제1 박막 트랜지스터(TFT1)는 제1 반도체층(Act1) 및 제1 반도체층(Act1)과 적어도 일부 중첩하는 제1 전극(E1)을 포함할 수 있다. 제1 전극(E1)은 제1 박막 트랜지스터(TFT1)의 게이트(또는, 게이트 전극)에 대응한다.
제2 박막 트랜지스터(TFT2)는 제2 반도체층(Act2) 및 제2 반도체층(Act2)과 적어도 일부 중첩하는 제5 전극(E5)을 포함할 수 있다. 제5 전극(E5)은 제2 박막 트랜지스터(TFT2)의 게이트(또는, 게이트 전극)에 대응한다. 제2 박막 트랜지스터(TFT2)는 제1 박막 트랜지스터(TFT1) 상에 배치될 수 있다.
일 실시예에 있어서, 제1 박막 트랜지스터(TFT1)의 도전형은 제2 박막 트랜지스터(TFT2)의 도전형과 반대일 수 있다. 예를 들어, 제1 박막 트랜지스터(TFT1)는 PMOS(p-channel MOSFET)으로 구비되고, 제2 박막 트랜지스터(TFT2)는 NMOS(n-channel MOSFET)로 구비될 수 있다.
일 실시예에 있어서, 제1 박막 트랜지스터(TFT1)의 제1 반도체층(Act1)과 제2 박막 트랜지스터(TFT2)의 제2 반도체층(Act2)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 반도체층(Act1)은 실리콘 반도체 물질을 포함하고, 제2 반도체층(Act2)은 산화물 반도체 물질을 포함할 수 있다.
제1 커패시터(C1)는 제1 전극(E1) 및 제1 전극(E1)과 적어도 일부 중첩하는 제2 전극(E2)을 포함할 수 있다. 제1 커패시터(C1)는 제1 박막 트랜지스터(TFT1)와 중첩할 수 있다. 예를 들어, 제1 전극(E1)은 제1 커패시터(C1)의 제1 하부 전극(CE1)으로의 기능을 수행할 수 있다. 다른 말로, 제1 전극(E1)은 제1 커패시터(C1)의 제1 하부 전극(CE1)에 대응할 수 있다.
제2 커패시터(C2)는 제2 전극(E2) 및 제2 전극(E2)과 적어도 일부 중첩하는 제3 전극(E3)을 포함할 수 있다. 제2 커패시터(C2)는 제1 커패시터(C1)와 중첩할 수 있다. 예를 들어, 제2 전극(E2)은 제1 커패시터(C1)의 제1 상부 전극(CE2)으로의 기능을 수행하고, 제2 커패시터(C2)의 제2 하부 전극(CE3)으로의 기능을 수행할 수 있다. 다른 말로, 제2 전극(E2)은 제1 커패시터(C1)의 제1 상부 전극(CE2)에 대응하고, 제2 커패시터(C2)의 제2 하부 전극(CE3)에 대응할 수 있다.
본 발명의 일 실시예와 같이 제1 커패시터(C1)와 제2 커패시터(C2)가 ±z 방향으로 서로 중첩하는 경우, 제1 커패시터(C1)와 제2 커패시터(C2)가 서로 중첩하지 않고 따로 존재할 때보다 xy 평면에 배치될 수 있는 화소들의 개수가 증가할 수 있다. xy 평면에 배치되는 화소들의 단위면적당 개수가 증가할 수 있으므로, 표시 장치의 해상도를 증가시킬 수 있다. 표시 장치의 해상도가 개선될 수 있다.
한편, 도 4에서는 제1 전극(E1)의 폭과 제2 전극(E2)의 폭이 동일하고 제2 전극(E2)의 폭과 제3 전극(E3)의 폭이 서로 상이한 것으로 도시하고 있으나, 이는 일 예에 불과할 뿐 다양한 변형이 가능하다.
이하, 도 4를 참조하여 표시 장치에 포함된 구성을 적층 구조에 따라 보다 구체적으로 설명하고자 한다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
기판(100)은 상기 물질의 단층 또는 다층 구조를 가질 수 있으며, 다층 구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
기판(100)과 버퍼층(110) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 제1 반도체층(Act1) 및 제2 반도체층(Act2)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(100)과 버퍼층(110) 사이에는 하부 금속층(BML)이 개재될 수 있다. 하부 금속층(BML)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
하부 금속층(BML)은 제1 반도체층(Act1)과 적어도 일부 중첩할 수 있다. 하부 금속층(BML)은 제1 반도체층(Act1)을 보호하는 역할을 할 수 있다. 하부 금속층(BML)은 임의의(또는, 기 설정된) 전압이 인가되도록 구성될 수 있다. 임의의 전압이 인가되는 하부 금속층(BML)을 통해 NMOS(n-channel MOSFET)과 PMOS(p-channel MOSFET)를 함께 포함하는 화소 회로를 구동할 때 제1 반도체층(Act1)에 불필요한 전하가 쌓이는 것을 방지할 수 있다. 그 결과, 제1 반도체층(Act1)을 포함하는 제1 박막 트랜지스터(TFT1)의 특성이 안정적으로 유지될 수 있다.
버퍼층(110) 상에는 제1 반도체층(Act1)이 배치될 수 있다. 제1 반도체층(Act1)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 제1 반도체층(Act1)은 채널 영역과 채널 영역의 양 옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역 및 드레인 영역은 불순물(dopant)을 첨가하여 도핑된 영역일 수 있다. 제1 반도체층(Act1)은 단층 또는 다층으로 구성될 수 있다.
기판(100) 상에는 제1 반도체층(Act1)을 덮도록 제1 절연층(111) 및 제2 절연층(113)이 적층되어 배치될 수 있다. 제1 절연층(111) 및 제2 절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제1 절연층(111) 상에는 제1 전극(E1)이 배치될 수 있다. 제1 전극(E1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제2 절연층(113) 상에는 제2 전극(E2)이 배치될 수 있다. 제2 전극(E2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 전극(E1)과 제2 전극(E2)은 제2 절연층(113)을 사이에 두고 서로 중첩하며, 커패시턴스를 형성한다. 이 경우, 제2 절연층(113)은 제1 커패시터(C1)의 유전체층의 기능을 할 수 있다.
제2 절연층(113) 상에는 제2 전극(E2)을 덮도록 제3 절연층(115)이 배치될 수 있다. 제3 절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제3 절연층(115) 상에는 제3 전극(E3) 및 제4 전극(E4)이 배치될 수 있다. 제3 전극(E3) 및 제4 전극(E4)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제2 전극(E2)과 제3 전극(E3)은 제3 절연층(115)을 사이에 두고 서로 중첩하며, 커패시턴스를 형성한다. 이 경우, 제3 절연층(115)은 제2 커패시터(C2)의 유전체층의 기능을 할 수 있다.
제4 전극(E4)은 제2 반도체층(Act2)과 적어도 일부 중첩할 수 있다. 제4 전극(E4)은 제2 반도체층(Act2)을 보호하는 역할을 할 수 있다. 제4 전극(E4)은 후술할 제2 연결 전극(CM2)을 통해 제5 전극(E5)과 전기적으로 연결될 수 있다.
도 4에서는 제4 전극(E4)이 제3 전극(E3)과 동일한 층에 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 제4 전극(E4)은 제2 전극(E2)과 동일한 층에 배치될 수 있다. 이에 대해서는 도 5에서 후술한다.
제3 절연층(115) 상에는 제3 전극(E3)과 제4 전극(E4)을 덮도록 제4 절연층(117)이 배치될 수 있다. 제4 절연층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제4 절연층(117) 상에는 제2 반도체층(Act2)이 배치될 수 있다. 제2 반도체층(Act2)은 산화물 반도체 물질을 포함할 수 있다. 제2 반도체층(Act2)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
일 예로, 제2 반도체층(Act2)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.
제2 반도체층(Act2)은 채널 영역과 채널 영역의 양 옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 제2 반도체층(Act2)은 단층 또는 다층으로 구성될 수 있다.
제2 반도체층(Act2) 하부에는 전술한 바와 같이 제4 전극(E4)이 배치될 수 있다. 산화물 반도체 물질을 포함하는 제2 반도체층(Act2)은 광에 취약한 특성을 갖기 때문에, 제4 전극(E4)을 통해 제2 반도체층(Act2)을 보호할 수 있다. 제4 전극(E4)은 기판(100) 측에서 입사되는 외부 광에 의해 제2 반도체층(Act2)에 포토커런트가 유발되어 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터(TFT2)의 소자 특성이 변화하는 것을 방지하는 역할을 할 수 있다.
제2 반도체층(Act2) 상에는 제5 절연층(119)이 배치될 수 있다. 제5 절연층(119)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
도 4에서는 제5 절연층(119)이 제2 반도체층(Act2)을 덮도록 기판(100) 전면(全面)에 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 제5 절연층(119)은 제2 반도체층(Act2)의 일부와 중첩되도록 패터닝될 수 있다. 예컨대, 제5 절연층(119)은 제2 반도체층(Act2)의 채널 영역과 중첩되도록 패터닝될 수 있다.
제5 절연층(119) 상에는 제5 전극(E5)이 배치될 수 있다. 제5 전극(E5)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제5 절연층(119) 상에는 제5 전극(E5)을 덮도록 제6 절연층(121)이 구비될 수 있다. 제6 절연층(121)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제6 절연층(121) 상에는 제1 연결 전극(CM1), 제2 연결 전극(CM2), 및 제3 연결 전극(CM3)이 배치될 수 있다. 제1 연결 전극(CM1), 제2 연결 전극(CM2), 및 제3 연결 전극(CM3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 연결 전극(CM1), 제2 연결 전극(CM2), 및 제3 연결 전극(CM3)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1 연결 전극(CM1)은 제1 내지 제6 절연층(111, 113, 115, 117, 119, 121)에 형성된 제1 콘택홀(CNT1)을 통해 제1 반도체층(Act1)에 연결될 수 있다. 제1 연결 전극(CM1)의 일부는 제1 콘택홀(CNT1)에 매립될 수 있으며, 제1 연결 전극(CM1)과 제1 반도체층(Act1)은 연결될 수 있다.
제2 연결 전극(CM2)은 제4 내지 제6 절연층(117, 119, 121)에 형성된 제2 콘택홀(CNT2)을 통해 제4 전극(E4)에 연결될 수 있다. 제2 연결 전극(CM2)의 일부는 제2 콘택홀(CNT2)에 매립될 수 있으며, 제2 연결 전극(CM2)과 제4 전극(E4)은 연결될 수 있다. 제2 연결 전극(CM2)은 제6 절연층(121)에 형성된 제3 콘택홀(CNT3)을 통해 제5 전극(E5)에 연결될 수 있다. 제2 연결 전극(CM2)의 일부는 제3 콘택홀(CNT3)에 매립될 수 있으며, 제3 연결 전극(CM3)과 제5 전극(E5)은 연결될 수 있다. 제2 연결 전극(CM2)은 제4 전극(E4)과 제5 전극(E5)을 연결하는 브릿지 역할을 할 수 있다.
제3 연결 전극(CM3)은 제4 내지 제6 절연층(117, 119, 121)에 형성된 제4 콘택홀(CNT4)을 통해 제3 전극(E3)에 연결될 수 있다. 제3 연결 전극(CM3)의 일부는 제4 콘택홀(CNT4)에 매립될 수 있으며, 제3 연결 전극(CM3)과 제3 전극(E3)은 연결될 수 있다.
제6 절연층(121) 상에는 제1 평탄화층(123) 및 제2 평탄화층(125)이 적층되어 배치될 수 있다. 제1 평탄화층(123) 및 제2 평탄화층(125)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 제1 평탄화층(123) 및 제2 평탄화층(125)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 또는 이들의 블렌드 등을 포함할 수 있다.
제1 평탄화층(123) 상에는 제4 연결 전극(CM4) 및 전원선(PL)이 배치될 수 있다. 제4 연결 전극(CM4) 및 전원선(PL)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제4 연결 전극(CM4) 및 전원선(PL)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제4 연결 전극(CM4)은 제1 평탄화층(123)에 형성된 제5 콘택홀(CNT5)을 통해 제1 연결 전극(CM1)에 연결될 수 있다. 제4 연결 전극(CM4)의 일부는 제5 콘택홀(CNT5)에 매립될 수 있으며, 제4 연결 전극(CM4)과 제1 연결 전극(CM1)은 연결될 수 있다. 제4 연결 전극(CM4)은 제1 연결 전극(CM1)을 통해 제1 반도체층(Act1)과 연결될 수 있다.
전원선(PL)은 제1 평탄화층(123)에 형성된 제6 콘택홀(CNT6)을 통해 제3 연결 전극(CM3)에 연결될 수 있다. 전원선(PL)의 일부는 제6 콘택홀(CNT6)에 매립될 수 있으며, 전원선(PL)과 제3 연결 전극(CM3)은 연결될 수 있다. 전원선(PL)은 제3 연결 전극(CM3)을 통해 제3 전극(E3)과 연결될 수 있다.
제2 평탄화층(125) 상에는 표시 요소(200)가 배치될 수 있다. 표시 요소(200)는 화소 전극(210), 유기 발광층을 포함하는 중간층(220), 및 대향 전극(230)을 포함할 수 있다.
화소 전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소 전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide), 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소 전극(210)은 ITO/Ag/ITO로 구비될 수 있다.
화소 전극(210)은 제2 평탄화층(125)에 형성된 제6 콘택홀(CNT6)을 통해 제4 연결 전극(CM4)에 연결될 수 있다. 화소 전극(210)의 일부는 제6 콘택홀(CNT6)에 매립될 수 있으며, 화소 전극(210)과 제4 연결 전극(CM4)은 연결될 수 있다. 화소 전극(210)은 제4 연결 전극(CM4) 및 제1 연결 전극(CM1)을 통해 제1 반도체층(Act1)과 전기적으로 연결될 수 있다.
제2 평탄화층(125) 상에는 화소 정의막(127)이 배치될 수 있다. 또한, 화소 정의막(127)은 화소 전극(210)의 가장자리와 화소 전극(210) 상부의 대향 전극(230)의 사이의 거리를 증가시킴으로써 화소 전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소 정의막(127)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다. 화소 정의막(127)은 유기 절연물을 포함할 수 있다. 또는, 화소 정의막(127)은 실리콘나이트라이드나 실리콘옥시나이트라이드, 또는 실리콘옥사이드와 같은 무기 절연물을 포함할 수 있다. 또는, 화소 정의막(127)은 유기 절연물 및 무기 절연물을 포함할 수 있다. 일부 실시예에서, 화소 정의막(127)은 광차단 물질을 포함하며, 블랙으로 구비될 수 있다. 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대 니켈, 알루미늄, 몰리브덴 및 그의 합금, 금속 산화물 입자(예를 들어, 크롬 산화물), 또는 금속 질화물 입자(예를 들어, 크롬 질화물) 등을 포함할 수 있다. 화소 정의막(127)이 광차단 물질을 포함하는 경우, 화소 정의막(127)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다.
중간층(220)은 화소 정의막(127)에 의해 형성된 개구 내에 배치될 수 있다. 중간층(220)은 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer), 또는 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
중간층(220)은 복수의 화소 전극(210)들 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(220)은 복수의 화소 전극(210)들에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향 전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향 전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향 전극(230)은 표시 영역(DA)에 걸쳐 배치되며, 중간층(220)과 화소 정의막(127)의 상부에 배치될 수 있다. 대향 전극(230)은 복수의 표시 요소(200)들에 있어서 일체(一體)로 형성되어 복수의 화소 전극(210)들에 대응할 수 있다.
표시 요소(200)는 봉지층(미도시)으로 커버될 수 있다. 봉지층은 적어도 하나의 유기 봉지층 및 적어도 하나의 무기 봉지층을 포함할 수 있다. 적어도 하나의 무기 봉지층은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 중 하나 이상의 무기물을 포함할 수 있다. 적어도 하나의 무기 봉지층은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다. 적어도 하나의 유기 봉지층은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 폴리메틸메타크릴레이트, 폴리아크릴산과 같은 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 적어도 하나의 유기 봉지층은 아크릴레이트 폴리머(acrylate polymer)를 포함할 수 있다.
한편, 도 4에서는 제1 내지 제6 절연층(111, 113, 115, 117, 119, 121) 각각의 두께가 동일한 것으로 도시하고 있으나, 이는 일 예에 불과할 뿐 다양한 변형이 가능하다.
도 5는 본 발명의 일 실시예에 따른 화소의 일부분을 개략적으로 도시하는 단면도이다. 도 5는 도 4의 변형 실시예로, 제4 전극의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 4의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 5를 참조하면, 제4 전극(E4')은 제2 절연층(113) 상에 배치될 수 있다. 제4 전극(E4')은 제2 전극(E2)과 동일한 층에 배치될 수 있다.
제2 연결 전극(CM2)은 제3 내지 제6 절연층(115, 117, 119, 121)에 형성된 제2 콘택홀(CNT2')을 통해 제4 전극(E4')에 연결될 수 있다. 제2 연결 전극(CM2)의 일부는 제2 콘택홀(CNT2')에 매립될 수 있으며, 제2 연결 전극(CM2)과 제4 전극(E4')은 연결될 수 있다.
일 실시예에 있어서, 제1 내지 제4 콘택홀(CNT1, CNT2, CNT3, CNT4)은 동시에 형성되지 않을 수 있다. 예를 들어, 제1 콘택홀(CNT1)과 제2 콘택홀(CNT2')을 형성한 다음, 제3 콘택홀(CNT3)과 제4 콘택홀(CNT4)을 형성할 수 있다. 제1 콘택홀(CNT1)과 제2 콘택홀(CNT2') 각각의 깊이는 제3 콘택홀(CNT3)과 제4 콘택홀(CNT4) 각각의 깊이보다 클 수 있다. 깊이가 서로 다른 콘택홀들이 동시에 형성되면, 상대적으로 깊이가 작은 콘택홀에 의해 노출된 도전층의 표면이 손상될 수 있다. 다만, 본 발명의 일 실시예와 같이 깊이가 서로 다른 콘택홀들을 동시에 형성하지 않고 각각 별도로 형성하는 경우, 콘택홀들에 의해 노출된 도전층의 표면 손상을 방지할 수 있다.
도 6은 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다. 구체적으로, 도 6은 도 2의 표시 패널의 일부분을 X-X'을 따라 절취한 예시적인 단면도이며 일부 부재가 생략되어 있을 수 있다. 도 6에 있어서, 도 4와 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 6을 참조하면, 주변 영역(PA)에는 복수의 연결선(CL)들 및 제1 서브 배선(162)이 배치될 수 있다.
복수의 연결선(CL)들은 도 2에서 전술한 바와 같이 복수의 데이터선(DL)들을 패드부(140)의 복수의 데이터 패드(DP)들 중 대응하는 데이터 패드(DP)에 연결할 수 있다. 예를 들어, 복수의 연결선(CL)들은 제1 연결선(CL1)들, 제2 연결선(CL2)들, 및 제3 연결선(CL3)들을 포함할 수 있다. 제1 연결선(CL1)들은 복수의 데이터선(DL)들 중 일부인 제1 데이터선(DL1)들을 복수의 데이터 패드(DP)들 중 대응하는 데이터 패드(예를 들어, 제1 데이터 패드(DP1))에 연결할 수 있다. 제2 연결선(CL2)들은 복수의 데이터선(DL)들 중 다른 일부인 제2 데이터선(DL2)들을 복수의 데이터 패드(DP)들 중 대응하는 데이터 패드(예를 들어, 제2 데이터 패드(DP2))에 연결할 수 있다. 제3 연결선(CL3)들은 복수의 데이터선(DL)들 중 또 다른 일부인 제3 데이터선(DL3)들을 복수의 데이터 패드(DP)들 중 대응하는 데이터 패드(예를 들어, 제3 데이터 패드(DP3))에 연결할 수 있다.
일 실시예에 있어서, 복수의 제1 연결선(CL1)들과 복수의 제2 연결선(CL2)들은 복수의 제3 연결선(CL3)들 중 제1 방향(예를 들면, ±x 방향)으로 인접한 2개의 제3 연결선(CL3)들 사이에 각각 배치될 수 있다. 복수의 제1 연결선(CL1)들과 복수의 제2 연결선(CL2)들은 제1 방향(예를 들면, ±x 방향)을 따라 교대로 배열될 수 있다.
일 실시예에 있어서, 단위면적당 제3 연결선(CL3)들의 개수는 단위면적당 제1 연결선(CL1)들의 개수보다 클 수 있다. 단위면적당 제3 연결선(CL3)들의 개수는 단위면적당 제2 연결선(CL2)들의 개수보다 클 수 있다.
일 실시예에 있어서, 단위면적당 제1 연결선(CL1)들의 개수는 단위면적당 제2 연결선(CL2)들의 개수와 동일할 수 있다.
일 실시예에 있어서, 제1 연결선(CL1)들, 제2 연결선(CL2)들, 및 제3 연결선(CL3)들은 서로 다른 층에 배치될 수 있다. 예를 들어, 제2 연결선(CL2)들은 제1 연결선(CL1)들 상에 배치되고, 제3 연결선(CL3)들은 제2 연결선(CL2)들 상에 배치될 수 있다. 도 6에 도시된 바와 같이, 제1 연결선(CL1)들은 제1 절연층(111) 상에 배치되고, 제2 연결선(CL2)들은 제3 절연층(115) 상에 배치되고, 제3 연결선(CL3)들은 제5 절연층(119) 상에 배치될 수 있다. 다른 말로, 제1 연결선(CL1)들은 제1 전극(E1, 도 4 참조)과 동일한 층에 배치되고, 제2 연결선(CL2)들은 제3 전극(E3, 도 4 참조)과 동일한 층에 배치되고, 제3 연결선(CL3)들은 제4 전극(E4, 도 4 참조)과 동일한 층에 배치될 수 있다.
도 6에서는 제1 연결선(CL1)들이 제1 전극(E1)과 동일한 층에 배치되고, 제2 연결선(CL2)들이 제3 전극(E3)과 동일한 층에 배치되고, 제3 연결선(CL3)들이 제4 전극(E4)과 동일한 층에 배치되는 것으로 도시하고 있으나, 이는 일 예에 불과할 뿐 다양한 변형이 가능하다. 이에 대해서는 도 9 내지 도 13에서 후술한다.
또한, 도 6에서는 제2 연결선(CL2)과 제3 연결선(CL3)이 서로 적어도 일부 중첩하는 것으로 도시하고 있으나, 다른 실시예로서, 제2 연결선(CL2)과 제3 연결선(CL3)은 서로 중첩하지 않을 수 있다. 또 다른 실시예로서, 제1 연결선(CL1)과 제3 연결선(CL3)은 서로 적어도 일부 중첩할 수 있다. 또 다른 실시예로서, 제1 연결선(CL1)과 제3 연결선(CL3)은 서로 중첩하지 않을 수 있다.
본 발명의 일 실시예와 같이 제1 연결선(CL1)들, 제2 연결선(CL2)들, 및 제3 연결선(CL3)들은 서로 다른 층에 배치되는 경우, 제3 연결선(CL3)들이 제1 연결선(CL1)들 또는 제2 연결선(CL2)들과 동일한 층에 배치될 때보다 각 층에 배치되는 연결선(CL)들의 개수가 감소할 수 있다. 연결선(CL)들을 서로 다른 3개의 층으로 분리하여 배치하는 경우, 각 층에 배치되는 연결선(CL)들의 개수가 감소할 수 있다. 각 층에 배치되는 연결선(CL)들의 개수가 감소하므로, 연결선(CL)들 각각의 폭을 보다 자유롭게 변경할 수 있다. 예를 들어, 연결선(CL)들 각각의 폭을 증가시킬 수 있다. 제1 절연층(111)과 제2 절연층(113) 사이에 개재되는 제1 연결선(CL1)들 각각의 제1 폭(w1)이 증가하면, 제1 연결선(CL1)들 각각의 저항이 감소할 수 있다. 제3 절연층(115)과 제4 절연층(117) 사이에 개재되는 제2 연결선(CL2)들 각각의 제2 폭(w2)이 증가하면, 제2 연결선(CL2)들 각각의 저항이 감소할 수 있다. 제5 절연층(119)과 제6 절연층(121) 사이에 개재되는 제3 연결선(CL3)들 각각의 제3 폭(w3)이 증가하면, 제3 연결선(CL3)들 각각의 저항이 감소할 수 있다.
제1 서브 배선(162)은 제1 평탄화층(123)에 의해 이격된 제1-1 서브 배선(162a) 및 제1-2 서브 배선(162b)을 포함할 수 있다. 도 6에 도시되지 않았지만, 제1-1 서브 배선(162a) 및 제1-2 서브 배선(162b)은 전기적으로 연결될 수 있다.
도 6에서는 제1 평탄화층(123)이 주변 영역(PA)에 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 제1 평탄화층(123)의 적어도 일부는 주변 영역(PA) 상에서 생략될 수 있다.
또한, 도 6에서는 제1 서브 배선(162)이 제1-1 서브 배선(162a) 및 제1-2 서브 배선(162b)을 포함하는 것으로 도시하고 있으나, 다른 실시예로서, 제1-1 서브 배선(162a) 또는 제1-2 서브 배선(162b) 중 하나는 생략될 수 있다.
제3 연결선(CL3)과 제1-1 서브 배선(162a)은 제6 절연층(121)에 의해 서로 연결되지 않으므로, 후술할 도 12에 도시된 바와 같이 별도의 절연층이 추가적으로 배치되지 않을 수 있다. 따라서, 별도의 절연층을 배치하기 위한 마스크가 추가되지 않을 수 있다.
도 7은 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다. 도 7은 도 6의 변형 실시예로, 제2 연결선 및 제3 연결선의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 6의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 7을 참조하면, 제2 연결선(CL2)들과 제3 연결선(CL3)들은 다층 구조를 가질 수 있다. 예를 들어, 제2 연결선(CL2)들 각각은 제1 층(L1a), 제1 층(L1a) 상의 제3 층(L3a), 및 제1 층(L1a)과 제3 층(L3a) 사이에 개재된 제2 층(L2a)을 포함할 수 있다. 제3 연결선(CL3)들 각각은 제1 층(L1b), 제1 층(L1b) 상의 제3 층(L3b), 및 제1 층(L1b)과 제3 층(L3b) 사이에 개재된 제2 층(L2b)을 포함할 수 있다.
제1 층들(L1a, L1b), 제2 층들(L2a, L2b), 및 제3 층들(L3a, L3b)은 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 티타늄(Ti), 질화 티타늄(TiN), 나이오븀(Nb) 등을 포함하는 도전 물질을 포함할 수 있다. 예를 들어, 제1 층들(L1a, L1b)은 티타늄(Ti)을 포함하고, 제2 층들(L2a, L2b)은 알루미늄(Al)을 포함하고, 제3 층들(L3a, L3b)은 티타늄(Ti)을 포함할 수 있다. 이러한 경우, 제2 연결선(CL2)들과 제3 연결선(CL3)들 각각의 저항이 감소할 수 있다.
도 7에서는 제2 연결선(CL2)들과 제3 연결선(CL3)들 각각이 3개의 층을 포함하는 것으로 도시하고 있으나, 다른 실시예로서, 제1 층들(L1a, L1b)은 생략될 수 있다.
도 8은 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다. 도 8은 도 6의 변형 실시예로, 제3 연결선의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 6의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 8을 참조하면, 제3 연결선(CL3)들은 다층 구조를 가질 수 있다. 예를 들어, 제3 연결선(CL3)들 각각은 제1 층(L1b), 제1 층(L1b) 상의 제3 층(L3b), 및 제1 층(L1b)과 제3 층(L3b) 사이에 개재된 제2 층(L2b)을 포함할 수 있다.
제1 층(L1b), 제2 층(L2b), 및 제3 층(L3b)은 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 티타늄(Ti), 질화 티타늄(TiN), 나이오븀(Nb) 등을 포함하는 도전 물질을 포함할 수 있다. 예를 들어, 제1 층(L1b)은 티타늄(Ti)을 포함하고, 제2 층(L2b)은 알루미늄(Al)을 포함하고, 제3 층(L3b)은 티타늄(Ti)을 포함할 수 있다. 이러한 경우, 제3 연결선(CL3)들 각각의 저항이 감소할 수 있다.
도 8에서는 제3 연결선(CL3)들 각각이 3개의 층을 포함하는 것으로 도시하고 있으나, 다른 실시예로서, 제1 층(L1b)은 생략될 수 있다.
도 9는 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다. 도 9는 도 6의 변형 실시예로, 연결선(CLa)들의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 6의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 9를 참조하면, 제1 연결선(CL1a)들, 제2 연결선(CL2a)들, 및 제3 연결선(CL3a)들은 서로 다른 층에 배치될 수 있다. 예를 들어, 제2 연결선(CL2a)들은 제1 연결선(CL1a)들 상에 배치되고, 제3 연결선(CL3a)들은 제2 연결선(CL2a)들 상에 배치될 수 있다. 도 9에 도시된 바와 같이, 제1 연결선(CL1a)들은 제1 절연층(111) 상에 배치되고, 제2 연결선(CL2a)들은 제2 절연층(113) 상에 배치되고, 제3 연결선(CL3a)들은 제3 절연층(115) 상에 배치될 수 있다. 다른 말로, 제1 연결선(CL1a)들은 제1 전극(E1, 도 4 참조)과 동일한 층에 배치되고, 제2 연결선(CL2a)들은 제2 전극(E2, 도 4 참조)과 동일한 층에 배치되고, 제3 연결선(CL3a)들은 제3 전극(E3, 도 4 참조)과 동일한 층에 배치될 수 있다.
본 발명의 일 실시예와 같이 연결선(CLa)들을 서로 다른 3개의 층으로 분리하여 배치하는 경우, 각 층에 배치되는 연결선(CLa)들의 개수가 감소할 수 있다. 각 층에 배치되는 연결선(CLa)들의 개수가 감소하므로, 연결선(CLa)들 각각의 폭을 증가시킬 수 있다. 연결선(CLa)들 각각의 폭 증가에 따라 연결선(CLa)들 각각의 저항이 감소할 수 있다.
도 10은 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다. 도 10은 도 6의 변형 실시예로, 연결선(CLb)들의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 6의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 10을 참조하면, 제1 연결선(CL1b)들, 제2 연결선(CL2b)들, 및 제3 연결선(CL3b)들은 서로 다른 층에 배치될 수 있다. 예를 들어, 제2 연결선(CL2b)들은 제1 연결선(CL1b)들 상에 배치되고, 제3 연결선(CL3b)들은 제2 연결선(CL2b)들 상에 배치될 수 있다. 도 10에 도시된 바와 같이, 제1 연결선(CL1b)들은 제1 절연층(111) 상에 배치되고, 제2 연결선(CL2b)들은 제2 절연층(113) 상에 배치되고, 제3 연결선(CL3b)들은 제5 절연층(119) 상에 배치될 수 있다. 다른 말로, 제1 연결선(CL1b)들은 제1 전극(E1, 도 4 참조)과 동일한 층에 배치되고, 제2 연결선(CL2b)들은 제2 전극(E2, 도 4 참조)과 동일한 층에 배치되고, 제3 연결선(CL3b)들은 제4 전극(E4, 도 4 참조)과 동일한 층에 배치될 수 있다.
본 발명의 일 실시예와 같이 연결선(CLb)들을 서로 다른 3개의 층으로 분리하여 배치하는 경우, 각 층에 배치되는 연결선(CLb)들의 개수가 감소할 수 있다. 각 층에 배치되는 연결선(CLb)들의 개수가 감소하므로, 연결선(CLb)들 각각의 폭을 증가시킬 수 있다. 연결선(CLb)들 각각의 폭 증가에 따라 연결선(CLb)들 각각의 저항이 감소할 수 있다.
도 11은 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다. 도 11은 도 6의 변형 실시예로, 연결선(CLc)들의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 6의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 11을 참조하면, 제1 연결선(CL1c)들, 제2 연결선(CL2c)들, 및 제3 연결선(CL3c)들은 서로 다른 층에 배치될 수 있다. 예를 들어, 제2 연결선(CL2c)들은 제1 연결선(CL1c)들 상에 배치되고, 제3 연결선(CL3c)들은 제2 연결선(CL2c)들 상에 배치될 수 있다. 도 11에 도시된 바와 같이, 제1 연결선(CL1c)들은 제2 절연층(113) 상에 배치되고, 제2 연결선(CL2c)들은 제3 절연층(115) 상에 배치되고, 제3 연결선(CL3c)들은 제5 절연층(119) 상에 배치될 수 있다. 다른 말로, 제1 연결선(CL1c)들은 제2 전극(E2, 도 4 참조)과 동일한 층에 배치되고, 제2 연결선(CL2c)들은 제3 전극(E3, 도 4 참조)과 동일한 층에 배치되고, 제3 연결선(CL3c)들은 제4 전극(E4, 도 4 참조)과 동일한 층에 배치될 수 있다.
본 발명의 일 실시예와 같이 연결선(CLc)들을 서로 다른 3개의 층으로 분리하여 배치하는 경우, 각 층에 배치되는 연결선(CLc)들의 개수가 감소할 수 있다. 각 층에 배치되는 연결선(CLc)들의 개수가 감소하므로, 연결선(CLc)들 각각의 폭을 증가시킬 수 있다. 연결선(CLc)들 각각의 폭 증가에 따라 연결선(CLc)들 각각의 저항이 감소할 수 있다.
도 12는 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다. 도 12는 도 6의 변형 실시예로, 연결선(CLd)들의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 6의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 12를 참조하면, 제1 연결선(CL1d)들, 제2 연결선(CL2d)들, 및 제3 연결선(CL3d)들은 서로 다른 층에 배치될 수 있다. 예를 들어, 제2 연결선(CL2d)들은 제1 연결선(CL1d)들 상에 배치되고, 제3 연결선(CL3d)들은 제2 연결선(CL2d)들 상에 배치될 수 있다. 도 12에 도시된 바와 같이, 제1 연결선(CL1d)들은 제1 절연층(111) 상에 배치되고, 제2 연결선(CL2d)들은 제2 절연층(113) 상에 배치되고, 제3 연결선(CL3d)들은 제6 절연층(121) 상에 배치될 수 있다. 다른 말로, 제1 연결선(CL1d)들은 제1 전극(E1, 도 4 참조)과 동일한 층에 배치되고, 제2 연결선(CL2d)들은 제2 전극(E2, 도 4 참조)과 동일한 층에 배치되고, 제3 연결선(CL3d)들은 제1 연결 전극(CM1, 도 4 참조)과 동일한 층에 배치될 수 있다.
본 발명의 일 실시예와 같이 연결선(CLd)들을 서로 다른 3개의 층으로 분리하여 배치하는 경우, 각 층에 배치되는 연결선(CLd)들의 개수가 감소할 수 있다. 각 층에 배치되는 연결선(CLd)들의 개수가 감소하므로, 연결선(CLd)들 각각의 폭을 증가시킬 수 있다. 연결선(CLd)들 각각의 폭 증가에 따라 연결선(CLd)들 각각의 저항이 감소할 수 있다.
한편, 제1 서브 배선(162)은 제3 연결선(CL3d) 상에 배치될 수 있다. 제1 서브 배선(162)과 제3 연결선(CL3d)이 서로 연결되는 것을 막기위하여 제1 서브 배선(162)과 제3 연결선(CL3d) 사이에 제7 절연층(122)이 배치될 수 있다. 제7 절연층(122)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
도 13은 본 발명의 일 실시예에 따른 연결선들을 개략적으로 도시하는 단면도이다. 도 13은 도 12의 변형 실시예로, 연결선(CLe)들의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 12의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 13을 참조하면, 제1 연결선(CL1e)들, 제2 연결선(CL2e)들, 및 제3 연결선(CL3e)들은 서로 다른 층에 배치될 수 있다. 예를 들어, 제2 연결선(CL2e)들은 제1 연결선(CL1e)들 상에 배치되고, 제3 연결선(CL3e)들은 제2 연결선(CL2e)들 상에 배치될 수 있다. 도 13에 도시된 바와 같이, 제1 연결선(CL1e)들은 제1 절연층(111) 상에 배치되고, 제2 연결선(CL2e)들은 제3 절연층(115) 상에 배치되고, 제3 연결선(CL3e)들은 제6 절연층(121) 상에 배치될 수 있다. 다른 말로, 제1 연결선(CL1e)들은 제1 전극(E1, 도 4 참조)과 동일한 층에 배치되고, 제2 연결선(CL2e)들은 제3 전극(E3, 도 4 참조)과 동일한 층에 배치되고, 제3 연결선(CL3e)들은 제1 연결 전극(CM1, 도 4 참조)과 동일한 층에 배치될 수 있다.
본 발명의 일 실시예와 같이 연결선(CLe)들을 서로 다른 3개의 층으로 분리하여 배치하는 경우, 각 층에 배치되는 연결선(CLe)들의 개수가 감소할 수 있다. 각 층에 배치되는 연결선(CLe)들의 개수가 감소하므로, 연결선(CLe)들 각각의 폭을 증가시킬 수 있다. 연결선(CLe)들 각각의 폭 증가에 따라 연결선(CLe)들 각각의 저항이 감소할 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치의 제조 방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
10: 표시 패널
100: 기판
T1-T9: 제1 내지 제9 트랜지스터
C1, C2: 제1 및 제2 커패시터
Act1, Act2: 제1 및 제2 반도체층
E1, E2, E3: 제1 내지 제3 전극
DL: 데이터선
SL: 스캔선
DP: 데이터 패드
CL: 연결선

Claims (25)

  1. 제1 반도체층 및 상기 제1 반도체층과 적어도 일부 중첩하는 제1 전극을 포함하는 제1 트랜지스터;
    상기 제1 전극 및 상기 제1 전극과 적어도 일부 중첩하는 제2 전극을 포함하는 제1 커패시터;
    상기 제2 전극 및 상기 제2 전극과 적어도 일부 중첩하는 제3 전극을 포함하는 제2 커패시터;
    데이터 전압을 전달하도록 구성되는 제1 데이터선;
    제1 및 제2 스캔 신호를 각각 전달하도록 구성되는 제1 및 제2 스캔선;
    상기 제1 스캔 신호에 응답하여 상기 제1 데이터선을 상기 제2 전극에 연결하는 제2 트랜지스터; 및
    상기 제2 스캔 신호에 응답하여 상기 제1 전극을 상기 제1 트랜지스터의 드레인에 연결하는 제3 트랜지스터를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제3 트랜지스터는 상기 제1 트랜지스터 상에 배치되고, 제2 반도체층 및 상기 제2 반도체층과 적어도 일부 중첩하는 제4 전극을 포함하고,
    상기 제1 반도체층은 실리콘 반도체 물질을 포함하고, 상기 제2 반도체층은 산화물 반도체 물질을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    표시 영역 및 상기 표시 영역을 적어도 일부 둘러싼 주변 영역이 정의된 기판;
    상기 표시 영역 상에 배치되는 제2 및 제3 데이터선;
    상기 주변 영역의 일측에 배치되고 제1 내지 제3 데이터 패드들을 포함하는 패드부;
    상기 표시 영역 상에 배치되는 상기 제1 데이터선을 상기 제1 데이터 패드에 연결하는 제1 연결선;
    상기 제2 데이터선을 상기 제2 데이터 패드에 연결하는 제2 연결선; 및
    상기 제3 데이터선을 상기 제3 데이터 패드에 연결하는 제3 연결선을 더 포함하고,
    상기 제1 내지 제3 연결선들은 서로 다른 층에 배치되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 연결선은 상기 제1 전극과 동일한 층에 배치되고,
    상기 제2 연결선은 상기 제4 전극과 동일한 층에 배치되고,
    상기 제3 연결선은 상기 제3 전극과 동일한 층에 배치되는 표시 장치.
  5. 제2 항에 있어서,
    상기 제2 반도체층 하부에 배치되고, 상기 제2 반도체층과 적어도 일부 중첩하고 상기 제4 전극과 전기적으로 연결된 제5 전극을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제5 전극은 상기 제2 전극과 동일한 층에 배치되거나 상기 제3 전극과 동일한 층에 배치되는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 트랜지스터의 도전형은 상기 제3 트랜지스터의 도전형과 반대인 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 트랜지스터의 도전형은 상기 제3 트랜지스터의 도전형과 동일한 표시 장치.
  9. 제1 항에 있어서,
    상기 제3 전극에 전기적으로 연결되고, 구동 전압을 전달하도록 구성되는 전원선을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    애노드 및 캐소드를 갖는 표시 요소;
    제3 스캔 신호를 전달하는 제3 스캔선;
    제4 스캔 신호를 전달하는 제4 스캔선;
    발광 제어 신호를 전달하는 발광 제어선;
    초기화 전압을 전달하도록 구성되는 제1 전압선;
    상기 제3 스캔 신호에 응답하여 상기 제1 전압선을 상기 제1 전극에 연결하는 제4 트랜지스터;
    상기 발광 제어 신호에 응답하여 상기 전원선을 상기 제1 트랜지스터의 소스에 연결하는 제5 트랜지스터;
    상기 발광 제어 신호에 응답하여 상기 제1 트랜지스터의 상기 드레인을 상기 표시 요소의 상기 애노드에 연결하는 제6 트랜지스터; 및
    상기 제4 스캔 신호에 응답하여 상기 제1 전압선을 상기 표시 요소의 상기 애노드에 연결하는 제7 트랜지스터를 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    기준 전압을 전달하도록 구성되는 제2 전압선; 및
    상기 제2 스캔 신호에 응답하여 상기 제2 전압선을 상기 제2 전극에 연결하는 제8 트랜지스터를 더 포함하는 표시 장치.
  12. 제10 항에 있어서,
    바이어스 전압을 전달하도록 구성되는 제3 전압선; 및
    상기 제4 스캔 신호에 응답하여 상기 제3 전압선을 상기 제1 트랜지스터의 상기 소스에 연결하는 제9 트랜지스터를 더 포함하는 표시 장치.
  13. 표시 영역 및 상기 표시 영역을 적어도 일부 둘러싼 주변 영역이 정의된 기판;
    상기 표시 영역 상에 제1 방향으로 배열되는 복수의 데이터선들;
    상기 주변 영역의 일측에 배치되고 복수의 데이터 패드들을 포함하는 패드부;
    상기 복수의 데이터선들 중 일부인 제1 데이터선들을 상기 복수의 데이터 패드들 중 대응하는 데이터 패드에 연결하는 복수의 제1 연결선들;
    상기 복수의 데이터선들 중 다른 일부인 제2 데이터선들을 상기 복수의 데이터 패드들 중 대응하는 데이터 패드에 연결하는 복수의 제2 연결선들; 및
    상기 복수의 데이터선들 중 또 다른 일부인 제3 데이터선들을 상기 복수의 데이터 패드들 중 대응하는 데이터 패드에 연결하는 복수의 제3 연결선들을 포함하고,
    상기 복수의 제1 연결선들, 상기 복수의 제2 연결선들, 및 상기 복수의 제3 연결선들은 서로 다른 층에 배치되는 표시 장치.
  14. 제13 항에 있어서,
    상기 복수의 제1 연결선들과 상기 복수의 제2 연결선들은 상기 복수의 제3 연결선들 중 상기 제1 방향으로 인접한 2개의 제3 연결선들 사이에 각각 배치되고, 상기 제1 방향을 따라 교대로 배열되는 표시 장치.
  15. 제14 항에 있어서,
    상기 복수의 제2 연결선들은 상기 복수의 제1 연결선들 상에 배치되고,
    상기 복수의 제3 연결선들은 상기 복수의 제2 연결선들 상에 배치되는 표시 장치.
  16. 제13 항에 있어서,
    단위면적당 상기 복수의 제3 연결선들의 개수는 단위면적당 상기 복수의 제1 연결선들의 개수보다 크고,
    단위면적당 상기 복수의 제3 연결선들의 개수는 단위면적당 상기 복수의 제2 연결선들의 개수보다 큰 표시 장치.
  17. 제16 항에 있어서,
    단위면적당 상기 복수의 제1 연결선들의 개수는 단위면적당 상기 복수의 제2 연결선들의 개수와 동일한 표시 장치.
  18. 제13 항에 있어서,
    상기 복수의 제3 연결선들은 다층 구조를 갖는 표시 장치.
  19. 제18 항에 있어서,
    상기 복수의 제3 연결선들 각각은 제1 층, 상기 제1 층 상의 제3 층, 및 상기 제1 층과 상기 제3 층 사이에 개재된 제2 층을 포함하는 표시 장치.
  20. 제18 항에 있어서,
    상기 복수의 제2 연결선들은 상기 복수의 제3 연결선들의 층구조와 동일한 층구조를 갖는 표시 장치.
  21. 제13 항에 있어서,
    상기 표시 영역에 배치되고, 제1 반도체층 및 상기 제1 반도체층과 적어도 일부 중첩하는 제1 전극을 포함하는 제1 트랜지스터;
    상기 표시 영역에 배치되고, 상기 제1 전극 및 상기 제1 전극과 적어도 일부 중첩하는 제2 전극을 포함하는 제1 커패시터;
    상기 표시 영역에 배치되고, 상기 제2 전극 및 상기 제2 전극과 적어도 일부 중첩하는 제3 전극을 포함하는 제2 커패시터; 및
    상기 표시 영역에서 상기 제1 트랜지스터 상에 배치되고, 제2 반도체층 및 상기 제2 반도체층과 적어도 일부 중첩하는 제4 전극을 포함하는 제2 트랜지스터를 더 포함하는 표시 장치.
  22. 제21 항에 있어서,
    상기 복수의 제1 연결선들은 상기 제1 전극과 동일한 층에 배치되고,
    상기 복수의 제2 연결선들은 상기 제3 전극과 동일한 층에 배치되고,
    상기 복수의 제3 연결선들은 상기 제4 전극과 동일한 층에 배치되는 표시 장치.
  23. 제21 항에 있어서,
    상기 복수의 제1 연결선들은 상기 제1 전극과 동일한 층에 배치되고,
    상기 복수의 제2 연결선들은 상기 제2 전극과 동일한 층에 배치되고,
    상기 복수의 제3 연결선들은 상기 제3 전극과 동일한 층에 배치되는 표시 장치.
  24. 제21 항에 있어서,
    상기 복수의 제1 연결선들은 상기 제1 전극과 동일한 층에 배치되고,
    상기 복수의 제2 연결선들은 상기 제2 전극과 동일한 층에 배치되고,
    상기 복수의 제3 연결선들은 상기 제4 전극과 동일한 층에 배치되는 표시 장치.
  25. 제21 항에 있어서,
    상기 복수의 제1 연결선들은 상기 제2 전극과 동일한 층에 배치되고,
    상기 복수의 제2 연결선들은 상기 제3 전극과 동일한 층에 배치되고,
    상기 복수의 제3 연결선들은 상기 제4 전극과 동일한 층에 배치되는 표시 장치.
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