KR20230049189A - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20230049189A
KR20230049189A KR1020210131965A KR20210131965A KR20230049189A KR 20230049189 A KR20230049189 A KR 20230049189A KR 1020210131965 A KR1020210131965 A KR 1020210131965A KR 20210131965 A KR20210131965 A KR 20210131965A KR 20230049189 A KR20230049189 A KR 20230049189A
Authority
KR
South Korea
Prior art keywords
conductive layer
layer
groove
planarization
display device
Prior art date
Application number
KR1020210131965A
Other languages
English (en)
Inventor
최동희
박범수
이왕조
권영민
정진환
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210131965A priority Critical patent/KR20230049189A/ko
Priority to US17/846,842 priority patent/US20230105289A1/en
Priority to CN202211221818.7A priority patent/CN115955874A/zh
Publication of KR20230049189A publication Critical patent/KR20230049189A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 기판; 상기 기판 상에 배치되고 제1 홈이 형성된 제1 부분 및 상기 제1 부분과 인접한 제2 부분을 포함하는 층간절연층; 상기 층간절연층의 상기 제1 홈 내에 배치되는 제1-1 도전층 및 상기 제2 부분 상에 배치되는 제1-2 도전층을 포함하는 제1 도전층; 상기 제1 도전층 상에 배치되고 제2 홈이 형성된 제3 부분 및 상기 제3 부분과 인접한 제4 부분을 포함하는 제1 평탄화층; 및 상기 제1 평탄화층의 상기 제2 홈 내에 배치되는 제2-1 도전층 및 상기 제4 부분 상에 배치되는 제2-2 도전층을 포함하는 제2 도전층;을 구비하는 표시 장치가 제공된다.

Description

표시 장치 및 그 제조 방법{Display apparatus and method of manufacturing the same}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 표시요소를 포함하며, 예컨대 유기발광 표시 장치의 경우 유기발광다이오드(OLED)를 표시요소로 포함한다. 일반적으로 유기발광 표시 장치는 기판 상에 박막트랜지스터 및 유기발광다이오드(OLED)를 형성하고, 유기발광다이오드가 스스로 빛을 발광하여 작동한다.
최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명이 해결하고자 하는 과제는 배선들 간에 기생 커패시턴스가 발생하는 것을 방지 또는 최소화할 수 있는 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 기판; 상기 기판 상에 배치되고 제1 홈이 형성된 제1 부분 및 상기 제1 부분과 인접한 제2 부분을 포함하는 층간절연층; 상기 층간절연층의 상기 제1 홈 내에 배치되는 제1-1 도전층 및 상기 제2 부분 상에 배치되는 제1-2 도전층을 포함하는 제1 도전층; 상기 제1 도전층 상에 배치되고 제2 홈이 형성된 제3 부분 및 상기 제3 부분과 인접한 제4 부분을 포함하는 제1 평탄화층; 및 상기 제1 평탄화층의 상기 제2 홈 내에 배치되는 제2-1 도전층 및 상기 제4 부분 상에 배치되는 제2-2 도전층을 포함하는 제2 도전층;을 구비하는 표시 장치가 제공된다.
본 실시예에 있어서, 상기 제1-1 도전층은 상기 제2-2 도전층과 적어도 일부 중첩될 수 있다.
본 실시예에 있어서, 상기 제1-1 도전층과 상기 제1-2 도전층은 일체로 구비될 수 있다.
본 실시예에 있어서, 상기 제2-1 도전층과 상기 제2-2 도전층은 일체로 구비될 수 있다.
본 실시예에 있어서, 상기 기판에 수직한 방향에서 상기 제1-1 도전층의 상면으로부터 상기 제1 평탄화층의 상면까지의 거리는 상기 제1-2 도전층의 상면으로부터 상기 제1 평탄화층의 상면까지의 거리보다 클 수 있다.
본 실시예에 있어서, 상기 제2 도전층 상에 배치되는 제2 평탄화층; 및 상기 제2 평탄화층 상에 배치되는 화소전극;을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2-1 도전층은 상기 화소전극과 적어도 일부 중첩될 수 있다.
본 실시예에 있어서, 상기 기판에 수직한 방향에서 상기 제2-1 도전층의 상면으로부터 상기 제2 평탄화층의 상면까지의 거리는 상기 제2-2 도전층의 상면으로부터 상기 제2 평탄화층의 상면까지의 거리보다 클 수 있다.
본 실시예에 있어서, 상기 기판에 수직한 방향에서 상기 제1 홈과 상기 제2 홈은 비중첩될 수 있다.
본 실시예에 있어서, 상기 기판 상에 배치되는 제1 반도체층, 상기 제1 반도체층과 적어도 일부 중첩되는 제1 전극을 포함하는 제1 박막트랜지스터; 및 상기 제1 전극 및 상기 제1 전극과 적어도 일부 중첩되는 제2 전극을 포함하는 커패시터;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 층간절연층은 상기 제2 전극을 덮을 수 있다.
본 실시예에 있어서, 상기 제1 박막트랜지스터 상에 배치되고, 제2 반도체층 및 상기 제2 반도체층과 적어도 일부 중첩되는 제3 전극을 포함하는 제2 박막트랜지스터를 더 포함할 수 있다.
본 실시예에 있어서, 상기 층간절연층은 상기 제3 전극을 덮을 수 있다.
본 실시예에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 상이한 물질로 구비될 수 있다.
본 실시예에 있어서, 상기 제1 도전층은 제1 방향으로 연장되고, 상기 제2 도전층은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
본 발명의 다른 관점에 따르면, 기판 상에 층간절연층을 형성하는 단계; 상기 층간절연층에 제1 홈을 형성하는 단계; 상기 층간절연층 상에 제1-1 도전층 및 제1-2 도전층을 포함하는 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 제1 평탄화층을 형성하는 단계; 상기 제1 평탄화층에 제2 홈을 형성하는 단계; 및 상기 제1 평탄화층 상에 제2-1 도전층 및 제2-2 도전층을 포함하는 제2 도전층을 형성하는 단계;를 포함하는, 표시 장치의 제조 방법이 제공된다.
본 실시예에 있어서, 상기 층간절연층에 상기 제1 홈을 형성하는 단계는,상기 층간절연층 상에 포토레지스트 패턴을 형성하는 단계; 제1 하프톤 마스크를 이용하여 상기 포토레지스트 패턴을 노광하는 단계; 상기 노광된 포토레지스트 패턴을 현상하는 단계; 상기 층간절연층을 식각하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 평탄화층에 상기 제2 홈을 형성하는 단계는, 제2 하프톤 마스크를 이용하여 상기 제1 평탄화층을 노광하는 단계; 및 상기 노광된 제1 평탄화층을 현상하여 제2 홈을 형성하는 단계;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 층간절연층은 상기 제1 홈이 형성된 제1 부분 및 상기 제1 부분과 인접한 제2 부분을 포함하고, 상기 제1-1 도전층은 상기 제1 홈 내에 형성되고, 상기 제1-2 도전층은 상기 제2 부분 상에 형성될 수 있다.
본 실시예에 있어서, 상기 제1 평탄화층은 상기 제2 홈이 형성된 제3 부분 및 상기 제3 부분과 인접한 제4 부분을 포함하고, 상기 제2-1 도전층은 상기 제2 홈 내에 형성되고, 상기 제2-2 도전층은 상기 제4 부분 상에 형성될 수 있다.
본 실시예에 있어서, 상기 제1-1 도전층은 상기 제2-2 도전층과 적어도 일부 중첩될 수 있다.
본 실시예에 있어서, 상기 제1-1 도전층과 상기 제1-2 도전층은 일체로 구비될 수 있다.
본 실시예에 있어서, 상기 제2-1 도전층과 상기 제2-2 도전층은 일체로 구비될 수 있다.
본 실시예에 있어서, 상기 기판에 수직한 방향에서 상기 제1-1 도전층의 상면으로부터 상기 제1 평탄화층의 상면까지의 거리는 상기 제1-2 도전층의 상면으로부터 상기 제1 평탄화층의 상면까지의 거리보다 클 수 있다.
본 실시예에 있어서, 상기 제1 평탄화층 상에 상기 제2 도전층을 형성하는 단계 이후에, 상기 제2 도전층 상에 제2 평탄화층을 형성하는 단계; 및 상기 제2 평탄화층 상에 화소전극을 형성하는 단계;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2-1 도전층은 상기 화소전극과 적어도 일부 중첩될 수 있다.
본 실시예에 있어서, 상기 기판에 수직한 방향에서 상기 제2-1 도전층의 상면으로부터 상기 제2 평탄화층의 상면까지의 거리는 상기 제2-2 도전층의 상면으로부터 상기 제2 평탄화층의 상면까지의 거리보다 클 수 있다.
본 실시예에 있어서, 상기 기판에 수직한 방향에서 상기 제1 홈과 상기 제2 홈은 비중첩될 수 있다.
본 실시예에 있어서, 상기 제1 도전층은 제1 방향으로 연장되고, 상기 제2 도전층은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
본 실시예에 있어서, 상기 기판 상에 상기 층간절연층을 형성하는 단계 이전에, 상기 기판 상에 제1 박막트랜지스터를 형성하는 단계를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 배선들 간에 기생 커패시턴스가 발생하는 것이 방지 또는 최소화할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정된 것은 아니다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 3 및 도 4는 일 실시예에 따른 표시 장치의 어느 하나의 화소의 등가회로도들이다.
도 5는 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 6은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 7은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 8 및 도 9는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도들이다.
도 10 내지 도 22는 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시한 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1 방향 또는 제2 방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1 방향 또는 제2 방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, "중첩"이라 할 때, 이는 "평면상" 및 "단면상" 중첩을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 표시 장치(1)는 이미지를 표시하는 표시 영역(DA)과 표시 영역(DA) 주변에 배치되는 주변 영역(PA)을 포함할 수 있다. 표시 장치(1)는 표시 영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다. 또는, 표시 장치(1)는 기판(100)을 포함하기에, 기판(100)이 그러한 표시 영역(DA) 및 주변 영역(PA)을 갖는다고 할 수도 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에서, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재는 잘 휘어지고 구부러지며 접거나 말 수 있는 소재일 수 있다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.
기판(100)의 표시 영역(DA)에는 유기발광다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)는 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다. 이하에서는, 일 실시예에 따른 표시 장치(1)가 유기발광다이오드(OLED)를 포함하는 것으로 설명하지만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 표시 장치(1)는 무기발광다이오드, 양자점발광다이오드 등을 포함할 수도 있다. 또는, 표시 장치(1)에 구비된 표시요소의 발광층이 유기물, 무기물, 양자점 중 적어도 하나를 포함할 수 있다.
도 1에서는 표시 영역(DA)의 평면 형상이 직사각형인 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 표시 영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등으로 구비될 수 있다.
기판(100)의 주변 영역(PA)은 표시 영역(DA) 주변에 배치되는 영역으로, 화상이 표시되지 않는 영역일 수 있다. 주변 영역(PA)에는 표시 영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄 회로 기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2를 참조하면, 표시 장치(1)는 표시 영역(DA) 및 주변 영역(PA)을 포함하며, 표시 영역(DA)에는 복수의 화소(PX)들이 배치될 수 있다. 복수의 화소(PX)들은 각각 유기발광다이오드(OLED)와 같은 표시요소를 포함할 수 있다. 각 화소(PX)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 이하 본 명세서에서, 각 화소(PX)는 각각 서로 다른 색을 발광하는 부화소(Sub-Pixel)를 의미하며, 각 화소(PX)는 예컨대 적색 부화소, 녹색 부화소 및 청색 부화소 중 하나일 수 있다. 표시 영역(DA)은 봉지부재(미도시)로 커버되어 외기 또는 수분 등으로부터 보호될 수 있다.
각 화소(PX)는 주변 영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변 영역(PA)에는 제1 스캔구동회로(130), 제2 스캔구동회로(131), 발광제어구동회로(133), 단자(140), 데이터구동회로(150), 제1 전원공급배선(160) 및 제2 전원공급배선(170)이 배치될 수 있다.
제1 스캔구동회로(130) 및 제2 스캔구동회로(131)는 스캔선(SL)을 통해 각 화소(PX)에 스캔신호를 제공할 수 있다. 제2 스캔구동회로(131)는 표시 영역(DA)을 사이에 두고 제1 스캔구동회로(130)와 나란하게 배치될 수 있다. 표시 영역(DA)에 배치된 화소(PX)들 중 일부는 제1 스캔구동회로(130)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔구동회로(131)와 전기적으로 연결될 수 있다. 다만, 제2 스캔구동회로(131)는 생략될 수도 있다.
발광제어구동회로(133)는 발광제어선(EL)을 통해 각 화소(PX)에 발광제어 신호를 제공할 수 있다. 도 2에서는 제1 스캔구동회로(130)와 발광제어구동회로(133)가 일체로 구비된 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 스캔구동회로(130)와 발광제어구동회로(133)는 서로 독립되어 구비될 수도 있다.
단자(140)는 기판(100)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 표시 장치(1)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 표시 장치(1)로 전달할 수 있다.
제어부에서 생성된 제어신호는 인쇄회로기판(PCB)을 통해 제1 스캔구동회로(130) 및 제2 스캔구동회로(131)에 각각 전달될 수 있다. 제어부는 제1 연결배선(161)을 통해 제1 전원공급배선(160)에 제1 전원전압(ELVDD, 도 3 참조)을 제공할 수 있고, 제2 연결배선(171)을 통해 제2 전원공급배선(170)에 제2 전원전압(ELVSS, 도 3)을 제공할 수 있다.
제1 전원전압(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압선(PL)을 통해 각 화소(PX)에 제공될 수 있고, 제2 전원전압(ELVSS)은 제2 전원공급배선(170)과 연결된 각 화소(PX)의 대향전극(330, 도 6 참조)에 제공될 수 있다.
데이터구동회로(150)는 데이터선(DL)에 전기적으로 연결될 수 있다. 데이터구동회로(150)의 데이터신호는 단자(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터선(DL)을 통해 각 화소(PX)에 제공될 수 있다. 도 2는 데이터구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 데이터구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터구동회로(150)는 단자(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.
제1 전원공급배선(160)은 표시 영역(DA)을 사이에 두고 제2 방향(y 방향)을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 표시 영역(DA)을 부분적으로 둘러쌀 수 있다.
도 3 및 도 4는 일 실시예에 따른 표시 장치의 어느 하나의 화소의 등가회로도들이다.
도 3을 참조하면, 각 화소(PX)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함할 수 있다.
화소회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 커패시터(Cst)를 포함할 수 있다. 제1 트랜지스터(T1)는 구동 박막트랜지스터일 수 있고, 제2 트랜지스터(T2)는 스위칭 박막트랜지스터일 수 있다. 제2 트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터신호(Dm)를 제1 트랜지스터(T1)로 전달할 수 있다.
커패시터(Cst)는 제2 트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 제2 트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1 전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
제1 트랜지스터(T1)는 구동전압선(PL)과 커패시터(Cst)에 연결되며, 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 3에서는 화소회로(PC)가 2개의 트랜지스터 및 1개의 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소회로(PC)는 3개 이상의 트랜지스터 및/또는 2개 이상의 커패시터를 포함할 수 있다.
도 4를 참조하면, 화소회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2)는 스위칭 박막트랜지스터로서, 제1 스캔선(GWL) 및 데이터선(DL)에 연결되며, 제1 스캔선(GWL)으로부터 입력되는 제1 스캔신호(GW)에 기초하여 데이터선(DL)으로부터 입력된 데이터신호(또는, 데이터전압, Dm)을 제1 트랜지스터(T1)로 전달할 수 있다. 커패시터(Cst)는 제2 트랜지스터(T2)와 구동전압선(PL)에 연결되며, 제2 트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1 전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
제1 트랜지스터(T1)는 구동 박막트랜지스터로서, 구동전압선(PL)과 커패시터(Cst)에 연결되며, 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광다이오드(OLED)의 대향전극(예컨대, 캐소드)은 제2 전원전압(ELVSS)을 공급받을 수 있다.
제3 트랜지스터(T3)는 보상 박막트랜지스터로서, 제3 트랜지스터(T3)의 게이트전극은 제2 스캔선(GCL)에 연결될 수 있다. 제3 트랜지스터(T3)의 소스전극(또는, 드레인전극)은 제1 트랜지스터(T1)의 드레인전극(또는, 소스전극)과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 제1 전극(예컨대, 애노드)과 연결될 수 있다. 제3 트랜지스터(T3)의 드레인전극(또는, 소스전극)은 커패시터(Cst)의 어느 하나의 전극, 제4 트랜지스터(T4)의 소스전극(또는, 드레인전극) 및 제1 트랜지스터(T1)의 게이트전극과 연결될 수 있다. 제3 트랜지스터(T3)는 제2 스캔선(GCL)을 통해 전달받은 제2 스캔신호(GC)에 따라 턴 온(turn on)되어 제1 트랜지스터(T1)의 게이트전극과 드레인전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결(diode-connection)시킬 수 있다.
제4 트랜지스터(T4)의 초기화 박막트랜지스터로서, 제4 트랜지스터(T4)의 게이트전극은 제3 스캔선(GIL)과 연결될 수 있다. 제4 트랜지스터(T4)의 드레인전극(또는, 소스전극)은 전압선(VL)과 연결될 수 있다. 제4 트랜지스터(T4)의 소스전극(또는, 드레인전극)은 커패시터(Cst)의 어느 하나의 전극, 제3 트랜지스터(T3)의 드레인전극(또는, 소스전극) 및 제1 트랜지스터(T1)의 게이트전극과 연결될 수 있다. 제4 트랜지스터(T4)는 제3 스캔선(GIL)을 통해 전달받은 제3 스캔신호(GI)에 따라 턴 온 되어 초기화전압(Vint)을 제1 트랜지스터(T1)의 게이트전극에 전달하여 제1 트랜지스터(T1)의 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)는 동작제어 박막트랜지스터로서, 제5 트랜지스터(T5)의 게이트전극은 발광제어선(EL)과 연결될 수 있다. 제5 트랜지스터(T5)의 소스전극(또는, 드레인전극)은 구동전압선(PL)과 연결될 수 있다. 제5 트랜지스터(T5)의 드레인전극(또는, 소스전극)은 제1 트랜지스터(T1)의 소스전극(또는, 드레인전극) 및 제2 트랜지스터(T2)의 드레인전극(또는, 소스전극)과 연결될 수 있다.
제6 트랜지스터(T6)는 발광제어 박막트랜지스터로서, 제6 트랜지스터(T6)의 게이트전극은 발광제어선(EL)과 연결될 수 있다. 제6 트랜지스터(T6)의 소스전극(또는, 드레인전극)은 제1 트랜지스터(T1)의 드레인전극(또는, 소스전극) 및 제3 트랜지스터(T3)의 소스전극(또는, 드레인전극)과 연결될 수 있다. 제6 트랜지스터(T6)의 드레인전극(또는, 소스전극)은 유기발광다이오드(OLED)의 화소전극(310, 도 6)과 전기적으로 연결될 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(Em)에 따라 동시에 턴 온 되어 제1 전원전압(ELVDD)이 유기발광다이오드(OLED)에 전달되며, 유기발광다이오드(OLED)에 구동 전류가 흐르게 된다.
제7 트랜지스터(T7)는 유기발광다이오드(OLED)의 화소전극(310)을 초기화하는 초기화 박막트랜지스터일 수 있다. 제7 트랜지스터(T7)의 게이트전극은 제4 스캔선(GBL)에 연결될 수 있다. 제7 트랜지스터(T7)의 소스전극(또는, 드레인전극)은 유기발광다이오드(OLED)의 화소전극(310)과 연결될 수 있다. 제7 트랜지스터(T7)의 드레인전극(또는, 소스전극)은 전압선(VL)과 연결될 수 있다. 제7 트랜지스터(T7)는 제4 스캔선(GBL)을 통해 전달받은 제4 스캔신호(GB)에 따라 턴 온 되어 유기발광다이오드(OLED)의 화소전극(310)을 초기화시킬 수 있다.
도 4에서는, 제4 트랜지스터(T4)와 제7 트랜지스터(T7)가 각각 제3 스캔선(GIL) 및 제4 스캔선(GBL)에 연결된 경우를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제4 트랜지스터(T4)와 제7 트랜지스터(T7)는 모두 제3 스캔선(GIL)에 연결되어 제3 스캔신호(GI)에 따라 구동할 수 있다.
커패시터(Cst)의 하나의 전극은 구동전압선(PL)과 연결될 수 있다. 커패시터(Cst)의 다른 하나의 전극은 제1 트랜지스터(T1)의 게이트전극, 제3 트랜지스터(T3)의 드레인전극(또는, 소스전극) 및 제4 트랜지스터(T4)의 소스전극(또는, 드레인전극)에 함께 연결될 수 있다.
유기발광다이오드(OLED)의 대향전극(330)은 제2 전원전압(ELVSS)을 제공받을 수 있다. 유기발광다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동 전류를 전달받아 발광할 수 있다.
일 실시예에서, 복수의 트랜지스터(T1 내지 T7)들은 모두 실리콘을 포함하는 반도체층을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 복수의 트랜지스터(T1 내지 T7)들 중 적어도 하나의 트랜지스터는 산화물을 포함하는 반도체층을 포함하며, 나머지 트랜지스터는 실리콘을 포함하는 반도체층을 포함할 수 있다. 구체적으로, 표시 장치(1)의 밝기에 직접적으로 영향을 미치는 제1 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 실리콘 반도체를 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치(1)를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1 트랜지스터(T1)의 게이트전극에 연결되는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 제1 트랜지스터(T1)의 게이트전극으로 흘러갈 수 있는 누설 전류를 방지하는 동시에 소비전력을 줄일 수 있다. 이 경우, 도 4의 화소회로(PC)에 신호선 및/또는 전압선이 추가될 수도 있다. 또한, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 이외의 다른 트랜지스터가 산화물을 포함하는 반도체층을 포함할 수도 있다. 예컨대, 제7 트랜지스터(T7)가 산화물 반도체를 포함하는 반도체층을 포함할 수 있다.
도 4에서는 화소회로(PC)가 7개의 트랜지스터와 1개의 커패시터를 포함하는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 화소회로(PC)는 8개의 트랜지스터와 1개의 커패시터를 포함할 수 있고, 9개의 트랜지스터와 1개의 커패시터를 포함할 수 있으며, 9개의 트랜지스터와 2개의 커패시터를 포함할 수도 있는 등 다양한 개수의 트랜지스터와 커패시터를 포함할 수 있다.
도 5는 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 5를 참조하면, 표시 장치(1)는 화소회로(PC), 제1 도전층(210), 제2 도전층(220) 및 화소전극(310)을 포함할 수 있다.
화소회로(PC)는 도 4에서 전술한 바와 같이 7개의 트랜지스터 및 1개의 커패시터를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 화소회로(PC)는 8개의 트랜지스터 및 1개의 커패시터를 포함할 수 있다. 또는, 화소회로(PC)는 9개의 트랜지스터 및 1개의 커패시터를 포함하거나, 화소회로(PC)는 9개의 트랜지스터 및 2개의 커패시터를 포함할 수 있다. 예컨대, 화소회로(PC)는 둘 이상의 트랜지스터와 둘 이상의 커패시터를 포함할 수 있다.
도시되지는 않았으나, 표시 장치(1)는 화소회로(PC)에 전기적으로 연결되는 제1 스캔선, 제2 스캔선, 제3 스캔선, 제4 스캔선, 데이터선, 발광제어선, 전원선, 제1 전압선, 제2 전압선, 및 제3 전압선 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 제1 내지 제4 스캔선은 각각 화소회로(PC)에 제1 내지 제4 스캔신호를 전달할 수 있고, 데이터선은 화소회로(PC)에 데이터전압을 전달할 수 있으며, 발광제어선은 화소회로(PC)에 발광제어신호를 전달할 수 있고, 전압선은 화소회로(PC)에 제1 전원전압을 전달할 수 있으며, 제1 내지 제3 전압선은 각각 화소회로(PC)에 초기화전압, 기준 전압, 바이어스 전압을 전달할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 제1 도전층(210)은 제1 방향(x 방향)으로 연장될 수 있다. 제1 도전층(210)은 제1 스캔선, 제2 스캔선, 제3 스캔선, 제4 스캔선, 발광제어선, 전원선, 제1 전압선, 제2 전압선, 및 제3 전압선 중 적어도 하나일 수 있다. 따라서, 제1 도전층(210)은 화소회로(PC)에 제1 내지 제4 스캔신호, 발광제어신호, 제1 전원전압, 초기화전압, 기준 전압, 및 바이어스 전압 중 적어도 하나를 전달할 수 있다. 도 5에서는 제1 도전층(210)이 하나인 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 도전층(210)은 복수 개로 구비될 수도 있다.
일 실시예에서, 제1 도전층(210) 상에는 제2 도전층(220)이 배치될 수 있다. 제2 도전층(220)은 그 하부에 배치된 제1 도전층(210)과 적어도 일부 중첩될 수 있다. 제2 도전층(220)은 제1 방향(x 방향)과 교차하는 제2 방향(y 방향)으로 연장될 수 있다. 제2 도전층(220)은 데이터선, 제1 전압선, 제2 전압선, 및 제3 전압선 중 적어도 하나일 수 있다. 따라서, 제2 도전층(220)은 화소회로(PC)에 데이터전압, 제1 전원전압, 초기화전압, 기준 전압, 및 바이어스 전압 중 적어도 하나를 전달할 수 있다. 도 5에서는 제2 도전층(220)이 하나인 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 도전층(220)은 복수 개로 구비될 수도 있다.
일 실시예에서, 제2 도전층(220) 상에는 화소전극(310)이 배치될 수 있다. 화소전극(310)은 그 하부에 배치된 제2 도전층(220)과 적어도 일부 중첩될 수 있다. 또한, 화소전극(310)은 화소회로(PC)와 적어도 일부 중첩될 수 있다. 도 5에서는 화소전극(310)의 평면 형상이 직사각형인 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 화소전극(310)은 삼각형, 오각형, 육각형 등의 다각형 형상이나, 원형 형상, 타원형 형상, 비정형 형상 등으로 구비될 수도 있다.
일 실시예에서, 제1 도전층(210)은 제1-1 도전층(210a) 및 제1-2 도전층(210b)을 포함할 수 있다. 제1-1 도전층(210a)은 제1 도전층(210) 중 제2 도전층(220)과 적어도 일부 중첩되는 부분에 해당할 수 있고, 제1-2 도전층(210b)은 제1 도전층(210) 중 제2 도전층(220)과 중첩되지 않는 나머지 부분에 해당할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 제2 도전층(220)은 제2-1 도전층(220a) 및 제2-2 도전층(220b)을 포함할 수 있다. 제2-1 도전층(220a)은 제2 도전층(220) 중 화소전극(310)과 적어도 일부 중첩되는 부분에 해당할 수 있고, 제2-2 도전층(220b)은 제2 도전층(220) 중 화소전극(310)과 중첩되지 않는 나머지 부분에 해당할 수 있다. 또한, 제2 도전층(220)의 제2-2 도전층(220b)이 제1 도전층(210)의 제1-1 도전층(210a)과 적어도 일부 중첩될 수 있다.
도 6은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 구체적으로, 도 6은 도 5의 I-I' 선을 따라 취한 단면도에 해당한다.
이하, 도 6을 참조하여 표시 장치(1)에 포함된 구성을 적층 구조에 따라 보다 구체적으로 설명하고자 한다.
도 6을 참조하면, 기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이트, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트와 같은 고분자 수지를 포함할 수 있다.
기판(100)은 전술한 물질의 단층 또는 다층 구조를 가질 수 있으며, 다층 구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물/무기물의 구조를 가질 수 있다.
기판(100) 상에는 버퍼층(105)이 배치될 수 있다. 버퍼층(105)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다. 버퍼층(105)은 단층 또는 다층으로 구비될 수 있다.
버퍼층(105) 상에는 제1 박막트랜지스터(TFT1) 및 커패시터(Cst)가 배치될 수 있다. 제1 박막트랜지스터(TFT1)는 제1 반도체층(A1), 제1 게이트전극(G1), 제1 소스전극(S1), 및 제1 드레인전극(D1)을 포함할 수 있고, 커패시터(Cst)는 제1 전극(CE1) 및 제2 전극(CE2)을 포함할 수 있다.
버퍼층(105) 상에는 제1 반도체층(A1)이 배치될 수 있다. 제1 반도체층(A1)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 제1 반도체층(A1)은 채널영역과 채널영역의 양 옆에 배치된 소스영역 및 드레인영역을 포함할 수 있다. 소스영역 및 드레인영역은 불순물(dopant)을 첨가하여 도핑된 영역일 수 있다. 제1 반도체층(A1)은 단층 또는 다층으로 구성될 수 있다.
도시되지는 않았으나, 기판(100)과 버퍼층(105) 사이에는 하부금속층이 개재될 수 있다. 하부금속층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
하부금속층은 제1 반도체층(A1)과 적어도 일부 중첩될 수 있다. 하부금속층은 제1 반도체층(A1)을 보호하는 역할을 할 수 있다. 하부금속층은 임의의(또는, 기 설정된) 전압이 인가되도록 구성될 수 있다. 임의의 전압이 인가되는 하부금속층을 통해 NMOS(n-channel MOSFET)과 PMOS(p-channel MOSFET)를 함께 포함하는 화소회로를 구동할 때 제1 반도체층(A1)에 불필요한 전하가 쌓이는 것을 방지할 수 있다. 그 결과, 제1 반도체층(A1)을 포함하는 제1 박막트랜지스터(TFT1)의 특성이 안정적으로 유지될 수 있다.
기판(100) 상에는 제1 반도체층(A1)을 덮도록 제1 절연층(111) 및 제2 절연층(113)이 배치될 수 있다. 제1 절연층(111) 및 제2 절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제1 절연층(111) 상에는 제1 게이트전극(G1)이 배치될 수 있다. 제1 게이트전극(G1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 또한, 제1 절연층(111) 상에는 제1 전극(CE1)이 배치될 수 있다. 일 실시예에서, 제1 게이트전극(G1)과 제1 전극(CE1)은 일체로 구비될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제1 게이트전극(G1)과 제1 전극(CE1)은 서로 이격되어 구비될 수도 있다.
제2 절연층(113) 상에는 제2 전극(E2)이 배치될 수 있다. 제2 전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 전극(CE1)과 제2 전극(CE2)은 제2 절연층(113)을 사이에 두고 서로 중첩하며, 커패시턴스를 형성할 수 있다. 이 경우, 제2 절연층(113)은 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
제2 절연층(113) 상에는 제2 전극(CE2)을 덮도록 층간절연층(120)이 배치될 수 있다. 층간절연층(120)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
층간절연층(120) 상에는 제1 소스전극(S1) 및 제1 드레인전극(D1)이 배치될 수 있다. 제1 소스전극(S1) 및 제1 드레인전극(D1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 예컨대, 제1 소스전극(S1) 및 제1 드레인전극(D1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1 소스전극(S1) 및 제1 드레인전극(D1)은 각각 그 하부에 배치된 소스영역 및 드레인영역과 컨택홀을 통해 전기적으로 연결될 수 있다.
제1 소스전극(S1) 및 제1 드레인전극(D1) 상에는 제1 평탄화층(260) 및 제2 평탄화층(270)이 배치될 수 있다. 제1 평탄화층(260) 및 제2 평탄화층(270)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공할 수 있다. 이러한, 제1 평탄화층(260) 및 제2 평탄화층(270)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 또는 이들의 블렌드 등을 포함할 수 있다.
제1 평탄화층(260) 상에는 연결전극(CM)이 배치될 수 있다. 연결전극(CM)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 연결전극(CM)은 제1 평탄화층(260)에 정의된 컨택홀을 통해 제1 소스전극(S1) 또는 제1 드레인전극(D1)과 전기적으로 연결될 수 있다.
제2 평탄화층(270) 상에는 유기발광다이오드(OLED)가 배치될 수 있다. 유기발광다이오드(OLED)는 화소전극(310), 중간층(320) 및 대향전극(330)을 포함할 수 있다.
제2 평탄화층(270) 상에는 화소전극(310)이 배치될 수 있다. 화소전극(310)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일 실시예에서, 화소전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층으로 구비될 수 있다. 이때, 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide), 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 또는, 화소전극(310)은 ITO/Ag/ITO로 구비될 수 있다.
화소전극(310)은 제2 평탄화층(270)에 정의된 컨택홀을 통해 연결전극(CM)과 전기적으로 연결될 수 있다. 그 결과, 화소전극(310)은 제1 박막트랜지스터(TFT1)와 전기적으로 연결될 수 있다.
제2 평탄화층(270) 상에는 화소정의막(280)이 배치될 수 있다. 화소정의막(280)은 화소전극(310)의 가장자리와 화소전극(310) 상에 배치되는 대향전극(330) 사이의 거리를 증가시킴으로써, 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지 또는 최소화할 수 있다.
화소정의막(280)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(320)은 화소정의막(280)에 의해 형성된 개구(OP) 내에 배치될 수 있다. 중간층(320)은 발광층을 포함할 수 있다. 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer), 또는 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
중간층(320)은 복수의 화소전극(310)들 각각에 대응하여 배치될 수 있다. 다만, 본 발명이 이에 한정되지 않는다. 예컨대, 중간층(320)은 복수의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 또는, 일 실시예에서, 대향전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(330)은 표시 영역(DA)에 걸쳐 배치되며, 중간층(320)과 화소정의막(280)의 상부에 배치될 수 있다. 대향전극(330)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(310)들에 대응될 수 있다.
유기발광다이오드(OLED)는 봉지층(미도시)으로 커버될 수 있다. 봉지층은 적어도 하나의 유기막층 및 적어도 하나의 무기막층을 포함할 수 있다. 적어도 하나의 무기막층은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 중 하나 이상의 무기물을 포함할 수 있다. 적어도 하나의 무기막층은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다. 적어도 하나의 유기막층은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 폴리메틸메타크릴레이트, 폴리아크릴산과 같은 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예에서, 적어도 하나의 유기막층은 아크릴레이트 폴리머(acrylate polymer)를 포함할 수 있다.
도 7은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 7의 실시예는 표시 장치(1)가 제1 반도체층(A1)과 상이한 물질로 구비되는 제2 반도체층(A2)을 더 포함한다는 점에서 도 6의 실시예와 차이가 있다. 도 7에 있어서, 도 6과 동일한 참조 부호는 동일한 부재를 일컫는 바, 이들의 중복 설명은 생략하기로 한다.
도 7을 참조하면, 기판(100) 상에 순차적으로 버퍼층(105), 제1 절연층(111), 제2 절연층(113), 제3 절연층(115), 및 제4 절연층(117)이 배치될 수 있다. 또한, 기판(100) 상에는 제1 박막트랜지스터(TFT1) 및 제2 박막트랜지스터(TFT2)가 배치될 수 있다. 제1 박막트랜지스터(TFT1)는 제1 반도체층(A1), 제1 게이트전극(G1), 제1 소스전극(S1), 및 제1 드레인전극(D1)을 포함할 수 있다. 제2 박막트랜지스터(TFT2)는 제2 반도체층(A2), 제2 게이트전극(G2), 제2 소스전극(S2), 및 제2 드레인전극(D2)을 포함할 수 있다.
제1 반도체층(A1)은 버퍼층(105) 상에 배치될 수 있고, 제2 반도체층(A2)은 제3 절연층(115) 상에 배치될 수 있다. 제1 반도체층(A1)과 제2 반도체층(A2)은 서로 다른 물질을 포함할 수 있다. 예컨대, 제1 반도체층(A1)은 실리콘 반도체 물질을 포함할 수 있고, 제2 반도체층(A2)은 산화물 반도체 물질을 포함할 수 있다.
제2 반도체층(A2)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예컨대, 제2 반도체층(A2)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.
제2 반도체층(A2)은 채널영역과 채널영역의 양 옆에 배치된 소스영역 및 드레인영역을 포함할 수 있다. 제2 반도체층(A2)은 단층 또는 다층으로 구성될 수 있다.
도시되지는 않았으나, 제2 반도체층(A2)의 하부에는 차광전극이 배치될 수 있다. 산화물 반도체 물질을 포함하는 제2 반도체층(A2)은 광에 취약한 특성을 갖기 때문에, 차광전극을 통해 제2 반도체층(A2)을 보호할 수 있다. 구체적으로, 차광전극은 기판(100) 측에서 입사되는 외부 광에 의해 제2 반도체층(A2)의 포토커런트가 유발되어 산화물 반도체 물질을 포함하는 제2 박막트랜지스터(TFT2)의 소자 특성이 변화되는 것을 방지 또는 최소화하는 역할을 할 수 있다.
제2 반도체층(A2) 상에는 제4 절연층(117)이 배치될 수 있고, 제4 절연층(117) 상에는 제2 게이트전극(G2)이 배치될 수 있다. 도 7에서는 제4 절연층(117)이 제2 반도체층(A2)을 덮도록 기판(100)의 전면(全面)에 배치되는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제4 절연층(117)은 제2 반도체층(A2)의 채널영역과 중첩되도록 패터닝될 수도 있다.
제2 게이트전극(G2) 상에는 층간절연층(120)이 배치될 수 있고, 층간절연층(120) 상에는 제1 소스전극(S1), 제1 드레인전극(D1), 제2 소스전극(S2), 및 제2 드레인전극(D2)이 배치될 수 있다. 제1 소스전극(S1) 및 제1 드레인전극(D1)은 각각 컨택홀을 통해 그 하부에 배치된 제1 반도체층(A1)의 소스영역 및 드레인영역과 전기적으로 연결될 수 있다. 또한, 제2 소스전극(S2) 및 제2 드레인전극(D2)은 각각 컨택홀을 통해 그 하부에 배치된 제2 반도체층(A2)의 소스영역 및 드레인영역과 전기적으로 연결될 수 있다.
도 8 및 도 9는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도들이다. 구체적으로, 도 8은 도 5의 II-II' 선을 따라 취한 단면도에 해당하고, 도 9는 도 5의 III-III' 선을 따라 취한 단면도에 해당한다.
도 5, 도 8, 및 도 9를 참조하면, 표시 장치(1)는 기판(100), 제1 도전층(210), 제1 평탄화층(260), 제2 도전층(220), 제2 평탄화층(270), 및 화소전극(310)을 포함할 수 있다.
기판(100) 상에는 순차적으로 버퍼층(105), 제1 절연층(111), 및 제2 절연층(113)이 배치될 수 있다. 도시되지는 않았으나, 제1 절연층(111) 및 제2 절연층(113) 사이에는 전극 또는 배선이 배치될 수도 있다.
일 실시예에서, 제2 절연층(113) 상에는 층간절연층(120)이 배치될 수 있다. 층간절연층(120)은 제1 홈(125)이 형성된 제1 부분(120a) 및 제1 부분(120a)과 인접한 제2 부분(120b)을 포함할 수 있다. 층간절연층(120)의 제1 부분(120a)과 제2 부분(120b)은 일체로 구비될 수 있다. 층간절연층(120) 중 제1 홈(125)이 형성된 부분이 제1 부분(120a)에 해당할 수 있고, 제1 부분(120a)을 제외한 나머지 부분이 제2 부분(120b)에 해당할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 층간절연층(120) 상에는 제1 도전층(210)이 배치될 수 있다. 제1 도전층(210)은 도 6에서 전술한 제1 소스전극(S1) 및/또는 제1 드레인전극(D1)과 동일한 물질로 구비될 수 있다.
제1 도전층(210)은 층간절연층(120)의 제1 부분(120a)에 형성된 제1 홈(125) 내에 배치되는 제1-1 도전층(210a)과 층간절연층(120)의 제2 부분(120b) 상에 배치되는 제1-2 도전층(210b)을 포함할 수 있다. 제1-2 도전층(210b)의 적어도 일부는 층간절연층(120)의 제1 부분(120a) 상에 배치될 수 있다. 제1-1 도전층(210a)과 제1-2 도전층(210b)은 일체로 구비될 수 있다.
일 실시예에서, 제1 도전층(210) 및/또는 층간절연층(120) 상에는 제1 평탄화층(260)이 배치될 수 있다. 제1 평탄화층(260)은 제2 홈(265)이 형성된 제3 부분(260a) 및 제3 부분(260a)과 인접한 제4 부분(260b)을 포함할 수 있다. 제1 평탄화층(260)의 제3 부분(260a)과 제4 부분(260b)은 일체로 구비될 수 있다. 제1 평탄화층(260) 중 제2 홈(265)이 형성된 부분이 제3 부분(260a)에 해당할 수 있고, 제3 부분(260a)을 제외한 나머지 부분이 제4 부분(260b)에 해당할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 제1 평탄화층(260) 상에는 제2 도전층(220)이 배치될 수 있다. 제2 도전층(220)은 도 6에서 전술한 연결전극(CM)과 동일한 물질을 포함할 수 있다.
제2 도전층(220)은 제1 평탄화층(260)의 제3 부분(260a)에 형성된 제2 홈(265) 내에 배치되는 제2-1 도전층(220a)과 제1 평탄화층(260)의 제4 부분(260b) 상에 배치되는 제2-2 도전층(220b)을 포함할 수 있다. 제2-2 도전층(220b)의 적어도 일부는 제1 평탄화층(260)의 제3 부분(260a) 상에 배치될 수 있다. 제2-1 도전층(220a)과 제2-2 도전층(220b)은 일체로 구비될 수 있다.
일 실시예에서, 제2 도전층(220) 상에는 제2 평탄화층(270)이 배치될 수 있고, 제2 평탄화층(270) 상에는 화소전극(310)이 배치될 수 있다.
고해상도, 고속구동의 표시 장치(1)를 구현하기 위해서는 화소회로에 포함되는 트랜지스터 및 커패시터의 개수가 증가할 수 있고, 이로 인해, 기판(100)에 수직한 방향(z 방향)으로 배선들이 서로 중첩될 수 있고, 서로 중첩되는 배선들 사이의 거리가 가까워질 수 있다.
제1 도전층(210)과 제2 도전층(220)이 서로 중첩되고, 제1 도전층(210)과 제2 도전층(220) 사이의 거리가 가까운 경우, 제1 도전층(210)과 제2 도전층(220)에 기생 커패시턴스가 형성되고, 이로 인해 RC-딜레이가 증가하여 크로스토크(Crosstalk)가 발생하거나 패널에 얼룩이 발생할 수 있다. 구체적으로, 제1 도전층(210)이 스캔선이고, 제2 도전층(220)이 데이터선이라 가정한다면, 제1 도전층(210)과 제2 도전층(220) 사이에 기생 커패시턴스가 형성되어 제2 도전층(220)의 로드가 증가하여 RC-딜레이가 늘어날 수 있다. 또한, 제2 도전층(220)의 RC-딜레이가 늘어나는 경우 데이터 충전 시간이 부족해져 크로스토크가 발생하거나 패널에 얼룩이 발생할 수 있다.
일 실시예에서, 기판(100)에 수직한 방향(z 방향)에서 제2 도전층(220)은 그 하부에 배치된 제1 도전층(210)과 적어도 일부 중첩될 수 있다. 구체적으로, 기판(100)에 수직한 방향(z 방향)에서 제2 도전층(220)의 제2-2 도전층(220b)은 제1 도전층(210)의 제1-1 도전층(210a)과 중첩(또는, 적어도 일부 중첩)될 수 있다. 또한, 제1 도전층(210)의 제1-2 도전층(210b)은 제2 도전층(220)과 중첩되지 않을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
층간절연층(120)에 제1 홈(125)이 형성되고, 제1 도전층(210)의 제1-1 도전층(210a)이 제1 홈(125) 내에 배치되므로, 기판(100)에 수직한 방향(z 방향)에서 제1-1 도전층(210a)의 상면(210aa)으로부터 제1 평탄화층(260)의 상면(260ba) 까지의 거리(d1)는 제1-2 도전층(210b)의 상면(210ba)으로부터 제1 평탄화층(260)의 상면(260ba) 까지의 거리(d2)보다 클 수 있다.
또한, 층간절연층(120)에 제1 홈(125)이 형성되고, 제1 도전층(210)의 제1-1 도전층(210a)이 제1 홈(125) 내에 배치되므로, 제1-1 도전층(210a) 상에 배치된 제1 평탄화층(260)의 두께(t1)는 제1-2 도전층(210b) 상에 배치된 제1 평탄화층(260)의 두께(t2)보다 클 수 있다.
층간절연층(120)에 제1 홈(125)이 형성되고, 제1 도전층(210)의 제1-1 도전층(210a)이 제1 홈(125) 내에 배치되므로, 제1-1 도전층(210a)과 제2-2 도전층(220b) 사이의 거리가 증가될 수 있다. 제1-1 도전층(210a)과 제2-2 도전층(220b) 사이의 거리가 증가되므로, 제1-1 도전층(210a)과 제2-2 도전층(220b) 사이에 기생 커패시턴스가 형성되는 것이 방지 또는 최소화될 수 있고, RC-딜레이가 늘어나는 것이 방지 또는 최소화될 수 있다.
다른 표현으로, 제2 도전층(220)의 제2-2 도전층(220b)과 제1 도전층(210)의 제1-1 도전층(210a)이 중첩되는 층간절연층(120)에 제1 홈(125)을 형성함으로써, 제1-1 도전층(210a)과 제2-2 도전층(220b) 사이의 거리가 증가되어 제1-1 도전층(210a)과 제2-2 도전층(220b) 사이에 기생 커패시턴스가 형성되는 것이 방지 또는 최소화될 수 있고, RC-딜레이가 늘어나는 것이 방지 또는 최소화될 수 있다.
또한, 제2 도전층(220)과 화소전극(310)이 서로 중첩되고, 제2 도전층(220)과 화소전극(310) 사이의 거리가 가까운 경우, 제2 도전층(220)과 화소전극(310)에 기생 커패시턴스가 형성되고, 이로 인해 RC-딜레이가 증가하여 크로스토크(Crosstalk)가 발생하거나 패널에 얼룩이 발생할 수 있다. 구체적으로, 제2 도전층(220)이 데이터선이라 가정한다면, 제2 도전층(220)과 화소전극(310) 사이에 기생 커패시턴스가 형성되어 제2 도전층(220)의 로드가 증가하여 RC-딜레이가 늘어날 수 있다. 또한, 제2 도전층(220)의 RC-딜레이가 늘어나는 경우 데이터 충전 시간이 부족해져 크로스토크가 발생하거나 패널에 얼룩이 발생할 수 있다.
일 실시예에서, 기판(100)에 수직한 방향(z 방향)에서 화소전극(310)은 그 하부에 배치된 제2 도전층(220)과 적어도 일부 중첩될 수 있다. 구체적으로, 기판(100)에 수직한 방향(z 방향)에서 화소전극(310)은 제2 도전층(220)의 제2-1 도전층(220a)과 중첩(또는, 적어도 일부 중첩)될 수 있다. 또한, 화소전극(310)은 제2 도전층(220)의 제2-2 도전층(220b)과 중첩되지 않을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 평탄화층(260)에 제2 홈(265)이 형성되고, 제2 도전층(220)의 제2-1 도전층(220a)이 제2 홈(265) 내에 배치되므로, 기판(100)에 수직한 방향(z 방향)에서 제2-1 도전층(220a)의 상면(220aa)으로부터 제2 평탄화층(270)의 상면(270a) 까지의 거리(d3)는 제2-2 도전층(220b)의 상면(220ba)으로부터 제2 평탄화층(270)의 상면(270a) 까지의 거리(d4)보다 클 수 있다.
또한, 제1 평탄화층(260)에 제2 홈(265)이 형성되고, 제2 도전층(220)의 제2-1 도전층(220a)이 제2 홈(265) 내에 배치되므로, 제2-1 도전층(220a) 상에 배치된 제2 평탄화층(270)의 두께(t3)는 제2-2 도전층(220b) 상에 배치된 제2 평탄화층(270)의 두께(t4)보다 클 수 있다.
제1 평탄화층(260)에 제2 홈(265)이 형성되고, 제2 도전층(220)의 제2-1 도전층(220a)이 제2 홈(265) 내에 배치되므로, 제2-1 도전층(220a)과 화소전극(310) 사이의 거리가 증가될 수 있다. 제2-1 도전층(220a)과 화소전극(310) 사이의 거리가 증가되므로, 제2-1 도전층(220a)과 화소전극(310) 사이에 기생 커패시턴스가 형성되는 것이 방지 또는 최소화될 수 있고, RC-딜레이가 늘어나는 것이 방지 또는 최소화될 수 있다.
다른 표현으로, 화소전극(310)과 제2 도전층(220)의 제2-1 도전층(220a)이 중첩되는 제1 평탄화층(260)에 제2 홈(265)을 형성함으로써, 제2-1 도전층(220a)과 화소전극(310) 사이의 거리가 증가되어 제2-1 도전층(220a)과 화소전극(310) 사이에 기생 커패시턴스가 형성되는 것이 방지 또는 최소화될 수 있고, RC-딜레이가 늘어나는 것이 방지 또는 최소화될 수 있다.
도 10 내지 도 22는 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시한 단면도들이다.
이하, 도 10 내지 도 22를 참조하여 표시 장치의 제조 방법에 대해 설명하기로 한다.
도 10 내지 도 22를 참조하면, 일 실시예에 따른 표시 장치의 제조 방법은 기판(100) 상에 층간절연층(120)을 형성하는 단계, 층간절연층(120)에 제1 홈(125)을 형성하는 단계, 층간절연층(120) 상에 제1-1 도전층(210a) 및 제1-2 도전층(210b)을 포함하는 제1 도전층(210)을 형성하는 단계, 제1 도전층(210) 상에 제1 평탄화층(260)을 형성하는 단계, 제1 평탄화층(260)에 제2 홈(265)을 형성하는 단계, 및 제1 평탄화층(260) 상에 제2-1 도전층(220a) 및 제2-2 도전층(220b)을 포함하는 제2 도전층(220)을 형성하는 단계를 포함할 수 있다.
또한, 층간절연층(120)에 제1 홈(125)을 형성하는 단계는 층간절연층(120) 상에 포토레지스트 패턴(PR)을 형성하는 단계, 제1 하프톤 마스크(500)를 이용하여 포토레지스트 패턴(PR)을 노광하는 단계, 노광된 포토레지스트 패턴(PR)을 현상하는 단계, 층간절연층(120)을 식각하는 단계, 및 포토레지스트 패턴(PR)을 제거하는 단계를 더 포함할 수 있다.
또한, 제1 평탄화층(260)에 제2 홈(265)을 형성하는 단계는, 제2 하프톤 마스크(600)를 이용하여 제1 평탄화층(260)을 노광하는 단계, 및 노광된 제1 평탄화층(260)을 현상하여 제2 홈(265)을 형성하는 단계를 더 포함할 수 있다.
도 10을 참조하면, 기판(100) 상에 층간절연층(120)이 형성될 수 있다. 기판(100) 상에 층간절연층(120)이 형성되기 이전에, 기판(100) 상에 버퍼층(105), 제1 절연층(111), 및 제2 절연층(113)이 형성될 수 있다.
또한, 기판(100) 상에 층간절연층(120)이 형성되기 이전에, 기판(100) 상에는 도 6에서 전술한 제1 박막트랜지스터(TFT1, 도 6)가 형성될 수 있다. 구체적으로, 기판(100) 상에 층간절연층(120)이 형성되기 이전에, 기판(100) 상에는 제1 반도체층(A1, 도 6), 제1 게이트전극(G1, 도 6), 및 제2 전극(CE2, 도 6)이 형성될 수 있다. 이때, 제1 반도체층(A1)은 버퍼층(105) 상에 형성될 수 있고, 제1 게이트전극(G1)은 제1 절연층(111) 상에 형성될 수 있으며, 제2 전극(CE2)은 제2 절연층(113) 상에 형성될 수 있다.
또한, 표시 장치가 제1 반도체층(A1)과 서로 다른 물질로 구비되는 제2 반도체층(A2, 도 7)을 포함하는 경우, 기판(100) 상에 제3 절연층(115), 및 제4 절연층(117)이 추가적으로 형성될 수 있다. 이때, 제2 반도체층(A2)은 제3 절연층(115) 상에 형성될 수 있고, 제2 게이트전극(G2)은 제4 절연층(117) 상에 형성될 수 있다.
도 11을 참조하면, 기판(100) 상에 층간절연층(120)을 형성하는 단계 이후에, 층간절연층(120) 상에 포토레지스트 패턴(PR)을 형성하는 단계가 수행될 수 있다. 본 명세서에서는 포토레지스트 패턴(PR)이 포지티브형으로 구비된 것을 기준으로 설명하지만, 본 발명이 이에 한정되는 것은 아니다. 포토레지스트 패턴(PR)은 네가티브형으로 구비될 수도 있다.
도 12를 참조하면, 층간절연층(120) 상에 포토레지스트 패턴(PR)을 형성하는 단계 이후에, 제1 하프톤 마스크(500)를 이용하여 포토레지스트 패턴(PR)을 노광하는 단계가 수행될 수 있다. 일 실시예에서, 차단영역(510) 및 반투과영역(520)을 포함하는 제1 하프톤 마스크(500)를 이용하여 포토레지스트 패턴(PR)의 일부분을 노광할 수 있다. 이때, 제1 하프톤 마스크(500)의 차단영역(510)으로는 광이 투과되지 않고, 제1 하프톤 마스크(500)의 반투과영역(520)으로는 약 50%의 광이 투과될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 또한, 도시되지는 않았으나, 제1 하프톤 마스크(500)는 투과영역을 더 포함할 수 있고, 투과영역으로는 광이 투과될 수 있다.
따라서, 제1 하프톤 마스크(500)의 반투과영역(520)으로는 광이 일부 투과되므로 포토레지스트 패턴(PR) 중 반투과영역(520)에 대응되는 부분은 일부 노광될 수 있고, 포토레지스트 패턴(PR) 중 차단영역(510)에 대응되는 부분은 노광되지 않을 수 있다.
도시되지는 않았으나, 층간절연층(120) 상에 형성된 배선과 층간절연층(120)의 하부에 배치된 배선은 층간절연층(120)에 정의된 컨택홀을 통해 전기적으로 연결될 수 있다. 따라서, 층간절연층(120)을 형성한 후 층간절연층(120)에 컨택홀을 형성하기 위한 공정이 수행될 수 있다. 본 발명에서는 하프톤 마스크를 이용하여 별도의 마스크의 추가없이 층간절연층(120)에 컨택홀을 형성하기 위한 공정에서 동시에 층간절연층(120)에 제1 홈(125)을 형성할 수 있다.
도 13을 참조하면, 제1 하프톤 마스크(500)를 이용하여 포토레지스트 패턴(PR)을 노광하는 단계 이후에, 노광된 포토레지스트 패턴(PR)을 현상하는 단계가 수행될 수 있다. 포토레지스트 패턴(PR) 중 제1 하프톤 마스크(500)의 반투과영역(520)에 대응되는 부분은 일부 노광될 수 있고, 포토레지스트 패턴(PR)을 현상하는 단계에서는 포토레지스트 패턴(PR) 중 노광된 부분이 현상될 수 있다. 이때, 포토레지스트 패턴(PR) 중 일부가 노광된 부분이 현상되어 포토레지스트 패턴(PR)에 홈(530)이 형성될 수 있다.
도 14를 참조하면, 노광된 포토레지스트 패턴(PR)을 현상하는 단계 이후에 층간절연층(120)을 식각하는 단계가 수행될 수 있다. 구체적으로, 포토레지스트 패턴(PR) 및 층간절연층(120)을 식각하여 층간절연층(120)에 제1 홈(125)이 형성될 수 있다. 층간절연층(120)의 제1 홈(125)은 포토레지스트 패턴(PR)의 홈(530)이 형성된 부분에 대응되는 위치에 형성될 수 있다.
일 실시예에서, 층간절연층(120)은 제1 홈(125)이 형성된 제1 부분(120a) 및 제1 부분(120a)과 인접한 제2 부분(120b)을 포함할 수 있다. 층간절연층(120)의 제1 부분(120a)과 제2 부분(120b)은 일체로 구비될 수 있다. 층간절연층(120) 중 제1 홈(125)이 형성된 부분이 제1 부분(120a)에 해당할 수 있고, 제1 부분(120a)을 제외한 나머지 부분이 제2 부분(120b)에 해당할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 15를 참조하면, 층간절연층(120)을 식각하는 단계 이후에, 포토레지스트 패턴(PR)을 제거하는 단계가 수행될 수 있다. 포토레지스트 패턴(PR)을 제거하는 단계는 층간절연층(120)을 식각한 후 남은 포토레지스트 패턴(PR)들을 스트립하는 단계일 수 있다.
도 16을 참조하면, 포토레지스트 패턴(PR)을 제거하는 단계 이후에 층간절연층(120) 상에 제1-1 도전층(210a) 및 제1-2 도전층(210b)을 포함하는 제1 도전층(210)을 형성하는 단계가 수행될 수 있다.
층간절연층(120)은 제1 부분(120a) 및 제2 부분(120b)을 포함할 수 있고, 제1 도전층(210)은 제1-1 도전층(210a) 및 제1-2 도전층(210b)을 포함할 수 있다. 제1-1 도전층(210a) 및 제1-2 도전층(210b)은 일체로 구비될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
층간절연층(120) 상에는 제1 도전층(210)이 형성될 수 있다. 구체적으로, 층간절연층(120)의 제1 부분(120a) 상에는 제1 도전층(210)의 제1-1 도전층(210a)이 형성될 수 있고, 층간절연층(120)의 제2 부분(120b) 상에는 제1 도전층(210)의 제1-2 도전층(210b)이 형성될 수 있다. 다만, 제1 도전층(210)의 제1-2 도전층(210b)의 적어도 일부는 층간절연층(120)의 제1 부분(120a)에도 형성될 수 있다. 이때, 층간절연층(120)의 제1 부분(120a)에 제1 홈(125)이 형성되므로, 제1 도전층(210)의 제1-1 도전층(210a)은 제1 홈(125) 내에 형성될 수 있다.
도 17을 참조하면, 층간절연층(120) 상에 제1 도전층(210)을 형성하는 단계 이후에, 제1 도전층(210) 상에 제1 평탄화층(260)을 형성하는 단계가 수행될 수 있다. 제1 평탄화층(260)은 제1 도전층(210) 및/또는 층간절연층(120)을 전체적으로 덮을 수 있다.
도 18을 참조하면, 제1 도전층(210) 상에 제1 평탄화층(260)을 형성하는 단계 이후에, 제2 하프톤 마스크(600)를 이용하여 제1 평탄화층(260)을 노광하는 단계가 수행될 수 있다. 일 실시예에서, 차단영역(610) 및 반투과영역(620)을 포함하는 제2 하프톤 마스크(600)를 이용하여 제1 평탄화층(260)의 일부분을 노광할 수 있다. 이때, 제2 하프톤 마스크(600)의 차단영역(610)으로는 광이 투과되지 않고, 제2 하프톤 마스크(600)의 반투과영역(620)으로는 약 50%의 광이 투과될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 또한, 도시되지는 않았으나, 제2 하프톤 마스크(600)는 투과영역을 더 포함할 수 있고, 투과영역으로는 광이 투과될 수 있다.
따라서, 제2 하프톤 마스크(600)의 반투과영역(620)으로는 광이 일부 투과되므로 제1 평탄화층(260) 중 반투과영역(620)에 대응되는 부분은 일부 노광될 수 있고, 제1 평탄화층(260) 중 차단영역(610)에 대응되는 부분은 노광되지 않을 수 있다.
도시되지는 않았으나, 제1 평탄화층(260) 상에 형성된 배선과 제1 평탄화층(260)의 하부에 배치된 배선은 제1 평탄화층(260)에 정의된 컨택홀을 통해 전기적으로 연결될 수 있다. 따라서, 제1 평탄화층(260)을 형성한 후 제1 평탄화층(260)에 컨택홀을 형성하기 위한 공정이 수행될 수 있다. 본 발명에서는 하프톤 마스크를 이용하여 별도의 마스크의 추가없이 제1 평탄화층(260)에 컨택홀을 형성하기 위한 공정에서 동시에 제1 평탄화층(260)에 제2 홈(265)을 형성할 수 있다.
도 19를 참조하면, 제2 하프톤 마스크(600)를 이용하여 제1 평탄화층(260)을 노광하는 단계 이후에, 노광된 제1 평탄화층(260)을 현상하는 단계가 수행될 수 있다. 제1 평탄화층(260) 중 제2 하프톤 마스크(600)의 반투과영역(620)에 대응되는 부분은 일부 노광될 수 있고, 제1 평탄화층(260)을 현상하는 단계에서는 제1 평탄화층(260) 중 노광된 부분이 현상될 수 있다. 이때, 제1 평탄화층(260) 중 일부가 노광된 부분이 현상되어 제2 홈(265)이 형성될 수 있다.
일 실시예에서, 제1 평탄화층(260)은 제2 홈(265)이 형성된 제3 부분(260a) 및 제3 부분(260a)과 인접한 제4 부분(260b)을 포함할 수 있다. 제1 평탄화층(260)의 제3 부분(260a)과 제4 부분(260b)은 일체로 구비될 수 있다. 제1 평탄화층(260) 중 제2 홈(265)이 형성된 부분이 제3 부분(260a)에 해당할 수 있고, 제3 부분(260a)을 제외한 나머지 부분이 제4 부분(260b)에 해당할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 20을 참조하면, 노광된 제1 평탄화층(260)을 현상하는 단계 이후에 제1 평탄화층(260) 상에 제2-1 도전층(220a) 및 제2-2 도전층(220b)을 포함하는 제2 도전층(220)을 형성하는 단계가 수행될 수 있다.
제1 평탄화층(260)은 제3 부분(260a) 및 제4 부분(260b)을 포함할 수 있고, 제2 도전층(220)은 제2-1 도전층(220a) 및 제2-2 도전층(220b)을 포함할 수 있다. 제2-1 도전층(220a) 및 제2-2 도전층(220b)은 일체로 구비될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 평탄화층(260) 상에는 제2 도전층(220)이 형성될 수 있다. 구체적으로, 제1 평탄화층(260)의 제3 부분(260a) 상에는 제2 도전층(220)의 제2-1 도전층(220a)이 형성될 수 있고, 제1 평탄화층(260)의 제4 부분(260b) 상에는 제2 도전층(220)의 제2-2 도전층(220b)이 형성될 수 있다. 다만, 제2 도전층(220)의 제2-2 도전층(220b)의 적어도 일부는 제1 평탄화층(260)의 제3 부분(260a)에도 형성될 수 있다. 이때, 제1 평탄화층(260)의 제3 부분(260a)에 제2 홈(265)이 형성되므로, 제2 도전층(220)의 제2-1 도전층(220a)은 제2 홈(265) 내에 형성될 수 있다.
또한, 제1 평탄화층(260) 상에 형성된 제2 도전층(220)의 적어도 일부는 그 하부에 형성된 제1 도전층(210)과 적어도 일부 중첩될 수 있다. 이에 대해서는 도 22에서 후술하기로 한다.
도 21을 참조하면, 제1 평탄화층(260) 상에 제2 도전층(220)을 형성하는 단계 이후에, 제2 도전층(220) 상에 제2 평탄화층(270)을 형성하는 단계가 수행될 수 있다. 제2 평탄화층(270)은 제2 도전층(220) 및/또는 제1 평탄화층(260)을 전체적으로 덮을 수 있다.
도 22를 참조하면, 제2 도전층(220) 상에 제2 평탄화층(270)을 형성하는 단계 이후에, 제2 평탄화층(270) 상에 화소전극(310)을 형성하는 단계가 수행될 수 있다.
전술한 바와 같이, 또한, 제1 평탄화층(260) 상에 형성된 제2 도전층(220)의 적어도 일부는 그 하부에 형성된 제1 도전층(210)과 적어도 일부 중첩될 수 있다. 구체적으로, 제1 평탄화층(260) 상에 형성된 제2 도전층(220)의 제2-2 도전층(220b)의 적어도 일부는 층간절연층(120)과 제1 평탄화층(260) 사이에 형성된 제1 도전층(210)의 제1-1 도전층(210a)과 적어도 일부 중첩될 수 있다.
층간절연층(120)에 제1 홈(125)이 형성되고, 제1 도전층(210)의 제1-1 도전층(210a)이 제1 홈(125) 내에 형성되므로, 기판(100)에 수직한 방향에서 제1-1 도전층(210a)의 상면(210aa)으로부터 제1 평탄화층(260)의 상면(260ba) 까지의 거리(d1)는 제1-2 도전층(210b)의 상면(210ba)으로부터 제1 평탄화층(260)의 상면(260ba) 까지의 거리(d2)보다 클 수 있다.
또한, 층간절연층(120)에 제1 홈(125)이 형성되고, 제1 도전층(210)의 제1-1 도전층(210a)이 제1 홈(125) 내에 형성되므로, 제1-1 도전층(210a) 상에 배치된 제1 평탄화층(260)의 두께(t1)는 제1-2 도전층(210b) 상에 배치된 제1 평탄화층(260)의 두께(t2)보다 클 수 있다.
층간절연층(120)에 제1 홈(125)이 형성되고, 제1 도전층(210)의 제1-1 도전층(210a)이 제1 홈(125) 내에 형성되므로, 제1-1 도전층(210a)과 제2-2 도전층(220b) 사이의 거리가 증가될 수 있다. 제1-1 도전층(210a)과 제2-2 도전층(220b) 사이의 거리가 증가되므로, 제1-1 도전층(210a)과 제2-2 도전층(220b) 사이에 기생 커패시턴스가 형성되는 것이 방지 또는 최소화될 수 있고, RC-딜레이가 늘어나는 것이 방지 또는 최소화될 수 있다.
다른 표현으로, 제2 도전층(220)의 제2-2 도전층(220b)과 제1 도전층(210)의 제1-1 도전층(210a)이 중첩되는 층간절연층(120)에 제1 홈(125)이 형성됨으로써, 제1-1 도전층(210a)과 제2-2 도전층(220b) 사이의 거리가 증가되어 제1-1 도전층(210a)과 제2-2 도전층(220b) 사이에 기생 커패시턴스가 형성되는 것이 방지 또는 최소화될 수 있고, RC-딜레이가 늘어나는 것이 방지 또는 최소화될 수 있다.
제2 평탄화층(270) 상에 형성된 화소전극(310)의 적어도 일부는 그 하부에 형성된 제2 도전층(220)과 적어도 일부 중첩될 수 있다. 구체적으로, 제2 평탄화층(270) 상에 형성된 화소전극(310)의 적어도 일부는 제1 평탄화층(260)과 제2 평탄화층(270) 사이에 형성된 제2 도전층(220)의 제2-2 도전층(220a)과 적어도 일부 중첩될 수 있다.
제1 평탄화층(260)에 제2 홈(265)이 형성되고, 제2 도전층(220)의 제2-1 도전층(220a)이 제2 홈(265) 내에 형성되므로, 기판(100)에 수직한 방향에서 제2-1 도전층(220a)의 상면(220aa)으로부터 제2 평탄화층(270)의 상면(270a) 까지의 거리(d3)는 제2-2 도전층(220b)의 상면(220ba)으로부터 제2 평탄화층(270)의 상면(270a) 까지의 거리(d4)보다 클 수 있다.
또한, 제1 평탄화층(260)에 제2 홈(265)이 형성되고, 제2 도전층(220)의 제2-1 도전층(220a)이 제2 홈(265) 내에 형성되므로, 제2-1 도전층(220a) 상에 배치된 제2 평탄화층(270)의 두께(t3)는 제2-2 도전층(220b) 상에 배치된 제2 평탄화층(270)의 두께(t4)보다 클 수 있다.
제1 평탄화층(260)에 제2 홈(265)이 형성되고, 제2 도전층(220)의 제2-1 도전층(220a)이 제2 홈(265) 내에 형성되므로, 제2-1 도전층(220a)과 화소전극(310) 사이의 거리가 증가될 수 있다. 제2-1 도전층(220a)과 화소전극(310) 사이의 거리가 증가되므로, 제2-1 도전층(220a)과 화소전극(310) 사이에 기생 커패시턴스가 형성되는 것이 방지 또는 최소화될 수 있고, RC-딜레이가 늘어나는 것이 방지 또는 최소화될 수 있다.
다른 표현으로, 화소전극(310)과 제2 도전층(220)의 제2-1 도전층(220a)이 중첩되는 제1 평탄화층(260)에 제2 홈(265)이 형성됨으로써, 제2-1 도전층(220a)과 화소전극(310) 사이의 거리가 증가되어 제2-1 도전층(220a)과 화소전극(310) 사이에 기생 커패시턴스가 형성되는 것이 방지 또는 최소화될 수 있고, RC-딜레이가 늘어나는 것이 방지 또는 최소화될 수 있다.
제1 하프톤 마스크(500)를 이용함으로써, 공정 상 마스크의 추가 없이 층간절연층(120)에 제1 홈(125)을 형성할 수 있다. 또한, 제2 하프톤 마스크(600)를 이용함으로써, 공정 상 마스크의 추가 없이 제1 평탄화층(260)에 제2 홈(265)을 형성할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
100: 기판
120: 층간절연층
210: 제1 도전층
220: 제2 도전층
260: 제1 평탄화층
270: 제2 평탄화층
310: 화소전극

Claims (30)

  1. 기판;
    상기 기판 상에 배치되고 제1 홈이 형성된 제1 부분 및 상기 제1 부분과 인접한 제2 부분을 포함하는 층간절연층;
    상기 층간절연층의 상기 제1 홈 내에 배치되는 제1-1 도전층 및 상기 제2 부분 상에 배치되는 제1-2 도전층을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되고 제2 홈이 형성된 제3 부분 및 상기 제3 부분과 인접한 제4 부분을 포함하는 제1 평탄화층; 및
    상기 제1 평탄화층의 상기 제2 홈 내에 배치되는 제2-1 도전층 및 상기 제4 부분 상에 배치되는 제2-2 도전층을 포함하는 제2 도전층;
    을 구비하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1-1 도전층은 상기 제2-2 도전층과 적어도 일부 중첩되는, 표시 장치.
  3. 제1항에 있어서,
    상기 제1-1 도전층과 상기 제1-2 도전층은 일체로 구비되는, 표시 장치.
  4. 제1항에 있어서,
    상기 제2-1 도전층과 상기 제2-2 도전층은 일체로 구비되는, 표시 장치.
  5. 제1항에 있어서,
    상기 기판에 수직한 방향에서 상기 제1-1 도전층의 상면으로부터 상기 제1 평탄화층의 상면까지의 거리는 상기 제1-2 도전층의 상면으로부터 상기 제1 평탄화층의 상면까지의 거리보다 큰, 표시 장치.
  6. 제1항에 있어서,
    상기 제2 도전층 상에 배치되는 제2 평탄화층; 및
    상기 제2 평탄화층 상에 배치되는 화소전극;을 더 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 제2-1 도전층은 상기 화소전극과 적어도 일부 중첩되는, 표시 장치.
  8. 제6항에 있어서,
    상기 기판에 수직한 방향에서 상기 제2-1 도전층의 상면으로부터 상기 제2 평탄화층의 상면까지의 거리는 상기 제2-2 도전층의 상면으로부터 상기 제2 평탄화층의 상면까지의 거리보다 큰, 표시 장치.
  9. 제1항에 있어서,
    상기 기판에 수직한 방향에서 상기 제1 홈과 상기 제2 홈은 비중첩되는, 표시 장치.
  10. 제1항에 있어서,
    상기 기판 상에 배치되는 제1 반도체층, 상기 제1 반도체층과 적어도 일부 중첩되는 제1 전극을 포함하는 제1 박막트랜지스터; 및
    상기 제1 전극 및 상기 제1 전극과 적어도 일부 중첩되는 제2 전극을 포함하는 커패시터;를 더 포함하는, 표시 장치.
  11. 제10항에 있어서,
    상기 층간절연층은 상기 제2 전극을 덮는, 표시 장치.
  12. 제10항에 있어서,
    상기 제1 박막트랜지스터 상에 배치되고, 제2 반도체층 및 상기 제2 반도체층과 적어도 일부 중첩되는 제3 전극을 포함하는 제2 박막트랜지스터를 더 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 층간절연층은 상기 제3 전극을 덮는, 표시 장치.
  14. 제12항에 있어서,
    상기 제1 반도체층과 상기 제2 반도체층은 상이한 물질로 구비되는, 표시 장치.
  15. 제1항에 있어서,
    상기 제1 도전층은 제1 방향으로 연장되고, 상기 제2 도전층은 상기 제1 방향과 교차하는 제2 방향으로 연장되는, 표시 장치.
  16. 기판 상에 층간절연층을 형성하는 단계;
    상기 층간절연층에 제1 홈을 형성하는 단계;
    상기 층간절연층 상에 제1-1 도전층 및 제1-2 도전층을 포함하는 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 제1 평탄화층을 형성하는 단계;
    상기 제1 평탄화층에 제2 홈을 형성하는 단계; 및
    상기 제1 평탄화층 상에 제2-1 도전층 및 제2-2 도전층을 포함하는 제2 도전층을 형성하는 단계;
    를 포함하는, 표시 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 층간절연층에 상기 제1 홈을 형성하는 단계는,
    상기 층간절연층 상에 포토레지스트 패턴을 형성하는 단계;
    제1 하프톤 마스크를 이용하여 상기 포토레지스트 패턴을 노광하는 단계;
    상기 노광된 포토레지스트 패턴을 현상하는 단계;
    상기 층간절연층을 식각하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계;
    를 더 포함하는, 표시 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 제1 평탄화층에 상기 제2 홈을 형성하는 단계는,
    제2 하프톤 마스크를 이용하여 상기 제1 평탄화층을 노광하는 단계; 및
    상기 노광된 제1 평탄화층을 현상하여 제2 홈을 형성하는 단계;를 더 포함하는, 표시 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 층간절연층은 상기 제1 홈이 형성된 제1 부분 및 상기 제1 부분과 인접한 제2 부분을 포함하고,
    상기 제1-1 도전층은 상기 제1 홈 내에 형성되고, 상기 제1-2 도전층은 상기 제2 부분 상에 형성되는, 표시 장치의 제조 방법.
  20. 제16항에 있어서,
    상기 제1 평탄화층은 상기 제2 홈이 형성된 제3 부분 및 상기 제3 부분과 인접한 제4 부분을 포함하고,
    상기 제2-1 도전층은 상기 제2 홈 내에 형성되고, 상기 제2-2 도전층은 상기 제4 부분 상에 형성되는, 표시 장치의 제조 방법.
  21. 제16항에 있어서,
    상기 제1-1 도전층은 상기 제2-2 도전층과 적어도 일부 중첩되는, 표시 장치의 제조 방법.
  22. 제16항에 있어서,
    상기 제1-1 도전층과 상기 제1-2 도전층은 일체로 구비되는, 표시 장치의 제조 방법.
  23. 제16항에 있어서,
    상기 제2-1 도전층과 상기 제2-2 도전층은 일체로 구비되는, 표시 장치의 제조 방법.
  24. 제16항에 있어서,
    상기 기판에 수직한 방향에서 상기 제1-1 도전층의 상면으로부터 상기 제1 평탄화층의 상면까지의 거리는 상기 제1-2 도전층의 상면으로부터 상기 제1 평탄화층의 상면까지의 거리보다 큰, 표시 장치의 제조 방법.
  25. 제16항에 있어서,
    상기 제1 평탄화층 상에 상기 제2 도전층을 형성하는 단계 이후에,
    상기 제2 도전층 상에 제2 평탄화층을 형성하는 단계; 및
    상기 제2 평탄화층 상에 화소전극을 형성하는 단계;를 더 포함하는, 표시 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 제2-1 도전층은 상기 화소전극과 적어도 일부 중첩되는, 표시 장치의 제조 방법.
  27. 제25항에 있어서,
    상기 기판에 수직한 방향에서 상기 제2-1 도전층의 상면으로부터 상기 제2 평탄화층의 상면까지의 거리는 상기 제2-2 도전층의 상면으로부터 상기 제2 평탄화층의 상면까지의 거리보다 큰, 표시 장치의 제조 방법.
  28. 제16항에 있어서,
    상기 기판에 수직한 방향에서 상기 제1 홈과 상기 제2 홈은 비중첩되는, 표시 장치의 제조 방법.
  29. 제16항에 있어서,
    상기 제1 도전층은 제1 방향으로 연장되고, 상기 제2 도전층은 상기 제1 방향과 교차하는 제2 방향으로 연장되는, 표시 장치의 제조 방법.
  30. 제16항에 있어서,
    상기 기판 상에 상기 층간절연층을 형성하는 단계 이전에,
    상기 기판 상에 제1 박막트랜지스터를 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
KR1020210131965A 2021-10-05 2021-10-05 표시 장치 및 그 제조 방법 KR20230049189A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210131965A KR20230049189A (ko) 2021-10-05 2021-10-05 표시 장치 및 그 제조 방법
US17/846,842 US20230105289A1 (en) 2021-10-05 2022-06-22 Display apparatus and method of providing the same
CN202211221818.7A CN115955874A (zh) 2021-10-05 2022-10-08 显示装置和提供该显示装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210131965A KR20230049189A (ko) 2021-10-05 2021-10-05 표시 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20230049189A true KR20230049189A (ko) 2023-04-13

Family

ID=85774463

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210131965A KR20230049189A (ko) 2021-10-05 2021-10-05 표시 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20230105289A1 (ko)
KR (1) KR20230049189A (ko)
CN (1) CN115955874A (ko)

Also Published As

Publication number Publication date
CN115955874A (zh) 2023-04-11
US20230105289A1 (en) 2023-04-06

Similar Documents

Publication Publication Date Title
KR20200021029A (ko) 표시 패널
KR20200028567A (ko) 표시 장치
KR20200034902A (ko) 표시 패널
CN111261043A (zh) 显示面板
KR20180138253A (ko) 디스플레이 장치
CN111326554A (zh) 显示装置
KR20200136549A (ko) 표시 장치 및 표시 장치의 제조 방법
KR102119159B1 (ko) 유기 발광 표시 장치
US11502157B2 (en) Display panel
KR20210077862A (ko) 표시 장치
KR20210102558A (ko) 표시 장치
CN113644088A (zh) 显示装置
KR20210090779A (ko) 표시 장치 및 그 제조 방법
KR20220119222A (ko) 표시 장치
KR20230049189A (ko) 표시 장치 및 그 제조 방법
KR20220064481A (ko) 디스플레이 장치
KR20220070135A (ko) 표시 장치
KR20220115709A (ko) 표시 패널 및 이를 구비하는 표시 장치
KR20220061335A (ko) 디스플레이 장치
CN113013196A (zh) 显示面板和包括该显示面板的显示设备
KR20210097883A (ko) 디스플레이 장치
US11765953B2 (en) Display apparatus including overlapping elements
CN111383601A (zh) 显示面板
EP4231805A1 (en) Display apparatus and method of manufacturing the same
KR20230086011A (ko) 표시 장치 및 그 제조 방법