KR20220115709A - 표시 패널 및 이를 구비하는 표시 장치 - Google Patents
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Abstract
본 발명의 일 실시예는, 복수의 제1표시요소가 배치된 제1영역, 및 복수의 제2표시요소가 배치된 제2영역, 및 제3영역을 포함하는 기판; 상기 제1영역에 배치되며, 상기 복수의 제1표시요소와 각각 연결된 복수의 제1화소회로; 상기 제3영역에 배치되며, 상기 복수의 제2표시요소와 각각 연결된 복수의 제2화소회로; 상기 복수의 제1화소회로 및 상기 복수의 제2화소회로를 커버하는 제1유기절연층; 및 상기 복수의 제2화소회로와 상기 복수의 제2표시요소를 각각 연결하는 복수의 연결배선;을 포함하며, 상기 복수의 연결배선은 상기 제1유기절연층 상부에 배치된 제1연결배선 및 상기 제1유기절연층 하부에 배치된 제2연결배선을 포함하는, 표시 패널을 제공한다.
Description
본 발명의 실시예들은 표시 패널 및 이를 구비하는 표시 장치에 관한 것으로서, 더 상세하게는 전자요소인 컴포넌트가 배치되는 영역에서도 이미지가 디스플레이될 수 있도록 표시영역이 확장된 표시 패널 및 이를 구비하는 표시 장치에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 장치가 다양하게 활용됨에 따라 표시 장치의 형태를 설계하는데 다양한 방법이 있을 수 있고, 또한 표시 장치에 접목 또는 연계할 수 있는 기능이 증가하고 있다.
본 발명의 실시예들은 전자요소인 컴포넌트가 배치되는 영역에서도 이미지가 디스플레이될 수 있도록 표시영역이 확장된 표시 패널 및 이를 구비하는 표시 장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 복수의 제1표시요소가 배치된 제1영역, 및 복수의 제2표시요소가 배치된 제2영역, 및 제3영역을 포함하는 기판; 상기 제1영역에 배치되며, 상기 복수의 제1표시요소와 각각 연결된 복수의 제1화소회로; 상기 제3영역에 배치되며, 상기 복수의 제2표시요소와 각각 연결된 복수의 제2화소회로; 상기 복수의 제1화소회로 및 상기 복수의 제2화소회로를 커버하는 제1유기절연층; 및 상기 복수의 제2화소회로와 상기 복수의 제2표시요소를 각각 연결하는 복수의 연결배선;을 포함하며, 상기 복수의 연결배선은 상기 제1유기절연층 상부에 배치된 제1연결배선 및 상기 제1유기절연층 하부에 배치된 제2연결배선을 포함하는, 표시 패널을 제공한다.
일 실시예에 있어서, 상기 제1영역에 배치되며, 상기 기판과 상기 제1화소회로 사이에 배치된 하부 도전층;을 더 포함하며, 상기 제2연결배선은 상기 하부 도전층과 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 복수의 제1화소회로 각각은 실리콘 반도체를 포함하는 제1반도체층을 구비한 제1박막트랜지스터 및 산화물 반도체를 포함하는 제2반도체층을 구비한 제2박막트랜지스터를 구비하며, 상기 제2연결배선은 상기 제2반도체층과 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 제2연결배선의 가장자리 상에 배치된 연결패드;를 더 포함하며, 상기 연결패드의 두께는 상기 제2연결배선의 두께보다 클 수 있다.
일 실시예에 있어서, 상기 제1유기절연층 상에 배치된 제2유기절연층;를 더 포함하며, 상기 복수의 제1표시요소 및 상기 복수의 제2표시요소는 상기 제2유기절연층 상에 배치되고, 상기 제1연결배선은 상기 제1유기절연층과 상기 제2유기절연층 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 복수의 제1표시요소 각각은 상기 제1유기절연층 상에 배치된 화소전극을 포함하며, 상기 제1연결배선은 상기 화소전극과 동일층에 배치되며, 상기 화소전극의 가장자리를 덮을 수 있다.
일 실시예에 있어서, 상기 화소전극의 가장자리를 적어도 일부 둘러싸는 클래딩층;을 더 포함하며, 상기 클래딩층은 도넛 형상으로 구비될 수 있다.
일 실시예에 있어서, 상기 기판과 상기 제1유기절연층 사이에 배치된 무기절연층;을 더 포함하며, 상기 무기절연층은 상기 제2영역에 대응한 홀 또는 그루브를 구비할 수 있다.
일 실시예에 있어서, 상기 제3영역에 배치되며, 복수의 제3표시요소 및 상기 복수의 제3표시요소와 각각 연결된 복수의 제3화소회로;를 더 포함하며, 상기 복수의 제3화소회로는 상기 제2화소회로와 교번적으로 배치될 수 있다.
일 실시예에 있어서, 상기 제1연결배선은 상기 복수의 제3화소회로 중 적어도 일부와 중첩되며, 상기 제2연결배선은 상기 복수의 제2화소회로 및 상기 복수의 제3화소회로 사이의 이격부에 배치될 수 있다.
본 발명의 다른 실시예는, 복수의 제1표시요소가 배치된 제1영역, 및 복수의 제2표시요소가 배치된 제2영역, 및 제3영역을 포함하는 기판; 상기 제1영역에 배치되며, 상기 복수의 제1표시요소와 각각 연결된 복수의 제1화소회로; 상기 제3영역에 배치되며, 상기 복수의 제2표시요소와 각각 연결된 복수의 제2화소회로; 상기 복수의 제2화소회로와 상기 복수의 제2표시요소를 각각 연결하는 복수의 연결배선; 및 상기 복수의 연결배선 가장자리 상에 배치된 연결패드;를 포함하며, 상기 복수의 제1화소회로 각각은 실리콘 반도체를 포함하는 제1반도체층을 구비한 제1박막트랜지스터 및 산화물 반도체를 포함하는 제2반도체층을 구비한 제2박막트랜지스터를 구비하고, 상기 복수의 연결배선 중 적어도 하나는 상기 제2반도체층과 동일한 층에 배치된, 표시 패널을 제공한다.
일 실시예에 있어서, 상기 연결패드는 상기 제2반도체층과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 연결패드의 두께는 상기 연결배선의 두께보다 클 수 있다.
일 실시예에 있어서, 상기 복수의 제1화소회로 및 상기 복수의 제2화소회로를 커버하는 제1유기절연층; 및 상기 기판과 상기 제1유기절연층 사이에 배치된 무기절연층;을 더 포함하며, 상기 무기절연층은 상기 제2영역에 대응한 홀 또는 그루브를 구비할 수 있다.
본 발명의 일 실시예는, 표시 장치에 있어서, 복수의 제1표시요소가 배치된 제1영역, 및 복수의 제2표시요소가 배치된 제2영역, 및 제3영역을 포함하는 표시 패널; 및 상기 표시 패널의 하부에서 상기 제2영역에 대응하도록 배치된 컴포넌트;를 포함하며, 상기 표시 패널은, 기판; 상기 기판 상의 제1영역에 배치되며, 상기 복수의 제1표시요소와 각각 연결된 복수의 제1화소회로; 상기 제3영역에 배치되며, 상기 복수의 제2표시요소와 각각 연결된 복수의 제2화소회로; 상기 복수의 제1화소회로 및 상기 복수의 제2화소회로를 커버하는 제1유기절연층; 및 상기 복수의 제2화소회로와 상기 복수의 제2표시요소를 각각 연결하는 복수의 연결배선;을 포함하며, 상기 복수의 연결배선은 상기 제1유기절연층 상부에 배치된 제1연결배선 및 상기 제1유기절연층 하부에 배치된 제2연결배선을 포함하는, 표시 장치를 제공한다.
일 실시예에 있어서, 상기 제1영역에 배치되며, 상기 기판과 상기 제1화소회로 사이에 배치된 하부 도전층;을 더 포함하며, 상기 제2연결배선은 상기 하부 도전층과 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 복수의 제1표시요소 각각은 상기 제1유기절연층 상에 배치된 화소전극을 포함하며, 상기 제1연결배선은 상기 화소전극과 동일층에 배치되며, 상기 화소전극의 가장자리를 덮을 수 있다.
일 실시예에 있어서, 상기 복수의 제1화소회로 각각은 실리콘 반도체를 포함하는 제1반도체층을 구비한 제1박막트랜지스터 및 산화물 반도체를 포함하는 제2반도체층을 구비한 제2박막트랜지스터를 구비하며, 상기 제2연결배선은 상기 제2반도체층과 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 기판과 상기 제1유기절연층 사이에 배치된 무기절연층;을 더 포함하며, 상기 무기절연층은 상기 제2영역에 대응한 홀 또는 그루브를 구비할 수 있다.
일 실시예에 있어서, 상기 컴포넌트는 촬상소자를 포함할 수 있다.
상기한 바와 같이, 본 실시예들에 의한 표시 패널 및 표시 장치는, 컴포넌트영역에는 화소회로가 배치되지 않는 바, 보다 넓은 투과영역을 확보하여 투과율을 개선할 수 있다.
또한, 본 실시예들에 따른 표시 패널 및 표시 장치는 제1유기절연층 상부에 배치된 제1연결배선 및 제1유기절연층 하부에 배치된 제2연결배선을 구비하는 바, 연결배선들의 배치에 대한 자유도를 확보할 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 사시도이다.
도 2는 일 실시예에 따른 표시 장치의 단면의 일부를 개략적으로 도시하는 단면도이다.
도 3은 일 실시예에 따라 도 1의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 4는 일 실시예에 따라 도 1의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 5는 도 4의 표시 패널의 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 13은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 15는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 평면 배치도이다.
도 16 내지 도 21은 본 발명의 실시예들에 따른 도 15의 I-I' 선에 따른 개략적인 단면도이다.
도 2는 일 실시예에 따른 표시 장치의 단면의 일부를 개략적으로 도시하는 단면도이다.
도 3은 일 실시예에 따라 도 1의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 4는 일 실시예에 따라 도 1의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 5는 도 4의 표시 패널의 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 13은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다.
도 15는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 평면 배치도이다.
도 16 내지 도 21은 본 발명의 실시예들에 따른 도 15의 I-I' 선에 따른 개략적인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타낸 것으로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 도시하는 사시도이다.
도 1을 참조하면, 표시 장치(1)는 표시영역(DA)과 표시영역(DA) 외측의 주변영역(DPA)을 포함한다. 표시영역(DA)은 제1영역(DA1) 및 제2영역(DA2)를 포함할 수 있다. 제1영역(DA1)은 제2영역(DA2)을 적어도 일부 둘러싸도록 배치될 수 있다. 제1영역(DA1)은 메인 표시영역일 수 있으며, 제2영역(DA2)는 컴포넌트가 배치되는 컴포넌트영역인 동시에 보조 표시영역일 수 있다. 즉, 제1영역(DA1)과 제2영역(DA2)각각은 개별적으로 또는 함께 이미지를 디스플레이 할 수 있다. 주변영역(DPA)은 표시요소들이 배치되지 않은 일종의 비표시영역일 수 있다. 표시영역(DA)은 주변영역(DPA)에 의해 전체적으로 둘러싸일 수 있다.
도 1은 제1영역(DA1) 안쪽에 컴포넌트가 배치되는 하나의 제2영역(DA2)이 위치하는 것을 도시한다. 다른 실시예로, 표시 장치(1)는 2개 이상의 제2영역(DA2)들을 가질 수 있고, 복수 개의 제2영역(DA2)들의 형상 및 크기는 서로 상이할 수 있다. 표시 장치(1)의 상면에 대략 수직인 방향에서 보았을 시, 제2영역(DA2)의 형상은 원형, 타원형, 사각형 등의 다각형, 별 형상 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다. 그리고 도 1에서는 표시 장치(1)의 상면에 대략 수직인 방향에서 보았을 시 대략 사각형 형상을 갖는 제1영역(DA1)의 (+y 방향) 상측 중앙에 제2영역(DA2)이 배치된 것으로 도시하고 있으나, 제2영역(DA2)은 사각형인 제1영역(DA1)의 일측, 예컨대 우상측 또는 좌상측에 배치될 수도 있다.
표시 장치(1)는 제1영역(DA1)에 배치된 복수 개의 제1화소(Pm)들과 제2영역(DA2)에 배치된 복수 개의 제2화소(Pa)들을 이용하여 이미지를 제공할 수 있다.
제2영역(DA2)에는 복수 개의 제2화소(Pa)들이 배치될 수 있다. 복수 개의 제2화소(Pa)들은 빛을 방출하여, 소정의 이미지를 제공할 수 있다. 제2영역(DA2)에서 디스플레이 되는 이미지는 보조 이미지로, 제1영역(DA1)에서 디스플레이 되는 이미지에 비해서 해상도가 낮을 수 있다.
제2영역(DA2)에는 표시 패널의 하부에 전자요소인 컴포넌트(40, 도 2 참조)가 배치될 수 있다. 컴포넌트(40)는 적외선 또는 가시광선 등을 이용하는 카메라로서, 촬상소자를 구비할 수도 있다. 또는 컴포넌트(40)는 태양전지, 플래시(flash), 조도 센서, 근접 센서, 홍채 센서일 수 있다. 또는 컴포넌트(40)는 음향을 수신하는 기능을 가질 수도 있다. 이러한 컴포넌트(40)의 기능이 제한되는 것을 최소화하기 위해, 제2영역(DA2)에 배치된 제2화소(Pa)를 구동하는 제2화소회로는 제2영역(DA2)에 배치되지 않고, 제3영역(AR3)에 배치될 수 있다. 일 실시예에서, 제3영역(AR3)은 주변영역(DPA)일 수 있다. 다른 실시예에서, 제3영역(AR3)은 제1영역(DA1)과 제2영역(DA2) 사이에 배치되어 이미지를 제공하는 표시영역일 수 있다.
본 발명의 일 실시예에 따른 표시 패널 및 이를 구비하는 표시 장치의 경우, 제2영역(DA2)을 통해 광이 투과하도록 할 시, 광 투과율은 약 10% 이상, 보다 바람직하게 40% 이상이거나, 25% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
도 2는 일 실시예에 따른 표시 장치(1)의 단면의 일부를 개략적으로 도시하는 단면도이다.
도 2를 참조하면, 표시 장치(1)는 표시 패널(10) 및 상기 표시 패널(10)과 중첩 배치된 컴포넌트(40)을 포함할 수 있다. 표시 패널(10) 상부에는 표시 패널(10)을 보호하는 커버 윈도우(미도시)가 더 배치될 수 있다.
표시 패널(10)은 컴포넌트(40)와 중첩되는 영역인 제2영역(DA2) 및 메인 이미지가 디스플레이되는 제1영역(DA1)을 포함한다. 표시 패널(10)은 기판(100), 기판(100) 상의 표시층(DISL), 터치스크린층(TSL), 광학기능층(OFL) 및 기판(100) 하부에 배치된 패널 보호 부재(PB)를 포함할 수 있다.
표시층(DISL)은 박막트랜지스터(TFTm, TFTa)를 포함하는 회로층(PCL), 표시요소인 발광 소자(light emitting element, EDm, EDa)를 포함하는 표시요소층, 및 박막봉지층(TFEL) 또는 밀봉기판(미도시)과 같은 밀봉부재(ENCM)를 포함할 수 있다. 기판(100)과 표시층(DISL) 사이, 표시층(DISL) 내에는 절연층(IL, IL')이 배치될 수 있다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
표시 패널(10)의 제1영역(DA1)에는 제1화소회로(PCm) 및 이와 연결된 제1표시요소(EDm)가 배치될 수 있다. 제1화소회로(PCm)은 적어도 하나의 박막트랜지스터(TFTm)을 포함하며, 제1표시요소(EDm)의 발광을 제어할 수 있다. 제1화소(Pm)는 제1표시요소(EDm)의 발광에 의해서 구현될 수 있다.
표시 패널(10)의 제2영역(DA2)에는 제2표시요소(EDa)가 배치되어 제2화소(Pa)를 구현할 수 있다. 제2영역(DA2)은 보조 표시영역으로, 제2영역(DA2)의 해상도는 제1영역(DA1) 보다 작을 수 있다. 즉, 제2영역(DA2)에 배치된 제2표시요소(EDa)들의 단위 면적당 개수는 제1영역(DA1)에 배치된 제1표시요소(EDm)들의 단위 면적 당 개수보다 작을 수 있다.
본 실시예에서, 제2표시요소(EDa)를 구동하는 제2화소회로(PCa)는 제2영역(DA2)에 배치되지 않고, 제3영역(AR3)에 배치될 수 있다. 일 실시예로서, 제3영역(AR3)은 비표시영역인 주변영역일 수 있다. 다른 실시예로서, 제3영역(AR3)은 제1영역(DA1)과 제2영역(DA2)의 사이에 배치될 수 있는 등 다양한 변형이 가능할 수 있다. 즉, 제2화소회로(PCa)는 제2표시요소(EDa)와 비중첩되도록 배치될 수 있다.
제2화소회로(PCa)는 적어도 하나의 박막트랜지스터(TFTa)를 포함하며, 연결배선(TWL)에 의해서 제2표시요소(EDa)와 전기적으로 연결될 수 있다. 연결배선(TWL)은 투명 전도성 물질로 구비될 수 있다. 제2화소회로(PCa)는 제2표시요소(EDa)의 발광을 제어할 수 있다. 제2화소(Pa)는 제2표시요소(EDa)의 발광에 의해서 구현될 수 있다.
또한, 제2영역(DA2)은 컴포넌트(40)로부터 방출되는 빛/신호 나 컴포넌트(40)로 입사되는 빛/신호가 투과(transmission)되는 영역일 수 있다. 제2영역(DA2)에는 제2표시요소(EDa)와 투명 전도성 물질로 구비된 연결배선(TWL)만 배치되고, 제2영역(DA2)에 배치된 제2표시요소(EDa)의 면적당 개수는 제1영역(DA1)에 배치된 제1표시요소(EDm)의 면적당 개수보다 적게 구비되는 바, 제2영역(DA2)의 광 투과율은 높게 구비될 수 있다.
표시요소인 제1표시요소(EDm) 및 제2표시요소(EDa)는 박막봉지층(TFEL)으로 커버되거나, 밀봉기판으로 커버될 수 있다. 일부 실시예에서, 박막봉지층(TFEL)은 도 2에 도시된 바와 같이 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예로, 박막봉지층(TFEL)은 제1 및 제2무기봉지층(131, 133) 및 이들 사이의 유기봉지층(132)을 포함할 수 있다.
제1무기봉지층(131) 및 제2무기봉지층(133)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)과 같은 하나 이상의 무기 절연물을 포함할 수 있으며, 화학기상증착법(CVD) 등에 의해 형성될 수 있다. 유기봉지층(132)은 폴리머(polymer)계열의 소재를 포함할 수 있다. 폴리머 계열의 소재로는 실리콘계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
제1무기봉지층(131), 유기봉지층(132) 및 제2무기봉지층(133)은 제1영역(DA1) 및 제2영역(DA2)을 커버하도록 일체로 형성될 수 있다.
표시 요소인 제1표시요소(EDm) 및 제2표시요소(EDa)가 밀봉기판(미도시)으로 밀봉되는 경우, 밀봉기판은 표시 요소를 사이에 두고 기판(100)과 마주보도록 배치될 수 있다. 밀봉기판과 표시 요소 사이에는 갭이 존재할 수 있다. 밀봉기판은 글래스를 포함할 수 있다. 기판(100)과 밀봉기판 사이에는 프릿(frit) 등으로 이루어진 실런트가 배치되며, 실런트는 전술한 주변영역(DPA)에 배치될 수 있다. 주변영역(DPA)에 배치된 실런트는 표시영역(DA)을 둘러싸면서 측면을 통해 수분이 침투하는 것을 방지할 수 있다.
터치스크린층(TSL)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 터치스크린층(TSL)은 터치전극 및 터치전극과 연결된 터치 배선들을 포함할 수 있다. 터치스크린층(TSL)은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다.
터치스크린층(TSL)은 박막봉지층(TFEL) 상에 형성될 수 있다. 또는, 터치스크린층(TSL)은 터치기판 상에 별도로 형성된 후 광학 투명 접착제(OCA)와 같은 점착층을 통해 박막봉지층(TFEL) 상에 결합될 수 있다. 일 실시예로서, 터치스크린층(TSL)은 박막봉지층(TFEL) 바로 위에 직접 형성될 수 있으며, 이 경우 점착층은 터치스크린층(TSL)과 박막봉지층(TFEL) 사이에 개재되지 않을 수 있다.
광학기능층(OFL)은 반사 방지층을 포함할 수 있다. 반사 방지층은 외부에서 표시 장치(1) 을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 일부 실시예에서, 광학기능층(OFL)은 편광 필름일 수 있다. 일부 실시예에서, 광학기능층(OFL)은 블랙매트릭스와 컬러필터들을 포함하는 필터 플레이트로 구비될 수 있다.
패널 보호 부재(PB)는 기판(100)의 하부에 부착되어, 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 패널 보호 부재(PB)는 제2영역(DA2)에 대응하는 개구(PB_OP)를 구비할 수 있다. 패널 보호 부재(PB)에 개구(PB_OP)를 구비함으로써, 제2영역(DA2)의 광 투과율을 향상시킬 수 있다. 패널 보호 부재(PB)는 폴리에틸렌 테레프탈레이트(polyethyeleneterepthalate, PET) 또는 폴리이미드(polyimide, PI)를 포함하여 구비될 수 있다.
제2영역(DA2)의 면적은 컴포넌트(40)가 배치되는 면적에 비해서 크게 구비될 수 있다. 이에 따라, 패널 보호 부재(PB)에 구비된 개구(PB_OP)의 면적은 상기 제2영역(DA2)의 면적과 일치하지 않을 수 있다.
또한, 제2영역(DA2)에는 복수의 컴포넌트(40)가 배치될 수 있다. 상기 복수의 컴포넌트(40)는 서로 기능을 달리할 수 있다. 예컨대, 복수의 컴포넌트(40) 는 카메라(촬상소자), 태양전지, 플래시(flash), 근접 센서, 조도 센서, 홍채 센서 중 적어도 두 개를 포함할 수 있다.
도 3은 일 실시예에 따라 도 1의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 3을 참조하면, 표시 패널(10)을 이루는 각종 구성 요소들은 기판(100) 상에 배치된다. 기판(100)은 표시영역(DA) 및 표시영역(DA)을 둘러싸는 주변영역(DPA)을 포함한다. 표시영역(DA)은 메인 이미지가 디스플레이 되는 제1영역(DA1)과, 보조 이미지가 디스플레이 되는 제2영역(DA2)을 포함한다. 보조 이미지는 메인 이미지와 함께 하나의 전체 이미지를 형성할 수도 있고, 보조 이미지는 메인 이미지로부터 독립된 이미지일 수도 있다.
제1영역(DA1)에는 복수의 제1화소(Pm)들이 배치된다. 제1화소(Pm)들은 각각 유기발광다이오드(OLED)와 같은 표시요소로 구현될 수 있다. 상기 제1화소(Pm)를 구동하는 제1화소회로(PCm)는 제1영역(DA1)에 배치되며, 제1화소회로(PCm)는 제1화소(Pm)와 중첩되어 배치될 수 있다. 각 제1화소(Pm)는 예컨대 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 제1영역(DA1)은 밀봉부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다.
제2영역(DA2)은 전술한 바와 같이 제1영역(DA1)의 일측에 위치거나, 표시영역(DA)의 내측에 배치되어 제1영역(DA1)에 의해 둘러싸일 수 있다. 제2영역(DA2)에는 복수의 제2화소(Pa)들이 배치된다. 복수개의 제2화소(Pa)들은 각각 유기발광다이오드와 같은 표시요소에 의해서 구현될 수 있다. 상기 제2화소(Pa)를 구동하는 제2화소회로(PCa)는 제2영역(DA2)과 가까운 주변영역(DPA)에 배치될 수 있다. 예컨대, 제2영역(DA2)이 표시영역(DA)의 상측에 배치되는 경우, 제2화소회로(PCa)는 주변영역(DPA)의 상측에 배치될 수 있다. 제2화소회로(PCa)와 제2화소(Pa)를 구현하는 표시요소는 y 방향으로 연장되는 연결배선(TWL)에 의해 연결될 수 있다. 각 제2화소(Pa)는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 제2영역(DA2)은 밀봉부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다.
제2영역(DA2)의 해상도는 제1영역(DA1)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예컨대 제1영역(DA1)의 해상도는 약 400ppi 이상이고, 제2영역(DA2)의 해상도는 약 200ppi 또는 약 100ppi 일 수 있다.
화소(Pm, Pa)들을 구동하는 화소회로들 각각은 주변영역(DPA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(DPA)에는 제1 스캔 구동회로(SDRV1), 제2 스캔 구동회로(SDRV2), 단자부(PAD), 구동전압 공급라인(11) 및 공통전압 공급라인(13)이 배치될 수 있다.
제1 스캔 구동회로(SDRV1)는 메인 스캔선(SLm)을 제1화소(Pm)들을 구동하는 제1화소회로(PCm)들 각각에 스캔 신호를 인가할 수 있다. 제1 스캔 구동회로(SDRV1)는 메인 발광 제어선(ELm)을 통해 각 화소회로에 발광 제어 신호를 인가할 수 있다. 제2 스캔 구동회로(SDRV2)는 제1영역(DA1)을 중심으로 제1 스캔 구동회로(SDRV1)의 반대편에 위치할 수 있으며, 제1 스캔 구동회로(SDRV1)와 대략 평행할 수 있다. 제1영역(DA1)의 제1화소(Pm)들의 화소회로 중 일부는 제1 스캔 구동회로(SDRV1)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(SDRV2)에 전기적으로 연결될 수 있다.
단자부(PAD)는 기판(100)의 일측에 배치될 수 있다. 단자부(PAD)는 절연층에 의해 덮이지 않고 노출되어 표시 회로 보드(30)와 연결된다. 표시 회로 보드(30)에는 표시 구동부(32)가 배치될 수 있다.
표시 구동부(32)는 제1 스캔 구동회로(SDRV1)와 제2 스캔 구동회로(SDRV2)에 전달하는 제어 신호를 생성할 수 있다. 표시 구동부(32)는 데이터 신호를 생성하며, 생성된 데이터 신호는 팬아웃 배선(FW) 및 팬아웃 배선(FW)과 연결된 메인 데이터선(DLm)을 통해 제1화소회로(PCm)들에 전달될 수 있다.
표시 구동부(32)는 구동전압 공급라인(11)에 구동전압(ELVDD)을 공급할 수 있고, 공통전압 공급라인(13)에 공통전압(ELVSS)을 공급할 수 있다. 구동전압(ELVDD)은 구동전압 공급라인(11)과 연결된 구동전압선(PL)을 통해 화소들(Pm, Pa)의 화소회로에 인가되고, 공통전압(ELVSS)은 공통전압 공급라인(13)과 연결되어 표시요소의 대향전극에 인가될 수 있다.
구동전압 공급라인(11)은 제1영역(DA1)의 하측에서 x 방향으로 연장되어 구비될 수 있다. 공통전압 공급라인(13)은 루프 형상에서 일측이 개방된 형상을 가져, 제1영역(DA1)을 부분적으로 둘러쌀 수 있다.
도 3에서는 제2영역(DA2)이 하나인 경우를 도시하고 있으나, 제2영역(DA2)은 복수로 구비될 수 있다. 이 경우, 복수의 제2영역(DA2)은 서로 이격되어 배치되며, 하나의 제2영역(DA2)에 대응하여 제1카메라가 배치되고, 다른 제2영역(DA2)에 대응하여 제2카메라가 배치될 수 있다. 또는, 하나의 제2영역(DA2)에 대응하여 카메라가 배치되고, 다른 제2영역(DA2)에 대응하여 적외선 센서가 배치될 수 있다. 복수의 제2영역(DA2)의 형상 및 크기는 서로 다르게 구비될 수 있다.
한편, 제2영역(DA2)은 원형, 타원형, 다각형 또는 비정형 형상으로 구비될 수 있다. 일부 실시예에서, 제2영역(DA2)은 팔각형으로 구비될 수 있다. 제2영역(DA2)은 사각형, 육각형 등 다양한 형태의 다각형으로 구비될 수 있다. 제2영역(DA2)은 제1영역(DA1)에 의해서 둘러싸일 수 있다.
도 4는 일 실시예에 따라 도 1의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다. 도 5는 도 4의 표시 패널의 개략적인 단면도이다. 도 4 및 도 5에 있어서, 도 2 및 도 3과 동일한 참조부호는 동일한 부재를 일컫는 바, 이들의 중복 설명은 생략한다.
도 4 및 도 5를 참조하면, 기판(100)의 표시영역(DA)은 제1영역(DA1), 제2영역(DA2), 및 상기 제1영역(DA1) 및 제2영역(DA2) 사이에 위치하는 제3표시영역(DA3)을 포함한다.
제1영역(DA1)은 메인 이미지가 디스플레이되는 영역일 수 있다. 제2영역(DA2) 및 제3표시영역(DA3)은 보조 이미지가 디스플레이되는 영역일 수 있다. 보조 이미지는 메인 이미지와 함께 하나의 전체 이미지를 형성할 수도 있고, 보조 이미지는 메인 이미지로부터 독립된 이미지일 수도 있다.
제3표시영역(DA3)은 제2영역(DA2)의 적어도 일측에 배치될 수 있다. 도 4에 있어서, 제3표시영역(DA3)은 제2영역(DA2)의 좌우에 배치되는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 제3표시영역(DA3)은 제2영역(DA2)의 상하에 배치되거나 제2영역(DA2)을 둘러싸도록 배치될 수 있는 등 다양한 변형이 가능하다.
제3표시영역(DA3)에는 복수의 제3화소(Pt)들이 배치된다. 제3화소(Pt)들은 각각 유기발광다이오드(OLED)와 같은 표시요소로 구현될 수 있다. 상기 제3화소(Pt)를 구동하는 제3화소회로(PCt)는 제3표시영역(DA3)에 배치되며, 제3화소회로(PCt)는 제3화소(Pt)와 중첩되어 배치될 수 있다. 각 제3화소(Pt)는 예컨대 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 제3표시영역(DA3)은 밀봉부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다.
제3표시영역(DA3)에는 제2영역(DA2)의 제2화소(Pa)를 구동하는 제2화소회로(PCa)가 배치된다. 즉, 제3표시영역(DA3)는 전술한 제3영역(AR3)로 기능할 수 있다. 제3표시영역(DA3)에는 제2화소회로(PCa)와 제3화소회로(PCt)가 교번적으로 배치될 수 있다. 제2화소회로(PCa)와 제2화소(Pa)를 구현하는 제2표시요소(EDa)는 x 방향으로 연장되는 연결배선(TWL)에 의해 연결될 수 있다.
제3표시영역(DA3)의 해상도는 제2영역(DA2)의 해상도와 동일하게 구비될 수 있다. 또는 제3표시영역(DA3)의 해상도는 제2영역(DA2)의 해상도보다 크고 제1영역(DA1)의 해상도보다 작게 구비될 수 있다.
예컨대, 제3표시영역(DA3)의 해상도는 제1영역(DA1)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예컨대, 제1영역(DA1)의 해상도는 약 400ppi 이상이고, 제2영역(DA2) 및 제3표시영역(DA3)의 해상도는 약 200ppi 또는 약 100ppi 일 수 있다.
일 실시예에서, 제1화소회로(PCm), 제2화소회로(PCa), 및 제3화소회로(PCt)는 동일하게 구비될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 제1화소회로(PCm), 제2화소회로(PCa), 및 제3화소회로(PCt)는 다르게 구비될 수 있는 등 다양한 변형이 가능하다.
도 6은 본 발명의 일 실시예에 따른 표시 패널(10)의 일부를 나타낸 개략적인 단면도로, 제1영역(DA1)의 일부를 개략적으로 도시한 단면도이다.
도 6을 참조하면, 표시 패널(10)의 제1영역(DA1)에는 기판(100) 상에 제1화소회로(PCm)이 배치되고, 상기 제1화소회로(PCm)과 연결된 제1표시요소로써 유기발광다이오드(OLED)가 배치될 수 있다. 또한, 기판(100)과 제1화소회로(PCm) 사이에는 하부 도전층(BML)이 더 배치될 수 있다.
본 실시예에 따른 제1화소회로(PCm)은 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 및 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2)를 포함한다. 제1화소회로(PCm)은 스토리지 커패시터(Cst)를 더 포함할 수 있다.
제1박막트랜지스터(TFT1)는 실리콘 반도체를 포함하는 제1반도체층(AS1), 제1반도체층(AS1)과 절연된 제1게이트전극(G1)을 포함한다. 제1박막트랜지스터(TFT1)은 제1반도체층(AS1)과 연결된 제1소스전극(SE1) 및/또는 제1드레인전극(DE1)을 포함할 수 있다. 제1박막트랜지스터(TFT1)는 구동 박막트랜지스터로서 기능할 수 있다.
제2박막트랜지스터(TFT2)는 산화물 반도체를 포함하는 제2반도체층(AO2), 제2반도체층(AO2)과 절연된 제2게이트전극(G2)을 포함한다. 제2박막트랜지스터(TFT2)는 제2반도체층(AO2)과 연결된 제2소스전극(SE2) 및/또는 제2드레인전극(DE2)을 포함할 수 있다. 제2박막트랜지스터(220)는 스위칭 박막트랜지스터로서 기능할 수 있다. 또는 제2박막트랜지스터(220)는 구동 박막트랜지스터가 아닌 다른 어떠한 박막트랜지스터일 수도 있다.
일 실시예에 따르면, 구동 박막트랜지스터로서 기능하는 제1박막트랜지스터(TFT1)의 제1반도체층(AS1)은 신뢰성이 우수한 다결정 실리콘으로 구성하고, 스위칭 박막트랜지스터에 대응되는 제2박막트랜지스터(TFT2)의 제2반도체층(AO2)은 누설전류가 적은 산화물 반도체로 구성할 수 있다.
구체적으로, 디스플레이소자의 밝기에 직접적으로 영향을 미치는 구동 박막 트랜지스터의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
산화물 반도체를 포함하는 박막트랜지스터는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가져 구동 시간이 길더라도 전압 강하가 크지 않는 특성이 있다. 이는 산화물 반도체를 포함하는 박막트랜지스터는 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능함을 의미한다. 따라서, 구동 회로가 산화물 반도체로 구성된 반도체층을 포함하는 박막 트랜지스터를 포함하는 경우, 구동 회로에 포함된 모든 박막트랜지스터들이 다결정 실리콘으로 구성된 반도체층을 포함하는 경우보다 소비 전력이 낮아질 수 있다.
본 실시예들에 있어서는 구동 박막트랜지스터를 제외한 나머지 박막트랜지스터들 중 적어도 하나가 산화물 반도체로 구성된 활성층을 포함하도록 구성함으로써, 디스플레이 장치의 소비 전력을 감소시킬 수 있다.
또한, 본 실시예에 따른 제1박막트랜지스터(TFT1)의 하부에는 제1박막트랜지스터(TFT1)와 중첩된 하부 도전층(BML)이 배치된다. 하부 도전층(BML)에는 정전압이 인가될 수 있다. 하부 도전층(BML)이 제1박막트랜지스터(TFT1)의 하부에 배치됨에 따라 제1박막트랜지스터(TFT1)은 주변 간섭 신호들의 영향을 적게 받아 신뢰성이 더욱 향상될 수 있다.
한편, 본 실시예에서는 표시 요소로써 유기발광다이오드가 채용된 것을 예를 들고 있으나, 다른 실시예로 표시 요소로써 무기 발광 소자, 또는 양자점 발광 소자가 채용될 수 있다.
이하, 표시 패널(10)에 포함된 구성들이 적층된 구조에 대해서 설명하도록 한다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(111)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 일부 실시예에서, 버퍼층(111)은 실리콘산화물(SiO2) 또는 실리콘질화물(SiNX)으로 구비될 수 있다.
하부 도전층(BML)은 기판(100)과 버퍼층(111) 사이에 배치될 수 있다. 하부 도전층(BML)은 전도성 물질로 구비될 수 있다. 일부 실시예예서, 하부 도전층(BML)은 투명한 전도성 물질로 구비될 수 있다. 예컨대, 하부 도전층(BML)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 하부 도전층(BML)은 제1박막트랜지스터(TFT1)과 중첩되어 배치되며, 하부 도전층(BML)에는 정전압이 인가될 수 있다. 기판(100)과 하부 도전층(BML) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 실리콘 반도체를 포함하는 제1반도체층(AS1)이 배치되며, 제1반도체층(AS1)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다. 제1반도체층(AS1)은 채널영역과 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
제1반도체층(AS1)을 덮도록 제1게이트절연층(112)이 구비될 수 있다. 제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2) 등과 같은 무기 절연물을 포함할 수 있다. 제1게이트절연층(112)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1게이트절연층(112) 상부에는 상기 제1반도체층(AS1)과 중첩되도록 제1게이트전극(GE1)이 배치된다. 제1게이트전극(GE1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제1게이트전극(GE1)은 Mo의 단층일 수 있다.
제2게이트절연층(113)은 상기 제1게이트전극(GE1)을 덮도록 구비될 수 있다. 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 등과 같은 무기 절연물을 포함할 수 있다. 제2게이트절연층(113)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1게이트전극(GE1) 상에는 스토리지 커패시터(Cst)가 중첩되어 형성될 수 있다. 스토리지 커패시터(Cst)는 하부전극(CE1) 및 상부전극(CE2)을 포함한다. 하부전극(CE1)과 상부전극(CE2) 사이에는 제2게이트절연층(113)이 배치될 수 있다. 이 때, 제1게이트전극(GE1)은 제1박막트랜지스터(TFT1)의 게이트전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 하부전극(CE1)으로서의 기능도 수행할 수 있다. 즉, 제1게이트전극(G1)과 하부전극(CE1)은 일체(一體)일 수 있다. 제2게이트절연층(113) 상에는 하부전극(CE1)과 적어도 일부 중첩되도록 상부전극(CE2)이 배치된다.
제2게이트절연층(113) 상에는 제1배선(WL1) 및 하부 게이트전극(BGE)이 배치될 수 있다. 제1배선(WL1)은 제1박막트랜지스터(TFT1) 또는 제2박막트랜지스터(TFT2)에 전달되는 신호를 전달할 수 있다. 하부 게이트전극(BGE)은 제2박막트랜지스터(TFT2)의 제2반도체층(AO2)와 중첩되어 제2박막트랜지스터(TFT2)에 게이트 신호를 인가할 수 있다. 이 경우, 제2박막트랜지스터(TFT2)는 제2반도체층(AO2)의 상부 및 하부에 게이트 전극이 배치되는 이중 게이트 전극 구조를 구비할 수 있다.
하부 게이트전극(BGE)은 제1배선(WL1)의 일부로 구비될 수 있다. 이 경우, 제1배선(WL1)은 제2박막트랜지스터(TFT2)에 게이트 신호를 전달할 수 있다.
제2게이트절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2)등을 포함할 수 있다.
제1층간절연층(115)은 상기 상부전극(CE2), 제1배선(WL1) 및 하부 게이트전극(BGE)을 덮도록 형성될 수 있다. 제1층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2)등을 포함할 수 있다. 층간절연층(115)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1층간절연층(115) 상에는 산화물 반도체를 포함하는 제2반도체층(AO2)이 배치될 수 있다. 제2반도체층(AO2)은 채널영역과, 채널영역 양측에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 제2반도체층(AO2)은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 제2반도체층(AO2)은 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수 있다.
제2반도체층(AO2)의 소스영역 및 드레인영역은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예컨대, 제2반도체층(AO2)의 소스영역 및 드레인영역은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
제2반도체층(AO2) 상에는 제2게이트전극(GE2)이 배치되며, 제2반도체층(AO2)과 제2게이트전극(GE3) 사이에는 제2층간절연층(117)이 배치될 수 있다. 제2게이트전극(GE2)은 제2반도체층(AO2)과 중첩되도록 배치되며, 제2층간절연층(117)에 의해서 제2반도체층(AO2)과 절연된다.
제2층간절연층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제2층간절연층(117)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제2게이트전극(GE2) 상에는 제3층간절연층(119)이 배치되며, 제3층간절연층(119) 상에는 제1반도체층(AS1)과 연결된 제1소스전극(SE1) 및/또는 제1드레인전극(DE1), 제2반도체층(AO2)과 연결된 제2소스전극(SE2) 및/또는 제2드레인전극(DE2)이 배치될 수 있다. 또한, 제3층간절연층(119) 상에는 데이터신호를 전달하기 위한 데이터선, 구동전압을 전달하기 위한 구동전압선이 배치될 수 있다. 상기 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 또는 제2드레인전극(DE2)은 이러한 데이터선 또는 구동전압선과 직접 또는 다른 박막트랜지스터를 통해서 연결될 수 있다.
제3층간절연층(119)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제3층간절연층(119)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1소스전극(SE1) 및/또는 제1드레인전극(DE1), 제2소스전극(SE2) 및/또는 제2드레인전극(DE2)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예컨대, 제1소스전극(SE1) 및/또는 제1드레인전극(DE1), 제2소스전극(SE2) 및/또는 제2드레인전극(DE2)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 제1소스전극(SE1) 및/또는 제1드레인전극(DE1), 제2소스전극(SE2) 및/또는 제2드레인전극(DE2) 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
상기 제1소스전극(SE1) 및/또는 제1드레인전극(DE1), 제2소스전극(SE2) 및/또는 제2드레인전극(DE2) 상에는 유기절연층(120)이 배치된다. 유기절연층(120)은 단층 또는 다층으로 구비될 수 있다. 예컨대, 유기절연층(120)은 제1유기절연층(121), 제2유기절연층(122), 제3유기절연층(123)이 적층되어 구비될 수 있다. 이 경우, 제1유기절연층(121) 상에는 제2배선(WL2), 제2유기절연층(122) 상에는 제3배선(WL3)이 배치될 수 있다. 제2배선(WL2) 및 제3배선(WL3)은 제1화소회로(PCm)에 다양한 신호 및/또는 전압을 전달할 수 있다.
유기절연층(120)은 감광성 폴리이미드, 폴리이미드(polyimide), Polystyrene(PS), 폴리카보네이트(PC), BCB(Benzocyclobutene), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일렌계 고분자, 또는 비닐알콜계 고분자 등을 포함할 수 있다.
또는, 유기절연층(120)은 실록산계 유기물질로 구비될 수 있다. 실록산계 유기물질은 헥사메틸디실록산(Hexamethyldisiloxane), 옥타메틸트리실록산(Octamethyltrisiloxane), 데카메틸테트라실록산(Decamethyltetrasiloxane), 도데카메틸펜타실록산(Dodecamethylpentasiloxane) 및 폴리디메틸실록산(Polydimethylsiloxanes)을 포함할 수 있다. 유기절연층(120)은 박막트랜지스터들을 덮는 보호막 역할을 할 수 있다. 제1유기절연층(121), 제2유기절연층(122), 제3유기절연층(123)은 모두 동일한 물질로 형성되거나, 적어도 하나는 다른 물질로 형성되는 등 다양한 변형이 가능하다.
유기절연층(120) 상에는 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광다이오드(OLED)가 위치할 수 있다.
화소전극(310)은 유기절연층(120)에 정의된 콘택홀을 통해 제1드레인전극(DE1)에 연결될 수 있으며, 제1드레인전극(DE1)에 의해 제1박막트랜지스터(TFT1)의 제1드레인영역(D1)에 연결될 수 있다. 화소전극(310)은 제1박막트랜지스터(TFT1)와 직접 연결되거나, 발광을 제어하는 기능을 하는 다른 박막 트랜지스터(미도시)를 경유하여 제1박막트랜지스터(TFT1)와 간접적으로 연결될 수도 있다.
화소전극(310)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 화소전극(310)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 예컨대, 화소전극(310)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막들을 갖는 구조를 가질 수 있다. 이 경우, 화소전극(310)은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
유기절연층(120) 상부에는 화소정의막(125)이 배치될 수 있다. 이 화소정의막(125)은 화소전극(310)의 가장자리를 덮으며, 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의막(125)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(125)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있으며, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
중간층(320)의 상부에는 대향전극(330)이 배치된다. 대향전극(330)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예컨대, 대향전극(330)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(330)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 대향전극(330)은 복수의 유기발광다이오드들에 있어서 일체(一體)로 형성되어 복수의 화소전극(310)들에 대응할 수 있다.
제1영역(DA1)에서 제1화소(Pm)를 구현하는 유기발광다이오드(OLED)는 제1화소회로(PCm)과 중첩되어 배치된다. 즉, 유기발광다이오드(OLED)의 화소전극(310)은 제1화소회로(PCm)에 포함된 적어도 하나의 박막트랜지스터와 중첩할 수 있다.
도 7 내지 도 9는 본 발명의 일 실시예들에 따른 표시 패널(10)의 일부를 나타낸 개략적인 단면도로, 제2영역(DA2) 및 제3영역(AR3)의 일부를 개략적으로 도시한 단면도이다. 제3영역(AR3)은 전술한 제3표시영역(DA3)이거나 주변영역(DPA)일 수 있다. 도 7에 있어서, 도 6과 동일한 참조부호는 동일한 부재를 일컫는 바, 이들의 중복설명은 생략한다.
도 7을 참조하면, 표시 패널(10)의 제2영역(DA2)에는 제2화소(Pa)를 구현하는 제2표시요소로써 유기발광다이오드(OELD)가 배치될 수 있다. 표시 패널(10)의 제3영역(AR3)에는 제2표시요소와 연결된 제2화소회로(PCa)가 배치될 수 있다.
제2화소회로(PCa)는 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 기판(100)과 제2화소회로(PCa) 사이에는 하부 도전층(BML)이 더 배치될 수 있다. 하부 도전층(BML)은 제1박막트랜지스터(TFT1)와 중첩될 수 있다.
제2화소회로(PCa)에 포함된 구성은 제1화소회로(PCm)의 포함된 구성과 유사한 바, 제1화소회로(PCm)에 대한 설명으로 제2화소회로(PCa)에 대한 설명을 갈음한다.
제3영역(AR3)에 배치된 제2화소회로(PCa)는 연결배선(TWL)에 의해서 제2영역(DA2)에 배치된 제2표시요소인 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다.
본 실시예에서, 연결배선(TWL)은 제2영역(DA2)에서 제1유기절연층(121) 상에 배치될 수 있다. 연결배선(TWL)이 제1유기절연층(121) 상부에 배치됨에 따라, 연결배선(TWL)은 제2화소회로(PCa)에 포함된 구성들과 간섭이 발생하지 않는다. 따라서, 연결배선(TWL)은 제2화소회로(PCa)와 중첩 배치되도록 변형이 가능하다.
연결배선(TWL)은 투명 전도성 물질로 구비될 수 있다. 예컨대, 연결배선(TWL)은 투명한 전도성 산화물(Transparent Conducting Oxide, TCO)로 구비될 수 있다. 연결배선(TWL)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
연결배선(TWL)의 일 단은 브릿지배선(BWL)을 통해서 제2화소회로(PCa)와 연결될 수 있다. 브릿지배선(BWL)은 제2유기절연층(122) 상에 배치되며, 컨택홀들을 통해서 각각 제2화소회로(PCa)의 박막트랜지스터 및 연결배선(TWL)과 연결될 수 있다.
연결배선(TWL)의 타단은 제1컨택전극(CM1)을 통해서 유기발광다이오드(OLED)의 화소전극(310)과 접속될 수 있다.
본 실시예에서, 표시 패널의 무기절연층(IL)은 제2영역(DA2)에 대응하는 홀 또는 그루브(GV)를 구비할 수 있다.
예컨대, 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113), 제1층간절연층(115), 제2층간절연층(117), 및 제3층간절연층(119)을 통칭하여 무기절연층(IL)이라고 하면, 무기절연층(IL)은 제2영역(DA2)에 대응하는 그루브(GV)를 가질 수 있다.
그루브(GV)는 무기절연층(IL)의 일부가 제거되어 구비될 수 있다. 예컨대, 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113), 및 제1층간절연층(115)은 제2영역(DA2)에 걸쳐 연속적으로 배치되며, 제2층간절연층(117) 및 제3층간절연층(119)는 제2영역(DA2)에 대응하는 개구들을 구비할 수 있다. 이러한 개구들은 별도의 공정을 통해서 각각 형성되거나 동일한 공정을 통해서 동시에 형성될 수 있다. 이러한 개구들이 별도의 공정으로 형성되는 경우, 그루브(GV)의 내측면은 매끄럽지 않고 계단 형상과 같은 단차를 가질 수도 있다.
상기 그루브(GV) 내부에는 무기절연층(IL)보다 광 투과율이 높은 제1유기절연층(121)이 채워질 수 있다. 이에 따라, 제2영역(DA2)의 광 투과율이 더욱 향상될 수 있다.
도 7에 있어서 무기절연층(IL)에 그루브(GV)가 형성된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다.
도 8에 도시된 바와 같이, 무기절연층(IL)에는 제2영역(DA2)에 대응하여 기판(100)의 상면의 일부를 노출하는 홀(H)이 구비될 수도 있다. 무기절연층(IL)의 홀(H)은 버퍼층(111)의 개구, 제1게이트절연층(112)의 개구, 제2게이트절연층(113)의 개구, 제1층간절연층(115)의 개구, 제2층간절연층(117), 및 제3층간절연층(119)의 개구가 중첩된 것일 수 있다. 이러한 개구들은 별도의 공정을 통해서 각각 형성되거나 동일한 공정을 통해서 동시에 형성될 수 있다. 이러한 개구들이 별도의 공정으로 형성되는 경우, 홀(H)의 내측면은 매끄럽지 않고 계단 형상과 같은 단차를 가질 수도 있다. 상기 홀(H)에는 광 투과율이 높은 제1유기절연층(121)이 채워질 수 있다.
도 7 및 도 8에 있어서, 제2영역(DA2)에 배치된 무기절연층(IL)에 홀(H) 또는 그루브(GV)가 구비된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 도 9에 도시된 바와 같이, 무기절연층(IL)은 제2영역(DA2)에 걸쳐 홀이나 그루브를 구비하지 않고 연속적으로 배치될 수 있음은 물론이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널(10)의 일부를 나타낸 개략적인 단면도이다. 도 10에 있어서, 도 7과 동일한 참조부호는 동일한 부재를 일컫는 바, 이들의 중복설명은 생략한다.
도 10을 참조하면, 표시 패널(10)의 제2영역(DA2)에는 제2화소(Pa)를 구현하는 제2표시요소로써 유기발광다이오드(OELD)가 배치될 수 있다. 표시 패널(10)의 제3영역(AR3)에는 제2표시요소와 연결된 제2화소회로(PCa)가 배치될 수 있다.
제2화소회로(PCa)는 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 기판(100)과 제2화소회로(PCa) 사이에는 하부 도전층(BML)이 더 배치될 수 있다. 하부 도전층(BML)은 제1박막트랜지스터(TFT1)와 중첩될 수 있다.
제3영역(AR3)에 배치된 제2화소회로(PCa)는 연결배선(TWL)에 의해서 제2영역(DA2)에 배치된 제2표시요소인 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다.
본 실시예에서, 연결배선(TWL)은 하부 도전층(BML)과 동일 물질로 동일 층에 구비될 수 있다. 연결배선(TWL) 및 하부 도전층(BML)은 투명 전도성 물질로 구비될 수 있다. 예컨대, 연결배선(TWL)은 투명한 전도성 산화물(Transparent Conducting Oxide, TCO)로 구비될 수 있다. 연결배선(TWL)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 연결배선(TWL)은 기판(100)과 버퍼층(111) 사이에 배치될 수 있다.
이 경우, 연결배선(TWL)의 일 단은 브릿지배선(BWL)을 통해서 제2화소회로(PCa)와 연결될 수 있다. 브릿지배선(BWL)은 제3층간절연층(119) 상에 배치되며, 컨택홀들을 통해서 각각 제2화소회로(PCa)의 박막트랜지스터 및 연결배선(TWL)과 연결될 수 있다.
연결배선(TWL)의 타단은 제1컨택전극(CM1) 및 제2컨택전극(CM2)를 통해서 유기발광다이오드(OLED)의 화소전극(310)과 접속될 수 있다.
연결배선(TWL)이 하부 도전층(BML)과 동일한 물질로 동일한 공정을 통해 형성됨에 따라, 연결배선(TWL)을 형성하기 위한 별도의 공정을 수행하지 않아도 되는 바, 공정 비용 및 시간이 단축될 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 패널(10)의 일부를 나타낸 개략적인 단면도이다. 도 11에 있어서, 도 7과 동일한 참조부호는 동일한 부재를 일컫는 바, 이들의 중복설명은 생략한다.
도 11을 참조하면, 표시 패널(10)의 제2영역(DA2)에는 제2화소(Pa)를 구현하는 제2표시요소로써 유기발광다이오드(OELD)가 배치될 수 있다. 표시 패널(10)의 제3영역(AR3)에는 제2표시요소와 연결된 제2화소회로(PCa)가 배치될 수 있다.
제2화소회로(PCa)는 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 기판(100)과 제2화소회로(PCa) 사이에는 하부 도전층(BML)이 더 배치될 수 있다. 하부 도전층(BML)은 제1박막트랜지스터(TFT1)와 중첩될 수 있다.
제3영역(AR3)에 배치된 제2화소회로(PCa)는 연결배선(TWL)에 의해서 제2영역(DA2)에 배치된 제2표시요소인 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다.
본 실시예에서, 연결배선(TWL)은 산화물 반도체로 구비된 제2반도체층(AS2)과 동일한 물질을 포함할 수 있다. 즉, 연결배선(TWL)은 제2반도체층(AS2)과 동일한 공정을 통해서 형성될 수 있다.
연결배선(TWL)은 투명한 산화물 반도체로 구비될 수 있다. 예컨대, 연결배선(TWL)은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 제2반도체층(AO2)은 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체를 포함할 수 있다. 연결배선(TWL)은 이러한 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시켜 형성될 수 있다.
연결배선(TWL)은 무기절연층(IL)의 그루브(GV) 내부에 배치될 수 있다. 연결배선(TWL)은 제2영역(DA2)에서 제1층간절연층(115)의 상에 배치될 수 있다.
이 경우, 연결배선(TWL)의 일 단은 브릿지배선(BWL)을 통해서 제2화소회로(PCa)와 연결될 수 있다. 브릿지배선(BWL)은 제1유기절연층(121) 상에 배치되며, 컨택홀들을 통해서 각각 제2화소회로(PCa)의 박막트랜지스터 및 연결배선(TWL)과 연결될 수 있다.
연결배선(TWL)의 타단은 제1컨택전극(CM1)을 통해서 유기발광다이오드(OLED)의 화소전극(310)과 접속될 수 있다.
연결배선(TWL)이 제2반도체층(AO2)과 동일한 물질로 동일한 공정을 통해 형성됨에 따라, 연결배선(TWL)을 형성하기 위한 별도의 공정을 수행하지 않아도 되는 바, 공정 비용 및 시간이 단축될 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 패널(10)의 일부를 나타낸 개략적인 단면도이다. 도 12에 있어서, 도 7과 동일한 참조부호는 동일한 부재를 일컫는 바, 이들의 중복설명은 생략한다.
도 12를 참조하면, 표시 패널(10)의 제2영역(DA2)에는 제2화소(Pa)를 구현하는 제2표시요소로써 유기발광다이오드(OELD)가 배치될 수 있다. 표시 패널(10)의 제3영역(AR3)에는 제2표시요소와 연결된 제2화소회로(PCa)가 배치될 수 있다.
제2화소회로(PCa)는 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 기판(100)과 제2화소회로(PCa) 사이에는 하부 도전층(BML)이 더 배치될 수 있다. 하부 도전층(BML)은 제1박막트랜지스터(TFT1)와 중첩될 수 있다.
제3영역(AR3)에 배치된 제2화소회로(PCa)는 연결배선(TWL)에 의해서 제2영역(DA2)에 배치된 제2표시요소인 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다.
본 실시예에서, 연결배선(TWL)의 양 끝단에는 산화물 반도체로 구비된 제2반도체층(AO2)과 동일한 물질로 구비된 연결패드(PAD)를 포함할 수 있다. 즉, 연결패드(PAD)는 제2반도체층(AO2)과 동일한 공정을 통해서 형성될 수 있다.
본 실시예에서, 연결배선(TWL)은 제3영역(AR3)에서 제1층간절연층(115) 상부에 배치될 수 있다. 연결배선(TWL)은 투명한 전도성 산화물(Transparent Conducting Oxide, TCO)로 구비될 수 있다. 예컨대, 연결배선(TWL)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
연결배선(TWL)은 제2반도체층(AS2) 및 연결패드(PAD)를 형성하기 전에 제1층간절연층(115) 상에 형성될 수 있다. 연결배선(TWL)은 에칭 후 경화(curing) 공정을 거치면서 결정화될 수 있다. 이에 따라, 후속 에칭 공정을 통해 연결패드(PAD)을 형성하더라도 선택 비에 의해서 연결배선(TWL)이 에칭되거나 손상되지 않을 수 있다.
연결패드(PAD)는 연결배선(TWL)의 양 가장자리 상부에 형성될 수 있으며, 컨택홀을 형성할 때, 연결배선(TWL)이 손상되는 것을 방지할 수 있다. 또한, 연결패드(PAD)가 형성됨에 따라, 연결배선(TWL)의 두께를 최소화할 수 있으며, 제2영역(DA2)의 광 투과율이 향상될 수 있다. 연결배선(TWL)의 두께(t1)은 연결패드(PAD)의 두께(t2)에 비해서 작게 구비될 수 있다. 일 실시예에서, 연결패드(PAD)의 두께(t2)는 연결배선(TWL)의 두께의 약 2배 내지 3배의 크기로 구비될 수 있다.
연결패드(PAD)는 제2반도체층(AO2)과 동일한 물질을 포함할 수 있다. 즉, 연결패드(PAD)는 투명한 산화물 반도체로 구비될 수 있다. 예컨대, 연결패드(PAD)는 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 연결패드(PAD)는 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체를 포함할 수 있다. 연결패드(PAD)는 이러한 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시켜 형성될 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시 패널(10)의 일부를 나타낸 개략적인 단면도이다. 도 13에 있어서, 도 7과 동일한 참조부호는 동일한 부재를 일컫는 바, 이들의 중복설명은 생략한다.
도 13을 참조하면, 표시 패널(10)의 제2영역(DA2)에는 제2화소(Pa)를 구현하는 제2표시요소로써 유기발광다이오드(OELD)가 배치될 수 있다. 표시 패널(10)의 제3영역(AR3)에는 제2표시요소와 연결된 제2화소회로(PCa)가 배치될 수 있다.
제2화소회로(PCa)는 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 기판(100)과 제2화소회로(PCa) 사이에는 하부 도전층(BML)이 더 배치될 수 있다. 하부 도전층(BML)은 제1박막트랜지스터(TFT1)와 중첩될 수 있다.
제3영역(AR3)에 배치된 제2화소회로(PCa)는 연결배선(TWL)에 의해서 제2영역(DA2)에 배치된 제2표시요소인 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다.
본 실시예에서, 연결배선(TWL)는 화소전극(310)과 동일한 층에 배치될 수 있다. 연결배선(TWL)은 유기절연층(120) 상부에 배치되며, 연결배선(TWL)의 일단은 화소전극(310)의 가장자리를 덮도록 구비될 수 있다.
연결배선(TWL)의 타단은 제3영역(AR3)에 배치된 제3컨택전극(CM3)를 덮도록 구비될 수 있다. 제3컨택전극(CM3)은 화소전극(310)과 동일한 층에 배치되며, 동일한 물질로 동일한 공정을 통해 형성될 수 있다.
연결배선(TWL)은 제3컨택전극(CM3) 및/또는 제4컨택전극(CM4)를 통해 제2화소회로(PCa)와 연결될 수 있다. 제3컨택전극(CM3) 및 제4컨택전극(CM4)은 제3영역(AR3)에 배치되며, 제2화소회로(PCa)와 중첩될 수 있다. 제3컨택전극(CM3)은 제3유기절연층(123) 상에 배치되어, 제3유기절연층(123) 및 제2유기절연층(122)을 관통하는 컨택홀을 통해서 제4컨택전극(CM4)과 접속될 수 있다. 제4컨택전극(CM4)는 제1유기절연층(121)상에 배치되어, 제1유기절연층(121)을 관통하는 컨택홀을 통해서 제2화소회로(PCa)와 접속될 수 있다.
본 실시예에서, 화소전극(310)은 연결배선(TWL)과 동일한 물질을 포함할 수 있다. 예컨대, 화소전극(310)은 ITO/Ag/ITO로 구비될 수 있다. 화소전극(310)은 에칭 후 경화공정을 거치면서 결정화될 수 있다. 이에 따라, 화소전극(310) 상부에 연결배선(TWL)이 될 물질을 증착하고 에칭하는 공정을 통해 연결배선(TWL)을 형성하더라도 선택 비에 의해서 화소전극(310)이 에칭되거나 손상되지 않을 수 있다.
연결배선(TWL)은 투명한 전도성 산화물(Transparent Conducting Oxide, TCO)로 구비될 수 있다. 예컨대, 연결배선(TWL)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 표시 패널(10)의 일부를 나타낸 개략적인 단면도이다. 도 14에 있어서, 도 13과 동일한 참조부호는 동일한 부재를 일컫는 바, 이들의 중복설명은 생략한다.
도 14를 참조하면, 표시 패널(10)의 제2영역(DA2)에는 제2화소(Pa)를 구현하는 제2표시요소로써 유기발광다이오드(OELD)가 배치될 수 있다. 표시 패널(10)의 제3영역(AR3)에는 제2표시요소와 연결된 제2화소회로(PCa)가 배치될 수 있다.
제2화소회로(PCa)는 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 기판(100)과 제2화소회로(PCa) 사이에는 하부 도전층(BML)이 더 배치될 수 있다. 하부 도전층(BML)은 제1박막트랜지스터(TFT1)와 중첩될 수 있다.
제3영역(AR3)에 배치된 제2화소회로(PCa)는 연결배선(TWL)에 의해서 제2영역(DA2)에 배치된 제2표시요소인 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다.
본 실시예에서, 연결배선(TWL)는 화소전극(310)과 동일한 층에 배치될 수 있다. 연결배선(TWL)은 유기절연층(120) 상부에 배치되며, 연결배선(TWL)의 일단은 화소전극(310)의 가장자리를 덮도록 구비될 수 있다.
연결배선(TWL)의 타단은 제3영역(AR3)에 배치된 제3컨택전극(CM3)를 덮도록 구비될 수 있다. 제3컨택전극(CM3)은 화소전극(310)과 동일한 층에 배치되며, 동일한 물질로 동일한 공정을 통해 형성될 수 있다.
본 실시예에 있어서, 표시 패널(10)은 화소전극(310)과 화소정의막(125) 사이에 배치되며, 화소전극(310)의 중앙부를 노출하고 가장자리를 덮는 클래딩층(CLD)을 더 포함할 수 있다. 클래딩층(CLD)은 평면상 보았을 때, 닫힌 형상으로 구비될 수 있다. 예컨대, 클래딩층(CLD)은 도넛 형상으로 구비될 수 있다.
클래딩층(CLD)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
클래딩층(CLD)이 형성됨에 따라, 연결배선(TWL)을 형성하는 공정 진행 시 화소전극(310)의 측면이 손상되는 것을 최소화할 수 있다.
도 15는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 평면 배치도이다. 구체적으로, 제2영역(DA2)의 일부와 그 일측에 배치된 제3표시영역(DA3)을 도시하고 있다.
도 15를 참조하면, 제2영역(DA2)에는 제2화소(Pa)들이 배치되고 있다. 제2화소(Pa)들은 펜타일 구조, 스트라이프 구조, 델타 구조 등 다양한 화소 배치 구조로 배치될 수 있다. 제3표시영역(DA3)에는 제2화소(Pa)들을 구동하는 제2화소회로(PCa)들과 제3표시영역(DA3)에 배치된 제3화소(Pt)들, 이를 구동하는 제3화소회로(PCt)들이 배치될 수 있다.
제3표시영역(DA3)에서, 제2화소회로(PCa)들과 제3화소회로(PCt)들은 x 방향 및/또는 y 방향을 따라 교번적으로 배치될 수 있다. 제3화소(Pt)들 각각은 그들을 구동하는 제3화소회로(PCt)들 각각에 중첩하여 배치될 수 있다.
제2화소회로(PCa)들 각각은 연결배선(TWL)에 의해서 제2화소(Pa)를 구현하는 표시요소와 연결될 수 있다. 본 실시예에서, 연결배선(TWL)은 서로 다른 층에 배치된 제1연결배선(TWL1) 및 제2연결배선(TWL2)를 포함할 수 있다.
제1연결배선(TWL1)은 전술한 실시예들 중 제1유기절연층(121) 상부에 배치된 연결배선일 수 있다. 제2연결배선(TWL2)은 전술한 실시예들 중 제1유기절연층(121) 하부에 배치된 연결배선일 수 있다.
제1연결배선(TWL1)은 제1유기절연층(121) 상부에 배치되는 바, 제2화소회로(PCa)들 및 제3화소회로(PCt)들과 상부에 배치되며, 이들과 중첩하여 배치될 수 있다. 이에 따라, 제1연결배선(TWL1)의 자유도를 확보할 수 있다.
제2연결배선(TWL2)은 제1유기절연층(121) 하부에 배치되어, 제2화소회로(PCa)들 및 제3화소회로(PCt)들을 구성하는 구성요소들과 동일한 층에 배치될 수 있다. 이에 따라, 제2연결배선(TWL2)는 제3표시영역(DA3)에서 제2화소회로(PCa)들 및 제3화소회로(PCt)들이 배치되지 않는 이격부(SSP)에 배치될 수 있다. 상기 이격부(SSP)는 상기 제2화소회로(PCa)들 및 제3화소회로(PCt)들 사이에서 x 방향을 따라 구비될 수 있으며, 제2연결배선(TWL2)는 이격부(SSP)에서 x 방향으로 연장되어 배치될 수 있다.
도 15에 있어서, 제3표시영역(DA3)을 구비한 표시 패널을 참고하여 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 본 발명의 실시예는 도 3과 같이 제2회소회로(PCa)가 주변영역인 제3영역(AR3)에 배치된 경우에도 적용될 수 있음은 물론이다.
도 16 내지 도 21은 본 발명의 실시예들에 따른 도 15의 I-I' 선에 따른 개략적인 단면도이다.
도 16을 참조하면, 연결배선(TWL)은 제1연결배선(TWL1) 및 제2연결배선(TWL2)를 포함한다. 제1연결배선(TWL1)은 도 7 내지 도 9를 참조하여 설명한 와 같이, 제1유기절연층(121) 상에 배치될 수 있다.
제2연결배선(TWL2)은 기판(100)과 버퍼층(111) 사이에 배치될 수 있다. 제2연결배선(TWL2)는 도 10을 참조하여 설명한 바와 같이, 하부 도전층(BML)과 동일한 층에 배치될 수 있다.
도 17을 참조하면, 제1연결배선(TWL1)은 도 7 내지 도 9를 참조하여 설명한 와 같이, 제1유기절연층(121) 상에 배치될 수 있다. 제2연결배선(TWL2)은 제1층간절연층(115) 상에 배치될 수 있다. 즉, 제2연결배선(TWL2)은 도 11 및 도 12를 참조하여 설명한 바와 같이, 제2반도체층(AO2)와 동일한 층에 배치될 수 있다.
도 18을 참조하면, 제1연결배선(TWL1)은 도 13 내지 도 14를 참조하여 설명한 와 같이, 화소전극(310)과 동일한 층에 배치될 수 있다. 즉, 제1연결배선(TWL1)은 유기절연층(120)의 상부에 배치될 수 있다. 제1연결배선(TWL1)은 제3유기절연층(123)의 상부에 배치될 수 있다.
제2연결배선(TWL2)은 기판(100)과 버퍼층(111) 사이에 배치될 수 있다. 제2연결배선(TWL2)는 도 10을 참조하여 설명한 바와 같이, 하부 도전층(BML)과 동일한 층에 배치될 수 있다.
도 19를 참조하면, 제1연결배선(TWL1)은 도 13 내지 도 14를 참조하여 설명한 와 같이, 화소전극(310)과 동일한 층에 배치될 수 있다. 즉, 제1연결배선(TWL1)은 유기절연층(120)의 상부에 배치될 수 있다. 제1연결배선(TWL1)은 제3유기절연층(123)의 상부에 배치될 수 있다.
제2연결배선(TWL2)은 제1층간절연층(115) 상에 배치될 수 있다. 즉, 제2연결배선(TWL2)은 도 11 및 도 12를 참조하여 설명한 바와 같이, 제2반도체층(AO2)와 동일한 층에 배치될 수 있다.
도 16 내지 도 19에 있어서, 제1연결배선(TWL1)과 제2연결배선(TWL2)이 중첩되지 않는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 도 20에 도시된 바와 같이, 제1연결배선(TWL1)과 제2연결배선(TWL2)은 적어도 일부 중첩될 수 있다.
또한, 도 16 내지 도 20에 있어서, 제1연결배선(TWL1)은 유기절연층(120) 상부에 배치되고, 제2연결배선(TWL2)는 유기절연층(120) 하부에 배치되는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 도 21에 도시된 바와 같이, 제1연결배선(TWL1) 및 제2연결배선(TWL2)는 모두 유기절연층(120) 하부에 배치될 수 있다.
일부 실시예에서, 제1연결배선(TWL1)은 제1층간절연층(115) 상에 배치될 수 있다. 즉, 제1연결배선(TWL1)은 도 11 및 도 12를 참조하여 설명한 바와 같이, 제2반도체층(AO2)와 동일한 층에 배치될 수 있다. 제2연결배선(TWL2)은 제2연결배선(TWL2)은 기판(100)과 버퍼층(111) 사이에 배치될 수 있다. 제2연결배선(TWL2)는 도 10을 참조하여 설명한 바와 같이, 하부 도전층(BML)과 동일한 층에 배치될 수 있다.
마찬가지로, 본 발명의 실시예에 있어서, 제1연결배선(TWL1) 및 제2연결배선(TWL2)는 모두 유기절연층(120) 상부에 배치될 수 있는 등 다양한 변형이 가능할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
10: 표시 패널
100: 기판
111: 버퍼층
112: 제1게이트절연층
113: 제2게이트절연층
117: 제2층간절연층
119: 제3층간절연층
120: 유기절연층
121: 제1유기절연층
122: 제2유기절연층
123: 제3유기절연층
125: 화소정의막
BML: 하부 도전층
TWL : 연결배선
DA1: 제1영역
DA2: 제2영역
DA3: 제3표시영역
AR3: 제3영역
10: 표시 패널
100: 기판
111: 버퍼층
112: 제1게이트절연층
113: 제2게이트절연층
117: 제2층간절연층
119: 제3층간절연층
120: 유기절연층
121: 제1유기절연층
122: 제2유기절연층
123: 제3유기절연층
125: 화소정의막
BML: 하부 도전층
TWL : 연결배선
DA1: 제1영역
DA2: 제2영역
DA3: 제3표시영역
AR3: 제3영역
Claims (20)
- 복수의 제1표시요소가 배치된 제1영역, 및 복수의 제2표시요소가 배치된 제2영역, 및 제3영역을 포함하는 기판;
상기 제1영역에 배치되며, 상기 복수의 제1표시요소와 각각 연결된 복수의 제1화소회로;
상기 제3영역에 배치되며, 상기 복수의 제2표시요소와 각각 연결된 복수의 제2화소회로;
상기 복수의 제1화소회로 및 상기 복수의 제2화소회로를 커버하는 제1유기절연층; 및
상기 복수의 제2화소회로와 상기 복수의 제2표시요소를 각각 연결하는 복수의 연결배선;을 포함하며,
상기 복수의 연결배선은 상기 제1유기절연층 상부에 배치된 제1연결배선 및 상기 제1유기절연층 하부에 배치된 제2연결배선을 포함하는, 표시 패널. - 제1항에 있어서,
상기 제1영역에 배치되며, 상기 기판과 상기 제1화소회로 사이에 배치된 하부 도전층;을 더 포함하며,
상기 제2연결배선은 상기 하부 도전층과 동일한 층에 배치된, 표시 패널. - 제1항에 있어서,
상기 복수의 제1화소회로 각각은 실리콘 반도체를 포함하는 제1반도체층을 구비한 제1박막트랜지스터 및 산화물 반도체를 포함하는 제2반도체층을 구비한 제2박막트랜지스터를 구비하며,
상기 제2연결배선은 상기 제2반도체층과 동일한 층에 배치된, 표시 패널. - 제3항에 있어서,
상기 제2연결배선의 가장자리 상에 배치된 연결패드;를 더 포함하며,
상기 연결패드의 두께는 상기 제2연결배선의 두께보다 큰, 표시 패널. - 제1항에 있어서,
상기 제1유기절연층 상에 배치된 제2유기절연층;를 더 포함하며,
상기 복수의 제1표시요소 및 상기 복수의 제2표시요소는 상기 제2유기절연층 상에 배치되고,
상기 제1연결배선은 상기 제1유기절연층과 상기 제2유기절연층 사이에 배치된, 표시 패널. - 제1항에 있어서,
상기 복수의 제1표시요소 각각은 상기 제1유기절연층 상에 배치된 화소전극을 포함하며,
상기 제1연결배선은 상기 화소전극과 동일층에 배치되며, 상기 화소전극의 가장자리를 덮는, 표시 패널. - 제6항에 있어서,
상기 화소전극의 가장자리를 적어도 일부 둘러싸는 클래딩층;을 더 포함하며,
상기 클래딩층은 도넛 형상으로 구비된, 표시 패널. - 제1항에 있어서,
상기 기판과 상기 제1유기절연층 사이에 배치된 무기절연층;을 더 포함하며,
상기 무기절연층은 상기 제2영역에 대응한 홀 또는 그루브를 구비한, 표시 패널. - 제1항에 있어서,
상기 제3영역에 배치되며, 복수의 제3표시요소 및 상기 복수의 제3표시요소와 각각 연결된 복수의 제3화소회로;를 더 포함하며,
상기 복수의 제3화소회로는 상기 제2화소회로와 교번적으로 배치된, 표시 패널. - 제9항에 있어서,
상기 제1연결배선은 상기 복수의 제3화소회로 중 적어도 일부와 중첩되며,
상기 제2연결배선은 상기 복수의 제2화소회로 및 상기 복수의 제3화소회로 사이의 이격부에 배치된, 표시 패널. - 복수의 제1표시요소가 배치된 제1영역, 및 복수의 제2표시요소가 배치된 제2영역, 및 제3영역을 포함하는 기판;
상기 제1영역에 배치되며, 상기 복수의 제1표시요소와 각각 연결된 복수의 제1화소회로;
상기 제3영역에 배치되며, 상기 복수의 제2표시요소와 각각 연결된 복수의 제2화소회로;
상기 복수의 제2화소회로와 상기 복수의 제2표시요소를 각각 연결하는 복수의 연결배선; 및
상기 복수의 연결배선 가장자리 상에 배치된 연결패드;를 포함하며,
상기 복수의 제1화소회로 각각은 실리콘 반도체를 포함하는 제1반도체층을 구비한 제1박막트랜지스터 및 산화물 반도체를 포함하는 제2반도체층을 구비한 제2박막트랜지스터를 구비하고,
상기 복수의 연결배선 중 적어도 하나는 상기 제2반도체층과 동일한 층에 배치된, 표시 패널. - 제11항에 있어서,
상기 연결패드는 상기 제2반도체층과 동일한 물질을 포함하는, 표시 패널. - 제11항에 있어서,
상기 연결패드의 두께는 상기 연결배선의 두께보다 큰, 표시 패널. - 제11항에 있어서,
상기 복수의 제1화소회로 및 상기 복수의 제2화소회로를 커버하는 제1유기절연층; 및
상기 기판과 상기 제1유기절연층 사이에 배치된 무기절연층;을 더 포함하며,
상기 무기절연층은 상기 제2영역에 대응한 홀 또는 그루브를 구비한, 표시 패널. - 표시 장치에 있어서,
복수의 제1표시요소가 배치된 제1영역, 및 복수의 제2표시요소가 배치된 제2영역, 및 제3영역을 포함하는 표시 패널; 및
상기 표시 패널의 하부에서 상기 제2영역에 대응하도록 배치된 컴포넌트;를 포함하며, 상기 표시 패널은,
기판;
상기 기판 상의 제1영역에 배치되며, 상기 복수의 제1표시요소와 각각 연결된 복수의 제1화소회로;
상기 제3영역에 배치되며, 상기 복수의 제2표시요소와 각각 연결된 복수의 제2화소회로;
상기 복수의 제1화소회로 및 상기 복수의 제2화소회로를 커버하는 제1유기절연층; 및
상기 복수의 제2화소회로와 상기 복수의 제2표시요소를 각각 연결하는 복수의 연결배선;을 포함하며,
상기 복수의 연결배선은 상기 제1유기절연층 상부에 배치된 제1연결배선 및 상기 제1유기절연층 하부에 배치된 제2연결배선을 포함하는, 표시 장치. - 제15항에 있어서,
상기 제1영역에 배치되며, 상기 기판과 상기 제1화소회로 사이에 배치된 하부 도전층;을 더 포함하며,
상기 제2연결배선은 상기 하부 도전층과 동일한 층에 배치된, 표시 장치. - 제15항에 있어서,
상기 복수의 제1표시요소 각각은 상기 제1유기절연층 상에 배치된 화소전극을 포함하며,
상기 제1연결배선은 상기 화소전극과 동일층에 배치되며, 상기 화소전극의 가장자리를 덮는, 표시 장치. - 제15항에 있어서,
상기 복수의 제1화소회로 각각은 실리콘 반도체를 포함하는 제1반도체층을 구비한 제1박막트랜지스터 및 산화물 반도체를 포함하는 제2반도체층을 구비한 제2박막트랜지스터를 구비하며,
상기 제2연결배선은 상기 제2반도체층과 동일한 층에 배치된, 표시 장치. - 제15항에 있어서,
상기 기판과 상기 제1유기절연층 사이에 배치된 무기절연층;을 더 포함하며,
상기 무기절연층은 상기 제2영역에 대응한 홀 또는 그루브를 구비한, 표시 장치. - 제15항에 있어서,
상기 컴포넌트는 촬상소자를 포함하는, 표시 장치.
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