KR20210154301A - 표시장치 - Google Patents

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KR20210154301A
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KR1020200070970A
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윤영수
강현지
이동엽
인윤경
차현지
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 메인 표시요소들이 배치된 메인표시영역과, 보조 표시요소들 및 투과영역이 배치된 컴포넌트영역, 및 상기 메인표시영역의 외곽의 주변영역을 포함하고, 상기 메인표시영역에 배치되고, 제1방향으로 연장된 초기화전압선; 상기 컴포넌트영역에 배치되고, 기판과 상기 보조 표시요소들 사이에 배치된 하부금속층; 및 상기 메인표시영역에 배치되고, 상기 하부금속층과 연결되고, 상기 초기화전압선과 동일층에 배치되고, 상기 제1방향으로 연장된 바이어스선;을 포함하고, 상기 메인표시영역 중 상기 컴포넌트영역 주변의 제1영역에서, 상기 바이어스선, 상기 초기화전압선이 상기 제1방향에 교차하는 제2방향을 따라 교대로 배치된, 표시장치를 개시한다.

Description

표시장치{Display device}
본 발명의 실시예들은 표시장치에 관한 것으로서, 더 상세하게는 전자요소인 컴포넌트가 배치되는 영역에서도 이미지를 디스플레이 할 수 있도록 표시영역이 확장된 표시패널 및 이를 구비하는 표시장치에 관한 것이다.
근래에 표시장치는 그 용도가 다양해지고 있다. 또한, 표시장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시장치가 다양하게 활용됨에 따라 표시장치의 형태를 설계하는데 다양한 방법이 있을 수 있고, 또한 표시장치에 접목 또는 연계할 수 있는 기능이 증가하고 있다.
본 발명의 실시예들은 전자요소인 컴포넌트가 배치되는 영역에서도 이미지를 디스플레이 할 수 있도록 표시영역이 확장된 표시패널 및 이를 구비하는 표시장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 표시장치는, 메인 표시요소들이 배치된 메인표시영역과, 보조 표시요소들 및 투과영역이 배치된 컴포넌트영역, 및 상기 메인표시영역의 외곽의 주변영역을 포함하고, 상기 메인표시영역에 배치되고, 제1방향으로 연장된 초기화전압선; 상기 컴포넌트영역에 배치되고, 기판과 상기 보조 표시요소들 사이에 배치된 하부금속층; 및 상기 메인표시영역에 배치되고, 상기 하부금속층과 연결되고, 상기 초기화전압선과 동일층에 배치되고, 상기 제1방향으로 연장된 바이어스선;을 포함하고, 상기 메인표시영역 중 상기 컴포넌트영역 주변의 제1영역에서, 상기 바이어스선, 상기 초기화전압선이 상기 제1방향에 교차하는 제2방향을 따라 교대로 배치된다.
상기 초기화전압선은 제1초기화전압선 및 제2초기화전압선을 포함하고, 상기 메인표시영역 중 상기 제1영역에서, 상기 바이어스선, 상기 제1초기화전압선 및 상기 제2초기화전압선이 상기 제1방향에 교차하는 제2방향을 따라 교대로 배치될 수 있다.
상기 메인표시영역 중 상기 제1영역 외의 영역에서, 상기 제1초기화전압선 및 상기 제2초기화전압선이 상기 제2방향을 따라 교대로 배치될 수 있다.
상기 표시패널은, 상기 주변영역에 배치된 바이어스전압 공급선;을 더 포함하며, 상기 바이어스선은 상기 바이어스전압 공급선과 연결될 수 있다.
상기 바이어스선으로 인가되는 바이어스전압은 상기 초기화전압선에 인가되는 초기화전압과 상이할 수 있다.
상기 표시장치는, 상기 메인표시영역에 대응하여 상기 메인 표시요소들과 각각 연결된 메인 화소회로들; 및 상기 컴포넌트영역에 대응하여 상기 보조 표시요소들과 각각 연결된 보조 화소회로들;을 더 포함하고, 상기 하부금속층은 상기 기판과 상기 보조 화소회로들을 포함하는 회로층 사이에 배치될 수 있다.
상기 바이어스선을 기준으로 좌측 메인 화소회로와 우측 메인 화소회로가 대칭일 수 있다.
상기 메인 화소회로들은, 상기 바이어스선을 기준으로 대칭인 한 쌍의 제1 메인 화소회로들; 및 상기 제2방향으로 상기 제1 메인 화소회로들에 인접하고, 상기 초기화전압선을 기준으로 대칭인 한 쌍의 제2 메인 화소회로들;을 포함할 수 있다.
상기 표시장치는, 상기 제2방향으로 연장되고, 상기 제1초기화전압선과 연결된 제1수평전압선; 및 상기 제2방향으로 연장되고, 상기 제2초기화전압선과 연결된 제2수평전압선;을 더 포함할 수 있다.
상기 표시장치는, 상기 메인표시영역 중 제2영역에 배치되고, 상기 제1방향으로 연장된 더미선;을 더 포함하고, 상기 제2영역에서, 상기 더미선, 상기 제1초기화전압선 및 상기 제2초기화전압선이 상기 제2방향을 따라 교대로 배치될 수 있다.
상기 더미선은 상기 바이어스선과 동일층에 배치될 수 있다.
상기 표시장치는, 상기 바이어스선의 상부에 배치되고, 상기 제1방향으로 연장된 구동전압선;을 더 포함할 수 있다.
상기 표시장치는, 상기 바이어스선의 상부에 배치되고, 상기 제1방향으로 연장된 데이터선;을 더 포함할 수 있다.
상기 하부금속층은 상기 투과영역에 대응하는 하부홀을 구비할 수 있다.
상기 제1초기화전압선과 상기 제2초기화전압선은 서로 상이한 층에 배치될 수 있다.
상기 더미선은 상기 제1초기화전압선 또는 상기 제2초기화전압선에 전기적으로 연결될 수 있다.
상기 제1영역에 배치된 제1초기화전압선과 상기 제2영역에 배치된 제1초기화전압선은 일체화된 배선이고, 상기 제1영역에 배치된 제2초기화전압선과 상기 제2영역에 배치된 제2초기화전압선은 일체화된 배선일 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 메인 표시요소들이 배치된 메인표시영역과, 보조 표시요소들 및 투과영역이 배치된 컴포넌트영역을 포함하는 기판; 및 상기 메인표시영역에 배치되고, 제1방향으로 연장된 제1수직전압선 및 상기 제1방향에 교차하는 제2방향으로 연장되고 상기 제1수직전압선에 연결된 제1수평전압선을 포함하는 제1초기화전압선; 상기 메인표시영역에 배치되고, 상기 제1방향으로 연장된 제2수직전압선 및 상기 제2방향으로 연장되고 상기 제2수직전압선에 연결된 제2수평전압선을 포함하는 제2초기화전압선; 상기 컴포넌트영역에 배치되고, 상기 기판과 상기 보조 표시요소들을 구동하는 보조 화소회로들 사이에 배치된 하부금속층; 및 상기 메인표시영역에 배치되고, 상기 하부금속층과 연결되고, 상기 제1방향으로 연장된 바이어스선;을 포함하고, 상기 메인표시영역 중 상기 컴포넌트영역 주변의 제1영역에서, 상기 바이어스선, 상기 제1수직전압선 및 상기 제2수직전압선이 상기 제2방향을 따라 교대로 배치된다.
상기 바이어스선으로 인가되는 바이어스전압은 상기 제1초기화전압선 및 상기 제2초기화전압선에 인가되는 전압과 상이할 수 있다.
상기 메인표시영역 중 제2영역에서, 상기 제1수직전압선 및 상기 제2수직전압선이 상기 제2방향을 따라 교대로 배치될 수 있다.
상기 표시장치는, 상기 메인표시영역 중 제2영역에 배치되고, 상기 제1방향으로 연장된 더미선;을 더 포함하고, 상기 제2영역에서, 상기 더미선, 상기 제1수직전압선 및 상기 제2수직전압선이 상기 제2방향을 따라 교대로 배치될 수 있다.
상기 바이어스선, 상기 제1수직전압선 및 상기 제2수직전압선은 동일층에 배치될 수 있다.
상기 표시장치는, 상기 메인표시영역에 상기 메인 표시요소들을 구동하는 메인 화소회로들을 더 포함하고, 상기 바이어스선을 기준으로 좌측 메인 화소회로와 우측 메인 화소회로가 대칭일 수 있다.
상기한 바와 같이, 본 실시예들에 의한 표시패널 및 표시장치는 초기화전압선 등의 수직배선들과 동일층에 배치된 바이어스선을 구비하며, 상기 바이어스선은 컴포넌트영역의 하부금속층에 연결됨으로써, 바이어스선을 통해 하부금속층에 인가되는 전압에 의해서 휘도를 조절함으로써 표시패널의 특성이 변화하는 것을 최소화할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시하는 사시도이다.
도 2는 일 실시예에 따른 표시장치의 단면의 일부를 개략적으로 도시하는 단면도이다.
도 3은 일 실시예에 따른 표시패널을 개략적으로 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시패널의 일부를 개략적으로 나타내는 평면도이다.
도 5는 일 실시예에 따른 메인표시영역에서의 화소 배치 구조를 개략적으로 도시하는 배치도이다.
도 6a 및 도 6b는 일 실시예에 따른 컴포넌트영역에서의 화소 배치 구조를 개략적으로 도시하는 배치도이다.
도 7은 일 실시예에 따른 표시패널의 일부를 나타낸 개략적인 단면도이다.
도 8은 일 실시예에 따른 부화소를 구동하는 화소회로의 등가회로도이다.
도 9는 일 실시예에 따른 표시패널의 부화소들, 일부 배선들, 하부금속층의 배치관계를 개략적으로 도시한 평면도이다.
도 10은 도 9의 A에 배치된 화소회로들을 확대한 평면도이다.
도 11은 도 10의 I-I'선을 따른 개략적인 단면도이다.
도 12는 도 10의 II-II'선을 따른 개략적인 단면도이다.
도 13은 도 9의 B에 배치된 화소회로들을 확대한 평면도이다.
도 14는 도 13의 III-III'선을 따른 개략적인 단면도이다.
도 15는 도 9의 D에 배치된 화소회로들을 확대한 평면도이다.
도 16은 도 15의 IV-IV'선을 따른 개략적인 단면도이다.
도 17은 도 9의 E에 배치된 수직 배선들을 확대한 평면도이다.
도 18은 도 9의 F에 배치된 수직 배선들을 확대한 평면도이다.
도 19는 일 실시예에 따른 표시패널의 일부를 개략적으로 도시한 평면도이다.
도 20은 도 19의 G에 배치된 수직 배선들을 확대한 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, 제1구성요소가 제2구성요소에 "중첩"한다는 제1구성요소가 제2구성요소의 위 또는 아래에 위치함을 의미한다.
이하의 실시예에서, 소자 상태와 연관되어 사용되는 "온(ON)"은 소자의 활성화된 상태를 지칭하고, "오프(OFF)"는 소자의 비활성화된 상태를 지칭할 수 있다. 소자에 의해 수신된 신호와 연관되어 사용되는 "온"은 소자를 활성화하는 신호를 지칭하고, "오프"는 소자를 비활성화하는 신호를 지칭할 수 있다. 소자는 하이레벨의 전압 또는 로우레벨의 전압에 의해 활성화될 수 있다. 예를 들어, P채널 트랜지스터는 로우레벨 전압에 의해 활성화되고, N채널 트랜지스터는 하이레벨 전압에 의해 활성화된다. 따라서, P채널 트랜지스터와 N채널 트랜지스터에 대한 "온" 전압은 반대(낮음 대 높음) 전압 레벨임을 이해해야 한다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치(1)를 개략적으로 도시하는 사시도이다.
도 1을 참조하면, 표시장치(1)는 표시영역(DA)과 표시영역(DA) 외측의 주변영역(DPA)을 포함한다. 표시영역(DA)은 컴포넌트영역(CA)과, 컴포넌트영역(CA)을 적어도 부분적으로 둘러싸는 메인표시영역(MDA)을 포함한다. 즉, 컴포넌트영역(DA)과 메인표시영역(MDA) 각각은 개별적으로 또는 함께 이미지를 디스플레이 할 수 있다. 주변영역(DPA)은 표시요소들이 배치되지 않은 일종의 비표시영역일 수 있다. 표시영역(DA)은 주변영역(DPA)에 의해 전체적으로 둘러싸일 수 있다.
도 1은 메인표시영역(MDA)의 내에 하나의 컴포넌트영역(CA)이 위치하는 것을 도시한다. 다른 실시예로, 표시장치(1)는 2개 이상의 컴포넌트영역(CA)들을 가질 수 있고, 복수의 컴포넌트영역(CA)들의 형상 및 크기는 서로 상이할 수 있다. 표시장치(1)의 상면에 대략 수직인 방향(z 방향)에서 보았을 시, 컴포넌트영역(CA)의 형상은 원형, 타원형, 사각형, 육각형, 팔각형 등의 다각형, 별 형상 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다. 그리고 도 1에서는 표시장치(1)의 상면에 대략 수직인 방향에서 보았을 시, 대략 사각형 형상을 갖는 메인표시영역(MDA)의 (+y 방향) 상측 중앙에 컴포넌트영역(CA)이 배치된 것으로 도시하고 있으나, 컴포넌트영역(CA)은 사각형인 메인표시영역(MDA)의 일측, 예컨대 우상측 또는 좌상측에 배치될 수도 있다.
표시장치(1)는 메인표시영역(MDA)에 배치된 복수의 메인 부화소(Pm)들과 컴포넌트영역(CA)에 배치된 복수의 보조 부화소(Pa)들을 이용하여 이미지를 제공할 수 있다.
컴포넌트영역(CA)에는 도 2를 참조하여 후술하는 것과 같이, 컴포넌트영역(CA)에 대응하여 표시패널의 하부에 전자요소인 컴포넌트(40)가 배치될 수 있다. 컴포넌트(40)는 적외선 또는 가시광선 등을 이용하는 카메라로서, 촬상소자를 구비할 수도 있다. 또는 컴포넌트(40)는 태양전지, 플래시(flash), 조도 센서, 근접 센서, 홍채 센서일 수 있다. 또는 컴포넌트(40)는 음향을 수신하는 기능을 가질 수도 있다. 이러한 컴포넌트(40)의 기능이 제한되는 것을 최소화하기 위해, 컴포넌트영역(CA)은 컴포넌트(40)로부터 외부로 출력되거나 외부로부터 컴포넌트(40)를 향해 진행하는 빛 또는/및 음향 등이 투과할 수 있는 투과영역(TA)을 포함할 수 있다. 본 발명의 일 실시예에 따른 표시 패널 및 이를 구비하는 표시장치의 경우, 컴포넌트영역(CA)을 통해 광이 투과하도록 할 시, 광 투과율은 약 10% 이상, 보다 바람직하게 40% 이상이거나, 25% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
컴포넌트영역(CA)에는 복수의 보조 부화소(Pa)들이 배치될 수 있다. 복수의 보조 부화소(Pa)들은 빛을 방출하여, 소정의 이미지를 제공할 수 있다. 컴포넌트영역(CA)에서 디스플레이 되는 이미지는 보조 이미지로, 메인표시영역(MDA)에서 디스플레이 되는 이미지에 비해서 해상도가 낮을 수 있다. 즉, 컴포넌트영역(CA)은 빛 및 음향이 투과할 수 있는 투과영역(TA)을 구비하며, 투과영역(TA) 상에 부화소가 배치되지 않는 경우, 단위 면적 당 배치될 수 있는 보조 부화소(Pa)들의 수가 메인표시영역(MDA)에 단위 면적 당 배치되는 메인 부화소(Pm)들의 수에 비해 적을 수 있다.
도 2는 일 실시예에 따른 표시장치(1)의 단면의 일부를 개략적으로 도시하는 단면도이다.
도 2를 참조하면, 표시장치(1)는 표시패널(10) 및 표시패널(10)과 중첩 배치된 컴포넌트(40)를 포함할 수 있다. 표시패널(10) 상부에는 표시패널(10)을 보호하는 커버 윈도우(미도시)가 더 배치될 수 있다.
표시패널(10)은 컴포넌트(40)와 중첩되는 영역인 컴포넌트영역(CA) 및 메인 이미지가 디스플레이되는 메인표시영역(MDA)을 포함한다. 표시패널(10)은 기판(100), 기판(100) 상의 표시층(DISL), 터치스크린층(TSL), 광학기능층(OFL) 및 기판(100) 하부에 배치된 패널보호부재(PB)를 포함할 수 있다.
표시층(DISL)은 박막트랜지스터(TFT, TFT')를 포함하는 회로층(PCL), 표시요소인 발광소자(light emitting element, ED, ED')를 포함하는 표시요소층(EDL), 및 박막봉지층(TFEL) 또는 밀봉기판(미도시)과 같은 밀봉부재(ENCM)를 포함할 수 있다. 기판(100)과 표시층(DISL) 사이, 및 표시층(DISL) 내에는 절연층(IL, IL')이 배치될 수 있다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
표시패널(10)의 메인표시영역(MDA)에는 메인 발광소자(ED)를 포함하는 메인 부화소(Pm) 및 이와 연결된 메인 박막트랜지스터(TFT)가 배치되고, 컴포넌트영역(CA)에는 보조 발광소자(ED')를 포함하는 보조 부화소(Pa) 및 이와 연결된 보조 박막트랜지스터(TFT')가 배치될 수 있다. 컴포넌트영역(CA) 중 보조 부화소(Pa)가 배치되는 영역을 보조표시영역(ADA)이라 할 수 있다.
또한, 컴포넌트영역(CA)에는 표시요소가 배치되지 않는 투과영역(TA)이 배치될 수 있다. 투과영역(TA)은 컴포넌트영역(CA)에 대응하여 배치된 컴포넌트(40)로부터 방출되는 빛/신호 또는 컴포넌트(40)로 입사되는 빛/신호가 투과(transmission)되는 영역일 수 있다. 보조표시영역(ADA)과 투과영역(TA)은 컴포넌트영역(CA)에서 교번적으로 배치될 수 있다.
컴포넌트영역(CA)에는 하부금속층(BML)이 배치될 수 있다. 하부금속층(BML)은 보조 박막트랜지스터(TFT')를 포함하는 회로층(PCL)의 하부에 대응하도록 배치될 수 있다. 예컨대, 하부금속층(BML)은 보조 박막트랜지스터(TFT')와 기판(100) 사이에 배치될 수 있다. 하부금속층(BML)은 외부 광이 보조 박막트랜지스터(TFT')에 도달하는 것을 차단할 수 있다. 일부 실시예에서, 하부금속층(BML)에는 정전압 또는 신호가 인가될 수 있다.
표시요소층(EDL)은 박막봉지층(TFEL)으로 커버되거나, 밀봉기판으로 커버될 수 있다. 일부 실시예에서, 박막봉지층(TFEL)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예로, 박막봉지층(TFEL)은 제1 및 제2무기봉지층(131, 133) 및 이들 사이의 유기봉지층(132)을 포함할 수 있다.
제1 및 제2무기봉지층(131, 133)은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 아연옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 하나 이상의 무기 절연물을 포함할 수 있다. 유기봉지층(132)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
표시요소층(EDL)이 밀봉기판(미도시)으로 밀봉되는 경우, 밀봉기판은 표시요소층(EDL)을 사이에 두고 기판(100)과 마주보도록 배치될 수 있다. 밀봉기판과 표시요소층(EDL) 사이에는 갭이 존재할 수 있다. 밀봉기판은 글래스를 포함할 수 있다. 기판(100)과 밀봉기판 사이에는 프릿(frit) 등으로 이루어진 실런트가 배치되며, 실런트는 전술한 주변영역(DPA)에 배치될 수 있다. 주변영역(DPA)에 배치된 실런트는 표시영역(DA)을 둘러싸면서 측면을 통해 수분이 침투하는 것을 방지할 수 있다.
터치스크린층(TSL)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 터치스크린층(TSL)은 터치전극 및 터치전극과 연결된 터치 배선들을 포함할 수 있다. 터치스크린층(TSL)은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다.
터치스크린층(TSL)은 박막봉지층(TFEL) 상에 형성될 수 있다. 또는, 터치스크린층(TSL)은 터치기판 상에 별도로 형성된 후 광학 투명 접착제(OCA)와 같은 점착층을 통해 박막봉지층(TFEL) 상에 결합될 수 있다. 일 실시예로서, 터치스크린층(TSL)은 박막봉지층(TFEL) 바로 위에 직접 형성될 수 있으며, 이 경우 점착층은 터치스크린층(TSL)과 박막봉지층(TFEL) 사이에 개재되지 않을 수 있다.
광학기능층(OFL)은 반사 방지층을 포함할 수 있다. 반사 방지층은 외부에서 표시장치(1)를 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다.
일부 실시예에서, 광학기능층(OFL)은 편광 필름일 수 있다. 광학기능층(OFL)은 투과영역(TA)에 대응하는 개구(OFL_OP)를 구비할 수 있다. 이에 따라, 투과영역(TA)의 광투과율이 현저히 향상될 수 있다. 상기 개구(OFL_OP)에는 광투명수지(OCR, optically clear resin)와 같은 투명한 물질이 채워질 수 있다.
일부 실시예에서, 광학기능층(OFL)은 블랙매트릭스와 컬러필터들을 포함하는 필터 플레이트로 구비될 수 있다.
표시패널(10) 상부에는 커버 윈도우(미도시)가 배치되어, 표시패널(10)을 보호할 수 있다. 광학기능층(OFL)은 커버 윈도우에 광학 투명 접착제로 부착되거나, 터치스크린층(TSL)에 광학 투명 접착제로 부착될 수 있다.
패널보호부재(PB)는 기판(100)의 하부에 부착되어, 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 패널보호부재(PB)는 컴포넌트영역(CA)에 대응하는 개구(PB_OP)를 구비할 수 있다. 패널보호부재(PB)에 개구(PB_OP)를 구비함으로써, 컴포넌트영역(CA)의 광 투과율을 향상시킬 수 있다. 패널보호부재(PB)는 폴리에틸렌 테레프탈레이트(polyethyeleneterepthalate, PET) 또는 폴리이미드(polyimide, PI)를 포함하여 구비될 수 있다.
컴포넌트영역(CA)의 면적은 컴포넌트(40)가 배치되는 면적에 비해서 크게 구비될 수 있다. 이에 따라, 패널보호부재(PB)에 구비된 개구(PB_OP)의 면적은 상기 컴포넌트영역(CA)의 면적과 일치하지 않을 수 있다.
또한, 컴포넌트영역(CA)에는 복수의 컴포넌트(40)들이 배치될 수 있다. 복수의 컴포넌트(40)들은 서로 기능을 달리할 수 있다. 예컨대, 복수의 컴포넌트(40)들은 카메라(촬상소자), 태양전지, 플래시(flash), 근접 센서, 조도 센서, 홍채 센서 중 적어도 두 개를 포함할 수 있다.
도 3은 일 실시예에 따른 표시패널(10)을 개략적으로 나타내는 평면도이다.
도 3을 참조하면, 표시패널(10)을 이루는 각종 구성요소들은 기판(100) 상에 배치된다. 기판(100)은 표시영역(DA) 및 표시영역(DA)을 둘러싸는 주변영역(DPA)을 포함한다. 표시영역(DA)은 메인 이미지가 디스플레이되는 메인표시영역(MDA)과, 투과영역(TA)을 가지며 보조 이미지가 디스플레이되는 컴포넌트영역(CA)을 포함한다. 보조 이미지는 메인 이미지와 함께 하나의 전체 이미지를 형성할 수도 있고, 보조 이미지는 메인 이미지로부터 독립된 이미지일 수도 있다.
메인표시영역(MDA)에는 복수의 메인 부화소(Pm)들이 배치된다. 메인 부화소(Pm)들은 각각 유기발광다이오드(OLED)와 같은 표시요소로 구현될 수 있다. 각 메인 부화소(Pm)는 예컨대 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 메인표시영역(MDA)은 밀봉부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다.
컴포넌트영역(CA)은 전술한 바와 같이 메인표시영역(MDA)의 일측에 위치하거나, 표시영역(DA)의 내측에 배치되어 메인표시영역(MDA)에 의해 둘러싸일 수 있다. 컴포넌트영역(CA)에는 복수의 보조 부화소(Pa)들이 배치된다. 복수의 보조 부화소(Pa)들은 각각 유기발광다이오드(OLED)와 같은 표시요소에 의해서 구현될 수 있다. 각 보조 부화소(Pa)는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 컴포넌트영역(CA)은 밀봉부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다.
한편, 컴포넌트영역(CA)은 투과영역(TA)을 가질 수 있다. 투과영역(TA)은 복수의 보조 부화소(Pa)들을 둘러싸도록 배치될 수 있다. 또는 투과영역(TA)은 복수의 보조 부화소(Pa)들과 격자 형태로 배치될 수도 있다.
컴포넌트영역(CA)은 투과영역(TA)을 갖기에, 컴포넌트영역(CA)의 해상도는 메인표시영역(MDA)의 해상도보다 낮을 수 있다. 예컨대, 컴포넌트영역(CA)의 해상도는 메인표시영역(MDA)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예컨대 메인표시영역(MDA)의 해상도는 약 400ppi 이상이고, 컴포넌트영역(CA)의 해상도는 약 200ppi 또는 약 100ppi 일 수 있다.
부화소(Pm, Pa)들을 구동하는 화소회로들 각각은 주변영역(DPA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(DPA)에는 제1스캔구동회로(SDRV1), 제2스캔구동회로(SDRV2), 단자부(PAD), 구동전압 공급선(11), 공통전압 공급선(13) 및 초기화전압 공급선(15)이 배치될 수 있다. 또한, 주변영역(DPA)에는 컴포넌트영역(CA)에 배치된 하부금속층(BML)에 바이어스 전압을 인가하는 바이어스전압 공급선(17)이 배치될 수 있다.
제1스캔구동회로(SDRV1)는 스캔선(SL)을 통해 부화소(Pm, Pa)들을 구동하는 화소회로들 각각에 스캔신호를 인가할 수 있다. 제1스캔구동회로(SDRV1)는 발광 제어선(EL)을 통해 각 화소회로에 발광제어신호를 인가할 수 있다. 제2스캔구동회로(SDRV2)는 메인표시영역(MDA)을 기준으로 제1스캔구동회로(SDRV1)의 반대편에 위치할 수 있으며, 제1스캔구동회로(SDRV1)와 대략 평행할 수 있다. 메인표시영역(MDA)의 메인 부화소(Pm)들의 화소회로 중 일부는 제1스캔구동회로(SDRV1)와 전기적으로 연결될 수 있고, 나머지는 제2스캔구동회로(SDRV2)에 전기적으로 연결될 수 있다. 컴포넌트영역(CA)의 보조 부화소(Pa)들의 화소회로 일부는 제1스캔구동회로(SDRV1)와 전기적으로 연결될 수 있고, 나머지는 제2스캔구동회로(SDRV2)에 전기적으로 연결될 수 있다. 제2스캔구동회로(SDRV2)는 생략될 수 있다.
단자부(PAD)는 기판(100)의 일측에 배치될 수 있다. 단자부(PAD)는 절연층에 의해 덮이지 않고 노출되어 표시회로보드(30)와 연결된다. 표시회로보드(30)에는 표시구동부(32)가 배치될 수 있다.
표시구동부(32)는 제1스캔구동회로(SDRV1)와 제2스캔구동회로(SDRV2)에 전달하는 제어신호를 생성할 수 있다. 표시구동부(32)는 데이터신호를 생성하며, 생성된 데이터신호는 팬아웃선(FW) 및 팬아웃선(FW)과 연결된 데이터선(DL)을 통해 부화소(Pm, Pa)들의 화소회로에 전달될 수 있다.
표시구동부(32)는 구동전압 공급선(11)에 구동전압(ELVDD)을 공급할 수 있고, 공통전압 공급선(13)에 공통전압(ELVSS)을 공급할 수 있다. 구동전압(ELVDD)은 구동전압 공급선(11)과 연결된 구동전압선(PL)을 통해 부화소들(Pm, Pa)의 화소회로에 인가되고, 공통전압(ELVSS)은 공통전압 공급선(13)을 통해 표시요소의 대향전극에 인가될 수 있다.
표시구동부(32)는 초기화전압 공급선(15)에 초기화전압을 공급할 수 있다. 초기화전압은 초기화전압 공급선(15)과 연결된 초기화전압선(VL)을 통해 부화소들(Pm, Pa)의 화소회로에 인가될 수 있다.
표시구동부(32)는 바이어스전압 공급선(17)에 바이어스전압을 공급할 수 있다. 바이어스전압은 바이어스전압 공급선(17)으로부터 분기된 바이어스선(BW)을 통해 하부금속층(BML, 도 2 참조)에 인가될 수 있다. 바이어스선(BW)은 바이어스전압 공급선(17)과 동일 층에 형성되어 일체로 구비될 수도 있고, 바이어스선(BW)은 바이어스전압 공급선(17)과 다른 층에 형성되어 바이어스전압 공급선(17)과 컨택홀을 통해 연결될 수 있다. 일부 실시예에서, 바이어스선(BW)은 -y 방향으로 연장되어 구비될 수 있다.
바이어스전압 공급선(17)은 컴포넌트영역(CA)과 인접하도록 배치될 수 있다. 예컨대, 컴포넌트영역(CA)이 표시영역(DA)의 상측에 배치되는 경우, 바이어스전압 공급선(17)은 표시영역(DA)의 상측과 인접한 주변영역(DPA)에서 x 방향으로 연장되어 구비될 수 있다. 바이어스전압 공급선(17)은 주변영역(DPA)에 배치된 연결선(17a)을 통해 단자부(PAD)와 연결되며, 표시구동부(32)에서 공급하는 바이어스전압을 인가받을 수 있다.
구동전압 공급선(11)은 단자부(PAD)와 연결되며, 메인표시영역(MDA)의 하측에서 x 방향으로 연장되어 구비될 수 있다. 공통전압 공급선(13)은 단자부(PAD)와 연결되며, 루프 형상에서 일측이 개방된 형상을 가져, 메인표시영역(MDA)을 부분적으로 둘러쌀 수 있다. 초기화전압 공급선(15)은 단자부(PAD)와 연결되며, 메인표시영역(MDA)의 하측에서 x 방향으로 연장되어 구비될 수 있다.
도 4는 실시예에 따른 표시패널의 일부를 개략적으로 나타내는 평면도이다.
도 4를 참조하면, 컴포넌트영역(CA)은 복수로 구비될 수 있다. 컴포넌트영역(CA)은 x 방향으로 나란히 배치된 제1컴포넌트영역(CA1) 및 제2컴포넌트영역(CA2)를 포함할 수 있다. 이 경우, 제1컴포넌트영역(CA1) 및 제2컴포넌트영역(CA2)은 서로 이격되어 배치되며, 제1컴포넌트영역(CA1) 및 제2컴포넌트영역(CA2) 각각은 메인표시영역(MDA)으로 둘러싸일 수 있다.
제1컴포넌트영역(CA1)와 제2컴포넌트영역(CA2)의 크기는 서로 다르게 구비될 수 있다. 또한, 제1컴포넌트영역(CA1)와 제2컴포넌트영역(CA2)의 형상은 서로 다르게 구비될 수 있다.
바이어스전압 공급선(17)은 제1컴포넌트영역(CA1) 및 제2컴포넌트영역(CA2)과 인접한 주변영역(DPA)에 배치될 수 있다. 바이어스선(BW)은 바이어스전압 공급선(17)과 제1컴포넌트영역(CA1) 및 제2컴포넌트영역(CA2)에 배치된 하부금속층을 연결할 수 있다.
도 5는 일 실시예에 따른 메인표시영역에서의 화소 배치 구조를 개략적으로 도시하는 배치도이다.
도 5를 참조하면, 메인표시영역(MDA)에는 복수의 메인 부화소(Pm)들이 배치될 수 있다. 본 명세서에서 부화소는 영상을 구현하는 최소 단위로서 발광영역을 의미한다. 유기발광다이오드를 표시요소로 채용하는 경우, 부화소의 발광영역은 발광층 또는 화소정의층의 개구에 의해서 정의될 수 있다. 이에 대해서는 후술한다.
도 5의 메인표시영역(MDA)에서 실선으로 구획된 영역들은 메인 부화소(Pm)에 연결된 화소회로가 배치되는 화소회로영역(PCA)이다.
메인 부화소(Pm)들은 적색 부화소(Pr), 녹색 부화소(Pg), 및 청색 부화소(Pb)를 포함할 수 있고, 적색 부화소(Pr), 녹색 부화소(Pg), 및 청색 부화소(Pb) 각각은 적색, 녹색, 청색을 구현할 수 있다.
각 행(N)의 제1서브행(1SN)에는 적색 부화소(Pr)와 청색 부화소(Pb)가 교대로 배치되고, 인접한 제2서브행(2SN)에는 녹색 부화소(Pg)가 소정 간격 이격되어 배치되며, 이러한 화소의 배치가 제N행까지 반복될 수 있다. 이때, 청색 부화소(Pb) 및 적색 부화소(Pr)는 녹색 부화소(Pg)보다 크게 구비될 수 있다. 제1서브행(1SN)에 배치된 적색 부화소(Pr) 및 청색 부화소(Pb)와 제2서브행(2SN)에 배치된 녹색 부화소(Pg)는 서로 엇갈려서 배치될 수 있다. 따라서, 제1열(1M)에는 적색 부화소(Pr) 및 청색 부화소(Pb)가 교대로 배치되고, 인접한 제2열(2M)에는 녹색 부화소(Pg)가 소정 간격 이격되어 배치되고, 인접한 제3열(3M)에는 청색 부화소(Pb) 및 적색 부화소(Pr)가 교대로 배치되고, 인접한 제4열(4M)에는 녹색 부화소(Pg)가 소정 간격 이격되어 배치되며, 이러한 화소의 배치가 제M열까지 반복될 수 있다.
이와 같은 화소 배열 구조를 다르게 표현하면, 녹색 부화소(Pg)의 중심을 사각형의 중심으로 하는 가상의 사각형(VS)의 꼭지점 중에 서로 마주보는 제1 및 제3꼭지점에는 적색 부화소(Pr)가 배치되고, 나머지 꼭지점인 제2 및 제4 꼭지점에 청색 부화소(Pb)가 배치되어 있다고 표현할 수 있다. 이때, 가상의 사각형(VS)은 직사각형, 마름모, 정사각형 등 다양하게 변형될 수 있다.
이러한 화소 배열 구조를 펜타일 매트릭스(Pentile Matrix) 구조, 또는 펜타일 구조라고 하며, 인접한 화소를 공유하여 색상을 표현하는 렌더링(Rendering) 구동을 적용함으로써, 작은 수의 화소로 고해상도를 구현할 수 있다.
도 5에서는 복수의 메인 부화소(Pm)들이 펜타일 구조로 배치된 것으로 도시하나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 복수의 메인 부화소(Pm)들은 스트라이프(stripe) 구조, 모자익(mosaic) 배열 구조, 델타(delta) 배열 구조 등 다양한 형상으로 배치될 수 있다.
도 6a 및 도 6b는 일 실시예에 따른 컴포넌트영역(CA)에서의 화소 배치 구조를 개략적으로 도시하는 배치도이다.
도 6a를 참조하면, 컴포넌트영역(CA)에는 복수의 보조 부화소(Pa)들이 배치될 수 있다. 보조 부화소(Pa)들 각각은 적색, 녹색, 청색 및 백색 중 어느 하나의 광을 방출할 수 있다.
컴포넌트영역(CA)은 적어도 하나 이상의 보조 부화소(Pa)를 포함하는 화소그룹(PG)이 배치된 보조표시영역(ADA)과 투과영역(TA)을 가질 수 있다. 보조표시영역(ADA)과 투과영역(TA)은 x 방향과 y 방향을 따라 교번하여 배치되며, 예컨대 격자형상으로 배치될 수 있다. 이 경우 컴포넌트영역(CA)은 복수의 보조표시영역(ADA)들과 복수의 투과영역(TA)들을 가질 수 있다.
도 6a의 보조표시영역(ADA)에서 실선으로 구획된 영역들은 보조 부화소(Pa)에 연결된 화소회로가 배치되는 화소회로영역(PCA)이다.
화소그룹(PG)은 복수의 보조 부화소(Pa)들을 사전 설정된 단위로 묶은 부화소 집합체로 정의할 수 있다. 예컨대, 도 6a에서와 같이, 하나의 화소그룹(PG)에는 펜타일 구조로 배열된 8개의 보조 부화소(Pa)들이 포함될 수 있다. 즉, 하나의 화소그룹(PG)에는 2개의 적색 부화소(Pr), 4개의 녹색 부화소(Pg), 2개의 청색 부화소(Pb)가 포함될 수 있다.
컴포넌트영역(CA)에서는 소정의 개수의 화소그룹(PG)과 소정의 개수의 투과영역(TA)이 묶여진 기본 유닛(U)이 x 방향 및 y 방향으로 반복적으로 배치될 수 있다. 도 6a에 있어서, 기본 유닛(U)은 2개의 화소그룹(PG)과 그 주변에 배치된 2개의 투과영역(TA)을 사각형으로 묶은 형상일 수 있다. 기본 유닛(U)은 반복적인 형상을 구획한 것으로, 구성의 단절을 의미하지 않는다.
도 5에 도시된 바와 같이, 메인표시영역(MDA)에 상기 기본 유닛(U)의 면적과 동일한 면적으로 구비된 대응 유닛(U')을 설정할 수 있다. 이 경우, 대응 유닛(U')에 포함된 메인 부화소(Pm)들의 개수는 기본 유닛(U)에 포함된 보조 부화소(Pa)들의 개수보다 많을 수 있다. 즉, 기본 유닛(U)에 포함된 보조 부화소(Pa)들은 16개이고, 대응 유닛(U')에 포함된 메인 부화소(Pm)들은 32개로, 동일 면적당 배치된 보조 부화소(Pa)들의 개수와 메인 부화소(Pm)들의 개수는 1:2의 비율로 구비될 수 있다.
메인표시영역(MDA)의 메인 부화소(Pm)들의 배열과 유사하게, 4개의 보조 부화소(Pa)들은 각각 가상의 사각형(VS')의 꼭지점에 배열될 수 있다. 컴포넌트영역(CA)의 해상도는 메인표시영역(MDA)의 1/2로서, 컴포넌트영역(CA)의 화소 배치 구조를 1/2 펜타일 구조라고 한다. 화소그룹(PG)에 포함된 보조 부화소(Pa)의 개수나 배열 방식은 컴포넌트영역(CA)의 해상도에 따라 변형 설계될 수 있다.
도 6b를 참조하면, 컴포넌트영역(CA)의 화소 배치 구조는 1/4 펜타일 구조로 구비될 수 있다. 본 실시예에서, 화소그룹(PG)에는 8개의 보조 부화소(Pa)들이 펜타일 구조로 배치되나, 기본 유닛(U)에는 하나의 화소그룹(PG)만이 포함될 수 있다. 기본 유닛(U)의 나머지 영역은 투과영역(TA)으로 구비될 수 있다. 따라서, 동일 면적당 배치된 보조 부화소(Pa)들의 개수와 메인 부화소(Pm)들의 개수는 1:4의 비율로 구비될 수 있다. 이 경우, 하나의 화소그룹(PG)은 투과영역(TA)에 의해서 둘러싸일 수 있다.
도 6a 및 6b에서는 복수의 보조 부화소(Pa)들이 펜타일 구조로 배치된 것으로 도시하나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 복수개의 보조 부화소(Pa)들은 스트라이프(stripe) 구조, 모자이크(mosaic) 배열 구조, 델타(delta) 배열 구조 등 다양한 형상으로 배치될 수 있다.
또한, 도 6a 및 6b에서 보조 부화소(Pa)의 크기는 도 5의 메인 부화소(Pm)의 크기와 동일한 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 보조 부화소(Pa)의 크기는 동일한 색상을 내는 메인 부화소(Pm)의 크기보다 크게 구비될 수 있다. 예컨대, 보조 부화소(Pa)의 청색 화소(Pb)의 크기는 메인 부화소(Pm)의 청색 화소(Pb)의 크기보다 크게 구비될 수 있다. 상기 크기의 차이는 컴포넌트영역(CA)과 메인표시영역(MDA)의 휘도 및/또는 해상도의 차이를 고려하여 설계될 수 있다.
도 7은 일 실시예에 따른 표시패널(10)의 일부를 나타낸 개략적인 단면도로, 메인표시영역(MDA) 및 컴포넌트영역(CA)을 개략적으로 도시한 단면도이다.
도 7을 참조하면, 표시패널(10)은 메인표시영역(MDA) 및 컴포넌트영역(CA)을 포함한다. 메인표시영역(MDA)에는 메인 부화소(Pm)가 배치되고, 컴포넌트영역(CA)d에는 보조 부화소(Pa) 및 투과영역(TA)이 배치된다. 메인표시영역(MDA)에는 메인 박막트랜지스터(TFT)와 메인 커패시터(Cst)를 포함하는 메인 화소회로(PC) 및 메인 화소회로(PC)와 연결된 표시요소로서 메인 유기발광다이오드(OLED)가 배치될 수 있다. 컴포넌트영역(CA)에는 보조 박막트랜지스터(TFT')와 보조 커패시터(Cst')를 포함하는 보조 화소회로(PC') 및 보조 화소회로(PC')와 연결된 표시요소로서 보조 유기발광다이오드(OLED')가 배치될 수 있다.
본 실시예에서는 표시요소로서 유기발광다이오드가 채용된 것을 예를 들고 있으나, 다른 실시예로 표시요소로서 무기발광소자, 또는 양자점발광소자가 채용될 수 있다.
이하, 표시패널(10)에 포함된 구성들이 적층된 구조에 대해서 설명하도록 한다. 표시패널(10)은 기판(100), 버퍼층(111), 회로층(PCL) 및 표시요소층(EDL)이 적층되어 구비될 수 있다. 표시요소층(EDL) 상에는 도 2에 도시된 바와 같이, 밀봉부재(ENCM) 및 광학기능층(OFL)이 더 적층되어 구비될 수 있다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
버퍼층(111)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(100)과 버퍼층(111) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다. 일부 실시예에서, 버퍼층(111)은 실리콘산화물(SiO2) 또는 실리콘질화물(SiNX)을 포함할 수 있다. 버퍼층(111)은 제1버퍼층(111a) 및 제2버퍼층(111b)이 적층된 구조일 수 있다.
컴포넌트영역(CA)에서, 제1버퍼층(111a)과 제2버퍼층(111b) 사이에는 하부금속층(BML)이 배치될 수 있다. 다른 실시예로, 하부금속층(BML)은 기판(100)과 제1버퍼층(111a) 사이에 배치될 수 있다. 하부금속층(BML)은 보조 화소회로(PC')의 하부에 배치되어, 컴포넌트 등으로부터 방출되는 빛에 의해서 보조 박막트랜지스터(TFT')의 특성이 열화되는 것을 방지할 수 있다. 또한, 하부금속층(BML)은 컴포넌트 등으로부터 방출되거나 컴포넌트로 향하는 빛이 보조 화소회로(PC')에 연결된 배선들 사이의 좁은 틈을 통해 회절하는 것을 방지할 수 있다. 하부금속층(BML)은 투과영역(TA)에는 존재하지 않는다.
또한, 하부금속층(BML)은 다른 층에 배치된 바이어스선(BW)과 컨택홀을 통해 연결될 수 있다. 하부금속층(BML)은 바이어스선(BW)으로부터 정전압 또는 신호를 제공받을 수 있다. 예컨대, 하부금속층(BML)은 바이어스전압을 제공받을 수 있다. 바이어스전압을 조절하여 공정산포에 따른 컴포넌트영역(CA)과 메인표시영역(MDA)의 휘도 차이 조절이 가능하다.
또한 하부금속층(BML)에 바이어스전압이 인가됨에 따라 보조 박막트랜지스터(TFT')는 반도체층을 사이에 두고 서로 대향되게 위치된 2개의 게이트전극을 갖는 더블 게이트 트랜지스터로 구현될 수 있어, 보조 박막트랜지스터(TFT')의 특성이 조절될 수 있다.
바이어스전압은 표시장치의 구동모드에 따라 가변될 수 있다. 예컨대, 고휘도 모드, 저휘도 모드(시계, 날짜 등이 표시되는 저전력 표시모드), 정상 모드 등 표시장치의 구동모드에 따라 바이어스 공급선(17, 도 3)으로 인가되는 바이어스전압은 상이할 수 있다. 이에 따라 구동모드별로 컴포넌트영역(CA)의 휘도 조절이 가능하다.
하부금속층(BML)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다. 하부금속층(BML)은 전술한 물질의 단일층 또는 다층으로 구비될 수 있다.
회로층(PCL)은 버퍼층(111) 상에 배치되며, 화소회로(PC, PC'), 제1게이트절연층(112), 제2게이트절연층(113), 층간절연층(115), 및 평탄화층(117)을 포함할 수 있다.
버퍼층(111) 상부에는 메인 박막트랜지스터(TFT) 및 보조 박막트랜지스터(TFT')가 배치될 수 있다. 메인 박막트랜지스터(TFT)는 제1반도체층(A1), 제1게이트전극(G1), 제1소스전극(S1), 제1드레인전극(D1)을 포함한다. 보조 박막트랜지스터(TFT)는 제2반도체층(A2), 제2게이트전극(G2), 제2소스전극(S2), 제2드레인전극(D2)을 포함한다. 메인 박막트랜지스터(TFT)는 메인 유기발광다이오드(OLED)와 연결되어 메인 유기발광다이오드(OLED)를 구동할 수 있다. 보조 박막트랜지스터(TFT')는 보조 유기발광다이오드(OLED')와 연결되어 보조 유기발광다이오드(OLED')를 구동할 수 있다.
제1반도체층(A1) 및 제2반도체층(A2)은 버퍼층(111) 상에 배치되며, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 제1반도체층(A1) 및 제2반도체층(A2)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 다른 실시예로, 제1반도체층(A1) 및 제2반도체층(A2)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 제1반도체층(A1) 및 제2반도체층(A2)은 채널영역과 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
제2반도체층(A2)은 제2버퍼층(111b)을 사이에 두고 하부금속층(BML)과 중첩할 수 있다. 일 실시예로서, 제2반도체층(A2)의 폭은 하부금속층(BML)의 폭 보다 작게 형성될 수 있으며, 따라서 기판(100)에 수직한 방향에서 사영하였을 때 제2반도체층(A2)은 전체적으로 하부금속층(BML)과 중첩할 수 있다.
제1반도체층(A1) 및 제2반도체층(A2)을 덮도록 제1게이트절연층(112)이 구비될 수 있다. 제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기 절연물을 포함할 수 있다. 제1게이트절연층(112)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1게이트절연층(112) 상부에는 제1반도체층(A1) 및 제2반도체층(A2)과 각각 중첩되도록 제1게이트전극(G1) 및 제2게이트전극(G2)이 배치된다. 제1게이트전극(G1) 및 제2게이트전극(G2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제1게이트전극(G1) 및 제2게이트전극(G2)은 Mo의 단층일 수 있다.
제2게이트절연층(113)은 상기 제1게이트전극(G1) 및 제2게이트전극(G2)을 덮도록 구비될 수 있다. 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등과 같은 무기 절연물을 포함할 수 있다. 제2게이트절연층(113)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제2게이트절연층(113) 상부에는 메인 커패시터(Cst)의 제1상부전극(CE2) 및 보조 커패시터(Cst')의 제2상부전극(CE2')이 배치될 수 있다.
메인표시영역(MDA)에서 제1상부전극(CE2)은 그 아래의 제1게이트전극(G1)과 중첩할 수 있다. 제2게이트절연층(113)을 사이에 두고 중첩하는 제1게이트전극(G1) 및 제1상부전극(CE2)은 메인 커패시터(Cst)를 이룰 수 있다. 제1게이트전극(G1)은 메인 커패시터(Cst)의 제1하부전극(CE1)일 수 있다.
컴포넌트영역(CA)에서 제2상부전극(CE2')은 그 아래의 제2게이트전극(G2)과 중첩할 수 있다. 제2게이트절연층(113)을 사이에 두고 중첩하는 제2게이트전극(G2) 및 제2상부전극(CE2')은 보조 커패시터(Cst')를 이룰 수 있다. 제2게이트전극(G2)은 보조 커패시터(Cst')의 제2하부전극(CE1')일 수 있다.
제1상부전극(CE2) 및 제2상부전극(CE2')은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
층간절연층(114)은 제1상부전극(CE2) 및 제2상부전극(CE2')을 덮도록 형성될 수 있다. 층간절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 층간절연층(115)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)을 통칭하여 무기절연층(IL)이라고 하면, 무기절연층(IL)은 투과영역(TA)에 대응하는 제1홀(H1)을 가질 수 있다. 제1홀(H1)은 버퍼층(111) 또는 기판(100)의 상면의 일부를 노출시킬 수 있다. 제1홀(H1)은 투과영역(TA)에 대응되도록 형성된 제1게이트절연층(112)의 개구, 제2게이트절연층(113)의 개구 및 층간절연층(114)의 개구가 중첩된 것일 수 있다. 이러한 개구들은 별도의 공정을 통해서 각각 형성되거나 동일한 공정을 통해서 동시에 형성될 수 있다. 이러한 개구들이 별도의 공정으로 형성되는 경우, 제1홀(H1)의 내측면은 매끄럽지 않고 계단 형상과 같은 단차를 가질 수도 있다.
물론 이와 달리, 무기절연층(IL)은 버퍼층(111)을 노출하는 제1홀(H1)이 아닌 그루브(groove)를 가질 수도 있다. 또는, 무기절연층(IL)은 투과영역(TA)에 대응하는 제1홀(H1)이나 그루브를 갖지 않을 수도 있다. 무기절연층(IL)은 대체로 우수한 광 투과율을 갖는 무기 절연 물질을 포함하는 바, 투과영역(TA)에 대응하는 홀이나 그루브를 갖지 않더라도 충분한 투과율을 가져, 컴포넌트(40, 도 2 참조)가 충분한 양의 광을 송/수신하도록 할 수 있다.
제1 및 제2소스전극들(S1, S2) 및 제1 및 제2드레인전극들(D1, D2)은 층간절연층(114) 상에 배치될 수 있다. 제1 및 제2소스전극들(S1, S2), 제1 및 제2드레인전극들(D1, D2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 및 제2소스전극들(S1, S2)과 제1 및 제2드레인전극들(D1, D2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1 및 제2소스전극들(S1, S2)과 제1 및 제2드레인전극들(D1, D2)을 덮도록 평탄화층(117)이 배치될 수 있다. 평탄화층(117)은 그 상부에 배치되는 제1화소전극(121) 및 제2화소전극(121')이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다.
평탄화층(117)은 유기물질 또는 무기물질을 포함할 수 있으며, 단층구조 또는 다층구조를 가질 수 있다. 평탄화층(117)은 제1평탄화층(117a) 및 제2평탄화층(117b)으로 구비될 수 있다. 이에 따라, 제1평탄화층(117a)과 제2평탄화층(117b) 사이에 배선 등의 도전 패턴을 형성할 수 있어, 고집적화에 유리할 수 있다.
이러한, 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 또는 비닐알콜계 고분자 등을 포함할 수 있다. 한편, 평탄화층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기 절연물을 포함할 수 있다. 평탄화층(117)을 형성할 시, 층을 형성한 후 평탄한 상면을 제공하기 위해서 그 층의 상면에 화학적 기계적 폴리싱이 수행될 수 있다.
바이어스선(BW)은 도 7에 도시된 바와 같이, 무기절연층(IL) 상에 배치될 수 있다. 다른 실시예에서, 바이어스선(BW)은 제1평탄화층(117a)과 제2평탄화층(117b) 사이에 배치될 수 있다. 바이어스선(BW)은 컨택홀을 통해서 컴포넌트영역(CA)에 배치된 하부금속층(BML)과 컨택하여 전기적으로 연결될 수 있다.
제1평탄화층(117a)은 화소회로(PC, PC')를 덮도록 배치될 수 있다. 제2평탄화층(117b)은 상기 제1평탄화층(117a) 상에 배치되며, 제1 및 제2화소전극들(121, 121')이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다.
제2평탄화층(117b) 상에는 제1 및 제2유기발광다이오드들(OLED, OLED')가 배치된다. 제1 및 제2유기발광다이오드들(OLED, OLED')의 제1 및 제2화소전극들(121, 121')은 평탄화층(117) 상에 배치된 연결전극(CM, CM')을 통해서 화소회로(PC, PC')와 연결될 수 있다.
제1평탄화층(117a)과 제2평탄화층(117b) 사이에는 연결전극(CM, CM')이 배치될 수 있다. 연결전극(CM, CM')은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 연결전극(CM, CM')은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
평탄화층(117)은 투과영역(TA)에 대응하여 제2홀(H2)을 가질 수 있다. 제2홀(H2)은 제1홀(H1)과 중첩할 수 있다. 도 7에서는 제2홀(H2)이 제1홀(H1) 보다 크게 형성된 것으로 도시하고 있다. 다른 실시예로, 평탄화층(117)은 무기절연층(IL)의 제1홀(H1)의 가장자리를 덮도록 구비되어, 제2홀(H2)의 면적이 제1홀(H1)의 면적보다 좁게 형성될 수 있다.
평탄화층(117)은 메인 박막트랜지스터(TFT)의 제1소스전극(S1) 및 제1드레인전극(D1) 중 어느 하나를 노출시키는 비아홀을 가지며, 제1화소전극(121)은 이 비아홀을 통해 제1소스전극(S1) 또는 제1드레인전극(D1)과 컨택하여 메인 박막트랜지스터(TFT)에 전기적으로 연결될 수 있다. 또한, 평탄화층(117)은 보조 박막트랜지스터(TFT')의 제2소스전극(S2) 및 제2드레인전극(D2) 중 어느 하나를 노출시키는 비아홀을 가지며, 제2화소전극(121')은 이 비아홀을 통해 제2소스전극(S2) 또는 제2드레인전극(D2)과 컨택하여 보조 박막트랜지스터(TFT')에 전기적으로 연결될 수 있다.
제1화소전극(121)과 제2화소전극(121')은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 제1화소전극(121)과 제2화소전극(121')은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 예컨대 제1화소전극(121)과 제2화소전극(121')은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막들을 갖는 구조를 가질 수 있다. 이 경우, 제1화소전극(121)과 제2화소전극(121')은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
화소정의층(119)은 평탄화층(117) 상에서, 제1화소전극(121) 및 제2화소전극(121') 각각의 가장자리를 덮으며, 제1화소전극(121) 및 제2화소전극(121')의 중앙부를 노출하는 제1개구(OP1) 및 제2개구(OP2)를 구비할 수 있다. 제1개구(OP1) 및 제2개구(OP2)에 의해서 유기발광다이오드(OLED, OLED')의 발광영역, 즉, 부화소(Pm, Pa)의 크기 및 형상이 정의된다.
화소정의층(119)은 화소전극(121, 121')의 가장자리와 화소전극(121, 121') 상부의 대향전극(123)의 사이의 거리를 증가시킴으로써 화소전극(121, 121')의 가장자리에서 아크(arc) 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의층(119)은 투과영역(TA)에 위치하는 제3홀(H3)을 구비할 수 있다. 제3홀(H3)은 제1홀(H1) 및 제2홀(H2)과 중첩할 수 있다. 제1홀(H1) 내지 제3홀(H3)에 의해, 투과영역(TA)에서의 광 투과율이 향상될 수 있다. 한편, 도 7에서는 버퍼층(111)은 투과영역(TA)에 대응하여 연속적으로 배치된 것으로 도시하고 있으나, 버퍼층(111)은 투과영역(TA)에 위치하는 홀을 구비할 수 있음은 물론이다. 제1홀(H1) 내지 제3홀(H3)의 내측면에는 후술할 대향전극(123)의 일부가 배치될 수 있다.
화소정의층(119)의 제1개구(OP1) 및 제2개구(OP2)의 내부에는 제1화소전극(121) 및 제2화소전극(121')에 각각 대응되도록 형성된 제1발광층(122b) 및 제2발광층(122b')이 배치된다. 제1발광층(122b)과 제2발광층(122b')은 고분자 물질 또는 저분자 물질을 포함할 수 있으며, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
제1발광층(122b)과 제2발광층(122b')의 상부 및/또는 하부에는 유기 기능층(122e)이 배치될 수 있다. 유기 기능층(122e)은 제1기능층(122a) 및/또는 제2기능층(122c)를 포함할 수 있다. 제1기능층(122a) 또는 제2기능층(122c)는 생략될 수 있다.
제1기능층(122a)은 제1발광층(122b)과 제2발광층(122b')의 하부에 배치될 수 있다. 제1기능층(122a)은 유기물로 구비된 단층 또는 다층일 수 있다. 제1기능층(122a)은 단층구조인 홀 수송층(HTL: Hole Transport Layer)일 수 있다. 또는, 제1기능층(122a)은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다. 제1기능층(122a)은 메인표시영역(MDA)과 컴포넌트영역(CA)에 포함된 유기발광다이오드(OLED, OLED')들에 대응되도록 일체로 형성될 수 있다.
제2기능층(122c)은 제1발광층(122b) 및 제2발광층(122b') 상부에 배치될 수 있다. 제2기능층(122c)은 유기물로 구비된 단층 또는 다층일 수 있다. 제2기능층(122c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제2기능층(122c)은 메인표시영역(MDA)과 컴포넌트영역(CA)에 포함된 유기발광다이오드(OLED, OLED')들에 대응되도록 일체로 형성될 수 있다.
제2기능층(122c) 상부에는 대향전극(123)이 배치된다. 대향전극(123)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예컨대, 대향전극(123)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(123)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 대향전극(123)은 메인표시영역(MDA)과 컴포넌트영역(CA)에 포함된 유기발광다이오드(OLED, OLED')들에 대응되도록 일체로 형성될 수 있다.
메인표시영역(MDA)에 형성된 제1화소전극(121)으로부터 대향전극(123)까지의 층들은 메인 유기발광다이오드(OLED)를 이룰 수 있다. 컴포넌트영역(CA)에 형성된 제2화소전극(121')으로부터 대향전극(123)까지의 층들은 보조 유기발광다이오드(OLED')를 이룰 수 있다.
대향전극(123) 상에는 유기물질을 포함하는 상부층(150)이 형성될 수 있다. 상부층(150)은 대향전극(123)을 보호하는 동시에 광추출 효율을 높이기 위해서 마련된 층일 수 있다. 상부층(150)은 대향전극(123) 보다 굴절률이 높은 유기물질을 포함할 수 있다. 또는, 상부층(150)은 굴절률이 서로 다른 층들이 적층되어 구비될 수 있다. 예컨대, 상부층(150)은 고굴절률층/저굴절률층/고굴절률층이 적층되어 구비될 수 있다. 이 때, 고굴절률층의 굴절률은 1.7이상 일 수 있으며, 저굴절률층의 굴절률은 1.3이하 일 수 있다.
상부층(150)은 추가적으로 LiF를 포함할 수 있다. 또는, 상부층(150)은 추가적으로 실리콘 산화물(SiO2), 실리콘 질화물(SiNx)와 같은 무기 절연물을 포함할 수 있다.
제1기능층(122a), 제2기능층(122c), 대향전극(123), 및 상부층(150)은 투과영역(TA)에 대응하는 투과홀(TAH)을 구비할 수 있다. 즉, 제1기능층(122a), 제2기능층(122c), 대향전극(123), 및 상부층(150) 각각이 투과영역(TA)에 대응하는 개구들을 가질 수 있다. 그러한 개구들의 면적은 실질적으로 동일할 수 있다. 예컨대, 대향전극(123)의 개구의 면적은 투과홀(TAH)의 면적과 실질적으로 동일할 수 있다.
투과홀(TAH)이 투과영역(TA)에 대응한다는 것은, 투과홀(TAH)이 투과영역(TA)과 중첩하는 것으로 이해될 수 있다. 이 때, 투과홀(TAH)의 면적은 무기절연층(IL)에 형성된 제1홀(H1)의 면적보다 좁게 구비될 수 있다. 이를 위해, 도 7에서는 투과홀(TAH)의 폭(Wt)이 제1홀(H1)의 폭보다 작은 것으로 도시하고 있다. 여기서, 투과홀(TAH)의 면적은 투과홀(TAH)을 구성하는 개구들 중 가장 좁은 면적을 갖는 개구의 면적으로 정의될 수 있다. 제1홀(H1)의 면적 역시 제1홀(H1)을 구성하는 개구들 중 가장 좁은 면적을 갖는 개구의 면적으로 정의될 수 있다.
투과홀(TAH)에 의해, 투과영역(TA)에서 대향전극(123)의 일부가 존재하지 않게 되고, 이를 통해 투과영역(TA)에서의 광 투과율이 현저히 높아질 수 있다. 이러한 투과홀(TAH)을 구비한 대향전극(123)은 다양한 방법으로 형성할 수 있다. 일 실시예로, 대향전극(123)을 형성하는 물질을 기판(100) 전면에 형성한 후, 투과영역(TA)에 대응하는 부분을 레이저 리프트 오프(laser lift off)를 통해 제거하여, 투과홀(TAH)을 갖는 대향전극(123)을 형성할 수 있다. 다른 실시예로, MSP(metal self patterning) 공법을 통해 투과홀(TAH)을 갖는 대향전극(123)을 형성할 수 있다. 또 다른 실시예로, FMM(fine metal mask)을 이용하여 대향전극(123)을 증착하는 방식을 통해 투과홀(TAH)을 갖는 대향전극(123)을 형성할 수도 있다.
컴포넌트영역(CA)의 하부금속층(BML)은 컴포넌트영역(CA) 전체에 대응하도록 구비될 수 있다. 이 경우, 하부금속층(BML)은 투과영역(TA)과 중첩하는 하부-홀(BMLH)을 구비할 수 있다. 일부 실시예에서, 하부-홀(BMLH)의 형상 및 크기에 의해서 투과영역(TA)의 형상 및 크기가 정의될 수 있다.
메인표시영역(CA)에는 하부금속층(BML)이 배치되지 않는 것이 공정상 유리할 수 있다. 하부금속층(BML)이 기판(100)의 전면, 또는 상당 부분에 구비되는 경우 박막트랜지스터(TFT)의 반도체층(A1)을 레이저를 이용하여 결정화하는 공정에서 불량이 발생할 수 있다.
본 실시예에 있어서, 하부금속층(BML)은 컴포넌트영역(CA)에만 대응하여 배치되는 바, 공정상 불량률을 줄일 수 있다.
도 8은 일 실시예에 따른 부화소를 구동하는 화소회로의 등가회로도이다.
도 8에 도시된 화소회로는 메인 부화소(Pm)의 화소회로(PC)를 도시한다.
화소회로(PC)는 제1 내지 제7트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 제1커패시터(Cst) 및 제2커패시터(Cbt)를 포함할 수 있다. 화소회로(PC)는 데이터선(DL), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4) 및 발광제어선(EL)에 연결될 수 있다. 또한 화소회로(PC)는 제1 및 제2초기화전압선(VL1, VL2) 및 구동전압선(PL)에 연결될 수 있다. 화소회로(PC)는 표시요소로서 유기발광다이오드(OLED)에 연결될 수 있다.
구동전압선(PL)은 제1트랜지스터(T1)에 구동전압(ELVDD)을 전달할 수 있다. 제1초기화전압선(VL1)은 제1트랜지스터(T1)를 초기화하는 제1초기화전압(Vint1)을 전달할 수 있다. 제2초기화전압선(VL2)은 유기발광다이오드(OLED)를 초기화하는 제2초기화전압(Vint2)을 전달할 수 있다.
도 8에서 제1 내지 제7트랜지스터들(T1 내지 T7) 중 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구현되며, 나머지는 PMOS(p-channel MOSFET)으로 구현되는 것으로 도시하고 있다.
제1트랜지스터(T1)는 제1노드(N1)와 제3노드(N3)에 연결된다. 제1트랜지스터(T1)는 제5트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결되고, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결된다. 제1트랜지스터(T1)의 게이트전극은 제2노드(N2)에 연결된다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류(Ioled)를 공급한다.
제2트랜지스터(T2)(스위칭 트랜지스터)는 데이터선(DL)과 제1노드(N1)에 연결된다. 제2트랜지스터(T2)는 제5트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결된다. 제2트랜지스터(T2)의 게이트전극은 제1스캔선(SL1)에 연결된다. 제2트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(SS1)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 제1노드(N1)로 전달하는 스위칭 동작을 수행한다.
제3트랜지스터(T3)(보상 트랜지스터)는 제1노드(N1)와 제3노드(N3)에 연결된다. 제3트랜지스터(T3)는 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 연결된다. 제3트랜지스터(T3)의 게이트전극은 제2스캔선(SL2)에 연결된다. 제3트랜지스터(T3)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(SS2)에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킨다. 제2스캔신호(SS2)는 제1스캔신호(SS1)가 반전된 신호일 수 있다. 제2스캔신호(SS2)는 제1스캔신호(SS1)와 동일한 타이밍으로 인가될 수 있다.
제4트랜지스터(T4)(제1초기화 트랜지스터)는 제2노드(N2) 및 제1초기화전압선(VL1)에 연결된다. 제4트랜지스터(T4)의 게이트전극은 제3스캔선(SL3)에 연결된다. 제4트랜지스터(T4)는 제3스캔선(SL3)을 통해 전달받은 제3스캔신호(SS3)에 따라 턴온되어 제1초기화전압선(VL1)으로부터의 제1초기화전압(Vint1)을 제1트랜지스터(T1)의 게이트전극에 전달하여 제1트랜지스터(T1)의 게이트전극의 전압을 초기화시킨다. 제3스캔신호(SS3)는 제1스캔신호(SS1) 보다 앞선 타이밍으로 인가될 수 있다.
제5트랜지스터(T5)(제1발광제어 트랜지스터)는 구동전압선(PL)과 제1노드(N1)에 연결된다. 제6트랜지스터(T6)(제2발광제어 트랜지스터)는 제3노드(N3)와 유기발광다이오드(OLED)에 연결된다. 제5트랜지스터(T5) 및 제6트랜지스터(T6) 각각의 게이트전극은 발광제어선(EL)에 연결되며, 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 구동전압선(PL)으로부터 유기발광다이오드(OLED)의 방향으로 구동전류(IOLED)가 흐를 수 있도록 전류 경로를 형성한다.
제7트랜지스터(T7)(제2초기화 트랜지스터)는 유기발광다이오드(OLED)와 제2초기화전압선(VL2)에 연결된다. 제7트랜지스터(T7)의 게이트전극은 제4스캔선(SL4)에 연결된다. 제7트랜지스터(T7)는 제4스캔선(SL4)을 통해 전달받은 제4스캔신호(SS4)에 따라 턴온되어 제2초기화전압선(VL2)으로부터의 제2초기화전압(Vint2)을 유기발광다이오드(OLED)로 전달하여 유기발광다이오드(OLED)를 초기화시킨다. 제4스캔신호(SS4)는 제1스캔신호(SS1) 보다 앞선 타이밍으로 인가되거나, 제1스캔신호(SS1) 보다 늦은 타이밍으로 인가될 수 있다. 제7트랜지스터(T7)는 생략될 수 있다.
제1커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함한다. 제1전극(CE1)은 제1트랜지스터(T1)의 게이트전극에 연결되고, 제2전극(CE2)은 구동전압선(PL)에 연결된다. 제1커패시터(Cst)는 스토리지 커패시터로서, 구동전압선(PL) 및 제1트랜지스터(T1)의 게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
제2커패시터(Cbt)는 제3전극(CE3) 및 제4전극(CE4)을 포함한다. 제3전극(CE3)은 제1스캔선(SL1) 및 제2트랜지스터(T2)의 게이트전극에 연결된다. 제4전극(CE4)은 제1트랜지스터(T1)의 게이트전극 및 제1커패시터(Cst)의 제1전극(CE1)에 연결된다. 제2 커패시터(Cbt)는 부스팅 커패시터로서, 제1스캔선(SL1)의 제1스캔신호(SS1)가 제2트랜지스터(T2)를 오프시키는 전압인 경우, 노드(N2)의 전압을 상승시켜 블랙을 표시하는 전압(블랙전압)을 감소시킬 수 있다.
유기발광다이오드(OLED)는 화소전극 및 대향전극을 포함하고, 대향전극은 공통전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 이미지를 표시한다.
화소회로(PC)는 도 8을 참조하여 설명한 트랜지스터 및 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다. 보조 부화소(Pa)를 구동하는 화소회로(PC')는 메인 부화소(Pm)의 화소회로(PC)와 동일하게 구비될 수도 있고, 다르게 구비될 수도 있다.
도 9는 일 실시예에 따른 표시패널의 부화소들, 일부 배선들, 하부금속층의 배치관계를 개략적으로 도시한 평면도이다. 도 9는 컴포넌트영역(CA)의 일부와 그 외측의 메인표시영역(MDA)의 일부를 도시하고 있다. 도 9에서는 설명에 필요한 배선들 만을 도시하고 있기에, 더 많은 배선들은 생략되어 있다.
도 9를 참조하면, 스캔선(SL)은 x 방향으로 연장되어, 메인 부화소(Pm)들의 화소회로들 및 보조 부화소(Pa)들의 화소회로들에 스캔신호를 전달할 수 있다. 데이터선(DL)은 y 방향으로 연장되어, 메인 부화소(Pm)들의 화소회로들 및 보조 부화소(Pa)들의 화소회로들에 데이터신호를 전달할 수 있다.
제1초기화전압선(VL1)은 서로 다른 층에 배치되고, y 방향으로 연장된 제1수직전압선 및 x 방향으로 연장된 제1수평전압선을 포함할 수 있다. 제2초기화전압선(VL2)은 서로 다른 층에 배치되고, y 방향으로 연장된 제2수직전압선 및 x 방향으로 연장된 제2수평전압선을 포함할 수 있다. 제1수직전압선과 제1수평전압선은 교차하는 영역 또는 교차 영역 주변에서 서로 전기적으로 연결될 수 있다. 제2수직전압선과 제2수평전압선은 교차하는 영역 또는 교차 영역 주변에서 서로 전기적으로 연결될 수 있다. 도 9에 도시된 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)은 각각 제1수직전압선 및 제2수직전압선일 수 있다.
제1초기화전압선(VL1)은 메인 부화소(Pm)들의 화소회로들 및 보조 부화소(Pa)들의 화소회로들에 제1초기화전압을 전달할 수 있다. 제2초기화전압선(VL2)은 메인 부화소(Pm)들의 화소회로들 및 보조 부화소(Pa)들의 화소회로들에 제2초기화전압을 전달할 수 있다. 제1초기화전압선(VL1)과 제2초기화전압선(VL2)은 x 방향으로 교대로 배치될 수 있다.
제1초기화전압선(VL1)과 제2초기화전압선(VL2) 중 일부(41)는 각각 컴포넌트영역(CA) 주변에서 단선되어 컴포넌트영역(CA)을 통과하지 않을 수 있다. 제1초기화전압선(VL1)과 제2초기화전압선(VL2) 중 다른 일부(43)는 컴포넌트영역(CA)의 하측에 배치된 메인표시영역(MDA) 내에서 동일 열에 배치된 메인 부화소(Pm)들의 화소회로들에 전기적으로 연결되고, 컴포넌트영역(CA)의 투과영역(TA)을 가로질러 상측에 배치된 메인표시영역(MDA) 내에서 동일 열에 배치된 메인 부화소(Pm)들의 화소회로들에 전기적으로 연결될 수 있다. 제1초기화전압선(VL1)과 제2초기화전압선(VL2)의 다른 일부(45)는 메인표시영역(MDA) 및 컴포넌트영역(CA) 내에서 동일 열에 배치된 메인 부화소(Pm)들의 화소회로들 및 보조 부화소(Pa)들의 화소회로들에 전기적으로 연결될 수 있다. 제1초기화전압선(VL1)과 제2초기화전압선(VL2)의 다른 일부(47)는 메인표시영역(MDA) 및 컴포넌트영역(CA) 내에서 동일 열에 배치된 메인 부화소(Pm)들의 화소회로들 및 보조 부화소(Pa)들의 화소회로들에 전기적으로 연결되되, 상측에 배치된 메인표시영역(MDA) 내에서 동일 열에 배치된 메인 부화소(Pm)들의 화소회로들에는 연결되지 않을 수 있다.
스캔선(SL)들은 스캔선(SLa)들 및 스캔선(SLb)들을 포함할 수 있다. 스캔선(SLa)들은 x 방향으로 연장되어, 메인표시영역(MDA) 내에서 동일 행에 배치된 메인 부화소(Pm)들의 화소회로들에 전기적으로 연결되되, 보조 부화소(Pa)의 화소회로와는 연결되지 않고 투과영역(TA)을 가로지르도록 배치될 수 있다. 스캔선(SLb)들은 x 방향으로 연장되어, 메인표시영역(MDA) 및 컴포넌트영역(CA) 내에서 동일 행에 배치된 메인 부화소(Pm) 들의 화소회로들 및 보조 부화소(Pa)들의 화소회로들에 전기적으로 연결될 수 있다. 스캔선들(SLa, SLb) 각각은 도 8의 제1 내지 제4스캔선들(SL1 내지 SL4)을 포함하며, 설명의 편의 상 하나의 스캔선으로 도시하였다.
데이터선(DL)들은 데이터선(DLa)들 및 데이터선(DLb)들을 포함할 수 있다. 데이터선(DLa)들은 대략 y 방향으로 연장되어, 컴포넌트영역(CA)의 하측에 배치된 메인표시영역(MDA) 내에서 동일 열에 배치된 메인 부화소(Pm)들의 화소회로들에 전기적으로 연결되고, 컴포넌트영역(CA)의 투과영역(TA)을 가로질러 상측에 배치된 메인표시영역(MDA) 내에서 동일 열에 배치된 메인 부화소(Pm)들의 화소회로들에 전기적으로 연결될 수 있다. 데이터선(DLb)들은 y 방향으로 연장되어, 메인표시영역(MDA) 및 컴포넌트영역(CA) 내에서 동일 열에 배치된 메인 부화소(Pm)들의 화소회로들 및 보조 부화소(Pa)들의 화소회로들에 전기적으로 연결될 수 있다. 데이터선(DL)은 스캔선(SL)과 다른 층에 배치될 수 있다.
도 9에 있어서, 스캔선(SL)들 및 데이터선(DL)들은 메인표시영역(MDA) 및 컴포넌트영역(CA)에 연속적으로 구비되는 것으로 도시하고 있으나, 스캔선(SL)들 및 데이터선(DL)들은 일부 영역에서 다른 층에 배치된 브릿지선들과 연결될 수 있다.
도 9에 도시된 바와 같이, 컴포넌트영역(CA)에 배치된 제1 및 제2초기화전압선들(VL1, VL2), 스캔선(SL)들 및 데이터선(DL)들은 컴포넌트영역(CA)에서의 광 투과율을 높이기 위해서 투과영역(TA)의 중앙부에 배치되지 않고, 일 측에 편중되도록 배치될 수 있다. 이를 위해, 컴포넌트영역(CA)에 배치된 스캔선(SL)들 및 데이터선(DL)들은 적절히 절곡되어 구비될 수 있다. 이에 따라, 이격된 화소그룹(PG)들 사이를 지나는 스캔선(SL)들의 간격은 화소그룹(PG) 내의 부화소를 지나는 스캔선(SL)들의 간격보다 좁을 수 있다. 또한, 이격된 화소그룹(PG)들 사이를 지나는 데이터선(DL)들의 간격은 화소그룹(PG) 내의 부화소를 지나는 데이터선(DL)들의 간격보다 좁을 수 있다.
일부 실시예에서, 이격된 화소그룹(PG)들 사이에 배치된 데이터선(DLa)들은 좌측으로 편중되어 배치되고, 데이터선(DLb)들은 우측으로 편중되어 배치될 수 있다. 일부 실시예에서, 이격된 화소그룹(PG)들 사이에 배치된 스캔선(SLa)들은 하측으로 편중되어 배치되고, 스캔선(SLb)들은 상측으로 편중되어 배치될 수 있다. 일부 실시예에서, 이격된 화소그룹(PG)들 사이에 배치된 제1 및 제2초기화전압선들(VL1, VL2) 중 일부는 좌측으로 편중되어 배치되고, 일부는 우측으로 편중되어 배치될 수 있다.
이와 같은 배선 배치 구조에 따라, 투과영역(TA)의 광 투과율 및 컴포넌트영역(CA) 전체의 광 투과율을 향상시킬 수 있다. 한편, 컴포넌트영역(CA)에 배치된 배선들의 간격이 좁아짐에 따라 광의 회절 현상이 발생할 수 있는 바, 컴포넌트영역(CA)에 배치된 배선들과 중첩하도록 하부금속층(BML)이 배치될 수 있다.
하부금속층(BML)은 컴포넌트영역(CA) 전체에 대응하도록 배치될 수 있으며, 투과영역(TA)에 대응한 하부-홀(BMLH)을 구비할 수 있다. 하부금속층(BML)은 메인표시영역(MDA)에는 배치되지 않을 수 있다.
하부금속층(BML)은 바이어스선(BW)을 통해 주변영역(DPA)에 배치된 바이어스전압 공급선(17)과 연결될 수 있다. 바이어스선(BW)은 하부금속층(BML)의 가장자리 부분과 컨택홀을 통해 연결될 수 있다.
메인표시영역(MDA)은 바이어스선(BW)의 배치 여부에 따라 제1영역(BWA) 및 그 외의 제2영역으로 구분할 수 있다. 제1영역(BWA)은 바이어스전압 공급선(17)과 컴포넌트영역(CA) 사이의 영역으로 바이어스선(BW)이 배치되는 메인표시영역의 일부 영역이다. 제2영역은 바이어스선(BW)이 배치되지 않는 메인표시영역의 일부 영역이다.
제1영역(BWA)에 배치된 제1초기화전압선(VL1)과 제2초기화전압선(VL2)은 각각 제2영역에 배치된 제1초기화전압선(VL1)과 제2초기화전압선(VL2)에 연결될 수 있다. 예컨대, 제1영역(BWA)에 배치된 제1초기화전압선(VL1)은 컴포넌트영역(CA)을 거쳐 제2영역으로 연장되고, 따라서 제1영역(BWA)에 배치된 제1초기화전압선(VL1)과 제2영역에 배치된 제1초기화전압선(VL1)은 일체화된 배선일 수 있다. 마찬가지로, 제1영역(BWA)에 배치된 제2초기화전압선(VL2)은 컴포넌트영역(CA)을 거쳐 제2영역으로 연장되고, 따라서 제1영역(BWA)에 배치된 제2초기화전압선(VL2)과 제2영역에 배치된 제2초기화전압선(VL2)은 일체화된 배선일 수 있다.
도 10은 도 9의 A에 배치된 화소회로들을 확대한 평면도이다. 도 11은 도 10의 I-I'선을 따른 개략적인 단면도이다. 도 12는 도 10의 II-II'선을 따른 개략적인 단면도이다. 이하 도 7과 동일한 구성요소에 대한 상세한 설명은 생략한다.
도 10은 메인표시영역(MDA)에서 인접한 열의 동일 행에 배치된 한 쌍의 화소회로들을 도시한다. 도 10은 메인표시영역(MDA) 중 제2영역의 일부에 배치된 화소회로들이다. 도 10에 도시된 좌측 화소회로(PCa)와 우측 화소회로(PCb)는 좌우 대칭 구조이다.
화소회로는 x 방향을 따라 연장된 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4), 발광제어선(EL), 제1초기화전압선(VL1)의 제1수평전압선(VL1b) 및 제2초기화전압선(VL2)의 제2수평전압선(VL2b)에 연결될 수 있다. 또한 화소회로는 y 방향을 따라 연장된 데이터선(DL), 구동전압선(PL) 및 제1초기화전압선(VL1)의 제1수직전압선(VL1a)에 연결될 수 있다.
화소회로는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제6트랜지스터(T6), 제7트랜지스터(T7), 제1커패시터(Cst) 및 제2커패시터(Cbt)를 포함할 수 있다.
일 실시예에서, 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)는 실리콘 반도체를 포함하는 박막트랜지스터일 수 있다. 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 산화물 반도체를 포함하는 박막트랜지스터일 수 있다. 이하 제1 내지 제7트랜지스터들(T1 내지 T7)은 제1 내지 제7박막트랜지스터들(T1 내지 T7)로 지칭한다.
기판(100) 상에 실리콘 반도체를 포함하는 제1반도체층이 배치될 수 있다. 다른 예로, 기판(100) 상에 버퍼층(111)이 형성되고, 제1반도체층은 버퍼층(111) 상에 형성될 수 있다. 도 7에 도시된 바와 같이, 버퍼층(111)은 제1버퍼층(111a) 및 제2버퍼층(111b)이 적층된 구조일 수 있다. 상기 제1반도체층은 다결정 실리콘으로 형성될 수 있다.
기판(100)은 글래스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC), 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 등의 고분자 수지를 포함할 수 있다.
기판(100)은 다층 구조일 수 있다. 예를 들어, 기판(100)은 제1베이스층(101), 제1배리어층(103), 제2베이스층(105) 및 제2배리어층(107)이 차례로 적층된 구조일 수 있다. 제1베이스층(101) 및 제2베이스층(103)은 전술한 고분자 수지를 포함할 수 있다. 제1배리어층(101) 및 제2배리어층(103)은 외부 이물질의 침투를 방지하는 층으로서, 실리콘질화물(SiNx), 실리콘산화물(SiOx)과 같은 무기물을 포함하는 단층 또는 다층일 수 있다.
제1반도체층의 일부 영역들은 제1박막트랜지스터(T1), 제2박막트랜지스터(T2), 제5박막트랜지스터(T5), 제6박막트랜지스터(T6) 및 제7박막트랜지스터(T7) 각각의 반도체층을 구성할 수 있다.
제1박막트랜지스터(T1), 제2박막트랜지스터(T2), 제5박막트랜지스터(T5), 제6박막트랜지스터(T6) 및 제7박막트랜지스터(T7)의 반도체층들은 각각 채널영역, 채널영역의 양 옆의 소스영역(S1, S2, S5, S6, S7) 및 드레인영역(D1, D2, D5, D6, D7)을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 서로 변경될 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다. 도 11 및 도 12에서 제1박막트랜지스터(T1)의 채널영역(C1), 제6박막트랜지스터(T6)의 채널영역(C6) 및 제7박막트랜지스터(T7)의 채널영역(C7)이 예시적으로 도시되어 있다.
제1반도체층 상에는 제1게이트절연층(112)이 위치하며, 제1게이트절연층(112) 상에는 제1박막트랜지스터(T1)의 게이트전극(G1), 제1스캔선(SL1), 제4스캔선(SL4) 및 발광제어선(EL)이 위치할 수 있다. 제1스캔선(SL1), 제4스캔선(SL4) 및 발광제어선(EL)은 x 방향으로 연장되며 상호 이격 배치될 수 있다.
제1박막트랜지스터(T1)의 게이트전극(G1)은 독립 패턴(isolated pattern)으로, 채널영역(C1)과 제1게이트절연층(112)을 사이에 두고 중첩되도록 구비된다.
제1스캔선(SL1)에서 제2박막트랜지스터(T2)의 채널영역과 중첩하는 영역은 제2박막트랜지스터(T2)의 게이트전극(G2)일 수 있다. 제4스캔선(SL4)에서 제7박막트랜지스터(T7)의 채널영역과 중첩하는 영역은 제7박막트랜지스터(T7)의 게이트전극(G7)일 수 있다. 발광 제어선(EL)에서 제5 및 제6박막트랜지스터들(T5, T6)의 채널영역들과 중첩하는 영역들은 각각 제5 및 제6박막트랜지스터들(T5, T6)의 게이트전극들(G5, G6)일 수 있다.
제1박막트랜지스터(T1)의 게이트전극(G1), 제1스캔선(SL1), 제4스캔선(SL4) 및 발광제어선(EL) 상에는 제2게이트절연층(113)이 배치될 수 있다.
제2게이트절연층(113) 상에는 전극전압선(HL), 제1초기화전압선(VL1)의 제1수평전압선(VL1b), 제2스캔선(SL2)의 하부스캔선(143) 및 제3스캔선(SL3)의 하부스캔선(145)이 x 방향으로 연장되며 이격 배치될 수 있다.
전극전압선(HL)은 제1박막트랜지스터(T1)의 게이트전극(G1)의 적어도 일부를 커버하며, 제1커패시터(Cst)의 상부전극(CE2)으로 기능할 수 있다. 전극전압선(HL)은 개구(SOP, 도 11 참조)를 포함할 수 있다. 제1커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함하며, 제1박막트랜지스터(T1)와 중첩되도록 배치될 수 있다. 제1박막트랜지스터(T1)의 게이트전극(G1)은 제1커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다. 즉, 제1박막트랜지스터(T1)의 게이트전극(G1)과 제1전극(CE1)은 일체(一體)로 형성될 수 있다.
제2게이트절연층(113) 상에는 층간절연층(114)이 배치될 수 있다. 층간절연층(114) 상에는 제3박막트랜지스터(T3) 및 제4박막트랜지스터(T4) 각각의 반도체층을 포함하는 제2반도체층이 배치될 수 있다. 제2반도체층은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등을 포함할 수 있다. 일부 실시예에서, 제2반도체층은 ZnO에 인듐(In)과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체를 포함할수 있다.
제3박막트랜지스터(T3) 및 제4박막트랜지스터(T4)의 반도체층들은 각각 채널영역(C3, C4), 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 제3박막트랜지스터(T3) 및 제4박막트랜지스터(T4)의 소스영역들(S3, S4) 및 드레인영역들(D3, D4)은 산화물 반도체의 캐리어 농도를 조절하여 도전성화함으로써 형성될 수 있다. 예컨대, 제3박막트랜지스터(T3) 및 제4박막트랜지스터(T4)의 소스영역들(S3, S4) 및 드레인영역들(D3, D4)은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로써 형성될 수 있다.
제2반도체층은 제2커패시터(Cbt)의 제4전극(CE4)을 포함할 수 있다. 제2커패시터(Cbt)의 제4전극(CE4)은 제3박막트랜지스터(T3)의 반도체층과 제4박막트랜지스터(T4)의 반도체층 사이에 위치할 수 있다. 제4전극(CE4)은 제3박막트랜지스터(T3)의 반도체층 또는 제4박막트랜지스터(T4)의 반도체층으로부터 연장되어 구비될 수 있다. 제2커패시터(Cbt)의 제4전극(CE4)에 중첩되는 제1스캔선(SL1)의 일부는 제2커패시터(Cbt)의 제3전극(CE3)일 수 있다.
제2반도체층 상부에 제3게이트절연층(115)이 배치되고, 제3게이트절연층(115) 상부에 제2초기화전압선(VL2)의 제2수평전압선(VL2b), 제2스캔선(SL2)의 상부스캔선(163) 및 제3스캔선(SL3)의 상부스캔선(165)이 x 방향으로 연장되며 배치될 수 있다. 즉 제2스캔선(SL2)과 제3스캔선(SL3)은 서로 다른 층에 배치된 두 개의 도전층으로 구비될 수 있다.
제2스캔선(SL2)의 상부스캔선(163)은 하부스캔선(143)과 적어도 일부 중첩되도록 배치될 수 있다. 제3스캔선(SL3)의 상부스캔선(165)은 하부스캔선(145)과 적어도 일부 중첩되도록 배치될 수 있다.
제2스캔선(SL2)의 하부스캔선(143)에서 제2반도체층과 중첩하는 부분은 제3박막트랜지스터(T3)의 하부 게이트전극(G3a)이고, 상부스캔선(163)에서 제2반도체층과 중첩하는 부분은 제3박막트랜지스터(T3)의 상부 게이트전극(G3b)일 수 있다.
제3스캔선(SL3)의 하부스캔선(145)에서 제2반도체층과 중첩하는 부분은 제4박막트랜지스터(T4)의 하부 게이트전극(G4a)이고, 상부스캔선(165)에서 제2반도체층과 중첩하는 부분은 제4박막트랜지스터(T4)의 상부 게이트전극(G4b)일 수 있다. 즉, 제3박막트랜지스터(T3)와 제4박막트랜지스터(T4)는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
일부 실시예에서, 제3게이트절연층(115)은 제2스캔선(SL2)의 상부스캔선(163) 및 제3스캔선(SL3)의 상부스캔선(165)에 대응하는 형태로 패터닝되어 형성될 수도 있다.
제3게이트절연층(115) 상부에 제3박막트랜지스터(T3) 및 제4박막트랜지스터(T4)를 덮으며 제2층간절연층(116)이 배치될 수 있다. 제2층간절연층(116) 상부에는 제1초기화전압선(VL1)의 제1수직전압선(VL1a), 노드전극(171) 및 연결전극들(172 내지 176)이 배치될 수 있다.
제1초기화전압선(VL1)의 제1수직전압선(VL1a), 노드전극(171) 및 연결전극들(172 내지 176)은 금속, 전도성 산화물 등 도전성이 높은 물질을 포함할 수 있다. 예컨대, 제1초기화전압선(VL1)의 제1수직전압선(VL1a), 노드전극(171) 및 연결전극들(172 내지 176)은 알루미늄(Al), 구리(Cu), 및 티타늄(Ti) 등을 적어도 하나 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 제1초기화전압선(VL1)의 제1수직전압선(VL1a), 노드전극(171) 및 연결전극들(172 내지 176)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
제2층간절연층(116)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2층간절연층(116)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제3게이트절연층(115) 및 제2층간절연층(116)은 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(115)과 함께 도 7에 도시된 무기절연층(IL)을 구성할 수 있다.
제1초기화전압선(VL1)의 제1수직전압선(VL1a)은 y 방향으로 연장되며, 좌측 화소회로(PCa)와 우측 화소회로(PCb)의 사이에 배치될 수 있다. 즉, 좌측 화소회로(PCa)와 우측 화소회로(PCb)는 제1초기화전압선(VL1)의 제1수직전압선(VL1a)을 기준으로 대칭일 수 있다.
제1초기화전압선(VL1)의 제1수직전압선(VL1a)은 제1초기화전압선(VL1)의 제1수평전압선(VL1b)과 컨택홀을 통해 컨택하며 전기적으로 연결될 수 있다. 이로써 제1초기화전압(Vint1)을 인가하는 배선은 메쉬 구조를 가질 수 있다.
제1수직전압선(VL1a)은 x 방향으로 돌출되며 제1수평전압선(VL1b)에 중첩하는 돌출부(VL1ap)를 구비할 수 있다. 제1수직전압선(VL1a)의 돌출부(VL1ap)는 제4박막트랜지스터(T4)의 소스영역(S4) 및 제1수평전압선(VL1b)과 각각 컨택홀(36, 37)을 통해 컨택하며 전기적으로 연결될 수 있다.
노드전극(171)은 제1박막트랜지스터(T1)의 게이트전극(G1) 및 제2반도체층과 각각 컨택홀을 통해 컨택하며 전기적으로 연결될 수 있다. 노드전극(171)의 일단은 제1커패시터(Cst)의 제2전극(CE2)의 개구(SOP)를 통해 제1박막트랜지스터(T1)의 게이트전극(G1)과 연결될 수 있다. 노드전극(171)의 타단은 제2커패시터(Cbt)의 제4전극(CE4)과 연결될 수 있다.
연결전극(172)의 일단은 제1박막트랜지스터(T1)의 드레인영역(D1) 및 제6박막트랜지스터(T6)의 소스영역(S6)과 컨택홀을 통해 전기적으로 연결될 수 있다. 연결전극(172)의 타단은 제3박막트랜지스터(T3)의 드레인영역(D3)과 컨택홀을 통해 전기적으로 연결될 수 있다.
연결전극(173)은 제2박막트랜지스터(T2)의 소스영역(S2)과 컨택홀을 통해 전기적으로 연결될 수 있다.
연결전극(174)은 제5박막트랜지스터(T5)의 소스영역(S5) 및 전극전압선(HL)과 각각 컨택홀을 통해 전기적으로 연결될 수 있다.
연결전극(175)의 일단은 제7박막트랜지스터(T7)의 드레인영역(D7)과 컨택홀을 통해 전기적으로 연결될 수 있다. 연결전극(175)의 타단은 제2초기화전압선(VL2)의 제2수평전압선(VL2b)과 컨택홀을 통해 전기적으로 연결될 수 있다.
연결전극(176)은 제6박막트랜지스터(T6)의 드레인영역(D6)과 컨택홀을 통해 전기적으로 연결될 수 있다.
제2층간절연층(116) 상에 제1평탄화층(117a)과 제2평탄화층(117b)이 적층 배치될 수 있다. 제1평탄화층(117a)과 제2평탄화층(117b) 사이에 데이터선(DL), 구동전압선(PL) 및 연결전극(CM)이 배치될 수 있다.
데이터선(DL), 구동전압선(PL) 및 연결전극(CM)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 다층 또는 단층으로 형성될 수 있다. 일 예로, 데이터선(DL), 구동전압선(PL) 및 연결전극(CM)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
데이터선(DL)은 연결전극(173)과 컨택홀을 통해 연결됨으로써 제2박막트랜지스터(T2)의 소스영역(S2)과 전기적으로 연결될 수 있다.
구동전압선(PL)은 연결전극(174)과 컨택홀을 통해 연결됨으로써 전극전압선(HL)(제1커패시터(Cst)의 제2전극(CE2))과 전기적으로 연결될 수 있다. 이에 따라 구동전압(ELVDD)을 인가하는 배선은 메쉬 구조를 가질 수 있다.
연결전극(CM)은 연결전극(176)과 컨택홀을 통해 연결되고, 화소전극(121)은 비아홀(VIA)을 통해 연결전극(CM)에 연결됨으로써, 화소전극(121)은 화소회로에 전기적으로 연결될 수 있다.
제2평탄화층(117b) 상부에 화소전극(121)이 구비되고, 제2평탄화층(117b) 상부에 화소전극(121)의 가장자리를 덮으며 화소정의층(119)이 배치될 수 있다. 도 11 및 도 12에서는 발광층(122b) 만을 도시하고 있으며, 도 7에서 설명한 바와 같이, 발광층(122b) 상부 및/또는 하부에는 다양한 기능층들이 더 배치될 수 있다.
한편, 도 10에 도시된 화소회로(PCa, PCb)와 동일한 화소회로를 가지는 복수의 메인 부화소(Pm)들이 제1방향 및 제2방향을 따라 배열되며, 이때 제1스캔선(SL1) 및 제4스캔선(SL4)은 y 방향을 따라 인접하게 배치된 두 개의 화소회로들에서 공유될 수 있다.
즉, 제4스캔선(SL4)은, 도면을 기준으로 + y 방향을 따라 도 10에 도시된 화소회로(PCa, PCb)의 상부에 배치된 다른 화소회로(PCa, PCb)의 제2박막트랜지스터에 전기적으로 연결될 수 있다. 따라서, 제4스캔선(SL4)에 인가되는 제4스캔신호(SS4)는 상기 다른 화소회로(PCa, PCb)의 제2박막트랜지스터에 제2스캔신호로서 전달될 수 있다. 이와 마찬가지로, 제1스캔선(SL1)은, 도면을 기준으로 -y 방향을 따라 도 10에 도시된 화소회로(PCa, PCb)의 하부에 인접하여 배치된 또 다른 화소회로(PCa, PCb)의 제7박막트랜지스터에 전기적으로 연결될 수 있다. 따라서, 제1스캔선(SL1)에 인가되는 제1스캔신호(SS1)는 상기 다른 화소회로(PCa, PCb)의 제7박막트랜지스터에 제4스캔신호로서 전달될 수 있다.
도 13은 도 9의 B에 배치된 화소회로들을 확대한 평면도이다. 도 14는 도 13의 III-III'선을 따른 개략적인 단면도이다. 이하 도 10 내지 도 12와 동일한 구성요소에 대한 상세한 설명은 생략하고, 상이한 부분을 중심으로 설명한다.
도 13은 메인표시영역(MDA)에서 인접한 열의 동일 행에 배치된 한 쌍의 화소회로들을 도시한다. 도 13은 메인표시영역(MDA) 중 제2영역의 일부에 배치된 화소회로들이다.
도 13을 참조하면, 제2초기화전압선(VL2)의 제2수직전압선(VL2a)은 y 방향으로 연장되며, 좌측 화소회로(PCd)와 우측 화소회로(PCe)의 사이에 배치될 수 있다. 즉, 좌측 화소회로(PCd)와 우측 화소회로(PCe)는 제2초기화전압선(VL2)의 제2수직전압선(VL2a)을 기준으로 대칭일 수 있다.
도 14를 함께 참조하면, 제2초기화전압선(VL2)의 제2수직전압선(VL2a)은 제2초기화전압선(VL2)의 제2수평전압선(VL2b)과 컨택홀(43)을 통해 컨택하며 전기적으로 연결될 수 있다. 이로써 제2초기화전압(Vint2)을 인가하는 배선은 메쉬 구조를 가질 수 있다.
제2수직전압선(VL2a)은 제1초기화전압선(VL1)의 제1수직전압선(VL1a)과 동일층에 배치될 수 있다. 제2수직전압선(VL2a)은 제2층간절연층(116) 상부에 배치될 수 있다.
제2수직전압선(VL2a)은 x 방향으로 돌출되며 제2수평전압선(VL2b)에 중첩하는 제1돌출부(VL2ap)를 더 구비할 수 있다. 제2수직전압선(VL2a)은 제1돌출부(VL2ap)로부터 +y 방향으로 돌출된 제2돌출부(175')를 더 구비할 수 있다. 제2수직전압선(VL2a), 제1돌출부(VL2ap) 및 제2돌출부(175')는 일체로 형성될 수 있다. 제1돌출부(VL2ap)와 제2돌출부(175')가 교차하는 영역에서 제2수직전압선(VL2a)은 제2수평전압선(VL2b)과 컨택홀(43)을 통해 전기적으로 연결될 수 있다. 제2돌출부(175')의 일단은 제7박막트랜지스터(T7)의 드레인영역(D7)과 컨택홀을 통해 전기적으로 연결될 수 있다. 제2돌출부(175')는 도 10에 도시된 연결전극(175)에 대응하는 형상을 가지며 제7박막트랜지스터(T7)와 제2수평전압선(VL2b)을 연결할 수 있다.
제2층간절연층(116) 상부에 연결전극(177)이 더 배치될 수 있다. 연결전극(177)은 제4박막트랜지스터(T4)의 소스영역(S4) 및 제1수평전압선(VL1b)과 각각 컨택홀(36, 37)을 통해 컨택하며 전기적으로 연결될 수 있다.
제2수직전압선(VL2a) 및 연결전극(177)은 알루미늄(Al), 구리(Cu), 및 티타늄(Ti) 등을 적어도 하나 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 제2수직전압선(VL2a) 및 연결전극(177)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
도 15는 도 9의 D에 배치된 화소회로들을 확대한 평면도이다. 도 16은 도 15의 IV-IV'선을 따른 개략적인 단면도이다. 도 15는 메인표시영역(MDA) 중 제1영역(BWA)의 일부에 배치된 화소회로들이다. 이하 도 10 내지 도 12와 동일한 구성요소에 대한 상세한 설명은 생략하고, 상이한 부분을 중심으로 설명한다.
도 15는 메인표시영역(MDA) 중 제1영역(BWA)에서 인접한 열의 동일 행에 배치된 한 쌍의 화소회로들을 도시한다.
도 15를 참조하면, 바이어스선(BW)은 y 방향으로 연장되며, 좌측 화소회로(PCf)와 우측 화소회로(PCg)의 사이에 배치될 수 있다. 즉, 좌측 화소회로(PCf)와 우측 화소회로(PCg)는 바이어스선(BW)을 기준으로 대칭일 수 있다.
바이어스선(BW)은 제1초기화전압선(VL1)의 제1수평전압선(VL1b)과 제2초기화전압선(VL2)의 제2수평전압선(VL2b)을 가로지르며 y 방향으로 연장될 수 있다. 도 16을 함께 참조하면, 바이어스선(BW)은 제2층간절연층(116) 상에 배치되며, 제1초기화전압선(VL1)의 제1수직전압선(VL1a, 도 11) 및 제2초기화전압선(VL2)의 제2수직전압선(VL2a, 도 14)과 동일층에 배치될 수 있다.
제2층간절연층(116) 상부에 연결전극(177)이 더 배치될 수 있다. 연결전극(177)은 제4박막트랜지스터(T4)의 소스영역(S4) 및 제1수평전압선(VL1b)과 각각 컨택홀(36, 37)을 통해 컨택하며 전기적으로 연결될 수 있다.
바이어스선(BW) 및 연결전극(177)은 알루미늄(Al), 구리(Cu), 및 티타늄(Ti) 등을 적어도 하나 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 바이어스선(BW) 및 연결전극(177)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
바이어스선(BW)은 컴포넌트영역(CA)에 대응하여 배치된 하부금속층(BML)과 연결될 수 있다. 바이어스선(BW)은 무기절연층(IL) 및 제2버퍼층(111b)을 관통하는 컨택홀(BCNT)을 통해서 하부금속층(BML)과 연결될 수 있다. 또는 도면과 달리 바이어스선(BW)과 하부금속층(BML)을 연결하는 데 있어서, 중간매개 전극층이 더 포함될 수 있음은 물론이다.
도 17은 도 9의 E에 배치된 수직 배선들을 확대한 평면도이다.
도 17을 참조하면, 수직 배선들은 y 방향으로 연장되는 바이어스선(BW), 제1초기화전압선(VL1)의 제1수직전압선(VL1a) 및 제2초기화전압선(VL2)의 제2수직전압선(VL2a)을 포함할 수 있다.
메인표시영역(MDA) 중 제1영역(BWA)에서, x 방향을 따라 바이어스선(BW)이 소정 간격으로 배치될 수 있다. 한 쌍의 바이어스선(BW)들 사이에 제1초기화전압선(VL1)의 제1수직전압선(VL1a) 및 제2초기화전압선(VL2)의 제2수직전압선(VL2a)이 교대로 배치될 수 있다. 즉 제1영역(BWA)에서, x 방향을 따라 바이어스선(BW), 제1수직전압선(VL1a), 제2수직전압선(VL2a), 바이어스선(BW), 제2수직전압선(VL2a), 제1수직전압선(VL1a)이 교대로 배치될 수 있다. 제1영역(BWA)에서, 인접한 한 쌍의 열들 사이에 바이어스선(BW), 제1수직전압선(VL1a) 및 제2수직전압선(VL2a) 중 하나가 y 방향으로 연장 배치될 수 있다. 제1영역(BWA)에서, 바이어스선(BW), 제1수직전압선(VL1a) 및 제2수직전압선(VL2a)은 두 개의 열 간격으로 교대로 배치될 수 있다. 화소회로영역(PCA)이 x 방향으로 점유하는 폭을 회로간격(SG)이라고 할 때, 바이어스선(BW)은 x 방향을 따라 6 회로간격(SG)으로 배치될 수 있다.
제1초기화전압선(VL1)의 제1수직전압선(VL1a)은 다른 층에 배치된 제1수평전압선(VL1b)과 전기적으로 연결될 수 있다. 예컨대. 제1수직전압선(VL1a)은 제1수평전압선(VL1b)과 중첩하는 돌출부(VL1ap)를 구비하고, 돌출부(VL1ap)는 컨택홀(37)을 통해 제1수평전압선(VL1b)과 컨택하며 연결될 수 있다. 제1수직전압선(VL1a)은 한 쌍의 좌우 화소회로영역(PCA)들에 배치된 화소회로들 사이에 배치될 수 있다.
제2초기화전압선(VL2)의 제2수직전압선(VL2a)은 다른 층에 배치된 제2수평전압선(VL2b)과 컨택하며 전기적으로 연결될 수 있다. 예컨대. 제2수직전압선(VL2a)은 제2수평전압선(VL2b)과 중첩하는 제1돌출부(VL2ap)를 구비하고, 제1돌출부(VL2ap)는 컨택홀(43)을 통해 제2수평전압선(VL2b)과 연결될 수 있다. 제2수직전압선(VL2a)은 제1돌출부(VL2ap)로부터 돌출된 제2돌출부(175')를 더 구비할 수 있다. 제2돌출부(175')는 연결전극의 기능을 겸할 수 있다. 제2수직전압선(VL2a)은 한 쌍의 좌우 화소회로영역(PCA)들에 배치된 화소회로들 사이에 배치될 수 있다.
바이어스선(BW)은 제1영역(BWA)을 통과하여 하부금속층(BML)의 가장자리 부분과 컨택홀(BCNT)을 통해 연결될 수 있다. 바이어스선(BW)은 한 쌍의 좌우 화소회로영역(PCA)들에 배치된 화소회로들 사이에 배치될 수 있다. 바이어스선(BW)은 제1초기화전압선(VL1)의 제1수평전압선(VL1b) 및 제2초기화전압선(VL2)의 제2수평전압선(VL2b)을 교차(중첩)할 수 있다.
도 18은 도 9의 F에 배치된 수직 배선들을 확대한 평면도이다.
도 18을 참조하면, 수직 배선들은 y 방향으로 연장되는 제1초기화전압선(VL1)의 제1수직전압선(VL1a) 및 제2초기화전압선(VL2)의 제2수직전압선(VL2a)을 포함할 수 있다.
도 18을 참조하면, 메인표시영역(MDA) 중 제1영역(BWA) 외의 제2영역에서는, x 방향을 따라 제1초기화전압선(VL1)의 제1수직전압선(VL1a) 및 제2초기화전압선(VL2)의 제2수직전압선(VL2a)이 교대로 배치될 수 있다. 제2영역에서, 제1수직전압선(VL1a) 및 제2수직전압선(VL2a)은 두 개의 열 간격으로 교대로 배치될 수 있다. 즉, 제2영역에서 인접한 한 쌍의 열들 사이에 제1수직전압선(VL1a) 및 제2수직전압선(VL2a) 중 하나가 y 방향으로 연장 배치될 수 있다. 제1초기화전압선(VL1)의 제1수직전압선(VL1a) 및 제2초기화전압선(VL2)의 제2수직전압선(VL2a)은 각각 x 방향으로 4 회로간격(SG)으로 배치될 수 있다.
도 19는 일 실시예에 따른 표시패널의 일부를 개략적으로 도시한 평면도이다. 도 20은 도 19의 G에 배치된 수직 배선들을 확대한 평면도이다. 도 19는 컴포넌트영역(CA)의 일부와 그 외측의 메인표시영역(MDA)의 일부를 도시하고 있다. 도 19에서는 설명에 필요한 배선들 만을 도시하고 있기에, 더 많은 배선들은 생략되어 있다.
도 19 및 도 20을 참조하면, 메인표시영역(MDA) 중 제1영역(BWA)에서는, x 방향을 따라 바이어스선(BW)이 소정 간격으로 배치되고, 한 쌍의 바이어스선(BW)들 사이에 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)이 배치될 수 있다. 예컨대, 한 쌍의 바이어스선(BW)들 사이에 제1초기화전압선(VL1)의 제1수직전압선(VL1a) 및 제2초기화전압선(VL2)의 제2수직전압선(VL2a)이 교대로 배치될 수 있다. 즉, 제1영역(BWA)에서 인접한 한 쌍의 열들 사이에 바이어스선(BW), 제1수직전압선(VL1a) 및 제2수직전압선(VL2a) 중 하나가 y 방향으로 연장 배치될 수 있다.
그리고, 메인표시영역(MDA) 중 제1영역(BWA) 외의 제2영역에서는, 더미선(DBW)이 제1영역(BWA)의 바이어스선(BW)과 동일한 간격으로 배치될 수 있다. 한 상의 더미선(DBW)들 사이에는 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)이 배치될 수 있다. 예컨대, 한 쌍의 더미선(DBW)들 사이에 제1초기화전압선(VL1)의 제1수직전압선(VL1a) 및 제2초기화전압선(VL2)의 제2수직전압선(VL2a)이 교대로 배치될 수 있다.
더미선(DBW)은 바이어스선(BW)과 동일층에 배치될 수 있다. 더미선(DBW)은 제2층간절연층(116) 상부에 배치될 수 있다. 더미선(DBW)은 알루미늄(Al), 구리(Cu), 및 티타늄(Ti) 등을 적어도 하나 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 더미선(DBW)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
더미선(DBW)은 바이어스전압 공급선(17)과 연결되지 않고, 전압 및/또는 신호가 인가되지 않는 플로팅 배선일 수 있다. 더미선(DBW)을 제1영역(BWA) 외의 메인표시영역(MDA)에 배치함에 따라 메인표시영역(MDA) 전체에서의 패턴을 통일화할 수 있다. 더미선(DBW)은 컴포넌트영역(CA) 주변에서 단선되어 컴포넌트영역(CA)에 배치되지 않을 수 있다.
다른 실시예에서, 더미선(BMW)은 제1초기화전압선(VL1) 또는 제2초기화전압선(VL2)에 전기적으로 연결될 수 있다.
본 발명의 실시예들은 패널의 상하로 연장된 배선들의 일부를 컴포넌트영역(CA)의 하부금속층(BML)으로 바이어스전압을 인가하는 연결배선(바이어스선)으로 사용함으로써, 연결배선을 배치하기 위한 별도의 공간을 필요로 하지 않는다.
전술된 일부 실시예들은 NMOS(n-channel MOSFET)와 PMOS(p-channel MOSFET)가 함께 구비된 화소회로를 포함하나, 본 발명의 실시예들은 이에 한정되지 않는다. 예컨대, NMOS만을 구비한 화소회로들 또는 PMOS만을 구비한 화소회로들에 연결된 부화소들을 포함하고, 초기화전압선 등의 수직배선을 구비한 표시패널에도 유사하게 적용될 수 있다.
전술된 일부 실시예들은 수직배선으로서 두 종류의 초기화전압선들이 수평방향으로 반복 배치되는 표시패널로 설명하였으나, 본 발명의 실시예들은 이에 한정되지 않는다. 예컨대, 본 발명의 실시예는 수직배선으로서 한 종류의 초기화전압선이 수평방향으로 반복 배치되는 표시패널에도 유사하게 적용될 수 있다. 즉, 메인표시영역(MDA) 중 제1영역(BWA)에는 바이어스선과 초기화전압선이 수평방향으로 교대로 배치되고, 나머지 영역에는 초기화전압선이 수평방향으로 반복 배치되거나, 더미선과 초기화전압선이 수평방향으로 반복 배치될 수도 있다.
전술된 실시예들에서 제1초기화전압선과 제2초기화전압선은 동일층에 배치되고 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 예컨대, 제1초기화전압선과 제2초기화전압선은 서로 다른 층에 배치되고, 바이어스선은 제1초기화전압선 또는 제2초기화전압선과 동일층에 배치될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
MDA: 메인표시영역 CA: 컴포넌트영역
ADA: 보조표시영역 BWA: 제1영역
BML: 하부금속층 BMLH: 하부홀
BW: 바이어스선 17: 바이어스전압 공급선
VL: 초기화전압선 VL1: 제1초기화전압선
VL2: 제2초기화전압선 DBW: 더미선

Claims (23)

  1. 메인 표시요소들이 배치된 메인표시영역과, 보조 표시요소들 및 투과영역이 배치된 컴포넌트영역, 및 상기 메인표시영역의 외곽의 주변영역을 포함하는 표시장치에 있어서,
    상기 메인표시영역에 배치되고, 제1방향으로 연장된 초기화전압선;
    상기 컴포넌트영역에 배치되고, 기판과 상기 보조 표시요소들 사이에 배치된 하부금속층; 및
    상기 메인표시영역에 배치되고, 상기 제1방향으로 연장된 바이어스선;을 포함하고,
    상기 바이어스선은 상기 하부금속층과 연결되고,
    상기 바이어스선은 상기 초기화전압선과 동일층에 배치되고,
    상기 메인표시영역 중 상기 컴포넌트영역 주변의 제1영역에서, 상기 바이어스선, 상기 초기화전압선이 상기 제1방향에 교차하는 제2방향을 따라 교대로 배치된, 표시장치.
  2. 제1항에 있어서,
    상기 초기화전압선은 제1초기화전압선 및 제2초기화전압선을 포함하고,
    상기 메인표시영역 중 상기 제1영역에서, 상기 바이어스선, 상기 제1초기화전압선 및 상기 제2초기화전압선이 상기 제1방향에 교차하는 제2방향을 따라 교대로 배치된, 표시장치.
  3. 제2항에 있어서,
    상기 메인표시영역 중 제2영역에서, 상기 제1초기화전압선 및 상기 제2초기화전압선이 상기 제2방향을 따라 교대로 배치된, 표시장치.
  4. 제1항에 있어서,
    상기 주변영역에 배치된 바이어스전압 공급선;을 더 포함하며,
    상기 바이어스선은 상기 바이어스전압 공급선과 연결된, 표시장치.
  5. 제2항에 있어서,
    상기 바이어스선으로 인가되는 바이어스전압은 상기 초기화전압선에 인가되는 초기화전압과 상이한, 표시장치.
  6. 제2항에 있어서,
    상기 메인표시영역에 대응하여 상기 메인 표시요소들과 각각 연결된 메인 화소회로들; 및
    상기 컴포넌트영역에 대응하여 상기 보조 표시요소들과 각각 연결된 보조 화소회로들;을 더 포함하고,
    상기 하부금속층은 상기 기판과 상기 보조 화소회로들 사이에 배치된, 표시장치.
  7. 제6항에 있어서,
    상기 바이어스선을 기준으로 좌측 메인 화소회로와 우측 메인 화소회로가 대칭인, 표시장치.
  8. 제6항에 있어서, 상기 메인 화소회로들은,
    상기 바이어스선을 기준으로 대칭인 한 쌍의 제1 메인 화소회로들; 및
    상기 제2방향으로 상기 제1 메인 화소회로들에 인접하고, 상기 초기화전압선을 기준으로 대칭인 한 쌍의 제2 메인 화소회로들;을 포함하는, 표시장치.
  9. 제2항에 있어서,
    상기 제2방향으로 연장되고, 상기 제1초기화전압선과 연결된 제1수평전압선; 및
    상기 제2방향으로 연장되고, 상기 제2초기화전압선과 연결된 제2수평전압선;을 더 포함하는 표시장치.
  10. 제2항에 있어서,
    상기 메인표시영역 중 제2영역에 배치되고, 상기 제1방향으로 연장된 더미선;을 더 포함하고,
    상기 제2영역에서, 상기 더미선, 상기 제1초기화전압선 및 상기 제2초기화전압선이 상기 제2방향을 따라 교대로 배치된, 표시장치.
  11. 제10항에 있어서,
    상기 더미선은 상기 바이어스선과 동일층에 배치된, 표시장치.
  12. 제1항에 있어서,
    상기 바이어스선의 상부에 배치되고, 상기 제1방향으로 연장된 구동전압선;을 더 포함하는 표시장치.
  13. 제1항에 있어서,
    상기 바이어스선의 상부에 배치되고, 상기 제1방향으로 연장된 데이터선;을 더 포함하는 표시장치.
  14. 제1항에 있어서,
    상기 하부금속층은 상기 투과영역에 대응하는 하부홀을 구비한, 표시장치.
  15. 제2항에 있어서,
    상기 제1초기화전압선과 상기 제2초기화전압선은 서로 상이한 층에 배치된, 표시장치.
  16. 제11항에 있어서,
    상기 더미선은 상기 제1초기화전압선 또는 상기 제2초기화전압선에 전기적으로 연결된, 표시장치.
  17. 제11항에 있어서,
    상기 제1영역에 배치된 제1초기화전압선과 상기 제2영역에 배치된 제1초기화전압선은 일체화된 배선이고,
    상기 제1영역에 배치된 제2초기화전압선과 상기 제2영역에 배치된 제2초기화전압선은 일체화된 배선인, 표시장치.
  18. 메인 표시요소들이 배치된 메인표시영역과, 보조 표시요소들 및 투과영역이 배치된 컴포넌트영역을 포함하는 기판;
    상기 메인표시영역에 배치되고, 제1방향으로 연장된 제1수직전압선 및 상기 제1방향에 교차하는 제2방향으로 연장되고 상기 제1수직전압선에 연결된 제1수평전압선을 포함하는 제1초기화전압선;
    상기 메인표시영역에 배치되고, 상기 제1방향으로 연장된 제2수직전압선 및 상기 제2방향으로 연장되고 상기 제2수직전압선에 연결된 제2수평전압선을 포함하는 제2초기화전압선;
    상기 컴포넌트영역에 배치되고, 상기 기판과 상기 보조 표시요소들을 구동하는 보조 화소회로들 사이에 배치된 하부금속층; 및
    상기 메인표시영역에 배치되고, 상기 하부금속층과 연결되고, 상기 제1방향으로 연장된 바이어스선;을 포함하고,
    상기 메인표시영역 중 상기 컴포넌트영역 주변의 제1영역에서, 상기 바이어스선, 상기 제1수직전압선 및 상기 제2수직전압선이 상기 제2방향을 따라 교대로 배치된, 표시장치.
  19. 제18항에 있어서,
    상기 바이어스선으로 인가되는 바이어스전압은 상기 제1초기화전압선 및 상기 제2초기화전압선에 인가되는 전압과 상이한, 표시장치.
  20. 제18항에 있어서,
    상기 메인표시영역 중 제2영역에서, 상기 제1수직전압선 및 상기 제2수직전압선이 상기 제2방향을 따라 교대로 배치된, 표시장치.
  21. 제18항에 있어서,
    상기 메인표시영역 중 제2영역에 배치되고, 상기 제1방향으로 연장된 더미선;을 더 포함하고,
    상기 제2영역에서, 상기 더미선, 상기 제1수직전압선 및 상기 제2수직전압선이 상기 제2방향을 따라 교대로 배치된, 표시장치.
  22. 제21항에 있어서,
    상기 바이어스선, 상기 더미선, 상기 제1수직전압선 및 상기 제2수직전압선은 동일층에 배치된, 표시장치.
  23. 제18항에 있어서,
    상기 메인표시영역에 상기 메인 표시요소들을 구동하는 메인 화소회로들을 더 포함하고,
    상기 바이어스선을 기준으로 좌측 메인 화소회로와 우측 메인 화소회로가 대칭인, 표시장치.
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