KR20220124320A - 표시 패널 및 이를 구비하는 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예는, 메인표시영역, 회로영역과 컴포넌트영역을 구비한 보조표시영역, 및 주변영역을 포함하는 기판; 상기 메인표시영역에 배치된 메인표시요소들 및 상기 메인표시요소들과 각각 연결된 메인화소회로들; 상기 컴포넌트영역에 배치된 제1표시요소들; 상기 회로영역에 배치된 제2표시요소들; 상기 회로영역에 배치되는 보조화소회로들;을 포함하고, 상기 회로영역은 상기 메인표시영역과 상기 컴포넌트영역 사이에 배치되고, 상기 보조화소회로들은, 상기 제1표시요소들과 각각 연결된 제1화소회로들; 및 상기 제2표시요소들 각각과 연결된 제2화소회로들;를 포함하며, 상기 제2표시요소들 중 적어도 일부는 상기 제1화소회로들과 중첩된, 표시 패널을 제공한다.

Description

표시 패널 및 이를 구비하는 표시 장치{DISPLAY PANEL AND DISPLAY APPARATUS INCLUDING THE SAME}
본 발명의 실시예들은 표시패널 및 이를 구비하는 표시장치에 관한 것으로서, 더 상세하게는 전자요소인 컴포넌트가 배치되는 영역에서도 이미지가 디스플레이될 수 있도록 표시영역이 확장된 표시패널 및 이를 구비하는 표시장치에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 장치가 다양하게 활용됨에 따라 표시 장치의 형태를 설계하는데 다양한 방법이 있을 수 있고, 또한 표시 장치에 접목 또는 연계할 수 있는 기능이 증가하고 있다.
본 발명의 실시예들은 전자요소인 컴포넌트가 배치되는 영역에서도 이미지가 디스플레이될 수 있도록 표시영역이 확장된 표시패널 및 이를 구비하는 표시장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 메인표시영역, 회로영역과 컴포넌트영역을 구비한 보조표시영역, 및 주변영역을 포함하는 기판; 상기 메인표시영역에 배치된 메인표시요소들 및 상기 메인표시요소들과 각각 연결된 메인화소회로들; 상기 컴포넌트영역에 배치된 제1표시요소들; 상기 회로영역에 배치된 제2표시요소들; 상기 회로영역에 배치되는 보조화소회로들;을 포함하고, 상기 회로영역은 상기 메인표시영역과 상기 컴포넌트영역 사이에 배치되고, 상기 보조화소회로들은, 상기 제1표시요소들과 각각 연결된 제1화소회로들; 및 상기 제2표시요소들 각각과 연결된 제2화소회로들;를 포함하며, 상기 제2표시요소들 중 적어도 일부는 상기 제1화소회로들과 중첩된, 표시 패널을 제공한다.
일 실시예에 있어서, 상기 주변영역에 배치된 패드부;를 더 포함하고, 상기 회로영역은, 상기 컴포넌트영역을 사이에 두고 이격된 제1회로영역 및 제2회로영역을 포함하고, 상기 제1회로영역은 컴포넌트영역을 기준으로 패드부와 멀리 배치되며, 상기 제2회로영역은 컴포넌트영역을 기준으로 패드부와 가까이 배치될 수 있다.
일 실시예에 있어서, 상기 보조화소회로들 중 하나의 보조화소회로 차지하는 면적은 상기 메인화소회로들 중 하나의 메인화소회로가 차지하는 면적에 비해 클 수 있다.
일 실시예에 있어서, 상기 메인화소회로는 제1채널영역을 포함하는 반도체층, 및 제1게이트전극을 구비한 제1트랜지스터;를 포함하고, 상기 보조화소회로는 제2채널영역을 포함하는 반도체층, 및 제2게이트전극을 구비한 제2트랜지스터;를 포함하며, 상기 제1트랜지스터와 제2트랜지스터는 구동박막트랜지스터이며, 상기 제2채널영역의 폭은 상기 제1채널영역의 폭보다 클 수 있다.
일 실시예에 있어서, 상기 제2채널영역의 길이는 상기 제1채널영역의 길이보다 작을 수 있다.
일 실시예에 있어서, 상기 메인화소회로는 상기 제1트랜지스터와 중첩된 메인커패시터를 포함하고, 상기 보조화소회로는 상기 제2트랜지스터와 중첩된 보조커패시터를 포함하며, 상기 보조커패시터의 정전용량은 상기 메인커패시터의 정전용량에 비해 클 수 있다.
일 실시예에 있어서, 상기 제2화소회로들은, 상기 메인화소회로들 및 상기 제1화소회로들 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 제1화소회로들의 개수는 상기 제2화소회로들의 개수에 비해 클 수 있다.
일 실시예에 있어서, 상기 보조표시영역을 사이에 두고 이격된 제1데이터선 및 제2데이터선; 을 더 포함하고, 상기 제1데이터선과 제2데이터선은 데이터연결선에 의해 연결될 수 있다.
일 실시예에 있어서, 상기 데이터연결선은 상기 보조표시영역을 우회하여, 메인표시영역에 배치될 수 있다.
일 실시예에 있어서, 상기 데이터연결선의 적어도 일부분은 상기 주변영역에 배치될 수 있다.
일 실시예에 있어서, 상기 데이터연결선과 중첩된 차폐선; 을 더 포함할 수 있다.
일 실시예에 있어서, 단위 면적 당 상기 제1표시요소의 개수 및 단위 면적 당 상기 제2표시요소들의 개수는, 단위 면적 당 상기 메인표시요소들의 개수보다 작을 수 있다.
본 발명의 다른 측면은, 표시장치에 있어서, 메인표시영역, 회로영역과 컴포넌트영역이 배치되는 보조표시영역 및 주변영역을 포함하는 표시패널; 및 상기 표시패널의 하부에서 상기 컴포넌트영역에 대응하도록 배치된 컴포넌트; 를 포함하며, 상기 표시패널은, 기판; 상기 메인표시영역에 배치된 메인표시요소들 및 상기 메인표시요소들과 연결된 메인화소회로들; 상기 컴포넌트영역에 배치되는 제1표시요소들 및 상기 회로영역에 배치되는 제2표시요소들을 포함하는 보조표시요소들 및 상기 보조표시요소들과 연결되는 보조화소회로들;을 포함하고, 상기 보조화소회로들은, 상기 제1표시요소들과 각각 연결된 제1화소회로들; 및 상기 제2표시요소들 각각과 연결된 제2화소회로들;를 포함하며, 상기 회로영역은 상기 메인표시영역과 상기 컴포넌트영역 사이에 배치되며, 상기 제2표시요소들 중 적어도 일부는 상기 제1화소회로들과 중첩된, 표시장치를 개시한다.
일 실시예에 있어서, 상기 주변영역에 배치된 패드부;를 더 포함하고, 상기 회로영역은, 상기 컴포넌트영역을 사이에 두고 이격된 제1회로영역 및 제2회로영역을 포함하고, 상기 제1회로영역은 컴포넌트영역을 기준으로 패드부와 멀리 배치되며, 상기 제2회로영역은 컴포넌트영역을 기준으로 패드부와 가까이 배치될 수 있다.
일 실시예에 있어서, 상기 메인화소회로는 제1채널영역을 포함하는 반도체층, 및 제1게이트전극을 구비한 제1트랜지스터;를 포함하고, 상기 보조화소회로는 제2채널영역을 포함하는 반도체층, 및 제2게이트전극을 구비한 제2트랜지스터;를 포함하며, 상기 제1트랜지스터와 제2트랜지스터는 구동박막트랜지스터이며, 상기 제2채널영역의 폭은 상기 제1채널영역의 폭보다 클 수 있다.
일 실시예에 있어서, 상기 제2채널영역의 길이는 상기 제1채널영역의 길이보다 작을 수 있다.
일 실시예에 있어서, 상기 메인화소회로는 상기 제1트랜지스터와 중첩된 메인커패시터를 포함하고, 상기 보조화소회로는 상기 제2트랜지스터와 중첩된 보조커패시터를 포함하며, 상기 보조커패시터의 정전용량은 상기 메인커패시터의 정전용량에 비해 클 수 있다.
일 실시예에 있어서, 상기 데이터연결선과 중첩되어 배치되는 차폐선; 을 더 포함할 수 있다.
일 실시예에 있어서, 단위 면적 당 상기 제1표시요소의 개수 및 단위 면적 당 상기 제2표시요소들의 개수는, 단위 면적 당 상기 메인표시요소들의 개수보다 작을 수 있다.
상기한 바와 같이, 본 발명의 일 실시예에 따른 표시패널 및 표시장치는 컴포넌트영역에 인접하게 배치된 회로영역을 표시영역 내부에 배치하여 컴포넌트가 작동하기 위한 영역을 확보할 수 있고, 컴포넌트영역의 패널 내 위치의 자유도를 확보할 수 있다. 따라서 컴포넌트 영역을 구동하기 위한 회로가 형성됨에도 불구하고 주변영역의 면적이 증가하지 않을 수 있다.
또한 투명연결배선 형성 공정을 최소화 하면서 컴포넌트영역의 해상도를 충분히 확보할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시하는 사시도이다.
도 2는 도 1의 표시장치에 포함될 수 있는 표시패널을 개략적으로 나타내는 평면도이다.
도 3은 도 2의 A 영역을 확대한 평면도이다.
도 4는 도3의 표시패널의 일부분을 Ⅳ-Ⅳ'을 따라 절취한 개략적인 단면도이다.
도 5a 는 일 실시예에 따른 메인부화소를 구동하는 메인화소회로의 등가회로도이다.
도 5b 는 본 발명의 일 실시예에 따른 어느 한 메인화소회로를 나타낸 평면도이다.
도 6a 는 일 실시예에 따른 보조부화소를 구동하는 보조화소회로의 등가회로도이다.
도 6b는 본 발명의 일 실시예에 따른 어느 한 보조화소회로를 나타낸 평면도이다.
도 7a는 일 실시예에 따른 메인화소회로의 반도체층을 개략적으로 도시한 단면도이다.
도 7b는 일 실시예에 따른 보조화소회로의 반도체층을 개략적으로 도시한 단면도이다.
도 8a는 일 실시예에 따른 표시패널의 일부를 나타낸 개략적인 단면도로, 메인표시영역, 컴포넌트영역 및 회로영역의 일부를 개략적으로 도시한 단면도이다.
도 8b는 일 실시예에 따른 표시패널의 일부를 나타낸 개략적인 단면도이다.
도 8c는 일 실시예에 따른 표시패널의 일부를 나타낸 개략적인 단면도이다.
도 9a 및 9b는 일 실시예에 따른 표시패널의 일부를 나타낸 개략적인 평면도이다.
도 10a는 도 9a의 B영역을 확대한 평면도이다.
도 10b는 도 9b의 C영역을 확대한 평면도이다.
도 10c은 도 10b의 일부를 Ⅹ-Ⅹ'를 따라 절취한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시하는 사시도이다.
도 1을 참조하면, 표시장치(1)는 표시영역(DA)과 표시영역(DA) 외측의 주변영역(DPA)을 포함한다. 표시영역(DA)은 보조표시영역(SDA)과, 보조표시영역(SDA)을 적어도 부분적으로 둘러싸는 메인표시영역(MDA)을 포함한다. 즉, 보조표시영역(SDA)과 메인표시영역(MDA) 각각은 개별적으로 또는 함께 이미지를 디스플레이 할 수 있다. 주변영역(DPA)은 표시요소들이 배치되지 않은 일종의 비표시영역일 수 있다. 표시영역(DA)은 주변영역(DPA)에 의해 전체적으로 둘러싸일 수 있다.
도 1은 메인표시영역(MDA)의 내에 하나의 보조표시영역(SDA)이 위치하는 것을 도시한다. 다른 실시예로, 표시장치(1)는 2개 이상의 보조표시영역(SDA)들을 가질 수 있고, 복수 개의 보조표시영역(SDA)들의 형상 및 크기는 서로 상이할 수 있다. 표시장치(1)의 상면에 대략 수직인 방향에서 보았을 시, 보조표시영역(SDA)의 형상은 원형, 타원형, 사각형 등의 다각형, 별 형상 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다. 그리고 도 1에서는 표시장치(1)의 상면에 대략 수직인 방향에서 보았을 시 대략 사각형 형상을 갖는 메인표시영역(MDA)의 (+y 방향) 상측 중앙에 보조표시영역(SDA)이 배치된 것으로 도시하고 있으나, 보조표시영역(SDA)은 사각형인 메인표시영역(MDA)의 일측, 예컨대 우상측 또는 좌상측에 배치될 수도 있다.
보조표시영역(SDA)은 회로영역(PCA)과 컴포넌트영역(CA)을 포함한다. 회로영역(PCA)은 컴포넌트영역(CA) 주변에 배치될 수 있으며, 메인표시영역(MDA)과 컴포넌트영역(CA) 사이에 배치될 수 있다. 회로영역(PCA)의 형상은 컴포넌트영역(CA)과 한 면을 공유하는 직사각형 형태일 수 있다. 다른 예로 회로영역(PCA)의 형상은 컴포넌트영역(CA)에 의해 이격된 두개의 직사각형 형태로, 컴포넌트영역(CA)을 기준으로 상측(+y축 방향) 및 하측(-y축 방향)에 배치될 수 있다. 도 1에서는 표시장치(1)의 상면에 대략 수직인 방향에서 보았을 시 대략 사각형 형상을 갖는 컴포넌트영역(CA)의 상측(+y축 방향) 및 하측(-y축 방향)에 회로영역(PCA)이 배치된 것으로 도시하고 있으나, 회로영역(PCA)은 사각형인 컴포넌트영역(CA)의 일측, 예컨대 좌우(x축 방향)에 배치될 수도 있다.
도 2는 도 1의 표시장치에 포함될 수 있는 표시패널을 개략적으로 나타내는 평면도이다. 도 3은 도 2의 A 영역을 확대한 평면도이다.
도 2 및 도 3을 참조하면, 표시패널(10)을 이루는 각종 구성 요소들은 기판(100) 상에 배치된다. 기판(100)은 표시영역(DA) 및 표시영역(DA)을 둘러싸는 주변영역(DPA)을 포함한다. 표시영역(DA)은 메인 이미지가 디스플레이 되는 메인표시영역(MDA)과, 회로영역(PCA)과 컴포넌트영역(CA)이 배치되며 보조 이미지가 표시되는 보조표시영역(SDA)을 포함한다. 보조 이미지는 메인 이미지와 함께 하나의 전체 이미지를 형성할 수도 있고, 보조 이미지는 메인 이미지로부터 독립된 이미지일 수도 있다.
메인표시영역(MDA)에는 복수의 메인부화소(Pm)들이 배치될 수 있다. 메인부화소(Pm)들은 각각 유기발광다이오드(OLED)와 같은 표시요소로 구현될 수 있다. 상기 복수의 메인부화소(Pm)와 각각 전기적으로 연결되어 상기 메인부화소(Pm)를 구동하는 메인화소회로(PCm)는 메인표시영역(MDA)에 배치되며, 메인화소회로(PCm)는 메인부화소(Pm)와 중첩되어 배치될 수 있다.
각 메인부화소(Pm)는 예컨대 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 메인부화소(Pm)들은 펜타일 구조로 배치될 수 있다. 예컨대, 녹색광의 부화소의 중심점을 사각형의 중심점으로 하는 가상의 사각형의 꼭지점 중에 서로 마주보는 제1, 제3 꼭지점에는 적색광의 부화소가 배치되며, 나머지 꼭지점인 제2, 제4 꼭지점에 청색광의 부화소가 배치될 수 있다. 녹색광의 부화소의 크기는 나머지 부화소 보다 작게 구비될 수 있다. 이러한 화소 배열 구조를 펜타일 매트릭스(Pentile Matrix) 구조, 또는 펜타일 구조라고 하며, 인접한 화소를 공유하여 색상을 표현하는 렌더링(Rendering) 구동을 적용함으로써, 작은 수의 화소로 고해상도를 구현할 수 있다.
도 3에서는 메인부화소(Pm)들이 펜타일 매트릭스 구조로 배치된 것으로 도시하나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 메인부화소(Pm)들은 스트라이프(stripe) 구조, 모자이크(mosaic) 배열 구조, 델타(delta) 배열 구조 등 다양한 형상으로 배치될 수 있다.
메인표시영역(MDA)은 밀봉부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다.
보조표시영역(SDA)에는 복수의 보조부화소(Pa)가 배치될 수 있다. 보조부화소(Pa)는 각각 유기발광다이오드(OLED)와 같은 표시요소로 구현될 수 있다. 보조부화소(Pa)들은 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다.
보조표시영역(SDA)에 배치된 보조부화소(Pa)들은 다양한 형상으로 배치될 수 있다. 보조부화소(Pa)들은 일부 보조부화소(Pa)들이 모여 화소그룹을 형성할 수 있으며, 화소그룹 내에서 펜타일 구조, 스트라이프(stripe) 구조, 모자이크(mosaic) 배열 구조, 델타(delta) 배열 구조 등 다양한 형상으로 배치될 수 있다. 보조부화소(Pa)들의 배열 구조는 메인부화소(Pm)들의 배열 구조와 동일할 수 있다. 보조표시영역(SDA)에 배치된 보조부화소(Pa)들의 단위 면적당 개수는 메인표시영역(MDA)에 배치된 메인부화소(Pm)들의 단위 면적당 개수보다 적을 수 있다. 예컨대, 동일 면적당 배치된 보조부화소(Pa)들의 개수와 메인부화소(Pm)들의 개수는 1:2, 1:4, 1:8, 1:9의 비율로 구비될 수 있다. 즉, 보조표시영역(SDA)의 해상도는 메인표시영역(MDA)의 해상도의 1/2, 1/4, 1/8, 1/9일 수 있다. 보조부화소(Pa)들은 컴포넌트영역(CA)에 배치되는 제1부화소(P1)와 회로영역(PCA)에 배치되는 제2부화소(P2)를 포함할 수 있다.
보조부화소(Pa)들은 메인표시영역(MDA)과 보조표시영역(SDA) 간의 시각적인 이질감을 최소화 하기 위해 메인부화소(Pm)들과 동일한 배열일 수 있다. 이러한 규칙적인 배열로 배치되면서, 보조부화소(Pa)들 중 적어도 일부는 보조화소회로(PCa)와 중첩되어 배치될 수 있다. 구체적으로, 제2부화소(P2)들 중 적어도 일부는 제1화소회로(PC1)들 중 일부와 중첩되어 배치될 수 있다.
보조부화소(Pa)들은 메인부화소(Pm)들과 대략 동일한 휘도로 발광하기 위해 메인부화소(Pm) 보다 크게 형성될 수 있다.
보조표시영역(SDA)은 밀봉부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다. 보조표시영역(SDA)은 전술한 바와 같이 메인표시영역(MDA)의 일측에 위치하거나, 표시영역(DA)의 내측에 배치되어 메인표시영역(MDA)에 의해 둘러싸일 수 있다. 보조표시영역(SDA)은 제1회로영역(PCA1), 제2회로영역(PCA2) 및 컴포넌트영역(CA)을 포함할 수 있다.
컴포넌트영역(CA)에는 복수 개의 제1부화소(P1)가 배치될 수 있다. 복수 개의 제1부화소(P1)는 빛을 방출하여, 소정의 이미지를 제공할 수 있다. 컴포넌트영역(CA)은 투과영역(TA)을 가질 수 있다. 투과영역(TA)은 복수개의 제1부화소(P1)를 둘러싸도록 배치될 수 있다. 또는 투과영역(TA)은 복수개의 제1부화소(P1)와 격자 형태로 배치될 수도 있다.
컴포넌트영역(CA)에서 디스플레이 되는 이미지는, 메인표시영역(MDA)에서 디스플레이 되는 이미지에 비해서 해상도가 낮을 수 있다. 즉, 컴포넌트영역(CA)은 빛 및 음향이 투과할 수 있는 투과영역(TA)을 구비하며, 투과영역(TA) 상에 부화소가 배치되지 않는 경우, 단위 면적 당 배치될 수 있는 제1부화소(P1)들의 수는 메인표시영역(MDA)에 단위 면적 당 배치되는 메인부화소(Pm)들의 수에 비해 적을 수 있다.
컴포넌트영역(CA)은 투과영역(TA)을 갖기에, 컴포넌트영역(CA)의 해상도는 메인표시영역(MDA)의 해상도보다 낮을 수 있다. 예컨대, 컴포넌트영역(CA)의 해상도는 메인표시영역(MDA)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예컨대 메인표시영역(MDA)의 해상도는 약 500ppi이고, 컴포넌트영역(CA)의 해상도는 약 250ppi 또는 약 180ppi 일 수 있다.
회로영역(PCA)에는 복수 개의 제2부화소(P2)가 배치될 수 있다. 복수 개의 제2부화소(P2)는 빛을 방출하여, 소정의 이미지를 제공할 수 있다. 회로영역(PCA)에서 디스플레이 되는 이미지는 메인표시영역(MDA)에서 디스플레이 되는 이미지에 비해서 해상도가 낮을 수 있다. 예컨대, 회로영역(PCA)의 해상도는 메인표시영역(MDA)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예컨대 메인표시영역(MDA)의 해상도는 약 500ppi이고, 회로영역(PCA)의 해상도는 약 250ppi 또는 약 180ppi 일 수 있다. 회로영역(PCA)의 해상도는 이미지의 이질감을 없애기 위해 컴포넌트영역(CA)과 동일할 수 있다.
제1회로영역(PCA1) 및 제2회로영역(PCA2) 각각의 면적은 컴포넌트영역(CA)보다 작을 수 있다. 일 예로 컴포넌트영역(CA)은 가로 길이 3mm, 세로 길이 3mm의 정사각형의 형태를 가질 수 있고, 제1회로영역(PCA1) 및 제2회로영역(PCA2)은 가로 길이 3mm, 세로 길이 0.5mm의 직사각형의 형태를 가질 수 있다.
컴포넌트영역(CA)의 면적은 회로영역(PCA)의 면적보다 넓을 수 있으므로 제1부화소(P1)의 개수는 제2부화소(P2)의 개수보다 많을 수 있다. 따라서 제1부화소(P1)를 구동하는 제1화소회로(PC1)의 개수는 제2부화소(P2)를 구동하는 제2화소회로(PC2)의 개수보다 클 수 있다. 일 예로 제1회로영역(PCA1)에 배치된 보조화소회로(PCa)들 중 컴포넌트영역(CA)과 가까이 배치되는 7줄의 보조화소회로(PCa)는 제1화소회로(PC1)이고, +y 방향으로 상측에 배치되는 3줄의 보조화소회로(PCa)들은 제2화소회로(PC2)일 수 있다. 또한, 제2회로영역(PCA2)에 배치된 보조화소회로(PCa)들 중 컴포넌트영역(CA)과 가까이 배치되는 7줄의 보조화소회로(PCa)들은 제1화소회로(PC1)이고, -y 방향으로 하측에 배치되는 3줄의 보조화소회로(PCa)들 제2화소회로(PC2)일 수 있다.
보조화소회로(PCa)가 차지하는 면적은 메인화소회로(PCm)가 차지하는 면적보다 클 수 있다. 일 예로 보조화소회로(PCa)가 차지하는 면적은 메인화소회로(PCm)가 차지하는 면적의 약 두배일 수 있다.
제1부화소(P1)들은 회로영역(PCA)에 배치된 제1화소회로(PC1)와 이격되어 배치되며, 제1부화소(P1)들은 컴포넌트영역(CA)에 배치될 수 있다. 제1부화소(P1)는 제2연결배선(TWL2)을 통해 제1화소회로(PC1)와 연결될 수 있다.
제2연결배선(TWL2)은 제2-1연결배선(TWL2-1) 및 제2-2연결배선(TWL2-2)을 포함할 수 있다. 제2-1연결배선(TWL2-1)은 회로영역(PCA)에 배치되고, 제2-2연결배선(TWL2-2)은 컴포넌트영역(CA)의 투과영역(TA)에 배치될 수 있다. 제2-1연결배선(TWL2-1)은 제2-2연결배선(TWL2-2)과 동일한 층에 배치되되, 제2-2연결배선(TWL2-2)과 다른 물질로 구비될 수 있다. 제2-2연결배선(TWL2-2)의 끝단은 제2-1연결배선(TWL2-1)의 끝단을 덮도록 구비될 수 있다. 제2-1연결배선(TWL2-1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 제2연결배선(TWL2)은 도 7b를 참조하여 후술하는 바와 같이, 제2-1연결배선(TWL2-1) 및 제2-2연결배선(TWL2-2)과 다른 층에 배치되는 제2-3연결배선(TWL2-3)을 더 포함할 수 있다. 일부 실시예에서 제2-1연결배선(TWL2-1)은 데이터선의 일부와 동일한 층에 배치되고 동일한 물질을 포함할 수 있다. 제2-2연결배선(TWL2-2)은 투명한 전도성 물질로 구비될 수 있다. 예컨대, 제2-2연결배선(TWL2-2)은 투명한 전도성 산화물(Transparent Conducting Oxide: TCO)로 구비될 수 있다. 제2-2연결배선(TWL2-2)은 인듐주석산화물(ITO: indium tin oxide), 인듐아연산화물(IZO: indium zinc oxide), 아연산화물(ZnO: zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO: indium gallium oxide) 또는 알루미늄아연산화물(AZO: aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
제2-1연결배선(TWL2-1)은 제2-2연결배선(TWL2-2)보다 도전율이 높게 구비될 수 있다. 제2-1연결배선(TWL2-1)은 회로영역(PCA)에 배치되는 바, 광 투과율을 확보할 필요가 없기에 제2-2연결배선(TWL2-2)보다 광 투과율은 낮지만 도전율이 높은 물질을 채용할 수 있다. 이에 따라 연결배선(TWL2)의 저항값을 최소화할 수 있다.
제2부화소(P2)들의 일부는 회로영역(PCA)에 배치되는 제2화소회로(PC2)들과 이격되어 배치되고, 제1연결배선(TWL1)을 통해 제2화소회로(PC2)와 전기적으로 연결될 수 있다. 제2부화소(P2)들의 나머지 일부는 제1화소회로(PC1) 또는 제2화소회로(PC2)와 중첩되어 배치되며, 제2화소회로(PC2)와 전기적으로 연결될 수 있다.
제1연결배선(TWL1)은 회로영역(PCA)에 배치되어 제2부화소(P2)와 제2화소회로(PC2)를 전기적으로 연결할 수 있다. 제1연결배선(TWL1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 제1연결배선(TWL1)은 회로영역(PCA)에 배치되는 바, 광 투과율을 확보할 필요가 없기에 제2-2연결배선(TWL2-2)보다 광 투과율은 낮지만 도전율이 높은 물질을 채용할 수 있다. 이에 따라 제1연결배선(TWL1)의 저항값을 최소화할 수 있다.
제1화소회로(PC1)들은 회로영역(PCA)에 배치되되, 컴포넌트영역(CA)에 인접하여 배치될 수 있다. 제2화소회로(PC2)들은 회로영역(PCA)에 배치되되, 컴포넌트영역(CA)과 이격되어 배치될 수 있다. 즉, 제1화소회로(PC1)들은 A영역의 상면에서 대략 수직인 방향으로 보았을 때 y방향을 기준으로 제1부화소(P1)들과 제2화소회로(PC2)들 사이에 배치될 수 있다.
부화소(Pm, Pa)들을 구동하는 화소회로(PCm, PCa)들 각각은 주변영역(DPA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(DPA)에는 제1스캔구동회로(SDRV1), 제2스캔구동회로(SDRV2), 패드부(PAD), 구동전압공급라인(11) 및 공통전압공급라인(13)이 배치될 수 있다.
제1스캔구동회로(SDRV1)는 스캔선(SL)을 통해 각 화소회로(PCm, PCa)에 스캔신호를 인가할 수 있다. 제1스캔구동회로(SDRV1)는 발광제어선(EL)을 통해 각 화소회로에 발광제어신호를 인가할 수 있다. 제2스캔구동회로(SDRV2)는 메인표시영역(MDA)을 중심으로 제1스캔구동회로(SDRV1)의 반대편에 위치할 수 있으며, 제1스캔구동회로(SDRV1)와 대략 평행할 수 있다. 메인표시영역(MDA)의 메인화소회로(PCm) 중 일부는 제1스캔구동회로(SDRV1)와 전기적으로 연결될 수 있고, 나머지는 제2스캔구동회로(SDRV2)에 전기적으로 연결될 수 있다.
패드부(PAD)는 기판(100)의 일측에 배치될 수 있다. 패드부(PAD)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(30)과 연결된다. 인쇄회로기판(30)에는 표시구동부(32)가 배치될 수 있다.
표시구동부(32)는 제1스캔구동회로(SDRV1)와 제2스캔구동회로(SDRV2)에 전달하는 제어 신호를 생성할 수 있다. 표시구동부(32)는 데이터신호를 생성하며, 생성된 데이터신호는 팬아웃배선(FW) 및 팬아웃배선(FW)과 연결된 데이터선(DL)을 통해 화소회로(PCm, PCa) 에 전달될 수 있다.
표시구동부(32)는 구동전압공급라인(11)에 구동전압(ELVDD)을 공급할 수 있고, 공통전압공급라인(13)에 공통전압(ELVSS)을 공급할 수 있다. 구동전압(ELVDD)은 구동전압공급라인(11)과 연결된 구동전압선(PL)을 통해 화소회로(PCm, PCa)에 인가되고, 공통전압(ELVSS)은 공통전압공급라인(13)과 연결되어 표시요소의 대향전극에 인가될 수 있다.
구동전압공급라인(11)은 메인표시영역(MDA)의 하측(-y축 방향)에서 x 방향으로 연장되어 구비될 수 있다. 공통전압공급라인(13)은 루프 형상에서 일측이 개방된 형상을 가져, 메인표시영역(MDA)을 부분적으로 둘러쌀 수 있다.
도 2에서는 보조표시영역(SDA)이 하나인 경우를 도시하고 있으나, 보조표시영역(SDA)은 복수로 구비될 수 있다. 이 경우, 복수의 보조표시영역(SDA)은 서로 이격되어 배치되며, 하나의 보조표시영역(SDA)의 컴포넌트영역(CA)에 대응하여 제1카메라가 배치되고, 다른 보조표시영역(SDA)의 컴포넌트영역(CA)에 대응하여 제2카메라가 배치될 수 있다. 또는, 하나의 보조표시영역(SDA)의 컴포넌트영역(CA)에 대응하여 카메라가 배치되고, 다른 보조표시영역(SDA)의 컴포넌트영역(CA)에 대응하여 적외선 센서가 배치될 수 있다. 복수의 보조표시영역(SDA)의 형상 및 크기는 서로 다르게 구비될 수 있다.
한편, 컴포넌트영역(CA)은 원형, 타원형, 다각형 또는 비정형 형상으로 구비될 수 있다. 일부 실시예에서, 컴포넌트영역(CA)은 팔각형으로 구비될 수 있다. 컴포넌트영역(CA)은 사각형, 육각형 등 다양한 형태의 다각형으로 구비될 수 있다. 컴포넌트영역(CA)의 일부 또는 전부는 메인표시영역(MDA)에 의해서 둘러싸일 수 있고, 나머지 일부는 회로영역(PCA)에 의해 둘러싸일 수 있다.
도 4는 도3의 표시패널의 일부분을 Ⅳ-Ⅳ'을 따라 절취한 개략적인 단면도이다.
도 4를 참조하면, 표시장치(1)는 표시패널(10) 및 상기 표시패널(10)과 중첩 배치된 컴포넌트(40)를 포함할 수 있다. 표시패널(10) 상부에는 표시패널(10)을 보호하는 커버윈도우(미도시)가 더 배치될 수 있다.
표시패널(10)은 컴포넌트(40)와 중첩되는 영역인 컴포넌트영역(CA) 및 메인 이미지가 디스플레이되는 메인표시영역(MDA)을 포함한다. 표시패널(10)은 기판(100), 기판(100) 상의 표시층(DISL), 터치스크린층(TSL), 광학기능층(OFL) 및 기판(100) 하부에 배치된 패널보호부재(PB)를 포함할 수 있다.
표시층(DISL)은 박막트랜지스터(TFT)를 포함하는 회로층(PCL), 표시요소인 발광소자를 포함하는 표시요소층(EDL), 및 박막봉지층(TFEL) 또는 밀봉기판(미도시)과 같은 밀봉부재(ENCM)를 포함할 수 있다. 기판(100)과 표시층(DISL) 사이, 표시층(DISL) 내에는 절연층(IL, IL')이 배치될 수 있다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
표시패널(10)의 메인표시영역(MDA)에는 메인화소회로(PCm) 및 이와 연결된 발광 소자가 배치될 수 있다. 메인화소회로(PCm)는 적어도 하나의 박막트랜지스터(TFT)를 포함하며, 발광 소자의 발광을 제어할 수 있다. 메인부화소(Pm)는 발광 소자의 발광에 의해서 구현될 수 있다.
표시패널(10)의 회로영역(PCA1, PCA2)에는 보조화소회로(PCa)들 및 이와 연결된 발광 소자들이 배치될 수 있다. 보조화소회로(PCa)는 적어도 하나의 박막트랜지스터(TFT)를 포함하며, 발광소자의 발광을 제어할 수 있다. 보조부화소(Pa)는 발광소자의 발광에 의해서 구현될 수 있다.
표시패널(10)의 컴포넌트영역(CA)에는 보조부화소(Pa) 중 제1부화소(P1)들이 배치될 수 있다. 본 실시예에서, 제1화소회로(PC1)들은 컴포넌트영역(CA)에 배치되지 않고, 회로영역(PCA1, PCA2)에 배치될 수 있다. 일 실시예로 도4에서 보조표시영역(SDA)을 절반으로 나누었을 때 우측(+x방향)에 배치되는 제1화소회로(PC1)들은 컴포넌트영역(CA)을 절반으로 나누었을 때 우측(+x방향)에 배치되는 제1부화소(P1)들과 연결될 수 있다. 또한 보조표시영역(SDA)을 절반으로 나누었을 때 좌측(-x방향)에 배치되는 제1화소회로(PC1)들은 컴포넌트영역(CA)을 절반으로 나누었을 때 좌측(-x방향)에 배치되는 제1부화소(P1)들과 연결될 수 있다.
제2화소회로(PC2)들은 회로영역(PCA1, PCA2)에 배치되는 제2부화소(P2)와 연결될 수 있다. 이 경우, 제2부화소(P2)들 중 적어도 일부는 제1화소회로(PC1)와 중첩되어 배치될 수 있다.
제1화소회로(PC1)는 적어도 하나의 박막트랜지스터(TFT)를 포함하며, 연결배선(TWL)에 의해서 제1부화소(P1)와 연결될 수 있다. 연결배선(TWL)은 투명 전도성 물질로 구비될 수 있다.
컴포넌트영역(CA)에 대응하여 표시패널(10)의 하부에 전자요소인 컴포넌트(40)가 배치될 수 있다. 컴포넌트(40)는 적외선 또는 가시광선 등을 이용하는 카메라로서, 촬상소자를 구비할 수도 있다. 또는 컴포넌트(40)는 태양전지, 플래시(flash), 조도 센서, 근접 센서, 홍채 센서일 수 있다. 또는 컴포넌트(40)는 음향을 수신하는 기능을 가질 수도 있다. 이러한 컴포넌트(40)의 기능이 제한되는 것을 최소화하기 위해, 컴포넌트영역(CA)은 컴포넌트(40)로부터 외부로 출력되거나 외부로부터 컴포넌트(40)를 향해 진행하는 빛 또는/및 음향 등이 투과할 수 있는 투과영역(TA)을 포함할 수 있다.
투과영역(TA)은 컴포넌트영역(CA)에서 제1부화소(P1)들이 배치되지 않는 영역일 수 있다. 투과영역(TA)은 컴포넌트영역(CA)에 대응하여 배치된 컴포넌트(40)로부터 방출되는 빛/신호 나 컴포넌트(40)로 입사되는 빛/신호가 투과(transmission)되는 영역일 수 있다. 제1화소회로(PC1)와 제1부화소(P1)를 연결하는 연결배선(TWL)은 투과영역(TA)에 배치될 수 있다. 연결배선(TWL)은 투과율이 높은 투명 전도성 물질로 구비될 수 있는 바, 투과영역(TA)에 연결배선(TWL)이 배치된다고 하더라도, 투과영역(TA)의 투과율은 확보될 수 있다. 본 발명의 일 실시예에 따른 표시 패널 및 이를 구비하는 표시 장치의 경우, 컴포넌트영역(CA)을 통해 광이 투과하도록 할 시, 광 투과율은 약 10% 이상, 보다 바람직하게 40% 이상이거나, 25% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
본 실시예에서는, 컴포넌트영역(CA)에 보조화소회로(PCa)들이 배치되지 않는 바, 투과영역(TA)의 면적이 확보될 수 있어 광 투과율이 보다 향상될 수 있다.
표시요소층(EDL)은 박막봉지층(TFEL)으로 커버되거나, 밀봉기판으로 커버될 수 있다. 일부 실시예에서, 박막봉지층(TFEL)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예로, 박막봉지층(TFEL)은 제1 및 제2무기봉지층(131, 133) 및 이들 사이의 유기봉지층(132)을 포함할 수 있다.
제1무기봉지층(131) 및 제2무기봉지층(133)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)과 같은 하나 이상의 무기 절연물을 포함할 수 있으며, 화학기상증착법(CVD) 등에 의해 형성될 수 있다. 유기봉지층(132)은 폴리머(polymer)계열의 소재를 포함할 수 있다. 폴리머 계열의 소재로는 실리콘계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
제1무기봉지층(131), 유기봉지층(132) 및 제2무기봉지층(133)은 메인표시영역(MDA) 및 보조표시영역(SDA)을 커버하도록 일체로 형성될 수 있다.
표시요소층(EDL)이 밀봉기판(미도시)으로 밀봉되는 경우, 밀봉기판은 표시요소층(EDL)을 사이에 두고 기판(100)과 마주보도록 배치될 수 있다. 밀봉기판과 표시요소층(EDL) 사이에는 갭이 존재할 수 있다. 밀봉기판은 글래스를 포함할 수 있다. 기판(100)과 밀봉기판 사이에는 프릿(frit) 등으로 이루어진 실런트가 배치되며, 실런트는 전술한 주변영역(DPA)에 배치될 수 있다. 주변영역(DPA)에 배치된 실런트는 표시영역(DA)을 둘러싸면서 측면을 통해 수분이 침투하는 것을 방지할 수 있다.
터치스크린층(TSL)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 터치스크린층(TSL)은 터치전극 및 터치전극과 연결된 터치 배선들을 포함할 수 있다. 터치스크린층(TSL)은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다.
터치스크린층(TSL)은 박막봉지층(TFEL) 상에 형성될 수 있다. 또는, 터치스크린층(TSL)은 터치기판 상에 별도로 형성된 후 광학 투명 접착제(OCA)와 같은 점착층을 통해 박막봉지층(TFEL) 상에 결합될 수 있다. 일 실시예로서, 터치스크린층(TSL)은 박막봉지층(TFEL) 바로 위에 직접 형성될 수 있으며, 이 경우 점착층은 터치스크린층(TSL)과 박막봉지층(TFEL) 사이에 개재되지 않을 수 있다.
광학기능층(OFL)은 반사 방지층을 포함할 수 있다. 반사 방지층은 외부에서 표시장치(1) 을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다.
일부 실시예에서, 광학기능층(OFL)은 편광 필름일 수 있다. 광학기능층(OFL)은 투과영역(TA)에 대응하는 개구(OFL_OP)를 구비할 수 있다. 이에 따라, 투과영역(TA)의 광투과율이 현저히 향상될 수 있다. 상기 개구(OFL_OP)에는 광투명수지(OCR, optically clear resin)와 같은 투명한 물질이 채워질 수 있다.
일부 실시예에서, 광학기능층(OFL)은 블랙매트릭스와 컬러필터들을 포함하는 필터 플레이트로 구비될 수 있다.
패널보호부재(PB)는 기판(100)의 하부에 부착되어, 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 패널보호부재(PB)는 컴포넌트영역(CA)에 대응하는 개구(PB_OP)를 구비할 수 있다. 패널보호부재(PB)에 개구(PB_OP)를 구비함으로써, 컴포넌트영역(CA)의 광 투과율을 향상시킬 수 있다. 패널보호부재(PB)는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate: PET) 또는 폴리이미드(polyimide: PI)를 포함하여 구비될 수 있다.
컴포넌트영역(CA)의 면적은 컴포넌트(40)가 배치되는 면적에 비해서 크게 구비될 수 있다. 이에 따라, 패널보호부재(PB)에 구비된 개구(PB_OP)의 면적은 상기 컴포넌트영역(CA)의 면적과 일치하지 않을 수 있다.
또한, 컴포넌트영역(CA)에는 복수의 컴포넌트(40)가 배치될 수 있다. 상기 복수의 컴포넌트(40)는 서로 기능을 달리할 수 있다. 예컨대, 복수의 컴포넌트(40) 는 카메라(촬상소자), 태양전지, 플래시(flash), 근접 센서, 조도 센서, 홍채 센서 중 적어도 두 개를 포함할 수 있다.
도 4에서는 컴포넌트영역(CA)의 하부에 배치된 하부금속층(bottom metal layer: BML)가 배치되고 있지 않으나, 일 실시예에 따른 표시장치(1)는 외부 광이 보조부화소(Pa)에 도달하는 것을 차단하는 하부금속층을 포함할 수 있다.
도 4에서는 보조화소회로(PCa)와 메인화소회로(PCm)를 동일하게 도시하였지만 보조화소회로(PCa)와 메인화소회로(PCm)는 서로 다르게 구성될 수 있다. 일 예로 보조화소회로(PCa)의 스토리지커패시터는 메인화소회로(PCm)의 스토리지커패시터 보다 정전용량이 크게 구성될 수 있다. 일 예로 보조화소회로(PCa)의 구동박막트랜지스터는 메인화소회로(PCm)의 구동박막트랜지스터와 채널영역의 모습이 다르게 구성될 수 있다.
도 5a 는 일 실시예에 따른 메인부화소를 구동하는 메인화소회로의 등가회로도이다.
도 5a 를 참조하면, 메인화소회로(PCm)는 제1트랜지스터(T1), 스위칭박막트랜지스터(T2), 보상박막트랜지스터(T3), 제1초기화박막트랜지스터(T4), 동작제어박막트랜지스터(T5), 발광제어박막트랜지스터(T6), 제2초기화박막트랜지스터(T7) 및 메인스토리지커패시터(Cst)를 포함할 수 있다.
도 5a 에서는 각 메인화소회로(PCm) 마다 신호선들(SL, SL-1, SL+1, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(SL, SL-1, SL+1, EL, DL) 중 적어도 어느 하나, 또는/및 초기화전압선(VL)은 이웃하는 화소회로들에서 공유될 수 있다.
제1트랜지스터(T1)의 구동드레인전극(D1)은 발광제어박막트랜지스터(T6)를 경유하여 발광소자(ED)와 전기적으로 연결될 수 있다. 제1트랜지스터(T1)의 구동소스전극(S1)은 동작제어박막트랜지스터(T5)의 동작제어드레인전극(D5)과 스위칭박막트랜지스터(T2)의 스위칭드레인전극(D2)과 전기적으로 연결될 수 있다. 제1트랜지스터(T1)는 스위칭박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 발광소자(ED)에 구동전류를 공급할 수 있다. 제1트랜지스터(T1)는 구동박막트랜지스터일 수 있다.
스위칭박막트랜지스터(T2)의 스위칭게이트전극(G2)은 스캔선(SL)과 연결되고, 스위칭소스전극(S2)은 데이터선(DL)과 연결될 수 있다. 스위칭박막트랜지스터(T2)의 스위칭드레인전극(D2)은 제1트랜지스터(T1)의 구동소스전극(S1)과 연결되어 있으면서 동작제어박막트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결될 수 있다. 스위칭박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴 온 되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 제1트랜지스터(T1)의 구동소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상박막트랜지스터(T3)의 보상게이트전극(G3)은 스캔선(SL)에 연결될 수 있다. 보상박막트랜지스터(T3)의 보상소스전극(S3)은 제1트랜지스터(T1)의 구동드레인전극(D1)과 연결되어 있으면서 발광제어박막트랜지스터(T6)를 경유하여 발광소자(ED)의 화소전극과 연결될 수 있다. 보상박막트랜지스터(T3)의 보상드레인전극(D3)은 메인스토리지커패시터(Cst)의 어느 하나의 전극, 제1초기화박막트랜지스터(T4)의 제1초기화소스전극(S4) 및 제1트랜지스터(T1)의 구동게이트전극(G1)과 함께 연결될 수 있다. 보상박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴 온(turn on)되어 제1트랜지스터(T1)의 구동게이트전극(G1)과 구동드레인전극(D1)을 서로 연결하여 제1트랜지스터(T1)를 다이오드 연결(diode-connection)시킬 수 있다.
제1초기화박막트랜지스터(T4)의 제1초기화게이트전극(G4)은 이전 스캔선(SL-1)과 연결될 수 있다. 제1초기화박막트랜지스터(T4)의 제1초기화드레인전극(D4)은 초기화전압선(VL)과 연결될 수 있다. 제1초기화박막트랜지스터(T4)의 제1초기화소스전극(S4)은 메인스토리지커패시터(Cst)의 어느 하나의 전극, 보상박막트랜지스터(T3)의 보상드레인전극(D3) 및 제1트랜지스터(T1)의 구동게이트전극(G1)과 함께 연결될 수 있다. 제1초기화박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴 온 되어 초기화전압(Vint)을 제1트랜지스터(T1)의 구동게이트전극(G1)에 전달하여 제1트랜지스터(T1)의 구동게이트전극(G1)의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작제어박막트랜지스터(T5)의 동작제어게이트전극(G5)은 발광제어선(EL)과 연결될 수 있다. 동작제어박막트랜지스터(T5)의 동작제어소스전극(S5)은 구동전압선(PL)과 연결될 수 있다. 동작제어박막트랜지스터(T5)의 동작제어드레인전극(D5)은 제1트랜지스터(T1)의 구동소스전극(S1) 및 스위칭박막트랜지스터(T2)의 스위칭드레인전극(D2)과 연결되어 있다.
발광제어박막트랜지스터(T6)의 발광제어게이트전극(G6)은 발광제어선(EL)과 연결될 수 있다. 발광제어박막트랜지스터(T6)의 발광제어소스전극(S6)은 제1트랜지스터(T1)의 구동드레인전극(D1) 및 보상박막트랜지스터(T3)의 보상소스전극(S3)과 연결될 수 있다. 발광제어박막트랜지스터(T6)의 발광제어드레인전극(D6)은 발광소자(ED)의 화소전극과 전기적으로 연결될 수 있다. 동작제어박막트랜지스터(T5) 및 발광제어박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴 온 되어 구동전압(ELVDD)이 발광소자(ED)에 전달되며, 발광소자(ED)에 구동 전류가 흐르게 된다.
제2초기화박막트랜지스터(T7)의 제2초기화게이트전극(G7)은 이후 스캔선(SL+1)에 연결될 수 있다. 제2초기화박막트랜지스터(T7)의 제2초기화소스전극(S7)은 발광소자(ED)의 화소전극과 연결될 수 있다. 제2초기화박막트랜지스터(T7)의 제2초기화드레인전극(D7)은 초기화전압선(VL)과 연결될 수 있다. 제2초기화박막트랜지스터(T7)는 이후 스캔선(SL+1)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴 온 되어 발광소자(ED)의 화소전극을 초기화시킬 수 있다.
도 5a에서는, 제1초기화박막트랜지스터(T4)와 제2초기화박막트랜지스터(T7)가 각각 이전 스캔선(SL-1) 및 이후 스캔선(SL+1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화박막트랜지스터(T4) 및 제2초기화박막트랜지스터(T7)는 모두 이전 스캔선(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동할 수 있다.
메인스토리지커패시터(Cst)의 하나의 전극은 구동전압선(PL)과 연결될 수 있다. 메인스토리지커패시터(Cst)의 다른 하나의 전극은 제1트랜지스터(T1)의 구동게이트전극(G1), 보상박막트랜지스터(T3)의 보상드레인전극(D3) 및, 제1초기화박막트랜지스터(T4)의 제1초기화소스전극(S4)에 함께 연결될 수 있다.
발광소자(ED)의 대향전극(예컨대, 캐소드)은 공통전압(ELVSS)을 제공받는다. 발광소자(ED)는 제1트랜지스터(T1)로부터 구동 전류를 전달받아 발광한다.
메인화소회로(PCm)는 도 7을 참조하여 설명한 박막트랜지스터 및 스토리지커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
도 5b 는 본 발명의 일 실시예에 따른 어느 한 메인화소회로를 나타낸 평면도이다.
도 5b를 참조하면, 제1트랜지스터(T1), 스위칭박막트랜지스터(T2), 보상박막트랜지스터(T3), 제1초기화박막트랜지스터(T4), 동작제어박막트랜지스터(T5), 발광제어박막트랜지스터(T6) 및 제2초기화박막트랜지스터(T7)는, 반도체층(1130)을 따라 배치된다. 반도체층(1130)은 무기절연물질인 버퍼층이 형성된 기판 상에 배치될 수 있다.
반도체층(1130)의 일부 영역들은, 제1트랜지스터(T1), 스위칭박막트랜지스터(T2), 보상박막트랜지스터(T3), 제1초기화박막트랜지스터(T4), 동작제어박막트랜지스터(T5), 발광제어박막트랜지스터(T6) 및 제2초기화박막트랜지스터(T7)의 반도체층들에 해당한다. 바꾸어 말하면, 제1트랜지스터(T1), 스위칭박막트랜지스터(T2), 보상박막트랜지스터(T3), 제1초기화박막트랜지스터(T4), 동작제어박막트랜지스터(T5), 발광제어박막트랜지스터(T6) 및 제2초기화박막트랜지스터(T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡진 것으로 이해할 수 있다.
반도체층(1130)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함하는데, 소스영역 및 드레인영역은 해당하는 박막트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 이하는 편의상, 소스영역 및 드레인영역을 각각 소스전극 및 드레인전극으로 부른다.
제1트랜지스터(T1)는 구동 채널영역에 중첩하는 구동게이트전극(G1) 및 구동채널영역 양측의 구동소스전극(S1) 및 구동드레인전극(D1)을 포함한다. 구동게이트전극(G1)과 중첩하는 구동채널영역은 오메가 형상과 같이 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동채널영역의 길이가 긴 경우 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 발광소자인 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭박막트랜지스터(T2)는 스위칭채널영역에 중첩하는 스위칭게이트전극(G2) 및 스위칭채널영역 양측의 스위칭소스전극(S2) 및 스위칭드레인전극(D2)을 포함한다. 스위칭게이트전극(G2)은 스캔선(SL)과 연결되고, 스위칭소스전극(S2)은 제2-1콘택홀(CNT2-1) 및 제2-2콘택홀(CNT2-2)을 통해 데이터선(DL)과 연결될 수 있다. 스위칭드레인전극(D2)은 구동소스전극(S1)과 연결될 수 있다.
보상박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상채널영역에 중첩하는 보상게이트전극(G3)들을 구비할 수 있으며, 보상게이트전극(G3)은 스캔선(SL)에 연결될 수 있다. 보상박막트랜지스터(T3)는 보상게이트전극(G3) 양 측에 배치된 보상소스전극(S3) 및 보상드레인전극(D3)을 포함할 수 있다. 보상박막트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 제1트랜지스터(T1)의 구동게이트전극(G1)과 연결될 수 있다.
제1초기화박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1초기화채널영역에 중첩하는 제1초기화게이트전극(G4)을 구비하며, 양측에 배치된 제1초기화소스전극(S4) 및 제1초기화드레인전극(D4)을 포함할 수 있다. 제1초기화게이트전극(G4)은 제4콘택홀(CNT4)을 통해 초기화전압선(VL)에 연결될 수 있다.
동작제어박막트랜지스터(T5)는 동작제어채널영역에 중첩하는 동작제어게이트전극(G5) 및 양측에 위치하는 동작제어소스전극(S5) 및 동작제어드레인전극(D5)을 포함할 수 있다. 동작제어드레인전극(D5)은 구동소스전극(S1)과 연결될 수 있다. 동작제어게이트전극(G5)은 발광제어선(EL)과 연결될 수 있다. 동작제어소스전극(S5)은 제5-1콘택홀(CNT5-1) 및 제5-2콘택홀(CNT5-2)을 통해 구동전압선(PL)과 연결될 수 있다.
발광제어박막트랜지스터(T6)는 발광제어채널영역에 중첩하는 발광제어게이트전극(G6), 및 양측에 위치하는 발광제어소스전극(S6) 및 발광제어드레인전극(D6)을 포함할 수 있다. 발광제어게이트전극(G6)은 발광제어선(EL)과 연결될 수 있다. 발광제어박막트랜지스터(T6)의 발광제어소스전극(S6)은 제1트랜지스터(T1)의 구동드레인전극(D1) 및 보상박막트랜지스터(T3)의 보상소스전극(S3)과 연결될 수 있다. 발광제어박막트랜지스터(T6)의 발광제어드레인전극(D6)은 제6-1콘택홀(CNT6-1), 제6-2콘택홀(CNT6-2) 및 화소콘택홀(CNTE)을 통해 발광소자(ED)의 화소전극과 전기적으로 연결될 수 있다.
제2초기화박막트랜지스터(T7)는 제2초기화채널영역에 중첩하는 제2초기화게이트전극(G7), 및 양측에 위치하는 제2초기화소스전극(S7) 및 제2초기화드레인전극(D7)을 포함할 수 있다. 제2초기화박막트랜지스터(T7)의 제2초기화소스전극(S7)은 발광소자(ED)의 화소전극과 연결될 수 있다. 제2초기화박막트랜지스터(T7)의 제2초기화드레인전극(D7)은 제7콘택홀(CNT7) 및 제4콘택홀(CNT4)을 통해 초기화전압선(VL)과 연결될 수 있다.
전술한 박막트랜지스터들은 신호라인(SL, SL-1, EL, DL), 초기화전압선(VL) 및 구동전압선(PL)에 연결될 수 있다.
스캔선(SL)은 x 방향을 따라 연장될 수 있다. 스캔선(SL)의 일 영역들은 스위칭게이트전극(G2) 및 보상게이트전극(G3)에 해당할 수 있다. 예컨대, 스캔선(SL) 중 스위칭박막트랜지스터(T2) 및 보상박막트랜지스터(T3)의 채널영역들과 중첩하는 영역이 각각 스위칭게이트전극(G2) 및 보상게이트전극(G3)일 수 있다.
이전 스캔선(SL-1)은 x 방향을 따라 연장되되, 일부 영역들은 각각 제1초기화게이트전극(G4) 및 제2초기화게이트전극(G7)에 해당할 수 있다. 예컨대, 이전 스캔선(SL-1) 중 제1초기화박막트랜지스터(T4) 및 제2초기화박막트랜지스터(T7)의 채널영역들과 중첩하는 영역이 각각 제1초기화게이트전극(G4) 및 제2초기화게이트전극(G7)일 수 있다.
발광제어선(EL)은 x 방향을 따라 연장된다. 발광제어선(EL)의 일 영역들은 각각 동작제어게이트전극(G5) 및 발광제어게이트전극(G6)에 해당할 수 있다. 예컨대, 발광제어선(EL) 중 동작제어박막트랜지스터(T5) 및 발광제어박막트랜지스터(T6)의 채널영역들과 중첩하는 영역이 각각 동작제어게이트전극(G5) 및 발광제어게이트전극(G6)일 수 있다.
구동게이트전극(G1)은 플로팅 전극으로, 전술한 노드연결선(1174)을 통해 보상박막트랜지스터(T3)와 연결될 수 있다.
전술한 이전 스캔선(SL-1), 스캔선(SL), 발광제어선(EL), 및 구동게이트전극(G1) 상에는 절연층(들)을 사이에 두고, 전극전압선(HL) 및 초기화전압선(VL)이 배치될 수 있다.
전극전압선(HL)은 데이터선(DL) 및 구동전압선(PL)과 교차하도록 x 방향을 따라 연장될 수 있다. 전극전압선(HL)의 일부는 구동게이트전극(G1)의 적어도 일부를 커버하며, 구동게이트전극(G1)과 함께 메인스토리지커패시터(Cst)를 형성할 수 있다. 예컨대, 구동게이트전극(G1)은 메인스토리지커패시터(Cst)의 하부전극(CE1)이 되고 전극전압선(HL)의 일부는 메인스토리지커패시터(Cst)의 상부전극(CE2)이 될 수 있다
메인스토리지커패시터(Cst)의 상부전극(CE2)은 구동전압선(PL)과 전기적으로 연결된다. 이와 관련하여, 전극전압선(HL)은 커패시터콘택홀(CNTC) 및 제5-2콘택홀(CNT5-2)을 통해 구동전압선(PL)과 접속될 수 있다. 따라서, 전극전압선(HL)은 구동전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 예컨대, 전극전압선(HL)은 +5V의 정전압을 가질 수 있다. 전극전압선(HL)은 횡방향 구동전압선으로 이해할 수 있다.
구동전압선(PL)은 y 을 따라 연장되고, 구동전압선(PL)과 전기적으로 연결된 전극전압선(HL)은 y 방향에 교차하는 x 방향을 따라 연장되므로, 표시영역에서 복수의 구동전압선(PL)들과 전극전압선(HL)들은 그물 구조(mesh structure)를 이룰 수 있다.
초기화전압선(VL)은 제4콘택홀(CNT4)을 통해 제1초기화박막트랜지스터(T4)에 연결된다. 초기화전압선(VL)은 제7콘택홀(CNT7) 및 제4콘택홀(CNT4)을 통해 제2초기화박막트랜지스터(T7)에 연결될 수 있다. 한편, 초기화전압선(VL)은 정전압(예컨대, -2V 등)을 가질 수 있다.
전술한 전극전압선(HL) 및 초기화전압선(VL) 상에는 절연층(들)을 사이에 두고 노드연결선(1174) 및 가로연결배선(UDL_H)이 배치될 수 있다.
노드연결선(1174)의 일단은 제3콘택홀(CNT3)을 통해 보상드레인전극(D3)에 연결되고, 타단은 제1콘택홀(CNT1)을 통해 구동게이트전극(G1)에 접속할 수 있다. 상부전극(CE2)은 제1스토리지개구(SOP)를 구비하며, 상기 제1콘택홀(CNT1)은 제1스토리지개구(SOP) 내에 배치될 수 있다.
가로연결배선(UDL_H)은 보조표시영역(SDA)에 의해 이격되어 배치되는 데이터선을 전기적으로 연결하기 위한 데이터연결선(DWL)의 일부분으로 x방향으로 연장되어 배치될 수 있다. 가로연결배선(UDL_H)은 절연층을 사이에 두고 배치되는 차폐선(SLD)과 중첩되어 배치될 수 있다. 차폐선(SLD)은 가로콘택홀(CNTH) 및 제5-2콘택홀(CNT5-2)을 통해 구동전압선(PL)과 연결되어 구동전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 예컨대, 차폐선(SLD)은 +5V의 정전압을 가질 수 있다.
전술한 노드연결선(1174) 및 가로연결배선(UDL_H) 상에는 절연층(들)을 사이에 두고 데이터선(DL), 구동전압선(PL), 세로연결배선(UDL_V) 및 연결전극(CM)이 배치될 수 있다.
데이터선(DL)은 y 방향으로 연장되며, 제2-1콘택홀(CNT2-1) 및 제2-2콘택홀(CNT2-2)을 통해 스위칭박막트랜지스터(T2)의 스위칭소스전극(S2)에 접속될 수 있다.
구동전압선(PL)은 y 방향으로 연장되며, 전술한 바와 같이 제5-2콘택홀(CNT5-2) 및 커패시터콘택홀(CNTC)을 통해 전극전압선(HL)과 연결될 수 있다. 또한, 제5-2콘택홀(CNT5-2) 및 제5-1콘택홀(CNT5-1)을 통해 동작제어박막트랜지스터(T5)에 연결될 수 있다.
세로연결배선(UDL_V)은 보조표시영역(SDA)에 의해 이격되어 배치되는 데이터선을 전기적으로 연결하기 위한 데이터연결선(DWL)의 일부분으로 y방향으로 연장되어 배치될 수 있다.
연결전극(CM)은 화소전극과 발광제어드레인전극(D6)을 전기적으로 연결할 수 있다. 바꾸어 말하면, 발광제어드레인전극(D6)은 제6-1콘택홀(CNT6-1) 및 제6-2콘택홀(CNT6-2)을 통해 연결전극(CM)과 연결되고, 연결전극(CM)은 화소콘택홀(CNTE)을 통해 화소전극과 연결될 수 있다.
도 6a 는 일 실시예에 따른 보조부화소를 구동하는 보조화소회로의 등가회로도이다.
도 6a를 참조하면, 보조화소회로(PCa)는 메인화소회로(PCm)와 마찬가지로, 제2트랜지스터(T1'), 스위칭박막트랜지스터(T2), 보상박막트랜지스터(T3), 제1초기화박막트랜지스터(T4), 동작제어박막트랜지스터(T5), 발광제어박막트랜지스터(T6) 및 제2초기화박막트랜지스터(T7)를 포함할 수 있다. 제2트랜지스터(T1')는 구동박막트랜지스터일 수 있다.
보조화소회로(PCa)는 도 5a의 메인화소회로(PCm)의 메인스토리지커패시터(Cst)보다 큰 용량을 가진 보조스토리지커패시터(Cst')를 포함할 수 있다. 보조스토리지커패시터(Cst')는 메인스토리지커패시터(Cst) 및 이와 병렬 연결된 추가스토리지커패시터(Ca)를 포함하여 구비될 수 있다. 보조화소회로(PCa)가 추가스토리지커패시터(Ca)를 더 포함함에 따라, 보조화소회로(PCa)에 포함된 보조스토리지커패시터(Cst')의 용량은 메인화소회로(PCm)에 포함된 메인스토리지커패시터(Cst)의 용량에 비해서 크게 구비될 수 있다. 일 예로 메인스토리지커패시터(Cst)의 정전용량은 61 fF(펨토패럿)일 수 있고, 보조스토리지커패시터(Cst')의 정전용량은 368 fF(펨토패럿)일 수 있다.
보조화소회로(PCa)에 포함된 각 박막트랜지스터(T1~T7)들의 연결관계는 메인화소회로(PCm)에서의 연결관계와 동일할 수 있다.
도 6b는 본 발명의 일 실시예에 따른 어느 한 보조화소회로를 나타낸 평면도이다.
도 6b를 참조하면, 보조화소회로(PCa)는 메인화소회로(PCm)와 마찬가지로, 제2트랜지스터(T1'), 스위칭박막트랜지스터(T2), 보상박막트랜지스터(T3), 제1초기화박막트랜지스터(T4), 동작제어박막트랜지스터(T5), 발광제어박막트랜지스터(T6) 및 제2초기화박막트랜지스터(T7)를 포함하며, 각 박막트랜지스터들은 메인화소회로(PCm)에서와 동일한 연결관계를 가질 수 있다.
도 6b의 보조화소회로(PCa)는 메인화소회로(PCm)와 비교할 때, 보조스토리지커패시터(Cst')의 정전용량이 메인스토리지커패시터(Cst)의 정전용량 보다 더 크게 구비되는 것에 차이가 있다. 또한 데이터선(DL)이 절연층(들)을 사이에 두고 초기화전압선(VL)과 구동전압선(PL) 사이에 배치되며, 발광제어드레인전극(D6)이 제6-1콘택홀(CNT6-1) 및 제6-4콘택홀(CNT6-4)을 통해 제2-1연결배선(TWL2-1)과 연결된다는 점에서 차이가 있다.
보조스토리지커패시터(Cst')는 제1하부전극(CE1a), 제2하부전극(CE1b) 및 보조상부전극(CE2')을 포함할 수 있다. 제1하부전극(CE1a)은 구동게이트전극(G1)의 기능을 동시에 수행할 수 있다. 제2하부전극(CE1b)은 제1하부전극(CE1a)과 동일층에 배치되되, 평면상 반도체층(1130)을 사이에 두고 이격되어 배치될 수 있다. 제2하부전극(CE1b)이 반도체층(1130)과 중첩되는 경우, 원하지 않는 신호가 발생할 수 있기에, 제2하부전극(CE1b)은 반도체층(1130)과 중첩되지 않는 것이 바람직할 수 있다. 보조상부전극(CE2')은 제1하부전극(CE1a) 및 제2하부전극(CE1b)을 모두 커버하는 크기로 형성될 수 있다. 제1하부전극(CE1a)은 제2하부전극(CE1b)과 브릿지배선(1175)에 의해서 연결될 수 있다. 보조상부전극(CE2')은 단일폐곡선 형태의 제2스토리지개구(SOP')를 포함할 수 있으며, 브릿지배선(1176)은 제1스토리지개구(SOP) 내부의 제1콘택홀(CNT1)과 제2스토리지개구(SOP') 내부의 보조콘택홀(CNTa)을 통해서 각각 제1하부전극(CE1a) 및 제2하부전극(CE1b)과 연결될 수 있다.
초기화전압선(VL)은 x 방향으로 연장되어 배치되되, 제1초기화드레인전극(D4)을 사이에 두고 이격되어 배치될 수 있다. 제1초기화드레인전극(D4)은 제4-1콘택홀(CNT4-1), 제4-2콘택홀(CNT4-2) 및 제4-3콘택홀(CNT4-3)을 통해 초기화전압선(VL)과 연결될 수 있다.
도 7a는 일 실시예에 따른 메인화소회로의 반도체층을 개략적으로 도시한 단면도이다. 도 7b는 일 실시예에 따른 보조화소회로의 반도체층을 개략적으로 도시한 단면도이다.
도 7a 및 7b를 참조하면, 메인화소회로(PCm)의 제1트랜지스터(T1)의 제1채널영역(CNL1)은 굴곡진 형상을 하고 있다. 제1채널영역(CNL1)의 y방향으로의 폭인 메인폭(Wm)과 굴곡을 따른 x방향으로의 길이를 메인길이(Lm)의 비율인 Wm/Lm을 제1채널영역(CNL1)의 종횡비(aspect ratio)라고 할 수 있다. 보조화소회로(PCa)의 제2트랜지스터(T1')의 제2채널영역(CNL2)은 굴곡지지 않고 사각형의 형상을 하고 있다. 제2채널영역(CNL2)의 y방향으로의 폭인 보조폭(Wa)과 y방향으로의 길이인 보조길이(La)의 비율인 Wa/La를 제2채널영역(CNL2)의 종횡비라고 할 수 있다. 보조폭(Wa)은 메인폭(Wm)보다 클 수 있다. 보조길이(La)는 메인길이(Lm)보다 작을 수 있다. 일 예로 메인폭(Wm)은 약 3~4μm일 수 있고, 메인길이(Lm)는 약 17~18μm일 수 있고, 보조폭(Wa)은 약 9~11μm일 수 있고 보조길이(La)는 약 9~11μm일 수 있다.
도 8a는 일 실시예에 따른 표시패널의 일부를 나타낸 개략적인 단면도로, 메인표시영역, 컴포넌트영역 및 회로영역의 일부를 개략적으로 도시한 단면도이다.
도 8a를 참조하면, 메인표시영역(MDA)에는 메인부화소(Pm)가 배치되고, 컴포넌트영역(CA) 및 회로영역(PCA)은 보조부화소(Pa) 및 투과영역(TA)을 구비한다. 메인표시영역(MDA)에는 메인박막트랜지스터(TFT)와 메인스토리지커패시터(Cst)를 포함하는 메인화소회로(PCm) 및 메인화소회로(PCm)와 연결된 표시요소로써 메인 유기발광다이오드(OLED)가 배치될 수 있다. 컴포넌트영역(CA) 및 회로영역(PCA)에는 보조유기발광다이오드(OLED')가 배치될 수 있다. 회로영역(PCA)에는 보조박막트랜지스터(TFT')와 보조스토리지커패시터(Cst')를 포함하는 보조화소회로(PC1, PC2)가 배치될 수 있다. 한편, 컴포넌트영역(CA)에는 제1화소회로(PC1)와 보조유기발광다이오드(OLED')를 연결하는 연결배선(TWL2-1, TWL2-2)이 배치될 수 있다. 회로영역(PCA)에는 제2소회로(PC2와 보조유기발광다이오드(OLED')를 연결하는 제1연결배선(TWL1)이 배치될 수 있다.
본 실시예에서, 제1화소회로(PC1)는 컴포넌트영역(CA)에 배치된 제1부화소(P1)와 연결될 수 있고, 제2화소회로(PC2)는 회로영역(PCA)에 배치된 제2부화소(P2)와 연결될 수 있다. 제2부화소(P2)들은 메인표시영역(MDA)과의 시각적인 이질감을 최소화하고, 시인성을 향상시키기 위해 규칙적인 배열을 할 수 있다. 규칙적으로 배열된 제2부화소(P2)들 중 일부는 제1화소회로(PC1)와 중첩되어 배치될 수 있다.
또한, 보조화소회로(PC1, PC2)는 메인화소회로(PCm)와 구동박막트랜지스터 및/또는 스토리지커패시터의 구조가 다를 수 있다.
본 실시예에서는 표시요소로써 유기발광다이오드가 채용된 것을 예를 들고 있으나, 다른 실시예로 표시요소로써 무기 발광 소자, 또는 양자점 발광 소자가 채용될 수 있다.
이하, 표시패널(10)에 포함된 구성들이 적층된 구조에 대해서 설명하도록 한다. 표시패널(10)은 기판(100), 버퍼층(111), 회로층(PCL), 표시요소층(EDL)이 적층되어 구비될 수 있다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
버퍼층(111)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(100)과 버퍼층(111) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다. 일부 실시예에서, 버퍼층(111)은 실리콘산화물(SiO2) 또는 실리콘질화물(SiNX)으로 구비될 수 있다.
회로층(PCL)은 버퍼층(111) 상에 배치되며, 화소회로(PCm, PCa), 제1게이트절연층(112), 제2게이트절연층(113), 층간절연층(115), 및 평탄화층(117)을 포함할 수 있다. 메인화소회로(PCm)는 메인박막트랜지스터(TFT) 및 메인스토리지커패시터(Cst)를 포함할 수 있으며, 보조화소회로(PC1, PC2)는 보조박막트랜지스터(TFT') 및 보조스토리지커패시터(Cst')를 포함할 수 있다.
버퍼층(111) 상부에는 메인박막트랜지스터(TFT) 및 보조박막트랜지스터(TFT')가 배치될 수 있다. 메인박막트랜지스터(TFT)는 제1반도체층(A1), 제1게이트전극(G1), 제1소스전극(S1), 제1드레인전극(D1)을 포함한다. 메인박막트랜지스터(TFT)는 메인유기발광다이오드(OLED)와 연결되어 메인유기발광다이오드(OLED)를 구동할 수 있다. 보조박막트랜지스터(TFT')는 보조유기발광다이오드(OLED')와 연결되어 보조유기발광다이오드(OLED')를 구동할 수 있다. 보조박막트랜지스터(TFT')는 메인박막트랜지스터(TFT)와 유사한 구성을 가지는 바, 메인박막트랜지스터(TFT)에 대한 설명으로 보조박막트랜지스터(TFT')의 설명을 갈음한다.
제1반도체층(A1)은 상기 버퍼층(111) 상에 배치되며, 폴리실리콘을 포함할 수 있다. 다른 실시예로, 제1반도체층(A1)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 다른 실시예로, 제1반도체층(A1)은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 제1반도체층(A1)은 채널영역과 불순물이 도핑된 소스영역 및 드레인영역을 포함할 수 있다.
제1반도체층(A1)을 덮도록 제1게이트절연층(112)이 구비될 수 있다. 제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기 절연물을 포함할 수 있다. 제1게이트절연층(112)은 전술한 무기절연물을 포함하는 단일층 또는 다층일 수 있다.
제1게이트절연층(112) 상부에는 상기 제1반도체층(A1)과 중첩되도록 제1게이트전극(G1)이 배치된다. 제1게이트전극(G1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제1게이트전극(G1)은 Mo의 단층일 수 있다.
제2게이트절연층(113)은 상기 제1게이트전극(G1)을 덮도록 구비될 수 있다. 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등과 같은 무기 절연물을 포함할 수 있다. 제2게이트절연층(113)은 전술한 무기절연물을 포함하는 단일층 또는 다층일 수 있다.
제2게이트절연층(113) 상부에는 메인스토리지커패시터(Cst)의 상부전극(CE2) 및 보조스토리지커패시터(Cst')의 보조상부전극(CE2')이 배치될 수 있다.
메인표시영역(MDA)에서 메인스토리지커패시터(Cst)의 상부전극(CE2)은 그 아래의 제1게이트전극(G1)과 중첩할 수 있다. 제2게이트절연층(113)을 사이에 두고 중첩하는 제1게이트전극(G1) 및 상부전극(CE2)은 메인스토리지커패시터(Cst)를 이룰 수 있다. 제1게이트전극(G1)은 메인스토리지커패시터(Cst)의 하부전극(CE1)일 수 있다.
회로영역(PCA)에서 보조스토리지커패시터(Cst')의 보조상부전극(CE2')은 그 아래의 보조박막트랜지스터(TFT')의 게이트전극과 중첩할 수 있다. 보조 박막트랜지스터(TFT')의 게이트전극은 보조스토리지커패시터(Cst')의 제1하부전극(CE1a)일 수 있다. 보조스토리지커패시터(Cst')는 제1하부전극(CE1a)과 동일층에 배치된 제2하부전극(CE1b)을 더 포함할 수 있다. 보조스토리지커패시터(Cst')의 보조상부전극(CE2')은 제1하부전극(CE1a) 및 제2하부전극(CE1b)과 중첩될 수 있다. 제1하부전극(CE1a)과 제2하부전극(CE1b)은 전기적으로 연결될 수 있다. 이러한 구성에 의해서 보조스토리지커패시터(Cst')의 정전 용량은 메인스토리지커패시터(Cst)의 정전 용량보다 크게 구비될 수 있다.
상부 전극(CE2, CE2')은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
층간절연층(115)은 상기 상부 전극(CE2, CE2')을 덮도록 형성될 수 있다. 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 층간절연층(115)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
소스전극(S1) 및 드레인전극(D1)은 층간절연층(115) 상에 배치될 수 있다. 소스전극(S1) 및 드레인전극(D1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극(S1)과 드레인전극(D1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
층간절연층(115) 상부에는 제1화소회로(PC1)와 연결된 연결배선(TWL2-1, TWL2-2)이 배치될 수 있다. 연결배선(TWL2-1, TWL2-2)은 회로영역(PCA)에서부터 컴포넌트영역(CA)까지 연장되어 배치되어 보조유기발광다이오드(OLED')와 제1화소회로(PC1)를 연결할 수 있다.
제1연결배선(TWL1)은 회로영역(PCA)에 배치되어 제2화소회로(PC2), 예컨대, 보조박막트랜지스터(TFT')와 연결될 수 있다. 제1연결배선(TWL1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제2-1연결배선(TWL2-1)은 회로영역(PCA)에 배치되어 제1화소회로(PC1), 예컨대, 보조박막트랜지스터(TFT')와 연결될 수 있다. 제2-2연결배선(TWL2-2)은 제2-1연결배선(TWL2-1)과 연결되며, 컴포넌트영역(CA)의 투과영역(TA)에 배치될 수 있다. 제2-2연결배선(TWL2-2)은 제2-1연결배선(TWL2-1)과 동일한 층에 배치되되, 제2-1연결배선(TWL2-1)과 다른 물질로 구비될 수 있다. 제2-2연결배선(TWL2-2)의 끝단은 제2-1연결배선(TWL2-1)의 끝단을 덮도록 구비될 수 있다.
제2-1연결배선(TWL2-1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 제2-1연결배선(TWL2-1)은 제1연결배선(TWL1)과 동일한 공정에서, 동일한 층에 형성될 수 있다. 제2-1연결배선(TWL2-1)은 제1연결배선(TWL1)과 동일한 물질을 포함할 수 있다.
제2-2연결배선(TWL2-2)은 투명한 전도성 물질로 구비될 수 있다. 예컨대, 제2-2연결배선(TWL2-2)은 투명한 전도성 산화물(Transparent Conducting Oxide, TCO)로 구비될 수 있다. 제2-2연결배선(TWL2-2)은 인듐주석산화물(ITO: indium tin oxide), 인듐아연산화물(IZO: indium zinc oxide), 아연산화물(ZnO: zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO: indium gallium oxide) 또는 알루미늄아연산화물(AZO: aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
제2-1연결배선(TWL2-1)은 제2-2연결배선(TWL2-2) 보다 도전율이 높게 구비될 수 있다. 제2-1연결배선(TWL2-1)은 회로영역(PCA)에 배치되는 바, 광 투과율을 확보할 필요가 없기에 제2-2연결배선(TWL2-2)보다 광 투과율은 낮지만 도전율이 높은 물질로 채용할 수 있다. 이에 따라, 연결배선(TWL)의 저항값을 최소화할 수 있다.
소스전극(S1, S2), 드레인전극(D1, D2) 및 연결배선(TWL)을 덮도록 평탄화층(117)이 배치될 수 있다. 평탄화층(117)은 그 상부에 배치되는 제1화소전극(121) 및 제2화소전극(121')이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다.
평탄화층(117)은 유기물질 또는 무기물질을 포함할 수 있으며, 단층구조 또는 다층구조를 가질 수 있다. 평탄화층(117)은 제1평탄화층(117a) 및 제2평탄화층(117b)으로 구비될 수 있다. 이에 따라, 제1평탄화층(117a)과 제2평탄화층(117b) 사이에 배선 등의 도전 패턴을 형성할 수 있어, 고집적화에 유리할 수 있다. 제1평탄화층(117a) 상부에는 연결전극(CM, CM'), 및 데이터연결선(DWL)이 배치될 수 있다.
이러한, 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일렌계 고분자, 또는 비닐알콜계 고분자 등을 포함할 수 있다. 한편, 평탄화층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기절연물을 포함할 수 있다. 평탄화층(117)을 형성할 시, 층을 형성한 후 평탄한 상면을 제공하기 위해서 그 층의 상면에 화학적 기계적 폴리싱이 수행될 수 있다.
제1평탄화층(117a)은 화소회로를 덮도록 배치될 수 있다. 제2평탄화층(117b)은 상기 제1평탄화층(117a) 상에 배치되며, 화소전극(121, 121')이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다.
제2평탄화층(117b) 상에는 유기발광다이오드(OLED, OLED')가 배치된다. 유기발광다이오드(OLED, OLED')의 화소전극(121, 121')은 제1평탄화층(117a) 상에 배치된 연결전극(CM, CM')을 통해서 화소회로와 연결될 수 있다.
제1화소전극(121)과 제2화소전극(121')은 인듐주석산화물(ITO: indium tin oxide), 인듐아연산화물(IZO: indium zinc oxide), 아연산화물(ZnO: zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO: indium gallium oxide) 또는 알루미늄아연산화물(AZO: aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 제1화소전극(121)과 제2화소전극(121')은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 예컨대 제1화소전극(121)과 제2화소전극(121')은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막들을 갖는 구조를 가질 수 있다. 이 경우, 제1화소전극(121)과 제2화소전극(121')은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
뱅크층(119)은 평탄화층(117) 상에서, 제1화소전극(121) 및 제2화소전극(121') 각각의 가장자리를 덮으며, 제1화소전극(121) 및 제2화소전극(121')의 중앙부를 노출하는 제1개구(OP1) 및 제2개구(OP2)를 구비할 수 있다. 상기 제1개구(OP1) 및 제2개구(OP2)에 의해서 유기발광다이오드(OLED, OLED')의 발광영역, 즉, 부화소(Pm, Pa)의 크기 및 형상이 정의된다.
뱅크층(119)은 화소전극(121, 121')의 가장자리와 화소전극(121, 121') 상부의 대향전극(123)의 사이의 거리를 증가시킴으로써 화소전극(121, 121')의 가장자리에서 아크(arc) 등이 발생하는 것을 방지하는 역할을 할 수 있다. 뱅크층(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
뱅크층(119)의 제1개구(OP1) 및 제2개구(OP2)의 내부에는 제1화소전극(121) 및 제2화소전극(121')에 각각 대응되도록 형성된 제1발광층(122b) 및 제2발광층(122b')이 배치된다. 제1발광층(122b)과 제2발광층(122b')은 고분자 물질 또는 저분자 물질을 포함할 수 있으며, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
제1발광층(122b)과 제2발광층(122b')의 상부 및/또는 하부에는 유기 기능층(122e)이 배치될 수 있다. 유기기능층(122e)은 제1기능층(122a) 및/또는 제2기능층(122c)을 포함할 수 있다. 제1기능층(122a) 또는 제2기능층(122c)은 생략될 수 있다.
제1기능층(122a)은 제1발광층(122b)과 제2발광층(122b')의 하부에 배치될 수 있다. 제1기능층(122a)은 유기물로 구비된 단층 또는 다층일 수 있다. 제1기능층(122a)은 단층구조인 홀 수송층(HTL: Hole Transport Layer)일 수 있다. 또는, 제1기능층(122a)은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다. 제1기능층(122a)은 메인표시영역(MDA)과 컴포넌트영역(CA)에 포함된 유기발광다이오드(OLED, OLED')들에 대응되도록 일체로 형성될 수 있다.
제2기능층(122c)은 상기 제1발광층(122b) 및 제2발광층(122b') 상부에 배치될 수 있다. 제2기능층(122c)은 유기물로 구비된 단층 또는 다층일 수 있다. 제2기능층(122c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제2기능층(122c)은 메인표시영역(MDA)과 컴포넌트영역(CA)에 포함된 유기발광다이오드(OLED, OLED')들에 대응되도록 일체로 형성될 수 있다.
제2기능층(122c) 상부에는 대향전극(123)이 배치된다. 대향전극(123)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예컨대, 대향전극(123)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(123)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 대향전극(123)은 메인표시영역(MDA)과 보조표시영역(PCA, CA)에 포함된 유기발광다이오드(OLED, OLED')들에 대응되도록 일체로 형성될 수 있다.
메인표시영역(MDA)에 형성된 제1화소전극(121)으로부터 대향전극(123)까지의 층들은 메인 유기발광다이오드(OLED)를 이룰 수 있다. 컴포넌트영역(CA)및 회로영역(PCA)에 형성된 제2화소전극(121')으로부터 대향전극(123)까지의 층들은 보조유기발광다이오드(OLED')를 이룰 수 있다.
대향전극(123) 상에는 유기물질을 포함하는 상부층(150)이 형성될 수 있다. 상부층(150)은 대향전극(123)을 보호하는 동시에 광추출 효율을 높이기 위해서 마련된 층일 수 있다. 상부층(150)은 대향전극(123) 보다 굴절률이 높은 유기물질을 포함할 수 있다. 또는, 상부층(150)은 굴절률이 서로 다른층들이 적층되어 구비될 수 있다. 예컨대, 상부층(150)은 고굴절률층/저굴절률층/고굴절률층이 적층되어 구비될 수 있다. 이 때, 고굴절률층의 굴절률은 1.7이상 일 수 있으며, 저굴절률층의 굴절률은 1.3이하 일 수 있다.
상부층(150)은 추가적으로 LiF를 포함할 수 있다. 또는, 상부층(150)은 추가적으로 실리콘산화물(SiO2), 실리콘질화물(SiNx)과 같은 무기 절연물을 포함할 수 있다
도 8b는 일 실시예에 따른 표시패널의 일부를 나타낸 개략적인 단면도이다. 도 8b에 있어서 도 8a과 동일한 참조부호는 동일 부재를 일컫는 바, 이들의 중복 설명은 생략한다.
도 8b를 참조하면, 제2-3연결배선(TWL2-3)은 제2-1연결배선(TWL2-1) 및 제2-2연결배선(TWL2-2)과 다른 층에 배치될 수 있다. 예컨대, 제2-1연결배선(TWL2-1)은 층간절연층(115) 상부에 배치되며, 제2-3연결배선(TWL2-3)은 제1평탄화층(117a) 상부에 배치될 수 있다.
제2-1연결배선(TWL2-1)과 제2-3연결배선(TWL2-3)은 컴포넌트영역(CA)과 회로영역(PCA)의 경계 근방에서 제1평탄화층(117a)을 관통하는 콘택홀을 통해 연결될 수 있다. 제2-3연결배선(TWL2-3)은 도전율이 높은 물질로 구비될 수 있다.
도 8a 및 8b에서와 같이 제2-2연결배선(TWL2-2)은 층간절연층(115) 상부 및 제2평탄화층(117b) 하부에 위치하는 제1평탄화층(117a)에 존재할 수 있다. 이렇게 단일한 층에 제2-2연결배선(TWL2-2)이 배치됨으로써 전체 공정과정에서 제2-2연결배선(TWL2-2)을 형성하기 위해 추가되어야 하는 공정을 최소화할 수 있다. 바꾸어 말하면, 제2-2연결배선(TWL2-2)을 형성하기 위한 공정단계는 한단계만 추가될 수 있다.
도 8c는 일 실시예에 따른 표시패널의 일부를 나타낸 개략적인 단면도이다. 도 8c에 있어서 도 8a과 동일한 참조부호는 동일 부재를 일컫는 바, 이들의 중복 설명은 생략한다.
표시패널(10)의 무기절연층(IL)은 컴포넌트영역(CA)에 대응하는 홀 또는 그루브(groove)를 구비할 수 있다. 예컨대, 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(115)을 통칭하여 무기절연층(IL)이라고 하면, 무기절연층(IL)은 투과영역(TA)에 대응하는 제1홀(H1)을 가질 수 있다. 제1홀(H1)은 버퍼층(111) 또는 기판(100)의 상면의 일부를 노출시킬 수 있다. 제1홀(H1)은 컴포넌트영역(CA)에 대응되도록 형성된 제1게이트절연층(112)의 개구, 제2게이트절연층(113)의 개구 및 층간절연층(115)의 개구가 중첩된 것일 수 있다. 이러한 개구들은 별도의 공정을 통해서 각각 형성되거나 동일한 공정을 통해서 동시에 형성될 수 있다. 이러한 개구들이 별도의 공정으로 형성되는 경우, 제1홀(H1)의 내측면은 매끄럽지 않고 계단 형상과 같은 단차를 가질 수도 있다. 물론 이와 달리, 무기절연층(IL)은 버퍼층(111)을 노출하는 제1홀(H1)이 아닌 그루브(groove)를 가질 수도 있다. 무기절연층(IL)의 홀 또는 그루브 내부에는 유기절연물질이 채워질 수 있다. 상기 유기절연물질은 제1평탄화층(117a)과 동일한 물질일 수 있다.
무기절연층(IL)이 컴포넌트영역(CA)에 대응하는 홀 또는 그루브(groove)를 가짐으로써 컴포넌트영역(CA)의 광투과율을 증가시킬 수 있다. 구체적으로, 컴포넌트영역(CA)에 대응하는 홀 또는 그루브(groove)는 유기절연물질로 채워질 수 있는데 상기 유기절연물질은 무기절연층(IL)을 구성하는 물질보다 광투과율이 높은 것 일 수 있다. 따라서 컴포넌트영역(CA)의 광투과율이 증가할 수 있다.
제2-2연결배선(TWL2-2)은 도 8a와 다르게 제1평탄화층(117a) 상에 배치될 수 있다.
도 9a 및 9b는 일 실시예에 따른 표시패널의 일부를 나타낸 개략적인 평면도이다
도 9a 및 도 9b를 참조하면, 표시패널(10)은 각 화소회로(PCm, PCa)에 데이터신호를 전달하는 데이터선(DL)과 스캔신호를 전달하는 스캔선(SL)을 포함할 수 있다.
스캔선(SL)은 x방향으로 연장되어 배치될 수 있다. 동일한 행에 배치된 메인화소회로(PCm)와 제1화소회로(PC1)는 동일한 스캔선(SL)에 연결되어 스캔신호를 전달받을 수 있다. 동일한 행에 배치된 메인화소회로(PCm)와 제2화소회로(PC2)는 동일한 스캔선(SL)에 연결되어 스캔신호를 전달받을 수 있다.
데이터선은 y방향으로 연장되어 배치될 수 있다. 일부 데이터선은 보조표시영역(SDA)에 의해 제1데이터선(DL1) 및 제2데이터선(DL2)으로 이격될 수 있다. 제1데이터선(DL1) 및 제2데이터선(DL2)은 데이터연결선(DWL)에 의해 전기적으로 연결될 수 있다. 데이터연결선(DWL)은 간섭을 피하기 위해 서로 다른 층에 배치되는 가로연결배선(UDL_H) 및 세로연결배선(ULD_V)을 포함할 수 있다. 동일한 열에 배치되는 제1화소회로(PC1), 제2화소회로(PC2) 및 메인화소회로(PCm)는 동일한 제1데이터선(DL1), 제2데이터선(DL2) 및 데이터연결선(DWL)에 연결되어 동일한 데이터신호를 전달받을 수 있다. 제1데이터선(DL1), 제2데이터선(DL2) 및 데이터연결선(DWL)은 표시영역(DA) 상에 배치될 수 있다.
본 발명에 의한 다른 실시예에 의하면 도 9b에서 도시된 바와 같이 데이터연결선(DWL)과 제2데이터선(DL2, DL2')의 일부는 주변영역(DPA)에 배치될 수 있다.
도 10a는 도 9a의 B영역을 확대한 평면도이다.
데이터연결선은 x 방향으로 연장된 가로연결배선(UDL_H) 및 y 방향으로 연장된 세로연결배선(ULD_V)을 포함할 수 있다. 가로연결배선(UDL_H) 및 세로연결배선(ULD_V)은 간섭을 피하기 위해 서로 다른 층에 배치될 수 있다. 가로연결배선(UDL_H)이 안정적으로 구동될 수 있도록 가로연결배선(UDL_H)은 차폐선(SLD)과 중첩되어 배치될 수 있다. 가로연결배선(UDL_H)은 층간절연층(115, 도 8a)과 동일한 층에 형성되고, 동일한 물질을 포함할 수 있다. 가로연결배선(UDL_H)은 콘택홀을 통해 세로연결배선(ULD_V)과 연결되어 y방향으로 데이터신호를 전달할 수 있다. 세로연결배선(ULD_V)은 연결전극(CM, 도8a)과 동일한 층에 형성되며, 동일한 물질을 포함할 수 있다.
도 10b는 도 9b의 C영역을 확대한 평면도이다. 도 10c은 도 10b의 일부를 Ⅹ-Ⅹ'를 따라 절취한 단면도이다.
도 10b 및 10c에 있어서 도 8a와 동일한 참조부호는 동일 부재를 일컫는 바, 이들의 중복 설명은 생략한다.
도 10b 및 10c를 참조하면, 제1게이트절연층(112)상에 제1가로선(1131)이 배치되고, 제2게이트절연층(113)상에 제2가로선(1151)이 배치될 수 있다. 제1가로선(1131)과 제2가로선(1151)은 데이터연결선의 일부일 수 있다. 제1가로선(1131)은 제1게이트절연층(112) 상에 배치될 수 있다. 또한 제1가로선(1131)은 스토리지커패시터의 하부전극(CE1) 또는 게이트전극과 같은 층에 배치되며, 동일한 물질을 포함할 수 있다. 제2가로선(1151)은 제2게이트절연층(113) 상에 배치될 수 있다. 또한 제2가로선(1151)은 스토리지커패시터의 상부전극(CE2)과 같은 층에 배치되며, 동일한 물질을 포함할 수 있다. 제2가로선(1151)은 콘택홀을 통해 제1연결선(1171)과 연결될 수 있다. 제1연결선(1171)은 층간절연층(115) 상에 배치될 수 있다. 또한 제1연결선(1171)은 가로연결배선(UDL_H, 도 10a)과 동일한 층에 형성되며, 동일한 물질을 포함할 수 있다. 제1가로선(1131)은 콘택홀을 통해 제1연결선(1171)과 연결될 수 있다. 제1연결선(1171)은 y축방향으로 연장되다가 메인표시영역(MDA)에 도달하면 다시 콘택홀을 통해 제2연결선(1173)과 연결될 수 있다. 제2연결선(1173)은 세로연결배선(ULD_V, 도 10a)과 동일한 물질을 포함할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시장치
MDA: 메인표시영역
CA: 컴포넌트영역
PCA: 회로영역
PCA1: 제1회로영역
PCA2: 제2회로영역
DPA: 주변영역
PAD: 패드부
SDA: 보조표시영역
Pm: 메인부화소
PCm: 메인화소회로
Pa: 보조부화소
PCa: 보조화소회로
P1: 제1부화소
PC1: 제1화소회로
P2: 제2부화소
PC2: 제2화소회로
Cst: 메인스토리지커패시터
Cst': 보조스토리지커패시터
DL: 데이터라인
DWL: 데이터연결선
SLD: 차폐선

Claims (20)

  1. 메인표시영역, 회로영역과 컴포넌트영역을 구비한 보조표시영역, 및 주변영역을 포함하는 기판;
    상기 메인표시영역에 배치된 메인표시요소들 및 상기 메인표시요소들과 각각 연결된 메인화소회로들;
    상기 컴포넌트영역에 배치된 제1표시요소들;
    상기 회로영역에 배치된 제2표시요소들;
    상기 회로영역에 배치되는 보조화소회로들;을 포함하고,
    상기 회로영역은 상기 메인표시영역과 상기 컴포넌트영역 사이에 배치되고,
    상기 보조화소회로들은,
    상기 제1표시요소들과 각각 연결된 제1화소회로들; 및
    상기 제2표시요소들 각각과 연결된 제2화소회로들;를 포함하며,
    상기 제2표시요소들 중 적어도 일부는 상기 제1화소회로들과 중첩된, 표시 패널.
  2. 제1항에 있어서,
    상기 주변영역에 배치된 패드부;를 더 포함하고,
    상기 회로영역은,
    상기 컴포넌트영역을 사이에 두고 이격된 제1회로영역 및 제2회로영역을 포함하고,
    상기 제1회로영역은 컴포넌트영역을 기준으로 패드부와 멀리 배치되며, 상기 제2회로영역은 컴포넌트영역을 기준으로 패드부와 가까이 배치되는, 표시패널.
  3. 제1항에 있어서,
    상기 보조화소회로들 중 하나의 보조화소회로 차지하는 면적은 상기 메인화소회로들 중 하나의 메인화소회로가 차지하는 면적에 비해 큰, 표시패널.
  4. 제1항에 있어서,
    상기 메인화소회로는 제1채널영역을 포함하는 반도체층, 및 제1게이트전극을 구비한 제1트랜지스터;를 포함하고,
    상기 보조화소회로는 제2채널영역을 포함하는 반도체층, 및 제2게이트전극을 구비한 제2트랜지스터;를 포함하며,
    상기 제1트랜지스터와 제2트랜지스터는 구동박막트랜지스터이며,
    상기 제2채널영역의 폭은 상기 제1채널영역의 폭보다 큰, 표시패널.
  5. 제4항에 있어서,
    상기 제2채널영역의 길이는 상기 제1채널영역의 길이보다 작은, 표시패널.
  6. 제4항에 있어서,
    상기 메인화소회로는 상기 제1트랜지스터와 중첩된 메인커패시터를 포함하고,
    상기 보조화소회로는 상기 제2트랜지스터와 중첩된 보조커패시터를 포함하며,
    상기 보조커패시터의 정전용량은 상기 메인커패시터의 정전용량에 비해 큰, 표시패널.
  7. 제1항에 있어서,
    상기 제2화소회로들은,
    상기 메인화소회로들 및 상기 제1화소회로들 사이에 배치되는, 표시패널.
  8. 제1항에 있어서,
    상기 제1화소회로들의 개수는 상기 제2화소회로들의 개수에 비해 큰, 표시패널.
  9. 제2항에 있어서,
    상기 보조표시영역을 사이에 두고 이격된 제1데이터선 및 제2데이터선; 을 더 포함하고,
    상기 제1데이터선과 제2데이터선은 데이터연결선에 의해 연결된, 표시패널.
  10. 제9항에 있어서,
    상기 데이터연결선은 상기 보조표시영역을 우회하여, 메인표시영역에 배치된, 표시패널.
  11. 제9항에 있어서,
    상기 데이터연결선의 적어도 일부분은 상기 주변영역에 배치된, 표시패널.
  12. 제9항에 있어서,
    상기 데이터연결선과 중첩된 차폐선; 을 더 포함하는, 표시패널.
  13. 제1항에 있어서,
    단위 면적 당 상기 제1표시요소의 개수 및 단위 면적 당 상기 제2표시요소들의 개수는, 단위 면적 당 상기 메인표시요소들의 개수보다 작은, 표시패널.
  14. 표시장치에 있어서,
    메인표시영역, 회로영역과 컴포넌트영역이 배치되는 보조표시영역 및 주변영역을 포함하는 표시패널; 및
    상기 표시패널의 하부에서 상기 컴포넌트영역에 대응하도록 배치된 컴포넌트; 를 포함하며,
    상기 표시패널은,
    기판;
    상기 메인표시영역에 배치된 메인표시요소들 및 상기 메인표시요소들과 연결된 메인화소회로들;
    상기 컴포넌트영역에 배치되는 제1표시요소들 및 상기 회로영역에 배치되는 제2표시요소들을 포함하는 보조표시요소들 및 상기 보조표시요소들과 연결되는 보조화소회로들;을 포함하고,
    상기 보조화소회로들은,
    상기 제1표시요소들과 각각 연결된 제1화소회로들; 및
    상기 제2표시요소들 각각과 연결된 제2화소회로들;를 포함하며,
    상기 회로영역은 상기 메인표시영역과 상기 컴포넌트영역 사이에 배치되며,
    상기 제2표시요소들 중 적어도 일부는 상기 제1화소회로들과 중첩된, 표시장치.
  15. 제14항에 있어서,
    상기 주변영역에 배치된 패드부;를 더 포함하고,
    상기 회로영역은,
    상기 컴포넌트영역을 사이에 두고 이격된 제1회로영역 및 제2회로영역을 포함하고,
    상기 제1회로영역은 컴포넌트영역을 기준으로 패드부와 멀리 배치되며, 상기 제2회로영역은 컴포넌트영역을 기준으로 패드부와 가까이 배치되는, 표시장치.
  16. 제14항에 있어서,
    상기 메인화소회로는 제1채널영역을 포함하는 반도체층, 및 제1게이트전극을 구비한 제1트랜지스터;를 포함하고,
    상기 보조화소회로는 제2채널영역을 포함하는 반도체층, 및 제2게이트전극을 구비한 제2트랜지스터;를 포함하며,
    상기 제1트랜지스터와 제2트랜지스터는 구동박막트랜지스터이며,
    상기 제2채널영역의 폭은 상기 제1채널영역의 폭보다 큰, 표시장치.
  17. 제16항에 있어서,
    상기 제2채널영역의 길이는 상기 제1채널영역의 길이보다 작은, 표시장치.
  18. 제16항에 있어서,
    상기 메인화소회로는 상기 제1트랜지스터와 중첩된 메인커패시터를 포함하고,
    상기 보조화소회로는 상기 제2트랜지스터와 중첩된 보조커패시터를 포함하며,
    상기 보조커패시터의 정전용량은 상기 메인커패시터의 정전용량에 비해 큰, 표시장치.
  19. 제14항에 있어서,
    상기 데이터연결선과 중첩되어 배치되는 차폐선; 을 더 포함하는, 표시장치.
  20. 제14항에 있어서,
    단위 면적 당 상기 제1표시요소의 개수 및 단위 면적 당 상기 제2표시요소들의 개수는, 단위 면적 당 상기 메인표시요소들의 개수보다 작은, 표시장치.
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