KR20230006692A - 표시 장치 - Google Patents

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심동환
임석현
조미연
김건희
정선영
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Abstract

본 발명은 표시 영역의 일부분에 배치되는 도전 패턴들이 외부 광에 의해 시인되는 것을 방지하는 표시 장치를 위하여, 표시 영역 및 상기 표시 영역 외곽의 주변 영역이 정의된 기판; 상기 기판 상에 배치되는 반도체층; 상기 표시 영역 상에 배치되는 제1 화소 회로; 상기 표시 영역 상에 배치되고, 상기 제1 화소 회로에 연결되는 제1 데이터 라인; 상기 주변 영역 상에 배치되는 제2 화소 회로; 상기 주변 영역 상에 배치되고, 상기 제2 화소 회로에 연결되는 제2 데이터 라인; 및 상기 기판과 상기 반도체층 사이에 개재되고, 상기 제1 데이터 라인을 상기 제2 데이터 라인에 연결하는 데이터 연결 라인을 포함하는 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 발광 소자를 포함하며, 예컨대 유기 발광 표시 장치의 경우 유기 발광 다이오드(OLED)를 발광 소자로 포함한다. 일반적으로 유기 발광 표시 장치는 기판 상에 박막 트랜지스터 및 유기 발광 다이오드를 형성하고, 유기 발광 다이오드가 스스로 빛을 발광하여 작동한다.
최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다. 특히, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 표시 장치가 소개되고 있다. 또한, 최근에는 표시 장치의 데드 영역(dead space)이 감소하고, 표시 영역의 면적이 확대되고 있는 추세이다.
본 발명은 여러 문제점들을 해결하기 위한 것으로서, 전자 요소인 컴포넌트가 배치되는 영역에서도 이미지를 표시할 수 있도록 표시 영역이 확장된 표시 패널 및 이를 구비하는 표시 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 표시 영역 및 상기 표시 영역 외곽의 주변 영역이 정의된 기판; 상기 기판 상에 배치되는 반도체층; 상기 표시 영역 상에 배치되는 제1 화소 회로; 상기 표시 영역 상에 배치되고, 상기 제1 화소 회로에 연결되는 제1 데이터 라인; 상기 주변 영역 상에 배치되는 제2 화소 회로; 상기 주변 영역 상에 배치되고, 상기 제2 화소 회로에 연결되는 제2 데이터 라인; 및 상기 기판과 상기 반도체층 사이에 개재되고, 상기 제1 데이터 라인을 상기 제2 데이터 라인에 연결하는 데이터 연결 라인을 포함하는 표시 장치가 제공된다.
일 예에 따르면, 상기 표시 영역은 컴포넌트 영역, 및 상기 컴포넌트 영역의 적어도 일부를 둘러싼 메인 영역을 포함하고, 상기 컴포넌트 영역의 투과도는 상기 메인 영역의 투과도보다 높고, 상기 데이터 연결 라인은 상기 컴포넌트 영역과 적어도 일부 중첩할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 컴포넌트 영역 하부에 배치되는 카메라를 더 포함하고, 상기 컴포넌트 영역은 상기 카메라의 렌즈에 대응하는 중앙 영역, 및 상기 중앙 영역을 둘러싼 에지 영역을 포함하고, 상기 데이터 연결 라인은 상기 컴포넌트 영역의 상기 에지 영역과 적어도 일부 중첩할 수 있다.
일 예에 따르면, 상기 데이터 연결 라인은 상기 컴포넌트 영역과 중첩하는 제1 부분, 상기 제1 부분과 연결되고 제1 방향으로 연장되는 제2 부분, 및 상기 제2 부분과 연결되고 제2 방향으로 연장되는 제3 부분을 가지고, 상기 데이터 연결 라인의 상기 제2 부분과 상기 제3 부분은 상기 메인 영역과 적어도 일부 중첩할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 반도체층 상에 배치되고, 상기 제1 방향으로 연장되어 상기 제1 화소 회로에 연결되는 전압선을 더 포함하고, 상기 데이터 연결 라인의 상기 제2 부분과 상기 전압선은 서로 적어도 일부 중첩할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 표시 영역 상에 배치되고, 상기 제1 화소 회로에 연결된 제1 표시 요소를 더 포함하고, 상기 제1 화소 회로는, 상기 제1 표시 요소로 흐르는 전류를 제어하는 구동 트랜지스터; 및 상기 전압선에 연결되고, 스캔 신호에 응답하여 상기 전압선으로부터 전달된 초기화 전압을 상기 구동 트랜지스터의 게이트에 인가하는 초기화 트랜지스터를 포함할 수 있다.
일 예에 따르면, 상기 구동 트랜지스터의 도전형은 상기 초기화 트랜지스터의 도전형과 반대일 수 있다.
일 예에 따르면, 상기 제1 화소 회로 및 상기 데이터 연결 라인은 복수로 구비되고, 상기 복수의 제1 화소 회로들은 행렬로 배치되고, 상기 복수의 데이터 연결 라인들의 상기 제2 부분들은 화소 회로 행마다 배치되고, 상기 복수의 데이터 연결 라인들의 상기 제3 부분들은 하나의 화소 회로 열 또는 한 쌍의 화소 회로 열마다 배치될 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 제1 방향으로 연장되고, 상기 데이터 연결 라인의 상기 제3 부분에 의해 서로 이격된 제1 행 연결부 및 제2 행 연결부를 갖는 보조 행 라인; 및 상기 제2 방향으로 연장되고, 상기 데이터 연결 라인의 상기 제2 부분에 의해 서로 이격된 제1 열 연결부 및 제2 열 연결부를 갖는 보조 열 라인을 더 포함할 수 있다.
일 예에 따르면, 상기 보조 행 라인 및 상기 보조 열 라인에는 동일한 레벨의 구동 전압이 인가될 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 표시 영역 상에 배치되고, 상기 제1 화소 회로에 연결되는 제1 표시 요소; 및 상기 표시 영역 상에 배치되고, 상기 제2 화소 회로에 연결되는 제2 표시 요소를 더 포함하고, 상기 제2 표시 요소의 발광 면적은 상기 제1 표시 요소의 발광 면적보다 클 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 표시 영역 상에 배치되는 제3 화소 회로; 및 상기 표시 영역 상에 배치되고, 상기 제3 화소 회로에 연결되는 제3 표시 요소를 더 포함하고, 상기 표시 영역은 서로 이웃하는 제1 영역 및 제2 영역을 포함하는 컴포넌트 영역, 및 상기 컴포넌트 영역의 일부를 둘러싼 메인 영역을 포함하고, 상기 제1 화소 회로 및 상기 제1 표시 요소는 상기 메인 영역에 배치되어 서로 적어도 일부 중첩하고, 상기 제2 표시 요소는 상기 컴포넌트 영역의 상기 제1 영역에 배치되고, 상기 제3 화소 회로 및 상기 제3 표시 요소는 상기 컴포넌트 영역의 상기 제2 영역에 배치되어 서로 적어도 일부 중첩하고, 상기 제3 표시 요소의 발광 면적은 상기 제1 표시 요소의 발광 면적보다 클 수 있다.
일 예에 따르면, 상기 제1 표시 요소, 상기 제2 표시 요소, 및 상기 제3 표시 요소는 복수로 구비되고, 단위 면적 당 상기 복수의 제1 표시 요소들의 개수는 단위 면적 당 상기 복수의 제2 표시 요소들의 개수보다 많고, 단위 면적 당 상기 복수의 제2 표시 요소들의 개수는 단위 면적 당 상기 복수의 제3 표시 요소들의 개수와 동일할 수 있다.
본 발명의 다른 관점에 따르면, 컴포넌트 영역, 및 상기 컴포넌트 영역의 적어도 일부를 둘러싼 메인 영역을 포함하는 표시 영역, 및 상기 표시 영역 외곽의 주변 영역이 정의된 기판; 상기 메인 영역 상에 배치되는 복수의 제1 화소 회로들; 상기 메인 영역 상에 배치되고, 상기 복수의 제1 화소 회로들에 연결되는 복수의 제1 표시 요소들; 상기 메인 영역 상에 배치되고, 상기 복수의 제1 화소 회로들에 연결되는 복수의 제1 데이터 라인들; 상기 주변 영역 상에 배치되는 복수의 제2 화소 회로들; 상기 컴포넌트 영역 상에 배치되고, 상기 복수의 제2 화소 회로들에 연결되는 복수의 제2 표시 요소들; 상기 주변 영역 상에 배치되고, 상기 복수의 제2 화소 회로들에 연결되는 복수의 제2 데이터 라인들; 및 상기 컴포넌트 영역과 적어도 일부 중첩하고, 상기 복수의 제1 데이터 라인들을 상기 복수의 제2 데이터 라인들에 연결하는 복수의 데이터 연결 라인들을 포함하고, 단위 면적 당 복수의 제1 표시 요소들의 개수는 단위 면적 당 상기 복수의 제2 표시 요소들의 개수보다 많은 표시 장치가 제공된다.
일 예에 따르면, 상기 표시 장치는 상기 컴포넌트 영역 하부에 배치되는 카메라를 더 포함하고, 상기 컴포넌트 영역은 상기 카메라의 렌즈에 대응하는 중앙 영역, 및 상기 중앙 영역을 둘러싼 에지 영역을 포함하고, 상기 복수의 데이터 연결 라인들은 상기 컴포넌트 영역의 상기 에지 영역과 적어도 일부 중첩할 수 있다.
일 예에 따르면, 상기 복수의 데이터 연결 라인들 각각은 상기 컴포넌트 영역과 중첩하는 제1 부분, 상기 제1 부분과 연결되고 제1 방향으로 연장되는 제2 부분, 및 상기 제2 부분과 연결되고 제2 방향으로 연장되는 제3 부분을 가지고, 상기 복수의 데이터 연결 라인들 각각의 상기 제2 부분과 상기 제3 부분은 상기 메인 영역과 적어도 일부 중첩할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 메인 영역 상에 배치되고, 각각 상기 제1 방향으로 연장되어 상기 복수의 제1 화소 회로들 중 동일 행에 위치하는 제1 화소 회로들에 연결되는 복수의 전압선들을 더 포함하고, 상기 복수의 데이터 연결 라인들의 상기 제2 부분들과 상기 복수의 전압선들은 각각 서로 적어도 일부 중첩할 수 있다.
일 예에 따르면, 상기 복수의 제1 화소 회로들 각각은, 상기 복수의 제1 표시 요소들 중 대응하는 제1 표시 요소로 흐르는 전류를 제어하는 구동 트랜지스터; 및 스캔 신호에 응답하여 상기 복수의 전압선들 중 대응하는 전압선으로부터 전달된 초기화 전압을 상기 구동 트랜지스터의 게이트에 인가하는 초기화 트랜지스터를 포함할 수 있다.
일 예에 따르면, 상기 복수의 데이터 연결 라인들의 상기 제2 부분들은 화소 회로 행마다 배치되고, 상기 복수의 데이터 연결 라인들의 상기 제3 부분들은 하나의 화소 회로 열 또는 한 쌍의 화소 회로 열마다 배치될 수 있다.
일 예에 따르면, 상기 표시 장치는 각각 상기 제1 방향으로 연장되고 상기 복수의 데이터 연결 라인들의 상기 제3 부분들에 의해 이격된 복수의 행 연결부들을 갖는 복수의 보조 행 라인들; 및 각각 상기 제2 방향으로 연장되고 상기 복수의 데이터 연결 라인들의 상기 제2 부분들에 의해 이격된 복수의 열 연결부들을 갖는 복수의 보조 열 라인들을 더 포함하고, 상기 복수의 보조 행 라인들 및 상기 복수의 보조 열 라인들에는 동일한 레벨의 구동 전압이 인가될 수 있다.
일 예에 따르면, 상기 복수의 보조 행 라인들 각각의 상기 복수의 행 연결부들의 개수는 상기 제2 방향을 따라 단조 증가할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
본 발명의 다양한 실시예들에 따르면, 표시 영역의 일부분에 배치되는 도전 패턴들이 외부 광에 의해 시인되는 것을 방지할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 도시하는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 확대 평면도이다.
도 5는 도 4의 데이터 연결 라인을 I-I' 및 II-II'을 따라 절취한 예시적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 확대 평면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 확대 평면도이다.
도 8은 본 발명의 일 실시예에 따른 화소의 등가 회로도를 도시한다.
도 9는 본 발명의 일 실시예에 따른 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 도시하는 평면도이다.
도 10은 도 9의 일부분을 개략적으로 도시하는 확대 평면도이다.
도 11은 도 9의 일부분을 개략적으로 도시하는 확대 평면도이다.
도 12는 도 11의 화소 회로를 IV-IV' 및 V-V'을 따라 절취한 예시적인 단면도이다.
도 13은 도 9의 일부분을 개략적으로 도시하는 확대 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 사시도이다.
도 1을 참조하면, 표시 장치(1)는 표시 영역(DA)과 표시 영역(DA) 외측의 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 컴포넌트 영역(CA)과, 컴포넌트 영역(CA)을 적어도 부분적으로 둘러싸는 메인 영역(MA)을 포함할 수 있다. 즉, 컴포넌트 영역(CA)과 메인 영역(MA) 각각은 개별적으로 또는 함께 이미지를 디스플레이 할 수 있다. 주변 영역(PA)은 표시 요소들이 배치되지 않은 일종의 비표시 영역일 수 있다. 표시 영역(DA)은 주변 영역(PA)에 의해 전체적으로 둘러싸일 수 있다.
도 1은 메인 영역(MA)의 내에 하나의 컴포넌트 영역(CA)이 위치하는 것을 도시한다. 다른 실시예로, 표시 장치(1)는 2개 이상의 컴포넌트 영역(CA)들을 가질 수 있고, 복수의 컴포넌트 영역(CA)들의 형상 및 크기는 서로 상이할 수 있다. 표시 장치(1)의 상면에 대략 수직인 방향에서 보았을 시, 컴포넌트 영역(CA)의 형상은 원형, 타원형, 사각형 등의 다각형, 별 형상 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다. 그리고 도 1에서는 표시 장치(1)의 상면에 대략 수직인 방향에서 보았을 시 대략 사각형 형상을 갖는 메인 영역(MA)의 (+y 방향) 상측 중앙에 컴포넌트 영역(CA)이 배치된 것으로 도시하고 있으나, 컴포넌트 영역(CA)은 사각형인 메인 영역(MA)의 일측, 예컨대 우상측 또는 좌상측에 배치될 수도 있다.
표시 장치(1)는 표시 영역(DA)에 배치된 복수의 화소(PX)들을 이용하여 이미지를 제공할 수 있다. 표시 장치(1)는 메인 영역(MA)에 배치된 복수의 제1 화소(PX1)들과 컴포넌트 영역(CA)에 배치된 복수의 제2 화소(PX2)들을 이용하여 이미지를 제공할 수 있다. 복수의 제1 화소(PX1)들 및 복수의 제2 화소(PX2)들 각각은 표시 요소를 구비할 수 있다. 복수의 제1 화소(PX1)들 및 복수의 제2 화소(PX2)들 각각은 유기 발광 다이오드(OLED)와 같은 표시 요소를 포함할 수 있다. 각 화소(PX)는 유기 발광 다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 이하 본 명세서에서, 각 화소(PX)는 각각 서로 다른 색을 발광하는 부화소(Sub-Pixel)을 의미하며, 각 화소(PX)는 예컨대 적색 부화소, 녹색 부화소 및 청색 부화소 중 하나일 수 있다.
컴포넌트 영역(CA)에는 도 2를 참조하여 후술하는 것과 같이, 컴포넌트 영역(CA)에 대응하여 표시 패널의 하부에 전자 요소인 컴포넌트(20)가 배치될 수 있다. 컴포넌트(20)는 적외선 또는 가시광선 등을 이용하는 카메라로서, 촬상 소자를 구비할 수도 있다. 또는 컴포넌트(20)는 태양 전지, 플래시(flash), 조도 센서, 근접 센서, 홍채 센서일 수 있다. 또는 컴포넌트(20)는 음향을 수신하는 기능을 가질 수도 있다. 이러한 컴포넌트(20)의 기능이 제한되는 것을 최소화하기 위해, 컴포넌트 영역(CA)은 컴포넌트(20)로부터 외부로 출력되거나 외부로부터 컴포넌트(20)를 향해 진행하는 빛 또는/및 음향 등이 투과할 수 있는 투과 영역(TA)을 포함할 수 있다. 본 발명의 일 실시예에 따른 표시 패널 및 이를 구비하는 표시 장치의 경우, 컴포넌트 영역(CA)을 통해 광이 투과하도록 할 시, 광 투과율은 약 10% 이상, 보다 바람직하게 40% 이상이거나, 25% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
컴포넌트 영역(CA)은 중앙 영역(CAm), 및 중앙 영역(CAm)을 둘러싼 에지 영역(CAe)을 포함할 수 있다. 중앙 영역(CAm)은 컴포넌트 영역(CA) 하부에 배치되는 컴포넌트(20)가 빛을 실질적으로 전달받는 영역일 수 있다. 예컨대, 컴포넌트(20)가 카메라인 경우 중앙 영역(CAm)은 카메라의 렌즈에 대응할 수 있다. 중앙 영역(CAm)은 카메라 렌즈의 화각(Angle of view) 범위 내에 대응할 수 있다. 에지 영역(CAe)은 카메라 렌즈의 화각 범위 외에 대응할 수 있다.
도 1에서는 중앙 영역(CAm)의 형상을 원형으로 도시하고 있으나, 다른 실시예로서, 중앙 영역(CAm)의 형상은 타원형, 사각형 등의 다각형, 별 형상 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다.
컴포넌트 영역(CA)에는 복수의 제2 화소(PX2)들이 배치될 수 있다. 복수의 제2 화소(PX2)들은 빛을 방출하여, 소정의 이미지를 제공할 수 있다. 컴포넌트 영역(CA)에서 표시되는 이미지는 보조 이미지로, 메인 영역(MA)에서 표시되는 이미지에 비해서 해상도가 낮을 수 있다. 즉, 컴포넌트 영역(CA)은 빛 및 음향이 투과할 수 있는 투과 영역(TA)을 구비하고 투과 영역(TA) 상에 화소가 배치되지 않으므로, 단위 면적 당 배치될 수 있는 제2 화소(PX2)들의 수가 메인 영역(MA)에 단위 면적 당 배치되는 제1 화소(PX1)들의 수에 비해 적을 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 2를 참조하면, 표시 장치(1)는 표시 패널(10) 및 상기 표시 패널(10)과 중첩 배치된 컴포넌트(20)을 포함할 수 있다. 표시 패널(10) 상부에는 표시 패널(10)을 보호하는 커버 윈도우(미도시)가 더 배치될 수 있다.
표시 패널(10)은 컴포넌트(20)와 중첩되는 영역인 컴포넌트 영역(CA), 및 메인 이미지가 표시되는 메인 영역(MA)을 포함한다. 표시 패널(10)은 기판(100), 기판(100) 상의 표시층(DISL), 터치 스크린층(TSL), 광학 기능층(OFL), 및 기판(100) 하부에 배치된 패널 보호 부재(PB)를 포함할 수 있다.
표시층(DISL)은 박막 트랜지스터(TFT)를 포함하는 회로층(PCL), 표시 요소(DE1, DE2)를 포함하는 표시 요소층(DEL), 및 박막 봉지층(TFEL) 또는 밀봉 기판(미도시)과 같은 밀봉 부재(ENCM)를 포함할 수 있다. 기판(100)과 표시층(DISL) 사이, 표시층(DISL) 내에는 절연층(IL, IL')이 배치될 수 있다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
표시 패널(10)의 메인 영역(MA)에는 제1 화소(PX1)가 배치될 수 있다. 제1 화소(PX1)는 제1 화소 회로(PC1), 및 제1 화소 회로(PC1)와 연결된 제1 표시 요소(DE1)를 포함할 수 있다. 제1 화소 회로(PC1)은 적어도 하나의 박막 트랜지스터(TFT)을 포함하며, 제1 표시 요소(DE1)의 발광을 제어할 수 있다. 제1 화소(PX1)는 제1 표시 요소(DE1)의 발광에 의해서 구현될 수 있다.
표시 패널(10)의 컴포넌트 영역(CA)에는 제2 화소(PX2)가 배치될 수 있다. 제2 화소(PX2)는 제2 화소 회로(PC2), 및 제2 화소 회로(PC2)와 연결된 제2 표시 요소(DE2)를 포함할 수 있다. 제2 화소 회로(PC2)은 적어도 하나의 박막 트랜지스터(TFT)을 포함하며, 제2 표시 요소(DE2)의 발광을 제어할 수 있다. 제2 화소(PX2)는 제2 표시 요소(DE2)의 발광에 의해서 구현될 수 있다.
일 실시예에 있어서, 제2 표시 요소(DE2)를 구동하는 제2 화소 회로(PC2)는 컴포넌트 영역(CA)에 배치되지 않고, 비표시 영역인 주변 영역(PA)에 배치될 수 있다. 다른 실시예로서, 제2 화소 회로(PC2)는 메인 영역(MA)의 일부에 배치되거나, 메인 영역(MA)와 컴포넌트 영역(CA)의 사이에 배치될 수 있는 등 다양한 변형이 가능할 수 있다. 즉, 제2 화소 회로(PC2)는 제2 표시 요소(DE2)와 비중첩되도록 배치될 수 있다.
제2 화소 회로(PC2)는 전극 연결 라인(EWL)에 의해서 제2 표시 요소(DE2)와 전기적으로 연결될 수 있다. 전극 연결 라인(EWL)은 투명 전도성 물질로 구비될 수 있다.
컴포넌트 영역(CA) 중 제2 표시 요소(DE2)가 배치되는 영역은 보조 영역(AA)으로 지칭될 수 있다. 또한, 컴포넌트 영역(CA) 중 제2 표시 요소(DE2)가 배치되지 않는 영역은 투과 영역(TA)으로 지칭될 수 있다. 투과 영역(TA)은 컴포넌트 영역(CA)에 대응하여 배치된 컴포넌트(20)로부터 방출되는 빛/신호나 컴포넌트(20)로 입사되는 빛/신호가 투과(transmission)되는 영역일 수 있다. 보조 영역(AA)과 투과 영역(TA)은 컴포넌트 영역(CA)에서 교번적으로 배치될 수 있다. 제2 화소 회로(PC2)와 제2 표시 요소(DE2)를 연결하는 전극 연결 라인(EWL)은 투과 영역(TA)에 배치될 수 있다. 전극 연결 라인(EWL)은 투과율이 높은 투명 전도성 물질로 구비될 수 있는 바, 투과 영역(TA)에 전극 연결 라인(EWL)이 배치된다고 하더라도, 투과 영역(TA)의 투과율은 확보될 수 있다.
본 실시예에서는, 컴포넌트 영역(CA)에 제2 화소 회로(PC2)가 배치되지 않는 바, 투과 영역(TA)의 면적이 확보될 수 있어 광 투과율이 보다 향상될 수 있다.
컴포넌트 영역(CA)은 중앙 영역(CAm), 및 중앙 영역(CAm)을 둘러싼 에지 영역(CAe)을 포함할 수 있다. 중앙 영역(CAm)은 컴포넌트 영역(CA) 하부에 배치되는 컴포넌트(20)가 실질적으로 빛을 전달받는 영역일 수 있다. 예컨대, 컴포넌트(20)가 카메라인 경우 중앙 영역(CAm)은 카메라의 렌즈(20R)에 대응할 수 있다. 중앙 영역(CAm)은 카메라 렌즈(20R)의 화각 범위 내에 대응할 수 있다. 에지 영역(CAe)은 카메라 렌즈(20R)의 화각 범위 외에 대응할 수 있다.
표시 요소층(DEL)은 박막 봉지층(TFEL)으로 커버되거나, 밀봉 기판으로 커버될 수 있다. 일부 실시예에서, 박막 봉지층(TFEL)은 도 2에 도시된 바와 같이 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 일 실시예로, 박막 봉지층(TFEL)은 제1 무기 봉지층(131) 및 제2 무기 봉지층(133), 및 이들 사이의 유기 봉지층(132)을 포함할 수 있다.
제1 무기 봉지층(131) 및 제2 무기 봉지층(133)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)과 같은 하나 이상의 무기 절연물을 포함할 수 있으며, 화학 기상 증착법(CVD) 등에 의해 형성될 수 있다. 유기 봉지층(132)은 폴리머(polymer)계열의 소재를 포함할 수 있다. 폴리머 계열의 소재로는 실리콘계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
제1 무기 봉지층(131), 유기 봉지층(132) 및 제2 무기 봉지층(133)은 메인 영역(MA) 및 컴포넌트 영역(CA)을 커버하도록 일체로 형성될 수 있다.
표시 요소층(DEL)이 밀봉 기판(미도시)으로 밀봉되는 경우, 밀봉 기판은 표시 요소층(DEL)을 사이에 두고 기판(100)과 마주보도록 배치될 수 있다. 밀봉 기판과 표시 요소층(DEL) 사이에는 갭이 존재할 수 있다. 밀봉 기판은 글래스를 포함할 수 있다. 기판(100)과 밀봉 기판 사이에는 프릿(frit) 등으로 이루어진 실런트가 배치되며, 실런트는 전술한 주변 영역(PA)에 배치될 수 있다. 주변 영역(PA)에 배치된 실런트는 표시 영역(DA)을 둘러싸면서 측면을 통해 수분이 침투하는 것을 방지할 수 있다.
터치 스크린층(TSL)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표 정보를 획득할 수 있다. 터치 스크린층(TSL)은 터치 전극 및 터치 전극과 연결된 터치 배선들을 포함할 수 있다. 터치 스크린층(TSL)은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다.
터치 스크린층(TSL)은 박막 봉지층(TFEL) 상에 형성될 수 있다. 또는, 터치 스크린층(TSL)은 터치 기판 상에 별도로 형성된 후 광학 투명 접착제(optically clear adhesive, OCA)와 같은 점착층을 통해 박막 봉지층(TFEL) 상에 결합될 수 있다. 일 실시예로서, 터치 스크린층(TSL)은 박막 봉지층(TFEL) 바로 위에 직접 형성될 수 있으며, 이 경우 점착층은 터치 스크린층(TSL)과 박막 봉지층(TFEL) 사이에 개재되지 않을 수 있다.
광학 기능층(OFL)은 반사 방지층을 포함할 수 있다. 반사 방지층은 외부에서 표시 장치(1)를 향해 입사하는 빛(외부 광)의 반사율을 감소시킬 수 있다.
일부 실시예에서, 광학 기능층(OFL)은 편광 필름일 수 있다. 광학 기능층(OFL)은 투과 영역(TA)에 대응하는 개구(OFL_OP)를 구비할 수 있다. 이에 따라, 투과 영역(TA)의 광 투과율이 현저히 향상될 수 있다. 광학 기능층(OFL)의 개구(OFL_OP)에는 광 투명 수지(optically clear resin, OCR)와 같은 투명한 물질이 채워질 수 있다.
일부 실시예에서, 광학 기능층(OFL)은 블랙 매트릭스와 컬러 필터들을 포함하는 필터 플레이트로 구비될 수 있다.
패널 보호 부재(PB)는 기판(100)의 하부에 부착되어, 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 패널 보호 부재(PB)는 컴포넌트 영역(CA)에 대응하는 개구(PB_OP)를 구비할 수 있다. 패널 보호 부재(PB)에 개구(PB_OP)를 구비함으로써, 컴포넌트 영역(CA)의 광 투과율을 향상시킬 수 있다. 패널 보호 부재(PB)는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET) 또는 폴리이미드(polyimide, PI)를 포함하여 구비될 수 있다.
컴포넌트 영역(CA)의 면적은 컴포넌트(20)가 배치되는 면적에 비해서 크게 구비될 수 있다. 이에 따라, 패널 보호 부재(PB)에 구비된 개구(PB_OP)의 면적은 상기 컴포넌트 영역(CA)의 면적과 일치하지 않을 수 있다.
또한, 컴포넌트 영역(CA)에는 복수의 컴포넌트(20)가 배치될 수 있다. 상기 복수의 컴포넌트(20)는 서로 기능을 달리할 수 있다. 예컨대, 복수의 컴포넌트(20)는 카메라(촬상 소자), 태양 전지, 플래시(flash), 근접 센서, 조도 센서, 홍채 센서 중 적어도 두 개를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 도시하는 평면도이다.
도 3을 참조하면, 표시 패널(10)을 이루는 각종 구성 요소들은 기판(100) 상에 배치될 수 있다. 기판(100)은 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함할 수 있다.
표시 영역(DA)은 메인 이미지가 표시되는 메인 영역(MA)과, 투과 영역(TA)을 가지며 보조 이미지가 표시되는 컴포넌트 영역(CA)을 포함할 수 있다. 컴포넌트 영역(CA)은 전술한 바와 같이 메인 영역(MA)의 일측에 위치거나, 표시 영역(DA)의 내측에 배치되어 메인 영역(MA)에 의해 둘러싸일 수 있다. 보조 이미지는 메인 이미지와 함께 하나의 전체 이미지를 형성할 수도 있고, 보조 이미지는 메인 이미지로부터 독립된 이미지일 수도 있다.
메인 영역(MA)에는 각각 제1 화소 회로(PC1) 및 제1 표시 요소(DE1)를 포함하는 복수의 제1 화소(PX1)들이 배치된다. 제1 화소 회로(PC1) 및 제1 표시 요소(DE1)는 메인 영역(MA)에 배치되고, 서로 적어도 일부 중첩될 수 있다. 각 제1 화소(PX1)는 예컨대 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다.
복수의 제2 화소(PX2)들 각각의 제2 화소 회로(PC2)는 주변 영역(PA)에 배치되고, 복수의 제2 화소(PX2)들 각각의 제2 표시 요소(DE2)는 컴포넌트 영역(CA)에 배치될 수 있다. 제2 화소 회로(PC2)와 제2 표시 요소(DE2)는 서로 중첩되지 않을 수 있다. 제2 화소 회로(PC2)와 제2 표시 요소(DE2)는 전극 연결 라인(EWL)에 의해 연결될 수 있다. 각 제2 화소(PX2)는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다.
일 실시예에 있어서, 제2 표시 요소(DE2)의 발광 면적은 제1 표시 요소(DE1)의 발광 면적보다 클 수 있다.
한편, 컴포넌트 영역(CA)의 투과 영역(TA)은 복수의 제2 표시 요소(DE2)들을 둘러싸도록 배치될 수 있다. 또는 컴포넌트 영역(CA)의 투과 영역(TA)은 복수의 제2 표시 요소(DE2)들과 격자 형태로 배치될 수도 있다.
컴포넌트 영역(CA)은 투과 영역(TA)을 갖기에, 컴포넌트 영역(CA)의 해상도는 메인 영역(MA)의 해상도보다 낮을 수 있다. 다른 말로, 단위 면적 당 복수의 제1 표시 요소(DE1)들의 개수는 단위 면적 당 복수의 제2 표시 요소(DE2)들 개수보다 많을 수 있다. 예컨대, 컴포넌트 영역(CA)의 해상도는 메인 영역(MA)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/12.25, 1/16 등일 수 있다. 예컨대 메인 영역(MA)의 해상도는 약 400ppi 이상이고, 컴포넌트 영역(CA)의 해상도는 약 200ppi 또는 약 100ppi 일 수 있다.
화소들을 구동하는 화소 회로들 각각은 주변 영역(PA)에 배치된 외곽 회로들과 전기적으로 연결될 수 있다. 주변 영역(PA)에는 제1 구동부(DU1), 제2 구동부(DU2), 패드부(PAD), 제1 구동 전압 공급 라인(11), 제2 구동 전압 공급 라인(12), 및 공통 전압 공급 라인(13)이 배치될 수 있다.
제1 구동부(DU1)는 복수의 게이트 구동 회로들을 포함할 수 있다. 게이트 구동 회로는 제1 방향(예를 들어, ±x 방향)으로 연장된 게이트 라인(GL)과 연결될 수 있다. 게이트 라인(GL)은 동일 행에 위치하는 제1 화소 회로(PC1)들에 연결될 수 있으며, 게이트 라인(GL)을 통해 제1 화소 회로(PC1)에 전기적 신호를 순차적으로 전달할 수 있다.
도 3에서는 게이트 라인(GL)을 하나의 배선으로 도시하고 있으나, 게이트 라인(GL)은 복수의 배선들로 이루어질 수 있다. 예컨대, 게이트 라인(GL)은 스캔 라인, 발광 제어 라인 등을 포함할 수 있다.
복수의 게이트 구동 회로들 각각은 스캔 구동 회로 및 발광 제어 구동 회로를 포함할 수 있다. 게이트 구동 회로에 포함된 스캔 구동 회로는 스캔 라인을 통해 제1 화소 회로(PC1)에 스캔 신호를 제공할 수 있다. 또한, 게이트 구동 회로에 포함된 발광 제어 구동 회로는 발광 제어 라인을 통해 제1 화소 회로(PC1)에 발광 제어 신호를 제공할 수 있다.
제2 구동부(DU2)는 표시 영역(DA)을 사이에 두고 제1 구동부(DU1)와 나란하게 배치될 수 있다. 표시 영역(DA)에 배치된 화소(PX)들은 제1 구동부(DU1)와 제2 구동부(DU2)에 공통으로 연결될 수 있다. 다른 실시예로, 표시 영역(DA)에 배치된 화소(PX)들 중 일부는 제1 구동부(DU1)와 전기적으로 연결될 수 있고, 나머지는 제2 구동부(DU2)에 연결될 수 있다. 다른 실시예로, 제2 구동부(DU2)는 생략될 수 있다.
패드부(PAD)는 기판(100)의 일측에 배치될 수 있다. 패드부(PAD)는 절연층에 의해 덮이지 않고 노출되어 표시 회로 보드(30)와 연결될 수 있다. 표시 회로 보드(30)에는 표시 구동부(32)가 배치될 수 있다.
표시 구동부(32)는 제1 구동부(DU1)와 제2 구동부(DU2)에 전달하는 제어 신호를 생성할 수 있다. 표시 구동부(32)는 데이터 신호를 생성하며, 생성된 데이터 신호는 팬아웃 배선(FW) 및 팬아웃 배선(FW)과 연결된 제1 데이터 라인(DL1)을 통해 제1 화소 회로(PC1)들에 전달될 수 있다. 제1 데이터 라인(DL1)은 제2 방향(예를 들어, ±y 방향)으로 연장되어 동일 열에 위치하는 제1 화소 회로(PC1)들에 연결될 수 있다.
또한, 생성된 데이터 신호는 제1 데이터 라인(DL1)과 연결된 제2 데이터 라인(DL2)을 통해 제2 화소 회로(PC2)들에 전달될 수 있다. 제2 데이터 라인(DL2)은 데이터 연결 라인(DWL)을 통해 제1 데이터 라인(DL1)과 연결될 수 있다.
일 실시예에 있어서, 데이터 연결 라인(DWL)은 컴포넌트 영역(CA)과 적어도 일부 중첩할 수 있다. 다른 말로, 데이터 연결 라인(DWL)의 적어도 일부는 컴포넌트 영역(CA)과 중첩할 수 있다. 데이터 연결 라인(DWL)의 적어도 일부는 컴포넌트 영역(CA)의 에지 영역(CAe)과 중첩할 수 있다. 데이터 연결 라인(DWL)의 적어도 일부는 표시 패널(10) 하부에 배치된 컴포넌트가 실질적으로 빛을 전달 받지 않는 에지 영역(CAe)과 중첩하므로, 컴포넌트의 기능이 제한되지 않을 수 있다.
표시 구동부(32)는 제1 구동 전압 공급 라인(11) 및/또는 제2 구동 전압 공급 라인(12)에 구동 전압(ELVDD, 도 8 참조)을 공급할 수 있고, 공통 전압 공급 라인(13)에 공통 전압(ELVSS, 도 8 참조)을 공급할 수 있다. 구동 전압(ELVDD)은 제1 구동 전압 공급 라인(11) 및/또는 제2 구동 전압 공급 라인(12)과 연결된 구동 전압선(PL)을 통해 화소들의 화소 회로에 인가되고, 공통 전압(ELVSS)은 공통 전압 공급 라인(13)과 연결되어 표시 요소의 대향 전극에 인가될 수 있다.
제1 구동 전압 공급 라인(11)과 제2 구동 전압 공급 라인(12)은 표시 영역(DA)을 사이에 두고 제1 방향(예를 들어, ±x 방향)을 따라 나란하게 연장될 수 있다. 공통 전압 공급 라인(13)은 루프 형상에서 일측이 개방된 형상을 가질 수 있으며, 표시 영역(DA)을 부분적으로 둘러쌀 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 확대 평면도이다. 구체적으로, 도 4는 컴포넌트 영역, 그 주변의 메인 영역, 및 주변 영역의 일부를 도시한다.
도 4를 참조하면, 메인 영역(MA)에는 각각 제1 화소 회로(PC1) 및 제1 표시 요소(DE1)를 포함하는 복수의 제1 화소(PX1)들이 배치될 수 있다. 메인 영역(MA)에서 제1 화소 회로(PC1)들과 제1 표시 요소(DE1)들은 각각 서로 중첩되어 배치될 수 있다.
복수의 제1 화소 회로(PC1)들은 제1 방향(예를 들어, ±x 방향) 및 제2 방향(예를 들어, ±y 방향)을 따라 매트릭스 형상으로 배열될 수 있다.
복수의 제1 표시 요소(DE1)들은 각각 적색, 녹색, 청색 중 하나의 광을 방출할 수 있다. 복수의 제1 표시 요소(DE1)들 중 적색 광을 방출하는 제1 표시 요소(DE1)들은 제1 적색 표시 요소(DE1r)로 지칭되고, 녹색 광을 방출하는 제1 표시 요소(DE1)들은 제1 녹색 표시 요소(DE1g)로 지칭되고, 청색 광을 방출하는 제1 표시 요소(DE1)들은 제1 청색 표시 요소(DE1b)로 지칭될 수 있다.
일 실시예에 있어서, 복수의 제1 화소(PX1)들은 펜타일 구조로 배치될 수 있다. 다른 말로, 복수의 제1 표시 요소(DE1)들은 펜타일 구조로 배치될 수 있다. 예컨대, 제1 녹색 표시 요소(DE1g)의 중심점을 사각형의 중심점으로 하는 가상의 사각형의 꼭지점들 중 서로 마주보는 제1 꼭지점 및 제3 꼭지점에는 제1 적색 표시 요소(DE1r)가 배치되고, 나머지 제2 꼭지점 및 제4 꼭지점에는 제1 청색 표시 요소(DE1b)가 배치될 수 있다. 제1 녹색 표시 요소(DE1g)의 발광 면적은 제1 적색 표시 요소(DE1r)의 발광 면적 및 제1 청색 표시 요소(DE1b)의 발광 면적보다 작을 수 있다.
이러한 화소 배열 구조를 펜타일 매트릭스(Pentile Matrix) 구조, 또는 펜타일 구조라고 하며, 인접한 화소를 공유하여 색상을 표현하는 렌더링(Rendering) 구동을 적용함으로써, 작은 수의 화소로 고해상도를 구현할 수 있다.
도 4에서는 복수의 제1 화소(PX1)들이 펜타일 매트릭스 구조로 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 복수의 제1 화소(PX1)들은 스트라이프(stripe) 구조, 모자이크(mosaic) 배열 구조, 델타(delta) 배열 구조 등 다양한 형상으로 배치될 수 있다.
컴포넌트 영역(CA)에는 복수의 제2 표시 요소(DE2)들이 배치될 수 있다. 컴포넌트 영역(CA)에서 제2 표시 요소(DE2)들이 배치되지 않은 영역은 광 투과율이 높은 투과 영역(TA)으로 정의(또는, 지칭)될 수 있다. 컴포넌트 영역(CA)에서 제2 표시 요소(DE2)들과 중첩되지 않는 영역은 광 투과율이 높은 투과 영역(TA)으로 정의(또는, 지칭)될 수 있다.
복수의 제2 표시 요소(DE2)들은 각각 적색, 녹색, 청색 중 하나의 광을 방출할 수 있다. 복수의 제2 표시 요소(DE2)들 중 적색 광을 방출하는 제2 표시 요소(DE2)들은 제2 적색 표시 요소(DE2r)로 지칭되고, 녹색 광을 방출하는 제2 표시 요소(DE2)들은 제2 녹색 표시 요소(DE2g)로 지칭되고, 청색 광을 방출하는 제2 표시 요소(DE2)들은 제2 청색 표시 요소(DE2b)로 지칭될 수 있다.
복수의 제2 표시 요소(DE2)들은 다양한 형상으로 배치될 수 있다. 복수의 제2 표시 요소(DE2)들은 일부 제2 표시 요소(DE2)들이 모여 그룹을 형성할 수 있으며, 그룹 내에서 펜타일 구조, 스트라이프 구조, 모자이크 배열 구조, 델타 배열 구조 등 다양한 형상으로 배치될 수 있다. 이때, 그룹 내에 배치된 제2 표시 요소(DE2)들 간의 거리는 제1 표시 요소(DE1)들 간의 거리와 동일할 수 있다.
또는, 도 4에 도시된 바와 같이 제2 표시 요소(DE2)들은 컴포넌트 영역(CA) 내에서 분산되어 배치될 수 있다. 제2 표시 요소(DE2)들 간의 거리는 제1 표시 요소(DE1)들 간의 거리보다 클 수 있다. 예컨대, 제2 적색 표시 요소(DE2r)와 제2 녹색 표시 요소(DE2g) 간의 거리는 제1 적색 표시 요소(DE1r)와 제1 녹색 표시 요소(DE1g) 간의 거리보다 클 수 있다. 제2 녹색 표시 요소(DE2g)와 제2 청색 표시 요소(DE2b) 간의 거리는 제1 녹색 표시 요소(DE1g)와 제1 청색 표시 요소(DE1b) 간의 거리보다 클 수 있다. 제2 적색 표시 요소(DE2r)와 제2 청색 표시 요소(DE2b) 간의 거리는 제1 적색 표시 요소(DE1r)와 제1 청색 표시 요소(DE1b) 간의 거리보다 클 수 있다.
일 실시예에 있어서, 단위 면적 당 제1 표시 요소(DE1)들의 개수는 단위 면적 당 제2 표시 요소(DE2)들의 개수보다 많을 수 있다. 예컨대, 단위 면적당 배치된 제2 표시 요소(DE2)들의 개수와 제1 표시 요소(DE1)들의 개수는 1:2, 1:4, 1:8, 1:9 등의 비율로 구비될 수 있다. 다른 말로, 컴포넌트 영역(CA)의 해상도는 메인 영역(MA)의 해상도의 1/2, 1/4, 1/8, 1/9 등일 수 있다.
일 실시예에 있어서, 제2 표시 요소(DE2)의 발광 면적은 제1 표시 요소(DE1)의 발광 면적보다 클 수 있다. 예컨대, 제2 적색 표시 요소(DE2r)의 발광 면적은 제1 적색 표시 요소(DE1r)의 발광 면적보다 클 수 있다. 제2 녹색 표시 요소(DE2g)의 발광 면적은 제1 녹색 표시 요소(DE1g)의 발광 면적보다 클 수 있다. 제2 청색 표시 요소(DE2b)의 발광 면적은 제1 청색 표시 요소(DE1b)의 발광 면적보다 클 수 있다. 제1 표시 요소(DE1)의 발광 면적과 제2 표시 요소(DE2)의 발광 면적의 차이는 메인 영역(MA)과 컴포넌트 영역(CA)의 휘도 및/또는 해상도의 차이에 기초하여 결정될 수 있다.
주변 영역(PA)에는 복수의 제2 표시 요소(DE2)들의 발광을 구현하는 복수의 제2 화소 회로(PC2)들이 배치될 수 있다. 제2 화소 회로(PC2)들이 컴포넌트 영역(CA)에 배치되지 않으므로, 컴포넌트 영역(CA)은 보다 넓은 투과 영역(TA)을 확보할 수 있다.
제2 화소 회로(PC2)들은 전극 연결 라인(EWL)들을 통해 각각 제2 표시 요소(DE2)들과 연결될 수 있다. 전극 연결 라인(EWL)이 제2 표시 요소(DE2)와 연결된다고 함은, 전극 연결 라인(EWL)이 제2 표시 요소(DE2)의 화소 전극과 전기적으로 연결됨을 의미할 수 있다.
한편, 전극 연결 라인(EWL)의 길이가 길어지는 경우, RC delay 현상이 발생할 수 있는 바, 제2 화소 회로(PC2)들은 전극 연결 라인(EWL)들의 길이를 고려하여 배치될 수 있다.
일 실시예에 있어서, 제2 화소 회로(PC2)들은 제2 방향(예를 들어, ±y 방향)을 따라 배치된 제2 표시 요소(DE2)들은 연결하는 연장선 상에 배치될 수 있다. 또한, 제2 화소 회로(PC2)들은 제2 방향(예를 들어, ±y 방향)을 따라 배치된 제2 표시 요소(DE2)들의 개수만큼 제2 방향(예를 들어, ±y 방향)을 따라 배치될 수 있다.
도 4에서는 제2 화소 회로(PC2)들이 제2 방향(예를 들어, ±y 방향)을 따라 배열되는 것으로 도시하고 있으나, 다른 실시예로서, 제2 화소 회로(PC2)들은 제1 방향(예를 들어, ±x 방향)을 따라 배열될 수 있다.
전극 연결 라인(EWL)들은 제2 방향(예를 들어, ±y 방향)으로 연장되어, 제2 표시 요소(DE2)들과 제2 화소 회로(PC2)들은 각각 연결할 수 있다. 전극 연결 라인(EWL)은 투명한 전도성 물질로 구비될 수 있다. 예컨대, 전극 연결 라인(EWL)은 투명한 전도성 산화물(Transparent Conducting Oxide, TCO)로 구비될 수 있다. 전극 연결 라인(EWL)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide), 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
도 4에서는 전극 연결 라인(EWL)이 주변 영역(PA)에서부터 컴포넌트 영역(CA)의 제2 표시 요소(DE2)까지 일체로 구비된 것으로 도시하고 있으나, 다른 실시예로서, 전극 연결 라인(EWL)은 서로 다른 물질로 구비된 제1 연결 부분(first connection part) 및 제2 연결 부분(second connection part)을 포함할 수 있다.
예컨대, 제1 연결 부분은 주변 영역(PA)에 배치되고, 제2 화소 회로(PC2)와 연결된 부분일 수 있다. 제1 연결 부분은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제2 연결 부분은 컴포넌트 영역(CA)에 배치되고, 제1 연결 부분과 컴포넌트 영역(CA)의 가장자리에서 연결된 부분일 수 있다. 제2 연결 부분은 투명한 전도성 물질로 구비될 수 있다. 예컨대, 전극 연결 라인(EWL)은 투명한 전도성 산화물(Transparent Conducting Oxide, TCO)로 구비될 수 있다. 전극 연결 라인(EWL)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide), 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
메인 영역(MA)에는 복수의 제1 데이터 라인(DL1)들이 배치되고, 주변 영역(PA)에는 복수의 제2 데이터 라인(DL2)들이 배치될 수 있다. 제1 데이터 라인(DL1)은 제1 화소 회로(PC1)에 연결되고, 제2 데이터 라인(DL2)은 제2 화소 회로(PC2)에 연결될 수 있다. 예컨대, 제1 데이터 라인(DL1)은 제2 방향(예를 들어, ±y 방향)으로 연장되어 복수의 제1 화소 회로(PC1)들 중 동일 열에 배치된 제1 화소 회로(PC1)들에 연결될 수 있다. 제2 데이터 라인(DL2)은 제2 방향(예를 들어, ±y 방향)으로 연장되어 복수의 제2 화소 회로(PC2)들 중 동일 열에 배치된 제2 화소 회로(PC2)들에 연결될 수 있다.
제2 데이터 라인(DL2)은 데이터 연결 라인(DWL)을 통해 제1 데이터 라인(DL1)과 연결될 수 있다. 다른 말로, 데이터 연결 라인(DWL)은 제1 데이터 라인(DL1)을 제2 데이터 라인(DL2)에 연결할 수 있다. 예컨대, 도 4에 도시된 바와 같이 제2 데이터 라인(DL2)은 데이터 연결 라인(DWL)을 통해 제1 데이터 라인(DL1)들 중 컴포넌트 영역(CA)에 의해 단선된 제1 데이터 라인(DL1)과 연결될 수 있다. 제2 데이터 라인(DL2)은 데이터 연결 라인(DWL)을 통해 제1 데이터 라인(DL1)들 중 제2 데이터 라인(DL2)으로부터 제2 방향(예를 들어, ±y 방향)을 따라 연장된 가상의 선과 실질적으로 대응하는 제1 데이터 라인(DL1)과 연결될 수 있다. 이러한 경우, 실질적으로 동일 열에 배치된 제1 화소 회로(PC1)들과 제2 화소 회로(PC2)들에는 동일한 신호가 인가될 수 있다.
한편, 도 4에서 데이터 연결 라인(DWL)과 제1 데이터 라인(DL1)이 컴포넌트 영역(CA) 상에서 서로 연결되는 것으로 도시하고 있으나, 다른 실시예로서, 데이터 연결 라인(DWL)과 제1 데이터 라인(DL1)은 메인 영역(MA) 또는 메인 영역(MA)과 컴포넌트 영역(CA) 경계 상에서 서로 연결될 수 있다.
데이터 연결 라인(DWL)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 다른 층에 배치되어, 데이터 연결 라인(DWL)은 콘택홀들을 통해서 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 각각 연결될 수 있다. 예컨대, 후술할 도 5에 도시된 바와 같이 데이터 연결 라인(DWL)은 기판(100)과 반도체층(Act) 사이에 개재되고, 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)은 반도체층(Act) 상에 배치될 수 있다.
한편, 데이터 연결 라인(DWL)이 기판(100)과 반도체층(Act) 사이에 개재되는 경우 외부 광이 데이터 연결 라인(DWL)에 도달할 확률이 낮으므로(또는, 외부 광에 의한 데이터 연결 라인(DWL)의 반사도가 낮으므로), 데이터 연결 라인(DWL)이 표시 영역(DA)의 일부에만 배치되어 시인되는 것을 방지할 수 있다.
데이터 연결 라인(DWL)은 적어도 1회 이상 절곡된 형상일 수 있다. 데이터 연결 라인(DWL)은 제1 방향(예를 들어, ±x 방향) 및 제2 방향(예를 들어, ±y 방향)으로 각각 연장되는 복수의 부분들을 포함할 수 있다. 예컨대, 데이터 연결 라인(DWL)은 컴포넌트 영역(CA)과 중첩하는 제1 부분(DWLa), 제1 방향(예를 들어, ±x 방향)으로 연장되는 제2 부분(DWLb), 제2 방향(예를 들어, ±y 방향)으로 연장되는 제3 부분(DWLc), 및 제1 방향(예를 들어, ±x 방향)으로 연장되는 제4 부분(DWLd)을 포함할 수 있다.
데이터 연결 라인(DWL)의 제1 부분(DWLa)의 양 끝단은 각각 제1 데이터 라인(DL1) 및 데이터 연결 라인(DWL)의 제2 부분(DWLb)에 연결될 수 있다. 데이터 연결 라인(DWL)의 제2 부분(DWLb)의 양 끝단은 각각 데이터 연결 라인(DWL)의 제1 부분(DWLa) 및 제3 부분(DWLc)에 연결될 수 있다. 데이터 연결 라인(DWL)의 제3 부분(DWLc)의 양 끝단은 각각 데이터 연결 라인(DWL)의 제2 부분(DWLb) 및 제4 부분(DWLd)에 연결될 수 있다. 데이터 연결 라인(DWL)의 제4 부분(DWLd)의 양 끝단은 각각 데이터 연결 라인(DWL)의 제3 부분(DWLc) 및 제2 데이터 라인(DL2)에 연결될 수 있다.
데이터 연결 라인(DWL)의 제1 부분(DWLa)은 컴포넌트 영역(CA)과 중첩할 수 있다. 데이터 연결 라인(DWL)의 제1 부분(DWLa)은 컴포넌트 영역(CA)의 에지 영역(CAe)과 중첩할 수 있다. 데이터 연결 라인(DWL)의 제1 부분(DWLa)은 컴포넌트 영역(CA)의 중앙 영역(CAm)을 우회하도록 배치될 수 있다. 데이터 연결 라인(DWL)의 제1 부분(DWLa)은 중앙 영역(CAm)의 형상을 따라 배치될 수 있다. 예컨대, 도 5에 도시된 바와 같이 중앙 영역(CAm)의 평면 형상이 원형인 경우 데이터 연결 라인(DWL)의 제1 부분(DWLa)은 곡선을 가질 수 있다.
한편, 데이터 연결 라인(DWL)의 제1 부분(DWLa)은 표시 패널 하부에 배치된 컴포넌트가 실질적으로 빛을 전달 받는 중앙 영역(CAm)을 우회하도록 배치되므로, 컴포넌트의 기능이 제한되지 않을 수 있다. 또한, 데이터 연결 라인(DWL)의 제1 부분(DWLa)이 컴포넌트 영역(CA)과 중첩하므로, 데이터 연결 라인(DWL)과 메인 영역(MA)이 서로 중첩하는 면적이 감소할 수 있다. 데이터 연결 라인(DWL)과 메인 영역(MA)이 서로 중첩하는 면적이 감소하므로, 데이터 연결 라인(DWL)에 의해 메인 영역(MA)에 배치되는 제1 화소 회로(PC1)들 내의 소자들이 간섭 받는 것을 줄일 수 있다.
데이터 연결 라인(DWL)의 제2 부분(DWLb) 및 제3 부분(DWLc)은 메인 영역(MA)과 적어도 일부 중첩할 수 있다. 데이터 연결 라인(DWL)의 제4 부분(DWLd)은 주변 영역(PA)과 중첩할 수 있다.
도 5는 도 4의 데이터 연결 라인을 I-I' 및 II-II'을 따라 절취한 예시적인 단면도이다. 도 5는 메인 영역의 일부분에 대한 개략적인 단면도 함께 도시한다.
도 5를 참조하면, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 데이터 연결 라인(DWL)을 통해 서로 연결될 수 있다. 데이터 연결 라인(DWL)을 통해 서로 연결된 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)에는 동일한 신호가 인가될 수 있다.
데이터 연결 라인(DWL)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 다른 층에 배치될 수 있고, 절연층들에 형성된 콘택홀들을 통해 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 각각 연결될 수 있다. 예컨대, 데이터 연결 라인(DWL)은 기판(100)과 반도체층(Act) 사이에 개재되고, 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)은 반도체층(Act) 상에 배치될 수 있다.
데이터 연결 라인(DWL)이 기판(100)과 반도체층(Act) 사이에 개재되는 경우 외부 광이 데이터 연결 라인(DWL)에 도달할 확률이 낮으므로(또는, 외부 광에 의한 데이터 연결 라인(DWL)의 반사도가 낮으므로), 표시 영역(DA)의 일부에만 배치되는 데이터 연결 라인(DWL)이 외부 광에 의해 시인되는 것을 방지할 수 있다.
이하, 도 5를 참조하여 표시 패널에 포함된 구성을 적층 구조에 따라 보다 구체적으로 설명하며, 데이터 연결 라인(DWL), 제1 데이터 라인(DL1), 및 제2 데이터 라인(DL2) 등의 위치 관계에 대해 설명하고자 한다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
버퍼층(111)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(100)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 반도체층(Act)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(100)과 버퍼층(111) 사이에는 데이터 연결 라인(DWL)이 개재될 수 있다. 데이터 연결 라인(DWL)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 데이터 연결 라인(DWL)은 Mo의 단층일 수 있다. 또는, 데이터 연결 라인(DWL)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 다른 실시예로, 데이터 연결 라인(DWL)은 투명한 전도성 산화물(Transparent Conducting Oxide, TCO)로 구비될 수 있다.
한편, 데이터 연결 라인(DWL)이 Mo를 포함하는 경우 물질 특성에 의해 외부 광에 의한 데이터 연결 라인(DWL)의 반사도가 낮으므로, 표시 영역(DA)의 일부에만 배치되는 데이터 연결 라인(DWL)이 시인되는 것을 방지할 수 있다.
버퍼층(111) 상에는 반도체층(Act)이 배치될 수 있다. 반도체층(Act)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(Act)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
반도체층(Act)은 채널 영역과 채널 영역의 양 옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체층(Act)은 단층 또는 다층으로 구성될 수 있다.
기판(100) 상에는 반도체층(Act)을 덮도록 제1 게이트 절연층(113) 및 제2 게이트 절연층(115)이 적층되어 배치될 수 있다. 제1 게이트 절연층(113) 및 제2 게이트 절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1 게이트 절연층(113) 상에는 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 반도체층(Act)과 적어도 일부 중첩되도록 배치될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트 전극(GE)은 Mo의 단층일 수 있다.
제2 게이트 절연층(115) 상에는 저장 커패시터(Cst)의 제2 전극(CE2)이 배치될 수 있다. 저장 커패시터(Cst)의 제2 전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 저장 커패시터(Cst)의 제2 전극(CE2)은 Mo의 단층일 수 있다.
일 실시예에 있어서, 저장 커패시터(Cst)는 제1 전극(CE1) 및 제2 전극(CE2)로 구비되며, 도 5에 도시된 바와 같이 트랜지스터(TFT)와 중첩될 수 있다. 예컨대, 트랜지스터(TFT)의 게이트 전극(GE)은 저장 커패시터(Cst)의 제1 전극(CE1)으로의 기능을 수행할 수 있다. 이와 다르게 저장 커패시터(Cst)는 트랜지스터(TFT)와 중첩되지 않고, 따로 존재할 수도 있다.
저장 커패시터(Cst)의 제2 전극(CE2)은 제2 게이트 절연층(115)을 사이에 두고 제1 전극(CE1)과 중첩하며, 커패시턴스를 형성한다. 이 경우, 제2 게이트 절연층(115)은 저장 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
제2 게이트 절연층(115) 상에는 저장 커패시터(Cst)의 제2 전극(CE2)을 덮도록 층간 절연층(117)이 구비될 수 있다. 층간 절연층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
층간 절연층(117) 상에는 제1 연결 전극(CM1), 제2 연결 전극(CM2), 및 제3 연결 전극(CM3)이 배치될 수 있다. 제1 연결 전극(CM1), 제2 연결 전극(CM2), 및 제3 연결 전극(CM3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 연결 전극(CM1), 제2 연결 전극(CM2), 및 제3 연결 전극(CM3)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1 연결 전극(CM1)은 제1 게이트 절연층(113), 제2 게이트 절연층(115), 및 층간 절연층(117)에 형성된 콘택홀을 통해 반도체층(Act)에 접속될 수 있다. 제2 연결 전극(CM2)은 버퍼층(111), 제1 게이트 절연층(113), 제2 게이트 절연층(115), 및 층간 절연층(117)에 형성된 콘택홀을 통해 데이터 연결 라인(DWL)에 접속될 수 있다. 제3 연결 전극(CM3)은 버퍼층(111), 제1 게이트 절연층(113), 제2 게이트 절연층(115), 및 층간 절연층(117)에 형성된 콘택홀을 통해 데이터 연결 라인(DWL)에 접속될 수 있다.
제1 연결 전극(CM1), 제2 연결 전극(CM2), 및 제3 연결 전극(CM3)은 무기 보호층(미도시)으로 커버될 수 있다. 무기 보호층은 질화실리콘(SiNx)과 산화실리콘(SiOx)의 단일막 또는 다층막일 수 있다. 무기 보호층은 층간 절연층(117) 상에 배치된 일부 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다.
제1 연결 전극(CM1), 제2 연결 전극(CM2), 및 제3 연결 전극(CM3)을 덮도록 평탄화층(119)이 배치되며, 평탄화층(119)은 트랜지스터(TFT)와 화소 전극(210)을 연결하기 위한 콘택홀들을 포함할 수 있다.
평탄화층(119)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 평탄화층(119)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
평탄화층(119)은 제1 평탄화층(119a) 및 제2 평탄화층(119b)을 포함할 수 있다. 제1 평탄화층(119a) 상에는 제4 연결 전극(CM4), 제1 데이터 라인(DL1), 및 제2 데이터 라인(DL2)이 배치될 수 있다. 제4 연결 전극(CM4), 제1 데이터 라인(DL1), 및 제2 데이터 라인(DL2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제4 연결 전극(CM4), 제1 데이터 라인(DL1), 및 제2 데이터 라인(DL2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제4 연결 전극(CM4)은 제1 평탄화층(119a)에 형성된 콘택홀을 통해 제1 연결 전극(CM1)에 접속될 수 있고, 제1 연결 전극(CM1)과 연결된 트랜지스터(TFT)에 연결될 수 있다. 제1 데이터 라인(DL1)은 제1 평탄화층(119a)에 형성된 콘택홀을 통해 제2 연결 전극(CM2)에 접속될 수 있고, 제2 연결 전극(CM2)과 연결된 데이터 연결 라인(DML)에 연결될 수 있다. 제2 데이터 라인(DL2)은 제1 평탄화층(119a)에 형성된 콘택홀을 통해 제3 연결 전극(CM3)에 접속될 수 있고, 제3 연결 전극(CM3)과 연결된 데이터 연결 라인(DML)에 연결될 수 있다.
평탄화층(119) 상에는 제1 표시 요소(DE1)가 배치될 수 있다. 제1 표시 요소(DE1)는 유기 발광 다이오드(OLED)일 수 있다. 제1 표시 요소(DE1)는 화소 전극(210), 유기 발광층을 포함하는 중간층(220), 및 대향 전극(230)을 포함할 수 있다.
제1 표시 요소(DE1)는 제2 평탄화층(119b)에 형성된 콘택홀과 제4 연결 전극(CM4)을 통해 트랜지스터(TFT)와 연결될 수 있다. 그 결과, 제1 표시 요소(DE1)는 트랜지스터(TFT)를 포함하는 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다.
화소 전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소 전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소 전극(210)은 ITO/Ag/ITO로 구비될 수 있다.
기판(100)의 표시 영역에 있어서, 평탄화층(119) 상에는 화소 정의막(121)이 배치될 수 있다. 화소 정의막(121)은 화소 전극(210)의 가장자리를 덮으며, 화소 전극(210)의 중앙부를 노출하는 개구를 구비할 수 있다. 상기 개구에 의해서 제1 표시 요소(DE1)의 발광 영역이 정의될 수 있다.
화소 정의막(121)은 화소 전극(210)의 가장자리와 화소 전극(210) 상부의 대향 전극(230)의 사이의 거리를 증가시킴으로써 화소 전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소 정의막(121)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(220)은 화소 정의막(121)에 의해 형성된 상기 개구 내에 배치되며, 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer), 또는 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
대향 전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향 전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향 전극(230)은 표시 영역에 걸쳐 배치되며, 중간층(220)과 화소 정의막(121)의 상부에 배치될 수 있다. 대향 전극(230)은 복수의 유기 발광 다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소 전극(210)들에 대응할 수 있다.
이러한 유기 발광 다이오드(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 봉지층(미도시)이 이러한 유기 발광 다이오드(OLED)를 덮어 이들을 보호하도록 할 수 있다. 봉지층은 표시 영역을 덮으며 주변 영역의 적어도 일부에까지 연장될 수 있다. 이러한 봉지층은 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 확대 평면도이다. 도 6은 도 4의 변형 실시예로, 데이터 연결 라인의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 4의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 6을 참조하면, 복수의 데이터 연결 라인(DWL)들 중 적어도 하나는 컴포넌트 영역(CA) 상에 배치될 수 있다. 복수의 데이터 연결 라인(DWL)들 중 적어도 하나는 컴포넌트 영역(CA)의 에지 영역(CAe) 상에서 컴포넌트 영역(CA)의 중앙 영역(CAm)을 우회하도록 배치될 수 있다. 다른 말로, 복수의 데이터 연결 라인(DWL)들 중 적어도 하나는 메인 영역(MA)과 중첩하지 않을 수 있다.
복수의 데이터 연결 라인(DWL)들 중 적어도 하나가 컴포넌트 영역(CA) 상에 배치되는 경우, 데이터 연결 라인(DWL)들과 메인 영역(MA)이 서로 중첩하는 면적이 감소할 수 있다. 메인 영역(MA) 중 데이터 연결 라인(DWL)과 중첩하지 않는 일부 영역 하부에 조도 센서, 근접 센서 등이 배치될 수 있다. 데이터 연결 라인(DWL)들과 메인 영역(MA)이 서로 중첩하는 면적이 감소할 수 있으므로, 조도 센서, 근접 센서 등은 컴포넌트 영역(CA)에 보다 인접하게 배치될 수 있다.
도 6에서는 복수의 데이터 연결 라인(DWL)들 중 일부가 컴포넌트 영역(CA) 상에 배치되는 것으로 도시하고 있으나, 복수의 데이터 연결 라인(DWL)들 모두가 컴포넌트 영역(CA) 상에 배치될 수도 있다.
도 7은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 확대 평면도이다. 도 7은 도 4의 변형 실시예로, 컴포넌트 영역의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 4의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 7을 참조하면, 컴포넌트 영역(CA)은 제1 영역(AR1) 및 제2 영역(AR2)을 포함할 수 있다. 제1 영역(AR1)과 제2 영역(AR2)은 서로 이웃할 수 있다. 예컨대, 제1 영역(AR1)과 제2 영역(AR2)은 제2 방향(예를 들어, ±y 방향)을 따라 서로 이웃할 수 있다.
도 7에서는 제1 영역(AR1)과 제2 영역(AR2)이 제2 방향(예를 들어, ±y 방향)을 따라 서로 이웃하도록 도시하고 있으나, 다른 실시예로서, 제1 영역(AR1)과 제2 영역(AR2)은 제1 방향(예를 들어, ±x 방향)을 따라 서로 이웃할 수도 있다.
제1 영역(AR1)은 도 4에 도시된 컴포넌트 영역(CA)에 대응할 수 있다. 즉, 제1 영역(AR1)에는 복수의 제2 표시 요소(DE2)들이 배치될 수 있다. 제1 영역(AR1)에서 제2 표시 요소(DE2)들이 배치되지 않은 영역은 광 투과율이 높은 투과 영역(TA)으로 정의(또는, 지칭)될 수 있다. 또한, 제1 영역(AR1)에는 표시 패널 하부에 배치된 컴포넌트가 빛을 실질적으로 전달 받는지 여부에 따라 중앙 영역(CAm) 및 에지 영역(CAe)이 정의될 수 있다.
제2 영역(AR2)에는 각각 제3 화소 회로(PC3) 및 제3 표시 요소(DE3)를 포함하는 복수의 제3 화소(PX3)들이 배치될 수 있다. 제2 영역(AR2)에서 제3 화소 회로(PC3)들과 제3 표시 요소(DE3)들은 각각 서로 적어도 일부 중첩되어 배치될 수 있다.
제3 화소 회로(PC3)들은 제1 방향(예를 들어, ±x 방향) 및 제2 방향(예를 들어, ±y 방향)을 따라 배열될 수 있다. 제3 표시 요소(DE3)들은 각각 적색, 녹색, 청색 중 하나의 광을 방출할 수 있다. 제3 표시 요소(DE3)들은 다양한 형상으로 배치될 수 있다. 제3 표시 요소(DE3)들의 배치 구조는 제2 표시 요소(DE2)들의 배치 구조와 실질적으로 동일할 수 있다.
예컨대, 도 7에 도시된 바와 같이 제3 표시 요소(DE3)들은 제2 영역(AR2) 내에서 분산되어 배치될 수 있다. 제3 표시 요소(DE3)들 간의 거리는 제1 표시 요소(DE1)들 간의 거리보다 클 수 있다. 제3 표시 요소(DE3)들 간의 거리는 제2 표시 요소(DE2)들 간의 거리와 실질적으로 동일할 수 있다.
일 실시예에 있어서, 단위 면적 당 제1 표시 요소(DE1)들의 개수는 단위 면적 당 제3 표시 요소(DE3)들의 개수보다 많을 수 있다. 예컨대, 단위 면적당 배치된 제3 표시 요소(DE3)들의 개수와 제1 표시 요소(DE1)들의 개수는 1:2, 1:4, 1:8, 1:9 등의 비율로 구비될 수 있다. 다른 말로, 제2 영역(AR2)의 해상도는 메인 영역(MA)의 해상도의 1/2, 1/4, 1/8, 1/9 등일 수 있다.
일 실시예에 있어서, 단위 면적 당 제3 표시 요소(DE3)들의 개수는 단위 면적 당 제2 표시 요소(DE2)들의 개수와 동일할 수 있다. 다른 말로, 제2 영역(AR2)의 해상도는 제1 영역(AR1)의 해상도와 동일할 수 있다.
일 실시예에 있어서, 제3 표시 요소(DE3)의 발광 면적은 제1 표시 요소(DE1)의 발광 면적보다 클 수 있다. 제1 표시 요소(DE1)의 발광 면적과 제3 표시 요소(DE3)의 발광 면적의 차이는 메인 영역(MA)과 제2 영역(AR2)의 휘도 및/또는 해상도의 차이에 기초하여 결정될 수 있다. 제3 표시 요소(DE3)의 발광 면적은 제2 표시 요소(DE2)의 발광 면적과 동일할 수 있다.
한편, 도 7에서는 데이터 연결 라인(DWL)들이 각각 컴포넌트 영역(CA)과 적어도 일부 중첩하는 것으로 도시하고 있으나, 다른 실시예로서, 도 6에서 전술한 바와 같이 복수의 데이터 연결 라인(DWL)들 중 적어도 하나는 컴포넌트 영역(CA) 상에 배치될 수 있다. 복수의 데이터 연결 라인(DWL)들 중 적어도 하나는 컴포넌트 영역(CA)의 에지 영역(CAe) 상에서 컴포넌트 영역(CA)의 중앙 영역(CAm)을 우회할 수 있고, 제2 영역(AR2)과 적어도 일부 중첩할 수 있다. 다른 말로, 복수의 데이터 연결 라인(DWL)들 중 적어도 하나는 메인 영역(MA)과 중첩하지 않을 수 있다.
도 8은 본 발명의 일 실시예에 따른 화소의 등가 회로도를 도시한다.
도 8을 참조하면, 화소(PX)는 제1 내지 제4 스캔 신호들(GW, GC, GI, GB)을 각각 전달하는 제1 내지 제4 스캔 라인들(GWL, GCL, GIL, GBL), 및 데이터 전압(Dm)을 전달하는 데이터 라인(DL), 발광 제어 신호(EM)를 전달하는 발광 제어 라인(EL)에 연결된다. 화소(PX)는 구동 전압(ELVDD)을 전달하는 구동 전압선(PL), 및 초기화 전압(VINT)을 전달하는 초기화 전압선(VL)에 연결된다. 화소(PX)는 공통 전압(ELVSS)이 인가되는 공통 전극에 연결된다. 화소(PX)는 도 3에 도시된 제1 화소(PX1) 및/또는 제2 화소(PX2)에 각각 대응할 수 있다.
이하, 화소(PX)에 포함되는 소자들에 대해 설명한다.
화소(PX)는 표시 요소(DE), 제1 내지 제7 트랜지스터(T1 내지 T7), 및 저장 커패시터(Cst)를 포함한다. 표시 요소(DE)는 애노드와 캐소드를 갖는 유기 발광 다이오드일 수 있다. 캐소드는 공통 전압(ELVSS)이 인가되는 공통 전극일 수 있다. 제1 내지 제7 트랜지스터(T1 내지 T7)는 박막 트랜지스터로 형성될 수 있다.
제1 내지 제7 트랜지스터(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 예를 들어, 제1 내지 제7 트랜지스터(T1 내지 T7) 중 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로, 제1 내지 제7 트랜지스터(T1 내지 T7) 중 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)은 NMOS로 구비되며, 나머지는 PMOS로 구비될 수 있다. 또는, 제1 내지 제7 트랜지스터(T1 내지 T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 제1 내지 제7 트랜지스터(T1 내지 T7) 모두 NMOS 또는 PMOS로 구비될 수 있다.
제1 트랜지스터(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 트랜지스터(T2 내지 T7)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터로 지칭되고, 제2 트랜지스터(T2)는 스캔 트랜지스터로 지칭되고, 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭되고, 제4 트랜지스터(T4)는 게이트 초기화 트랜지스터로 지칭되고, 제5 트랜지스터(T5)는 동작 제어 트랜지스터로 지칭되고, 제6 트랜지스터(T6)는 발광 제어 트랜지스터로 지칭되고, 제7 트랜지스터(T7)는 애노드 초기화 트랜지스터로 지칭될 수 있다.
저장 커패시터(Cst)는 구동 전압선(PL)과 구동 트랜지스터(T1)의 게이트 사이에 연결된다. 저장 커패시터(Cst)는 구동 전압선(PL)에 연결되는 제2 전극(CE2), 및 구동 트랜지스터(T1)의 게이트에 연결되는 제1 전극(CE1)을 가질 수 있다.
구동 트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전압선(PL)에서 표시 요소(DE)로 흐르는 구동 전류(Id)의 크기를 제어할 수 있다. 구동 트랜지스터(T1)는 저장 커패시터(Cst)의 제1 전극(CE1)에 연결되는 게이트, 동작 제어 트랜지스터(T5)를 통해 구동 전압선(PL)에 연결되는 소스, 발광 제어 트랜지스터(T6)를 통해 표시 요소(DE)에 연결되는 드레인을 가질 수 있다.
구동 트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전류(Id)를 표시 요소(DE)에 출력할 수 있다. 구동 전류(Id)의 크기는 구동 트랜지스터(T1)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 표시 요소(DE)는 구동 트랜지스터(T1)로부터 구동 전류(Id)를 수신하고, 구동 전류(Id)의 크기에 따른 밝기로 발광할 수 있다.
스캔 트랜지스터(T2)는 제1 스캔 신호(GW)에 응답하여 데이터 전압(Dm)을 구동 트랜지스터(T1)의 소스에 전달한다. 스캔 트랜지스터(T2)는 제1 스캔 라인(GWL)에 연결되는 게이트, 데이터 라인(DL)에 연결되는 소스, 및 구동 트랜지스터(T1)의 소스에 연결되는 드레인을 가질 수 있다.
보상 트랜지스터(T3)는 제2 스캔 신호(GC)에 응답하여 구동 트랜지스터(T1)의 드레인과 게이트를 서로 연결한다. 보상 트랜지스터(T3)는 제2 스캔 라인(GCL)에 연결되는 게이트, 구동 트랜지스터(T1)의 게이트에 연결되는 소스, 및 구동 트랜지스터(T1)의 드레인에 연결되는 드레인을 가질 수 있다.
게이트 초기화 트랜지스터(T4)는 제3 스캔 신호(GI)에 응답하여 초기화 전압(VINT)을 구동 트랜지스터(T1)의 게이트에 인가한다. 게이트 초기화 트랜지스터(T4)는 제3 스캔 라인(GIL)에 연결되는 게이트, 초기화 전압선(VL)에 연결되는 소스, 및 구동 트랜지스터(T1)의 게이트에 연결되는 드레인을 가질 수 있다.
애노드 초기화 트랜지스터(T7)는 제4 스캔 신호(GB)에 응답하여 초기화 전압(VINT)을 표시 요소(DE)의 애노드에 인가한다. 애노드 초기화 트랜지스터(T7)는 제4 스캔 라인(GBL)에 연결되는 게이트, 표시 요소(DE)의 애노드에 연결되는 소스, 및 초기화 전압선(VL)에 연결되는 드레인을 가질 수 있다.
도 8에서는 게이트 초기화 트랜지스터(T4)와 애노드 초기화 트랜지스터(T7)가 동일한 초기화 전압선(VL)에 연결되는 것으로 도시하고 있으나, 다른 실시예로서, 게이트 초기화 트랜지스터(T4)와 애노드 초기화 트랜지스터(T7)는 서로 다른 초기화 전압선들에 각각 연결될 수 있다.
동작 제어 트랜지스터(T5)는 발광 제어 신호(EM)에 응답하여 구동 전압선(PL)과 구동 트랜지스터(T1)의 소스를 서로 접속할 수 있다. 동작 제어 트랜지스터(T5)는 발광 제어 라인(EL)에 연결되는 게이트, 구동 전압선(PL)에 연결되는 소스, 및 구동 트랜지스터(T1)의 소스에 연결되는 드레인을 가질 수 있다.
발광 제어 트랜지스터(T6)는 발광 제어 신호(EM)에 응답하여 구동 트랜지스터(T1)의 드레인과 표시 요소(DE)의 애노드를 서로 접속할 수 있다. 발광 제어 트랜지스터(T6)는 발광 제어 라인(EL)에 연결되는 게이트, 구동 트랜지스터(T1)의 드레인에 연결되는 소스, 및 표시 요소(DE)의 애노드에 연결되는 드레인을 가질 수 있다.
제1 스캔 신호(GW)와 제2 스캔 신호(GC)는 실질적으로 동기화될 수 있다. 제3 스캔 신호(GI)는 이전 행의 제1 스캔 신호(GW)와 실질적으로 동기화될 수 있다. 제4 스캔 신호(GB)는 제1 스캔 신호(GW)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제4 스캔 신호(GB)는 다음 행의 제1 스캔 신호(GW)와 실질적으로 동기화될 수 있다.
이하에서 일 실시예에 따른 화소(PX)의 구체적인 동작 과정을 상세히 설명한다.
우선, 하이 레벨의 발광 제어 신호(EM)가 수신되면, 동작 제어 트랜지스터(T5)와 발광 제어 트랜지스터(T6)가 턴 오프되고, 구동 트랜지스터(T1)는 구동 전류(Id)의 출력을 멈추고, 표시 요소(DE)는 발광을 멈춘다.
이후, 하이 레벨의 제3 스캔 신호(GI)가 수신되는 게이트 초기화 기간 동안, 게이트 초기화 트랜지스터(T4)가 턴 온되며, 초기화 전압(VINT)은 구동 트랜지스터(T1)의 게이트, 즉, 저장 커패시터(Cst)의 제1 전극(CE1)에 인가된다. 저장 커패시터(Cst)에는 구동 전압(ELVDD)과 초기화 전압(VINT)의 차(ELVDD - VINT)가 저장된다.
이후, 로우 레벨의 제1 스캔 신호(GW) 및 하이 레벨의 제2 스캔 신호(GC)가 수신되는 데이터 기입 기간 동안, 스캔 트랜지스터(T2)와 보상 트랜지스터(T3)가 턴 온되며, 데이터 전압(Dm)은 구동 트랜지스터(T1)의 소스에 수신된다. 보상 트랜지스터(T3)에 의해 구동 트랜지스터(T1)는 다이오드 연결되고, 순방향으로 바이어스 된다. 구동 트랜지스터(T1)의 게이트 전압은 초기화 전압(VINT)에서 상승한다. 구동 트랜지스터(T1)의 게이트 전압이 데이터 전압(Dm)에서 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 데이터 보상 전압(Dm - |Vth|)과 동일해지면, 구동 트랜지스터(T1)가 턴 오프되면서 구동 트랜지스터(T1)의 게이트 전압의 상승은 멈춘다. 그에 따라, 저장 커패시터(Cst)에는 구동 전압(ELVDD)과 데이터 보상 전압(Dm - |Vth|)의 차(ELVDD - Dm + |Vth|)가 저장된다.
또한, 로우 레벨의 제4 스캔 신호(GB)가 수신되는 애노드 초기화 기간 동안, 애노드 초기화 트랜지스터(T7)가 턴 온되며, 초기화 전압(VINT)은 표시 요소(DE)의 애노드에 인가된다. 초기화 전압(VINT)을 표시 요소(DE)의 애노드에 인가하여 표시 요소(DE)를 완전히 비발광시킴으로써, 표시 요소(DE)가 다음 프레임에 블랙 계조에 대응하여 미세하게 발광하는 현상을 제거할 수 있다.
제1 스캔 신호(GW)와 제4 스캔 신호(GB)는 실질적으로 동기화될 수 있으며, 이 경우 데이터 기입 기간과 애노드 초기화 기간은 동일한 기간일 수 있다.
이후, 로우 레벨의 발광 제어 신호(EM)가 수신되면, 동작 제어 트랜지스터(T5)와 발광 제어 트랜지스터(T6)가 턴 온되고, 구동 트랜지스터(T1)는 저장 커패시터(Cst)에 저장되었던 전압, 즉, 구동 트랜지스터(T1)의 소스-게이트 전압(ELVDD - Dm + |Vth|)에서 구동 트랜지스터(T1)의 문턱 전압(|Vth|)을 감산한 전압(ELVDD - Dm)에 대응하는 구동 전류(Id)를 출력하고, 표시 요소(DE)는 구동 전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
본 실시예에서는 제1 내지 제7 트랜지스터(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 표시 장치의 밝기에 직접적으로 영향을 미치는 구동 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설 전류가 적은 이점을 갖기에, 구동 트랜지스터(T1)의 게이트에 연결되는 보상 트랜지스터(T3), 게이트 초기화 트랜지스터(T4) 및 애노드 초기화 트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 트랜지스터(T1)의 게이트로 흘러갈 수 있는 누설 전류를 방지하는 동시에 소비 전력을 줄일 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 도시하는 평면도이다.
도 9를 참조하면, 표시 패널(10)은 메인 영역(MA)에 배치되는 복수의 제1 화소 회로(PC1)들 및 복수의 제1 표시 요소(DE1)들, 컴포넌트 영역(CA)에 배치되는 복수의 제2 표시 요소(DE2)들, 및 주변 영역(PA)에 배치되는 복수의 제2 화소 회로(PC2)들을 포함할 수 있다. 제1 화소 회로(PC1)들과 제1 표시 요소(DE1)들은 서로 중첩할 수 있고, 제2 화소 회로(PC2)들과 제2 표시 요소(DE2)들은 서로 비중첩할 수 있다.
도 4에서 전술한 바와 같이 제1 화소 회로(PC1)에 연결되는 제1 데이터 라인(DL1)과 제2 화소 회로(PC2)에 연결되는 제2 데이터 라인(DL2)은 데이터 연결 라인(DWL)을 통해 서로 연결될 수 있다. 데이터 연결 라인(DWL)은 제1 부분(DWLa), 제1 방향(예를 들어, ±x 방향)으로 연장된 제2 부분(DWLb), 제2 방향(예를 들어, ±y 방향)으로 연장된 제3 부분(DWLc), 및 제1 방향(예를 들어, ±x 방향)으로 연장된 제4 부분(DWLd)을 포함할 수 있다. 데이터 연결 라인(DWL)의 제1 부분(DWLa)은 컴포넌트 영역(CA)의 에지 영역(CAe)과 중첩하고, 데이터 연결 라인(DWL)의 제2 부분(DWLb) 및 제3 부분(DWLc)은 메인 영역(MA)과 적어도 일부 중첩하고, 데이터 연결 라인(DWL)의 제4 부분(DWLd)은 주변 영역(PA)과 중첩할 수 있다.
표시 패널(10)은 복수의 보조 행 라인(SRL)들 및 복수의 보조 열 라인(SCL)들을 포함할 수 있다. 복수의 보조 행 라인(SRL)들 중 일부는 제1 보조 행 라인(SRL1)으로 지칭되고, 다른 일부는 제2 보조 행 라인(SRL2)으로 지칭될 수 있다. 복수의 보조 열 라인(SCL)들 중 일부는 제1 보조 열 라인(SCL1)으로 지칭되고, 다른 일부는 제2 보조 열 라인(SCL2)으로 지칭될 수 있다.
제1 보조 행 라인(SRL1)들은 제1 방향(예를 들면, ±x 방향)으로 연장될 수 있다. 제1 보조 행 라인(SRL1)들 중 일부는 컴포넌트 영역(CA)을 기준으로 좌측에 배치되고, 다른 일부는 우측에 배치될 수 있다. 다른 말로, 제1 보조 행 라인(SRL1)들은 컴포넌트 영역(CA)에 의해 물리적으로 이격될 수 있다.
제1 보조 행 라인(SRL1)들에는 구동 전압(ELVDD, 도 8 참조)이 인가될 수 있다. 예컨대, 제1 보조 행 라인(SRL1)들은 제2 구동 전압 공급 라인(12)과 연결된 보조 열 라인(SCL)들과 연결될 수 있다.
제1 보조 행 라인(SRL1)들 각각은 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들에 의해 이격되는 복수의 행 연결부(row connection part)들을 포함할 수 있다.
일 실시예에 있어서, 제1 보조 행 라인(SRL1)들 각각의 행 연결부들의 개수는 +y 방향을 따라 단조 증가할 수 있다. 다른 말로, 제1 보조 행 라인(SRL1)이 주변 영역(PA)으로부터 +y 방향을 따라 이격된 거리가 짧을수록 제1 보조 행 라인(SRL1)의 행 연결부들의 개수가 많을 수 있다. 이에 대해서는 도 10에서 보다 자세히 서술하고자 한다.
제2 보조 행 라인(SRL2)들은 제1 방향(예를 들면, ±x 방향)으로 연장될 수 있다. 제2 보조 행 라인(SRL2)들에는 구동 전압(ELVDD)이 인가될 수 있다. 예컨대, 제2 보조 행 라인(SRL2)들은 제2 구동 전압 공급 라인(12)과 연결된 보조 열 라인(SCL)들과 연결될 수 있다.
제1 보조 열 라인(SCL1)들은 제2 방향(예를 들면, ±y 방향)으로 연장될 수 있다. 제1 보조 열 라인(SCL1)들 각각은 데이터 연결 라인(DWL)들의 제2 부분(DWLb)들에 의해 이격되는 복수의 열 연결부(column connection part)들을 포함할 수 있다.
제1 보조 열 라인(SCL1)들에는 구동 전압(ELVDD)이 인가될 수 있다. 예컨대, 제1 보조 열 라인(SCL1)의 열 연결부들 중 적어도 하나는 제2 구동 전압 공급 라인(12)에 연결될 수 있다. 제1 보조 열 라인(SCL1)들은 구동 전압(ELVDD)이 인가되는 보조 행 라인(SRL)들과 연결될 수 있다.
제2 보조 열 라인(SCL2)들은 제2 방향(예를 들면, ±y 방향)으로 연장될 수 있다. 제2 보조 열 라인(SCL2)들에는 구동 전압(ELVDD)이 인가될 수 있다. 예컨대, 제2 보조 열 라인(SCL2)들은 제2 구동 전압 공급 라인(12)에 연결되어 구동 전압(ELVDD)을 전달 받을 수 있다.
일 실시예에 있어서, 보조 행 라인(SRL)들과 보조 열 라인(SCL)들은 동일한 층에 배치될 수 있다. 데이터 연결 라인(DWL)에 의해 이격된 부분을 제외한 보조 행 라인(SRL)들과 보조 열 라인(SCL)들은 일체일 수 있다.
도 10은 도 9의 일부분을 개략적으로 도시하는 확대 평면도이다.
먼저 도 10을 참조하면, 제1 보조 행 라인(SRL1)들은 제1 방향(예를 들면, ±x 방향)으로 연장될 수 있다. 제1 보조 행 라인(SRL1)들 각각은 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들에 의해 이격되는 복수의 행 연결부들을 포함할 수 있다.
일 실시예에 있어서, 제1 보조 행 라인(SRL1)들 각각의 행 연결부들의 개수는 +y 방향을 따라 단조 증가할 수 있다. 다른 말로, 제1 보조 행 라인(SRL1)과 교차하는 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들의 개수는 +y 방향을 따라 단조 증가할 수 있다.
예컨대, 제1 보조 행 라인(SRL1)들 중 하나인 제1-1 보조 행 라인(SRL1-1)은 데이터 연결 라인(DWL)의 제3 부분(DWLc)에 의해 이격된 제1 행 연결부(SRL1a) 및 제2 행 연결부(SRL1b)를 포함할 수 있다. 제1 보조 행 라인(SRL1)들 중 다른 하나인 제1-2 보조 행 라인(SRL1-2)은 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들에 의해 이격된 제1 행 연결부(SRL1a), 제2 행 연결부(SRL1b), 및 제3 행 연결부(SRL1c)를 포함할 수 있다. 제1 보조 행 라인(SRL1)들 중 또 다른 하나인 제1-3 보조 행 라인(SRL1-3)은 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들에 의해 이격된 제1 행 연결부(SRL1a), 제2 행 연결부(SRL1b), 제3 행 연결부(SRL1c), 및 제4 행 연결부(SRL1d)를 포함할 수 있다.
제1-1 보조 행 라인(SRL1-1)은 2개의 행 연결부들을 포함하고, 제1-2 보조 행 라인(SRL1-2)은 3개의 행 연결부들을 포함하고, 제1-3 보조 행 라인(SRL1-3)은 4개의 행 연결부들을 포함할 수 있다. 다른 말로, 제1-1 보조 행 라인(SRL1-1)은 1개의 데이터 연결 라인(DWL)의 제3 부분(DWLc)과 교차하고, 제1-2 보조 행 라인(SRL1-2)은 2개의 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들과 교차하고, 제1-3 보조 행 라인(SRL1-3)은 3개의 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들과 교차할 수 있다. 이때, 제1-2 보조 행 라인(SRL1-2)은 제1-1 보조 행 라인(SRL1-1)을 기준으로 +y 방향에 위치하고, 제1-3 보조 행 라인(SRL1-3)은 제1-2 보조 행 라인(SRL1-2)을 기준으로 +y 방향에 위치할 수 있다.
제1 보조 행 라인(SRL1)의 행 연결부들 중 일부는 제1 보조 열 라인(SCL1)과 연결되고, 다른 일부는 제2 보조 열 라인(SCL2)과 연결될 수 있다. 예컨대, 도 10에 도시된 바와 같이 제2 행 연결부(SRL1b), 제3 행 연결부(SRL1c), 및 제4 행 연결부(SRL1d)는 제1 보조 열 라인(SCL1)의 제1 열 연결부(SCL1a)와 연결되고, 제1 행 연결부(SRL1a)는 제2 보조 열 라인(SCL2)과 연결될 수 있다.
제2 보조 행 라인(SRL2)들은 제1 방향(예를 들면, ±x 방향)으로 연장될 수 있다. 제2 보조 행 라인(SRL2)들은 제1 보조 열 라인(SCL1)들의 제2 열 연결부(SCL1b)들 및 제2 보조 열 라인(SCL2)들과 연결될 수 있다.
제1 보조 열 라인(SCL1)들은 제2 방향(예를 들면, ±y 방향)으로 연장될 수 있다. 제1 보조 열 라인(SCL1)들 각각은 데이터 연결 라인(DWL)들의 제2 부분(DWLb)들에 의해 이격되는 복수의 열 연결부들을 포함할 수 있다. 예컨대, 제1 보조 열 라인(SCL1)들 각각은 데이터 연결 라인(DWL)들의 제2 부분(DWLb)들에 의해 이격되는 제1 열 연결부(SCL1a) 및 제2 열 연결부(SCL1b)를 포함할 수 있다. 도 9에서 전술한 바와 같이 제1 보조 열 라인(SCL1)들의 제1 열 연결부(SCL1a)들은 제2 구동 전압 공급 라인(12)에 연결되어 구동 전압(ELVDD)을 전달 받을 수 있다.
도 10에서는 제1 보조 열 라인(SCL1)들 각각의 열 연결부들의 개수가 일정한 것으로 도시하고 있으나, 다른 실시예로서, 제1 보조 열 라인(SCL1)들 각각의 열 연결부들의 개수는 서로 상이할 수 있다. 예를 들어, 제1 보조 행 라인(SRL1)들과 같이 제1 보조 열 라인(SCL1)들 각각의 열 연결부들의 개수는 +x 방향을 따라 단조 증가할 수 있다.
제2 보조 열 라인(SCL2)들은 제2 방향(예를 들면, ±y 방향)으로 연장될 수 있다. 도 9에서 전술한 바와 같이 제2 보조 열 라인(SCL2)들은 제2 구동 전압 공급 라인(12)에 연결되어 구동 전압(ELVDD)을 전달 받을 수 있다.
일 실시예에 있어서, 보조 행 라인(SRL)들과 보조 열 라인(SCL)들은 동일한 층에 배치될 수 있다. 데이터 연결 라인(DWL)에 의해 이격된 부분을 제외한 보조 행 라인(SRL)들과 보조 열 라인(SCL)들은 일체일 수 있다. 예컨대, 도 10에 도시된 바와 같이 제1 보조 행 라인(SRL1)들의 제1 행 연결부(SRL1a)들, 제2 보조 행 라인(SRL2)들, 제1 보조 열 라인(SCL1)들의 제2 열 연결부(SCL1b)들, 제2 보조 열 라인(SCL2)들은 일체일 수 있다. 제1 보조 열 라인(SCL1)들의 제1 열 연결부(SCL1a)들 및 제1 보조 행 라인(SRL1)들의 나머지 행 연결부들은 각각 일체일 수 있다.
일 실시예에 있어서, 제1 보조 행 라인(SRL1)들 및 제2 보조 행 라인(SRL2)들은 화소 회로 행마다 배치되고, 제1 보조 열 라인(SCL1)들 및 제2 보조 열 라인(SCL2)들은 화소 회로 열마다 배치될 수 있다.
일 실시예에 있어서, 도 10에 도시된 바와 같이 데이터 연결 라인(DWL)들의 제2 부분(DWLb)들은 화소 회로 행마다 배치되고, 제3 부분(DWLc)들은 한 쌍의 화소 회로 열마다 배치될 수 있다. 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들이 한 쌍의 화소 회로 열마다 배치되는 경우, 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들은 각각 서로 이웃하는 화소 회로들의 경계에 배치될 수 있으며 화소 회로 내의 소자들(예컨대, 트랜지스터들)과 중첩하는 면적을 최소화할 수 있다. 따라서, 다양한 레벨의 데이터 전압들이 인가되는 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들에 의해 화소 회로 내의 소자들이 간섭 받는 것을 방지할 수 있다.
도 10에서는 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들이 한 쌍의 화소 회로 열마다 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들은 화소 회로 열마다 배치될 수 있다. 이에 대해서는 도 13에서 후술한다.
도 11은 도 9의 일부분을 개략적으로 도시하는 확대 평면도이다. 도 11은 도 10의 변형 실시예로, 데이터 연결 라인의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 10의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 11을 참조하면, 표시 패널은 제1 방향(예를 들면, ±x 방향)으로 연장되는 복수의 초기화 전압선(VL)들을 포함할 수 있다. 초기화 전압선(VL)들은 화소 회로 행마다 배치될 수 있다.
초기화 전압선(VL)은 복수의 제1 화소 회로(PC1)들 중 동일 행에 위치하는 제1 화소 회로(PC1)들에 연결되고, 초기화 전압(VINT, 도 8 참조)을 전달할 수 있다.
일 실시예에 있어서, 도 11에 도시된 바와 같이 데이터 연결 라인(DWL)의 제2 부분(DWLb)과 초기화 전압선(VL)은 서로 적어도 일부 중첩할 수 있다. 데이터 연결 라인(DWL)들의 제2 부분(DWLb)들이 정전압인 초기화 전압(VINT)이 인가되는 초기화 전압선(VL)들과 각각 적어도 일부 중첩하므로, 다양한 데이터 전압들이 인가되는 데이터 연결 라인(DWL)들의 제2 부분(DWLb)들에 의해 화소 회로 내의 소자들이 간섭 받는 것을 방지할 수 있다.
도 12는 도 11의 화소 회로를 IV-IV' 및 V-V'을 따라 절취한 예시적인 단면도이다.
도 12를 참조하면, 제1 화소 회로(PC1)는 제1 트랜지스터(TFT1) 및 제2 트랜지스터(TFT2)를 포함할 수 있다. 제1 트랜지스터(TFT1)는 제1 반도체층(Act1) 및 제1 게이트 전극(GE1)을 포함하고, 제2 트랜지스터(TFT2)는 제2 반도체층(Act) 및 제2 게이트 전극(GE2)을 포함할 수 있다. 제2 게이트 전극(GE2)은 하부 게이트 전극(GE2a) 및 상부 게이트 전극(GE2b)을 포함할 수 있다. 제1 트랜지스터(TFT1)는 도 8의 구동 트랜지스터(T1)에 대응하고, 제2 트랜지스터(TFT2)는 도 8의 보상 트랜지스터(T3) 또는 게이트 초기화 트랜지스터(T4)에 대응할 수 있다.
기판(100)과 버퍼층(111) 사이에는 제1 보조 열 라인(SCL1)의 제1 열 연결부(SCL1a), 제1 보조 행 라인(SRL1)의 제2 행 연결부(SRL1b), 및 데이터 연결 라인(DWL)의 제2 부분(DWLb)이 배치될 수 있다. 제1 보조 열 라인(SCL1)의 제1 열 연결부(SCL1a) 및 제1 보조 행 라인(SRL1)의 제2 행 연결부(SRL1b)는 일체일 수 있다.
한편, 도 12에서는 제1 보조 열 라인(SCL1)의 제1 열 연결부(SCL1a), 제1 보조 행 라인(SRL1)의 제2 행 연결부(SRL1b), 및 데이터 연결 라인(DWL)의 제2 부분(DWLb)을 예시로 도시하고 있으며, 제1 보조 열 라인(SCL1), 제1 보조 행 라인(SRL1), 및 데이터 연결 라인(DWL)이 기판(100)과 버퍼층(111) 사이에 배치되는 것으로 확장하여 이해할 수 있다.
버퍼층(111) 상에는 제1 반도체층(Act1)이 배치될 수 있다. 제1 반도체층(Act1)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다.
일 실시예에 있어서, 도 12에 도시된 바와 같이 제1 보조 열 라인(SCL1)의 제1 열 연결부(SCL1a) 및 제1 보조 행 라인(SRL1)의 제2 행 연결부(SRL1b)는 제1 반도체층(Act1)과 적어도 일부 중첩할 수 있다. 제1 보조 열 라인(SCL1)의 제1 열 연결부(SCL1a) 및 제1 보조 행 라인(SRL1)의 제2 행 연결부(SRL1b)는 기판(100)을 관통한 외부 광에 의해 제1 반도체층(Act1)의 특성이 변하는 것을 방지하는 역할을 할 수 있다.
제1 반도체층(Act1) 상에는 제1 게이트 절연층(113)이 배치되고, 제1 게이트 절연층(113) 상에는 제1 게이트 전극(GE1)이 제1 반도체층(Act1)과 적어도 일부 중첩하도록 배치될 수 있다.
제1 게이트 전극(GE1) 상에는 제2 게이트 절연층(115)이 배치되고, 제2 게이트 절연층(115) 상에는 저장 커패시터(Cst)의 제2 전극(CE2), 하부 게이트 전극(GE2a), 및 초기화 전압선(VL)이 배치될 수 있다. 저장 커패시터(Cst)의 제2 전극(CE2), 하부 게이트 전극(GE2a), 및 초기화 전압선(VL)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 저장 커패시터(Cst)의 제2 전극(CE2), 하부 게이트 전극(GE2a), 및 초기화 전압선(VL)은 Mo의 단층일 수 있다.
일 실시예에 있어서, 초기화 전압선(VL)은 데이터 연결 라인(DWL)의 제2 부분(DWLb)과 중첩할 수 있다. 데이터 연결 라인(DWL)의 제2 부분(DWLb)이 정전압이 인가되는 초기화 전압선(VL)과 중첩하므로, 다양한 레벨의 데이터 전압들이 인가되는 데이터 연결 라인(DWL)의 제2 부분(DWLb)에 의해 화소 회로 내의 소자들이 간섭 받는 것을 방지할 수 있다
층간 절연층(117)은 제1 층간 절연층(117a) 및 제2 층간 절연층(117b)을 포함할 수 있다. 제1 층간 절연층(117a)은 저장 커패시터(Cst)의 제2 전극(CE2), 하부 게이트 전극(GE2a), 및 초기화 전압선(VL) 상에 배치되고, 제2 층간 절연층(117b)은 제1 층간 절연층(117a) 상에 배치될 수 있다.
제1 층간 절연층(117a) 상에는 제2 반도체층(Act2)이 배치될 수 있다. 제2 반도체층(Act2)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
일 실시예에 있어서, 도 12에 도시된 바와 같이 하부 게이트 전극(GE2a)은 제2 반도체층(Act2)과 적어도 일부 중첩할 수 있다. 하부 게이트 전극(GE2a)은 기판(100)을 관통한 외부 광에 의해 제2 반도체층(Act2)의 특성이 변하는 것을 방지하는 역할을 할 수 있다.
제2 반도체층(Act2) 상에는 제3 게이트 절연층(116)이 배치될 수 있다. 제3 게이트 절연층(116)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
일 실시예에 있어서, 제3 게이트 절연층(116)은 제2 반도체층(Act2)의 일부와 중첩되도록 패터닝될 수 있다. 다른 실시예에 있어서, 제3 게이트 절연층(116)은 패터닝되지 않고 제2 반도체층(Act2)을 덮도록 기판(100)의 상면에 대응하여 배치될 수 있다.
제3 게이트 절연층(116) 상에는 상부 게이트 전극(GE2b)이 배치될 수 있다. 상부 게이트 전극(GE2b)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 상부 게이트 전극(GE2b)은 Mo의 단층일 수 있다.
도 13은 도 9의 일부분을 개략적으로 도시하는 확대 평면도이다. 도 13은 도 10의 변형 실시예로, 데이터 연결 라인의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 10의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 13을 참조하면, 제1 보조 행 라인(SRL1)들 및 제2 보조 행 라인(SRL2)들은 화소 회로 행마다 배치되고, 제1 보조 열 라인(SCL1)들 및 제2 보조 열 라인(SCL2)들은 화소 회로 열마다 배치될 수 있다. 또한, 데이터 연결 라인(DWL)들의 제2 부분(DWLb)들은 화소 회로 행마다 배치되고, 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들은 화소 회로 열마다 배치될 수 있다.
제1 보조 행 라인(SRL1)들은 제1 방향(예를 들면, ±x 방향)으로 연장될 수 있다. 제1 보조 행 라인(SRL1)들 각각은 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들에 의해 이격되는 복수의 행 연결부들을 포함할 수 있다. 예컨대, 제1 보조 행 라인(SRL1)들 각각은 데이터 연결 라인(DWL)들의 제3 부분(DWLc)들에 의해 이격되는 제1 행 연결부(SRL1a) 및 제2 행 연결부(SRL1b)를 포함할 수 있다.
제1 보조 열 라인(SCL1)들은 제2 방향(예를 들면, ±y 방향)으로 연장될 수 있다. 제1 보조 열 라인(SCL1)들 각각은 데이터 연결 라인(DWL)들의 제2 부분(DWLb)들에 의해 이격되는 복수의 열 연결부들을 포함할 수 있다. 예컨대, 제1 보조 열 라인(SCL1)들 각각은 데이터 연결 라인(DWL)들의 제2 부분(DWLb)들에 의해 이격되는 제1 열 연결부(SCL1a) 및 제2 열 연결부(SCL1b)를 포함할 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치의 제조 방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
10: 표시 패널
100: 기판
PX: 화소
PC: 화소 회로
DE: 표시 요소
Act: 반도체층
DL1, DL2: 제1 데이터 라인 및 제2 데이터 라인
DWL: 데이터 연결 라인

Claims (21)

  1. 표시 영역 및 상기 표시 영역 외곽의 주변 영역이 정의된 기판;
    상기 기판 상에 배치되는 반도체층;
    상기 표시 영역 상에 배치되는 제1 화소 회로;
    상기 표시 영역 상에 배치되고, 상기 제1 화소 회로에 연결되는 제1 데이터 라인;
    상기 주변 영역 상에 배치되는 제2 화소 회로;
    상기 주변 영역 상에 배치되고, 상기 제2 화소 회로에 연결되는 제2 데이터 라인; 및
    상기 기판과 상기 반도체층 사이에 개재되고, 상기 제1 데이터 라인을 상기 제2 데이터 라인에 연결하는 데이터 연결 라인을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 영역은 컴포넌트 영역, 및 상기 컴포넌트 영역의 적어도 일부를 둘러싼 메인 영역을 포함하고,
    상기 컴포넌트 영역의 투과도는 상기 메인 영역의 투과도보다 높고,
    상기 데이터 연결 라인은 상기 컴포넌트 영역과 적어도 일부 중첩하는 표시 장치.
  3. 제2 항에 있어서,
    상기 컴포넌트 영역 하부에 배치되는 카메라를 더 포함하고,
    상기 컴포넌트 영역은 상기 카메라의 렌즈에 대응하는 중앙 영역, 및 상기 중앙 영역을 둘러싼 에지 영역을 포함하고,
    상기 데이터 연결 라인은 상기 컴포넌트 영역의 상기 에지 영역과 적어도 일부 중첩하는 표시 장치.
  4. 제2 항에 있어서,
    상기 데이터 연결 라인은 상기 컴포넌트 영역과 중첩하는 제1 부분, 상기 제1 부분과 연결되고 제1 방향으로 연장되는 제2 부분, 및 상기 제2 부분과 연결되고 제2 방향으로 연장되는 제3 부분을 가지고,
    상기 데이터 연결 라인의 상기 제2 부분과 상기 제3 부분은 상기 메인 영역과 적어도 일부 중첩하는 표시 장치.
  5. 제4 항에 있어서,
    상기 반도체층 상에 배치되고, 상기 제1 방향으로 연장되어 상기 제1 화소 회로에 연결되는 전압선을 더 포함하고,
    상기 데이터 연결 라인의 상기 제2 부분과 상기 전압선은 서로 적어도 일부 중첩하는 표시 장치.
  6. 제5 항에 있어서,
    상기 표시 영역 상에 배치되고, 상기 제1 화소 회로에 연결된 제1 표시 요소를 더 포함하고,
    상기 제1 화소 회로는,
    상기 제1 표시 요소로 흐르는 전류를 제어하는 구동 트랜지스터; 및
    상기 전압선에 연결되고, 스캔 신호에 응답하여 상기 전압선으로부터 전달된 초기화 전압을 상기 구동 트랜지스터의 게이트에 인가하는 초기화 트랜지스터를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 구동 트랜지스터의 도전형은 상기 초기화 트랜지스터의 도전형과 반대인 표시 장치.
  8. 제4 항에 있어서,
    상기 제1 화소 회로 및 상기 데이터 연결 라인은 복수로 구비되고,
    상기 복수의 제1 화소 회로들은 행렬로 배치되고,
    상기 복수의 데이터 연결 라인들의 상기 제2 부분들은 화소 회로 행마다 배치되고,
    상기 복수의 데이터 연결 라인들의 상기 제3 부분들은 하나의 화소 회로 열 또는 한 쌍의 화소 회로 열마다 배치되는 표시 장치.
  9. 제4 항에 있어서,
    상기 제1 방향으로 연장되고, 상기 데이터 연결 라인의 상기 제3 부분에 의해 서로 이격된 제1 행 연결부 및 제2 행 연결부를 갖는 보조 행 라인; 및
    상기 제2 방향으로 연장되고, 상기 데이터 연결 라인의 상기 제2 부분에 의해 서로 이격된 제1 열 연결부 및 제2 열 연결부를 갖는 보조 열 라인을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 보조 행 라인 및 상기 보조 열 라인에는 동일한 레벨의 구동 전압이 인가되는 표시 장치.
  11. 제1 항에 있어서,
    상기 표시 영역 상에 배치되고, 상기 제1 화소 회로에 연결되는 제1 표시 요소; 및
    상기 표시 영역 상에 배치되고, 상기 제2 화소 회로에 연결되는 제2 표시 요소를 더 포함하고,
    상기 제2 표시 요소의 발광 면적은 상기 제1 표시 요소의 발광 면적보다 큰 표시 장치.
  12. 제11 항에 있어서,
    상기 표시 영역 상에 배치되는 제3 화소 회로; 및
    상기 표시 영역 상에 배치되고, 상기 제3 화소 회로에 연결되는 제3 표시 요소를 더 포함하고,
    상기 표시 영역은 서로 이웃하는 제1 영역 및 제2 영역을 포함하는 컴포넌트 영역, 및 상기 컴포넌트 영역의 일부를 둘러싼 메인 영역을 포함하고,
    상기 제1 화소 회로 및 상기 제1 표시 요소는 상기 메인 영역에 배치되어 서로 적어도 일부 중첩하고,
    상기 제2 표시 요소는 상기 컴포넌트 영역의 상기 제1 영역에 배치되고,
    상기 제3 화소 회로 및 상기 제3 표시 요소는 상기 컴포넌트 영역의 상기 제2 영역에 배치되어 서로 적어도 일부 중첩하고,
    상기 제3 표시 요소의 발광 면적은 상기 제1 표시 요소의 발광 면적보다 큰 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 표시 요소, 상기 제2 표시 요소, 및 상기 제3 표시 요소는 복수로 구비되고,
    단위 면적 당 상기 복수의 제1 표시 요소들의 개수는 단위 면적 당 상기 복수의 제2 표시 요소들의 개수보다 많고,
    단위 면적 당 상기 복수의 제2 표시 요소들의 개수는 단위 면적 당 상기 복수의 제3 표시 요소들의 개수와 동일한 표시 장치.
  14. 컴포넌트 영역, 및 상기 컴포넌트 영역의 적어도 일부를 둘러싼 메인 영역을 포함하는 표시 영역, 및 상기 표시 영역 외곽의 주변 영역이 정의된 기판;
    상기 메인 영역 상에 배치되는 복수의 제1 화소 회로들;
    상기 메인 영역 상에 배치되고, 상기 복수의 제1 화소 회로들에 연결되는 복수의 제1 표시 요소들;
    상기 메인 영역 상에 배치되고, 상기 복수의 제1 화소 회로들에 연결되는 복수의 제1 데이터 라인들;
    상기 주변 영역 상에 배치되는 복수의 제2 화소 회로들;
    상기 컴포넌트 영역 상에 배치되고, 상기 복수의 제2 화소 회로들에 연결되는 복수의 제2 표시 요소들;
    상기 주변 영역 상에 배치되고, 상기 복수의 제2 화소 회로들에 연결되는 복수의 제2 데이터 라인들; 및
    상기 컴포넌트 영역과 적어도 일부 중첩하고, 상기 복수의 제1 데이터 라인들을 상기 복수의 제2 데이터 라인들에 연결하는 복수의 데이터 연결 라인들을 포함하고,
    단위 면적 당 복수의 제1 표시 요소들의 개수는 단위 면적 당 상기 복수의 제2 표시 요소들의 개수보다 많은 표시 장치.
  15. 제14 항에 있어서,
    상기 컴포넌트 영역 하부에 배치되는 카메라를 더 포함하고,
    상기 컴포넌트 영역은 상기 카메라의 렌즈에 대응하는 중앙 영역, 및 상기 중앙 영역을 둘러싼 에지 영역을 포함하고,
    상기 복수의 데이터 연결 라인들은 상기 컴포넌트 영역의 상기 에지 영역과 적어도 일부 중첩하는 표시 장치.
  16. 제14 항에 있어서,
    상기 복수의 데이터 연결 라인들 각각은 상기 컴포넌트 영역과 중첩하는 제1 부분, 상기 제1 부분과 연결되고 제1 방향으로 연장되는 제2 부분, 및 상기 제2 부분과 연결되고 제2 방향으로 연장되는 제3 부분을 가지고,
    상기 복수의 데이터 연결 라인들 각각의 상기 제2 부분과 상기 제3 부분은 상기 메인 영역과 적어도 일부 중첩하는 표시 장치.
  17. 제16 항에 있어서,
    상기 메인 영역 상에 배치되고, 각각 상기 제1 방향으로 연장되어 상기 복수의 제1 화소 회로들 중 동일 행에 위치하는 제1 화소 회로들에 연결되는 복수의 전압선들을 더 포함하고,
    상기 복수의 데이터 연결 라인들의 상기 제2 부분들과 상기 복수의 전압선들은 각각 서로 적어도 일부 중첩하는 표시 장치.
  18. 제17 항에 있어서,
    상기 복수의 제1 화소 회로들 각각은,
    상기 복수의 제1 표시 요소들 중 대응하는 제1 표시 요소로 흐르는 전류를 제어하는 구동 트랜지스터; 및
    스캔 신호에 응답하여 상기 복수의 전압선들 중 대응하는 전압선으로부터 전달된 초기화 전압을 상기 구동 트랜지스터의 게이트에 인가하는 초기화 트랜지스터를 포함하는 표시 장치.
  19. 제16 항에 있어서,
    상기 복수의 데이터 연결 라인들의 상기 제2 부분들은 화소 회로 행마다 배치되고,
    상기 복수의 데이터 연결 라인들의 상기 제3 부분들은 하나의 화소 회로 열 또는 한 쌍의 화소 회로 열마다 배치되는 표시 장치.
  20. 제16 항에 있어서,
    각각 상기 제1 방향으로 연장되고 상기 복수의 데이터 연결 라인들의 상기 제3 부분들에 의해 이격된 복수의 행 연결부들을 갖는 복수의 보조 행 라인들; 및
    각각 상기 제2 방향으로 연장되고 상기 복수의 데이터 연결 라인들의 상기 제2 부분들에 의해 이격된 복수의 열 연결부들을 갖는 복수의 보조 열 라인들을 더 포함하고,
    상기 복수의 보조 행 라인들 및 상기 복수의 보조 열 라인들에는 동일한 레벨의 구동 전압이 인가되는 표시 장치.
  21. 제20 항에 있어서,
    상기 복수의 보조 행 라인들 각각의 상기 복수의 행 연결부들의 개수는 상기 제2 방향을 따라 단조 증가하는 표시 장치.
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