KR20230109211A - 표시패널 - Google Patents

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KR20230109211A
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pixel
transistor
voltage line
initialization
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KR1020220004737A
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조영진
박경진
곽원규
문중수
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시패널은, 상기 표시영역에, 제1방향으로 연장되고, 제1초기화전압을 전달하는 제1초기화전압선; 상기 표시영역에, 상기 제1방향으로 연장되고, 제2초기화전압을 전달하는 제2초기화전압선; 상기 표시영역의 제1화소영역에 배치되고, 제1색으로 발광하는 제1발광다이오드의 화소전극과 상기 제1초기화전압선에 연결된 제1트랜지스터; 및 상기 제1화소영역에 인접한 제2화소영역에 배치되고, 제2색으로 발광하는 제2발광다이오드의 화소전극과 상기 제2초기화전압선에 연결된 제2트랜지스터;를 포함한다.

Description

표시패널{DISPLAY PANEL}
본 발명은 표시패널 및 이를 구비하는 표시장치에 관한 것으로서, 더 상세하게는 서로 다른 색으로 발광하는 화소들을 포함하는 표시패널 및 이를 구비하는 표시장치에 관한 것이다.
일반적으로 유기발광 표시장치는 유기발광다이오드와 박막트랜지스터를 포함하는 다수의 화소들을 구비한다. 서로 다른 색으로 발광하는 (부)화소들은 유기발광다이오드를 구성하는 발광층에 따라 전기적 특성이 상이할 수 있다.
본 발명의 실시예는 서로 다른 색으로 발광하는 화소별로 유기발광다이오드의 전기적 특성을 보상하여 화질특성이 향상된 표시패널 및 이를 구비하는 표시장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 표시영역 및 상기 표시영역 외측의 주변영역을 포함하는 표시패널은, 상기 표시영역에, 제1방향으로 연장되고, 제1초기화전압을 전달하는 제1초기화전압선; 상기 표시영역에, 상기 제1방향으로 연장되고, 제2초기화전압을 전달하는 제2초기화전압선; 상기 표시영역의 제1화소영역에 배치되고, 제1색으로 발광하는 제1발광다이오드의 화소전극과 상기 제1초기화전압선에 연결된 제1반도체층 및 제1게이트전극을 포함하는 제1트랜지스터; 및 상기 제1화소영역에 인접한 제2화소영역에 배치되고, 제2색으로 발광하는 제2발광다이오드의 화소전극과 상기 제2초기화전압선에 연결된 제2반도체층 및 제2게이트전극을 포함하는 제2트랜지스터;를 포함하고, 상기 제1초기화전압선이 상기 제1반도체층과 직접 컨택하고, 상기 제2초기화전압선이 연결전극을 통해 상기 제2반도체층과 연결된다.
일 실시예에서, 상기 제1초기화전압선과 상기 제2초기화전압선이 서로 다른 층에 배치될 수 있다.
일 실시예에서, 상기 제1트랜지스터와 상기 제2트랜지스터가 상기 제1방향에 수직인 제2방향의 경계선을 기준으로 선대칭일 수 있다.
일 실시예에서, 상기 제1초기화전압선은 지그재그 형태로 연장될 수 있다.
일 실시예에서, 평면상, 상기 제1초기화전압선이 상기 제2초기화전압선에 평행한 제1부분과 제2부분 및 상기 제1초기화전압선을 가로지르며 상기 제1부분과 상기 제2부분을 연결하는 제3부분을 포함할 수 있다.
일 실시예에서, 상기 제2초기화전압선은 상기 제2트랜지스터의 제2게이트전극과 상기 제1초기화전압선 사이의 층에 배치될 수 있다.
일 실시예에서, 상기 연결전극과 상기 제1초기화전압선이 동일층에 배치될 수 있다.
일 실시예에서, 상기 표시패널은 상기 제2화소영역에 인접한 제3화소영역에 배치되고, 제3색으로 발광하는 제3발광다이오드의 화소전극과 상기 제2초기화전압선에 연결된 제3반도체층 및 제3게이트전극을 포함하는 제3트랜지스터;를 더 포함하고, 상기 제2초기화전압선이 상기 연결전극을 통해 상기 제3반도체층과 연결될 수 있다.
일 실시예에서, 상기 표시패널은 상기 주변영역에 상기 제1방향에 수직인 제2방향으로 연장되며 배치되고, 상기 제1초기화전압선에 상기 제1초기화전압을 공급하는 제1초기화전압 공급선; 및 상기 주변영역에 상기 제2방향으로 연장되며 배치되고, 상기 제2초기화전압선에 상기 제2초기화전압을 공급하는 제2초기화전압 공급선;을 더 포함할 수 있다.
일 실시예에서, 상기 표시패널은 상기 주변영역에 배치되고, 상기 제1트랜지스터의 상기 제1게이트전극 및 상기 제2트랜지스터의 상기 제2게이트전극에 스캔신호를 공급하는 스캔구동회로;를 더 포함하고, 상기 제1초기화전압 공급선 및 상기 제2초기화전압 공급선이 상기 스캔구동회로에 중첩할 수 있다.
본 발명의 일 실시예에 따른 표시영역 및 상기 표시영역 외측의 주변영역을 포함하는 표시패널은, 상기 표시영역에, 제1방향으로 연장되고, 제1초기화전압을 전달하는 제1초기화전압선; 상기 표시영역에, 상기 제1방향으로 연장되고, 제2초기화전압을 전달하는 제2초기화전압선; 상기 표시영역의 제1화소영역에 배치되고, 제1색으로 발광하는 제1발광다이오드의 화소전극과 상기 제1초기화전압선에 연결된 제1반도체층 및 제1게이트전극을 포함하는 제1트랜지스터; 및 상기 제1화소영역에 인접한 제2화소영역에 배치되고, 제2색으로 발광하는 제2발광다이오드의 화소전극과 상기 제2초기화전압선에 연결된 제2반도체층 및 제2게이트전극을 포함하는 제2트랜지스터;를 포함하고, 상기 제1초기화전압 및 상기 제2초기화전압 중 적어도 하나는 기준온도보다 높은 온도에서의 값과 상기 기준온도 이하의 온도에서의 값이 상이하다.
일 실시예에서, 상기 제1초기화전압선과 상기 제2초기화전압선이 서로 다른 층에 배치될 수 있다.
일 실시예에서, 상기 제1트랜지스터와 상기 제2트랜지스터가 상기 제1방향에 수직인 제2방향의 경계선을 기준으로 선대칭일 수 있다.
일 실시예에서, 상기 제1초기화전압선은 지그재그 형태로 연장될 수 있다.
일 실시예에서, 평면상, 상기 제1초기화전압선이 상기 제2초기화전압선에 평행한 제1부분과 제2부분 및 상기 제1초기화전압선을 가로지르며 상기 제1부분과 상기 제2부분을 연결하는 제3부분을 포함할 수 있다.
일 실시예에서, 상기 제2초기화전압선은 상기 제2트랜지스터의 제2게이트전극과 상기 제1초기화전압선 사이의 층에 배치될 수 있다.
일 실시예에서, 상기 제1초기화전압선이 상기 제1반도체층과 직접 컨택하고, 상기 제2초기화전압선이 연결전극을 통해 상기 제2반도체층과 연결되고, 상기 연결전극과 상기 제1초기화전압선이 동일층에 배치될 수 있다.
일 실시예에서, 상기 표시패널은 상기 제2화소영역에 인접한 제3화소영역에 배치되고, 제3색으로 발광하는 제3발광다이오드의 화소전극과 상기 제2초기화전압선에 연결된 제3반도체층 및 제3게이트전극을 포함하는 제3트랜지스터;를 더 포함하고, 상기 제2초기화전압선이 상기 연결전극을 통해 상기 제3반도체층과 연결될 수 있다.
일 실시예에서, 상기 표시패널은 상기 주변영역에 상기 제1방향에 수직인 제2방향으로 연장되며 배치되고, 상기 제1초기화전압선에 상기 제1초기화전압을 공급하는 제1초기화전압 공급선; 및 상기 주변영역에 상기 제2방향으로 연장되며 배치되고, 상기 제2초기화전압선에 상기 제2초기화전압을 공급하는 제2초기화전압 공급선;을 더 포함할 수 있다.
일 실시예에서, 상기 표시패널은 상기 주변영역에 배치되고, 상기 제1트랜지스터의 상기 제1게이트전극 및 상기 제2트랜지스터의 상기 제2게이트전극에 스캔신호를 공급하는 스캔구동회로;를 더 포함하고, 상기 제1초기화전압 공급선 및 상기 제2초기화전압 공급선이 상기 스캔구동회로에 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 서로 다른 색으로 발광하는 화소 별로 유기발광다이오드의 전기적 특성을 보상하여 화질특성이 향상된 표시패널 및 이를 구비하는 표시장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 표시장치를 개략적으로 도시하는 사시도이다.
도 2는 일 실시예에 따른 표시패널을 개략적으로 나타내는 평면도이다.
도 3은 일 실시예에 따른 화소를 개략적으로 나타낸 도면이다.
도 4는 일 실시예에 따른 화소와 초기화전압선의 연결을 개략적으로 나타낸 도면이다.
도 5는 일 실시예에 따른 화소회로의 등가회로도이다.
도 6은 일 실시예에 따른 복수의 화소들의 발광영역을 나타낸 개략적인 배치도이다.
도 7은 일 실시예에 따른 화소와 초기화전압선의 연결 관계를 개략적으로 나타낸 도면이다.
도 8은 일 실시예에 따른 화소를 구성하는 소자들의 위치를 개략적으로 도시하는 배치도이다.
도 9는 도 8의 I-I'를 따라 절취한 단면도이다.
도 10은 도 8의 II-II'를 따라 절취한 단면도이다.
도 11 내지 도 25는 도 8의 소자들을 층별로 개략적으로 도시하는 배치도들이다.
도 26은 일 실시예에 따른 표시영역에서 제1초기화전압선과 제2초기화전압선의 배치를 나타낸 도면이다.
도 27 내지 도 29는 일 실시예에 따른 화소와 초기화전압선의 연결 관계를 개략적으로 나타낸 도면들이다.
도 30은 일 실시예에 따른 표시영역에서 제1초기화전압선과 제2초기화전압선의 배치를 나타낸 도면이다.
도 31은 일 실시예에 따른 화소회로의 등가회로도이다.
도 32 및 도 33은 도 31의 화소회로에 대응하는 소자의 배치를 나타내는 도면들이다.
도 34 내지 도 43은 일 실시예에 따른 화소회로의 등가회로도들이다.
도 44는 일 실시예에 따른 표시패널로 온도에 따른 초기화전압을 전달하는 동작을 개략적으로 설명하는 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한, 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, 제1구성요소가 제2구성요소에 "중첩"한다는 제1구성요소가 제2구성요소의 위 또는 아래에 위치함을 의미한다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 일 실시예에 따른 표시장치를 개략적으로 도시하는 사시도이다. 도 2는 일 실시예에 따른 표시패널을 개략적으로 나타내는 평면도이다. 도 3은 일 실시예에 따른 화소를 개략적으로 나타낸 도면이다. 도 4는 일 실시예에 따른 화소와 초기화전압선의 연결을 개략적으로 나타낸 도면이다.
본 발명의 실시예들에 따른 표시장치는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 또한, 일 실시예에 따른 표시장치는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 사용될 수 있다. 또한, 일 실시예에 따른 표시장치는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 디스플레이로 사용될 수 있다.
도 1을 참조하면, 표시장치(1)는 제1방향의 가장자리와 제2방향의 가장자리를 가질 수 있다. 여기서 제1방향 및 제2방향은 서로 교차하는 방향일 수 있다. 예를 들어, 제1방향 및 제2방향은 서로 예각일 수 있다. 다른 예로, 제1방향 및 제2방향은 서로 둔각을 이루거나, 직교할 수 있다. 이하에서는 제1방향 및 제2방향이 서로 직교하는 경우를 중심으로 상세히 설명하기로 한다. 예를 들어, 제1방향은 x 방향 또는 -x 방향일 수 있으며, 제2방향은 y 방향 또는 -y 방향일 수 있다. 제1방향과 제2방향에 수직한 제3방향은 z 방향 또는 -z 방향일 수 있다.
표시장치(1)는 표시영역(DA)과 표시영역(DA) 외측의 주변영역(PA)을 포함할 수 있다. 표시장치(1)는 표시영역(DA)에 배치된 복수의 화소(PX)들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다. 주변영역(PA)은 표시영역(DA)의 외곽에 배치되는 영역으로, 화소들이 배치되지 않은 일종의 비표시영역일 수 있다. 표시영역(DA)은 주변영역(PA)에 의해 전체적으로 둘러싸일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시로서 유기발광표시장치를 예로 하여 설명하지만, 본 발명의 표시장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 표시장치는 무기발광표시장치(Inorganic Light Emitting Display 또는 무기EL표시장치)이거나, 양자점발광표시장치(Quantum dot Light Emitting Display)와 같은 표시장치일 수 있다. 예컨대, 표시장치가 포함하는 디스플레이소자의 발광층은 유기물을 포함하거나 무기물을 포함할 수도 있다. 또한 표시장치는 발광층과, 발광층에서 방출되는 광의 경로 상에 위치한 양자점을 구비할 수도 있다.
도 2를 참조하면, 표시장치(1)는 표시패널(10)을 포함하고, 표시패널(10) 상부에는 표시패널(10)을 보호하는 커버 윈도우(미도시)가 더 배치될 수 있다.
표시패널(10)을 이루는 각종 구성요소들은 기판(100) 상에 배치될 수 있다. 기판(100)은 표시영역(DA) 및 표시영역(DA)을 둘러싸는 주변영역(PA)을 포함할 수 있다.
표시영역(DA)에는 복수의 화소(PX)들이 배치될 수 있다. 각 화소(PX)는 표시요소를 포함할 수 있다. 표시요소는 화소(PX)를 구동하는 화소회로에 연결될 수 있다. 표시요소는 유기발광다이오드 또는 퀀텀닷 유기발광다이오드 등을 포함할 수 있다. 각 화소(PX)는 유기발광다이오드(OLED)를 통해 예를 들어, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 복수의 화소(PX)들은 제1색으로 발광하는 제1화소(PX1), 제2색으로 발광하는 제2화소(PX2) 및 제3색으로 발광하는 제3화소(PX3)를 포함할 수 있다. 예를 들어, 제1화소(PX1)는 적색화소, 제2화소(PX2)는 녹색화소, 제3화소(PX3)는 청색화소일 수 있다.
도 3을 함께 참조하면, 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각은 게이트선(GL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)와 연결된 표시요소로서 유기발광다이오드(OLED)를 포함할 수 있다. 화소회로(PC)는 구동부(DRC) 및 초기화부(AIC)를 포함할 수 있다. 유기발광다이오드(OLED)는 화소전극(제1전극, 애노드) 및 대향전극(제2전극, 캐소드)을 포함하고, 대향전극은 제2전원전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 구동부(DRC)로부터 구동전류를 전달받아 발광함으로써 영상을 표시할 수 있다.
구동부(DRC)는 제1전원전압선(PL)에 연결되고, 게이트선(GL)으로부터 공급되는 스캔신호(SCAN)에 활성화되어 데이터선(DL)으로부터 공급되는 데이터신호(DATA)에 대응하는 구동전류를 생성하여 출력할 수 있다. 유기발광다이오드(OLED)는 구동부(DRC)로부터 전달된 구동전류에 대응하는 휘도로 발광할 수 있다. 구동부(DRC)는 복수의 트랜지스터들 및 커패시터를 포함할 수 있다. 초기화부(AIC)는 유기발광다이오드(OLED)와 초기화전압선(VL)에 연결될 수 있다. 초기화부(AIC)는 초기화전압선(VL)으로부터의 초기화전압(Vaint)을 유기발광다이오드(OLED)로 전달하여 유기발광다이오드(OLED)를 초기화할 수 있다. 구동부(DRC) 및 초기화부(AIC)의 구체적인 회로 소자의 구성과 구조는 이하에서 다양한 실시 형태로 설명하기로 한다.
유기발광다이오드(OLED)에 잔존하는 전압에 의해 휘도 변화가 발생할 수 있고, 이는 고온에서 저계조 표시의 경우 더욱 시인될 수 있다. 예를 들어, 유기발광다이오드(OLED)가 블랙 휘도보다 높은 휘도로 발광할 수 있다. 본 발명의 실시예는 초기화부(AIC)를 통해 유기발광다이오드(OLED)를 초기화함으로써 유기발광다이오드(OLED)의 저계조에서의 휘도 변화를 최소화할 수 있다.
제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각의 유기발광다이오드(OLED)의 재료특성이 상이할 수 있다. 이에 따라, 하나의 색화소의 재료특성에 맞춰 초기화전압을 설정하는 경우 다른 색화소들에서 색변화가 발생할 수 있다. 일 실시예에서, 표시장치(1)는 유기발광다이오드(OLED)의 재료특성에 따라 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각에 인가되는 초기화전압을 달리 설정할 수 있다. 예를 들어, 표시장치(1)는 제1화소(PX1)에 연결된 초기화전압선과 제2화소(PX2) 및 제3화소(PX3)에 연결된 초기화전압선이 별개로 구비되어 서로 다른 초기화전압이 인가됨으로써 유기발광다이오드(OLED)의 재료 영향에 의한 저계조 휘도변화 및 색변화 이슈를 개선할 수 있다.
일 실시예에서, 표시장치(1)는 온도에 따라 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각에 인가되는 초기화전압을 달리 설정할 수 있다. 예를 들어, 표시장치(1)는 고온에서 제1화소(PX1)에 연결된 제1초기화전압선으로 인가하는 초기화전압과 정상온도에서 제1초기화전압선으로 인가하는 초기화전압을 달리 설정할 수 있다. 표시장치(1)는 고온에서 제2화소(PX2) 및 제3화소(PX3)에 연결된 제2초기화전압선으로 인가하는 초기화전압과 정상온도에서 제2초기화전압선으로 인가하는 초기화전압을 달리 설정할 수 있다. 이에 따라 고온에서의 저계조 휘도변화 및 색변화 이슈를 개선할 수 있다.
도 3에 도시된 화소(PX)가 제1화소(PX1)인 경우, 초기화전압선(VL)은 제1초기화전압선(VL1)이고, 초기화전압(Vaint)은 제1초기화전압(Vaint1)일 수 있다. 도 3에 도시된 화소(PX)가 제2화소(PX2) 또는 제3화소(PX)인 경우, 초기화전압선(VL)은 제2초기화전압선(VL2)이고, 초기화전압(Vaint)은 제2초기화전압(Vaint2)일 수 있다. 도 4는 제1화소(PX1)가 제1초기화전압(Vaint1)을 공급하는 제1초기화전압선(VL1)에 연결되고, 제2화소(PX2) 및 제3화소(PX3)가 제2초기화전압(Vaint2)을 공급하는 제2초기화전압선(VL2)에 연결된 예를 도시한다.
주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 화소회로들과 전기적으로 연결된 외곽회로들, 인쇄회로기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다. 예를 들어, 주변영역(PA)에는 제1스캔구동회로(SDRV1), 제2스캔구동회로(SDRV2), 단자부(PAD), 구동전압 공급선(11), 공통전압 공급선(13) 및 초기화전압 공급선(15)이 배치될 수 있다.
제1스캔구동회로(SDRV1)는 게이트선(GL)을 통해 화소회로들에 게이트제어신호인 스캔신호를 인가할 수 있다. 제1스캔구동회로(SDRV1)는 발광제어선(EL)을 통해 화소회로들에 발광제어신호를 인가할 수 있다. 제2스캔구동회로(SDRV2)는 표시영역(DA)을 기준으로 제1스캔구동회로(SDRV1)의 반대편에 위치할 수 있으며, 제1스캔구동회로(SDRV1)와 대략 평행할 수 있다. 표시영역(DA)의 화소(PX)들의 화소회로들 중 일부는 제1스캔구동회로(SDRV1)와 전기적으로 연결될 수 있고, 나머지는 제2스캔구동회로(SDRV2)에 전기적으로 연결될 수 있다. 제2스캔구동회로(SDRV2)는 생략될 수 있다.
단자부(PAD)는 기판(100)의 일측에 배치될 수 있다. 단자부(PAD)는 절연층에 의해 덮이지 않고 노출되어 표시회로보드(30)와 연결될 수 있다. 표시회로보드(30)에는 표시구동부(32)가 배치될 수 있다. 표시구동부(32)는 하나 또는 하나 이상의 집적 회로 칩의 형태로 형성되어 표시회로보드(30) 위에 장착될 수 있다.
표시구동부(32)는 제1스캔구동회로(SDRV1)와 제2스캔구동회로(SDRV2)에 전달하는 제어신호를 생성할 수 있다. 표시구동부(32)는 데이터신호를 생성하고, 생성된 데이터신호는 팬아웃선(FW) 및 팬아웃선(FW)과 연결된 데이터선(DL)을 통해 화소(PX)들의 화소회로들에 전달될 수 있다.
표시구동부(32)는 제1전원전압 공급선(11)에 제1전원전압(ELVDD)을 공급할 수 있고, 제2전원전압 공급선(13)에 제2전원전압(ELVSS)을 공급할 수 있다. 제1전원전압(ELVDD)은 제1전원전압 공급선(11)과 연결된 제1전원전압선(PL)을 통해 화소(PX)들의 화소회로들에 인가되고, 제2전원전압(ELVSS)은 제2전원전압 공급선(13)을 통해 표시요소들의 대향전극에 인가될 수 있다.
제1전원전압 공급선(11)은 단자부(PAD)와 연결되며, 표시영역(DA)의 하측에서 x 방향으로 연장되어 구비될 수 있다. 제2전원전압 공급선(13)은 단자부(PAD)와 연결되며, 루프 형상에서 일측이 개방된 형상을 가져, 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
표시구동부(32)는 초기화전압 공급선(15)에 초기화전압을 공급할 수 있다. 초기화전압 공급선(15)은 제1초기화전압 공급선(15a) 및 제2초기화전압 공급선(15b)을 포함할 수 있다. 제1초기화전압 공급선(15a) 및 제2초기화전압 공급선(15b) 각각은 단자부(PAD)와 연결되며, 표시영역(DA)의 좌측 및 우측을 적어도 둘러싸는 형태로, y방향을 따라 연장되도록 배치될 수 있다. 제1초기화전압 공급선(15a) 및 제2초기화전압 공급선(15b)은 제1스캔구동회로(SDRV1)와 제2스캔구동회로(SDRV2)에 중첩하며 상호 이격 배치될 수 있다. 제1초기화전압 공급선(15a)은 표시영역(DA)의 제1초기화전압선(VL1)들에 연결될 수 있다. 제2초기화전압 공급선(15b)은 표시영역(DA)의 제2초기화전압선(VL2)들에 연결될 수 있다. 제1초기화전압(Vaint1)은 제1초기화전압 공급선(15a)에 연결된 제1초기화전압선(VL1)을 통해 제1화소(PX1)들의 화소회로들에 인가될 수 있다. 제2초기화전압(Vaint2)은 제2초기화전압 공급선(15b)에 연결된 제2초기화전압선(VL2)을 통해 제2화소(PX1)들 및 제3화소(PX3)들의 화소회로들에 인가될 수 있다. 표시구동부(32)는 온도에 따라 제1초기화전압(Vaint1) 및 제2초기화전압(Vaint2)을 달리 생성하여 표시패널(10)로 출력할 수 있다.
도 5는 일 실시예에 따른 화소회로의 등가회로도이다.
도 5를 참조하면, 화소회로(PC)는 제1 내지 제7트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 커패시터(Cst)를 포함하는 구동부(DRC) 및 초기화트랜지스터(TB)를 포함하는 초기화부(AIC)를 포함할 수 있다. 화소회로(PC)는 데이터선(DL), 제1게이트선(GWL), 제2게이트선(GIL), 제3게이트선(GCL), 제4게이트선(GBL) 및 발광제어선(EL)에 연결될 수 있다. 또한 화소회로(PC)는 초기화전압선(VL), 노드 초기화전압선(VIL) 및 제1전원전압선(PL)에 연결될 수 있다. 화소회로(PC)는 표시요소로서 유기발광다이오드(OLED)에 연결될 수 있다.
도 5에서 제1 내지 제7트랜지스터들(T1 내지 T7) 중 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 N형 트랜지스터이고, 나머지는 P형 트랜지스터인 것으로 도시하고 있다. 트랜지스터의 종류(N형 또는 P형) 및/또는 동작 조건에 따라, 트랜지스터의 제1단자는 소스전극 또는 드레인전극이고, 제2단자는 제1단자와 다른 전극일 수 있다. 예컨대, 제1단자가 소스전극인 경우 제2단자는 드레인전극일 수 있다.
제1트랜지스터(T1)는 제1전원전압선(PL)과 유기발광다이오드(OLED) 사이에 연결될 수 있다. 제1트랜지스터(T1)는 제1노드(N1)와 제3노드(N3) 사이에 연결될 수 있다. 제1트랜지스터(T1)는 제5트랜지스터(T5)를 경유하여 제1전원전압선(PL)과 연결되고, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다. 제1트랜지스터(T1)는 제2노드(N2)에 연결된 게이트전극, 제1노드(N1)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함할 수 있다. 제1전원전압선(PL)은 제1트랜지스터(T1)에 제1전원전압(ELVDD)을 전달할 수 있다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류(Ioled)를 공급할 수 있다.
제2트랜지스터(T2)(데이터 기입 트랜지스터)는 데이터선(DL)과 제1노드(N1) 사이에 연결될 수 있다. 제2트랜지스터(T2)는 제5트랜지스터(T5)를 경유하여 제1전원전압선(PL)과 연결될 수 있다. 제2트랜지스터(T2)는 제1게이트선(GWL)에 연결된 게이트전극, 데이터선(DL)에 연결된 제1단자, 제1노드(N1)에 연결된 제2단자를 포함할 수 있다. 제2트랜지스터(T2)는 제1게이트선(GWL)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 제1노드(N1)로 전달하는 스위칭 동작을 수행할 수 있다.
제3트랜지스터(T3)(보상 트랜지스터)는 제2노드(N2)와 제3노드(N3) 사이에 연결될 수 있다. 제3트랜지스터(T3)는 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다. 제3트랜지스터(T3)는 제3게이트선(GCL)에 연결된 게이트전극, 제2노드(N2)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함할 수 있다. 제3트랜지스터(T3)는 제3게이트선(GCL)을 통해 전달받은 제3스캔신호(GC)에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킴으로써 제1트랜지스터(T1)의 문턱전압을 보상할 수 있다.
제4트랜지스터(T4)(노드 초기화 트랜지스터)는 제2노드(N2)와 노드 초기화전압선(VIL) 사이에 연결될 수 있다. 제4트랜지스터(T4)는 제2게이트선(GIL)에 연결된 게이트전극, 제2노드(N2)에 연결된 제1단자, 노드 초기화전압선(VIL)에 연결된 제2단자를 포함할 수 있다. 제4트랜지스터(T4)는 제2게이트선(GIL)을 통해 전달받은 제2스캔신호(GI)에 따라 턴온되어 초기화전압(Vint)을 제1트랜지스터(T1)의 게이트전극에 전달하여 제1트랜지스터(T1)의 게이트전극을 초기화시킬 수 있다.
제5트랜지스터(T5)(제1 발광제어 트랜지스터)는 제1전원전압선(PL)과 제1노드(N1) 사이에 연결될 수 있다. 제6트랜지스터(T6)(제2 발광제어 트랜지스터)는 제3노드(N3)와 유기발광다이오드(OLED) 사이에 연결될 수 있다. 제5트랜지스터(T5)는 발광제어선(EL)에 연결된 게이트전극, 제1전원전압선(PL)에 연결된 제1단자, 제1노드(N1)에 연결된 제2단자를 포함할 수 있다. 제6트랜지스터(T6)는 발광제어선(EL)에 연결된 게이트전극, 제3노드(N3)에 연결된 제1단자, 유기발광다이오드(OLED)의 화소전극에 연결된 제2단자를 포함할 수 있다. 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 유기발광다이오드(OLED)에 구동전류가 흐르게 된다.
제7트랜지스터(T7)(바이어스 트랜지스터)는 제1노드(N1)와 바이어스전압선(VBL) 사이에 연결될 수 있다. 제7트랜지스터(T7)는 제4게이트선(GBL)에 연결된 게이트전극, 바이어스전압선(VBL)에 연결된 제1단자, 제1노드(N1)에 연결된 제2단자를 포함할 수 있다. 제7트랜지스터(T7)는 제4게이트선(GBL)을 통해 전달받은 제4스캔신호(GB)에 따라 턴온되어 바이어스전압(VOBS)을 제1트랜지스터(T1)의 제1단자에 인가하여 제1단자에 제1트랜지스터(T1)의 후속 동작에 적합한 전압을 사전 설정할 수 있다.
커패시터(Cst)는 제1트랜지스터(T1)의 게이트전극에 연결된 제1전극 및 제1전원전압선(PL)에 연결된 제2전극을 포함할 수 있다. 커패시터(Cst)는 제1전원전압선(PL)과 제1트랜지스터(T1)의 게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
초기화 트랜지스터(TB)는 유기발광다이오드(OLED)와 초기화전압선(VL) 사이에 연결될 수 있다. 초기화 트랜지스터(TB)는 제4게이트선(GBL)에 연결된 게이트전극, 제6트랜지스터(T6)의 제2단자 및 유기발광다이오드(OLED)의 화소전극에 연결된 제1단자, 초기화전압선(VL)에 연결된 제2단자를 포함할 수 있다. 초기화 트랜지스터(TBB)는 제4게이트선(GBL)을 통해 전달받은 제4스캔신호(GB)에 따라 턴온되어 초기화전압(Vaint)을 유기발광다이오드(OLED)의 화소전극에 전달하여 유기발광다이오드(OLED)의 화소전극을 초기화시킬 수 있다. 초기화 트랜지스터(TB)는 제4스캔신호(GB)에 따라 제7트랜지스터(T7)와 동시에 턴온될 수 있다.
도 5에 도시된 화소(PX)가 제1화소(PX1)인 경우, 초기화전압선(VL)은 제1초기화전압선(VL1)이고, 초기화전압(Vaint)은 제1초기화전압(Vaint1)일 수 있다. 도 5에 도시된 화소(PX)가 제2화소(PX2) 또는 제3화소(PX)인 경우, 초기화전압선(VL)은 제2초기화전압선(VL2)이고, 초기화전압(Vaint)은 제2초기화전압(Vaint2)일 수 있다.
유기발광다이오드(OLED)는 화소전극 및 대향전극을 포함하고, 대향전극은 제2전원전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류를 전달받아 발광함으로써 이미지를 표시한다.
도 6은 일 실시예에 따른 복수의 화소들의 발광영역을 나타낸 개략적인 배치도이다.
표시영역(DA)에 배치된 복수의 화소들은 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)를 포함할 수 있다. 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)는 x 방향 및 y 방향으로 소정 패턴에 따라 반복 배치될 수 있다. 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)는 각각 화소회로 및 화소회로에 전기적으로 연결된 유기발광다이오드(OLED)를 포함할 수 있다. 각 화소의 유기발광다이오드(OLED)는 화소회로 상부 층에 배치될 수 있다. 유기발광다이오드(OLED)는 화소회로와 중첩하도록 바로 상부에 배치될 수도 있고, 화소회로와 오프셋되어 인접하는 행 및/또는 열에 배치된 타 화소의 화소회로와 일부 중첩하도록 배치될 수도 있다.
도 6은 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각의 화소전극(PE) 및 발광영역을 나타낸다. 발광영역은 유기발광다이오드(OLED)의 발광층이 배치되는 영역이다. 발광영역은 화소정의층의 개구에 의해서 정의될 수 있다. 이에 대해서는 후술한다. 각 화소전극(PE)은 발광영역에 대응하는 제1영역(PEA1)과 제1영역을 둘러싸는 제2영역(PEA2)을 포함할 수 있다.
제1열(M1)에는 제1화소(PX1)의 제1발광영역(EA1)과 제3화소(PX3)의 제3발광영역(EA3)이 y 방향으로 교대로 배열될 수 있다. 제2열(M2)에는 제2화소(PX2)의 제2발광영역(EA2)이 y 방향으로 반복 배열될 수 있다. 제1열(M1)과 제2열(M2)은 x 방향으로 교대하고, 인접한 제1열(M1)들의 제1화소(PX1)의 제1발광영역(EA1)과 제3화소(PX3)의 제3발광영역(EA3)의 배치는 반대일 수 있다.
각 행(N)의 제1서브행(SN1)에는 제1화소(PX1)의 제1발광영역(EA1)과 제3화소(PX3)의 제3발광영역(EA3)이 x 방향으로 교대로 배열되고, 제2서브행(SN2)에는 제2화소(PX2)의 제2발광영역(EA2)이 x 방향으로 반복하여 배열될 수 있다. 즉, 각 행(N)에는 제1화소(PX1)의 제1발광영역(EA1), 제2화소(PX2)의 제2발광영역(EA2), 제3화소(PX3)의 제3발광영역(EA3), 제2화소(PX2)의 제2발광영역(EA2)이 지그재그로 반복 배열될 수 있다.
제1화소(PX1)의 제1발광영역(EA1), 제2화소(PX2)의 제2발광영역(EA2), 제3화소(PX3)의 제3발광영역(EA3)은 서로 다른 면적을 가질 수 있다. 일 실시예에서, 제3화소(PX3)의 제3발광영역(EA3)은 제1화소(PX1)의 제1발광영역(EA1)보다 큰 면적을 가질 수 있다. 또한, 제3화소(PX3)의 제3발광영역(EA3)은 제2화소(PX2)의 제2발광영역(EA2)보다 큰 면적을 가질 수 있다. 제1화소(PX1)의 제1발광영역(EA1)은 제2화소(PX2)의 제2발광영역(EA2)보다 큰 면적을 가질 수 있다. 다른 실시예에서, 제3화소(PX3)의 제3발광영역(EA3)은 제1화소(PX1)의 제1발광영역(EA1)과 동일한 면적을 가질 수 있다. 본 발명은 이에 한정되지 않는다. 예컨대, 제1화소(PX1)의 제1발광영역(EA1)이 제2화소(PX2)의 제2발광영역(EA2) 및 제3화소(PX3)의 제3발광영역(EA3)보다 클 수 있는 등 여러 실시예가 가능하다.
제1 내지 제3발광영역들(EA1, EA2, EA3)은 사각형, 팔각형 등의 다각형, 원형, 타원형 등의 형태를 가질 수 있으며, 다각형은 코너(꼭지점)가 라운드된 형태도 포함할 수 있다.
일 실시예에서, 제1화소(PX1)는 적색으로 발광하는 적색화소(R)이고, 제2화소(PX2)는 녹색으로 발광하는 녹색화소(G)이고, 제3화소(PX3)는 청색으로 발광하는 청색화소(B)일 수 있다.
도 7은 일 실시예에 따른 화소와 초기화전압선의 연결 관계를 개략적으로 나타낸 도면이다.
도 7을 참조하면, 동일 행에 배치된 제1화소(PX1), 제2화소(PX2), 제3화소(PX3)는 제1게이트선(GWL), 제2게이트선(GIL), 제3게이트선(GCL), 제4게이트선(GBL), 발광제어선(EL), 바이어스전압선(VBL), 노드 초기화전압선(VIL)을 공유할 수 있다. 일 실시예에서, 제1화소(PX1), 제2화소(PX2), 제3화소(PX3)의 발광 특성을 고려하여, 제1화소(PX1), 제2화소(PX2), 제3화소(PX3)에 서로 다른 초기화전압을 인가할 수 있다. 예를 들어 제1화소(PX1)는 제1초기화전압선(VL1)에 연결되어 초기화트랜지스터(TB)가 제1초기화전압선(VL1)으로부터 제1초기화전압(Vaint1)을 공급받을 수 있다. 나머지 제2화소(PX2)와 제3화소(PX3) 각각은 제2초기화전압선(VL2)에 연결되어 초기화트랜지스터(TB)가 제2초기화전압선(VL2)으로부터 제2초기화전압(Vaint2)을 공급받을 수 있다.
도 8은 일 실시예에 따른 화소를 구성하는 소자들의 위치를 개략적으로 도시하는 배치도이다. 도 9는 도 8의 I-I'를 따라 절취한 단면도이다. 도 10은 도 8의 II-II'를 따라 절취한 단면도이다. 도 11 내지 도 25는 도 8의 소자들을 층별로 개략적으로 도시하는 배치도들이다. 도 16은 도 11 내지 도 15의 소자들이 중첩된 평면도이다. 도 17은 도 16의 일부로서, 제1화소영역(PXA1)의 제1 내지 제7트랜지스터들(T1 내지 T7), 초기화 트랜지스터(TB) 및 커패시터(Cst)를 도시한 평면도이다.
도 6에 도시된 화소 배열에 따라, 기판(100) 상의 각 행에 제1화소(PX1) 또는 제3화소(PX3)의 화소회로가 배치되는 제1화소영역(PXA1)과 제2화소(PX2)의 화소회로가 배치되는 제2화소영역(PXA2)이 x 방향으로 반복될 수 있다. 제1화소(PX1), 제2화소(PX2), 제3화소(PX3)는 각각 초기화트랜지스터(TB)를 포함하므로, 제1화소영역(PXA1)에는 제1화소(PX1) 또는 제3화소(PX3)의 초기화트랜지스터(TB)가 배치되고, 제2화소영역(PXA2)에는 제2화소(PX2)의 초기화트랜지스터(TB)가 배치될 수 있다. 제1화소영역(PXA1)에 배치된 화소회로와 제2화소영역(PXA2)에 배치된 화소회로는 경계선(IBL)을 기준으로 선대칭일 수 있다. 따라서, 제1화소영역(PXA1)에 배치된 초기화트랜지스터(TB)와 제2화소영역(PXA2)에 배치된 초기화트랜지스터(TB)는 경계선(IBL)을 기준으로 선대칭일 수 있다.
이하, 제1화소영역(PXA1)에 제1화소(PX1)의 화소회로가 배치되고, 제2화소영역(PXA2)에 제2화소(PX2)의 화소회로가 배치된 예로 설명한다. 제1화소영역(PXA1)과 제2화소영역(PXA2)의 각 층에 동일한 소자들이 배치되므로, 설명의 편의상 제1화소영역(PXA1)에 배치된 화소회로의 소자들을 중심으로 설명한다.
도 9 내지 도 11에 도시된 바와 같이, 기판(100) 상에 버퍼층(101)이 배치되고, 버퍼층(101) 상에 제1반도체층(SACT)이 배치될 수 있다. 제1반도체층(SACT)은 실리콘 반도체를 포함할 수 있다. 제1반도체층(SACT)은 제1서브반도체층(SACT1) 및 제1서브반도체층(SACT1)과 분리된 제2서브반도체층(SACT2)을 포함할 수 있다. 제1화소영역(PXA1)의 제1서브반도체층(SACT1)은 제2화소영역(PXA2)의 제1서브반도체층(SACT1)과 연결되어 일체로 구비될 수 있다. 제2서브반도체층(SACT2)은 후술하는 바와 같이 제1서브반도체층(SACT1)과 전기적으로 연결될 수 있다.
제1서브반도체층(SACT1)은 다양한 형상으로 굴곡진 형상을 가질 수 있다. 제1서브반도체층(SACT1)은 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 초기화트랜지스터(TB) 각각의 채널영역, 채널영역 양옆의 소스영역 및 드레인영역을 포함할 수 있다. 제2서브반도체층(SACT2)은 제7트랜지스터(T7)의 채널영역, 소스영역 및 드레인영역을 포함할 수 있다.
도 17을 참조하면, 제1서브반도체층(SACT1)은 제1트랜지스터(T1)의 채널영역(121a), 소스영역(123a) 및 드레인영역(125a), 제2트랜지스터(T2)의 채널영역(121b), 소스영역(123b) 및 드레인영역(125b), 제5트랜지스터(T5)의 채널영역(121e), 소스영역(123e) 및 드레인영역(125e), 제6트랜지스터(T6)의 채널영역(121f), 소스영역(123f) 및 드레인영역(125f), 및 초기화트랜지스터(TB)의 채널영역(121h), 소스영역(123h) 및 드레인영역(125h)을 포함할 수 있다. 제2서브반도체층(SACT2)은 제7트랜지스터(T7)의 채널영역(121g), 소스영역(123g) 및 드레인영역(125g)을 포함할 수 있다. 제1트랜지스터(T1)의 채널영역(121a)은 굴곡을 가짐으로써 길게 형성할 수 있어, 게이트전극에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어질 수 있다. 제1트랜지스터(T1)의 채널영역(121a)의 형상은 'ㄷ', 'ㄹ', 'S', 'M', 'W' 등의 다양한 실시예가 가능하다.
도 9, 도 10 및 도 12에 도시된 바와 같이, 버퍼층(101) 상에 제1반도체층(SACT1)을 덮으며 제1절연층(102)이 배치되고, 제1절연층(102) 상에 제1트랜지스터(T1)의 게이트전극(131a)이 아일랜드 형태로 배치되고, 노드 초기화전압선(VIL), 제1게이트선(GWL), 발광제어선(EL) 및 제4게이트선(GBL)이 x 방향으로 연장되며 배치될 수 있다.
도 17을 참조하면, 제1트랜지스터(T1)의 게이트전극(131a)은 커패시터(Cst)의 제1전극인 하부전극(CE1)일 수 있다. 제2트랜지스터(T2)의 게이트전극(131b)은 제1서브반도체층(SACT1)과 교차(중첩)하는 제1게이트선(GWL)의 부분일 수 있다. 제5트랜지스터(T5)의 게이트전극(131e)과 제6트랜지스터(T6)의 게이트전극(131f)은 제1서브반도체층(SACT1)과 교차하는 발광제어선(EL)의 부분들일 수 있다. 제7트랜지스터(T7)의 게이트전극(131g)은 제2서브반도체층(SACT2)과 교차하는 제4게이트선(GBL)의 부분일 수 있다. 초기화트랜지스터(TB)의 게이트전극(131h)은 제1서브반도체층(SACT1)과 교차하는 제4게이트선(GBL)의 부분일 수 있다.
도 9, 도 10 및 도 13에 도시된 바와 같이, 제1절연층(102) 상에 제2절연층(103)이 배치되고, 제2절연층(103) 상에 전극전압선(HL), 제2게이트선(GIL)의 하부게이트선(GIL1) 및 제3게이트선(GCL)의 하부게이트선(GCL1)이 x 방향으로 연장되며 배치될 수 있다.
전극전압선(HL)의 일부는 커패시터(Cst)의 제2전극인 상부전극(CE2)으로서, 커패시터(Cst)의 하부전극(CE1)을 커버할 수 있다. 전극전압선(HL)에 의해 동일 행의 화소회로들의 커패시터(Cst)들의 상부전극(CE2)들은 서로 연결될 수 있다. 커패시터(Cst)의 상부전극(CE2)에는 개구(SOP)가 형성될 수 있다.
도 9, 도 10 및 도 14에 도시된 바와 같이, 제2절연층(103) 상에 제3절연층(104)이 배치되고, 제3절연층(104) 상에 제2반도체층(OACT)이 배치될 수 있다. 제2반도체층(OACT)은 산화물 반도체를 포함할 수 있다. 제1화소영역(PXA1)의 제2반도체층(OACT)은 제2화소영역(PXA2)의 제2반도체층(OACT)과 연결되어 일체로 구비될 수 있다. 제2반도체층(OACT)은 제3트랜지스터(T3) 및 제4트랜지스터(T4) 각각의 채널영역, 소스영역 및 드레인영역을 포함할 수 있다.
도 17을 참조하면, 제2반도체층(OACT)은 제3트랜지스터(T3)의 채널영역(151c), 소스영역(153c) 및 드레인영역(155c), 제4트랜지스터(T4)의 채널영역(151d), 소스영역(153d) 및 드레인영역(155d)을 포함할 수 있다.
즉, 제1 내지 제7트랜지스터들(T1 내지 T7) 및 초기화트랜지스터(TB) 각각의 채널영역, 소스영역 및 드레인영역은 반도체층의 일부 영역들인 것으로 이해될 수 있다. 반도체층의 소스영역 및 드레인영역은 각각 도 5에서 설명된 트랜지스터의 제1단자(또는 제2단자) 및 제2단자(또는 제1단자)에 대응할 수 있다. 소스영역이나 드레인영역은 경우에 따라 트랜지스터의 소스전극이나 드레인전극으로 해석될 수도 있다. 예를 들어, 제1트랜지스터(T1)의 소스전극과 드레인전극은 각각 채널영역(121a) 근방에서 불순물이 도핑된 소스영역(123a)과 드레인영역(125a)에 해당할 수 있다.
도 9, 도 10 및 도 15에 도시된 바와 같이, 제3절연층(104) 상에 제4절연층(105)이 배치되고, 제4절연층(105) 상에 제2게이트선(GIL)의 상부게이트선(GIL2), 제3게이트선(GCL)의 상부게이트선(GCL2), 제2초기화전압선(VL2) 및 바이어스전압선(VBL)이 x 방향으로 연장되며 배치될 수 있다.
도 17을 참조하면, 제3트랜지스터(T3)의 게이트전극은 제2반도체층(OACT)과 교차(중첩)하는 제3게이트선(GCL)의 부분일 수 있다. 제3트랜지스터(T3)의 게이트전극은 제3게이트선(GCL)의 하부게이트선(GCL1)의 일부인 하부게이트전극(141c) 및 상부게이트선(GCL2)의 일부인 상부게이트전극(161c)을 포함할 수 있다. 제4트랜지스터(T4)의 게이트전극은 제2게이트선(GIL)의 하부게이트선(GIL1)의 일부인 하부게이트전극(141d) 및 상부게이트선(GIL2)의 일부인 상부게이트전극(161d)을 포함할 수 있다. 즉, 제3트랜지스터(T3)와 제4트랜지스터(T4)는 제2반도체층(OACT)의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
제2초기화전압선(VL2)은 발광제어선(EL)에 중첩할 수 있다. 바이어스전압선(VBL)은 제4게이트선(GBL)에 중첩할 수 있다.
도 9, 도 10 및 도 18에 도시된 바와 같이, 제4절연층(105) 상에 제5절연층(106)이 배치되고, 제5절연층(106) 상에 제1초기화전압선(VL1)이 x 방향으로 연장되며 배치될 수 있다. 또한 제4절연층(105) 상에 연결전극들(171 내지 179)이 배치될 수 있다.
도 19는 도 11 내지 도 15 및 도 18의 소자들이 중첩된 평면도이다. 도 20은 도 19의 A부분을 확대한 도면이다. 도 21은 도 20의 III-III' 및 IV-IV'를 따라 절취한 단면도이다. 도 22는 도 19의 B부분을 확대한 도면이다. 도 23은 도 22의 V-V' 및 VI-VI'를 따라 절취한 단면도이다. 이하, 도 19 내지 도 23을 함께 참조하여 설명한다.
제1초기화전압선(VL1)은 제1화소(PX1)의 화소회로가 배치되는 제1화소영역(PXA1)에서 초기화트랜지스터(TB)의 드레인영역(125h)과 전기적으로 연결될 수 있다. 제1초기화전압선(VL1)은 제1 내지 제4절연층들(102 내지 105)을 관통하는 컨택홀(67)을 통해 제1화소(PX1)의 초기화트랜지스터(TB)의 드레인영역(125h)과 전기적으로 연결될 수 있다.
제1초기화전압선(VL1)은 굴곡을 가지며 지그재그 형태로 x 방향으로 연장될 수 있다. 제1초기화전압선(VL1)은 x 방향으로 연장되는 제1부분(VA1)과 제2부분(VA2) 및 y 방향으로 연장되며 제1부분(VA1)과 제2부분(VA2)을 연결하는 제3부분(VA3)을 포함할 수 있다. 제1부분(VA1)과 제2부분(VA2)은 y 방향으로 이격되고, 평면 상 제1부분(VA1)과 제2부분(VA2) 사이에 발광제어선(EL) 및 제2초기화전압선(VL2)이 배치될 수 있다. 제1부분(VA1)은 커패시터(Cst)의 제1전극(CE1)과 제2전극(CE2)에 일부 중첩할 수 있다. 제2부분(VA2)은 제4게이트선(GBL) 및 바이어스전압선(VBL)에 일부 중첩할 수 있다. 제3부분(VA3)은 제2초기화전압선(VL2)을 가로지르며 일부가 제2초기화전압선(VL2)에 중첩할 수 있다.
제1초기화전압선(VL1)은 제2부분(VA2)과 제3부분(VA3)이 접하는 위치에서 제2부분(VA2) 또는 제3부분(VA3)으로부터 돌출된 제4부분(VAP)을 더 포함할 수 있다. 제4부분(VAP)은 제1화소영역(PXA1)들 중 제1화소(PX1)가 배치되는 제1화소영역(PXA1)에만 구비될 수 있다. 제4부분(VAP)은 제1화소(PX1)의 초기화트랜지스터(TB)의 반도체층, (예를 들어, 초기화트랜지스터(TB)의 드레인영역(125h))과 중첩하며 컨택홀(67)을 통해 직접 컨택할 수 있다.
연결전극(171)의 일단은 콘택홀(51)을 통해 제2반도체층(OACT)과 컨택하여 제2반도체층(OACT)과 전기적으로 연결될 수 있다. 도 18을 참조하면, 연결전극(171)의 일단은 제4 및 제5절연층들(105 및 106)을 관통하는 콘택홀(51)을 통해 제3트랜지스터(T3)의 소스영역(153c) 및 제4트랜지스터(T4)의 드레인영역(155d)에 전기적으로 연결될 수 있다. 연결전극(171)의 타단은 제2 내지 제5절연층들(103 내지 106)을 관통하는 콘택홀(52)을 통해 제1트랜지스터(T1)의 게이트전극(131a)과 전기적으로 연결될 수 있다. 한편, 콘택홀(52)은 커패시터(Cst)의 제2전극(CE2)의 개구(SOP) 내에서 개구(SOP)의 가장자리와 이격 배치되어, 연결전극(171)은 제2전극(CE2)과 전기적으로 절연될 수 있다.
연결전극(172)은 제1 내지 제5절연층들(102 내지 106)을 관통하는 콘택홀(53)을 통해 제1트랜지스터(T1)의 드레인영역(125a) 및 제6트랜지스터(T6)의 소스영역(123f)과 전기적으로 연결될 수 있다. 연결전극(172)은 제4 및 제5절연층들(105 및 106)을 관통하는 콘택홀(54)을 통해 제3트랜지스터(T3)의 드레인영역(155c)과 전기적으로 연결될 수 있다.
연결전극(173)은 제1 내지 제5절연층들(102 내지 106)을 관통하는 콘택홀(55)을 통해 제2트랜지스터(T2)의 소스영역(123b)과 전기적으로 연결될 수 있다.
연결전극(174)은 제1 내지 제5절연층들(102 내지 106)을 관통하는 콘택홀(56)을 통해 제5트랜지스터(T5)의 소스영역(123e)과 전기적으로 연결될 수 있다. 연결전극(174)은 제3 내지 제5절연층들(104 내지 106)을 관통하는 콘택홀(57)을 통해 전극전압선(HL)과 전기적으로 연결될 수 있다.
연결전극(175)은 제2 내지 제5절연층들(103 내지 106)을 관통하는 콘택홀(58)을 통해 노드 초기화전압선(VIL)과 전기적으로 연결될 수 있다. 연결전극(175)은 제4 및 제5절연층들(105 및 106)을 관통하는 콘택홀(59)을 통해 제4트랜지스터(T4)의 드레인영역(155d)과 전기적으로 연결될 수 있다.
연결전극(176)은 제1 내지 제5절연층들(102 내지 106)을 관통하는 콘택홀(60)을 통해 제1트랜지스터(T1)의 소스영역(123a)과 제5트랜지스터(T5)의 드레인영역(125e)과 전기적으로 연결될 수 있다. 연결전극(176)은 제1 내지 제5절연층들(102 내지 106)을 관통하는 콘택홀(61)을 통해 제7트랜지스터(T7)의 드레인영역(125g)과 전기적으로 연결될 수 있다.
연결전극(177)은 제1 내지 제5절연층들(102 내지 106)을 관통하는 콘택홀(62)을 통해 제6트랜지스터(T6)의 드레인영역(125f)과 전기적으로 연결될 수 있다.
연결전극(178)은 제2화소(PX2)의 화소회로가 배치되는 제2화소영역(PXA2) 및 제1화소영역(PXA1)들 중 제3화소(PX3)의 화소회로가 배치되는 제1화소영역(PXA1)에 배치될 수 있다. 연결전극(178)은 제1 내지 제4절연층들(102 내지 105)을 관통하는 컨택홀(64)을 통해 제2화소(PX2) 및 제3화소(PX3)의 초기화트랜지스터(TB)의 드레인영역(125h)과 전기적으로 연결될 수 있다. 연결전극(178)은 제5절연층(106)을 관통하는 컨택홀(63)을 통해 제2초기화전압선(VL2)과 전기적으로 연결될 수 있다. 연결전극(178)은 초기화트랜지스터(TB)의 반도체층에 중첩하며 컨택홀(64)을 통해 직접 컨택하고, 제2초기화전압선(VL2)에 중첩하며 컨택홀(63)을 통해 직접 컨택할 수 있다.
연결전극(179)은 제1 내지 제5절연층들(102 내지 106)을 관통하는 콘택홀(65)을 통해 제7트랜지스터(T7)의 소스영역(123g)과 전기적으로 연결될 수 있다. 연결전극(179)은 제5절연층(106)을 관통하는 콘택홀(66)을 통해 바이어스전압선(VBL)과 전기적으로 연결될 수 있다.
도 9, 도 10 및 도 24에 도시된 바와 같이, 제5절연층(106) 상에 제6절연층(107)이 배치되고, 제6절연층(107) 상에 연결전극(181)이 배치되고, 데이터선(DL) 및 제1전원전압선(PL)이 y 방향으로 연장되며 배치될 수 있다. 제6절연층(107) 상에는 다양한 도전층들이 더 배치될 수 있다.
데이터선(DL)은 제6절연층(107)을 관통하는 콘택홀(81)을 통해 연결전극(173)에 전기적으로 연결되어, 제2트랜지스터(T2)의 소스영역(123b)과 전기적으로 연결될 수 있다.
제1전원전압선(PL)은 제6절연층(107)을 관통하는 컨택홀(82)을 통해 연결전극(174)에 전기적으로 연결될 수 있다. 이에 따라 y 방향으로 연장된 제1전원전압선(PL)은 x 방향으로 연장된 전극전압선(HL)과 연결됨으로써, 제1전원전압선(PL)은 메쉬 구조를 가질 수 있다. 일 실시예에서, 도 24에 도시된 바와 같이 제1전원전압선(PL)은 표시영역(DA)의 일부 화소영역에서 끊어질 수 있다. 이는 예시적인 것으로 제1전원전압선(PL)은 표시영역(DA)에서 끊어진 부분 없이 y 방향으로 연장될 수 있다.
연결전극(181)은 제6절연층(107)을 관통하는 컨택홀(83)을 통해 연결전극(172)에 전기적으로 연결되어, 제6트랜지스터(T6)의 소스영역(123f)과 전기적으로 연결될 수 있다.
도 9, 도 10 및 도 25에 도시된 바와 같이, 제6절연층(107) 상에 제7절연층(108)이 배치되고, 제7절연층(108) 상에 화소전극이 배치될 수 있다. 도 25에는 제1화소(PX1)의 화소전극(PE1), 제2화소(PX2)의 화소전극(PE2) 및 제3화소(PX3)의 화소전극(PE3)이 도시되어 있다. 각 화소전극(PE1, PE2, PE3)은 발광영역에 대응하는 제1영역과 제1영역을 둘러싸는 제2영역을 포함할 수 있다.
화소전극(PE1)은 제7절연층(108)을 관통하는 컨택홀(91)을 통해 연결전극(181)에 전기적으로 연결되어, 제6트랜지스터(T6)를 통해 제1트랜지스터(T1)와 전기적으로 연결될 수 있다. 컨택홀(91)은 화소전극(PE1)의 제2영역에 중첩할 수 있다.
화소전극(PE1) 상에 화소정의층인 제8절연층(109)이 배치될 수 있다. 제8절연층(109)은 각 화소의 발광영역에 대응하는 개구(OP)를 가짐으로써 화소를 정의하는 역할을 한다. 제8절연층(109)의 개구(OP)에 발광층(EML)이 배치되고, 발광층(EML) 상에 대향전극(CAT)이 배치될 수 있다. 화소전극(PE1), 발광층(EML) 및 대향전극(CAT)은 유기발광다이오드를 구성할 수 있다. 대향전극(CAT)은 복수의 유기발광다이오드들에 있어서 일체(一體)로 형성되어 복수의 화소전극들에 대응할 수 있다. 도시되지 않았으나, 발광층(EML)의 상층 및/또는 하층에 적어도 하나의 기능층이 더 배치될 수 있다.
도 26은 일 실시예에 따른 표시영역에서 제1초기화전압선(VL1)과 제2초기화전압선(VL2)의 배치를 나타낸 도면이다.
도 26을 참조하면, 표시영역(DA)에서 도 6의 화소 배열에 따라 제1화소영역(PXA1)에 제1화소(PX1) 또는 제3화소(PX3)의 화소회로가 배치되고, 제2화소영역(PXA2)에 제2화소(PX2)의 화소회로가 배치될 수 있다. 즉, 제1화소영역(PXA1)에 제1화소(PX1)의 초기화트랜지스터(TB) 또는 제3화소(PX3)의 초기화트랜지스터(TB)가 배치되고, 제2화소영역(PXA2)에 제2화소(PX2)의 초기화트랜지스터(TB)가 배치될 수 있다. 제1화소(PX1)는 적색화소(R)이고, 제2화소(PX2)는 녹색화소(G)이고, 제3화소(PX3)는 청색화소(B)일 수 있다. y 방향으로 제1화소(PX1)의 화소회로와 제3화소(PX3)의 화소회로가 교대로 배치되는 제1열(M1)과 y 방향으로 제2화소(PX2)의 화소회로가 반복 배치되는 제2열(M2)이 x 방향으로 교대할 수 있다.
각 행에서, 제1초기화전압선(VL1)과 제2초기화전압선(VL2)은 서로 다른 층에 각각 배치될 수 있다. 예를 들어, 도 21에 도시된 바와 같이, 제1초기화전압선(VL1)은 제5절연층(106) 상에 배치되고, 도 23에 도시된 바와 같이, 제2초기화전압선(VL2)은 제4절연층(105) 상에 배치될 수 있다. 제2초기화전압선(VL2)은 초기화트랜지스터(TB)의 게이트전극(131h)과 제1초기화전압선(VL1) 사이의 층에 배치될 수 있다. 다른 실시예에서 제2초기화전압선(VL2)은 커패시터(Cst)의 상부전극과 동일층에 배치될 수 있다.
제1초기화전압선(VL1)은 제1부분(VA1), 제3부분(VA3) 및 제2부분(VA2)이 차례로 반복하는 지그재그 형태로 x 방향으로 연장될 수 있다. 제1초기화전압선(VL1)은 제1화소(PX1)의 초기화트랜지스터(TB)가 배치되는 제1화소영역(PXA1)에서 초기화트랜지스터(TB)와 전기적으로 연결되는 제4부분(VAP)을 포함할 수 있다. 제1초기화전압선(VL1)의 제4부분(VAP)은 초기화트랜지스터(TB)의 반도체층과 중첩하며, 컨택홀(CH1)(예를 들어, 도 20의 컨택홀(67))을 통해 초기화트랜지스터(TB)의 반도체층과 직접 컨택할 수 있다.
제1초기화전압선(VL1)은 주변영역(PA)의 제1초기화전압 공급선(15a)에 전기적으로 연결될 수 있다. 예를 들어, 주변영역(PA)에서, 제1초기화전압 공급선(15a)이 제6절연층(107) 상에 배치되고, 제6절연층(107)을 관통하는 콘택홀(41)을 통해 표시영역(DA)으로부터 연장된 제1초기화전압선(VL1)과 전기적으로 연결될 수 있다.
제2초기화전압선(VL2)은 연결전극(CL)(예를 들어, 도 22의 연결전극(178))이 배치된 화소영역, 예를 들어 제2화소(PX2)의 초기화트랜지스터(TB)가 배치되는 제2화소영역(PXA2) 및 제3화소(PX3)의 초기화트랜지스터(TB)가 배치되는 제1화소영역(PXA1)에서 각각 연결전극(CL)을 통해 초기화트랜지스터(TB)에 전기적으로 연결될 수 있다. 연결전극(CL)은 컨택홀(CH2)(예를 들어, 도 22의 컨택홀(63))을 통해 초기화트랜지스터(TB)의 반도체층과 전기적으로 연결되고, 컨택홀(CH3)(예를 들어, 도 22의 컨택홀(64))을 통해 제2초기화전압선(VL2)과 전기적으로 연결될 수 있다.
제2초기화전압선(VL2)은 주변영역(PA)의 제2초기화전압 공급선(15b)에 전기적으로 연결될 수 있다. 예를 들어, 주변영역(PA)에서, 제2초기화전압 공급선(15b)이 데이터선(DL)과 동일층, 즉 제6절연층(107) 상에 배치되고, 제3 내지 제6절연층들(104 내지 107)을 관통하는 콘택홀(42)을 통해 표시영역(DA)으로부터 연장된 제2초기화전압선(VL2)과 전기적으로 연결될 수 있다. 제1초기화전압 공급선(15a)의 폭이 제2초기화전압 공급선(15b)의 폭보다 클 수 있다.
각 행(N1, N2)에서는, 제1초기화전압선(VL1)의 제4부분(VAP)이 초기화트랜지스터(TB)와 연결되는 제1화소영역(PXA1)과 제2초기화전압선(VL2)이 연결전극(CL)을 통해 초기화트랜지스터(TB)와 연결되는 제2화소영역(PXA2)의 쌍과 제2초기화전압선(VL2)이 연결전극(CL)을 통해 초기화트랜지스터(TB)와 연결되는 제1화소영역(PXA1)과 제2화소영역(PXA2)의 쌍이 교대할 수 있다.
제1열(M1)에서는, 제1초기화전압선(VL1)의 제4부분(VAP)이 초기화트랜지스터(TB)와 연결되는 제1화소영역(PXA1)과 제2초기화전압선(VL2)이 연결전극(CL)을 통해 초기화트랜지스터(TB)와 연결되는 제1화소영역(PXA1)이 교대할 수 있다. 제2열(M2)에서는, 제2초기화전압선(VL2)이 연결전극(CL)을 통해 초기화트랜지스터(TB)와 연결되는 제2화소영역(PXA2)이 반복될 수 있다.
전술된 실시예는 적색화소(R)인 제1화소(PX1)의 초기화트랜지스터(TB)는 제1초기화전압선(VL1)에 연결되고, 녹색화소(G)인 제2화소(PX2)의 초기화트랜지스터(TB)와 청색화소(B)인 제3화소(PX3)의 초기화트랜지스터(TB)는 제2초기화전압선(VL2)에 연결된 예이다. 제1화소(PX1)의 유기발광다이오드(OLED)의 화소전극은 초기화트랜지스터(TB)를 경유하여 제1초기화전압선(VL1)에 전기적으로 연결되어 제1초기화전압(Vaint1)을 전달받고, 제2화소(PX2)의 유기발광다이오드(OLED)의 화소전극과 제3화소(PX3)의 유기발광다이오드(OLED)의 화소전극은 초기화트랜지스터(TB)를 경유하여 제2초기화전압선(VL2)에 전기적으로 연결되어 제2초기화전압(Vaint2)을 전달받을 수 있다. 본 발명의 실시예는 이에 한정되지 않는다.
도 27 내지 도 29는 일 실시예에 따른 화소와 초기화전압선의 연결 관계를 개략적으로 나타낸 도면들이다.
일 실시예에서, 도 27에 도시된 바와 같이, 녹색화소(G)인 제2화소(PX2)의 화소회로는 제1초기화전압선(VL1)에 연결되고, 적색화소(R)인 제1화소(PX1)의 화소회로와 청색화소(B)인 제3화소(PX3)의 화소회로는 제2초기화전압선(VL2)에 연결될 수 있다. 제2화소(PX2)의 유기발광다이오드(OLED)의 화소전극은 초기화트랜지스터(TB)를 경유하여 제1초기화전압선(VL1)에 전기적으로 연결되어 제1초기화전압(Vaint1)을 전달받고, 제1화소(PX1)의 유기발광다이오드(OLED)의 화소전극과 제3화소(PX3)의 유기발광다이오드(OLED)의 화소전극은 초기화트랜지스터(TB)를 경유하여 제2초기화전압선(VL2)에 전기적으로 연결되어 제2초기화전압(Vaint2)을 전달받을 수 있다.
일 실시예에서, 도 28에 도시된 바와 같이, 청색화소(B)인 제3화소(PX3)의 화소회로는 제1초기화전압선(VL1)에 연결되고, 적색화소(R)인 제1화소(PX1)의 화소회로와 녹색화소(G)인 제2화소(PX2)의 화소회로는 제2초기화전압선(VL2)에 연결될 수 있다. 제3화소(PX3)의 유기발광다이오드(OLED)의 화소전극은 초기화트랜지스터(TB)를 경유하여 제1초기화전압선(VL1)에 전기적으로 연결되어 제1초기화전압(Vaint1)을 전달받고, 제1화소(PX1)의 유기발광다이오드(OLED)의 화소전극과 제2화소(PX2)의 유기발광다이오드(OLED)의 화소전극은 초기화트랜지스터(TB)를 경유하여 제2초기화전압선(VL2)에 전기적으로 연결되어 제2초기화전압(Vaint2)을 전달받을 수 있다.
일 실시예에서, 도 29에 도시된 바와 같이, 적색화소(R)인 제1화소(PX1)의 화소회로는 제1초기화전압선(VL1)에 연결되고, 녹색화소(G)인 제2화소(PX2)의 화소회로는 제2초기화전압선(VL2)에 연결되고, 청색화소(B)인 제3화소(PX3)의 화소회로는 제3초기화전압선(VL3)에 연결될 수 있다.
제1초기화전압선(VL1), 제2초기화전압선(VL2), 제3초기화전압선(VL3)이 서로 다른 층에 배치될 수 있다. 예를 들어, 제2초기화전압선(VL2)은 제2절연층(103)과 제3절연층(104) 사이에 배치되고, 제3초기화전압선(VL3)은 제4절연층(105)과 제5절연층(106) 사이에 배치되고, 제1초기화전압선(VL1)은 제5절연층(106)과 제6절연층(107) 사이에 배치될 수 있다. 이때, 제2초기화전압선(VL2)과 제3초기화전압선(VL3)은 발광제어선(EL)과 중첩하게 배치할 수 있다.
제1화소(PX1)의 유기발광다이오드(OLED)의 화소전극은 초기화트랜지스터(TB)를 경유하여 제1초기화전압선(VL1)에 전기적으로 연결되어 제1초기화전압(Vaint1)을 전달받고, 제2화소(PX2)의 유기발광다이오드(OLED)의 화소전극은 초기화트랜지스터(TB)를 경유하여 제2초기화전압선(VL2)에 전기적으로 연결되어 제2초기화전압(Vaint2)를 전달받고, 제3화소(PX3)의 유기발광다이오드(OLED)의 화소전극은 초기화트랜지스터(TB)를 경유하여 제3초기화전압선(VL3)에 전기적으로 연결되어 제3초기화전압(Vaint3)을 전달받을 수 있다.
도 30은 일 실시예에 따른 표시영역에서 제1초기화전압선(VL1)과 제2초기화전압선(VL2)의 배치를 나타낸 도면이다. 도 30은 도 27에 도시된 바와 같이, 녹색화소(G)인 제2화소(PX2)의 초기화트랜지스터(TB)는 제1초기화전압선(VL1)에 연결되고, 적색화소(R)인 제1화소(PX1)의 초기화트랜지스터(TB)와 청색화소(B)인 제3화소(PX3)의 초기화트랜지스터(TB)는 제2초기화전압선(VL2)에 연결된 실시예이다.
도 30의 실시예는 제1초기화전압선(VL1)과 제2초기화전압선(VL2)이 연결된 화소가 도 26에 도시된 실시예와 상이하고, 그 외 소자 배치는 유사하다. 예를 들어, 제1초기화전압선(VL1)은 제5절연층(106)과 제6절연층(107) 사이에 배치되고, 제2초기화전압선(VL2)은 발광제어선(EL)에 중첩하며 제4절연층(105)과 제5절연층(106) 사이에 배치될 수 있다.
제1초기화전압선(VL1)은 지그재그 형태로 x 방향으로 연장될 수 있다. 제1초기화전압선(VL1)은 제2화소(PX2)의 초기화트랜지스터(TB)가 배치되는 제2화소영역(PXA2)에서 초기화트랜지스터(TB)와 전기적으로 연결되는 제4부분(VAP)을 포함할 수 있다. 제1초기화전압선(VL1)의 제4부분(VAP)은 초기화트랜지스터(TB)의 반도체층과 중첩하며, 컨택홀(CH1)을 통해 초기화트랜지스터(TB)의 반도체층과 직접 컨택할 수 있다. 제1초기화전압선(VL1)은 주변영역(PA)의 제1초기화전압 공급선(15a)으로부터 제1초기화전압(Vaint1)을 공급받고 초기화트랜지스터(TB)를 통해 유기발광다이오드(OLED)의 화소전극으로 전달할 수 있다.
제2초기화전압선(VL2)은 제1화소(PX1)의 초기화트랜지스터(TB)가 배치되는 제1화소영역(PXA1) 및 제3화소(PX3)의 초기화트랜지스터(TB)가 배치되는 제1화소영역(PXA1)에서 각각 연결전극(CL)을 통해 초기화트랜지스터(TB)에 전기적으로 연결될 수 있다. 제2초기화전압선(VL2)은 주변영역(PA)의 제2초기화전압 공급선(15b)으로부터 제2초기화전압(Vaint2)을 공급받고 연결전극(178)에 연결된 초기화트랜지스터(TB)를 통해 유기발광다이오드(OLED)의 화소전극으로 전달할 수 있다.
각 행에서는, 제1초기화전압선(VL1)의 제4부분(VAP)이 초기화트랜지스터(TB)와 연결되는 제1화소영역(PXA1)과 제2초기화전압선(VL2)이 연결전극(CL)을 통해 초기화트랜지스터(TB)와 연결되는 제2화소영역(PXA2)이 교대할 수 있다. 제1열(M1)에서는, 제1초기화전압선(VL1)의 제4부분(VAP)이 초기화트랜지스터(TB)와 연결되는 제1화소영역(PXA1)이 반복될 수 있다. 제2열(M1)에서는, 제2초기화전압선(VL2)이 연결전극(CL)을 통해 초기화트랜지스터(TB)와 연결되는 제2화소영역(PXA2)이 반복될 수 있다.
도 31은 일 실시예에 따른 화소회로의 등가회로도이다. 도 32 및 도 33은 도 31의 화소회로에 대응하는 소자의 배치를 나타내는 도면들이다.
도 31을 참조하면, 화소회로(PC)의 구동회로부(DRC)에서 제1트랜지스터(T1)는 제2노드(N2)에 연결된 게이트전극과 제1전원전압(ELVDD)을 인가받는 게이트전극(BG)을 포함할 수 있다. 그 외 구성은 도 5에 도시된 화소회로와 동일하다.
도 32를 참조하면, 기판(100)과 버퍼층(101) 사이 또는 버퍼층(101)과 제1반도체층(SACT) 사이에 도전층(BML)이 x 방향과 y 방향으로 연장되는 메쉬 구조로 배치될 수 있다. 도전층(BML)은 각 화소영역의 제1트랜지스터(T1)의 게이트전극(131a)에 대응하는 영역인 하부 게이트전극(BG), x 방향으로 연장되는 수평부(BMLH) 및 y 방향으로 연장되는 수직부(BMLV)를 포함할 수 있다. 하부 게이트전극(BG)은 반도체층을 사이에 두고 게이트전극(131a)과 마주할 수 있다. 도전층(BML)은 제1전원전압(ELVDD)을 공급받을 수 있다. 도 33에 도시된 바와 같이, 도전층(BML) 상부에 절연층이 배치되고, 절연층 상부에 도 11 내지 도 18에 도시된 바와 같이 소자들이 배치될 수 있다.
본 발명의 실시예에 따른 화소회로(PC)는 도 5 및 도 31을 참조하여 설명한 트랜지스터 및 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다. 예를 들어, 초기화트랜지스터(TB)를 포함하는 화소회로의 트랜지스터들은 P형 트랜지스터이거나, 화소회로의 트랜지스터들은 N형 트랜지스터이거나, 트랜지스터 및/또는 커패시터가 생략 및/또는 추가될 수 있다.
도 34 내지 도 43은 일 실시예에 따른 화소회로의 등가회로도들이다. 이하에서는 도 5의 화소회로 또는 도 31의 화소회로와 차이점 위주로 설명하고, 그 외 동일한 구성의 설명은 생략한다.
도 34에 도시된 화소회로(PC)는 도 5에 도시된 화소회로(PC)에서 제3트랜지스터(T3) 및 제4트랜지스터(T4)가 P형 트랜지스터이고, 제3트랜지스터(T3)가 직렬 연결된 제3-1트랜지스터(T3-1)와 제3-2트랜지스터(T3-2)를 포함하고, 제4트랜지스터(T4)가 직렬 연결된 제4-1트랜지스터(T4-1)와 제4-2트랜지스터(T4-2)를 포함하는 변형 예이다. 그 외 소자 구성은 도 5의 화소회로와 동일하다.
도 35에 도시된 화소회로(PC)는 도 5에 도시된 화소회로(PC)에서 제7트랜지스터(T7)가 생략되고, 제3트랜지스터(T3) 및 제4트랜지스터(T4)가 P형 트랜지스터이고, 제3트랜지스터(T3)가 직렬 연결된 제3-1트랜지스터(T3-1)와 제3-2트랜지스터(T3-2)를 포함하고, 제4트랜지스터(T4)가 직렬 연결된 제4-1트랜지스터(T4-1)와 제4-2트랜지스터(T4-2)를 포함하는 변형 예이다. 제3트랜지스터(T3)의 게이트전극과 초기화트랜지스터(TB)의 게이트전극은 제1게이트선에 연결되어 제1스캔신호(GW)에 의해 제어될 수 있다. 그 외 소자 구성은 도 5의 화소회로와 동일하다.
도 36에 도시된 화소회로(PC)는 도 31에 도시된 화소회로(PC)에서 제7트랜지스터(T7)가 생략되고, 제1트랜지스터(T1)의 게이트전극과 제2트랜지스터(T2)의 게이트전극 사이에 커패시터(Cb)가 추가되는 변형 예이다. 초기화트랜지스터(TB)의 게이트전극에 공급되는 제4스캔신호(GB)는 이전 행의 제1스캔신호(GW(n-1))일 수 있다. 그 외 소자 구성은 도 31의 화소회로와 동일하다.
도 37에 도시된 화소회로(PC)는 도 5에 도시된 화소회로(PC)에서 제7트랜지스터(T7)가 생략되고, 제3트랜지스터(T3) 및 제4트랜지스터(T4)가 P형 트랜지스터이고, 제3트랜지스터(T3)가 직렬 연결된 제3-1트랜지스터(T3-1)와 제3-2트랜지스터(T3-2)를 포함하고, 제4트랜지스터(T4)가 직렬 연결된 제4-1트랜지스터(T4-1)와 제4-2트랜지스터(T4-2)를 포함하는 변형 예이다. 제3트랜지스터(T3)의 게이트전극과 초기화트랜지스터(TB)의 게이트전극은 제1게이트선에 연결되어 제1스캔신호(GW)에 의해 제어될 수 있다. 제4트랜지스터(T4)와 초기화트랜지스터(TB)가 동일한 초기화전압선(VL)에 연결되어, 제4트랜지스터(T4)는 초기화신호(Vaint)를 제1트랜지스터(T1)의 게이트전극에 전달하고, 초기화트랜지스터(TB)는 초기화신호(Vaint)를 유기발광다이오드(OLED)의 화소전극에 전달할 수 있다. 그 외 소자 구성은 도 5의 화소회로와 동일하다.
도 38에 도시된 화소회로(PC)는 도 5에 도시된 화소회로(PC)에서 제7트랜지스터(T7)가 생략되고, 제1 내지 제6트랜지스터들(T1 내지 T6)과 초기화트랜지스터(TB)가 N형 트랜지스터로 변형된 예이다. 노드(Na)는 제1트랜지스터(T1)의 제1단자와 제5트랜지스터(T5)의 제2단자가 연결된 노드이다. 노드(Nb)는 제1트랜지스터(T1)의 게이트전극, 제3트랜지스터(T3)의 제2단자 및 제4트랜지스터(T4)의 제2단자가 연결된 노드이다. 노드(Nc)는 제1트랜지스터(T1)의 제2단자, 제2트랜지스터(T2)의 제2단자 및 제6트랜지스터(T6)의 제1단자가 연결된 노드이다.
제1 내지 제6트랜지스터들(T1 내지 T6)과 초기화트랜지스터(TB) 각각은 하부게이트전극을 더 포함할 수 있다. 제1트랜지스터(T1)의 하부게이트전극은 노드(Nc)에 연결되어 자신의 제2단자에 연결될 수 있다. 제2 내지 제6트랜지스터들(T1 내지 T6)과 초기화트랜지스터(TB) 각각은 하부게이트전극이 자신의 게이트전극에 연결될 수 있다. 제2트랜지스터(T2)의 제1단자는 데이터선에 연결되고, 제2단자는 노드(Nc)에 연결될 수 있다. 제3트랜지스터(T3)의 제1단자는 노드(Na)에 연결되고, 제2단자는 노드(Nb)에 연결될 수 있다. 제4트랜지스터(T4)의 제1단자는 기준전압(VREF)을 공급하는 전압선에 연결되고, 제2단자는 노드(Nb)에 연결될 수 있다. 제5트랜지스터(T5)의 제1단자는 제1전원전압(ELVDD)을 공급하는 제1전원전압선에 연결되고, 제2단자는 노드(Na)에 연결될 수 있다. 제6트랜지스터(T6)의 제1단자는 노드(Nc)에 연결되고, 제2단자는 유기발광다이오드(OLED)의 화소전극에 연결될 수 있다. 초기화트랜지스터(TB)의 제1단자는 초기화전압선에 연결되고, 제2단자는 커패시터(Cst)의 일 전극과 유기발광다이오드(OLED)의 화소전극에 연결될 수 있다. 커패시터(Cst)는 노드(Nb)와 유기발광다이오드(OLED)의 화소전극 사이에 연결될 수 있다. 제3트랜지스터(T3)의 게이트전극과 제2트랜지스터(T2)의 게이트전극은 제1게이트선에 연결되어 제1스캔신호(GW)에 의해 제어될 수 있다.
도 39에 도시된 화소회로(PC)는 도 5에 도시된 화소회로(PC)에서 제7트랜지스터(T7)가 생략되고, 제3트랜지스터(T3) 및 제4트랜지스터(T4)가 P형 트랜지스터이고, 제3트랜지스터(T3)가 직렬 연결된 제3-1트랜지스터(T3-1)와 제3-2트랜지스터(T3-2)를 포함하고, 제4트랜지스터(T4)가 직렬 연결된 제4-1트랜지스터(T4-1)와 제4-2트랜지스터(T4-2)를 포함하고, 제5트랜지스터(T5)가 직렬 연결된 제5-1트랜지스터(T5-1)와 제5-2트랜지스터(T5-2)를 포함하고, 제8트랜지스터(T8)가 추가된 변형 예이다. 제8트랜지스터(T8)는 제5-1트랜지스터(T5-1)와 제5-2트랜지스터(T5-2)의 중간노드(N4)와 유지전압(VSUS)을 공급하는 전압선 사이에 연결될 수 있다. 제8트랜지스터(T8)의 게이트전극은 발광제어신호(EM)의 반전신호(EMB)에 의해 제어될 수 있다. 커패시터(Cst)는 중간노드(N4)와 제1트랜지스터(T1)의 게이트전극 사이에 연결될 수 있다. 제3트랜지스터(T3)의 게이트전극과 제2트랜지스터(T2)의 게이트전극은 제1게이트선에 연결되어 제1스캔신호(GW)에 의해 제어될 수 있다. 초기화트랜지스터(TB)의 게이트전극에 공급되는 제4스캔신호(GB)는 다음 행의 제2스캔신호(GI(n+1))일 수 있다. 그 외 소자 구성은 도 5의 화소회로와 동일하다.
도 40에 도시된 화소회로(PC)는 도 38에 도시된 화소회로(PC)에 제8트랜지스터(T8)와 제9트랜지스터(T9)가 추가된 예이다. 제8트랜지스터(T8)와 제9트랜지스터(T9) 각각은 하부게이트전극을 더 포함하고, 하부게이트전극이 자신의 게이트전극에 연결될 수 있다. 제8트랜지스터(T8)는 제1트랜지스터(T1)의 하부게이트전극이 연결된 노드(Nd)와 유기발광다이오드(OLED)의 화소전극 사이에 연결될 수 있다. 제8트랜지스터(T8)의 게이트전극은 발광제어신호(EM)를 공급하는 발광제어선에 연결될 수 있다. 제9트랜지스터(T9)는 제1트랜지스터(T1)의 하부게이트전극이 연결된 노드(Nd)와 제어전압(VBML)을 공급하는 전압선 사이에 연결될 수 있다. 제9트랜지스터(T9)의 게이트전극은 초기화트랜지스터(TB)의 게이트전극에 공급되는 제4스캔신호(GB)에 의해 제어될 수 있다.
도 41에 도시된 화소회로(PC)는 도 5에 도시된 화소회로(PC)에 제8트랜지스터(T8)와 커패시터(Chod)가 추가되고, 제3트랜지스터(T3) 및 제4트랜지스터(T4)가 P형 트랜지스터로 변형된 예이다. 제5트랜지스터(T5)의 게이트전극으로 인가되는 발광제어신호(EM1)와 제6트랜지스터(T6)의 게이트전극으로 인가되는 발광제어신호(EM2)가 서로 다른 값으로 인가될 수 있다. 커패시터(Chod)는 제2트랜지스터(T2)의 제2단자와 제1트랜지스터(T1)의 게이트전극 사이에 연결되고, 커패시터(Cst)는 제1전원전압선과 제2트랜지스터(T2)의 제2단자 사이에 연결될 수 있다. 제8트랜지스터(T8)는 기준전압(VREF)을 인가하는 전압선과 제2트랜지스터(T2)의 제2단자 사이에 연결될 수 있다. 제8트랜지스터(T8)의 게이트전극은 제3게이트선으로부터 인가되는 제3스캔신호(GC)에 의해 제어될 수 있다.
도 42에 도시된 화소회로(PC)는 도 38에 도시된 화소회로(PC)에서 제3트랜지스터(T3)와 제6트랜지스터(T6)가 생략되고, 커패시터(Chold)가 추가되고, 제2트랜지스터(T2)가 데이터선과 제1트랜지스터(T1)의 게이트전극 사이에 연결되고, 초기화트랜지스터(TB)의 게이트전극이 제2스캔신호(GI)에 의해 제어되는 변형 예이다. 커패시터(Chold)는 제1전원전압선과 유기발광다이오드(OLED)의 화소전극 사이에 연결될 수 있다. 제4트랜지스터(T4)의 게이트전극은 제5스캔신호(GR)에 의해 제어될 수 있다.
도 43에 도시된 화소회로(PC)는 도 5에 도시된 화소회로(PC)에서 구동회로부(DRC)가 제1트랜지스터(T1), 제2트랜지스터(T2) 및 커패시터(Cst)를 포함하는 변형 예이다. 제2트랜지스터(T2)는 데이터선과 제1트랜지스터(T1)의 게이트전극 사이에 연결되고, 커패시터(Cst)는 제1전원전압선과 제1트랜지스터(T1)의 게이트전극 사이에 연결될 수 있다.
도 44는 일 실시예에 따른 표시패널로 온도에 따른 초기화전압을 전달하는 동작을 개략적으로 설명하는 도면이다.
도 44를 참조하면 표시장치(1)는 표시패널(10), 표시구동부(32) 및 센서(40)를 포함할 수 있다.
센서(40)는 표시장치(1)에 내장될 수 있다. 센서(40)는 외부 조도를 감지하는 조도센서, 광량을 감지하는 광센서, 외부 온도 또는 표시장치(1)의 온도를 감지하는 온도센서 등을 적어도 하나 포함할 수 있다.
표시구동부(32)는 전압생성부(35) 및 데이터구동회로(37)를 포함할 수 있다.
데이터구동회로(37)는 데이터신호(DATA)를 생성하여 표시패널(10)의 데이터선(DL)들로 전달할 수 있다.
전압생성부(35)는 센서(40)로부터 전달된 감지 정보를 기초로 온도를 결정할 수 있다. 전압생성부(35)는 온도에 따라 초기화전압(Vaint)을 달리 생성하여 표시패널(10)로 출력할 수 있다. 전압생성부(35)는 기준온도보다 높은 온도는 고온으로 판단하고, 기준온도 이하의 온도는 정상 온도로 판단할 수 있다. 전압생성부(35)는 고온으로 판단되면 고온에 대응하는 제1초기화전압(Vaint1) 및 제2초기화전압(Vaint2)을 생성하여 출력하고, 정상 온도로 판단되면 정상 온도에 대응하는 제1초기화전압(Vaint1) 및 제2초기화전압(Vaint2)을 생성하여 출력할 수 있다.
일 실시예에서, 전압생성부(35)는 표시장치(1)의 온도에 따라 제1초기화전압(Vaint1)과 제2초기화전압(Vaint2)을 달리 생성하여 출력할 수 있다. 예를 들어, 전압생성부(35)가 출력하는 제1초기화전압(Vaint1) 및 제2초기화전압(Vaint2) 중 적어도 하나는 제1온도(고온) 및 제2온도(정상 온도)에서 그 값이 상이할 수 있다. 제1초기화전압(Vaint1) 및 제2초기화전압(Vaint2) 중 제1초기화전압(Vaint1)은 제1온도 및 제2온도에서 상이할 수 있다. 제1초기화전압(Vaint1) 및 제2초기화전압(Vaint2) 중 제2초기화전압(Vaint2)은 제1온도 및 제2온도에서 상이할 수 있다. 제1초기화전압(Vaint1) 및 제2초기화전압(Vaint2) 각각은 제1온도 및 제2온도에서 상이할 수 있다.
표시구동부(32)는 메모리를 구비하고, 전압생성부(35)는 메모리에 기 저장된 감지 정보와 온도 관계를 나타내는 룩업테이블을 이용하여 센서(40)로부터 수신한 감지 정보에 대응한 온도가 고온인지 정상온도인지를 판단할 수 있다.
메모리에는 고온에서의 초기화전압(Vaint) 및 정상 온도에서의 초기화전압(Vaint)이 색화소별로 기 저장될 수 있다. 다른 실시예에서, 메모리에는 복수의 온도별로 초기화전압(Vaint)이 색화소별로 기 저장될 수 있다. 전압생성부(35)는 메모리로부터 표시장치(1)의 온도에 따라 선택된 색화소별 제1초기화전압(Vaint1)과 제2초기화전압(Vaint2)을 생성하여 표시패널(10)의 제1초기화전압 공급선(15a) 및 제2초기화전압 공급선(15b)으로 각각 출력할 수 있다.
한편, 본 발명의 실시예에서 화소 배열은 발광영역의 배열로 이해될 수 있다. 본 발명의 실시예에 따른 화소 배열은 상기 배열에 한정되지 않는다. 예컨대, 본 발명은 스트라이프(Strip) 배열, 모자이크(Mosaic) 배열, 델타(Delta) 배열을 갖는 화소 배열에 적용될 수 있다. 또한, 본 발명은 백색광을 내는 백색 화소를 더 포함하는 화소 배열 구조에도 적용될 수 있다.
본 발명의 실시예들은 서로 다른 색으로 발광하는 화소들 각각의 유기발광다이오드의 일 전극에 상이한 초기화전압을 인가하여, 유기발광다이오드의 재료 특성 차이로 인한 전기적 특성이 상이하여 화질특성이 저하되는 문제점을 해소할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
101: 버퍼층
102 내지 109: 제1 내지 제8절연층
VL, VL1, VL2: 초기화전압선
VIL: 노드 초기화전압선
TB: 초기화 트랜지스터

Claims (20)

  1. 표시영역 및 상기 표시영역 외측의 주변영역을 포함하는 표시패널에 있어서,
    상기 표시영역에, 제1방향으로 연장되고, 제1초기화전압을 전달하는 제1초기화전압선;
    상기 표시영역에, 상기 제1방향으로 연장되고, 제2초기화전압을 전달하는 제2초기화전압선;
    상기 표시영역의 제1화소영역에 배치되고, 제1색으로 발광하는 제1발광다이오드의 화소전극과 상기 제1초기화전압선에 연결된 제1반도체층 및 제1게이트전극을 포함하는 제1트랜지스터; 및
    상기 제1화소영역에 인접한 제2화소영역에 배치되고, 제2색으로 발광하는 제2발광다이오드의 화소전극과 상기 제2초기화전압선에 연결된 제2반도체층 및 제2게이트전극을 포함하는 제2트랜지스터;를 포함하고,
    상기 제1초기화전압선이 상기 제1반도체층과 직접 컨택하고,
    상기 제2초기화전압선이 연결전극을 통해 상기 제2반도체층과 연결된, 표시패널.
  2. 제1항에 있어서,
    상기 제1초기화전압선과 상기 제2초기화전압선이 서로 다른 층에 배치된, 표시패널.
  3. 제1항에 있어서,
    상기 제1트랜지스터와 상기 제2트랜지스터가 상기 제1방향에 수직인 제2방향의 경계선을 기준으로 선대칭인, 표시패널.
  4. 제1항에 있어서,
    상기 제1초기화전압선은 지그재그 형태로 연장된, 표시패널.
  5. 제4항에 있어서,
    평면상, 상기 제1초기화전압선이 상기 제2초기화전압선에 평행한 제1부분과 제2부분 및 상기 제1초기화전압선을 가로지르며 상기 제1부분과 상기 제2부분을 연결하는 제3부분을 포함하는, 표시패널.
  6. 제1항에 있어서,
    상기 제2초기화전압선은 상기 제2트랜지스터의 제2게이트전극과 상기 제1초기화전압선 사이의 층에 배치된, 표시패널.
  7. 제1항에 있어서,
    상기 연결전극과 상기 제1초기화전압선이 동일층에 배치된, 표시패널.
  8. 제1항에 있어서,
    상기 제2화소영역에 인접한 제3화소영역에 배치되고, 제3색으로 발광하는 제3발광다이오드의 화소전극과 상기 제2초기화전압선에 연결된 제3반도체층 및 제3게이트전극을 포함하는 제3트랜지스터;를 더 포함하고,
    상기 제2초기화전압선이 상기 연결전극을 통해 상기 제3반도체층과 연결된, 표시패널.
  9. 제1항에 있어서,
    상기 주변영역에 상기 제1방향에 수직인 제2방향으로 연장되며 배치되고, 상기 제1초기화전압선에 상기 제1초기화전압을 공급하는 제1초기화전압 공급선; 및
    상기 주변영역에 상기 제2방향으로 연장되며 배치되고, 상기 제2초기화전압선에 상기 제2초기화전압을 공급하는 제2초기화전압 공급선;을 더 포함하는 표시패널.
  10. 제9항에 있어서,
    상기 주변영역에 배치되고, 상기 제1트랜지스터의 상기 제1게이트전극 및 상기 제2트랜지스터의 상기 제2게이트전극에 스캔신호를 공급하는 스캔구동회로;를 더 포함하고,
    상기 제1초기화전압 공급선 및 상기 제2초기화전압 공급선이 상기 스캔구동회로에 중첩하는, 표시패널.
  11. 표시영역 및 상기 표시영역 외측의 주변영역을 포함하는 표시패널에 있어서,
    상기 표시영역에, 제1방향으로 연장되고, 제1초기화전압을 전달하는 제1초기화전압선;
    상기 표시영역에, 상기 제1방향으로 연장되고, 제2초기화전압을 전달하는 제2초기화전압선;
    상기 표시영역의 제1화소영역에 배치되고, 제1색으로 발광하는 제1발광다이오드의 화소전극과 상기 제1초기화전압선에 연결된 제1반도체층 및 제1게이트전극을 포함하는 제1트랜지스터; 및
    상기 제1화소영역에 인접한 제2화소영역에 배치되고, 제2색으로 발광하는 제2발광다이오드의 화소전극과 상기 제2초기화전압선에 연결된 제2반도체층 및 제2게이트전극을 포함하는 제2트랜지스터;를 포함하고,
    상기 제1초기화전압 및 상기 제2초기화전압 중 적어도 하나는 기준온도보다 높은 온도에서의 값과 상기 기준온도 이하의 온도에서의 값이 상이한, 표시패널.
  12. 제11항에 있어서,
    상기 제1초기화전압선과 상기 제2초기화전압선이 서로 다른 층에 배치된, 표시패널.
  13. 제11항에 있어서,
    상기 제1트랜지스터와 상기 제2트랜지스터가 상기 제1방향에 수직인 제2방향의 경계선을 기준으로 선대칭인, 표시패널.
  14. 제11항에 있어서,
    상기 제1초기화전압선은 지그재그 형태로 연장된, 표시패널.
  15. 제14항에 있어서,
    평면상, 상기 제1초기화전압선이 상기 제2초기화전압선에 평행한 제1부분과 제2부분 및 상기 제1초기화전압선을 가로지르며 상기 제1부분과 상기 제2부분을 연결하는 제3부분을 포함하는, 표시패널.
  16. 제11항에 있어서,
    상기 제2초기화전압선은 상기 제2트랜지스터의 제2게이트전극과 상기 제1초기화전압선 사이의 층에 배치된, 표시패널.
  17. 제11항에 있어서,
    상기 제1초기화전압선이 상기 제1반도체층과 직접 컨택하고,
    상기 제2초기화전압선이 연결전극을 통해 상기 제2반도체층과 연결되고,
    상기 연결전극과 상기 제1초기화전압선이 동일층에 배치된, 표시패널.
  18. 제17항에 있어서,
    상기 제2화소영역에 인접한 제3화소영역에 배치되고, 제3색으로 발광하는 제3발광다이오드의 화소전극과 상기 제2초기화전압선에 연결된 제3반도체층 및 제3게이트전극을 포함하는 제3트랜지스터;를 더 포함하고,
    상기 제2초기화전압선이 상기 연결전극을 통해 상기 제3반도체층과 연결된, 표시패널.
  19. 제11항에 있어서,
    상기 주변영역에 상기 제1방향에 수직인 제2방향으로 연장되며 배치되고, 상기 제1초기화전압선에 상기 제1초기화전압을 공급하는 제1초기화전압 공급선; 및
    상기 주변영역에 상기 제2방향으로 연장되며 배치되고, 상기 제2초기화전압선에 상기 제2초기화전압을 공급하는 제2초기화전압 공급선;을 더 포함하는 표시패널.
  20. 제19항에 있어서,
    상기 주변영역에 배치되고, 상기 제1트랜지스터의 상기 제1게이트전극 및 상기 제2트랜지스터의 상기 제2게이트전극에 스캔신호를 공급하는 스캔구동회로;를 더 포함하고,
    상기 제1초기화전압 공급선 및 상기 제2초기화전압 공급선이 상기 스캔구동회로에 중첩하는, 표시패널.
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