KR102255591B1 - 고 개구율 평판 표시장치용 박막 트랜지스터 기판 - Google Patents
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Abstract
본 발명은 고 개구율을 갖는 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판은, 기판 위에 배치된 차광층, 버퍼층, 반도체 층, 차광층 콘택홀, 게이트 절연막 및 게이트 전극, 중간 절연막, 드레인 콘택홀, 소스 전극, 그리고 드레인 전극을 포함한다. 반도체 층은 버퍼층 위에서 차광층 영역 내에 배치되며, 소스 영역, 드레인 영역 및 채널 영역을 포함한다. 차광층 콘택홀은, 드레인 영역 및 버퍼층을 관통하여 차광층을 노출한다. 게이트 절연막 및 게이트 전극은 채널 영역과 중첩한다. 중간 절연막은 반도체 층 및 게이트 전극을 덮는다. 드레인 콘택홀은 중간 절연막을 관통하여 드레인 영역 상부 표면을 노출하며, 차광층 콘택홀과 중첩한다. 소스 전극은 중간 절연막 위에서 소스 영역과 접촉한다. 그리고 드레인 전극은 중간 절연막 위에서 드레인 콘택홀 및 차광층 콘택홀을 통해 드레인 영역 및 차광층과 접촉한다.
Description
본 발명은 고 개구율을 갖는 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다. 특히, 본 발명은 근방에 위치하는 복수 개의 콘택홀들을 수직 구조상으로 중첩하도록 형성하여, 콘택홀들이 차지하는 면적을 줄이고, 개구 영역의 면적을 늘려 고 개구율을 구현한 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다.
액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다. 수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직 전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인-플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다.
도 1은 종래 기술에 의한 프린지 필드 방식의 액정 표시장치에 적용한, 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼를 더 포함할 수도 있다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.
즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)으로부터 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
다른 평판표시장치의 예로, 전계발광 표시장치가 있다. 전계발광 표시장치는 발광층의 재료에 따라 무기 전계발광 표시장치와 유기발광 다이오드 표시장치로 대별되며 스스로 발광하는 자발광소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
유기발광 다이오드는 전계발광하는 유기 전계발광 화합물층과, 유기 전계발광 화합물층을 사이에 두고 대향하는 캐소드 전극(Cathode) 및 애노드 전극(Anode)을 포함한다. 유기 전계발광 화합물층은 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL)을 포함한다.
유기발광 다이오드는 애노드 전극(Anode)과 캐소드 전극(Cathode)에 주입된 정공과 전자가 발광층에서 재결합할 때의 여기 과정에서 여기자(excition)가 형성되고 여기자로부터의 에너지로 인하여 발광한다. 유기발광다이오드 표시장치는 유기발광다이오드의 발광층에서 발생하는 빛의 양을 전기적으로 제어하여 영상을 표시한다.
전계발광소자인 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다. 액티브 매트릭스 타입의 유기발광 다이오드 표시장치는 박막 트랜지스터를 이용하여 유기발광 다이오드에 흐르는 전류를 제어하여 화상을 표시한다.
도 3은 종래 기술에 의한 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도이다. 도 4는 도 3에서 절취선 II-II'로 자른 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다. 도 3 및 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.
스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 스위칭 박막 트랜지스터(ST)는 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동하는 역할을 한다.
구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기발광 층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 전압(VSS)에 연결된다.
또한, 액티브 매트릭스 유기발광 다이오드 표시장치의 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 형성되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 형성되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보고 형성된다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)에 형성된 드레인 콘택홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전면에 도포된다.
나중에 형성될 애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 형성된다. 칼라 필터(CF)는 가급적 넓은 면적을 차지하도록 형성하는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 스캔 배선(SL)의 많은 영역과 중첩하도록 형성하는 것이 바람직하다. 이와 같이 칼라 필터(CF)가 형성된 기판은 여러 구성요소들이 형성되어 표면이 평탄하지 못하고, 단차가 많이 형성되어 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 오버코트 층(OC)을 기판 전면에 도포한다.
그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 형성된다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.
애노드 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, SL, VDD)이 형성된 영역 위에 뱅크(BN)(혹은, 뱅크 패턴)를 형성한다.
뱅크(BN)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BN)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)과 캐소드 전극(CAT)이 순차적으로 적층된다. 유기발광 층(OL)은 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 4와 같은 구조를 갖는 유기발광 다이오드 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.
이상 설명한 평판 표시장치용 박막 트랜지스터 기판은 바텀 게이트(Bottom Gate) 구조의 박막 트랜지스터를 구비한다. 금속 산화물 반도체 물질을 사용하면, 전계 이동도가 높기 때문에 고속 구동 및 대면적 표시장치를 구현하는 데 유리하다. 하지만, 제조 공정상의 문제로 금속 산화물 반도체 물질이 손상당하기 쉽다. 이러한 문제를 극복하기 위해 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판에서는 탑 게이트(Top Gate) 구조의 박막 트랜지스터를 사용한다.
탑 게이트 구조를 갖는 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판은 기판의 하부에서 유입되는 빛에 의해 반도체 소자의 특성이 열화되는 문제가 발생한다. 따라서, 탑 게이트 구조의 박막 트랜지스터 기판, 특히 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판은 외부의 빛이 반도체 층에 유입되는 것을 방지할 수 있는 구조가 필요하다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, 금속 산화물 반도체 물질을 포함하며 탑 게이트 구조를 갖는 박막 트랜지스터를 구비한 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 외부의 빛이 금속 산화물 반도체 물질에 악 영향을 주지 않도록 방지하는 차광층을 구비한 탑 게이트 구조를 갖는 박막 트랜지스터를 구비한 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 또 다른 목적은, 차광층과 드레인 전극을 연결하는 콘택홀과 화소 전극과 드레인 전극을 연결하는 콘택홀을 중첩하여 구성함으로써, 콘택홀이 차지하는 영역을 극소화함으로써, 개구율을 극대화한 박막 트랜지스터 기판을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 박막 트랜지스터 기판은, 기판 위에 배치된 차광층, 버퍼층, 반도체 층, 차광층 콘택홀, 게이트 절연막 및 게이트 전극, 중간 절연막, 드레인 콘택홀, 소스 전극, 그리고 드레인 전극을 포함한다. 반도체 층은 버퍼층 위에서 차광층 영역 내에 배치되며, 소스 영역, 드레인 영역 및 채널 영역을 포함한다. 차광층 콘택홀은, 드레인 영역 및 버퍼층을 관통하여 차광층을 노출한다. 게이트 절연막 및 게이트 전극은 채널 영역과 중첩한다. 중간 절연막은 반도체 층 및 게이트 전극을 덮는다. 드레인 콘택홀은 중간 절연막을 관통하여 드레인 영역 상부 표면을 노출하며, 차광층 콘택홀과 중첩한다. 소스 전극은 중간 절연막 위에서 소스 영역과 접촉한다. 그리고 드레인 전극은 중간 절연막 위에서 드레인 콘택홀 및 차광층 콘택홀을 통해 드레인 영역 및 차광층과 접촉한다.
일례로, 드레인 콘택홀은 차광층 콘택홀을 포함하는 크기와 형상을 갖는다.
일례로, 박막 트랜지스터 기판은 보호막, 화소 콘택홀 그리고 화소 전극을 더 포함한다. 보호막은 소스 전극 및 드레인 전극을 덮는다. 화소 콘택홀은 보호막을 관통하여 드레인 전극 일부를 노출하되, 드레인 콘택홀과 중첩한다. 그리고 화소 전극은 보호막 위에서 드레인 전극과 접촉한다.
일례로, 화소 콘택홀은 드레인 콘택홀을 포함하는 크기와 형상을 갖는다.
일례로, 화소 콘택홀은 드레인 콘택홀 및 차광층 콘택홀을 포함하는 크기와 형상을 갖는다.
본 발명에 의한 박막 트랜지스터 기판은, 차광층 콘택홀, 드레인 콘택홀 및 화소 콘택홀을 중첩하여 하나의 콘택홀 영역 내에 형성한다. 따라서, 콘택홀들이 차지하는 영역을 극소화할 수 있고, 개구 영역을 극대화할 수 있다. 차광층을 구비하여 외부광으로부터 반도체 채널 영역을 보호하고, 차광층을 드레인 전극과 연결하여 차광층을 전기적으로 안정화할 수 있다.
도 1은 종래 기술에 의한 프린지 필드 방식의 액정 표시장치에 적용한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도.
도 3은 종래 기술에 의한 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'로 자른 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 5는 본 발명의 제1 실시 예에 의한 탑 게이트 구조의 박막 트랜지스터를 구비한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타낸 평면도.
도 6은 도 5에서 절취선 III-III'으로 자른, 본 발명의 제1 실시 예에 의한, 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타낸 단면도.
도 7은 본 발명의 제2 실시 예에 의한 탑 게이트 구조의 박막 트랜지스터를 구비한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타낸 평면도.
도 8은 도 5에서 절취선 IV-IV'으로 자른, 본 발명의 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타낸 단면도.
도 9a 내지 9i는 도 7에서 절취선 IV-IV'으로 자른 본 발명의 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 제조하는 공정을 나타낸 단면도들.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도.
도 3은 종래 기술에 의한 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'로 자른 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 5는 본 발명의 제1 실시 예에 의한 탑 게이트 구조의 박막 트랜지스터를 구비한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타낸 평면도.
도 6은 도 5에서 절취선 III-III'으로 자른, 본 발명의 제1 실시 예에 의한, 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타낸 단면도.
도 7은 본 발명의 제2 실시 예에 의한 탑 게이트 구조의 박막 트랜지스터를 구비한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타낸 평면도.
도 8은 도 5에서 절취선 IV-IV'으로 자른, 본 발명의 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타낸 단면도.
도 9a 내지 9i는 도 7에서 절취선 IV-IV'으로 자른 본 발명의 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 제조하는 공정을 나타낸 단면도들.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
<제1 실시 예>
이하, 도 5 및 6을 참조하여, 탑 게이트 구조를 갖는 박막 트랜지스터 기판에 대하여 좀 더 자세히 설명한다. 도 5는 본 발명의 제1 실시 예에 의한 탑 게이트 구조의 박막 트랜지스터를 구비한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타낸 평면도이다. 도 6은 도 5에서 절취선 III-III'으로 자른, 본 발명의 제1 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타낸 단면도이다,
본 발명에서는 편의상, 액정 표시장치 및 유기발광 다이오드 표시장치에 적용되는 박막 트랜지스터 기판에서, 하나의 박막 트랜지스터 부분을 중심으로 설명한다. 따라서, 본 발명에 의한 구조적인 특징은 모든 평판 표시장치용 박막 트랜지스터 기판에 적용할 수 있다.
본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판은, 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 형성된 다소 개의 화소 영역들이 매트릭스 방식으로 배열된다. 게이트 배선(GL)에는 게이트 전극(G)이 분기되거나 연결되어 있다. 여기서는, 게이트 전극(G)이 게이트 콘택홀(GH)을 통해 게이트 배선(GL)과 연결된 구조로 설명한다.
기판(SUB) 위에서 박막 트랜지스터(T)가 배치될 위치에는 차광층(LS)이 먼저 형성되어 있다. 차광층(LS) 위에는 기판(SUB) 전체 표면을 덮는 버퍼층(BUF)이 도포된다. 버퍼층(BUF) 위에는 금속 산화물 반도체 물질을 포함하는 반도체 층(A)이 형성된다. 반도체 층(A)의 중심 영역 위에는 게이트 절연막(GI)을 사이에 두고 중첩하는 게이트 전극(G)이 형성되어 있다. 반도체 층(A)에서 게이트 전극(G)과 중첩되는 영역이 채널 영역으로 정의된다.
반도체 층(A)과 게이트 전극(G)위에는 중간 절연막(IL)이 기판(SUB) 전체 표면을 덮도록 도포된다. 중간 절연막(IL)에는, 반도체 층(A)에서 채널 영역의 일측변에 해당하는 소스 영역을 노출하는 소스 콘택홀(SH)과 타측변에 해당하는 드레인 영역을 노출하는 드레인 콘택홀(DH)이 형성된다. 또한, 중간 절연막(IL)과 버퍼층(BUF)에서 차광층(LS)을 노출하는 차광층 콘택홀(LSH)이 더 형성된다.
중간 절연막(IL) 위에 금속 물질을 도포하고 패턴하여, 데이터 배선(DL), 그리고 데이터 배선(DL)에서 분기하며 소스 콘택홀(SH)을 통해 소스 영역과 접촉하는 소스 전극(S)이 형성된다. 또한, 소스 전극(S)과 일정거리 이격하여 대향하며 드레인 콘택홀(DH)을 통해 드레인 영역과 접촉하는 드레인 전극(D)이 형성된다. 여기서, 드레인 전극(D)은 차광 콘택홀(LSH)을 통해 차광층(LS)과 접촉한다.
이로써, 박막 트랜지스터(T)가 완성된다. 박막 트랜지스터(T)가 완성된 후, 기판(SUB) 전체를 덮으며, 표면을 평탄화할 수 있는 평탄화 막(PAC)이 도포된다. 평탄화 막(PAC)에는 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)이 형성된다. 평탄화 막(PAC) 위에는 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접촉하는 화소 전극(PXL)이 형성된다.
이와 같은, 탑 게이트 구조를 갖는 박막 트랜지스터 기판에서, 차광층(LS)에 의해 금속 산화물 반도체 물질은 외부로부터 유입되는 빛을 방어할 수 있다. 또한, 차광층(LS)은 드레인 전극(D)과 연결되어 전기적으로도 안정화할 수 있다. 하지만, 드레인 전극(D)에는 드레인 콘택홀(DH), 차광층 콘택홀(LSH) 및 화소 콘택홀(PH) 등이 형성된다. 이들 콘택홀들을 형성할 때는, 최소 이격 거리를 고려해야하므로, 상당한 면적을 차지할 수밖에 없다. 콘택홀들의 면적은 화소 영역 내에서 개구 영역을 감소시켜, 개구율이 저하된다.
<제2 실시 예>
이하, 제2 실시 예에서는 탑 게이트 구조를 갖는 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판에서 개구 영역을 최대한으로 확보할 수 있는 구조를 제공한다. 도 7 및 8을 참조하여 본 발명의 제2 실시 예에 대하여 설명한다. 도 7은 본 발명의 제2 실시 예에 의한 탑 게이트 구조의 박막 트랜지스터를 구비한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타낸 평면도이다. 도 8은 도 5에서 절취선 IV-IV'으로 자른, 본 발명의 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타낸 단면도이다.
본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판은, 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 형성된 다소 개의 화소 영역들이 매트릭스 방식으로 배열된다. 게이트 배선(GL)에는 게이트 전극(G)이 분기되거나 연결되어 있다. 여기서는, 제1 실시 예와 달리 게이트 전극(G)이 게이트 배선(GL)에서 분기된 구조로 설명한다.
기판(SUB) 위에서 박막 트랜지스터(T)가 배치될 위치에는 차광층(LS)이 먼저 형성되어 있다. 차광층(LS) 위에는 기판(SUB) 전체 표면을 덮는 버퍼층(BUF)이 도포된다. 버퍼층(BUF) 위에는 금속 산화물 반도체 물질을 포함하는 반도체 층(A)이 형성된다. 반도체 층(A)의 중심 영역 위에는 게이트 절연막(GI)을 사이에 두고 중첩하는 게이트 전극(G)이 형성되어 있다. 반도체 층(A)에서 게이트 전극(G)과 중첩되는 영역이 채널 영역으로 정의된다.
반도체 층(A)과 게이트 전극(G)위에는 중간 절연막(IL)이 기판(SUB) 전체 표면을 덮도록 도포된다. 중간 절연막(IL)에는, 반도체 층(A)에서 채널 영역의 일측변에 해당하는 소스 영역을 노출하는 소스 콘택홀(SH)이 형성된다. 한편, 타측변에 해당하는 드레인 영역을 노출하는 드레인 콘택홀(DH)이 형성된다.
더구나, 드레인 콘택홀(DH)은 드레인 영역 일부를 관통함과 동시에, 버퍼층(BUF)을 관통하여 차광층(LS) 일부를 노출하는 차광층 콘택홀(LSH)을 포함하도록 형성된다. 예를 들어, 차광층 콘택홀(LSH)은 드레인 콘택홀(DH) 내부 영역 안에 형성될 수 있다.
중간 절연막(IL) 위에 금속 물질을 도포하고 패턴하여, 데이터 배선(DL), 그리고 데이터 배선(DL)에서 분기하며 소스 콘택홀(SH)을 통해 소스 영역과 접촉하는 소스 전극(S)이 형성된다. 또한, 소스 전극(S)과 일정거리 이격하여 대향하며 드레인 콘택홀(DH)을 통해 드레인 영역과 접촉하는 드레인 전극(D)이 형성된다. 여기서, 드레인 전극(D)은 차광 콘택홀(LSH)을 통해 차광층(LS)과도 동시에 접촉한다.
이로써, 박막 트랜지스터(T)가 완성된다. 박막 트랜지스터(T)가 완성된 후, 기판(SUB) 전체를 덮으며, 표면을 평탄화할 수 있는 평탄화 막(PAC)이 도포된다. 평탄화 막(PAC)에는 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)이 형성된다. 특히, 화소 콘택홀(PH)은, 드레인 콘택홀(DH)과 중첩하도록 형성하는 것이 바람직하다. 예를 들어, 화소 콘택홀(PH)은 드레인 콘택홀(DH)보다 큰 크기를 갖고, 드레인 콘택홀(DH) 및 차광 콘택홀(LSH)을 모두 포함하는 형상으로 형성하는 것이 바람직하다.
평탄화 막(PAC) 위에는 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접촉하는 화소 전극(PXL)이 형성된다. 여기서, 유기발광 다이오드 표시장치의 경우에는 화소 전극(PXL)은 애노드 전극이 될 수 있다.
본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판에서, 차광층 콘택홀(LSH), 드레인 콘택홀(DH) 및 화소 콘택홀(PH)들이 모두 중첩되어 형성된다. 예를 들어, 화소 콘택홀(PH)이 제일 큰 크기를 갖고, 드레인 콘택홀(DH)이 두번째로 큰 크기를 가지며, 차광층 콘택홀(LSH)이 제일 작은 크기를 가질 수 있다. 제1 실시 예에 의한 평면도인 도 5와 제2 실시 예에 의한 평면도들을 비교하면, 제2 실시 예에 의한 박막 트랜지스터 기판에서 콘택홀들이 차지하는 면적을 최소화할 수 있다. 그 결과, 화소 영역 내에서 개구 영역이 그만큼 더 증가하여, 고 개구율을 갖는 박막 트랜지스터 기판을 구현할 수 있다.
이하, 도 9a 내지 9i를 참조하여, 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판을 제조하는 공정을 설명한다. 도 9a 내지 9h는 도 7에서 절취선 IV-IV'으로 자른 본 발명의 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 제조하는 공정을 나타낸 단면도들이다.
기판(SUB) 위에 불투명 금속 물질 및/또는 광 흡수성이 우수한 도전성 혹은 반도체 물질을 도포한다. 제1 마스크 공정으로 패턴하여 차광층(LS)을 형성한다. 차광층(LS)은 박막 트랜지스터가 배치될 위치에서 반도체 층(A)보다 비슷한 혹은 더 큰 크기를 갖도록 형성하는 것이 바람직하다. 차광층(LS)이 형성된 기판(SUB) 전체 표면 위에 절연물질을 도포하여 버퍼층(BUF)을 형성한다. (도 9a)
버퍼층(BUF) 위에 금속 산화물 반도체 물질을 도포한다. 제2 마스크 공정으로 금속 산화물 반도체 물질을 패턴하여 반도체 층(A)을 형성한다. 반도체 층(A)은 차광층(LS) 영역 내부에서 중첩되도록 형성하는 것이 바람직하다. (도 9b)
반도체 층(A)이 형성된 기판(SUB) 전체 표면 위에 절연물질과 게이트 금속 물질을 연속으로 증착한다. 제3 마스크 공정으로 절연물질과 게이트 금속 물질을 동시에 패턴하여, 게이트 요소를 형성한다. 게이트 요소는 게이트 배선(GL) 및게이트 배선(GL)에서 분기하는 게이트 전극(G)을 포함한다. 게이트 배선(GL)은 기판(SUB)에서 가로 방향으로 진행한다. 게이트 전극(G)은 반도체 층(A)의 중앙 영역 위에서 게이트 절연막(GI)을 사이에 두고 중첩한다. 게이트 전극(G)을 형성하는 식각 공정에서 게이트 전극(G)과 중첩되지 않고 양측에 노출된 반도체 층(A)의 일측부 및 타측부들은 도체화된다. 한편, 게이트 전극(G)과 중첩하여 도체화되지 않은 반도체 층(A)의 중앙부 영역은 채널 영역으로 정의된다. 게이트 전극(G)이 형성된 기판(SUB) 전체 표면 위에 중간 절연막(IL)을 도포한다. (도 9c)
중간 절연막(IL) 위에 포토레지스트(PR)를 도포한다. 제4 마스크 공정으로 패턴하여, 차광층 콘택홀(LSH) 및 드레인 콘택홀(DH)을 형성한다. 여기서, 제4 마스크 공정에서, 하프-톤 마스크를 사용하는 것이 바람직하다. 하프-톤 마스크 공정은, 풀-톤(FT) 영역, 개방-톤(WT) 영역 및 하프-톤(HT) 영역으로 나누어 식각을 수행한다.
예를 들어, 풀-톤(FT) 영역의 포토레지스트(PR)는 모두 경화된 상태로 된다. 한편, 개방-톤(WT) 영역의 포토레지스트(PR)는 제거된다. 또한, 하프-톤(HT) 영역의 포토레지스트(PR)는 40~60% 정도의 두께만 남는다. 소스 콘택홀(SH) 및 드레인 콘택홀(DH)이 형성될 영역을 하프-톤(HT) 영역으로 할당하고, 차광층 콘택홀(LSH)이 형성될 영역을 개방-톤(WT) 영역으로 할당한다. 이 상태에서 식각을 수행하면, 차광층 콘택홀(LSH)을 형성한다. 차광층 콘택홀(LSH)은 중간 절연막(IL) 일부, 반도체 층(A)의 드레인 영역 일부 및 버퍼층(BUF) 일부를 제거하여 차광층(LS)의 일부를 노출한다. (도 9d)
차광층 콘택홀(LSH)이 형성된 상태에서 애슁 공정을 수행하여, 포토레지스트(PR)의 일부층을 태워 얇게 만든다. 예를 들어, 하프-톤(HT) 영역의 포토레지스트(PR)의 두께를 제거한다. 도 9a에서 점선에서 실선 사이의 포토레지스트(PR)가 제거된다. 그 결과, 하프-톤(HT) 영역의 포토레지스트(PR)들이 제거되고 풀-톤(FT) 영역에만 포토레지스트가 남는다. (도 9e)
애슁 처리된 포토레지스트(PR)를 마스크로 하여 식각 공정을 수행한다. 그 결과, 반도체 층(A)의 소스 영역 일부를 노출하는 소스 콘택홀(SH)이 형성된다. 마찬가지로, 차광층 콘택홀(LSH)의 주변에서 노출된 반도체 층(A)의 드레인 영역 일부를 노출하는 드레인 콘택홀(DH)을 형성한다. 드레인 콘택홀(DH)은 차광층 콘택홀(LSH)을 포함하는 크기 및 형상을 갖도록 형성하는 것이 바람직하다. (도 9f)
포토레지스트(PR)를 제거한다. 소스 콘택홀(SH) 및 드레인 콘택홀(DH)이 형성된 기판(SUB) 전체 표면 위에 소스-드레인 금속 물질을 도포한다. 제5 마스크 공정으로 소스-드레인 금속 물질을 패턴하여 소스-드레인 요소를 형성한다. 소스 드레인 요소는, 데이터 배선(DL), 소스 전극(S) 및 드레인 전극(D)을 포함한다. 데이터 배선(DL)은 기판(SUB)의 세로 방향으로 진행한다. 소스 전극(S)은 데이터 배선(DL)에서 분기하여, 소스 콘택홀(SH)을 통해 반도체 층(A)의 소스 영역과 접촉한다. 드레인 전극(D)은 소스 전극(S)과 일정 거리 이격하며, 드레인 콘택홀(DH)을 통해 반도체 층(A)의 드레인 영역과 접촉한다. 또한, 드레인 전극(D)은 차광층 콘택홀(LSH)을 통해 차광층(LS)과 접촉한다. 이로써, 박막 트랜지스터(T)가 완성된다. (도 9g)
박막 트랜지스터(T)가 완성된 기판(SUB) 전체 표면 위에 평탄화 막(PAC)을 도포한다. 제6 마스크 공정으로 평탄화 막(PAC)을 패턴하여, 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)을 형성한다. 화소 콘택홀(PH)은 드레인 콘택홀(DH) 및 차광층 콘택홀(LSH)을 포함하는 크기 및 형상을 갖도록 형성하는 것이 바람직하다. (도 9h)
화소 콘택홀(PH)이 형성된 기판(SUB) 전체 표면 위에 투명 도전 물질을 도포한다. 제7 마스크 공정으로 투명 도전 물질을 패턴하여 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접촉한다. (도 9i)
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 G: 게이트 전극
S: 소스 전극 D: 드레인 전극
A: 반도체 채널 층 SL: 스캔 배선
GI: 게이트 절연막 PAS: 보호막
PA1: 제1 보호막 PA2: 제2 보호막
PAC: 평탄화 막 DH: 드레인 콘택홀
LSH: 차광층 콘택홀 PH: 화소 콘택홀
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 G: 게이트 전극
S: 소스 전극 D: 드레인 전극
A: 반도체 채널 층 SL: 스캔 배선
GI: 게이트 절연막 PAS: 보호막
PA1: 제1 보호막 PA2: 제2 보호막
PAC: 평탄화 막 DH: 드레인 콘택홀
LSH: 차광층 콘택홀 PH: 화소 콘택홀
Claims (6)
- 기판 위에 배치된 차광층;
차광층을 덮는 버퍼층;
상기 버퍼층 위에서 상기 차광층 영역 내에 배치되며, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체 층;
상기 드레인 영역 및 상기 버퍼층을 관통하여 상기 차광층의 상부면을 노출하는 차광층 콘택홀;
상기 채널 영역과 중첩하는 게이트 절연막 및 게이트 전극;
상기 반도체 층 및 상기 게이트 전극을 덮는 중간 절연막;
상기 중간 절연막을 관통하여 상기 드레인 영역 상부 표면을 노출하며, 상기 차광층 콘택홀과 중첩하는 드레인 콘택홀;
상기 중간 절연막 위에서 상기 소스 영역과 접촉하는 소스 전극; 그리고
상기 중간 절연막 위에서 상기 드레인 콘택홀 및 상기 차광층 콘택홀을 통해 상기 드레인 영역 및 상기 차광층의 상기 상부면과 직접 접촉하는 드레인 전극;
상기 소스 전극 및 상기 드레인 전극을 덮는 보호막;
상기 보호막을 관통하여 상기 드레인 전극의 상부면을 노출하는 화소 콘택홀; 그리고
상기 보호막 위에서 상기 화소 콘택홀을 통해 상기 드레인 전극의 상기 상부면과 직접 접촉하는 화소 전극을 포함하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,
상기 드레인 콘택홀은,
상기 차광층 콘택홀을 포함하는 크기와 형상을 갖는 박막 트랜지스터 기판.
- 제 2 항에 있어서,
상기 화소 콘택홀은 상기 드레인 콘택홀 및 상기 차광층 콘택홀과 중첩하는 박막 트랜지스터 기판.
- 삭제
- 제 3 항에 있어서,
상기 화소 콘택홀은,
상기 드레인 콘택홀 및 상기 차광층 콘택홀을 포함하는 크기와 형상을 갖는 박막 트랜지스터 기판. - 제 5 항에 있어서,
상기 화소 콘택홀의 크기는 상기 드레인 콘택홀 및 상기 차광층 콘택홀의 크기 보다 큰 형상을 가지며,
상기 드레인 콘택홀의 크기는 상기 차광층 콘택홀의 크기 보다는 큰 형상을 가지는 박막 트랜지스터 기판.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140151891A KR102255591B1 (ko) | 2014-11-04 | 2014-11-04 | 고 개구율 평판 표시장치용 박막 트랜지스터 기판 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140151891A KR102255591B1 (ko) | 2014-11-04 | 2014-11-04 | 고 개구율 평판 표시장치용 박막 트랜지스터 기판 |
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