KR102329159B1 - 이중층 산화물 반도체 물질을 구비한 박막 트랜지스터 기판 - Google Patents

이중층 산화물 반도체 물질을 구비한 박막 트랜지스터 기판 Download PDF

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Abstract

본 발명은 이중층 구조의 산화물 반도체 층을 구비한 박막 트랜지스터 기판에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판 위에 배치된 산화물 반도체 층을 포함한다. 산화물 반도체 층은, 제1 산화물 반도체 층 그리고 제1 산화물 반도체 층 위에 적층된 제2 산화물 반도체 층을 구비한다. 제1 산화물 반도체 층과 제2 산화물 반도체 층 중 어느 하나는 인듐:갈륨:아연의 함량비가 1:1:1인 제1 함량비를 갖는다. 다른 하나는 제1 함량비에 비해 갈륨의 함량이 인듐의 함량 및 아연의 함량보다 더 높은 제2 함량비를 갖는다.

Description

이중층 산화물 반도체 물질을 구비한 박막 트랜지스터 기판{Thin Film Transistor Substrate Having Bi-Layer Oxide Semiconductor}
본 발명은 이중층 구조의 산화물 반도체 층을 구비한 박막 트랜지스터 기판에 관한 것이다. 특히, 본 발명은 이종 산화물 반도체 층을 이중층으로 적층한 표시 장치용 박막 트랜지스터 기판에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 유기발광 표시장치는 매트릭스 방식으로 배열된 화소 자체에 유기발광 소자를 형성함으로써, 화상을 표시한다.
도 1은 종래 기술에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역을 형성하는 반도체 층(AE)을 포함한다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.
즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
다른 평판표시장치의 예로, 전계발광 표시장치가 있다. 전계발광 표시장치는 발광층의 재료에 따라 무기 전계발광 표시장치와 유기발광 다이오드 표시장치로 대별되며, 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 에너지 효율이 우수한 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.
도 3은 액티브 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도이다. 도 4는 도 3에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.
도 3 및 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.
스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 스위칭 박막 트랜지스터(ST)는 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동하는 역할을 한다.
구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기발광 층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 전압(VSS)에 연결된다.
좀 더 상세히 살펴보기 위해 도 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치의 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 형성되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 형성되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보고 형성된다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)에 형성된 드레인 콘택 홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전면에 도포된다.
나중에 형성될 애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 형성된다. 칼라 필터(CF)는 가급적 넓은 면적을 차지하도록 형성하는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 스캔 배선(SL)의 많은 영역과 중첩하도록 형성하는 것이 바람직하다. 이와 같이 칼라 필터(CF)가 형성된 기판은 여러 구성요소들이 형성되어 표면이 평탄하지 못하고, 단차가 많이 형성되어 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트 층(OC)을 기판 전면에 도포한다.
그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 형성된다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.
애노드 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, SL, VDD)이 형성된 영역 위에 뱅크(BA)(혹은, 뱅크 패턴)를 형성한다.
뱅크(BA)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)과 캐소드 전극(CAT)이 순차적으로 적층된다. 유기발광 층(OL)은 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 4와 같은 구조를 갖는 유기발광 다이오드 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.
상기와 같은 평판 표시장치에서 박막 트랜지스터를 구비함으로써, 고품질의 능동형 표시장치를 구현할 수 있다. 특히, 더욱 우수한 구동 특성을 갖도록 하기 위해, 박막 트랜지스터의 반도체 층은 금속 산화물 반도체 물질로 형성하는 것이 바람직하다.
산화물 반도체 물질을 포함하는 박막 트랜지스터 기판을 표시 장치에 적용하는 경우, 더욱 우수한 반도체 특성을 확보하기 위한 기술이 필요하다. 예를들어, 채널 길이를 짧게 만들면 쇼트 채널 효과(Short Channel Effect)에 의해 고속 동작에 유리한 박막 트랜지스터를 만들 수 있다. 하지만, 채널 길이가 짧아지면, 문턱 전압이 낮아져서 박막 트랜지스터를 구동하는 데 어려움이 따른다.
쇼트 채널을 구현하여 우수한 특성을 확보하면서 문턱 전압을 유지하여 원활한 구동을 할 수 있도록 하기 위한 방법으로, 산화물 반도체 층의 두께를 가급적 얇게 형성하는 방법이 있다. 표시 장치는 상당히 큰 대면적의 기판 위에 무수히 많은 박막 트랜지스터들을 형성하는데, 반도체 층의 두께를 일정하게 얇게 형성하는 기술은 용이한 것이 아니어서, 생산성이 매우 떨어진다.
다른 방법으로는, 산화물 반도체 층의 상부 혹은 하부에 적층되는 게이트 절연막 혹은 보호막에 산소를 도핑하는 방법이 있다. 이 경우, 도핑된 산소 입자들로 인해 장기간 사용할 때 문턱 전압의 변동을 제어할 수 없어 포지티브 바이어스 열적 스트레스(Positive Bias Thermal Stress)에 의한 소자 열화가 발생할 수 있다. 따라서, 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판, 특히 표시 장치용 박막 트랜지스터 기판에서는 고 품질의 소자 특성을 확보할 수 있는 새로운 기술이 필요하다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, UHD 급 이상의 초 고해상도 평판 표시장치를 제공하는 데 있다. 본 발명의 다른 목적은, 고속 구동에 유리한 쇼트 채널 길이를 가지면서 문턱 전압의 변동이 없는 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 또 다른 목적은, 대면적 초고 해상도 평판 표시장치에 적용하기 위한 스위칭 특성이 우수한 박막 트랜지스터 기판을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 박막 트랜지스터 기판 위에 배치된 산화물 반도체 층을 포함한다. 산화물 반도체 층은, 제1 산화물 반도체 층 그리고 제1 산화물 반도체 층 위에 적층된 제2 산화물 반도체 층을 구비한다. 제1 산화물 반도체 층과 제2 산화물 반도체 층 중 어느 하나는 인듐:갈륨:아연의 함량비가 1:1:1인 제1 함량비를 갖는다. 다른 하나는 제1 함량비에 비해 갈륨의 함량이 인듐의 함량 및 아연의 함량보다 더 높은 제2 함량비를 갖는다.
일례로, 제2 함량비는, 갈륨의 함량에 대한 아연의 함량 비율이 0 이상인 값을 갖고, 0.5 미만인 값을 갖는다.
일례로, 제2 함량비는, 인듐의 함량에 대한 갈륨의 함량 비율이 1보다 크다.
일례로, 제2 함량비는, 인듐:갈륨:아연의 함량비가 1:2:0 혹은 1:2:0.9이다.
일례로, 게이트 전극, 소스 전극 및 드레인 전극을 더 포함한다. 게이트 전극은, 제1 산화물 반도체 층 아래에 게이트 절연막을 사이에 두고 중첩한다. 소스 전극은, 제1 산화물 반도체 층의 일측 상부 표면과 접촉한다. 드레인 전극은, 제1 산화물 반도체 층의 타측 상부 표면과 접촉한다. 제1 산화물 반도체 층은 제1 함량비를 갖는다. 제2 산화물 반도체 층은 제2 함량비를 갖는다.
일례로, 제2 산화물 반도체 층은, 제1 산화물 반도체 층보다 작은 크기를 갖고, 제1 산화물 반도체 층의 중앙부 위에 적층된다.
일례로, 소스 전극은, 제2 산화물 반도체 층의 일측 상부 표면과 더 접촉한다. 드레인 전극은, 제2 산화물 반도체 층의 타측 상부 표면과 더 접촉한다.
일례로, 제2 산화물 반도체 층 위에서 소스 전극과 드레인 전극 사이에 개재된 에치 스토퍼 층을 더 포함한다.
일례로, 에치 스토퍼 층은, 제2 산화물 반도체 층보다 작은 크기를 갖는다.
일례로, 에치 스토퍼 층은, 제2 산화물 반도체 층과 동일한 크기를 갖는다.
일례로, 게이트 절연막, 게이트 전극, 중간 절연막, 소스 전극, 그리고 드레인 전극을 더 포함한다. 게이트 절연막은, 제2 산화물 반도체 층 위에 적층된다. 게이트 전극은, 게이트 절연막 위에서 제2 산화물 반도체 층의 중앙부와 중첩한다. 중간 절연막은, 게이트 전극 위에 적층된다. 소스 전극 및 드레인 전극은, 중간 절연막 위에 형성된다. 제1 산화물 반도체 층은 제2 함량비를 갖는다. 제2 산화물 반도체 층은 제1 함량비를 갖는다. 제1 산화물 반도체 층과 제2 산화물 반도체 층은 동일한 크기를 갖는다. 소스 전극은, 중간 절연막을 관통하는 소스 콘택홀을 통해 제1 산화물 반도체 층의 일측부와 접촉한다. 드레인 전극은, 중간 절연막을 관통하는 드레인 콘택홀을 통해 제1 산화물 반도체 층의 타측부와 접촉한다.
일례로, 게이트 절연막은 기판 전체를 덮는다. 소스 콘택홀 및 드레인 콘택홀은, 게이트 절연막을 더 관통한다.
일례로, 제1 함량비를 갖는 층은 제1 두께를 갖는다. 제2 함량비를 갖는 층은 제1 두께보다 얇은 제2 두께를 갖는다. 제2 두께는, 제1 두께의 1/5 이상이다.
일례로, 게이트 절연막 및 게이트 전극을 더 포함한다. 게이트 절연막은 산화물 반도체 층의 상부 및 하부 중 적어도 어느 한쪽에 배치된다. 게이트 전극은, 게이트 절연막을 사이에 두고 산화물 반도체 층과 중첩한다. 제1 산화물 반도체 층과 제2 산화물 반도체 층 중에서 게이트 전극과 가까이에 적층된 것은 제1 함량비를 갖는다. 게이트 전극과 멀리 적층된 것은 제2 함량비를 갖는다.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 이종 산화물 반도체 층이 적층된 구조를 갖는다. 특히, 상부에 적층된 산화물 반도체 층은 하부에 적층된 산화물 반도체 층의 조성비와 달리하여 이종 접합 구조를 갖는다. 상부에 적층된 산화물 반도체 층의 비 저항이 높아 쇼트 채널 길이 구조에서 문턱 전압이 변화되지 않는다. 따라서, 쇼트 채널 길이를 구현하여 고속 구동 성능을 확보하면서 동시에 문턱 전압의 변동을 억제하여, 포지티브 바이어스 및 네가티브 바이어스 스트레스에 의한 특성 변동이 적은 우수한 박막 트랜지스터 기판을 제공할 수 있다. 본 발명에 의한 박막 트랜지스터 기판은, 초고 해상도 및 대면적 표시장치에 적용하여 양질의 평판 표시장치를 제공할 수 있다.
도 1은 종래 기술에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도.
도 3은 액티브 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 5는 본 발명의 제1 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 6은 본 발명의 제2 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 7은 본 발명의 제3 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 8은 본 발명의 제4 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
이하, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 구조에 대해 설명한다. 특히, 산화물 반도체 물질을 포함하는 박막 트랜지스터의 구조를 중심으로 설명한다. 본 발명에 의한 박막 트랜지스터를 구비한 박막 트랜지스터 기판을 표시 장치에 적용하여, 우수한 표시 품질을 확보할 수 있다.
<제1 실시 예>
이하, 도 5를 참조하여, 본 발명의 제1 실시 예를 설명한다. 도 5는 본 발명의 제1 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도이다. 도 5를 참조하면, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판은, 기판(SUB) 위에 매트릭스 방식으로 배치된 다수 개의 박막 트랜지스터(T)들을 포함한다. 여기서, 편의상 하나의 박막 트랜지스터(T)의 구조에 대해 설명한다.
기판(SUB) 위에는 게이트 전극(G)이 배치되어 있다. 게이트 전극(G) 위에는 기판(SUB) 전체 표면을 덮는 게이트 절연막(GI)이 적층되어 있다. 게이트 절연막(GI) 위에는 게이트 전극(G)과 중첩하는 반도체 층(A)이 형성되어 있다. 반도체 층(A)은 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)이 순차적으로 적층된 구조를 갖는다. 제2 산화물 반도체 층(GA) 위에는 소스 전극(S)과 드레인 전극(D)이 접촉하고 있다. 소스 전극(S)과 드레인 전극(D)은 일정 거리 이격하여 분리되어 있다. 즉, 소스 전극(S)은 제2 산화물 반도체 층(GA)의 일측 상변과 접촉하고, 드레인 전극(D)은 제2 산화물 반도체 층(GA)의 타측 상변과 접촉한다.
여기서, 제1 산화물 반도체 층(GO)은 약 500Å의 두께를 갖는 금속 산화물로서, 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO)을 포함하는 것이 바람직하다. 특히, 인듐-갈륨-아연의 조성비는 1:1:1인 것이 바람직하다.
제2 산화물 반도체 층(GA)은 약 300Å의 두께를 갖는 금속 산화물로 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO)을 포함하는 것이 바람직하다. 특히, 갈륨의 함량이 더 많은 산화물 반도체인 것이 바람직하다. 구체적으로는, Zn/Ga의 값이 0(zero) 이상이며, 0.5보다 작은 것이 바람직하다. 또한, Ga/In의 값은 1보다 큰 것이 바람직하다.
산화물 반도체 층의 특성을 향상시킨 구조를 개발하기 위해, 다음과 같은 실험을 통해, 산화물 반도체 층의 구조를 개발하였다. 제1 산화물 반도체 층(GO) 위에 적층된 제2 산화물 반도체 층(GA)의 함량을 변화하면서, 특성을 조사하였다. 특성 조사는, 채널의 길이가 10㎛일 때와 4㎛일 때 두 경우에 대해 문턱 전압을 측정하여, 두 값의 차이를 구함으로써, 특성에 변화가 어느 정도인지 측정하였다.
아래 표 1은 제2 산화물 반도체 층(GA)을 구성하는 인듐-갈륨-아연 산화물의 조성비 변화에 따른 채널의 길이가 10㎛일 때와 4㎛일 때 문턱 전압의 차이를 계산한 것이다.
Zn/Ga 0 0.45 0.5 1.0
제2 산화물 반도체 층 함량비 No 1:2:0 1:2:0.9 1:2:1 1:2:2
제1 산화물 반도체 층 함량비 1:1:1
CLV (Vth10-Vth4) 4.47 0.5 0.56 1.99 6.02
여기서, No는 제2 산화물 반도체 층(GA)이 없는 경우로서, 제1 산화물 반도체 층(GO)만 존재하는 경우이다. CLV (Vth10-Vth4)는 채널 길이 변동(Channel Length Variation)으로서 채널 길이가 10㎛일 때의 문턱 전압에서 채널 길이가 4㎛일 때의 문턱 전압 값을 뺀 값이다. 각 원소의 함량은, 원자량, 분자량 혹은 몰수로 표현할 수 있으나, 여기서는 구성 원소들의 함량 비율에 관한 것으로서, 함량 단위를 사용하지 않는다.
채널 길이가 10㎛일 때와 4㎛일 때 문턱 전압의 차이가 크면, 채널 길이를 짧게하면, 문턱 전압이 달라져서 동일한 구동 특성을 얻을 수 없다는 것을 의미한다. 반면에, 문턱 전압의 차이가 크지 않으면, 쇼트 채널(short channel) 특성을 확보한 구조에서도 문턱 전압이 달라지지 않아 동일한 구동 특성을 얻을 수 있다는 것을 의미한다. 본 발명에 의하면, 쇼트 채널 길이를 갖는 박막 트랜지스터를 대면적 및 초고 해상도 평판 표시장치에 적용하여, 우수한 품질의 평판 표시장치를 제공할 수 있다.
상기 표 1에 의하면, 갈륨(Ga):아연(Zn)의 함량 비율이 2:0 이상이거나 2:1 미만인 경우에 채널 길이에 따른 문턱 전압 변화가 1v 이하인 것으로 4㎛의 채널 길이를 갖더라도 문턱 전압은 10㎛의 채널 길이의 것과 거의 동일하다는 것을 의미한다. 아연과 갈륨의 바람직한 조성비는, (아연(Zn)의 함량/갈륨(Ga)의 함량) 값이 0.5 미만인 것이 바람직하다. 전체 함량비를 보면, 제1 산화물 반도체 층(GO)의 인듐(In):갈륨(Ga):아연(Zn)의 비율이 1:1:1이고, 제2 산화물 반도체 층(GA)의 인듐(In):갈륨(Ga):아연(Zn)의 비율은, 1:2:0 내지 1:2:0.9인 것이 바람직하다.
또한, 제2 산화물 반도체 층(GA) 위에 소스 전극(S)과 드레인 전극(D)이 직접 접촉하는 구조를 갖는다. 소스 전극(S)과 드레인 전극(D)을 패턴하는 과정에서 소스 전극(S)과 드레인 전극(D) 사이의 제2 산화물 반도체 층(GA)의 일부 두께가 식각되어 없어진다. 이를 백 에치 채널(Back Etched Channel) 구조라고 부른다. 하지만, 주된 채널층은 제1 산화물 반도체 층(GO)으로서, 채널이 식각되지 않으므로, 특성에는 변화가 없다.
본 발명의 제1 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터는, 제1 산화물 반도체 층(GO) 위에 제2 산화물 반도체 층(GA)이 적층되어, 쇼트 채널을 갖는 박막 트랜지스터를 높은 문턱 전압에서 구동할 수 있다. 또한, 제2 산화물 반도체 층(GA)이 제1 산화물 반도체 층(GO)을 보호하는 기능도 한다.
<제2 실시 예>
제1 실시 예에 의하면, 이중층 산화물 반도체 층을 형성하면, 쇼트 채널을 구현하면서도 문턱 전압은 그대로 유지하여 평판 표시장치에 유리한 소자 특성을 얻을 수 있다는 것을 알 수 있다. 하지만, 제1 실시 예에서는, 제2 산화물 반도체 층(GA) 위에 소스 전극(S)과 드레인 전극(D)이 직접 접촉하는 구조를 갖는다. 제2 산화물 반도체 층(GA)의 전기적인 특성을 보면, 비 저항이 제1 산화물 반도체 층(GO)보다 크다. 즉, 이중층 산화물 반도체 층은 단일층 산화물 반도체 층에 비해, 비 저항이 증가하고, 일 함수(Work Function)가 증가한다.
비 저항이 크기 때문에, 제2 산화물 반도체 층(GA)과 소스 전극(S) 및 드레인 전극(D) 사이의 접촉면에서 접촉 저항이 증가하는 문제가 발생한다. 제1 실시 예에서는 이중층 산화물 반도체 층으로서 쇼트 채널을 구현할 수 있지만, 소스-드레인 전극(S-D)들과의 계면에서 접촉 저항이 높아지는 문제가 발생할 수 있다.
이하, 도 6을 참조하여, 본 발명의 제2 실시 예를 설명한다. 도 6은 본 발명의 제2 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.
제2 실시 예에서는 이중층 산화물 반도체 층을 구비한 박막 트랜지스터에서, 소스 전극 및 드레인 전극과의 접촉 저항이 증가하지 않는 구조를 제안한다. 도 6을 참조하면, 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판은, 기판(SUB) 위에 매트릭스 방식으로 배치된 다수 개의 박막 트랜지스터(T)들을 포함한다.
기판(SUB) 위에는 게이트 전극(G)이 배치되어 있다. 게이트 전극(G) 위에는 기판(SUB) 전체 표면을 덮는 게이트 절연막(GI)이 적층되어 있다. 게이트 절연막(GI) 위에는 게이트 전극(G)과 중첩하는 반도체 층(A)이 형성되어 있다. 반도체 층(A)은 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)이 순차적으로 적층된 구조를 갖는다.
특히, 제2 산화물 반도체 층(GA)은 제1 산화물 반도체 층(GO)보다 작은 크기를 가진다. 또한, 제2 산화물 반도체 층(GA)은 제1 산화물 반도체 층(GO)의 중앙부에만 적층된 구조를 갖는다.
따라서, 제2 산화물 반도체 층(GA) 위에 형성된 소스 전극(S)과 드레인 전극(D)은 제2 산화물 반도체 층(GA) 상부 표면 일부 및 제1 산화물 반도체 층(GO)의 상부 표면 일부 모두와 접촉하고 있다. 소스 전극(S)과 드레인 전극(D)은 일정 거리 이격하여 분리되어 있다. 즉, 소스 전극(S)은 제2 산화물 반도체 층(GA) 및 제1 산화물 반도체 층(GO)의 일측 상변들과 접촉하고, 드레인 전극(D)은 제2 산화물 반도체 층(GA) 및 제1 산화물 반도체 층(GO)의 타측 상변들과 접촉한다.
제2 실시 예에 의한 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)을 구성하는 원소들의 함량 비율은 제1 실시 예의 것과 동일한 것이 바람직하다. 반면에, 제2 실시 예에 의한 산화물 반도체 층은, 제2 산화물 반도체 층(GA)보다 비 저항이 낮은 제1 산화물 반도체 층(GO)이 소스 전극(S) 및 드레인 전극(D)과 직접 접촉하는 구조를 갖는다. 따라서, 반도체 층(A)과 소스 전극(S) 및 드레인 전극(D) 사이의 접촉 저항이 증가하는 것을 방지할 수 있다.
<제3 실시 예>
제1 및 제2 실시 예들에서는, 반도체 층(A) 위에 소스 전극(S) 및 드레인 전극(D)이 직접 형성된 구조를 갖는다. 따라서, 소스 전극(S)과 드레인 전극(D) 사이의 반도체 층(A)이 일부 두께가 식각된, 백 채널 식각(Back Channel Etched) 구조를 갖는다. 본 발명에서는 제1 산화물 반도체 층(GO) 위에 제2 산화물 반도체 층(GA)가 적층되어 있어, 백 채널 식각 구조에 의해 채널 특성이 열화되지는 않는다. 하지만, 표시 장치와 같이 대면적에 걸쳐 수 많은 박막 트랜지스터들을 형성하는 경우, 공정 편차에 의해 모든 박막 트랜지스터들을 동일하게 형성한다는 것은 매우 어려운 일이다.
제3 실시 예에서는, 산화물 반도체 층이 백 채널 식각 구조를 갖지 않고, 식각 보호층인, 에치 스토퍼 층을 더 구비한 경우를 설명한다. 이하, 도 7을 참조하여, 본 발명의 제3 실시 예를 설명한다. 도 7은 본 발명의 제3 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.
도 7을 참조하면, 본 발명의 제3 실시 예에 의한 박막 트랜지스터 기판은, 기판(SUB) 위에 매트릭스 방식으로 배치된 다수 개의 박막 트랜지스터(T)들을 포함한다. 기판(SUB) 위에는 게이트 전극(G)이 배치되어 있다. 게이트 전극(G) 위에는 기판(SUB) 전체 표면을 덮는 게이트 절연막(GI)이 적층되어 있다. 게이트 절연막(GI) 위에는 게이트 전극(G)과 중첩하는 반도체 층(A)이 형성되어 있다. 반도체 층(A)은 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)이 순차적으로 적층된 구조를 갖는다.
특히, 제2 산화물 반도체 층(GA)은 제1 산화물 반도체 층(GO)보다 작은 크기를 가진다. 또한, 제2 산화물 반도체 층(GA)은 제1 산화물 반도체 층(GO)의 중앙부에만 적층된 구조를 갖는다.
제2 산화물 반도체 층(GA) 상부에는 에치 스토퍼 층(ES)이 형성되어 있다. 에치 스토퍼 층(ES)은 제2 산화물 반도체 층(GA)의 중앙 영역 일부를 덮도록 형성할 수 있다. 에치 스토퍼 층(ES) 위에는 소스 전극(S)과 드레인 전극(D)이 형성되어 있다.
에치 스토퍼 층(ES) 위에 형성된 소스 전극(S)과 드레인 전극(D)은 에치 스토펑 층(ES) 상부 표면 일부, 제2 산화물 반도체 층(GA) 상부 표면 일부 및 제1 산화물 반도체 층(GO)의 상부 표면 일부 모두와 접촉하고 있다. 소스 전극(S)과 드레인 전극(D)은 일정 거리 이격하여 분리되어 있다. 즉, 소스 전극(S)은 에치 스토퍼 층(ES), 제2 산화물 반도체 층(GA) 및 제1 산화물 반도체 층(GO)의 일측 상변들과 접촉한다. 한편, 드레인 전극(D)은 에치 스토퍼 층(ES), 제2 산화물 반도체 층(GA) 및 제1 산화물 반도체 층(GO)의 타측 상변들과 접촉한다.
다른 방법으로, 도면으로 나타내지 않았지만, 에치 스토퍼 층(ES)은 제2 산화물 반도체 층(GA)과 동일한 크기를 가질 수도 있다. 이 경우, 에치 스토퍼 층(ES) 위에 형성된 소스 전극(S)과 드레인 전극(D)은 에치 스토퍼 층(ES) 상부 표면 일부 및 제1 산화물 반도체 층(GO)의 상부 표면 일부와 접촉한다. 소스 전극(S)과 드레인 전극(D)은 일정 거리 이격하여 분리되어 있다. 즉, 소스 전극(S)은 에치 스토퍼 층(ES) 및 제1 산화물 반도체 층(GO)의 일측 상변들과 접촉한다. 한편, 드레인 전극(D)은 에치 스토퍼 층(ES) 및 제1 산화물 반도체 층(GO)의 타측 상변들과 접촉한다. 이 경우, 제2 산화물 반도체 층(GA)의 식각된 측면은 소스 전극(S) 및 드레인 전극(D)과 접촉한다.
제3 실시 예에 의한 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)을 구성하는 원소들의 함량 비율은 제1 실시 예의 것과 동일한 것이 바람직하다. 반면에, 제3 실시 예에 의한 산화물 반도체 층은, 제2 산화물 반도체 층(GA)보다 비 저항이 낮은 제1 산화물 반도체 층(GO)이 소스 전극(S) 및 드레인 전극(D)과 직접 접촉하는 구조를 갖는다. 따라서, 반도체 층(A)과 소스 전극(S) 및 드레인 전극(D) 사이의 접촉 저항이 증가하는 것을 방지할 수 있다.
<제4 실시 예>
지금까지 설명한 제1 내지 제3 실시 예들에서는 바텀 게이트(Bottom Gate) 구조를 갖는 박막 트랜지스터에 대하여 설명하였다. 이하, 도 8을 참조하여, 제4 실시 예에서는 탑 게이트(Top Gate) 구조를 갖는 박막 트랜지스터에 대하여 설명한다. 도 8은 본 발명의 제4 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.
도 8을 참조하면, 본 발명의 제4 실시 예에 의한 박막 트랜지스터 기판은, 기판(SUB) 위에 매트릭스 방식으로 배치된 다수 개의 박막 트랜지스터(T)들을 포함한다. 기판(SUB) 위에는 산화물 반도체 층(A)이 형성되어 있다. 도면으로 도시하지 않았지만, 기판(SUB)과 산화물 반도체 층(A) 사이에는 버퍼층이 개재되어 있을 수 있다.
탑 게이트 구조인 경우, 산화물 반도체 층(A)은 바텀 게이트 구조의 경우와 다른 적층 구조를 갖는다. 예를 들어, 제2 산화물 반도체 층(GA) 위에 제1 산화물 반도체 층(GO)이 적층된 구조를 갖는다. 적층 순서는 다르지만, 제4 실시 예에 의한 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)을 구성하는 원소들의 함량 비율은 제1 실시 예의 것과 동일한 것이 바람직하다.
산화물 반도체 층(A) 표면 위에서, 중앙부에는 게이트 절연막(GI)을 사이에 두고 게이트 전극(G)이 적층되어 있다. 게이트 절연막(GI)과 게이트 전극(G)은 동일한 크기를 갖고 산화물 반도체 층(A)의 중앙부와 중첩하도록 형성되어 있다. 게이트 전극(G)이 형성된 기판(SUB)의 전체 표면 위에는 중간 절연막(IN)이 적층되어 있다.
중간 절연막(IN) 위에는 게이트 전극(G)을 중심으로 일정 거리 이격되어 소스 전극(S)과 드레인 전극(D)이 형성되어 있다. 소스 전극(S)은 중간 절연막(IN)을 관통하는 소스 콘택홀(SH)을 통해, 제1 산화물 반도체 층(GO)의 일측변과 접촉한다. 마찬가지로, 드레인 전극(D)은 중간 절연막(IN)을 관통하는 드레인 콘택홀(DH)을 통해, 제1 산화물 반도체 층(GO)의 타측변과 접촉한다.
탑 게이트 구조를 갖는 경우, 게이트 전극(G)이 산화물 반도체 층(A)의 상층부에 배치되는 특징을 갖는다. 게이트 전극(G)은 산화물 반도체 층(A)에 전기장을 제공하고, 이로 인해, 산화물 반도체 층(A)에는 채널이 형성된다. 본 발명에 의한 이중층 구조를 갖는 산화물 반도체 층(A)에서 채널 기능을 하는 층은, 인듐:갈륨:아연의 함량비가 제1 함량비인 1:1:1를 갖는 제1 산화물 반도체 층(GO)이다. 인듐:갈륨:아연의 함량비가 제2 함량비인 1:2:0 내지 1:2:0.5의 값을 갖는 제2 산화물 반도체 층(GA)은 반도체 층의 밴드 갭(Band Gap)을 높이기 위한 보조층이다. 따라서, 비 저항이 제1 산화물 반도체 층(GO)보다 높고, 일함수를 증가 시키는 기능을 위한 반도체 층이다.
따라서, 채널 기능을 위한 제1 산화물 반도체 층(GO)이 게이트 전극(G)과 가까운 곳이 배치되는 적층 구조를 갖는 것이 바람직하다. 탑 게이트 구조에서는 제2 산화물 반도체 층(GA)이 하층에 제1 산화물 반도체 층(GO)이 상층에 적층되는 것이 바람직하다. 반면에, 바텀 게이트 구조에서는, 제1 내지 제3 실시 예에서와 같이 게이트 전극(G)과 인접하는 하층에 제1 산화물 반도체 층(GO)이 배치되는 적층 구조를 갖는 것이 바람직하다.
또한, 도면으로 설명하지 않았지만, 게이트 절연막(GI)은 기판(SUB) 전체 표면을 덮지 않고, 게이트 전극(G)과 동일한 크기를 갖도록 형성할 수 있다. 이 경우, 소스 콘택홀(SH)과 드레인 콘택홀(DH)은 중간 절연막(IN)만을 관통하는 구조를 가질 수 있다.
<제 5 실시 예>
지금까지는 본 발명에 의한 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)이 적층된 이중층 구조를 갖는 박막 트랜지스터 기판에 대한 다양한 실시 예들을 설명하였다. 제5 실시 예에서는, 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)의 두께 한정에 대해 설명한다. 제5 실시 예에서 설명하는 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)의 두께 값은 상기 제1 내지 제4 실시 예들에 모두 적용할 수 있다.
제1 실시 예에서는, 제1 산화물 반도체 층(GO)의 두께는 500Å이고, 제2 산화물 반도체 층(GA)의 두께는 300Å인 경우로서 최적 경우로 설명하였다. 하지만 반드시 이 두께 값에만 한정한 것은 아니다. 제2 산화물 반도체 층(GA)의 두께는 제1 산화물 반도체 층(GO)의 두께보다 얇은 것이 바람직하다. 또한, 제2 산화물 반도체 층(GA)의 두께는 제1 산화물 반도체 층(GO)의 두께의 1/5 이상인 것이 바람직하다. 즉, 제2 산화물 반도체 층(GO)의 두께는 상한 값과 하한 값 사이에서 적절하게 선택하여 설정할 수 있다.
예를 들어, 제1 및 제2 실시 예들의 경우, 상층에 위치한 제2 산화물 반도체 층(GA)의 일부 두께가 식각되는 백 채널 식각(Back Channel Etched: BCE) 구조를 갖는다. 이 때, 식각되고 남은 제2 산화물 반도체 층(GA)의 두께를 최소 제1 산화물 반도체 층(GO)의 1/5 이상을 확보하고자 할 경우, 제2 산화물 반도체 층(GA)의 증착 두께는 제1 산화물 반도체 층(GO)의 2/5 이상 확보하는 것이 바람직하다.
한편, 제3 실시 예의 경우, 제2 산화물 반도체 층(GA)은 에치 스토퍼(ES) 층에 의해 보호되어 식각되지 않는다. 따라서, 제2 산화물 반도체 층(GA)은 최소 두께인 제1 산화물 반도체 층(GO)의 1/5의 값을 가질 수 있다. 물론 필요에 따라서는, 제1 산화물 반도체 층(GO) 두께보다 얇은 조건하에서 제1 산화물 반도체 층(GO)의 1/5 이상의 값을 가질 수 있다.
또한, 제4 실시 예의 경우, 제2 산화물 반도체 층(GA)의 일부를 제거하여 제1 산화물 반도체 층(GO)을 노출한다. 따라서, 제2 산화물 반도체 층(GA)의 두께가 너무 두꺼운 경우, 제1 산화물 반도체 층(GO)의 일부를 노출하는 과정에서 제조 공정 시간에 제한을 가할 수 있다. 이 경우, 제2 산화물 반도체 층(GA)은 가급적 최소 두께인 제1 산화물 반도체 층(GO)의 1/5의 값을 갖는 것이 바람직하다. 필요에 따라서는, 제1 산화물 반도체 층(GO) 두께보다 얇은 조건하에서, 제2 산화물 반도체 층(GA) 제거 공정 시간을 조절하기 위해 두께를 더 두껍게 설정할 수도 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
G: 게이트 전극 SE, A: 반도체 층
S: 소스 전극 D: 드레인 전극
GI: 게이트 절연막 PAS: 보호막
PAC: 평탄화 막 DH: 드레인 콘택홀
SL: 스캔 배선 ST: 스위칭 박막 트랜지스터
DT: 구동 박막 트랜지스터 OLE: 유기발광 다이오드
SE, DE: 에치 스토퍼 PH: 화소 콘택홀
CAT: 캐소드 전극(층) ANO: 애노드 전극(층)
GO: 제1 산화물 반도체 층 GA: 제2 산화물 반도체 층

Claims (14)

  1. 기판; 그리고
    상기 기판 위에 배치된 산화물 반도체 층을 포함하되,
    상기 산화물 반도체 층은,
    제1 산화물 반도체 층; 그리고
    상기 제1 산화물 반도체 층 위에 적층된 제2 산화물 반도체 층을 구비하며,
    상기 제1 산화물 반도체 층과 상기 제2 산화물 반도체 층 중 어느 하나는 인듐:갈륨:아연의 함량비가 1:1:1인 제1 함량비를 갖고, 다른 하나는 상기 제1 함량비에 비해 갈륨의 함량이 인듐의 함량 및 아연의 함량보다 더 높은 제2 함량비를 가지며, ,
    상기 제1 함량비를 갖는 층은 제1 두께를 갖고, 상기 제2 함량비를 갖는 층은 제1 두께보다 얇은 제2 두께를 가지며,
    상기 제2 두께는 상기 제1 두께의 1/5 이상인 박막 트랜지스터 기판.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제1 산화물 반도체 층 아래에 게이트 절연막을 사이에 두고 중첩하는 게이트 전극;
    상기 제1 산화물 반도체 층의 일측 상부 표면과 접촉하는 소스 전극; 그리고
    상기 제1 산화물 반도체 층의 타측 상부 표면과 접촉하는 드레인 전극을 더 포함하며,
    상기 제1 산화물 반도체 층은, 상기 제1 함량비를 갖고, 상기 제2 산화물 반도체 층은 상기 제2 함량비를 갖는 박막 트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 제2 산화물 반도체 층은,
    상기 제1 산화물 반도체 층보다 작은 면적을 갖고,
    상기 제1 산화물 반도체 층의 중앙부 위에 적층된 박막 트랜지스터 기판.
  7. 제 6 항에 있어서,
    상기 소스 전극은, 상기 제2 산화물 반도체 층의 일측 상부 표면과 더 접촉하고,
    상기 드레인 전극은, 상기 제2 산화물 반도체 층의 타측 상부 표면과 더 접촉하는 박막 트랜지스터 기판.
  8. 제 6 항에 있어서,
    상기 제2 산화물 반도체 층 위에서 상기 소스 전극과 상기 드레인 전극 사이에 개재된 에치 스토퍼 층을 더 포함하는 박막 트랜지스터 기판.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 제2 산화물 반도체 층 위에 적층된 게이트 절연막;
    상기 게이트 절연막 위에서 상기 제2 산화물 반도체 층의 중앙부와 중첩하는 게이트 전극;
    상기 게이트 전극 위에 적층된 중간 절연막;
    상기 중간 절연막 위에 형성된 소스 전극 및 드레인 전극을 더 포함하되,
    상기 제1 산화물 반도체 층은 상기 제2 함량비를 갖고, 상기 제2 산화물 반도체 층은 상기 제1 함량비를 가지며,
    상기 제1 산화물 반도체 층과 상기 제2 산화물 반도체 층은 동일한 크기를 갖고,
    상기 소스 전극은, 상기 중간 절연막을 관통하는 소스 콘택홀을 통해 상기 제2 산화물 반도체 층의 일측부와 접촉하고,
    상기 드레인 전극은, 상기 중간 절연막을 관통하는 드레인 콘택홀을 통해 상기 제2 산화물 반도체 층의 타측부와 접촉하는 박막 트랜지스터 기판.
  12. 삭제
  13. 삭제
  14. 제 1 항에 있어서,
    상기 산화물 반도체 층의 상부 및 하부 중 적어도 어느 한쪽에 배치된 게이트 절연막;
    상기 게이트 절연막을 사이에 두고 상기 산화물 반도체 층과 중첩하는 게이트 전극을 더 포함하되,
    상기 제1 산화물 반도체 층과 상기 제2 산화물 반도체 층 중에서 상기 게이트 전극과 가까이에 적층된 것은 상기 제1 함량비를 갖고,
    상기 게이트 전극과 멀리 적층된 것은 상기 제2 함량비를 갖는 박막 트랜지스터 기판.
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