WO2021101242A1 - 다층 채널 박막 트랜지스터 및 이의 제조방법 - Google Patents

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thin film
film transistor
source electrode
drain electrode
channel
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PCT/KR2020/016261
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성태연
윤광로
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고려대학교 산학협력단
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    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Definitions

  • the present invention relates to a multilayer channel thin film transistor and a method for manufacturing the same, and more specifically, to a multilayer channel with improved drain current and mobility by collecting electrons injected from a source electrode through a multilayer channel in the upper and lower portions formed by the gate electrode. It relates to a thin film transistor and a method of manufacturing the same.
  • a thin film transistor is a type of field effect transistor made using a semiconductor thin film on an insulating support substrate.
  • the thin film transistor includes an active layer providing source and drain electrodes, a channel region, a source region and a drain region, and And a gate electrode positioned on the channel region and electrically insulated from the active layer by the gate insulating layer.
  • the interface between the channel layer and the gate insulating layer may deteriorate, and the shift of the threshold voltage due to the interface deterioration causes a decrease in the source/drain current. As a result, the quality of the display may be deteriorated.
  • the demand for high-performance devices is increasing according to the trend of large-sized and high-definition displays, and it is necessary to develop a technology for a high-performance thin film transistor having high mobility and high stability.
  • An object of the present invention is to provide a multilayer channel thin film transistor with improved drain current and mobility, and a method of manufacturing the same.
  • Embodiments of the present invention include a first channel layer and a second channel layer, so that when a voltage is applied, current is separated into the first channel layer and the second channel layer and flows to reduce the threshold voltage shift, and the on-off of the device.
  • An object of the present invention is to provide a multilayer channel thin film transistor capable of increasing an on-off ratio and a method of manufacturing the same.
  • Embodiments of the present invention include a first channel layer and a second channel layer, so that when a voltage is applied, current is separated into the first channel layer and the second channel layer and flows to improve the stability of the device. And it is intended to provide a method of manufacturing the same.
  • a first source electrode and a second source electrode are connected by a source electrode connection part, and a first drain electrode and a second drain electrode are connected through a drain electrode connection part to simultaneously connect the first channel layer and the second channel layer.
  • An object of the present invention is to provide a driveable multilayer channel thin film transistor and a method of manufacturing the same.
  • Embodiments of the present invention include a first channel layer and a second channel layer, and vertically to include an upper gate thin film transistor and a lower gate thin film transistor based on a gate electrode formed between the first channel layer and the second channel layer.
  • the output of two thin film transistors can be expressed in one thin film transistor area, and the drain current and mobility are improved by including the channel layer, the path through which electrons, which are the main carriers, flow in multiple layers. It is to provide a multilayer channel thin film transistor and a method of manufacturing the same.
  • embodiments of the present invention include a first channel layer and a second channel layer, and include an upper gate thin film transistor and a lower gate thin film transistor based on a gate electrode formed between the first channel layer and the second channel layer.
  • the second source electrode and the second drain electrode formed on the lower multilayer channel thin film transistor are used as the first source electrode and the second drain electrode of the upper multilayer channel thin film transistor.
  • a multilayer channel thin film transistor includes a first channel layer formed on a substrate; A first source electrode and a first drain electrode formed on the first channel layer; A first gate insulating layer formed on the first channel layer, the first source electrode, and the first drain electrode; A gate electrode formed on the first gate insulating layer; A second gate insulating layer formed on the gate electrode; A second channel layer formed on the second gate insulating layer; And a second source electrode and a second drain electrode formed on the second channel layer. And the first source electrode and the second source electrode are electrically connected through a source electrode connection part, and the first drain electrode and the second drain electrode are electrically connected through a drain electrode connection part.
  • the first channel layer and the second channel layer may be simultaneously driven through the source electrode connection part and the drain electrode connection part.
  • Electrons injected into the first source electrode are collected by the gate electrode to the first drain electrode through the first channel layer, and electrons injected into the second source electrode are collected by the gate electrode. It may be collected as the second drain electrode through the channel layer.
  • the source electrode connection portion and the drain electrode connection portion may be formed to penetrate the first gate insulating layer and the second gate insulating layer.
  • the gate electrode may be buried in the second gate insulating layer.
  • the thickness of the first gate insulating layer may be 10 nm to 300 nm.
  • the first channel layer and the second channel layer may include an n-type oxide semiconductor.
  • At least two or more multilayer channel thin film transistors may be stacked to have a three-dimensional structure.
  • the second source electrode and the second drain electrode of the lower multilayer channel thin film transistor of the three-dimensional multilayer channel thin film transistor may be driven by the first source electrode and the first drain electrode of the upper multilayer channel thin film transistor.
  • a multilayer channel thin film transistor includes: a first source electrode and a first drain electrode formed on a substrate; A first channel layer formed on the substrate, the first source electrode, and the second drain electrode; A first gate insulating layer formed on the first channel layer; A gate electrode formed on the first gate insulating layer; A second gate insulating layer formed on the gate electrode; A second channel layer formed on the second gate insulating layer; And a second source electrode and a second drain electrode formed on the second channel layer, wherein the first source electrode and the second source electrode are electrically connected through a source electrode connection part, and the first drain electrode And the second drain electrode is electrically connected through the drain electrode connection portion.
  • the first channel layer and the second channel layer may be simultaneously driven through the source electrode connection part and the drain electrode connection part.
  • Electrons injected into the first source electrode are collected by the gate electrode to the first drain electrode through the first channel layer, and electrons injected into the second source electrode are collected by the gate electrode. It may be collected as the second drain electrode through the channel layer.
  • At least two or more multilayer channel thin film transistors may be stacked to have a three-dimensional structure.
  • the second source electrode and the second drain electrode of the lower multilayer channel thin film transistor of the three-dimensional multilayer channel thin film transistor may be driven by the first source electrode and the first drain electrode of the upper multilayer channel thin film transistor.
  • a method of manufacturing a multilayer channel thin film transistor includes forming a first channel layer on a substrate; Forming a first source electrode and a first drain electrode on the first channel layer; Forming a first gate insulating layer on the first channel layer, the first source electrode, and the first drain electrode; Forming a gate electrode on the first gate insulating layer; Forming a second gate insulating film on the first gate insulating film and the gate electrode; Forming a second channel layer on the second gate insulating layer; Forming a source electrode connection portion and a drain electrode connection portion on the first source electrode and the first drain electrode, respectively; Forming a second source electrode on the second channel layer to be connected to the source electrode connector; And forming a second drain electrode on the second channel layer to be connected to the drain electrode connection part.
  • the forming of a source electrode connection part and a drain electrode connection part on the first source electrode and the first drain electrode, respectively, may include forming a first via hole in the first gate insulating layer and the second gate insulating layer formed on the first source electrode. Forming; Forming a second via hole in the first gate insulating layer and the second gate insulating layer formed on the first drain electrode; And forming a source electrode connection part and a drain electrode connection part in the first via hole and the second via hole, respectively.
  • a method of manufacturing a multilayer channel thin film transistor includes forming a first source electrode and a first drain electrode on a substrate; Forming a first channel layer on the substrate, the first source electrode, and the first drain electrode; Forming a first gate insulating layer on the first channel layer; Forming a gate electrode on the first gate insulating layer; Forming a second gate insulating film on the first gate insulating film and the gate electrode; Forming a second channel layer on the second gate insulating layer; Forming a source electrode connection portion and a drain electrode connection portion on the first source electrode and the first drain electrode, respectively; Forming a second source electrode on the second channel layer to be connected to the source electrode connector; And forming a second drain electrode on the second channel layer to be connected to the drain electrode connection part.
  • the forming of a source electrode connection part and a drain electrode connection part on the first source electrode and the first drain electrode, respectively, may include forming a first via hole in the first gate insulating layer and the second gate insulating layer formed on the first source electrode. Forming; Forming a second via hole in the first gate insulating layer and the second gate insulating layer formed on the first drain electrode; And forming a source electrode connection part and a drain electrode connection part in the first via hole and the second via hole, respectively.
  • electrons injected from the first source electrode and the second source electrode are formed by the gate electrode through the channels of the first channel layer and the second channel layer, the first drain electrode and the second drain electrode. It is possible to provide a multilayer channel thin film transistor with improved drain current and improved mobility and a method of manufacturing the same.
  • the first channel layer and the second channel layer when a voltage is applied, current is separated into the first channel layer and the second channel layer and flows to reduce the threshold voltage shift, and A multilayer channel thin film transistor capable of increasing an on-off ratio and a method of manufacturing the same can be provided.
  • the present invention by including a first channel layer and a second channel layer, when a voltage is applied, current is separated into the first channel layer and the second channel layer to flow, thereby improving the stability of the device. It is to provide a channel thin film transistor and a method of manufacturing the same.
  • the first source electrode and the second source electrode are connected by the source electrode connection part, and the first drain electrode and the second drain electrode are connected through the drain electrode connection part, so that the first channel layer and the second channel are connected to each other. It is possible to provide a multilayer channel thin film transistor capable of simultaneously driving layers and a method of manufacturing the same.
  • a first channel layer and a second channel layer are included, and an upper gate thin film transistor and a lower gate thin film transistor are included based on a gate electrode formed between the first channel layer and the second channel layer.
  • a first channel layer and a second channel layer are included, and an upper gate thin film transistor and a lower gate thin film transistor are included based on a gate electrode formed between the first channel layer and the second channel layer.
  • the second source electrode and the second drain electrode formed on the lower multilayer channel thin film transistor are used as the first of the upper multilayer channel thin film transistor.
  • FIG. 1A is a cross-sectional view illustrating a multilayer channel thin film transistor according to an embodiment of the present invention.
  • 1B is a three-dimensional view showing a multilayer channel thin film transistor according to an embodiment of the present invention.
  • 1C is a cross-sectional view showing a three-dimensional structure of a multilayer channel thin film transistor according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view illustrating a multilayer channel thin film transistor according to another exemplary embodiment of the present invention.
  • 2B is a three-dimensional view showing a multilayer channel thin film transistor according to another embodiment of the present invention.
  • 2C is a cross-sectional view showing a three-dimensional structure of a multilayer channel thin film transistor according to another embodiment of the present invention.
  • FIG 3 is a top view showing a multilayer channel thin film transistor according to an embodiment of the present invention.
  • FIG. 4 is a flowchart illustrating a method of manufacturing a multilayer channel thin film transistor according to an embodiment of the present invention.
  • FIG. 5 is a flowchart illustrating a method of manufacturing a multilayer channel thin film transistor according to another embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating an MIM structure of a multilayer channel thin film transistor according to an embodiment of the present invention.
  • FIG. 7 is a graph showing C-V characteristics (capacitance-gate voltage characteristics) of a multilayer channel thin film transistor according to an embodiment of the present invention.
  • TG TFT a single channel thin film transistor
  • BG TFT single channel thin film transistor
  • TG+BG a single channel thin film transistor including a double gate electrode
  • TG TFT single channel thin film transistor
  • BG TFT single channel thin film transistor
  • DC TFT multi-layered channel thin film transistor
  • FIG. 10 shows output characteristics of a single channel thin film transistor (TG TFT) of Comparative Example 1, a single channel thin film transistor (BG TFT) of Comparative Example 2, and a multilayer channel thin film transistor (DC TFT) according to an embodiment of the present invention. It is a graph.
  • TG TFT single channel thin film transistor
  • BG TFT single channel thin film transistor
  • DC TFT multilayer channel thin film transistor
  • FIG 11 is a graph showing a transmission curve of a single channel thin film transistor (TG TFT) of Comparative Example 1 under a positive bias stress (PBS).
  • TG TFT single channel thin film transistor
  • PBS positive bias stress
  • BG TFT single channel thin film transistor
  • PBS positive bias stress
  • FIG. 13 is a graph showing a transmission curve of a multilayer channel thin film transistor (DC TFT) according to an embodiment of the present invention under a positive bias stress (PBS).
  • DC TFT multilayer channel thin film transistor
  • PBS positive bias stress
  • TG TFT single channel thin film transistor
  • NBS negative bias stress
  • TG TFT single channel thin film transistor
  • NBS negative bias stress
  • DC TFT multilayer channel thin film transistor
  • NBS negative bias stress
  • FIG. 17 is a positive bias stress of a single channel thin film transistor (TG TFT) of Comparative Example 1, a single channel thin film transistor (BG TFT) of Comparative Example 2, and a multilayer channel thin film transistor (DC TFT) according to an embodiment of the present invention. It is a graph showing the change of the threshold voltage (Vth) according to the stress time under positive bias stress (PBS) and negative bias stress (NBS).
  • Vth threshold voltage
  • FIG. 18 is a graph showing hysteresis behaviors of a single channel thin film transistor (TG TFT) of Comparative Example 1.
  • FIG. 18 is a graph showing hysteresis behaviors of a single channel thin film transistor (TG TFT) of Comparative Example 1.
  • FIG. 19 is a graph showing hysteresis behaviors of a single channel thin film transistor (BG TFT) of Comparative Example 2.
  • BG TFT single channel thin film transistor
  • DC TFT multilayer channel thin film transistor
  • an embodiment As used herein, “an embodiment”, “example”, “side”, “example”, etc. should be construed as having any aspect or design described better than or having an advantage over other aspects or designs. It is not.
  • the term'or' means an inclusive OR'inclusive or' rather than an exclusive OR'exclusive or'. That is, unless stated otherwise or unless clear from context, the expression'x uses a or b'means any one of natural inclusive permutations.
  • FIG. 1A is a cross-sectional view showing a multilayer channel thin film transistor according to an embodiment of the present invention
  • FIG. 1B is a three-dimensional view showing a multilayer channel thin film transistor according to an embodiment of the present invention.
  • a multilayer channel thin film transistor 100 is formed on a first channel layer 120 and a first channel layer 120 formed on a substrate 110.
  • a first gate insulating layer formed on the first source electrode 131 and the first drain electrode 132, the first channel layer 120, the first source electrode 131 and the first drain electrode 132 formed in the 141, a gate electrode 150 formed on the first gate insulating layer 141, a second gate insulating layer 142 formed on the gate electrode 150, and a second gate insulating layer 142 formed on the second gate insulating layer 142
  • a second source 171 electrode and a second drain electrode 172 formed on the second channel layer 160 and the second channel layer 160.
  • first source electrode 131 and the second source electrode 171 are electrically connected through the source electrode connection part 171, and the first drain electrode 132 and the second drain electrode 170 are connected to the drain electrode. It is electrically connected through 180.
  • the multilayer channel thin film transistor 100 includes a first channel layer 120 formed on the substrate 110.
  • the substrate 110 is a base substrate for forming a thin film transistor, and its material is not specifically limited to the substrate 110 used in the art.
  • silicon, glass, plastic, quartz, or metal foil various materials such as foil can be used.
  • the plastic substrate may include at least one of glass, polyimide polymer, polyester polymer, silicone polymer, acrylic polymer, polyolefin polymer, or a copolymer thereof.
  • it may be a flexible substrate having flexibility, for example, polyester, polyvinyl, polycarbonate, polyethylene, polyacetate , Polyimide, polyether sulfone (Polyethersulphone; PES), polyacrylate (PAR), polyethylene naphthelate (PEN), and polyethylene ether phthalate (Polyethyleneterephehalate; PET).
  • polyester polyvinyl, polycarbonate, polyethylene, polyacetate , Polyimide, polyether sulfone (Polyethersulphone; PES), polyacrylate (PAR), polyethylene naphthelate (PEN), and polyethylene ether phthalate (Polyethyleneterephehalate; PET).
  • PES polyether sulfone
  • PAR polyacrylate
  • PEN polyethylene naphthelate
  • PET polyethylene ether phthalate
  • At least one of a p-type oxide semiconductor and an n-type oxide semiconductor may be used as the first channel layer 120, but preferably, n A -type (n-type) oxide semiconductor can be used.
  • an n-type oxide semiconductor is used as the first channel layer 120, an electrode to which a negative bias is applied (the first source electrode 131 ) And the second source electrode 171 to the electrodes (the first drain electrode 132 and the second drain electrode 170) to which a positive bias is applied.
  • the first channel layer 120 is amorphous-Indium Gallium Zinc Oxide (A-IGZO), Indium Gallium Zinc Oxide (IGZO), Indium Zinc Oxide (IZO), Indium Gallium Oxide (IGO), Indium Tin Zinc Oxide (ITZO), GTO (Gallium Tin Oxide), ZTO (Zinc Tin Oxide), IAZO (Indium Antimony Zinc Oxide), AZO (Antimony Zinc Oxide), ITO (Indium Tin Oxide), ATO (Antimony Tin Oxide), and GZO (Gallium Zinc Oxide) It may include at least any one of.
  • the first channel layer 120 may include a-IGZO.
  • the first channel layer 120 is patterned on the substrate 110, but is not limited thereto, and may be conformally formed on the substrate 110 like the first channel layer shown in FIG. 2A. .
  • the multilayer channel thin film transistor 100 includes a first source electrode 131 and a first drain electrode 132 formed on the first channel layer 120.
  • the distance between the first source electrode 131 and the first drain electrode 132 may be a channel length, and is not particularly limited, but, for example, the first source electrode 131 and the first drain electrode 132
  • the distance between the first source electrode 131 and the first drain electrode 132 may be 5 ⁇ m or more, and if the distance between the first source electrode 131 and the first drain electrode 132 is less than 5 ⁇ m, the first source electrode 131 and the first drain electrode 132 and the first channel.
  • the first source electrode 131 or the first drain electrode 132 may include a metal or a metal oxide, and specifically, aluminum (Al), aluminum alloy, tungsten (W), copper (Cu ), nickel (Ni), chromium (Cr), molybdenum (Mo), titanium (Ti), platinum (Pt), tantalum (Ta), gold (Au), or a low resistance metal such as silver (Ag) And at least one of a transparent metal oxide such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), or Indium Tin Zinc Oxide (ITZO).
  • a transparent metal oxide such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), or Indium Tin Zinc Oxide (ITZO).
  • the multilayer channel thin film transistor 100 includes a first gate insulating layer 141 formed on the first channel layer 120, the first source electrode 131, and the first drain electrode 132. Includes.
  • the thickness of the first gate insulating layer 141 may be several tens of nm to several hundreds of nm, preferably, 10 nm to 300 nm, and if the thickness of the first gate insulating layer 141 is less than 10 nm, the insulation characteristics are low and leakage There is a problem that the current becomes severe, and if it exceeds 300 nm, since the capacitance of the first gate insulating layer 141 is not reduced (the capacitance of the insulating layer is inversely proportional to the thickness of the insulating layer), the amount of current of the device decreases (the capacitance of the insulating layer is the drain current value. There is a problem of being inversely proportional to ).
  • the thickness of the first gate insulating layer 141 may be 50 nm.
  • the first gate insulating layer 141 may be included as a single layer or a multilayer layer of an organic insulating layer or an inorganic insulating layer, or may be included as an organic-inorganic hybrid layer.
  • Organic insulating films include polymethacrylate (PMMA, polymethylmethacrylate), polystyrene (PS, polystyrene), polyvinyl alcohol (PVA), polyvinylpyrrolidone (PVP), phenolic polymer, acrylic polymer, and imide-based polyimide.
  • PMMA polymethacrylate
  • PS polystyrene
  • PVA polyvinyl alcohol
  • PVP polyvinylpyrrolidone
  • phenolic polymer acrylic polymer
  • acrylic polymer acrylic polymer
  • imide-based polyimide imide-based polyimide
  • the inorganic insulating layer includes a silicon oxide layer, a silicon nitride layer , Aluminum oxide film (Al 2 O 3 ), tantalum oxide film (Ta 2 O 5 ), yttrium oxide (Y 2 O 3 ), zirconium oxide (ZrOx), titanium oxide (TiOx), hafnium oxide (HfOx), zirconium aluminum oxide It may contain at least one of (ZrAlOx), BST, and PZT.
  • the multilayer channel thin film transistor 100 includes a gate electrode 150 formed on the first gate insulating layer 141.
  • the gate electrode 150 may be buried in the second gate insulating layer 142.
  • the gate electrode 150 may include a metal or metal oxide, which is an electrically conductive material.
  • the gate electrode 150 is a metal such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti) or silver (Ag), and indium tin oxide (ITO), IZO. It may include at least one material of metal oxides such as (Indium Zinc Oxide) or ITZO (Indium Tin Zinc Oxide).
  • the gate electrode 150 may be made of a p+-Si material.
  • the multilayer channel thin film transistor 100 includes a second gate insulating layer 142 formed on the gate electrode 150.
  • the thickness of the second gate insulating layer 142 may be several tens of nm to several hundreds of nm, preferably, 10 nm to 300 nm, and if the thickness of the second gate insulating layer 142 is less than 10 nm, the insulating property is low and leakage There is a problem that the current becomes severe, and if it exceeds 300 nm, the capacitance of the second gate insulating layer 142 is not reduced (the capacitance of the insulating layer is inversely proportional to the thickness of the insulating layer), so the amount of current of the device decreases (the capacitance of the insulating layer is the drain current value. There is a problem of being inversely proportional to ).
  • the thickness of the second gate insulating layer 142 may be 50 nm.
  • the second gate insulating layer 142 may be included as a single layer or a multilayer layer of an organic insulating layer or an inorganic insulating layer, or may be included as an organic-inorganic hybrid layer.
  • Organic insulating films include polymethacrylate (PMMA, polymethylmethacrylate), polystyrene (PS, polystyrene), phenolic polymers, acrylic polymers, imide polymers such as polyimide, arylether polymers, amide polymers, fluorine polymers, p- It may contain at least one of a xyrene-based polymer, a vinyl alcohol-based polymer, and parylene, and the inorganic insulating film includes a silicon oxide film, a silicon nitride film, an aluminum oxide film (Al 2 O 3 ), and a tantalum oxide film (Ta 2 O 5 ), yttrium oxide (Y 2 O 3 ), zirconium oxide (ZrOx), zirconium aluminum oxide (ZrAlOx), may include at least one of BST and PZT.
  • PMMA polymethacrylate
  • PS polystyrene
  • phenolic polymers acrylic polymers
  • imide polymers such as poly
  • the multilayer channel thin film transistor 100 includes a second channel layer 160 formed on the second gate insulating layer 142.
  • the multilayer channel thin film transistor 100 includes the first channel layer 120 and the second channel layer 160, so that when a voltage is applied, current is applied to the first channel layer 120 And the second channel layer 160 is separated and flows, thereby reducing a threshold voltage shift and increasing an on-off ratio of the device.
  • the multilayer channel thin film transistor 100 includes a first channel layer 120 and a second channel layer 160, so that when a voltage is applied, a current is applied to the first channel layer 120 And the second channel layer 160 is separated and flows, thereby improving the stability of the device.
  • the multilayer channel thin film transistor 100 includes a first channel layer 120 and a second channel layer 160, and includes a first channel layer 120 and a second channel layer ( 160) by having a dual thin film transistor structure vertically stacked to include an upper gate thin film transistor and a lower gate thin film transistor based on the gate electrode 150 formed between the two thin film transistors.
  • the drain current and mobility may be improved by including a channel layer, which is a path through which electrons, which are main carriers, flow.
  • the multilayer channel thin film transistor 100 includes a first channel layer 120 and a second channel layer 160, and includes a first channel layer 120 and a second channel layer ( By having a dual thin film transistor structure vertically stacked to include an upper gate thin film transistor and a lower gate thin film transistor based on the gate electrode 150 formed between the gate electrode 150, an effect of reducing an operation voltage shift may be exhibited.
  • the multilayer channel thin film transistor 100 is formed on the first channel layer 120 and the first channel layer 120 based on the gate electrode 150.
  • the first gate insulating layer 141 formed on the first source electrode 131 and the first drain electrode 132, the first channel layer 120, the first source electrode 131 and the first drain electrode 132, and A lower gate thin film transistor including a gate electrode 150 formed on the first gate insulating layer 141 and a gate electrode 150, a second gate insulating layer 142 formed on the gate electrode 150, and a second gate
  • An upper gate thin film transistor including a second channel layer 160 formed on the insulating layer 142 and a second source 171 electrode and a second drain electrode 172 formed on the second channel layer 160
  • At least one of a p-type oxide semiconductor and an n-type oxide semiconductor may be used as the second channel layer 160, but preferably, n is used as the second channel layer 160.
  • a -type (n-type) oxide semiconductor can be used.
  • an n-type oxide semiconductor is used as the second channel layer 160, an electrode to which a negative bias is applied (the first source electrode 131 ) And the second source electrode 171 to the electrodes (the first drain electrode 132 and the second drain electrode 170) to which a positive bias is applied.
  • the multilayer channel thin film transistor 100 uses an n-type oxide semiconductor as both the first channel layer 120 and the second channel layer 160, thereby causing a main flow of current. Since the charge carrier is an electron, an electrode to which a negative bias is applied (the first source electrode 131 and the second source electrode 171) to which a positive bias is applied (the first drain electrode 132 ) And the second drain electrode 170 may flow.
  • the second channel layer 160 includes amorphous-Indium Gallium Zinc Oxide (A-IGZO), Indium Gallium Zinc Oxide (IGZO), Indium Zinc Oxide (IZO), Indium Gallium Oxide (IGO), Indium Tin Zinc Oxide (ITZO), and GTO (Gallium Tin Oxide), ZTO (Zinc Tin Oxide), IAZO (Indium Antimony Zinc Oxide), AZO (Antimony Zinc Oxide), ITO (Indium Tin Oxide), ATO (Antimony Tin Oxide), and GZO (Gallium Zinc Oxide) It may include at least any one of.
  • the first channel layer 120 may include a-IGZO.
  • the second channel layer 160 is patterned on the substrate 110, but is not limited thereto, and may be conformally formed on the substrate 110 like the second channel layer shown in FIG. 2A. have.
  • the multilayer channel thin film transistor 100 includes a second source 171 electrode and a second drain electrode 172 formed on the second channel layer 160.
  • the distance between the second source electrode 171 and the second drain electrode 172 may be a channel length, and is not particularly limited, but, for example, between the second source electrode 171 and the second drain electrode 172
  • the distance between the second source electrode 171 and the second drain electrode 172 may be 5 ⁇ m or more, and if the distance between the second source electrode 171 and the second drain electrode 172 is less than 5 ⁇ m, the second source electrode 171 and the second drain electrode 172 and the first channel layer
  • the influence of the contact resistance between 160 may be increased, and thus the performance of the device may be deteriorated.
  • the distance between the first source electrode 131 and the first drain electrode 132 may be the same as or different from the distance between the second source electrode 171 and the second drain electrode 172.
  • the second source electrode 171 or the second drain electrode 172 may include a metal or a metal oxide, and specifically, molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), At least one of a metal such as titanium (Ti) or silver (Ag) and a metal oxide such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), or Indium Tin Zinc Oxide (ITZO) may be included.
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • At least one of a metal such as titanium (Ti) or silver (Ag) and a metal oxide such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), or Indium Tin Zinc Oxide (ITZO) may be included.
  • ITO Indium Tin Oxide
  • IZO Indium Zinc Oxide
  • ITZO Indium Tin Zinc Oxide
  • the multilayer channel thin film transistor 100 includes a source electrode connector 171 and a first drain electrode 132 electrically connecting the first source electrode 131 and the second source electrode 171. And a drain electrode connector 180 electrically connecting the second drain electrode 170 to each other.
  • the source electrode connection part 181 and the drain electrode connection part 182 are formed to pass through the first gate insulating film 141 and the second gate insulating film 142, so that the source electrode connection part 181 and the drain electrode connection part 182 are
  • the upper and lower source electrodes and drain electrodes may be electrically connected.
  • the first channel layer 120 and the second channel layer 160 are simultaneously connected through the source electrode connection part 181 and the drain electrode connection part 182. By being driven, the drain current and mobility can be improved.
  • electrons injected into the first source electrode 131 are collected by the gate electrode 150 to the first drain electrode 132 through the first channel layer 120, and the second source electrode Electrons injected into 171 are collected by the gate electrode 150 to the second drain electrode 172 through the second channel layer 160 to improve drain current and mobility.
  • the source electrode connection part 181 may include the same or different material as the first source electrode 131 and the second source electrode 171, and the source electrode connection part 181 may include a metal or a metal oxide.
  • metals such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti) or silver (Ag), and Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO) ) Or at least one of metal oxides such as Indium Tin Zinc Oxide (ITZO) may be included.
  • the drain electrode connection part 172 may include the same material as or different from the first drain electrode 132 and the second drain electrode 172, and the drain electrode connection part 172 may include a metal or a metal oxide.
  • metals such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti) or silver (Ag), and Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO) ) Or at least one of metal oxides such as Indium Tin Zinc Oxide (ITZO) may be included.
  • 1C is a cross-sectional view showing a three-dimensional structure of a multilayer channel thin film transistor according to an embodiment of the present invention.
  • At least two of the multilayer channel thin film transistors 101 and 102 103 according to an embodiment of the present invention may be stacked to have a three-dimensional structure.
  • the second source electrode 171 and the second drain electrode are formed on the lower multilayer channel thin film transistor.
  • the degree of integration of the device is improved, and the channel layer is increased compared to a single multilayer channel thin film transistor (3, 4). , 5, ... channel layers) to improve drain current and mobility.
  • a multilayer channel thin film transistor according to an embodiment of the present invention having a three-dimensional structure includes a first multilayer channel thin film transistor 101, a second multilayer channel thin film transistor 102, and a third multilayer channel thin film transistor.
  • a multilayer channel thin film transistor 103 may be included.
  • the second source electrode 171 and the second drain electrode 172 of the first multilayer channel thin film transistor 101 are formed of the second multilayer channel thin film transistor 102 stacked on the first multilayer channel thin film transistor 101.
  • the first source electrode 131 and the first drain electrode 132 may be used, and the second source electrode 171 and the second drain electrode 172 of the second multilayer channel thin film transistor 102 are a second multilayer channel thin film. It may be used as the first source electrode 131 and the first drain electrode 132 of the third multilayer channel thin film transistor 103 stacked on the transistor 102.
  • the second source electrode 171 and the second drain electrode 172 of the lower multilayer channel thin film transistor of the multilayer channel thin film transistor according to an embodiment of the present invention having a three-dimensional structure are the first source electrodes of the upper multilayer channel thin film transistor. 131 and the first drain electrode 132, the source electrode connection portion 181 of the first multilayer channel thin film transistor 101, the second multilayer channel thin film transistor 102, and the third multilayer channel thin film transistor 103 ) And the drain electrode connection part 182 may be electrically connected to each other.
  • the degree of integration of the device is improved, and the channel layer is increased compared to a single multilayer channel thin film transistor (3, 4, 5, ... channel layers).
  • the drain current and mobility can be improved.
  • FIG. 2A is a cross-sectional view showing a multilayer channel thin film transistor according to another embodiment of the present invention
  • FIG. 2B is a three-dimensional view showing a multilayer channel thin film transistor according to another embodiment of the present invention.
  • the first channel layer 230, the first source electrode 221, and the first drain electrode 222 are formed in the multilayer channel thin film transistor according to the embodiment of the present invention. Since the same components are included except for those having different positions, detailed descriptions of the same components will be omitted.
  • a multilayer channel thin film transistor 200 includes a first source electrode 221 and a first drain electrode and a substrate 210 formed on a substrate 210. , A first channel layer 230 formed on the first source electrode 221 and the first drain electrode 222, a first gate insulating layer 241 formed on the first channel layer 230, and a first gate A gate electrode 250 formed on the insulating layer 241, a second gate insulating layer 242 formed on the gate electrode 250, a second channel layer 260 formed on the second gate insulating layer 242, and And a second source electrode 271 and a second drain electrode 272 formed on the second channel layer 260.
  • the first channel layer 230 and the second channel layer 260 are simultaneously connected through the source electrode connection part 281 and the drain electrode connection part 282. By being driven, the drain current and mobility can be improved.
  • electrons injected into the first source electrode 221 are collected by the gate electrode 250 to the first drain electrode 222 through the first channel layer 230, and the second source electrode Electrons injected into the 271 are collected by the gate electrode 250 through the second channel layer 260 to the second drain electrode 272 to improve drain current and mobility.
  • the first channel layer 230 or the second channel layer 260 is conformally formed on the substrate 110, but is not limited thereto, and the first channel layer or the second channel shown in FIG. 1A Like a layer, it may be patterned on the substrate 110.
  • the multilayer channel thin film transistor 200 uses an n-type oxide semiconductor as the first channel layer 230 and the second channel layer 260, thereby Since the transporter is an electron, an electrode to which a negative bias is applied (the first source electrode 221 and the second source electrode 271) to which a positive bias is applied (the first drain electrode 222) And current flow to the second drain electrode 272 may occur.
  • first source electrode 221 and the second source electrode 271 of the multilayer channel thin film transistor 200 are electrically connected through the source electrode connector 281, and the first drain The electrode 222 and the second drain electrode 272 are electrically connected through the drain electrode connector 282.
  • the first channel layer 230 and the second channel layer 260 are simultaneously connected through the source electrode connection part 281 and the drain electrode connection part 282. By being driven, the drain current and mobility can be improved.
  • electrons injected into the first source electrode 131 are collected by the gate electrode 250 to the first drain electrode 222 through the first channel layer 230, and the second source electrode Electrons injected into the 271 may be collected by the gate electrode 250 through the second channel layer 260 to the second drain electrode 172 to improve drain current and mobility.
  • the multilayer channel thin film transistor includes a first source electrode 221 and a first drain electrode, a substrate 210, a first source electrode 221, and a first drain based on a gate electrode.
  • an upper gate thin film transistor including a second source electrode 271 and a second drain electrode 272 formed on the second channel layer 260 are vertically stacked to be connected in parallel, thereby forming two thin film transistors ( Since outputs can be received from the first channel layer 230 and the second channel layer 260, two transistor outputs can be displayed in the area of a single thin film transistor, thereby improving drain
  • 2C is a cross-sectional view showing a three-dimensional structure of a multilayer channel thin film transistor according to another embodiment of the present invention.
  • At least two of the multilayer channel thin film transistors 201 and 202 203 according to another embodiment of the present invention may be stacked to have a three-dimensional structure.
  • the second source electrode 271 and the second drain electrode 272 formed on the lower multilayer channel thin film transistor are formed.
  • the degree of integration of the device is improved, and the channel layer is increased compared to a single multilayer channel thin film transistor (3, 4, 5, ⁇ ⁇ four channel layers), so that the drain current and mobility can be improved.
  • a multilayer channel thin film transistor according to another embodiment of the present invention having a three-dimensional structure includes a first multilayer channel thin film transistor 201, a second multilayer channel thin film transistor 202, and a third multilayer channel thin film transistor.
  • a multilayer channel thin film transistor 203 may be included.
  • the second source electrode 271 and the second drain electrode 272 of the first multilayer channel thin film transistor 201 are formed of the second multilayer channel thin film transistor 202 stacked on the first multilayer channel thin film transistor 201.
  • the first source electrode 221 and the first drain electrode 222 may be used, and the second source electrode 271 and the second drain electrode 272 of the second multilayer channel thin film transistor 202 are a second multilayer channel thin film. It may be used as the first source electrode 221 and the first drain electrode 222 of the third multilayer channel thin film transistor 203 stacked on the transistor 202.
  • the second source electrode 271 and the second drain electrode 272 of the lower multilayer channel thin film transistor of the multilayer channel thin film transistor according to another embodiment of the present invention having a three-dimensional structure are the first source electrodes of the upper multilayer channel thin film transistor. 231 and the first drain electrode 232, the source electrode connection 281 of the first multilayer channel thin film transistor 201, the second multilayer channel thin film transistor 202, and the third multilayer channel thin film transistor 203 ) And the drain electrode connection part 282 are electrically connected to each other, the degree of integration of the device is improved, and the channel layer increases (3, 4, 5, ... channel layers) compared to a single multilayer channel thin film transistor, resulting in a drain current. And mobility can be improved.
  • FIG 3 is a top view showing a multilayer channel thin film transistor according to an embodiment of the present invention.
  • a first source electrode 131, a first drain electrode 132, and a second source electrode 171 and the second drain electrode 172 are formed, and the first source electrode 131 and the first drain electrode 132 and the second source electrode 171 and the second drain electrode 172 are formed to be parallel to each other Thus, they may be electrically connected to the source electrode connection part 181 and the drain electrode connection part 182, respectively.
  • FIG. 4 is a flowchart illustrating a method of manufacturing a multilayer channel thin film transistor according to an embodiment of the present invention.
  • the method of manufacturing a multilayer channel thin film transistor according to an embodiment of the present invention includes the same components as the multilayer channel thin film transistor according to an embodiment of the present invention, the same components will be omitted.
  • a method of manufacturing a multilayer channel thin film transistor includes forming a first channel layer on a substrate (S110), forming a first source electrode and a first drain electrode on the first channel layer.
  • Step S120 forming a first gate insulating layer on the first channel layer, the first source electrode, and the first drain electrode (S130), forming a gate electrode on the first gate insulating layer (S140), the first 1 Forming a second gate insulating layer on the gate insulating layer and the gate electrode (S150), forming a second channel layer on the second gate insulating layer (S160), on the first source electrode and the first drain electrode, respectively Forming a source electrode connection part and a drain electrode connection part (S170), forming a second source electrode on the second channel layer to be connected to the source electrode connection part (S180), and the drain electrode connection part on the second channel layer And forming a second drain electrode to be connected (S190).
  • a multilayer channel thin film transistor manufactured by the method of manufacturing a multilayer channel thin film transistor according to an embodiment of the present invention includes a first channel layer and a second channel layer, so that when a voltage is applied, the current is Separated into two channel layers, it is possible to reduce a threshold voltage shift and increase an on-off ratio of the device.
  • a multilayer channel thin film transistor manufactured by the method of manufacturing a multilayer channel thin film transistor according to an embodiment of the present invention includes a first channel layer and a second channel layer, so that when a voltage is applied, current is applied to the first channel layer and the second channel layer. It is separated into two channel layers and flows to improve the stability of the device.
  • a multilayer channel thin film transistor manufactured by the method of manufacturing a multilayer channel thin film transistor according to an embodiment of the present invention includes a first channel layer, a first source electrode formed on the first channel layer, and a gate electrode.
  • a lower gate thin film transistor and a gate electrode including a first drain electrode, a first channel layer, a first gate insulating layer formed on the first source electrode and the first drain electrode) and a gate electrode formed on the first gate insulating layer
  • An upper gate thin film transistor including a second gate insulating layer formed on the gate electrode, a second channel layer formed on the second gate insulating layer, and a second source electrode and a second drain electrode formed on the second channel layer is vertically formed.
  • outputs can be received from two thin film transistors (a first channel layer and a second channel layer), so that the output of two transistors can be displayed in the area of a single thin film transistor, so drain current and mobility It is possible to improve and exhibit an effect of reducing the movement of the operating voltage.
  • a step (S110) of forming a first channel layer on a substrate is performed.
  • the first channel layer may be formed by depositing an oxide semiconductor layer on a substrate, forming a photoresist pattern on the oxide semiconductor layer, and then selectively etching, that is, patterning, the oxide semiconductor layer using the photoresist pattern as a mask.
  • the first channel layer may be formed by a solution process or vapor deposition.
  • the first channel layer is spin-coating, slit dye coating, ink-jet printing, spray coating, and It may be formed using any one solution process selected from dip coating.
  • the first channel layer may be preferably formed using spin coating, and the spin coating is a method of coating a solution with a centrifugal force applied to the solution by dropping a certain amount of a solution on a substrate and rotating the substrate at high speed.
  • the solution process can reduce process cost and process time through simplification of process technology compared to the deposition process.
  • the first channel layer is a vacuum deposition method, a chemical vapor deposition method, a physical vapor deposition method, an atomic layer deposition method, Among Metal Organic Chemical Vapor Deposition, Plasma-Enhanced Chemical Vapor Deposition, Molecular Beam Epitaxy, Hydride Vapor Phase Epitaxy and Sputtering It can be either.
  • the first channel layer is patterned on the substrate, but is not limited thereto, and may be conformally formed on the substrate like the first channel layer shown in FIG. 2A.
  • the first channel layer may be an n-type oxide semiconductor.
  • a step 1220 of forming a first source electrode and a first drain electrode on a first channel layer is performed.
  • the first source electrode and the second drain electrode are formed on the substrate on which the first channel layer is formed, and specifically, the first source electrode and the first drain electrode may be formed to be spaced apart from each other on the substrate on which the first channel layer is formed. have.
  • the first source electrode and the second drain electrode deposit a source/drain conductive layer on the substrate and the first channel layer, form a photoresist pattern on the source/drain conductive layer, and then mask the photoresist pattern.
  • the source/drain conductive layers may be selectively etched, that is, patterned, so that they may be formed to be spaced apart from each other on the substrate on which the first channel layer is formed.
  • Source/drain conductive films are vacuum deposition, chemical vapor deposition, physical vapor deposition, atomic layer deposition, and Metal Organic Chemical Vapor Deposition. , Plasma-Enhanced Chemical Vapor Deposition, Molecular Beam Epitaxy, Hydride Vapor Phase Epitaxy, Sputtering, Spin Coating, Dip coating) and zone casting.
  • a step of forming a first gate insulating layer on the first channel layer, the first source electrode, and the first drain electrode (S130) is performed.
  • the first gate insulating layer is formed by depositing a first gate insulating layer on the substrate, the first channel layer, the first source electrode, and the second source electrode, forming a photoresist pattern on the first gate insulating layer, and then masking the photoresist pattern.
  • the first gate insulating layer may be selectively etched, that is, patterned.
  • the first gate insulating layer may be formed by a solution process or a deposition process.
  • the first gate insulating layer is spin-coating, slit dye coating, ink-jet printing, spray coating, and It may be formed using any one solution process selected from dip coating.
  • the first gate insulating layer is a vacuum deposition method, a chemical vapor deposition method, a physical vapor deposition method, an atomic layer deposition method, Metal Organic Chemical Vapor Deposition, Plasma-Enhanced Chemical Vapor Deposition, Molecular Beam Epitaxy, Hydride Vapor Phase Epitaxy, and Sputtering It can be formed by either method.
  • a step (S140) of forming a gate electrode on the first gate insulating layer is performed.
  • the gate electrode may be formed by depositing a gate conductive film on a substrate, forming a photoresist pattern on the gate conductive film, and then selectively etching, that is, patterning, the gate conductive film using the photoresist pattern as a mask.
  • a step S150 of forming a first gate insulating layer and a second gate insulating layer on the gate electrode (S150) is performed.
  • the second gate insulating layer may be formed by a solution process or a deposition process, and may be formed by the same or different method as the first gate insulating layer.
  • the second gate insulating layer is formed on the first gate insulating layer to cover all of the gate insulating layer, so that the gate electrode may be buried in the second gate insulating layer.
  • a step (S160) of forming a second channel layer on the second gate insulating layer is performed.
  • the second channel layer may be formed by a solution process or a deposition process, and may be formed by the same or different method as the second channel layer.
  • a step (S170) of forming a source electrode connection part and a drain electrode connection part on the first source electrode and the first drain electrode, respectively, is performed.
  • the step of forming the source electrode connection part and the drain electrode connection part on the first source electrode and the first drain electrode, respectively is performed on the first gate insulating layer and the second gate insulating layer formed on the first source electrode.
  • the first source electrode is partially exposed using a photoresist pattern formed on the second gate insulating layer.
  • the first via hole may be formed by etching the first gate insulating layer and the second gate insulating layer.
  • the first drain electrode is partially exposed using a photoresist pattern formed on the second gate insulating layer.
  • a second via hole may be formed by etching the first gate insulating layer and the second gate insulating layer.
  • steps S171 and S172 are not separately performed, and the first gate insulating layer and the second gate insulating layer and the second gate insulating layer are partially exposed to partially expose the first source electrode and the first drain electrode, respectively, using a photoresist pattern formed on the second gate insulating layer.
  • a first via hole and a second via hole may be formed at the same time.
  • the inside of the first via hole and the second via hole partially exposing the first source electrode and the first drain electrode are made of a conductive material.
  • the filling may be filled to form a source electrode connection part and a drain connection part.
  • the first channel layer and the second channel layer are simultaneously driven through the source electrode connection portion and the drain electrode connection portion, thereby improving drain current and mobility.
  • electrons injected into the first source electrode are collected by the gate electrode 250 to the first drain electrode through the first channel layer, and electrons injected into the second source electrode are collected by the gate electrode.
  • the drain current and mobility may be improved by being collected by the second drain electrode through the second channel layer.
  • the step of forming a second source electrode on the second channel layer to be connected to the source electrode connection (S180) is performed, and according to an embodiment of the present invention, In the method of manufacturing the multilayer channel thin film transistor according to the above, a step (S190) of forming a second drain electrode on the second channel layer so as to be connected to the drain electrode connection portion is performed.
  • steps S180 and S190 are not separately performed, and the second source electrode and the second drain electrode deposit a source/drain conductive layer on the second gate insulating layer and the second channel layer, and After the photoresist pattern is formed in the photoresist pattern, the source/drain conductive layer may be selectively etched, that is, patterned, using the photoresist pattern as a mask to be formed to be spaced apart from each other on the substrate on which the first channel layer is formed.
  • the second source electrode and the second drain electrode may be formed on the source electrode connection portion and the drain connection portion exposed to the surface of the second gate insulating layer, respectively, and may be electrically connected.
  • FIG. 5 is a flowchart illustrating a method of manufacturing a multilayer channel thin film transistor according to another embodiment of the present invention.
  • the manufacturing sequence of the first channel layer, the first source electrode, and the second source electrode is Since the same components are included except for different things, the same components will be omitted.
  • a method of manufacturing a multilayer channel thin film transistor includes forming a first source electrode and a first drain electrode on a substrate (S210). 1 forming a channel layer (S220), forming a first gate insulating layer on the first channel layer (S230), forming a gate electrode on the first gate insulating layer (S240), a first gate insulating layer, and Forming a second gate insulating layer on the gate electrode (S250), forming a second channel layer on the second gate insulating layer (S260), and a source electrode connection portion on the first source electrode and the first drain electrode, respectively, and Forming a drain electrode connection (S270), forming a second source electrode on the second channel layer to be connected to the source electrode connection (S280), and a second drain to be connected to the drain electrode connection on the second channel layer And forming an electrode (S290).
  • the step of forming the source electrode connection part and the drain electrode connection part on the first source electrode and the first drain electrode (S270), respectively includes a first gate insulating layer and a second gate insulating layer formed on the first source electrode.
  • Forming a via hole (S271), forming a second via hole in the first gate insulating layer and the second gate insulating layer formed on the first drain electrode (S272), a source electrode connection part in the first via hole and the second via hole, respectively, and A step of forming a drain electrode connection (S273) may be included.
  • a multilayer channel thin film transistor manufactured by a method of manufacturing a multilayer channel thin film transistor according to another embodiment of the present invention includes a first channel layer and a second channel layer, so that when a voltage is applied, current is applied to the first channel layer and the second channel layer. Separated into two channel layers, it is possible to reduce a threshold voltage shift and increase an on-off ratio of the device.
  • a multilayer channel thin film transistor manufactured by a method of manufacturing a multilayer channel thin film transistor according to another embodiment of the present invention includes a first channel layer and a second channel layer, so that when a voltage is applied, current is applied to the first channel layer and the second channel layer. It is separated into two channel layers and flows to improve the stability of the device.
  • a multilayer channel thin film transistor manufactured by a method of manufacturing a multilayer channel thin film transistor according to another embodiment of the present invention includes a first channel layer, a first source electrode formed on the first channel layer, and a gate electrode.
  • a lower gate thin film transistor and a gate electrode including a first drain electrode, a first channel layer, a first gate insulating layer formed on the first source electrode and the first drain electrode) and a gate electrode formed on the first gate insulating layer
  • An upper gate thin film transistor including a second gate insulating layer formed on the gate electrode, a second channel layer formed on the second gate insulating layer, and a second source electrode and a second drain electrode formed on the second channel layer is vertically formed.
  • outputs can be received from two thin film transistors (a first channel layer and a second channel layer), so that the output of two transistors can be displayed in the area of a single thin film transistor, so drain current and mobility It is possible to improve and exhibit an effect of reducing the movement of the operating voltage.
  • the first channel layer and the second channel layer are simultaneously driven through the source electrode connection part and the drain electrode connection part, so that the drain current And mobility can be improved.
  • electrons injected into the first source electrode are collected by the gate electrode 250 to the first drain electrode through the first channel layer, and electrons injected into the second source electrode are collected by the gate electrode.
  • the drain current and mobility may be improved by being collected by the second drain electrode through the second channel layer.
  • a step (S210) of forming a first source electrode and a first drain electrode on a substrate is performed.
  • the first source electrode and the second drain electrode may be formed on the substrate, and specifically, the first source electrode and the first drain electrode may be formed to be spaced apart from each other on the substrate.
  • a source/drain conductive film is deposited on a substrate, a photoresist pattern is formed on the source/drain conductive film, and then the photoresist pattern is used as a mask.
  • the conductive layer may be formed to be spaced apart from each other on the substrate by selectively etching, that is, patterning.
  • a step of forming a first channel layer on a substrate, a first source electrode, and a first drain electrode (S220) is performed.
  • an oxide semiconductor film is deposited on the substrate, the first source electrode, and the first drain electrode, a photoresist pattern is formed on the oxide semiconductor film, and then the oxide semiconductor film is selectively etched using the photoresist pattern as a mask. That is, it can be formed by patterning.
  • the first channel layer may be formed by a solution process or vapor deposition.
  • the first channel layer is spin-coating, slit dye coating, ink-jet printing, spray coating, and It may be formed using any one solution process selected from dip coating.
  • the first channel layer may be preferably formed using spin coating, and the spin coating is a method of coating a solution with a centrifugal force applied to the solution by dropping a certain amount of a solution on a substrate and rotating the substrate at high speed.
  • the solution process can reduce process cost and process time through simplification of process technology compared to the deposition process.
  • the first channel layer is a vacuum deposition method, a chemical vapor deposition method, a physical vapor deposition method, an atomic layer deposition method, Metal Organic Chemical Vapor Deposition, Plasma-Enhanced Chemical Vapor Deposition, Molecular Beam Epitaxy, Hydride Vapor Phase Epitaxy, and Sputtering It can be formed by either method.
  • the first channel layer is conformally formed on the substrate, but is not limited thereto, and may be patterned on the substrate 110 like the first channel layer shown in FIG. 1A. .
  • the step of forming a first gate insulating layer on the first channel layer (S230) is performed.
  • a first gate insulating layer is deposited on the first channel layer, a photoresist pattern is formed on the first gate insulating layer, and then the first gate insulating layer is selectively etched using the photoresist pattern as a mask. , Can be formed by patterning.
  • the first gate insulating layer may be formed by a solution process or a deposition process.
  • the first gate insulating layer is spin-coating, slit dye coating, ink-jet printing, spray coating, and It may be formed using any one solution process selected from dip coating.
  • the first gate insulating layer is a vacuum deposition method, a chemical vapor deposition method, a physical vapor deposition method, an atomic layer deposition method, Among Metal Organic Chemical Vapor Deposition, Plasma-Enhanced Chemical Vapor Deposition, Molecular Beam Epitaxy, Hydride Vapor Phase Epitaxy, and Sputtering It can be formed by either method.
  • Steps S240 to S190 may be manufactured in the same manner as the multilayer channel thin film transistor according to an embodiment of the present invention, and thus detailed descriptions thereof will be omitted.
  • RF-sputter RF-sputter
  • Ti/Au source/drain electrode having a thickness of 20/40 nm was formed using an E-beam evaporator.
  • a 50 nm Al 2 O 3 gate insulating film was formed using atomic layer deposition (ALD) (150° C.
  • TMA precursor + H 2 O (oxidant) TMA precursor + H 2 O (oxidant)
  • a Ti gate electrode having a thickness of 100 nm was formed using an E-beam evaporator, and post annealing was performed for 1 hour at a temperature of 260° C. in an air atmosphere. All patterning was performed using photolithography and a photolithography-lift off process.
  • BG TFT Single-channel thin film transistor
  • a Ti gate electrode having a thickness of 100 nm was formed using an E-beam evaporator.
  • a 50 nm Al 2 O 3 gate insulating film was formed using atomic layer deposition (ALD) (150° C. TMA precursor + H 2 O (oxidant)).
  • ALD atomic layer deposition
  • a Ti/Au source/drain electrode having a thickness of 20/40 nm was formed using an E-beam evaporator, and post annealing was performed for 1 hour at a temperature of 260° C. in an air atmosphere. ) Proceeded. All patterning was performed using photolithography and a photolithography-lift off process.
  • RF-sputter RF-sputter
  • a 50 nm Al 2 O 3 first gate insulating layer was formed using atomic layer deposition (ALD) (150° C. TMA precursor + H 2 O (oxidant)).
  • ALD atomic layer deposition
  • Ti gate electrode having a thickness of 100 nm was formed using an E-beam evaporator.
  • a 50 nm Al 2 O 3 second gate insulating layer was formed using atomic layer deposition (ALD) (150° C. TMA precursor + H 2 O (oxidant)).
  • RF-sputter RF-sputter
  • Al 2 O 3 etchant Al 2 O 3 etchant
  • E-beam evaporator E-beam evaporator
  • a second Ti/Au source/drain electrode having a thickness of 20/40 nm was formed using an E-beam evaporator, and post-annealed at a temperature of 260° C. for 1 hour in an air atmosphere ( Post annealing) was performed. All patterning was performed using photolithography and a photolithography-lift off process.
  • FIG. 6 is a cross-sectional view showing the MIM structure of a multilayer channel thin film transistor according to an embodiment of the present invention
  • FIG. 7 is a CV characteristic (capacitance-gate voltage characteristic) of a multilayer channel thin film transistor according to an embodiment of the present invention. It is a graph shown.
  • the substrate 110, the first source electrode 131 or the first drain electrode 132, the first gate insulating layer 141, and the gate electrode 150 are MIM ( It may have a metal-insulator-metal) structure.
  • Comparative Example 1 is a single channel thin film transistor (TG TFT) including an upper gate electrode
  • Comparative Example 2 is a single channel thin film transistor (BG TFT) including a lower gate electrode
  • Comparative Example 3 is It is simply the sum of the graphs of TG TFT and BG TFT.
  • TG TFT single channel thin film transistor
  • BG TFT single channel thin film transistor
  • DC TFT multi-layered channel thin film transistor
  • FIG. 10 shows output characteristics of a single channel thin film transistor (TG TFT) of Comparative Example 1, a single channel thin film transistor (BG TFT) of Comparative Example 2, and a multilayer channel thin film transistor (DC TFT) according to an embodiment of the present invention. It is a graph.
  • TG TFT single channel thin film transistor
  • BG TFT single channel thin film transistor
  • DC TFT multilayer channel thin film transistor
  • the channel width W is 50 ⁇ m and the channel length L is 20 ⁇ m.
  • Table 1 shows the electrical characteristics of a single channel thin film transistor (TG TFT) of Comparative Example 1, a single channel thin film transistor (BG TFT) of Comparative Example 2, and a multilayer channel thin film transistor (DC TFT) according to an embodiment of the present invention. It's one vote.
  • TG TFT single channel thin film transistor
  • BG TFT single channel thin film transistor
  • DC TFT multilayer channel thin film transistor
  • a multilayer channel thin film transistor includes a single channel thin film transistor (TG TFT) of Comparative Example 1 and a single channel thin film transistor (BG TFT) of Comparative Example 2.
  • TG TFT single channel thin film transistor
  • BG TFT single channel thin film transistor
  • TG+BG TFT single channel thin film transistor
  • a multilayer channel thin film transistor (DC TFT) according to an embodiment of the present invention includes a first channel layer and a second channel layer, thereby comparing the single channel thin film transistor (TG TFT) of Comparative Example 1. It can be seen that the drain current, mobility, and on/off ratio are improved compared to the single channel thin film transistor (BG TFT) of Example 2.
  • a multilayer channel thin film transistor (DC TFT) includes a single channel thin film transistor (TG TFT) of Comparative Example 1 including a single channel layer, and It can be seen that it has a higher drain current compared to the single channel thin film transistor (BG TFT) of Comparative Example 2, and furthermore, the single channel thin film transistor (TG TFT) of Comparative Example 1 and the single channel thin film transistor of Comparative Example 2 It can be seen that the (BG TFT) exhibits superior performance (eg, increased drain current and increased mobility) compared to Comparative Example 3 in which the performance of the (BG TFT) was combined.
  • FIG 11 is a graph showing a transmission curve of a single channel thin film transistor (TG TFT) of Comparative Example 1 under a positive bias stress (PBS).
  • TG TFT single channel thin film transistor
  • PBS positive bias stress
  • BG TFT single channel thin film transistor
  • PBS positive bias stress
  • FIG. 13 is a graph showing a transmission curve of a multilayer channel thin film transistor (DC TFT) according to an embodiment of the present invention under a positive bias stress (PBS).
  • DC TFT multilayer channel thin film transistor
  • PBS positive bias stress
  • the gate current (V GS ) is 20V and the drain current (V DS ) is 0.1V.
  • the channel width W is 50 ⁇ m
  • the channel length L is 20 ⁇ m.
  • a multilayer channel thin film transistor according to an embodiment of the present invention includes a single channel thin film transistor (TG TFT) of Comparative Example 1 and a single channel thin film transistor (BG TFT) of Comparative Example 2. ), it can be seen that the threshold voltage shift under positive bias stress (PBS) is reduced,
  • the operating voltage is compared to the single channel thin film transistor (TG TFT) of Comparative Example 1 and the single channel thin film transistor (BG TFT) of Comparative Example 2, and the multilayer channel thin film transistor (DC) according to an embodiment of the present invention.
  • TG TFT single channel thin film transistor
  • BG TFT single channel thin film transistor
  • DC TFT multilayer channel thin film transistor
  • TG TFT single channel thin film transistor
  • NBS negative bias stress
  • TG TFT single channel thin film transistor
  • NBS negative bias stress
  • DC TFT multilayer channel thin film transistor
  • NBS negative bias stress
  • the gate current V GS is -20V
  • the drain current V DS is 0.1V.
  • the channel width W is 50 ⁇ m
  • the channel length L is 20 ⁇ m.
  • a multilayer channel thin film transistor according to an embodiment of the present invention includes a single channel thin film transistor (TG TFT) of Comparative Example 1 and a single channel thin film transistor (BG TFT) of Comparative Example 2. ), it can be seen that the threshold voltage shift under negative bias stress (NBS) is reduced.
  • the operating voltage is compared to the single channel thin film transistor (TG TFT) of Comparative Example 1 and the single channel thin film transistor (BG TFT) of Comparative Example 2, and the multilayer channel thin film transistor (DC) according to an embodiment of the present invention.
  • TG TFT single channel thin film transistor
  • BG TFT single channel thin film transistor
  • DC TFT multilayer channel thin film transistor
  • FIG. 17 is a positive bias stress of a single channel thin film transistor (TG TFT) of Comparative Example 1, a single channel thin film transistor (BG TFT) of Comparative Example 2, and a multilayer channel thin film transistor (DC TFT) according to an embodiment of the present invention. It is a graph showing the change of the threshold voltage (Vth) according to the stress time under positive bias stress (PBS) and negative bias stress (NBS).
  • Vth threshold voltage
  • a multilayer channel thin film transistor (DC TFT) according to an embodiment of the present invention has a stress compared to a single channel thin film transistor (TG TFT) of Comparative Example 1 and a single channel thin film transistor (BG TFT) of Comparative Example 2. It can be seen that it has high stability against.
  • the operating voltage is compared to the single channel thin film transistor (TG TFT) of Comparative Example 1 and the single channel thin film transistor (BG TFT) of Comparative Example 2, and the multilayer channel thin film transistor (DC) according to an embodiment of the present invention.
  • TG TFT single channel thin film transistor
  • BG TFT single channel thin film transistor
  • DC TFT multilayer channel thin film transistor
  • FIG. 18 is a graph showing hysteresis behaviors of a single channel thin film transistor (TG TFT) of Comparative Example 1
  • FIG. 19 is a hysteresis behavior of a single channel thin film transistor (BG TFT) of Comparative Example 2.
  • FIG. 20 is a graph showing hysteresis behaviors of a multilayer channel thin film transistor (DC TFT) according to an embodiment of the present invention.
  • the channel width W is 50 ⁇ m
  • the channel length L is 20 ⁇ m.
  • the operating voltage according to the bias stress test was compared to the single channel thin film transistor (TG TFT) of Comparative Example 1 and the single channel thin film transistor (BG TFT) of Comparative Example 2 according to an embodiment of the present invention.
  • TG TFT single channel thin film transistor
  • BG TFT single channel thin film transistor
  • the cause of the hysteresis characteristic may be the same as the principle that the operating voltage moves in PBS and NBS.
  • DC TFT multilayer channel thin film transistor
  • charge (electrons) at the interface of the channel layer (first channel layer and second channel layer) and the insulating layer (first gate insulating layer and second gate insulating layer) ) Is prevented from being trapped, indicating high reliability.

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Abstract

본 발명은 다층 채널 박막 트랜지스터 및 이의 제조 방법을 개시한다. 본 발명은 기판 상에 형성되는 제1 채널층; 상기 제1 채널층의 상에 형성되는 제1 소스 전극 및 제1 드레인 전극; 상기 제1 채널층, 제1 소스 전극 및 제1 드레인 전극 상에 형성되는 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성되는 게이트 전극; 상기 게이트 전극 상에 형성되는 제2 게이트 절연막; 상기 제2 게이트 절연막 상에 형성되는 제2 채널층; 및 상기 제2 채널층 상에 형성되는 제2 소스 전극 및 제2 드레인 전극;을 포함하고, 상기 제1 소스 전극 및 제2 소스 전극은 소스 전극 연결부를 통해 전기적으로 연결되며, 상기 제1 드레인 전극 및 제2 드레인 전극은 드레인 전극 연결부를 통해 전기적으로 연결되는 것을 특징으로 한다.

Description

다층 채널 박막 트랜지스터 및 이의 제조방법
본 발명은 다층 채널 박막 트랜지스터 및 이의 제조방법에 관한 것으로, 보다 구체적으로, 소스 전극으로부터 주입된 전자들이 게이트 전극에 의해 형성된 상하부에 다층 채널을 통해 드레인 전극으로 수집되어 드레인 전류 및 모빌리티가 향상된 다층 채널 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
박막 트랜지스터(thin film transistor, TFT)는 절연성 지지 기판 위에 반도체 박막을 이용하여 만든 전계 효과 트랜지스터의 한 종류로, 박막 트랜지스터는 소스 및 드레인 전극, 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층과, 채널 영역 상에 위치하며 게이트 절연막에 의해 활성층과 전기적으로 절연되는 게이트 전극을 포함한다.
박막 트랜지스터에서 게이트 전극에 지속적인 포지티브 바이어스 스트레스가 제공될 때 채널층과 게이트 절연층 간의 인터페이스 저하 현상이 발생할 수 있고, 이러한 인터페이스 저하 현상에 의한 문턱 전압 이동은 소스/드레인 전류의 감소를 야기하며, 이로 인해 디스플레이의 품질 저하를 가져올 수 있다.
따라서, 디스플레이의 대형화 및 고화질화 추세에 따라 고성능의 소자에 대한 수요가 증가하고 있으며, 고 이동도 및 높은 안정성을 가지는 고성능 박막 트랜지스터에 대한 기술 개발이 필요한 실정이다.
본 발명의 실시예들은 제1 소스 전극 및 제2 소스 전극으로부터 주입된 전자들이 게이트 전극에 의해 형성된 제1 채널층 및 제2 채널층의 채널을 통해 제1 드레인 전극 및 제2 드레인 전극으로 수집되어 드레인 전류 및 모빌리티가 향상된 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예들은 제1 채널층 및 제2 채널층을 포함함으로써, 전압 인가 시, 전류가 제1 채널층 및 제2 채널층으로 분리되어 흘러 문턱 전압 이동을 감소시키고, 소자의 온-오프 비(on-off ratio)를 증가시킬 수 있는 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예들은 제1 채널층 및 제2 채널층을 포함함으로써, 전압 인가 시, 전류가 제1 채널층 및 제2 채널층으로 분리되어 흘러 소자의 안정성을 향상시킬 수 있는 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예들은 제1 소스 전극 및 제2 소스 전극이 소스 전극 연결부로 연결되고, 제1 드레인 전극 및 제2 드레인 전극이 드레인 전극 연결부로 연결되어 제1 채널층 및 제2 채널층을 동시에 구동할 수 있는 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예들은 제1 채널층 및 제2 채널층을 포함하고, 제1 채널층 및 제2 채널층 사이에 형성된 게이트 전극을 기준으로 상부 게이트 박막 트랜지스터 및 하부 게이트 박막 트랜지스터를 포함하도록 수직으로 적층된 듀얼 박막 트랜지스터 구조를 가짐으로써, 2개의 박막 트랜지스터 출력을 한 개의 박막 트랜지스터 면적에서 나타낼 수 있어, 주 전하(main carrier)인 전자가 흐르는 길인 채널층을 다층으로 포함하여 드레인 전류 및 모빌리티가 향상된 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공하고자 한다.
더욱이, 본 발명의 실시예들은 제1 채널층 및 제2 채널층을 포함하고, 제1 채널층 및 제2 채널층 사이에 형성된 게이트 전극을 기준으로 상부 게이트 박막 트랜지스터 및 하부 게이트 박막 트랜지스터를 포함하도록 수직으로 적층된 듀얼 박막 트랜지스터 구조를 가짐으로써, 동작 전압 이동 감소 효과를 가진 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예들은 다층 채널 박막 트랜지스터를 수직으로 적층하고, 수직으로 적층할 때, 하부 다층 채널 박막 트랜지스터에 형성된 제2 소스 전극 및 제2 드레인 전극을 상부 다층 채널 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극으로 사용하여 소자의 집적도가 향상되고, 단일의 다층 채널 박막 트랜지스터 대비 채널층이 증가(3, 4, 5, ··· 개의 채널 층)되어 드레인 전류 및 모빌리티가 향상된 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터는 기판 상에 형성되는 제1 채널층; 상기 제1 채널층의 상에 형성되는 제1 소스 전극 및 제1 드레인 전극; 상기 제1 채널층, 제1 소스 전극 및 제1 드레인 전극 상에 형성되는 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성되는 게이트 전극; 상기 게이트 전극 상에 형성되는 제2 게이트 절연막; 상기 제2 게이트 절연막 상에 형성되는 제2 채널층; 및 상기 제2 채널층 상에 형성되는 제2 소스 전극 및 제2 드레인 전극; 을 포함하고, 상기 제1 소스 전극 및 제2 소스 전극은 소스 전극 연결부를 통해 전기적으로 연결되며, 상기 제1 드레인 전극 및 제2 드레인 전극은 드레인 전극 연결부를 통해 전기적으로 연결된다.
상기 다층 채널 박막 트랜지스터는 상기 소스 전극 연결부 및 상기 드레인 전극 연결부를 통하여 상기 제1 채널층 및 상기 제2 채널층이 동시에 구동될수 있다.
상기 제1 소스 전극으로 주입된 전자들은 상기 게이트 전극에 의해 제1 채널층을 통해 상기 제1 드레인 전극으로 수집(collect)되고, 상기 제2 소스 전극으로 주입된 전자들은 상기 게이트 전극에 의해 제2 채널층을 통해 상기 제2 드레인 전극으로 수집(collect)될 수 있다.
상기 소스 전극 연결부 및 상기 드레인 전극 연결부는 상기 제1 게이트 절연막 및 제2 게이트 절연막을 관통하도록 형성될 수 있다.
상기 게이트 전극은 상기 제2 게이트 절연막에 매립될수 있다.
상기 제1 게이트 절연막의 두께는 10nm 내지 300nm일 수 있다.
상기 제1 채널층 및 상기 제2 채널층은 n형 산화물 반도체를 포함할 수 있다.
상기 다층 채널 박막 트랜지스터는 적어도 둘 이상 적층되어 삼차원 구조를 가질 수 있다.
상기 삼차원 구조의 다층 채널 박막 트랜지스터의 하부 다층 채널 박막 트랜지스터의 제2 소스 전극 및 제2 드레인 전극은 상부 다층 채널 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극으로 구동될수 있다.
본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터는 기판 상에 형성되는 제1 소스 전극 및 제1 드레인 전극; 상기 기판, 상기 제1 소스 전극 및 상기 제2 드레인 전극 상에 형성되는 제1 채널층; 상기 제1 채널층 상에 형성되는 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성되는 게이트 전극; 상기 게이트 전극 상에 형성되는 제2 게이트 절연막; 상기 제2 게이트 절연막 상에 형성되는 제2 채널층; 및 상기 제2 채널층 상에 형성되는 제2 소스 전극 및 제2 드레인 전극;을 포함하고, 상기 제1 소스 전극 및 제2 소스 전극은 소스 전극 연결부를 통해 전기적으로 연결되며, 상기 제1 드레인 전극 및 제2 드레인 전극은 드레인 전극 연결부를 통해 전기적으로 연결된다.
상기 다층 채널 박막 트랜지스터는 상기 소스 전극 연결부 및 상기 드레인 전극 연결부를 통하여 상기 제1 채널층 및 상기 제2 채널층이 동시에 구동될수 있다.
상기 제1 소스 전극으로 주입된 전자들은 상기 게이트 전극에 의해 제1 채널층을 통해 상기 제1 드레인 전극으로 수집(collect)되고, 상기 제2 소스 전극으로 주입된 전자들은 상기 게이트 전극에 의해 제2 채널층을 통해 상기 제2 드레인 전극으로 수집(collect)될수 있다.
상기 다층 채널 박막 트랜지스터는 적어도 둘 이상 적층되어 삼차원 구조를 가질 수 있다.
상기 삼차원 구조의 다층 채널 박막 트랜지스터의 하부 다층 채널 박막 트랜지스터의 제2 소스 전극 및 제2 드레인 전극은 상부 다층 채널 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극으로 구동될 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법은 기판 상에 제1 채널층을 형성하는 단계; 상기 제1 채널층의 상에 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계; 상기 제1 채널층, 제1 소스 전극 및 제1 드레인 전극 상에 제1 게이트 절연막을 형성하는 단계; 상기 제1 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 제1 게이트 절연막 및 상기 게이트 전극 상에 제2 게이트 절연막을 형성하는 단계; 상기 제2 게이트 절연막 상에 제2 채널층을 형성하는 단계; 상기 제1 소스 전극 및 상기 제1 드레인 전극 상에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계; 상기 제2 채널층 상에 상기 소스 전극 연결부와 연결되도록 제2 소스 전극을 형성하는 단계; 및 상기 제2 채널층 상에 상기 드레인 전극 연결부와 연결되도록 제2 드레인 전극을 형성하는 단계;를 포함한다.
상기 제1 소스 전극 및 상기 제1 드레인 전극 상에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계는, 상기 제1 소스 전극 상부에 형성된 상기 제1 게이트 절연막 및 제2 게이트 절연막에 제1 비아홀을 형성하는 단계; 상기 제1 드레인 전극 상부에 형성된 상기 제1 게이트 절연막 및 제2 게이트 절연막에 제2 비아홀을 형성하는 단계; 상기 제1 비아홀 및 상기 제2 비아홀 내에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계;를 포함한다.
본 발명의 다른 실시에에 따른 다층 채널 박막 트랜지스터의 제조 방법은 기판 상에 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계; 상기 기판, 제1 소스 전극 및 제1 드레인 전극 상에 제1 채널층을 형성하는 단계; 상기 제1 채널층 상에 제1 게이트 절연막을 형성하는 단계; 상기 제1 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 제1 게이트 절연막 및 상기 게이트 전극 상에 제2 게이트 절연막을 형성하는 단계; 상기 제2 게이트 절연막 상에 제2 채널층을 형성하는 단계; 상기 제1 소스 전극 및 상기 제1 드레인 전극 상에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계; 상기 제2 채널층 상에 상기 소스 전극 연결부와 연결되도록 제2 소스 전극을 형성하는 단계; 및 상기 제2 채널층 상에 상기 드레인 전극 연결부와 연결되도록 제2 드레인 전극을 형성하는 단계;를 포함한다.
상기 제1 소스 전극 및 상기 제1 드레인 전극 상에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계는, 상기 제1 소스 전극 상부에 형성된 상기 제1 게이트 절연막 및 제2 게이트 절연막에 제1 비아홀을 형성하는 단계; 상기 제1 드레인 전극 상부에 형성된 상기 제1 게이트 절연막 및 제2 게이트 절연막에 제2 비아홀을 형성하는 단계; 상기 제1 비아홀 및 상기 제2 비아홀 내에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 제1 소스 전극 및 제2 소스 전극으로부터 주입된 전자들이 게이트 전극에 의해 형성된 제1 채널층 및 제2 채널층의 채널을 통해 제1 드레인 전극 및 제2 드레인 전극으로 수집되어 드레인 전류 및 모빌리티가 향상된 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공할 수 있다.
본 발명의 실시예들에 따르면, 제1 채널층 및 제2 채널층을 포함함으로써, 전압 인가 시, 전류가 제1 채널층 및 제2 채널층으로 분리되어 흘러 문턱 전압 이동을 감소시키고, 소자의 온-오프 비(on-off ratio)를 증가시킬 수 있는 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공할 수 있다.
본 발명의 실시예들에 따르면, 제1 채널층 및 제2 채널층을 포함함으로써, 전압 인가 시, 전류가 제1 채널층 및 제2 채널층으로 분리되어 흘러 소자의 안정성을 향상시킬 수 있는 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예들에 따르면, 제1 소스 전극 및 제2 소스 전극이 소스 전극 연결부로 연결되고, 제1 드레인 전극 및 제2 드레인 전극이 드레인 전극 연결부로 연결되어 제1 채널층 및 제2 채널층을 동시에 구동할 수 있는 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공할 수 있다.
본 발명의 실시예들에 따르면, 제1 채널층 및 제2 채널층을 포함하고, 제1 채널층 및 제2 채널층 사이에 형성된 게이트 전극을 기준으로 상부 게이트 박막 트랜지스터 및 하부 게이트 박막 트랜지스터를 포함하도록 수직으로 적층된 듀얼 박막 트랜지스터 구조를 가짐으로써, 2개의 박막 트랜지스터 출력을 1개의 박막 트랜지스터 면적에서 나타낼 수 있어, 주 전하(main carrier)인 전자가 흐르는 길인 채널층을 다층으로 포함하여 드레인 전류 및 모빌리티가 향상된 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공할 수 있다.
본 발명의 실시예들에 따르면, 제1 채널층 및 제2 채널층을 포함하고, 제1 채널층 및 제2 채널층 사이에 형성된 게이트 전극을 기준으로 상부 게이트 박막 트랜지스터 및 하부 게이트 박막 트랜지스터를 포함하도록 수직으로 적층된 듀얼 박막 트랜지스터 구조를 가짐으로써, 동작 전압 이동 감소 효과를 가진 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공할 수 있다.
본 발명의 실시예들에 따르면, 다층 채널 박막 트랜지스터를 수직으로 적층하고, 수직으로 적층할 때, 하부 다층 채널 박막 트랜지스터에 형성된 제2 소스 전극 및 제2 드레인 전극을 상부 다층 채널 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극으로 사용하여 소자의 집적도가 향상되고, 단일의 다층 채널 박막 트랜지스터 대비 채널층이 증가(3, 4, 5, ··· 개의 채널 층)되어 드레인 전류 및 모빌리티가 향상된 다층 채널 박막 트랜지스터 및 이의 제조 방법을 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터를 도시한 단면도이다.
도 1b는 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터를 도시한 입체도이다.
도 1c는 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 삼차원 구조를 도시한 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터를 도시한 단면도이다.
도 2b는 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터를 도시한 입체도이다.
도 2c는 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터의 삼차원 구조를 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터를 도시한 상면도이다.
도 4는 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법을 도시한 흐름도이다.
도 5는 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법을 도시한 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 MIM 구조를 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 C-V 특성(커패시턴스-게이트 전압 특성)을 도시한 그래프이다.
도 8은 비교예 1의 단일 채널 박막 트랜지스터(TG TFT), 비교예 2의 단일 채널 박막 트랜지스터(BG TFT), 이중 게이트 전극을 포함하는 단일 채널 박막 트랜지스터(TG+BG) 및 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 드레인 전류가 0.1V(VDS=0.1V)일 때의 전송 특성을 도시한 그래프이다.
도 9는 비교예 1의 단일 채널 박막 트랜지스터(TG TFT), 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 및 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 드레인 전류가 10V(VDS=10V)일 때의 전송 특성을 도시한 그래프이다.
도 10은 비교예 1의 단일 채널 박막 트랜지스터(TG TFT), 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 및 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 출력 특성을 도시한 그래프이다.
도 11은 포지티브 바이어스 스트레스(positive bias stress; PBS) 하에서의 비교예 1의 단일 채널 박막 트랜지스터(TG TFT)의 전송 곡선을 도시한 그래프이다.
도 12는 포지티브 바이어스 스트레스(positive bias stress; PBS) 하에서의 비교예 2의 단일 채널 박막 트랜지스터(BG TFT)의 전송 곡선을 도시한 그래프이다.
도 13은 포지티브 바이어스 스트레스(positive bias stress; PBS) 하에서의 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 전송 곡선을 도시한 그래프이다.
도 14는 네거티브 바이어스 스트레스(negative bias stress; NBS) 하에서의 비교예 1의 단일 채널 박막 트랜지스터(TG TFT)의 전송 곡선을 도시한 그래프이다.
도 15는 네거티브 바이어스 스트레스(negative bias stress; NBS) 하에서의 비교예 2의 단일 채널 박막 트랜지스터(TG TFT)의 전송 곡선을 도시한 그래프이다.
도 16은 네거티브 바이어스 스트레스(negative bias stress; NBS) 하에서의 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 전송 곡선을 도시한 그래프이다.
도 17은 비교예 1의 단일 채널 박막 트랜지스터(TG TFT), 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 및 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 포지티브 바이어스 스트레스(positive bias stress; PBS) 및 네거티브 바이어스 스트레스(negative bias stress; NBS) 하에서의 스트레스 시간에 따른 문턱 전압(Threshold voltage; Vth)의 변화를 도시한 그래프이다.
도 18은 비교예 1의 단일 채널 박막 트랜지스터(TG TFT)의 히스테리시스 동작(Hysteresis behaviors)을 도시한 그래프이다.
도 19는 비교예 2의 단일 채널 박막 트랜지스터(BG TFT)의 히스테리시스 동작(Hysteresis behaviors)을 도시한 그래프이다.
도 20은 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 히스테리시스 동작(Hysteresis behaviors)을 도시한 그래프이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계는 하나 이상의 다른 구성요소, 단계의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는'이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명의 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1a는 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터를 도시한 단면도이고, 도 1b는 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터를 도시한 입체도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 기판(110) 상에 형성되는 제1 채널층(120), 제1 채널층(120)의 상에 형성되는 제1 소스 전극(131) 및 제1 드레인 전극(132), 제1 채널층(120), 제1 소스 전극(131) 및 제1 드레인 전극(132) 상에 형성되는 제1 게이트 절연막(141), 제1 게이트 절연막(141) 상에 형성되는 게이트 전극(150), 게이트 전극(150) 상에 형성되는 제2 게이트 절연막(142), 제2 게이트 절연막(142) 상에 형성되는 제2 채널층(160) 및 제2 채널층(160) 상에 형성되는 제2 소스(171) 전극 및 제2 드레인 전극(172)을 포함한다.
또한, 제1 소스 전극(131) 및 제2 소스 전극(171)은 소스 전극 연결부(171)를 통해 전기적으로 연결되며, 제1 드레인 전극(132) 및 제2 드레인 전극(170)은 드레인 전극 연결부(180)를 통해 전기적으로 연결된다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 기판(110) 상에 형성되는 제1 채널층(120)을 포함한다.
기판(110)은 박막 트랜지스터를 형성하기 위한 베이스 기판으로서, 당 분야에서 사용하는 기판(110)으로 그 재질을 특별하게 한정하는 것은 아니나, 예를 들어, 실리콘, 유리, 플라스틱, 석영 또는 금속 호일(foil)과 같은 다양한 재질을 사용될 수 있다.
실시예에 따라, 플라스틱 기판은 유리, 폴리이미드계 고분자, 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자 또는 이들의 공중합체 중 적어도 어느 하나를 포함할 수 있다.
실시예에 따라, 가요성(flexibility)을 갖는 플렉서블 기판일 수 있고, 예를 들어, 폴리에스테르(Polyester), 폴리비닐(Polyvinyl), 폴리카보네이트(Polycarbonate), 폴리에틸렌(Polyethylene), 폴리아세테이트(Polyacetate), 폴리이미드(Polyimide), 폴리에테르술폰(Polyethersulphone; PES), 폴리아크릴레이트(Polyacrylate; PAR), 폴리에틸렌나프탈레이트(Polyethylenenaphthelate; PEN) 및 폴리에틸렌에테르프탈레이트(Polyethyleneterephehalate; PET) 중 적어도 어느 하나를 포함할 수 있다.
제1 채널층(120)으로 p-형(n-type) 산화물 반도체 및 n-형(n-type) 산화물 반도체 중 적어도 어느 하나가 사용될 수 있으나, 바람직하게는 제1 채널층(120)으로 n-형(n-type) 산화물 반도체가 사용될 수 있다.
제1 채널층(120)으로 n-형(n-type) 산화물 반도체를 사용하면, 전류 흐름을 야기하는 주된 전하 수송자는 전자이기 때문에 네거티브 바이어스(negative bias)가 가해진 전극(제1 소스 전극(131) 및 제2 소스 전극(171))에서 포지티브 바이어스(positive bias)가 가해지는 전극(제1 드레인 전극(132) 및 제2 드레인 전극(170))으로의 전류 흐름이 생길 수 있다.
제1 채널층(120)은 a-IGZO(amorphous-Indium Gallium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), IGO(Indium Gallium Oxide), ITZO(Indium Tin Zinc Oxide), GTO(Gallium Tin Oxide), ZTO(Zinc Tin Oxide), IAZO(Indium Antimony Zinc Oxide), AZO(Antimony Zinc Oxide), ITO(Indium Tin Oxide), ATO(Antimony Tin Oxide), 및 GZO(Gallium Zinc Oxide) 중 적어도 어느 하나를 포함할 수 있다. 바람직하게는 제1 채널층(120)은 a-IGZO를 포함할 수 있다.
제1 채널층(120)은 기판(110) 상에 패턴화되어 있으나, 이에 제한되지 않고, 도 2a 도시된 제1 채널층과 같이 기판(110) 상에 컨포멀(conformal)하게 형성될 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 제1 채널층(120)의 상에 형성되는 제1 소스 전극(131) 및 제1 드레인 전극(132)을 포함한다.
제1 소스 전극(131) 및 제1 드레인 전극(132) 사이의 거리는 채널 길이가 될 수 있고, 특별히 제한되지는 않으나, 예를 들어, 제1 소스 전극(131) 및 제1 드레인 전극(132) 사이의 거리는 5㎛ 이상일 수 있고, 제1 소스 전극(131) 및 제1 드레인 전극(132) 사이의 거리는 5㎛ 미만이면 제1 소스 전극(131) 및 제1 드레인 전극(132)과 제1 채널층(120) 사이의 접촉 저항의 영향이 커져 소자의 성능이 저하될 수 있다.
반면, 제1 소스 전극(131) 및 제1 드레인 전극(132) 사이의 거리가 너무 길어지면 드레인 전류량이 낮아지고, 소자의 면적이 넓어지는 문제가 있다.
제1 소스 전극(131) 또는 제1 드레인 전극(132)는 금속 또는 금속 산화물을 포함할 수 있고, 구체적으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈(Ta), 금(Au) 또는 은(Ag)과 같은 저(低)저항의 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide)와 같은 투명한 금속 산화물 중 적어도 어느 하나의 재질이 포함될 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 제1 채널층(120), 제1 소스 전극(131) 및 제1 드레인 전극(132) 상에 형성되는 제1 게이트 절연막(141)을 포함한다.
제1 게이트 절연막(141)의 두께는 수십 nm에서 두껍게는 수백 nm정도일 수 있고, 바람직하게는, 10nm 내지 300nm일 수 있고, 제1 게이트 절연막(141)의 두께가 10nm미만이면 절연 특성이 낮아 누설 전류가 심해지는 문제가 있고, 300nm를 초과하면 제1 게이트 절연막(141)의 캐패시턴스가 감소되지 때문에(절연막의 캐패시턴스는 절연막의 두께에 반비례함) 소자의 전류량이 감소(절연막의 캐패시턴스는 드레인 전류 값에 반비례함)되는 문제가 있다.
더욱 바람직하게는 제1 게이트 절연막(141)의 두께는 50nm 일 수 있다.
제1 게이트 절연막(141)은 유기절연막 또는 무기절연막의 단일막 또는 다층막으로 포함되거나 유-무기 하이브리드 막으로 포함될 수 있다.
유기절연막으로는 폴리메타아크릴레이트 (PMMA, polymethylmethacrylate), 폴리스타이렌(PS, polystyrene), 폴리비닐알코올(PVA), 폴리비닐피롤리돈(PVP), 페놀계 고분자, 아크릴계 고분자, 폴리이미드와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자이리렌계 고분자, 비닐알콜계 고분자 및 파릴렌(parylene) 중 적어도 어느 하나를 포함할 수 있고, 무기절연막으로는 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막(Al2O3), 탄탈늄 산화막(Ta2O5), 이트륨 옥사이드(Y2O3), 지르코늄 옥사이드(ZrOx), 티타늄옥사이드(TiOx), 하프늄옥사이드(HfOx), 지르코늄 알루미늄 산화물(ZrAlOx), BST 및 PZT 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 제1 게이트 절연막(141) 상에 형성되는 게이트 전극(150)을 포함한다.
게이트 전극(150)은 제2 게이트 절연막(142) 내에 매립될 수 있다.
게이트 전극(150)은 전기 전도도 물질인 금속 또는 금속 산화물을 포함할 수 있다. 구체적으로는 게이트 전극(150)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti) 또는 은(Ag)과 같은 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide)와 같은 금속 산화물 중 적어도 어느 하나의 재질을 포함할 수 있다.
실시예에 따라, 게이트 전극(150)은 p+-Si 물질로 이루어질 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 게이트 전극(150) 상에 형성되는 제2 게이트 절연막(142)을 포함한다.
제2 게이트 절연막(142)의 두께는 수십 nm에서 두껍게는 수백 nm정도일 수 있고, 바람직하게는, 10nm 내지 300nm일 수 있고, 제2 게이트 절연막(142)의 두께가 10nm미만이면 절연 특성이 낮아 누설 전류가 심해지는 문제가 있고, 300nm를 초과하면 제2 게이트 절연막(142)의 캐패시턴스가 감소되지 때문에(절연막의 캐패시턴스는 절연막의 두께에 반비례함) 소자의 전류량이 감소(절연막의 캐패시턴스는 드레인 전류 값에 반비례함)되는 문제가 있다.
더욱 바람직하게는, 제2 게이트 절연막(142)의 두께는 50nm 일 수 있다.
제2 게이트 절연막(142)는 유기절연막 또는 무기절연막의 단일막 또는 다층막으로 포함되거나 유-무기 하이브리드 막으로 포함될 수 있다.
유기절연막으로는 폴리메타아크릴레이트 (PMMA, polymethylmethacrylate), 폴리스타이렌(PS, polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자이리렌계 고분자, 비닐알콜계 고분자 및 파릴렌(parylene) 중 적어도 어느 하나를 포함할 수 있고, 무기절연막으로는 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막(Al2O3), 탄탈늄 산화막(Ta2O5), 이트륨 옥사이드(Y2O3), 지르코늄 옥사이드(ZrOx), 지르코늄 알루미늄 산화물(ZrAlOx), BST 및 PZT 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 제2 게이트 절연막(142) 상에 형성되는 제2 채널층(160)을 포함한다.
따라서, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 제1 채널층(120) 및 제2 채널층(160)을 포함함으로써, 전압 인가 시, 전류가 제1 채널층(120) 및 제2 채널층(160)으로 분리되어 흘러 문턱 전압 이동을 감소시키고, 소자의 온-오프 비(on-off ratio)를 증가시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 제1 채널층(120) 및 제2 채널층(160)을 포함함으로써, 전압 인가 시, 전류가 제1 채널층(120) 및 제2 채널층(160)으로 분리되어 흘러 소자의 안정성을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 제1 채널층(120) 및 제2 채널층(160)을 포함하고, 제1 채널층(120) 및 제2 채널층(160) 사이에 형성된 게이트 전극(150)을 기준으로 상부 게이트 박막 트랜지스터 및 하부 게이트 박막 트랜지스터를 포함하도록 수직으로 적층된 듀얼 박막 트랜지스터 구조를 가짐으로써, 2개의 박막 트랜지스터 출력을 1개의 박막 트랜지스터 면적에서 나타낼 수 있어, 주 전하(main carrier)인 전자가 흐르는 길인 채널층을 다층으로 포함하여 드레인 전류 및 모빌리티를 향상시킬 수 있다.
더욱이, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 제1 채널층(120) 및 제2 채널층(160)을 포함하고, 제1 채널층(120) 및 제2 채널층(160) 사이에 형성된 게이트 전극(150)을 기준으로 상부 게이트 박막 트랜지스터 및 하부 게이트 박막 트랜지스터를 포함하도록 수직으로 적층된 듀얼 박막 트랜지스터 구조를 가짐으로써, 동작 전압 이동 감소 효과를 나타낼 수 있다.
보다 구체적으로, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 게이트 전극(150)을 기준으로, 제1 채널층(120), 제1 채널층(120)의 상에 형성되는 제1 소스 전극(131) 및 제1 드레인 전극(132), 제1 채널층(120), 제1 소스 전극(131) 및 제1 드레인 전극(132) 상에 형성되는 제1 게이트 절연막(141) 및 제1 게이트 절연막(141) 상에 형성되는 게이트 전극(150)을 포함하는 하부 게이트 박막 트랜지스터와 게이트 전극(150), 게이트 전극(150) 상에 형성되는 제2 게이트 절연막(142), 제2 게이트 절연막(142) 상에 형성되는 제2 채널층(160) 및 제2 채널층(160) 상에 형성되는 제2 소스(171) 전극 및 제2 드레인 전극(172)을 포함하는 상부 게이트 박막 트랜지스터를 수직으로 적층하여 병렬 연결되도록 형성함으로써, 두 개의 박막 트랜지스터(제1 채널층(120) 및 제2 채널층(160))에서 출력을 받을 수 있어, 단일 박막 트랜지스터의 면적에서 두 개의 트랜지스터 출력을 나타낼 수 있으므로, 드레인 전류 및 모빌리티를 향상시킬 수 있고, 동작 전압 이동 감소 효과를 나타낼 수 있다.
제2 채널층(160)으로 p-형(n-type) 산화물 반도체 및 n-형(n-type) 산화물 반도체 중 적어도 어느 하나가 사용될 수 있으나, 바람직하게는 제2 채널층(160)으로 n-형(n-type) 산화물 반도체가 사용될 수 있다.
제2 채널층(160)으로 n-형(n-type) 산화물 반도체를 사용하면, 전류 흐름을 야기하는 주된 전하수송자는 전자이기 때문에 네거티브 바이어스(negative bias)가 가해진 전극(제1 소스 전극(131) 및 제2 소스 전극(171))에서 포지티브 바이어스(positive bias)가 가해지는 전극(제1 드레인 전극(132) 및 제2 드레인 전극(170))으로의 전류 흐름이 생길 수 있다.
따라서, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 제1 채널층(120) 및 제2 채널층(160)으로 모두 n-형 산화물 반도체를 사용함으로써, 전류 흐름을 야기하는 주된 전하수송자는 전자이기 때문에 네거티브 바이어스(negative bias)가 가해진 전극(제1 소스 전극(131) 및 제2 소스 전극(171))에서 포지티브 바이어스(positive bias)가 가해지는 전극(제1 드레인 전극(132) 및 제2 드레인 전극(170))으로의 전류 흐름이 생길 수 있다.
제2 채널층(160)은 a-IGZO(amorphous-Indium Gallium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), IGO(Indium Gallium Oxide), ITZO(Indium Tin Zinc Oxide), GTO(Gallium Tin Oxide), ZTO(Zinc Tin Oxide), IAZO(Indium Antimony Zinc Oxide), AZO(Antimony Zinc Oxide), ITO(Indium Tin Oxide), ATO(Antimony Tin Oxide), 및 GZO(Gallium Zinc Oxide) 중 적어도 어느 하나를 포함할 수 있다. 바람직하게는 제1 채널층(120)은 a-IGZO를 포함할 수 있다.
제2 채널층(160)은 기판(110) 상에 패턴화되어 있으나, 이에 제한되지 않고, 도 2a에 도시된 제2 채널층과 같이 기판(110) 상에 컨포멀(conformal)하게 형성될 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 제2 채널층(160) 상에 형성되는 제2 소스(171) 전극 및 제2 드레인 전극(172)을 포함한다.
제2 소스 전극(171) 및 제2 드레인 전극(172) 사이의 거리는 채널 길이가 될 수 있고, 특별히 제한하지는 않으나, 예를 들어, 제2 소스 전극(171) 및 제2 드레인 전극(172) 사이의 거리는 5㎛ 이상일 수 있고, 제2 소스 전극(171) 및 제2 드레인 전극(172) 사이의 거리는 5㎛ 미만이면 제2 소스 전극(171) 및 제2 드레인 전극(172)과 제1 채널층(160) 사이의 접촉 저항의 영향이 커져 소자의 성능이 저하될 수 있다.
반면, 제2 소스 전극(171) 및 제2 드레인 전극(172) 사이의 거리가 너무 길어지면 드레인 전류량이 낮아지고, 소자의 면적이 넓어지는 문제가 있다.
제1 소스 전극(131)과 제1 드레인 전극(132) 사이의 거리는, 제2 소스 전극(171) 및 제2 드레인 전극(172) 사이의 거리와 동일하거나 상이할 수 있다.
제2 소스 전극(171) 또는 제2 드레인 전극(172)는 금속 또는 금속 산화물을 포함할 수 있고, 구체적으로는, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti) 또는 은(Ag)과 같은 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide)와 같은 금속 산화물 중 적어도 어느 하나의 재질이 포함될 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 제1 소스 전극(131) 및 제2 소스 전극(171)을 전기적으로 연결하는 소스 전극 연결부(171) 및 제1 드레인 전극(132) 및 제2 드레인 전극(170)을 전기적으로 연결하는 드레인 전극 연결부(180)를 포함한다.
즉, 소스 전극 연결부(181) 및 드레인 전극 연결부(182)는 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)을 관통하도록 형성되어 소스 전극 연결부(181) 및 드레인 전극 연결부(182)는 상하부의 소스 전극 및 드레인 전극을 전기적으로 연결할 수 있다.
따라서, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 소스 전극 연결부(181) 및 드레인 전극 연결부(182)를 통하여 제1 채널층(120) 및 제2 채널층(160)이 동시에 구동되어, 드레인 전류 및 모빌리티를 향상시킬 수 있다.
보다 구체적으로, 제1 소스 전극(131)으로 주입된 전자들은 게이트 전극(150)에 의해 제1 채널층(120)을 통해 제1 드레인 전극(132)으로 수집(collect)되고, 제2 소스 전극(171)으로 주입된 전자들은 게이트 전극(150)에 의해 제2 채널층(160)을 통해 제2 드레인 전극(172)으로 수집(collect)되어 드레인 전류 및 모빌리티(mobility)를 향상시킬 수 있다.
소스 전극 연결부(181)는 제1 소스 전극(131) 및 제2 소스 전극(171)과 동일하거나, 상이한 재질을 포함할 수 있고, 소스 전극 연결부(181)는 금속 또는 금속 산화물을 포함할 수 있고, 구체적으로는, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti) 또는 은(Ag)과 같은 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide)와 같은 금속 산화물 중 적어도 어느 하나의 재질이 포함될 수 있다.
드레인 전극 연결부(172)는 제1 드레인 전극(132) 및 제2 드레인 전극(172)와 동일하거나, 상이한 재질을 포함할 수 있고, 드레인 전극 연결부(172)는 금속 또는 금속 산화물을 포함할 수 있고, 구체적으로는, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti) 또는 은(Ag)과 같은 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide)와 같은 금속 산화물 중 적어도 어느 하나의 재질이 포함될 수 있다.
도 1c는 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 삼차원 구조를 도시한 단면도이다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(101, 102 103)는 적어도 둘 이상 적층되어 삼차원 구조를 가질 수 있다.
보다 구체적으로, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(100)는 다층 채널 박막 트랜지스터를 수직으로 적층할 때, 하부 다층 채널 박막 트랜지스터에 형성된 제2 소스 전극(171) 및 제2 드레인 전극(172)을 상부 다층 채널 박막 트랜지스터의 제1 소스 전극(131) 및 제1 드레인 전극(132)으로 사용하여 소자의 집적도가 향상되고, 단일의 다층 채널 박막 트랜지스터 대비 채널층이 증가(3, 4, 5, ··· 개의 채널 층)되어 드레인 전류 및 모빌리티가 향상될 수 있다.
예를 들어, 도 1c를 참조하면, 3차원 구조를 갖는 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터는 제1 다층 채널 박막 트랜지스터(101), 제2 다층 채널 박막 트랜지스터(102) 및 제3 다층 채널 박막 트랜지스터(103)을 포함할 수 있다.
제1 다층 채널 박막 트랜지스터(101)의 제2 소스 전극(171) 및 제2 드레인 전극(172)은 제1 다층 채널 박막 트랜지스터(101) 상부에 적층된 제2 다층 채널 박막 트랜지스터(102)의 제1 소스 전극(131) 및 제1 드레인 전극(132)으로 사용될 수 있고, 제2 다층 채널 박막 트랜지스터(102)의 제2 소스 전극(171) 및 제2 드레인 전극(172)은 제2 다층 채널 박막 트랜지스터(102) 상부에 적층된 제3 다층 채널 박막 트랜지스터(103)의 제1 소스 전극(131) 및 제1 드레인 전극(132)으로 사용될 수 있다.
따라서, 삼차원 구조의 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 하부 다층 채널 박막 트랜지스터의 제2 소스 전극(171) 및 제2 드레인 전극(172)은 상부 다층 채널 박막 트랜지스터의 제1 소스 전극(131) 및 제1 드레인 전극(132)으로 구동되고, 제1 다층 채널 박막 트랜지스터(101), 제2 다층 채널 박막 트랜지스터(102) 및 제3 다층 채널 박막 트랜지스터(103)의 소스 전극 연결부(181) 및 드레인 전극 연결부(182)는 서로 전기적으로 연결될 수 있다.
따라서, 삼차원 구조의 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터는 소자의 집적도가 향상되고, 단일의 다층 채널 박막 트랜지스터 대비 채널층이 증가(3, 4, 5, ··· 개의 채널 층)되어 드레인 전류 및 모빌리티가 향상될 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터를 도시한 단면도이고, 도 2b는 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터를 도시한 입체도이다.
본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터는 본 발명의 일 실시에에 따른 다층 채널 박막 트랜지스터에서 제1 채널층(230)과 제1 소스 전극(221) 및 제1 드레인 전극(222)의 위치가 상이한 것을 제외하면 동일한 구성요소를 포함하고 있으므로, 동일한 구성 요소에 대해서는 상세한 설명을 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터(200)는 기판(210) 상에 형성되는 제1 소스 전극(221) 및 제1 드레인 전극, 기판(210), 제1 소스 전극(221) 및 제1 드레인 전극(222) 상에 형성되는 제1 채널층(230), 제1 채널층(230) 상에 형성되는 제1 게이트 절연막(241), 제1 게이트 절연막(241) 상에 형성되는 게이트 전극(250), 게이트 전극(250) 상에 형성되는 제2 게이트 절연막(242), 제2 게이트 절연막(242) 상에 형성되는 제2 채널층(260) 및 제2 채널층(260) 상에 형성되는 제2 소스 전극(271) 및 제2 드레인 전극(272)을 포함한다.
따라서, 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터(200)는 소스 전극 연결부(281) 및 드레인 전극 연결부(282)를 통하여 제1 채널층(230) 및 제2 채널층(260)이 동시에 구동되어, 드레인 전류 및 모빌리티를 향상시킬 수 있다.
보다 구체적으로, 제1 소스 전극(221)으로 주입된 전자들은 게이트 전극(250)에 의해 제1 채널층(230)을 통해 제1 드레인 전극(222)으로 수집(collect)되고, 제2 소스 전극(271)으로 주입된 전자들은 게이트 전극(250)에 의해 제2 채널층(260)을 통해 제2 드레인 전극(272)으로 수집(collect)되어 드레인 전류 및 모빌리티(mobility)를 향상시킬 수 있다.
제1 채널층(230) 또는 제2 채널층(260)은 기판(110) 상에 컨포멀(conformal)하게 형성되어 있으나, 이에 제한되지 않고, 도 1a에 도시된 제1 채널층 또는 제2 채널층과 같이 기판(110) 상에 패턴화될 수 있다.
또한, 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터(200)는 제1 채널층(230) 및 제2 채널층(260)으로 n-형 산화물 반도체를 사용함으로써, 전류 흐름을 야기하는 주된 전하수송자는 전자이기 때문에 네거티브 바이어스(negative bias)가 가해진 전극(제1 소스 전극(221) 및 제2 소스 전극(271))에서 포지티브 바이어스(positive bias)가 가해지는 전극(제1 드레인 전극(222) 및 제2 드레인 전극(272))으로의 전류 흐름이 생길 수 있다.
또한, 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터(200)의 제1 소스 전극(221) 및 제2 소스 전극(271)은 소스 전극 연결부(281)를 통해 전기적으로 연결되며, 제1 드레인 전극(222) 및 제2 드레인 전극(272)은 드레인 전극 연결부(282)를 통해 전기적으로 연결된다.
따라서, 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터(200)는 소스 전극 연결부(281) 및 드레인 전극 연결부(282)를 통하여 제1 채널층(230) 및 제2 채널층(260)이 동시에 구동되어, 드레인 전류 및 모빌리티를 향상시킬 수 있다.
보다 구체적으로, 제1 소스 전극(131)으로 주입된 전자들은 게이트 전극(250)에 의해 제1 채널층(230)을 통해 제1 드레인 전극(222)으로 수집(collect)되고, 제2 소스 전극(271)으로 주입된 전자들은 게이트 전극(250)에 의해 제2 채널층(260)을 통해 제2 드레인 전극(172)으로 수집(collect)되어 드레인 전류 및 모빌리티(mobility)를 향상시킬 수 있다.
또한, 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터는 게이트 전극을 기준으로, 제1 소스 전극(221) 및 제1 드레인 전극, 기판(210), 제1 소스 전극(221) 및 제1 드레인 전극(222) 상에 형성되는 제1 채널층(230), 제1 채널층(230) 상에 형성되는 제1 게이트 절연막(241) 및 제1 게이트 절연막(241) 상에 형성되는 게이트 전극(250)을 포함하는 하부 게이트 박막 트랜지스터와 게이트 전극(250), 게이트 전극(250) 상에 형성되는 제2 게이트 절연막(242), 제2 게이트 절연막(242) 상에 형성되는 제2 채널층(260) 및 제2 채널층(260) 상에 형성되는 제2 소스 전극(271) 및 제2 드레인 전극(272)을 포함하는 상부 게이트 박막 트랜지스터를 수직으로 적층하여 병렬 연결되도록 형성함으로써, 두 개의 박막 트랜지스터(제1 채널층(230) 및 제2 채널층(260))에서 출력을 받을 수 있어, 단일 박막 트랜지스터의 면적에서 두 개의 트랜지스터 출력을 나타낼 수 있으므로, 드레인 전류 및 모빌리티를 향상시킬 수 있고, 동작 전압 이동 감소 효과를 나타낼 수 있다.
도 2c는 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터의 삼차원 구조를 도시한 단면도이다.
본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터(201, 202 203)는 적어도 둘 이상 적층되어 삼차원 구조를 가질 수 있다.
또한, 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터(201, 202 203)를 수직으로 적층할 때, 하부 다층 채널 박막 트랜지스터에 형성된 제2 소스 전극(271) 및 제2 드레인 전극(272)을 상부 다층 채널 박막 트랜지스터의 제1 소스 전극(221) 및 제1 드레인 전극(22)으로 사용하여 소자의 집적도가 향상되고, 단일의 다층 채널 박막 트랜지스터 대비 채널층이 증가(3, 4, 5, ··· 개의 채널 층)되어 드레인 전류 및 모빌리티가 향상될 수 있다.
예를 들어, 도 2c를 참조하면, 3차원 구조를 갖는 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터는 제1 다층 채널 박막 트랜지스터(201), 제2 다층 채널 박막 트랜지스터(202) 및 제3 다층 채널 박막 트랜지스터(203)을 포함할 수 있다.
제1 다층 채널 박막 트랜지스터(201)의 제2 소스 전극(271) 및 제2 드레인 전극(272)은 제1 다층 채널 박막 트랜지스터(201) 상부에 적층된 제2 다층 채널 박막 트랜지스터(202)의 제1 소스 전극(221) 및 제1 드레인 전극(222)으로 사용될 수 있고, 제2 다층 채널 박막 트랜지스터(202)의 제2 소스 전극(271) 및 제2 드레인 전극(272)은 제2 다층 채널 박막 트랜지스터(202) 상부에 적층된 제3 다층 채널 박막 트랜지스터(203)의 제1 소스 전극(221) 및 제1 드레인 전극(222)으로 사용될 수 있다.
따라서, 삼차원 구조의 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터의 하부 다층 채널 박막 트랜지스터의 제2 소스 전극(271) 및 제2 드레인 전극(272)은 상부 다층 채널 박막 트랜지스터의 제1 소스 전극(231) 및 제1 드레인 전극(232)으로 구동되고, 제1 다층 채널 박막 트랜지스터(201), 제2 다층 채널 박막 트랜지스터(202) 및 제3 다층 채널 박막 트랜지스터(203)의 소스 전극 연결부(281) 및 드레인 전극 연결부(282)는 서로 전기적으로 연결되어, 소자의 집적도가 향상되고, 단일의 다층 채널 박막 트랜지스터 대비 채널층이 증가(3, 4, 5, ··· 개의 채널 층)되어 드레인 전류 및 모빌리티가 향상될 수 있다.
도 3은 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터를 도시한 상면도이다.
도 3은 참조하면, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터는 게이트 전극(150)에 직교되는 방향으로 제1 소스 전극(131), 제1 드레인 전극(132), 제2 소스 전극(171) 및 제2 드레인 전극(172)이 형성되고, 제1 소스 전극(131) 및 제1 드레인 전극(132)과 제2 소스 전극(171) 및 제2 드레인 전극(172)을 서로 평행하도록 형성되어, 소스 전극 연결부(181) 및 드레인 전극 연결부(182)에 각각 전기적으로 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법을 도시한 흐름도이다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법은 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터와 동일한 구성요소를 포함하고 있으므로, 동일한 구성요소에 대해서는 생략하기로 한다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법은 기판 상에 제1 채널층을 형성하는 단계(S110), 제1 채널층의 상에 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계(S120), 제1 채널층, 제1 소스 전극 및 제1 드레인 전극 상에 제1 게이트 절연막을 형성하는 단계(S130), 제1 게이트 절연막 상에 게이트 전극을 형성하는 단계(S140), 제1 게이트 절연막 및 게이트 전극 상에 제2 게이트 절연막을 형성하는 단계(S150), 제2 게이트 절연막 상에 제2 채널층을 형성하는 단계(S160), 제1 소스 전극 및 제1 드레인 전극 상에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계(S170), 제2 채널층 상에 소스 전극 연결부와 연결되도록 제2 소스 전극을 형성하는 단계(S180) 및 제2 채널층 상에 상기 드레인 전극 연결부와 연결되도록 제2 드레인 전극을 형성하는 단계(S190)를 포함한다.
따라서, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법으로 제조된 다층 채널 박막 트랜지스터는 제1 채널층 및 제2 채널층을 포함함으로써, 전압 인가 시, 전류가 제1 채널층 및 제2 채널층으로 분리되어 흘러 문턱 전압 이동을 감소시키고, 소자의 온-오프 비(on-off ratio)를 증가시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법으로 제조된 다층 채널 박막 트랜지스터는 제1 채널층 및 제2 채널층을 포함함으로써, 전압 인가 시, 전류가 제1 채널층 및 제2 채널층으로 분리되어 흘러 소자의 안정성을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법으로 제조된 다층 채널 박막 트랜지스터는 게이트 전극을 기준으로, 제1 채널층, 제1 채널층의 상에 형성되는 제1 소스 전극 및 제1 드레인 전극, 제1 채널층, 제1 소스 전극 및 제1 드레인 전극 상에 형성되는 제1 게이트 절연막) 및 제1 게이트 절연막 상에 형성되는 게이트 전극을 포함하는 하부 게이트 박막 트랜지스터와 게이트 전극, 게이트 전극 상에 형성되는 제2 게이트 절연막, 제2 게이트 절연막 상에 형성되는 제2 채널층 및 제2 채널층 상에 형성되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 상부 게이트 박막 트랜지스터를 수직으로 적층하여 병렬 연결되도록 형성함으로써, 두 개의 박막 트랜지스터(제1 채널층 및 제2 채널층)에서 출력을 받을 수 있어, 단일 박막 트랜지스터의 면적에서 두 개의 트랜지스터 출력을 나타낼 수 있으므로, 드레인 전류 및 모빌리티를 향상시킬 수 있고, 동작 전압 이동 감소 효과를 나타낼 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법은 기판 상에 제1 채널층을 형성하는 단계(S110)를 진행한다.
제1 채널층은 기판 상에 산화물 반도체막을 증착하고, 산화물 반도체막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 산화물 반도체막을 선택적으로 식각, 즉, 패터닝함으로써 형성될 수 있다.
제1 채널층은 용액 공정 또는 증착으로 형성될 수 있다.
제1 채널층이 용액 공정으로 형성되는 경우, 제1 채널층은 스핀 코팅(Spin-coating), 슬릿 다이 코팅(Slit dye coating), 잉크젯 프린팅(Ink-jet printing), 스프레이 코팅(spray coating) 및 딥 코팅(dip coating) 중 선택되는 어느 하나의 용액 공정을 이용하여 형성될 수 있다.
제1 채널층은 바람직하게는 스핀 코팅을 이용하여 형성될 수 있고, 스핀 코팅은 기판 상에 용액을 일정량 떨어뜨리고 기판을 고속으로 회전시켜서 용액에 가해지는 원심력으로 코팅하는 방법이다.
용액 공정은 증착 공정 대비 공정 기술의 단순화를 통하여 공정 비용 및 공정 시간을 감소시킬 수 있다.
제1 채널층이 증착으로 형성되는 경우, 제1 채널층은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy) 및 스퍼터링(Sputtering) 중 어느 하나일 수 있다.
실시예에 따라, 제1 채널층은 기판 상에 패턴화되어 있으나, 이에 제한되지 않고, 도 2a 도시된 제1 채널층과 같이 기판 상에 컨포멀(conformal)하게 형성될 수 있다.
바람직하게는, 제1 채널층은 n-형 산화물 반도체가 사용될 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법은 제1 채널층의 상에 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계(1220)를 진행한다.
제1 소스 전극 및 제2 드레인 전극은 제1 채널층이 형성된 기판 상에 형성되고, 구체적으로, 제1 소스 전극 및 제1 드레인 전극은 제1 채널층이 형성된 기판 상에 서로 이격되도록 형성될 수 있다.
보다 구체적으로, 제1 소스 전극 및 제2 드레인 전극은 기판 및 제1 채널층 상에 소스/드레인 도전막을 증착하고, 소스/드레인 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 소스/드레인 도전막을 선택적으로 식각, 즉, 패터닝함으로써 제1 채널층이 형성된 기판 상에 서로 이격되도록 형성될 수 있다.
소스/드레인 도전막은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 어느 하나의 방법으로 형성될 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법은 제1 채널층, 제1 소스 전극 및 제1 드레인 전극 상에 제1 게이트 절연막을 형성하는 단계(S130)를 진행한다.
제1 게이트 절연막은 기판, 제1 채널층, 제1 소스 전극 및 제2 소스 전극 상에 제1 게이트 절연막을 증착하고, 제1 게이트 절연막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 제1 게이트 절연막을 선택적으로 식각, 즉, 패터닝함으로써 형성될 수 있다.
제1 게이트 절연막은 용액 공정 또는 증착 공정으로 형성될 수 있다.
제1 게이트 절연막을 용액 공정으로 형성되는 경우, 제1 게이트 절연막은 스핀 코팅(Spin-coating), 슬릿 다이 코팅(Slit dye coating), 잉크젯 프린팅(Ink-jet printing), 스프레이 코팅(spray coating) 및 딥 코팅(dip coating) 중 선택되는 어느 하나의 용액 공정을 이용하여 형성될 수 있다.
제1 게이트 절연막이 증착으로 형성되는 경우, 제1 게이트 절연막은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy) 및 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering) 중 어느 하나의 방법으로 형성될 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법은 제1 게이트 절연막 상에 게이트 전극을 형성하는 단계(S140)를 진행한다.
게이트 전극은 기판 상에 게이트 도전막을 증착하고, 게이트 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 게이트 도전막을 선택적으로 식각, 즉, 패터닝함으로써 형성될 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법은 제1 게이트 절연막 및 게이트 전극 상에 제2 게이트 절연막을 형성하는 단계(S150)를 진행한다.
제2 게이트 절연막은 용액 공정 또는 증착 공정으로 형성될 수 있고, 제1 게이트 절연막과 동일하거나, 상이한 방법으로 형성될 수 있다.
제2 게이트 절연막은 제1 게이트 절연막 상에 게이트 절연막을 모두 덮도록 형성됨으로써, 게이트 전극은 제2 게이트 절연막 내에 매립될 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법은 제2 게이트 절연막 상에 제2 채널층을 형성하는 단계(S160)를 진행한다.
제2 채널층은 용액 공정 또는 증착 공정으로 형성될 수 있고, 제2 채널층과 동일하거나, 상이한 방법으로 형성될 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법은 제1 소스 전극 및 제1 드레인 전극 상에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계(S170)를 진행한다.
실시예에 따라, 제1 소스 전극 및 제1 드레인 전극 상에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계(S170)는 제1 소스 전극 상부에 형성된 상기 제1 게이트 절연막 및 제2 게이트 절연막에 제1 비아홀을 형성하는 단계(S171), 제1 드레인 전극 상부에 형성된 제1 게이트 절연막 및 제2 게이트 절연막에 제2 비아홀을 형성하는 단계(S172) 및 제1 비아홀 및 상기 제2 비아홀 내에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계(S173)를 포함할 수 있다.
제1 소스 전극 상부에 형성된 제1 게이트 절연막 및 제2 게이트 절연막에 제1 비아홀을 형성하는 단계(S171)는 제2 게이트 절연막 상에 형성된 포토 레지스트 패턴을 이용하여 제1 소스 전극을 일부 노출시키도록 제1 게이트 절연막 및 제2 게이트 절연막을 식각함으로써 제1 비아홀을 형성할 수 있다.
제1 드레인 전극 상부에 형성된 제1 게이트 절연막 및 제2 게이트 절연막에 제2 비아홀을 형성하는 단계(S172)는 제2 게이트 절연막 상에 형성된 포토 레지스트 패턴을 이용하여 제1 드레인 전극을 일부 노출시키도록 제1 게이트 절연막 및 제2 게이트 절연막을 식각함으로써 제2 비아홀을 형성할 수 있다.
바람직하게는, 단계 S171 및 단계 S172는 별도로 진행되지 않고, 제2 게이트 절연막 상에 형성된 포토 레지스트 패턴을 이용하여 각각 제1 소스 전극 및 제1 드레인 전극을 일부 노출시키도록 제1 게이트 절연막 및 제2 게이트 절연막을 식각함으로써 제1 비아홀 및 제2 비아홀을 동시에 형성할 수 있다.
제1 비아홀 및 상기 제2 비아홀 내에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계(S173)는 제1 소스 전극 및 제1 드레인 전극을 일부 노출시키는 제1 비아홀 및 제2 비아홀 내를 도전성 물질로 채워 소스 전극 연결부 및 드레인 연결부를 형성할 수 있다.
따라서, 소스 전극 연결부 및 드레인 전극 연결부를 통하여 제1 채널층 및 제2 채널층이 동시에 구동되어, 드레인 전류 및 모빌리티를 향상시킬 수 있다.
보다 구체적으로, 제1 소스 전극으로 주입된 전자들은 게이트 전극(250)에 의해 제1 채널층을 통해 제1 드레인 전극으로 수집(collect)되고, 제2 소스 전극으로 주입된 전자들은 게이트 전극에 의해 제2 채널층을 통해 제2 드레인 전극으로 수집(collect)되어 드레인 전류 및 모빌리티(mobility)를 향상시킬 수 있다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법은 제2 채널층 상에 소스 전극 연결부와 연결되도록 제2 소스 전극을 형성하는 단계(S180)를 진행하고, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법은 제2 채널층 상에 드레인 전극 연결부와 연결되도록 제2 드레인 전극을 형성하는 단계(S190)를 진행한다.
바람직하게는, 단계 S180 및 단계 S190는 별도로 진행되지 않고, 제2 소스 전극 및 제2 드레인 전극은 제2 게이트 절연막 및 제2 채널층 상에 소스/드레인 도전막을 증착하고, 소스/드레인 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 소스/드레인 도전막을 선택적으로 식각, 즉, 패터닝함으로써 제1 채널층이 형성된 기판 상에 서로 이격되도록 형성될 수 있다.
이 때, 제2 소스 전극 및 제2 드레인 전극은 각각 제2 게이트 절연막 표면으로 노출된 소스 전극 연결부와 드레인 연결부 상에 형성되어, 전기적으로 연결될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법을 도시한 흐름도이다.
본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법은 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법에서 제1 채널층 과 제1 소스 전극 및 제2 소스 전극의 제조 순서가 상이한 것을 제외하면 동일한 구성요소를 포함하고 있으므로, 동일한 구성요소에 대해서는 생략하기로 한다.
본 발명의 다른 실시에에 따른 다층 채널 박막 트랜지스터의 제조 방법은 기판 상에 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계(S210), 기판, 제1 소스 전극 및 제1 드레인 전극 상에 제1 채널층을 형성하는 단계(S220), 제1 채널층 상에 제1 게이트 절연막을 형성하는 단계(S230), 제1 게이트 절연막 상에 게이트 전극을 형성하는 단계(S240), 제1 게이트 절연막 및 게이트 전극 상에 제2 게이트 절연막을 형성하는 단계(S250), 제2 게이트 절연막 상에 제2 채널층을 형성하는 단계(S260), 제1 소스 전극 및 제1 드레인 전극 상에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계(S270), 제2 채널층 상에 소스 전극 연결부와 연결되도록 제2 소스 전극을 형성하는 단계(S280) 및 제2 채널층 상에 드레인 전극 연결부와 연결되도록 제2 드레인 전극을 형성하는 단계(S290)를 포함한다.
또한, 제1 소스 전극 및 제1 드레인 전극 상에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계(S270))는, 제1 소스 전극 상부에 형성된 제1 게이트 절연막 및 제2 게이트 절연막에 제1 비아홀을 형성하는 단계(S271), 제1 드레인 전극 상부에 형성된 제1 게이트 절연막 및 제2 게이트 절연막에 제2 비아홀을 형성하는 단계(S272), 제1 비아홀 및 제2 비아홀 내에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계(S273)을 포함할 수 있다.
따라서, 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법으로 제조된 다층 채널 박막 트랜지스터는 제1 채널층 및 제2 채널층을 포함함으로써, 전압 인가 시, 전류가 제1 채널층 및 제2 채널층으로 분리되어 흘러 문턱 전압 이동을 감소시키고, 소자의 온-오프 비(on-off ratio)를 증가시킬 수 있다.
또한, 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법으로 제조된 다층 채널 박막 트랜지스터는 제1 채널층 및 제2 채널층을 포함함으로써, 전압 인가 시, 전류가 제1 채널층 및 제2 채널층으로 분리되어 흘러 소자의 안정성을 향상시킬 수 있다.
또한, 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법으로 제조된 다층 채널 박막 트랜지스터는 게이트 전극을 기준으로, 제1 채널층, 제1 채널층의 상에 형성되는 제1 소스 전극 및 제1 드레인 전극, 제1 채널층, 제1 소스 전극 및 제1 드레인 전극 상에 형성되는 제1 게이트 절연막) 및 제1 게이트 절연막 상에 형성되는 게이트 전극을 포함하는 하부 게이트 박막 트랜지스터와 게이트 전극, 게이트 전극 상에 형성되는 제2 게이트 절연막, 제2 게이트 절연막 상에 형성되는 제2 채널층 및 제2 채널층 상에 형성되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 상부 게이트 박막 트랜지스터를 수직으로 적층하여 병렬 연결되도록 형성함으로써, 두 개의 박막 트랜지스터(제1 채널층 및 제2 채널층)에서 출력을 받을 수 있어, 단일 박막 트랜지스터의 면적에서 두 개의 트랜지스터 출력을 나타낼 수 있으므로, 드레인 전류 및 모빌리티를 향상시킬 수 있고, 동작 전압 이동 감소 효과를 나타낼 수 있다.
또한, 본 발명의 다른 실시예에 따른 다층 채널 박막 트랜지스터의 제조 방법으로 제조된 다층 채널 박막 트랜지스터는 소스 전극 연결부 및 드레인 전극 연결부를 통하여 제1 채널층 및 제2 채널층이 동시에 구동되어, 드레인 전류 및 모빌리티를 향상시킬 수 있다.
보다 구체적으로, 제1 소스 전극으로 주입된 전자들은 게이트 전극(250)에 의해 제1 채널층을 통해 제1 드레인 전극으로 수집(collect)되고, 제2 소스 전극으로 주입된 전자들은 게이트 전극에 의해 제2 채널층을 통해 제2 드레인 전극으로 수집(collect)되어 드레인 전류 및 모빌리티(mobility)를 향상시킬 수 있다.
본 발명의 다른 실시에에 따른 다층 채널 박막 트랜지스터의 제조 방법은 기판 상에 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계(S210)를 진행한다.
제1 소스 전극 및 제2 드레인 전극은 기판 상에 형성되고, 구체적으로, 제1 소스 전극 및 제1 드레인 전극은 기판 상에 서로 이격되도록 형성될 수 있다.
보다 구체적으로, 제1 소스 전극 및 제2 드레인 전극은 기판 상에 소스/드레인 도전막을 증착하고, 소스/드레인 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 소스/드레인 도전막을 선택적으로 식각, 즉, 패터닝함으로써 기판 상에 서로 이격되도록 형성될 수 있다.
본 발명의 다른 실시에에 따른 다층 채널 박막 트랜지스터의 제조 방법은 기판, 제1 소스 전극 및 제1 드레인 전극 상에 제1 채널층을 형성하는 단계(S220) 진행한다.
제1 채널층은 기판, 제1 소스 전극 및 제1 드레인 전극 상에 산화물 반도체막을 증착하고, 산화물 반도체막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 산화물 반도체막을 선택적으로 식각, 즉, 패터닝함으로써 형성될 수 있다.
제1 채널층은 용액 공정 또는 증착으로 형성될 수 있다.
제1 채널층이 용액 공정으로 형성되는 경우, 제1 채널층은 스핀 코팅(Spin-coating), 슬릿 다이 코팅(Slit dye coating), 잉크젯 프린팅(Ink-jet printing), 스프레이 코팅(spray coating) 및 딥 코팅(dip coating) 중 선택되는 어느 하나의 용액 공정을 이용하여 형성될 수 있다.
제1 채널층은 바람직하게는 스핀 코팅을 이용하여 형성될 수 있고, 스핀 코팅은 기판 상에 용액을 일정량 떨어뜨리고 기판을 고속으로 회전시켜서 용액에 가해지는 원심력으로 코팅하는 방법이다.
용액 공정은 증착 공정 대비 공정 기술의 단순화를 통하여 공정 비용 및 공정 시간을 감소시킬 수 있다.
제1 채널층이 증착으로 형성되는 경우, 제1 채널층은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy) 및 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering) 중 어느 하나의 방법으로 형성될 수 있다.
실시예에 따라, 제1 채널층은 기판 상에 컨포멀(conformal)하게 형성되어 있으나, 이에 제한되지 않고, 도 1a에 도시된 제1 채널층과 같이 기판(110) 상에 패턴화될 수 있다.
제1 채널층 상에 제1 게이트 절연막을 형성하는 단계(S230를 진행한다.
제1 게이트 절연막은 제1 채널층 상에 제1 게이트 절연막을 증착하고, 제1 게이트 절연막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 제1 게이트 절연막을 선택적으로 식각, 즉, 패터닝함으로써 형성될 수 있다.
제1 게이트 절연막은 용액 공정 또는 증착 공정으로 형성될 수 있다.
제1 게이트 절연막을 용액 공정으로 형성되는 경우, 제1 게이트 절연막은 스핀 코팅(Spin-coating), 슬릿 다이 코팅(Slit dye coating), 잉크젯 프린팅(Ink-jet printing), 스프레이 코팅(spray coating) 및 딥 코팅(dip coating) 중 선택되는 어느 하나의 용액 공정을 이용하여 형성될 수 있다.
제1 게이트 절연막이 증착으로 형성되는 경우, 제1 게이트 절연막은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition) 및 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering) 중 어느 하나의 방법으로 형성될 수 있다.
단계 S240 부터 단계 S190은 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터와 동일한 방법으로 제조될 수 있으므로, 상세한 설명은 생략하기로 한다.
[비교예 1] : 상부 게이트를 포함하는 단일 채널 박막 트랜지스터(TG TFT)
유리(glass) 기판을 초음파 세척기(sonicator)에 넣은 후 아세톤과 메탄올 용액에 각각 5분씩 세척하고 질소(N2)로 분사(blowing)하였다. 이 후, 기판 상에 RF-sputter(RF-스퍼터)를 사용하여 30nm의 두께를 갖는 IGZO 채널층을 형성(60W, room temperature, Ar 28.5sccm O2 1.5sccm, PO2 = 5%)하였다. 이 후, E-빔 증발기(E-beam evaporator)를 사용하여 20/40nm 의 두께를 갖는 Ti/Au 소스/드레인 전극을 형성하였다. 이 후, 원자층 증착(ALD)를 사용하여 50 nm의 Al2O3 게이트 절연막을 형성(150℃ TMA precursor + H2O (oxidant))하였다. 이 후, E-빔 증발기(E-beam evaporator)를 사용하여 100nm 의 두께를 갖는 Ti 게이트 전극을 형성하고, 공기 분위기 하에서 260℃의 온도로 1시간 동안 포스트 어닐링(Post annealing)을 진행하였다. 모든 패터닝은 포토리소그래피 및 리프트 오프 공정(photolithography-lift off)을 사용하였다.
[비교예 2] : 하부 게이트를 포함하는 단일 채널 박막 트랜지스터(BG TFT)
유리(glass) 기판을 초음파 세척기(sonicator)에 넣은 후 아세톤과 메탄올 용액에 각각 5분씩 세척하고 질소(N2)로 분사(blowing)하였다. 이 후, E-빔 증발기(E-beam evaporator)를 사용하여 100nm 의 두께를 갖는 Ti 게이트 전극을 형성하였다. 이 후, 원자층 증착(ALD)를 사용하여 50 nm의 Al2O3 게이트 절연막을 형성(150℃ TMA precursor + H2O (oxidant))하였다. 이 후, RF-sputter(RF-스퍼터)를 사용하여 30nm의 두께를 갖는 IGZO 채널층을 형성(60W, room temperature, Ar 30sccm O2 1.5sccm, PO2 = 0%)하였다. 이 후, E-빔 증발기(E-beam evaporator)를 사용하여 20/40nm 의 두께를 갖는 Ti/Au 소스/드레인 전극을 형성하고, 공기 분위기 하에서 260℃의 온도로 1시간 동안 포스트 어닐링(Post annealing)을 진행하였다. 모든 패터닝은 포토리소그래피 및 리프트 오프 공정(photolithography-lift off)을 사용하였다.
[비교예 3] : TG+BG TFT
별도의 소자로 제조되는 것이 아닌, 비교예 1에 의해 제조된 상부 게이트를 포함하는 단일 채널 박막 트랜지스터(TG TFT) 및 비교예 2에 의해 제조된 하부 게이트를 포함하는 단일 채널 박막 트랜지스터(BG TFT)의 각각의 데이터 값을 단순히 합한 것을 명명한 것이다.
[실시예] : 다층 채널 박막 트랜지스터(DC TFT)
유리(glass) 기판을 초음파 세척기(sonicator)에 넣은 후 아세톤과 메탄올 용액에 각각 5분씩 세척하고 질소(N2)로 분사(blowing)하였다. 이 후, 기판 상에 RF-sputter(RF-스퍼터)를 사용하여 30nm의 두께를 갖는 IGZO 제1 채널층을 형성(60W, room temperature, Ar 28.5sccm O2 1.5sccm, PO2 = 5%)하였다. 이 후, E-빔 증발기(E-beam evaporator)를 사용하여 20/40nm 의 두께를 갖는 Ti/Au 제1 소스/드레인 전극을 형성하였다. 이 후, 원자층 증착(ALD)를 사용하여 50 nm의 Al2O3 제1 게이트 절연막을 형성(150℃ TMA precursor + H2O (oxidant))하였다. 이 후, E-빔 증발기(E-beam evaporator)를 사용하여 100nm 의 두께를 갖는 Ti 게이트 전극을 형성하였다. 이 후, 원자층 증착(ALD)를 사용하여 50 nm의 Al2O3 제2 게이트 절연막을 형성(150℃ TMA precursor + H2O (oxidant))하였다. 이 후, RF-sputter(RF-스퍼터)를 사용하여 30nm의 두께를 갖는 IGZO 제2 채널층을 형성(60W, room temperature, Ar 30sccm O2 1.5sccm, PO2 = 0%)하였다. 이 후, Al2O3 식각액(Ceramic etchant A, Sigma Aldrich)을 이용하여 100℃에서 20초 동안 습식 식각(wet etching)을 진행하여 제1 및 제2 비아홀을 형성하고, E-빔 증발기(E-beam evaporator)를 사용하여 Ti 100nm 를 증착하여 Ti 소스 전극 연결부 및 드레인 전극 연결부를 형성하였다. 이 후, E-빔 증발기(E-beam evaporator)를 사용하여 20/40nm 의 두께를 갖는 Ti/Au 제2 소스/드레인 전극을 형성하고, 공기 분위기 하에서 260℃의 온도로 1시간 동안 포스트 어닐링(Post annealing)을 진행하였다. 모든 패터닝은 포토리소그래피 및 리프트 오프 공정(photolithography-lift off)을 사용하였다.
도 6은 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 MIM 구조를 도시한 단면도이고, 도 7은 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터의 C-V 특성(커패시턴스-게이트 전압 특성)을 도시한 그래프이다.
본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터는 기판(110), 제1 소스 전극(131) 또는 제1 드레인 전극(132), 제1 게이트 절연막(141) 및 게이트 전극(150)이 MIM(금속-절연체-금속) 구조를 가질 수 있다.
MIM 구조를 통해 원자층 증착(ALD) 공정을 통해 증착된 제1 게이트 절연막(141)의 캐패시턴스를 측정하였고, 제1 게이트 절연막(141)의 캐패시턴스는 Cox=136nF/cm2 인 것을 알 수 있다.
도 8은 비교예 1의 단일 채널 박막 트랜지스터(TG TFT), 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 및 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 드레인 전류가 0.1V(VDS=0.1V)일 때의 전송 특성을 도시한 그래프이다.
비교예 1은 상부 게이트 전극을 포함하는 단일 채널 박막 트랜지스터(TG TFT)이고, 비교예 2는 하부 게이트 전극을 포함하는 단일 채널 박막 트랜지스터(BG TFT)이며, 비교예 3(TG+BG TFT)은 TG TFT와 BG TFT의 그래프를 단순히 합한 것이다.
도 9는 비교예 1의 단일 채널 박막 트랜지스터(TG TFT), 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 및 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 드레인 전류가 10V(VDS=10V)일 때의 전송 특성을 도시한 그래프이다.
도 10은 비교예 1의 단일 채널 박막 트랜지스터(TG TFT), 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 및 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 출력 특성을 도시한 그래프이다.
도 8 내지 도 10에서 채널 폭(W)은 50㎛이고, 채널 길이(L)는 20㎛이다.
표 1은 비교예 1의 단일 채널 박막 트랜지스터(TG TFT), 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 및 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 전기적 특성을 도시한 표이다.
[표 1]
Figure PCTKR2020016261-appb-I000001
도 8 내지 도 10을 참조하면, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)는 비교예 1의 단일 채널 박막 트랜지스터(TG TFT), 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 및 이중 게이트 전극을 포함하는 단일 채널 박막 트랜지스터(TG+BG TFT) 대비 전송 특성 및 출력 특성이 향상되는 것을 알 수 있다.
표 1을 참조하면, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)는 제1 채널층 및 제2 채널층을 포함함으로써, 비교예 1의 단일 채널 박막 트랜지스터(TG TFT) 및 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 대비 드레인 전류, 모빌리티 및 온/오프비(on/off ratio)가 향상되는 것을 알 수 있다.
다만, 동작 전압 및 문턱 전압에서의 기울기(Subthreshold swing(SS))는 유사한 것을 알 수 있다.
이동도 특성이 월등히 향상되고, 문턱 전압이 감소되는 것을 알 수 있다.
따라서, 도 8 내지 도 10 및 표1을 참조하면, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)는 단일 채널층을 포함하는 비교예 1의 단일 채널 박막 트랜지스터(TG TFT) 및 비교예 2의 단일 채널 박막 트랜지스터(BG TFT)와 비교하여 더 높은 드레인 전류를 가지는 것 을 확인할 수 있으며, 더 나아가 비교예 1의 단일 채널 박막 트랜지스터(TG TFT) 및 비교예 2의 단일 채널 박막 트랜지스터(BG TFT)의 성능을 합한 비교예 3보다도 뛰어난 성능(예; 드레인 전류 증가 및 모빌리티 증가)을 나타내는 것을 알 수 있다.
도 11은 포지티브 바이어스 스트레스(positive bias stress; PBS) 하에서의 비교예 1의 단일 채널 박막 트랜지스터(TG TFT)의 전송 곡선을 도시한 그래프이다.
도 12는 포지티브 바이어스 스트레스(positive bias stress; PBS) 하에서의 비교예 2의 단일 채널 박막 트랜지스터(BG TFT)의 전송 곡선을 도시한 그래프이다.
도 13은 포지티브 바이어스 스트레스(positive bias stress; PBS) 하에서의 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 전송 곡선을 도시한 그래프이다.
도 11 내지 도 13에서 게이트 전류(VGS)는 20V이고, 드레인 전류(VDS)는 0.1V이다.
도 11 내지 도 13에서 채널 폭(W)은 50㎛이고, 채널 길이(L)는 20㎛이다.
도 11 내지 도 13을 참조하면, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)는 비교예 1의 단일 채널 박막 트랜지스터(TG TFT) 및 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 대비 포지티브 바이어스 스트레스(positive bias stress; PBS) 하에서의 문턱 전압 이동이 감소되는 것을 알 수 있다,
또한, 바이어스 스트레스 테스트에 의해 동작 전압이 비교예 1의 단일 채널 박막 트랜지스터(TG TFT) 및 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 대비 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 동작 전압 이동이 감소한 것으로 보아, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)는 높은 신뢰성을 갖는 것을 알 수 있다.
도 14는 네거티브 바이어스 스트레스(negative bias stress; NBS) 하에서의 비교예 1의 단일 채널 박막 트랜지스터(TG TFT)의 전송 곡선을 도시한 그래프이다.
도 15는 네거티브 바이어스 스트레스(negative bias stress; NBS) 하에서의 비교예 1의 단일 채널 박막 트랜지스터(TG TFT)의 전송 곡선을 도시한 그래프이다.
도 16은 네거티브 바이어스 스트레스(negative bias stress; NBS) 하에서의 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 전송 곡선을 도시한 그래프이다.
도 14 내지 도 16에서 게이트 전류(VGS)는 -20V이고, 드레인 전류(VDS)는 0.1V이다.
도 14 내지 도 16에서 채널 폭(W)은 50㎛이고, 채널 길이(L)는 20㎛이다.
도 14 내지 도 16을 참조하면, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)는 비교예 1의 단일 채널 박막 트랜지스터(TG TFT) 및 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 대비 네거티브 바이어스 스트레스(negative bias stress; NBS) 하에서의 문턱 전압 이동이 감소되는 것을 알 수 있다.
또한, 바이어스 스트레스 테스트에 의해 동작 전압이 비교예 1의 단일 채널 박막 트랜지스터(TG TFT) 및 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 대비 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 동작 전압 이동이 감소한 것으로 보아, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)는 높은 신뢰성을 갖는 것을 알 수 있다.
도 17은 비교예 1의 단일 채널 박막 트랜지스터(TG TFT), 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 및 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 포지티브 바이어스 스트레스(positive bias stress; PBS) 및 네거티브 바이어스 스트레스(negative bias stress; NBS) 하에서의 스트레스 시간에 따른 문턱 전압(Threshold voltage; Vth)의 변화를 도시한 그래프이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)이 비교예 1의 단일 채널 박막 트랜지스터(TG TFT) 및 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 대비 스트레스에 대해 높은 안정성을 갖는 것을 알 수 있다.
또한, 바이어스 스트레스 테스트에 의해 동작 전압이 비교예 1의 단일 채널 박막 트랜지스터(TG TFT) 및 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 대비 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 동작 전압 이동이 감소한 것으로 보아, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)는 높은 신뢰성을 갖는 것을 알 수 있다.
도 18은 비교예 1의 단일 채널 박막 트랜지스터(TG TFT)의 히스테리시스 동작(Hysteresis behaviors)을 도시한 그래프이고, 도 19는 비교예 2의 단일 채널 박막 트랜지스터(BG TFT)의 히스테리시스 동작(Hysteresis behaviors)을 도시한 그래프이며, 도 20은 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 히스테리시스 동작(Hysteresis behaviors)을 도시한 그래프이다.
도 18 내지 도 20에서 채널 폭(W)은 50㎛이고, 채널 길이(L)는 20㎛이다.
도 18 내지 도 20를 참조하면, 바이어스 스트레스 테스트에 의해 동작 전압이 비교예 1의 단일 채널 박막 트랜지스터(TG TFT) 및 비교예 2의 단일 채널 박막 트랜지스터(BG TFT) 대비 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)의 동작 전압 이동이 감소한 것으로 보아, 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)는 높은 신뢰성을 갖는 것을 알 수 있다.
보다 구체적으로, 히스테리시스 특성이 생기는 원인은 PBS 및 NBS에서 동작 전압이 이동하는 원리와 같을 수 있다. 본 발명의 일 실시예에 따른 다층 채널 박막 트랜지스터(DC TFT)는 채널층(제1 채널층 및 제2 채널층)과 절연층(제1 게이트 절연막 및 제2 게이트 절연막) 계면에서의 전하(전자)가 트랩(trap)되는 것을 방지하여 높은 신뢰성을 나타내는 것을 알 수 있다,
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (18)

  1. 기판 상에 형성되는 제1 채널층;
    상기 제1 채널층의 상에 형성되는 제1 소스 전극 및 제1 드레인 전극;
    상기 제1 채널층, 제1 소스 전극 및 제1 드레인 전극 상에 형성되는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성되는 게이트 전극;
    상기 게이트 전극 상에 형성되는 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 형성되는 제2 채널층; 및
    상기 제2 채널층 상에 형성되는 제2 소스 전극 및 제2 드레인 전극;
    을 포함하고,
    상기 제1 소스 전극 및 제2 소스 전극은 소스 전극 연결부를 통해 전기적으로 연결되며, 상기 제1 드레인 전극 및 제2 드레인 전극은 드레인 전극 연결부를 통해 전기적으로 연결되는 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 다층 채널 박막 트랜지스터는 상기 소스 전극 연결부 및 상기 드레인 전극 연결부를 통하여 상기 제1 채널층 및 상기 제2 채널층이 동시에 구동되는 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 소스 전극으로 주입된 전자들은 상기 게이트 전극에 의해 제1 채널층을 통해 상기 제1 드레인 전극으로 수집(collect)되고,
    상기 제2 소스 전극으로 주입된 전자들은 상기 게이트 전극에 의해 제2 채널층을 통해 상기 제2 드레인 전극으로 수집(collect)되는 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 소스 전극 연결부 및 상기 드레인 전극 연결부는 상기 제1 게이트 절연막 및 제2 게이트 절연막을 관통하도록 형성되는 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 게이트 전극은 상기 제2 게이트 절연막에 매립되는 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 제1 게이트 절연막의 두께는 10nm 내지 300nm인 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 제1 채널층 및 상기 제2 채널층은 n형 산화물 반도체를 포함하는 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 다층 채널 박막 트랜지스터는 적어도 둘 이상 적층되어 삼차원 구조를 갖는 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  9. 제8항에 있어서,
    상기 삼차원 구조의 다층 채널 박막 트랜지스터의 하부 다층 채널 박막 트랜지스터의 제2 소스 전극 및 제2 드레인 전극은 상부 다층 채널 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극으로 구동되는 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  10. 기판 상에 형성되는 제1 소스 전극 및 제1 드레인 전극;
    상기 기판, 상기 제1 소스 전극 및 상기 제2 드레인 전극 상에 형성되는 제1 채널층;
    상기 제1 채널층 상에 형성되는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성되는 게이트 전극;
    상기 게이트 전극 상에 형성되는 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 형성되는 제2 채널층; 및
    상기 제2 채널층 상에 형성되는 제2 소스 전극 및 제2 드레인 전극;
    을 포함하고,
    상기 제1 소스 전극 및 제2 소스 전극은 소스 전극 연결부를 통해 전기적으로 연결되며, 상기 제1 드레인 전극 및 제2 드레인 전극은 드레인 전극 연결부를 통해 전기적으로 연결되는 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  11. 제10항에 있어서,
    상기 다층 채널 박막 트랜지스터는 상기 소스 전극 연결부 및 상기 드레인 전극 연결부를 통하여 상기 제1 채널층 및 상기 제2 채널층이 동시에 구동되는 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  12. 제10항에 있어서,
    상기 제1 소스 전극으로 주입된 전자들은 상기 게이트 전극에 의해 제1 채널층을 통해 상기 제1 드레인 전극으로 수집(collect)되고,
    상기 제2 소스 전극으로 주입된 전자들은 상기 게이트 전극에 의해 제2 채널층을 통해 상기 제2 드레인 전극으로 수집(collect)되는 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  13. 제10항에 있어서,
    상기 다층 채널 박막 트랜지스터는 적어도 둘 이상 적층되어 삼차원 구조를 갖는 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 삼차원 구조의 다층 채널 박막 트랜지스터의 하부 다층 채널 박막 트랜지스터의 제2 소스 전극 및 제2 드레인 전극은 상부 다층 채널 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극으로 구동되는 것을 특징으로 하는 다층 채널 박막 트랜지스터.
  15. 기판 상에 제1 채널층을 형성하는 단계;
    상기 제1 채널층의 상에 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계;
    상기 제1 채널층, 제1 소스 전극 및 제1 드레인 전극 상에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 제1 게이트 절연막 및 상기 게이트 전극 상에 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막 상에 제2 채널층을 형성하는 단계;
    상기 제1 소스 전극 및 상기 제1 드레인 전극 상에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계;
    상기 제2 채널층 상에 상기 소스 전극 연결부와 연결되도록 제2 소스 전극을 형성하는 단계; 및
    상기 제2 채널층 상에 상기 드레인 전극 연결부와 연결되도록 제2 드레인 전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 다층 채널 박막 트랜지스터의 제조방법.
  16. 제15항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 상에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계는,
    상기 제1 소스 전극 상부에 형성된 상기 제1 게이트 절연막 및 제2 게이트 절연막에 제1 비아홀을 형성하는 단계;
    상기 제1 드레인 전극 상부에 형성된 상기 제1 게이트 절연막 및 제2 게이트 절연막에 제2 비아홀을 형성하는 단계;
    상기 제1 비아홀 및 상기 제2 비아홀 내에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 다층 채널 박막 트랜지스터의 제조방법.
  17. 기판 상에 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계
    상기 기판, 제1 소스 전극 및 제1 드레인 전극 상에 제1 채널층을 형성하는 단계;
    상기 제1 채널층 상에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 제1 게이트 절연막 및 상기 게이트 전극 상에 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막 상에 제2 채널층을 형성하는 단계;
    상기 제1 소스 전극 및 상기 제1 드레인 전극 상에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계;
    상기 제2 채널층 상에 상기 소스 전극 연결부와 연결되도록 제2 소스 전극을 형성하는 단계; 및
    상기 제2 채널층 상에 상기 드레인 전극 연결부와 연결되도록 제2 드레인 전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 다층 채널 박막 트랜지스터의 제조방법.
  18. 제17항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 상에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계는,
    상기 제1 소스 전극 상부에 형성된 상기 제1 게이트 절연막 및 제2 게이트 절연막에 제1 비아홀을 형성하는 단계;
    상기 제1 드레인 전극 상부에 형성된 상기 제1 게이트 절연막 및 제2 게이트 절연막에 제2 비아홀을 형성하는 단계;
    상기 제1 비아홀 및 상기 제2 비아홀 내에 각각 소스 전극 연결부 및 드레인 전극 연결부를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 다층 채널 박막 트랜지스터의 제조방법.
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