WO2020027397A1 - 발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치 - Google Patents

발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치 Download PDF

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김대현
조현민
김동욱
이동언
이승아
차형래
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Definitions

  • the present invention relates to a light emitting device, a method for manufacturing the same, and a display device including the light emitting device, and more particularly, to a light emitting device having a smooth shape at one end thereof, a method for manufacturing the same, and a display device including the light emitting device. will be.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • a light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • OLED organic light emitting diode
  • the inorganic light emitting diode by using the inorganic semiconductor as a fluorescent material, it has the durability in a high temperature environment, there is an advantage that the blue light efficiency is higher than the organic light emitting diode.
  • a transfer method using Dielectrophoresis (DEP) has been developed. Accordingly, research into inorganic light emitting diodes having excellent durability and efficiency compared to organic light emitting diodes has been continued.
  • the inorganic light emitting diode may be manufactured by growing an n-type or p-type doped semiconductor layer and an inorganic phosphor layer on a substrate, forming a rod having a specific shape, and then separating the rod. .
  • the physical method is used to separate the light emitting device, there is a problem in that one side of the light emitting device is separated in a shape that is not smooth.
  • one side of the light emitting device is rugged or has irregularities or roughness, there is a problem that a short defect occurs when the light emitting device is in contact with a contact electrode.
  • an object of the present invention is to provide a light emitting device having a flat shape and one end surface connected to a contact electrode, and a method of manufacturing the same.
  • the present invention is to provide a display device including the light emitting device to solve the problem of disconnection or short circuit of the electrode material generated when connecting to the contact electrode.
  • a method of manufacturing a light emitting device including: preparing a lower substrate including a substrate and a buffer material layer formed on the substrate; Forming a separation layer including a fin layer, forming a device stack by stacking a first conductivity type semiconductor layer, an active material layer and a second conductivity type semiconductor layer on the separation layer, the device stack and the Etching the separation layer in a vertical direction to form an element rod, and separating the element rod from the lower substrate to form a light emitting element.
  • the separation layer may be at least partially etched and patterned.
  • the interfacial attraction between the separation layer and the lower substrate at a first interface that is the interface between the separation layer and the lower substrate is the separation layer and the device rod at a second interface that is the interface between the separation layer and the device rod. It can be greater than the inter-interface attraction between.
  • the second interface may be peeled off, but the first interface may not be peeled off, and the patterned separation layer may remain on the lower substrate.
  • the light emitting device may have a separation surface, which is a surface where the device rod is peeled off from the second interface, substantially flat and parallel to an upper surface of the second conductive semiconductor layer.
  • the light emitting device may have a surface roughness of the separation surface of 8 nm Ra to 12 nm Ra.
  • the forming of the device rod may further include forming an insulating layer disposed to surround side surfaces of the device rod, wherein the light emitting device may include the first conductive semiconductor layer, the active material layer, and the second conductive layer.
  • the insulating film may further include an insulating layer disposed to surround side surfaces of the semiconductor semiconductor layer.
  • the separation layer includes a first graphene layer and a second graphene layer disposed on the first graphene layer, the first graphene layer forms a third interface with the buffer material layer, and the second graphene layer is A fifth interface may be formed with the device rod, and the first graphene layer and the second graphene layer may form a fourth interface.
  • the third interface is not peeled off, at least a part of the fourth interface and the fifth interface is peeled off, and the first graphene layer remains on the lower substrate.
  • the second graphene layer may be formed at the fourth interface with the first graphene layer or at the fifth interface with the device rod.
  • the separation layer may include a first sub separation layer disposed on the lower substrate and a second sub separation layer disposed between the substrate and the buffer material layer.
  • the device stack may further include an electrode material layer on which the second conductive semiconductor layer is disposed.
  • the forming of the device rod may include forming an etching mask layer on the device stack and an etching pattern layer on which the at least one nanopattern is spaced apart from each other, wherein the nanopatterns are spaced apart from each other.
  • the method may include forming a hole by vertically etching the region to be formed and removing the etch mask layer and the etch pattern layer.
  • the device stack and the separation layer may include a material having a different etching selectivity, and the forming of the hole may include forming the hole by vertically etching the device stack and separating the region from the nanopattern.
  • the method may further include exposing at least a portion of the overlapping regions and etching and patterning the exposed regions of the separation layer.
  • the etching etchant includes chlorine gas (Cl 2 ) and oxygen gas (O 2 ), and the separation layer and the device stack may be simultaneously etched.
  • a light emitting device includes a first conductive semiconductor doped with a first polarity, an active layer disposed on the first conductive semiconductor, and an upper portion of the active layer, A second conductive semiconductor doped with a second polarity opposite to the polarity, an electrode material layer disposed over the second conductive semiconductor, and the first conductive semiconductor, the second conductive semiconductor, the active layer, and the electrode And an insulating material layer disposed to surround side surfaces of the material layer, wherein the bottom surface of the first conductivity type semiconductor is substantially flat and parallel to the top surface of the second conductivity type semiconductor, respectively.
  • the bottom surface of the first conductivity type semiconductor and the top surface of the second conductivity type semiconductor may have a surface roughness in the range of 8 nm Ra to 12 nm Ra.
  • the light emitting device has a length of 3.0 ⁇ m to 6.0 ⁇ m measured in one direction of a long axis.
  • the length specified in the other direction crossing the one direction may have a range of 400nm to 700nm.
  • a display device including a substrate, at least one first electrode extending in a first direction on the substrate, and spaced apart from each other in a second direction different from the first direction.
  • At least one light emitting device in which a second electrode, the first electrode and the second electrode are spaced apart from each other, a first contact electrode partially covering the first electrode and in contact with the first end of the light emitting device;
  • a second contact electrode disposed to be spaced apart from the first contact electrode and partially covering the second electrode, the second contact electrode being in contact with a second end opposite to the first end of the light emitting device;
  • Each side surface of the first end and the second end has a flat shape so as to be parallel to the surface perpendicular to the substrate.
  • the light emitting device may include a first conductive semiconductor, an active layer disposed on the first conductive semiconductor, a second conductive semiconductor disposed on the active layer and having a polarity opposite to that of the first conductive semiconductor.
  • An electrode material layer disposed on the second conductive semiconductor, and an insulating material layer disposed to surround side surfaces of the first conductive semiconductor, the active layer, the second conductive semiconductor, and the electrode material layer. .
  • Each side surface of the first end and the second end of the light emitting device may have a surface roughness in the range of 8 nm Ra to 12 nm Ra.
  • the separation surface of the manufactured light emitting device may be flat.
  • a light emitting device may be manufactured by forming an insulating layer on an outer surface of the device rod and separating the substrate from the substrate. Therefore, a light emitting device having flat both sides can be manufactured without an additional etching process.
  • the light emitting elements disposed between the electrodes of the display device are flat and substantially parallel to both sides, disconnection or short defects of the contact electrode materials can be prevented when the contact electrodes are connected.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a cross-sectional view taken along lines II ′, II-II ′, and III-III ′ of FIG. 1.
  • 3A is a schematic diagram of a light emitting device according to an embodiment.
  • 3B is a cross-sectional view taken along the line 3b-3b 'of FIG. 3A.
  • FIG. 4 is an enlarged view of a portion of FIG. 3B.
  • FIG. 5 is an enlarged view of a portion A of FIG. 2.
  • 6 to 18 are cross-sectional views schematically illustrating a method of manufacturing a light emitting device according to one embodiment.
  • 19 to 24 are cross-sectional views schematically illustrating a part of a manufacturing method of a light emitting device according to another embodiment.
  • references to elements or layers as “on” of another element or layer include all instances where other layers or other elements are interposed directly on or in the middle of another element. Like reference numerals refer to like elements throughout.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • the display device 10 may include at least one area defined as the pixel PX.
  • the plurality of pixels PX may be disposed in the display unit of the display device 10 to emit light of a specific wavelength band to the outside of the display device 10.
  • three pixels PX1, PX2, and PX3 are exemplarily illustrated, but it is obvious that the display device 10 may include a larger number of pixels.
  • a plurality of pixels PX are arranged in only one direction, for example, the first direction D1, in the cross-section, but the plurality of pixels PX are arranged in a second direction that is a direction crossing the first direction D1. It may also be arranged in D2).
  • the pixels may be divided into a plurality of pixels to form one pixel PX. As shown in FIG. 1, the pixels may be arranged in a vertical direction (or in a second direction D2) or arranged in a zigzag form, instead of being disposed only in the first direction D1 in parallel.
  • the display device 10 may include a light emitting area in which the light emitting device 300 is disposed to display light of a specific color and a non-light emitting area defined as an area other than the light emitting area.
  • the non-light emitting area may be covered by specific members so that the non-light emitting area is not visible from the outside of the display device 10.
  • Various members for driving the light emitting device 300 disposed in the light emitting area may be disposed in the non-light emitting area.
  • a wiring, a circuit unit, a driver, etc. for applying an electric signal to the light emitting area may be disposed in the non-light emitting area, but is not limited thereto.
  • the plurality of pixels PX may include one or more light emitting devices 300 that emit light of a specific wavelength band to display colors. Light emitted from the light emitting device 300 may be displayed from the outside through the light emitting part of the display device 10.
  • each pixel PX displaying different colors may include a light emitting device 300 that emits different colors.
  • the first pixel PX1 displaying red includes a light emitting device 300 emitting red light
  • the second pixel PX2 displaying green emits light of green light.
  • the third pixel PX3 including 300 and displaying blue may include a light emitting device 300 that emits blue light.
  • pixels representing different colors include a light emitting device 300 that emits the same color (for example, blue), and a wavelength conversion layer or a color filter is disposed on an emission path.
  • the color of each pixel may be implemented.
  • adjacent pixels PX may emit light of the same color.
  • the display device 10 may include a plurality of electrodes 210 and 220 and a plurality of light emitting devices 300. At least a portion of each of the electrodes 210 and 220 may be disposed in each pixel PX to be electrically connected to the light emitting device 300 and to apply an electric signal to emit light of a specific color.
  • the electrodes 210 and 220 may be used to form an electric field in the pixel PX to align the light emitting device 300.
  • the electrodes 210 and 220 may be used to form an electric field in the pixel PX to align the light emitting device 300.
  • a solution including the light emitting devices 300 is applied to the display device 10, and AC power is applied thereto to form capacitance by an electric field. 300) can be aligned by applying a dielectrophoretic force.
  • the plurality of electrodes 210 and 220 may include a first electrode 210 and a second electrode 220.
  • the first electrode 210 may be a pixel electrode separated for each pixel PX
  • the second electrode 220 may be a common electrode commonly connected along the plurality of pixels PX.
  • One of the first electrode 210 and the second electrode 220 may be an anode of the light emitting device 300, and the other may be a cathode of the light emitting device 300.
  • the present invention is not limited thereto and vice versa.
  • the first electrode 210 and the second electrode 220 respectively extend in the first direction D1 and are disposed in the electrode stem portions 210S and 220S and the electrode stem portions 210S and 220S in the first direction D1. And at least one electrode branch portion 210B and 220B extending and branching in a second direction D2 which is a direction crossing the surface.
  • the first electrode 210 is branched in the first electrode stem portion 210S and the first electrode stem portion 210S, which are disposed to extend in the first direction D1, and extend in the second direction D2. At least one first electrode branch 210B may be included.
  • the first electrode stem 210S may be connected to a signal applying pad, and the other end thereof may extend in the first direction D1, and the connection may be electrically disconnected between the pixels PX. Can be.
  • the signal applying pad may be connected to the display device 10 or an external power source to apply an electrical signal to the first electrode stem 210S, or to apply AC power when the light emitting device 300 is aligned.
  • the first electrode stem 210S of any one pixel may lie on substantially the same straight line as the first electrode stem 210S of the neighboring pixels belonging to the same row (eg, adjacent in the first direction D1). Can be. In other words, both ends of the first electrode stem 210S of one pixel are terminated by being spaced apart between each pixel PX, and the first electrode stem 210S of the neighboring pixel is the first electrode string of the one pixel. It may be aligned with the extension of the base 210S.
  • the first electrode stem 210S may be formed as one connected stem electrode in a manufacturing process, and may be formed by disconnection through a laser or the like after performing the alignment process of the light emitting device 300. Accordingly, the first electrode stem 210S disposed in each pixel PX may apply different electrical signals to the first electrode branch 210B, and the first electrode branch 210B may be different. Can be driven separately.
  • the first electrode branch 210B is branched from at least a portion of the first electrode stem 210S and extends in the second direction D2, and is disposed to face the first electrode stem 210S. It may be terminated in a state spaced apart from the second electrode stem 220S. That is, the first electrode branch 210B may be disposed in the pixel PX with one end connected to the first electrode stem 210S and the other end spaced apart from the second electrode stem 220S. have. Since the first electrode branch 210B is connected to the first electrode stem 210S electrically separated for each pixel PX, a different electrical signal may be applied to each pixel PX.
  • first electrode branches 210B may be disposed in each pixel PX.
  • two first electrode branch portions 210B are disposed and a second electrode branch portion 220B is disposed therebetween, but the present invention is not limited thereto, and a larger number of first electrode branch portions 210B are disposed therebetween.
  • 210B may be disposed.
  • the first electrode branch portions 210B may be disposed to be alternately spaced apart from the plurality of second electrode branch portions 220B, and the plurality of light emitting elements 300 may be disposed therebetween.
  • the second electrode branch 220B is disposed between the first electrode branch 210B so that each pixel PX may have a symmetrical structure with respect to the second electrode branch 220B. have.
  • the present invention is not limited thereto.
  • the second electrode 220 extends in the first direction D1 and branches from the second electrode stem 220S and the second electrode stem 220S disposed to face the first electrode stem 210S so as to be spaced apart from each other. At least one second electrode branch 220B may extend to extend in the second direction D2 to be spaced apart from the first electrode branch 210B to face the first electrode branch 210B. Like the first electrode stem 210S, one end of the second electrode stem 220S may be connected to a signal applying pad. However, the second electrode stem 220S may extend to the plurality of pixels PX whose other ends are adjacent in the first direction D1. That is, the second electrode stem 220S may be electrically connected between each pixel PX. Accordingly, any one pixel second electrode stem portion 220S may be connected to one end of the second electrode stem portion 220S of the neighboring pixel between each pixel PX to be identical to each pixel PX. An electrical signal can be applied.
  • the second electrode branch 220B is branched from at least a portion of the second electrode stem 220S and extends in the second direction D2, and ends in the state spaced apart from the first electrode stem 210S. Can be. That is, the second electrode branch portion 220B may be disposed in the pixel PX with one end connected to the second electrode stem 220S and the other end spaced apart from the first electrode stem 210S. have. Since the second electrode branch 220B is connected to the second electrode stem 220S electrically connected to each pixel PX, the same electrical signal may be applied to each pixel PX.
  • the second electrode branch 220B may be disposed to face the first electrode branch 210B while being spaced apart from each other.
  • the first electrode stem 210S and the second electrode stem 220S are spaced apart from each other in opposite directions with respect to the center of each pixel PX, so that the first electrode branch 210B and the second electrode stem 220S are opposite to each other.
  • the electrode branches 220B may be opposite in direction of extension.
  • the first electrode branch portion 210B extends in one direction in the second direction D2
  • the second electrode branch portion 220B extends in the other direction in the second direction D2, and thus, each branch portion One end may be disposed in opposite directions with respect to the center of the pixel PX.
  • first electrode stem 210S and the second electrode stem 220S may be spaced apart from each other in the same direction with respect to the center of the pixel PX.
  • first electrode branch 210B and the second electrode branch 220B branched from each of the electrode stems 210S and 220S may extend in the same direction.
  • one second electrode branch 220B is disposed in each pixel PX.
  • the present invention is not limited thereto, and a larger number of second electrode branch 220B may be disposed.
  • the plurality of light emitting devices 300 may be aligned between the first electrode branch 210B and the second electrode branch 220B. Specifically, at least some of the plurality of light emitting devices 300 may have one end electrically connected to the first electrode branch 210B, and the other end may be electrically connected to the second electrode branch 220B.
  • the plurality of light emitting devices 300 may be spaced apart from each other in the second direction D2 and aligned substantially parallel to each other.
  • the interval at which the light emitting devices 300 are spaced apart is not particularly limited.
  • the plurality of light emitting devices 300 may be arranged adjacent to each other to form a group, and the plurality of other light emitting devices 300 may be grouped to be spaced apart at a predetermined interval, and have a non-uniform density, but in one direction. It may be oriented and aligned.
  • the contact electrode 260 may be disposed on the first electrode branch 210B and the second electrode branch 220B.
  • the plurality of contact electrodes 260 may be disposed to extend in the second direction D2, and may be spaced apart from each other in the first direction D1.
  • the contact electrode 260 may be in contact with at least one end of the light emitting device 300, and the contact electrode 260 may be in contact with the first electrode 210 or the second electrode 220 to receive an electrical signal. . Accordingly, the contact electrode 260 may transmit an electric signal transmitted from the first electrode 210 and the second electrode 220 to the light emitting device 300.
  • the contact electrode 260 is disposed to partially cover the electrode branches 210B and 220B, and the first contact electrode 261 and the first contact electrode 261 which are in contact with one end or the other end of the light emitting device 300 are formed. 2 contact electrode 262 may be included.
  • the first contact electrode 261 may be disposed on the first electrode branch 210B and may be in contact with one end electrically connected to the first electrode 210 of the light emitting device 300.
  • the second contact electrode 262 may be disposed on the second electrode branch 220B and may be in contact with the other end electrically connected to the second electrode 220 of the light emitting device 300.
  • both ends of the light emitting device 300 electrically connected to the first electrode branch 210B or the second electrode branch 220B may be an n-type or p-type conductive semiconductor layer.
  • the light emitting device 300 electrically connected to the first electrode branch 210B is a conductive semiconductor layer doped with a p-type
  • the light emitting device 300 electrically connected to the second electrode branch 220B may be an n-type conductive semiconductor layer.
  • the present invention is not limited thereto and vice versa.
  • the first contact electrode 261 and the second contact electrode 262 may be disposed on the first electrode branch 210B and the second electrode branch 220B to partially cover them. As illustrated in FIG. 1, the first contact electrode 261 and the second contact electrode 262 may extend in the second direction D2 and may be disposed to face each other at a distance from each other. However, one end of the first contact electrode 261 and the second contact electrode 262 may be terminated so that one end of each of the electrode branches 210B and 220B is partially exposed. In addition, the other ends of the first contact electrode 261 and the second contact electrode 262 may be terminated in a spaced state so as not to overlap the respective electrode stems 210S and 220S. However, the present invention is not limited thereto, and the electrode branch portions 210B and 220B may be covered.
  • the first electrode stem 210S and the second electrode stem 220S are contact holes, for example, a first electrode contact hole CNTD and a second electrode contact hole CNTS. It may be electrically connected to the thin film transistor 120 or the power line 161 to be described later through.
  • contact holes on the first electrode stem 210S and the second electrode stem 220S are disposed for each pixel PX, but embodiments are not limited thereto.
  • the second electrode stem 220S may be a thin film through one contact hole. It may be electrically connected to the transistor.
  • FIG. 2 is a cross-sectional view taken along lines II ′, II-II ′, and III-III ′ of FIG. 1.
  • 2 illustrates only one pixel PX, the same may be applied to other pixels.
  • 2 illustrates a cross section across one end and the other end of an optional light emitting device 300.
  • the display device 10 includes a substrate 110, thin film transistors 120 and 140 disposed on the substrate 110, and electrodes 210 disposed on the thin film transistors 120 and 140. , 220 and a light emitting device 300.
  • the thin film transistor may include a first thin film transistor 120 and a second thin film transistor 140, which may be driving transistors and switching transistors, respectively.
  • Each thin film transistor 120 and 140 may include an active layer, a gate electrode, a source electrode, and a drain electrode.
  • the first electrode 210 may be electrically connected to the drain electrode of the first thin film transistor 120.
  • the substrate 110 may be an insulating substrate.
  • the substrate 110 may be made of an insulating material such as glass, quartz, or polymer resin.
  • the polymer material include polyethersulphone (PES), polyacrylate (PA), polyarylate (PAR), polyetherimide (PEI), polyethylene naphthalate (PEN) ), Polyethylene terepthalate (PET), polyphenylene sulfide (PPS), polyallylate, polyimide (PI), polycarbonate (PC), cellulose triacetate ( cellulose triacetate (CAT), cellulose acetate propionate (CAP), or a combination thereof.
  • the substrate 110 may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, and the like.
  • the buffer layer 115 may be disposed on the substrate 110.
  • the buffer layer 115 may prevent diffusion of impurity ions, prevent penetration of moisture or external air, and perform a surface planarization function.
  • the buffer layer 115 may include silicon nitride, silicon oxide, silicon oxynitride, or the like.
  • the semiconductor layer is disposed on the buffer layer 115.
  • the semiconductor layer may include a first active layer 126 of the first thin film transistor 120, a second active layer 146 of the second thin film transistor 140, and an auxiliary layer 163.
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, oxide semiconductor, or the like.
  • the first gate insulating layer 170 is disposed on the semiconductor layer.
  • the first gate insulating layer 170 covers the semiconductor layer.
  • the first gate insulating layer 170 may function as a gate insulating film of the thin film transistor.
  • the first gate insulating layer 170 may include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, hafnium oxide, zirconium oxide, titanium oxide, or the like. These may be used alone or in combination with each other.
  • the first conductive layer is disposed on the first gate insulating layer 170.
  • the first conductive layer includes the first gate electrode 121 and the second thin film transistor 140 disposed on the first active layer 126 of the first thin film transistor 120 with the first gate insulating layer 170 therebetween. And a second gate electrode 141 disposed on the second active layer 146 and a power line 161 disposed on the auxiliary layer 163.
  • the first conductive layer is molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), It may include one or more metals selected from iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu).
  • the first conductive layer may be a single film or a multilayer film.
  • the second gate insulating layer 180 is disposed on the first conductive layer.
  • the second gate insulating layer 180 may be an interlayer insulating layer.
  • the second gate insulating layer 180 may be made of an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, hafnium oxide, aluminum oxide, titanium oxide, tantalum oxide, or zinc oxide.
  • the second conductive layer is disposed on the second gate insulating layer 180.
  • the second conductive layer includes a capacitor electrode 128 disposed on the first gate electrode 121 with the second insulating layer interposed therebetween.
  • the capacitor electrode 128 may form a storage capacitor with the first gate electrode 121.
  • the second conductive layer is made of molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), and nickel in the same manner as the first conductive layer described above.
  • At least one metal selected from (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu) can do.
  • the interlayer insulating layer 190 is disposed on the second conductive layer.
  • the interlayer insulating layer 190 may be an interlayer insulating layer. Furthermore, the interlayer insulating layer 190 may perform a surface planarization function.
  • the interlayer insulating layer 190 may include an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, a polyimide resin, and an unsaturated polyester resin.
  • Organic insulating materials such as unsaturated polyesters resin, poly phenylenethers resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the third conductive layer is disposed on the interlayer insulating layer 190.
  • the third conductive layer may include the first drain electrode 123 and the first source electrode 124 of the first thin film transistor 120, the second drain electrode 143 and the second source electrode of the second thin film transistor 140 ( 144, and a power electrode 162 disposed over the power line 161.
  • the first source layer 126 and the first drain electrode 123 respectively pass through the first contact hole 129 penetrating the interlayer insulating layer 190 and the second gate insulating layer 180. And may be electrically connected.
  • the second source electrode 144 and the second drain electrode 143 respectively pass through the second contact hole 149 through the interlayer insulating layer 190 and the second gate insulating layer 180. And may be electrically connected.
  • the power electrode 162 may be electrically connected to the power line 161 through the third contact hole 169 penetrating the interlayer insulating layer 190 and the second gate insulating layer 180.
  • the third conductive layer is aluminum (Al), molybdenum (Mo), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), It may include one or more metals selected from iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu).
  • the third conductive layer may be a single film or a multilayer film.
  • the third conductive layer may be formed of a stacked structure of Ti / Al / Ti, Mo / Al / Mo, Mo / AlGe / Mo, Ti / Cu, and the like.
  • the insulating substrate layer 200 is disposed on the third conductive layer.
  • the insulating substrate layer 200 is made of polyacrylates, epoxy resins, phenolic resins, polyamides resins, polyimides resins, and unsaturated polyesters. It may be made of organic materials such as resins (unsaturated polyesters resin), poly phenylenethers resin, polyphenylenesulfides resin or benzocyclobutene (BCB).
  • the surface of the insulating substrate layer 200 may be flat.
  • a plurality of partition walls 410 and 420 may be disposed on the insulating substrate layer 200.
  • the plurality of partitions 410 and 420 are disposed to face each other in the pixels PX and face each other, and are disposed on the partitions 410 and 420 spaced apart from each other, for example, the first partition 410 and the second partition 420, respectively.
  • the first electrode 210 and the second electrode 220 may be disposed.
  • three barrier ribs 410 and 420, specifically two first barrier ribs 410 and one second barrier rib 420 are disposed in one pixel PX, and each of the first electrodes 410 may be disposed to cover them.
  • the case where the 210 and the second electrode 220 are arranged is illustrated. In FIG. 2, only a cross-sectional view of one of the first partition walls 410 and one second partition wall 420 is shown, and the arrangement structure thereof may be the same as that of the other first partition walls 410 not shown in FIG. 2. The same may apply.
  • a larger number of partitions 410 and 420 may be disposed in one pixel PX.
  • a larger number of partitions 410 and 420 may be disposed to place a greater number of first and second electrodes 210 and 220.
  • the partition walls 410 and 420 may include at least one first partition wall 410 on which the first electrode 210 is disposed, and at least one second partition wall 420 on which the second electrode 220 is disposed. It may also include.
  • the first and second partitions 410 and 420 are spaced apart from each other and disposed to face each other, and the plurality of partitions may be alternately disposed in one direction.
  • two first partitions 410 may be spaced apart from each other, and one second partition 420 may be disposed between the spaced apart first partitions 410.
  • first electrode 210 and the second electrode 220 may include electrode stem portions 210S and 220S and electrode branch portions 210B and 220B, respectively. . It may be understood that the first electrode branch 210B and the second electrode branch 220B are disposed on the first partition 410 and the second partition 420 of FIG. 2, respectively.
  • the plurality of partition walls 410 and 420 may be formed of substantially the same material in one process.
  • the partitions 410 and 420 may form one lattice pattern.
  • the partitions 410 and 420 may include polyimide (PI).
  • the plurality of partitions 410 and 420 may be disposed at the boundary of each pixel PX to distinguish them from each other. Such partitions may also be disposed in a substantially lattice pattern together with the first partition 410 and the second partition 420 described above. At least some of the partitions 410 and 420 disposed at the boundary of each pixel PX may be formed to cover the electrode line of the display device 10.
  • the plurality of partitions 410 and 420 may have a structure in which at least a portion thereof protrudes from the insulating substrate layer 200.
  • the partitions 410 and 420 may protrude upward from the plane where the light emitting device 300 is disposed, and the protruding portion may have an inclination at least partially.
  • the partition walls 410 and 420 having the inclined protrusion may reflect light incident on the reflective layers 211 and 221 which will be described later. Light directed from the light emitting device 300 to the reflective layers 211 and 221 may be reflected and transmitted to an outer direction of the display device 10, for example, above the partitions 410 and 420.
  • the shape of the partition walls 410 and 420 of the protruding structure is not particularly limited. In FIG. 2, the side is inclined and the upper surface is flat, so that the corners are angled. However, the present invention is not limited thereto and may have a curved protruding structure.
  • Reflective layers 211 and 221 may be disposed on the plurality of partitions 410 and 420.
  • the first reflective layer 211 covers the first partition wall 410, and a part of the first drain electrode of the first thin film transistor 120 is formed through the fourth contact hole 319_1 passing through the insulating substrate layer 200. 123) is electrically connected.
  • the second reflective layer 221 covers the second partition 420, and a part of the second reflective layer 221 is electrically connected to the power electrode 162 through a fifth contact hole 319_2 penetrating the insulating substrate layer 200.
  • the first reflective layer 211 may be electrically connected to the first drain electrode 123 of the first thin film transistor 120 through the fourth contact hole 319_1 in the pixel PX. Therefore, the first thin film transistor 120 may be disposed in an area overlapping the pixel PX.
  • the first electrode contact hole CNTD disposed on the first electrode stem 210S is electrically connected to the first thin film transistor 120. That is, the first electrode contact hole CNTD may be the fourth contact hole 319_1.
  • the second reflective layer 221 may also be electrically connected to the power electrode 162 through the fifth contact hole 319_2 in the pixel PX.
  • the second reflective layer 221 is connected through the fifth contact hole 319_2 in one pixel PX.
  • FIG. 1 illustrates that the second electrode 220 of each pixel PX is electrically connected to the power line 161 through a plurality of second electrode contact holes CNTS on the second electrode stem 220S. have. That is, the second electrode contact hole CNTS may be the fifth contact hole 319_2.
  • FIG. 2 is a cross-sectional view of the display device 10, where the first electrode 210 and the second electrode 220 are partition walls in which the first electrode branch 210B and the second electrode branch 220B are disposed.
  • the first contact hole 319_1 and the fifth contact hole 319_2 are respectively connected to the first thin film transistor 120 or the power line 161 in an area spaced apart from the 410 and 420. .
  • the second electrode contact hole CNTS may be disposed at various positions on the second electrode stem 220S, and in some cases, may be located on the second electrode branch 220B. have.
  • the second reflective layer 221 may be connected to one second electrode contact hole CNTS or fifth contact hole 319_2 in a region other than one pixel PX.
  • a non-light emitting area in which the light emitting device 300 is not disposed may exist in an area other than the light emitting area in which the pixel PX of the display device 10 is disposed, for example, outside of the light emitting area.
  • the second electrodes 220 of the pixels PX may be electrically connected to each other through the second electrode stem 220S to receive the same electrical signal.
  • the second electrode stem 220S is connected to the power electrode through one second electrode contact hole CNTS in the non-light emitting area positioned outside the display device 10.
  • 162 may be electrically connected.
  • the second electrode stem 220S is disposed in the adjacent pixel PX. Since they are disposed to extend and are electrically connected, the same electrical signal may be applied to the second electrode branch 220B of each pixel PX.
  • the position of the contact hole for receiving an electric signal from the power electrode 162 may vary depending on the structure of the display device 10. This is not restrictive.
  • the reflective layers 211 and 221 may include a material having a high reflectance in order to reflect light emitted from the light emitting device 300.
  • the reflective layers 211 and 221 may include a material such as silver (Ag) or copper (Cu), but are not limited thereto.
  • the first electrode layer 212 and the second electrode layer 222 may be disposed on the first reflective layer 211 and the second reflective layer 221, respectively.
  • the first electrode layer 212 is disposed directly on the first reflective layer 211.
  • the first electrode layer 212 may have a pattern substantially the same as that of the first reflective layer 211.
  • the second electrode layer 222 is disposed directly on the second reflective layer 221 and is spaced apart from the first electrode layer 212.
  • the second electrode layer 222 may have a pattern substantially the same as that of the second reflective layer 221.
  • the electrode layers 212 and 222 may cover the lower reflective layers 211 and 221, respectively. That is, the electrode layers 212 and 222 may be formed larger than the reflective layers 211 and 221 to cover end sides of the electrode layers 212 and 222. However, it is not limited thereto.
  • the electrode layers 212 and 222 may include a transparent conductive material.
  • the electrode layers 212 and 222 may include a material such as indium tin oxide (ITO), indium zinc oxide (IZO), indium tin-zinc oxide (ITZO), or the like, but is not limited thereto.
  • the reflective layers 211 and 221 and the electrode layers 212 and 222 may have a structure in which at least one transparent conductive layer such as ITO, IZO, ITZO, and the like, and a metal layer such as silver and copper are stacked.
  • the reflective layers 211 and 221 and the electrode layers 212 and 222 may form a stacked structure of ITO / silver (Ag) / ITO.
  • the first reflective layer 211 and the first electrode layer 212 disposed on the first partition 410 form the first electrode 210.
  • the first electrode 210 may protrude to an area extending from both ends of the first partition wall 410, whereby the first electrode 210 may contact the insulating substrate layer 200 in the protruded area.
  • the second reflective layer 221 and the second electrode layer 222 disposed on the second partition wall 420 form a second electrode 220.
  • the second electrode 220 may protrude to an area extending from both ends of the second partition wall 420, so that the second electrode 220 may contact the insulating substrate layer 200 in the protruding area. have.
  • the first electrode 210 and the second electrode 220 may be disposed to cover the entire areas of the first partition wall 410 and the second partition wall 420, respectively. However, as described above, the first electrode 210 and the second electrode 220 are spaced apart from each other to face each other. As described later, the first insulating layer 510 may be disposed between the electrodes, and the light emitting device 300 may be disposed thereon.
  • the first reflective layer 211 may receive a driving voltage from the first thin film transistor 120
  • the second reflective layer 221 may receive a power supply voltage from the power line 161
  • the first electrode ( The second electrode 220 and the second electrode 220 receive a driving voltage and a power supply voltage, respectively.
  • the first electrode 210 may be electrically connected to the first thin film transistor 120
  • the second electrode 220 may be electrically connected to the power line 161.
  • the first contact electrode 261 and the second contact electrode 262 disposed on the first electrode 210 and the second electrode 220 may receive the driving voltage and the power supply voltage.
  • the driving voltage and the power supply voltage may be transmitted to the light emitting device 300, and light may be emitted while a predetermined current flows in the light emitting device 300.
  • the first insulating layer 510 partially disposed on the first electrode 210 and the second electrode 220 is disposed.
  • the first insulating layer 510 is disposed to cover most of the upper surfaces of the first electrode 210 and the second electrode 220, and may expose a portion of the first electrode 210 and the second electrode 220.
  • the first insulating layer 510 may be disposed in a space between the first electrode 210 and the second electrode 220.
  • the first insulating layer 510 may have an island or linear shape formed along a space between the first electrode branch 210B and the second electrode branch 220B in plan view.
  • a first insulating layer is disposed in a space spaced between one first electrode 210 (eg, first electrode branch 210B) and one second electrode 220 (eg, second electrode branch 220B). 510 is shown. However, as described above, since the first electrode 210 and the second electrode 220 may be plural, the first insulating layer 510 may have a second electrode 220 different from one first electrode 210, or It may also be disposed between one second electrode 220 and the other first electrode 210. In addition, the first insulating layer 510 may be disposed to partially cover the first electrode 210 and the second electrode 220 on the opposite side of each side facing each other. That is, the first insulating layer 510 may be disposed to expose center portions of the first electrode 210 and the second electrode 220.
  • the light emitting device 300 is disposed on the first insulating layer 510.
  • the first insulating layer 510 may be disposed between the light emitting device 300 and the insulating substrate layer 200.
  • the lower surface of the first insulating layer 510 may contact the insulating substrate layer 200, and the light emitting device 300 may be disposed on the upper surface of the first insulating layer 510.
  • the first insulating layer 510 may be in contact with the electrodes 210 and 220 at both sides thereof, and may electrically insulate them from each other.
  • the first insulating layer 510 may overlap some portions of each of the electrodes 210 and 220, for example, regions where the first electrode 210 and the second electrode 220 protrude in opposite directions.
  • the first insulating layer 510 may also be disposed in an area where the inclined side surfaces and the planar top surfaces of the partition walls 410 and 420 overlap each of the electrodes 210 and 220.
  • the first insulating layer 510 may cover each end portion of the first electrode 210 and the second electrode 220 protruding in a direction facing each other. A portion of the lower surface of the first insulating layer 510 may contact the insulating substrate layer 200, and portions and side surfaces of the lower surface of the first insulating layer 510 may contact each other. Accordingly, the first insulating layer 510 may protect the overlapping regions of the electrodes 210 and 220 and electrically insulate them from each other. In addition, damage to the light emitting device 300 may be prevented by preventing the first conductive semiconductor 310 and the second conductive semiconductor 320 of the light emitting device 300 from directly contacting other substrates.
  • the present invention is not limited thereto, and in some embodiments, the first insulating layer 510 overlaps the inclined side surfaces of the partition walls 410 and 420 among the regions on the first electrode 210 and the second electrode 220. It may be arranged. In this case, the lower surface of the first insulating layer 510 terminates at the inclined side surfaces of the partition walls 410 and 420, and each electrode 210 and 220 is disposed on some of the inclined side surfaces of the partition walls 410 and 420. May be exposed to contact the contact electrode 260.
  • the first insulating layer 510 may be disposed to expose both ends of the light emitting device 300. Accordingly, the contact electrode 260 may contact the exposed upper surfaces of the electrodes 210 and 220 and both ends of the light emitting device 300, and the contact electrode 260 may contact the first electrode 210. An electrical signal applied to the second electrode 220 may be transmitted to the light emitting device 300.
  • At least one light emitting device 300 may be disposed between the first electrode 210 and the second electrode 220.
  • one light emitting device 300 is disposed between the first electrode 210 and the second electrode 220 in cross section.
  • a different direction for example, the second direction D2 in plan view
  • the plurality of light emitting devices 300 may be arranged in the following manner.
  • one end of the light emitting device 300 may be electrically connected to the first electrode 210, and the other end thereof may be electrically connected to the second electrode 220. Both ends of the light emitting device 300 may be in contact with the first contact electrode 261 and the second contact electrode 262, respectively.
  • FIG. 1 illustrates a case where only the light emitting device 300 that emits light of the same color is disposed in each pixel PX.
  • the present invention is not limited thereto, and as described above, the light emitting devices 300 that emit light of different colors may be disposed together in one pixel PX.
  • the light emitting device 300 may be a light emitting diode.
  • the light emitting device 300 may be a nanostructure having a size of approximately nano units.
  • the light emitting device 300 may be an inorganic light emitting diode made of an inorganic material.
  • the light emitting device 300 is an inorganic light emitting diode, when a light emitting material having an inorganic crystal structure is disposed between two electrodes facing each other and an electric field is formed in the light emitting material in a specific direction, the inorganic light emitting diode has a specific polarity. It can be aligned between the two electrodes.
  • the light emitting device 300 may have a structure in which the first conductive semiconductor 310, the device active layer 330, the second conductive semiconductor 320, and the electrode material layer 370 are stacked.
  • the stacking order of the light emitting device 300 is the first conductive semiconductor 310, the device active layer 330, the second conductive semiconductor 320, and the electrode material layer 370 in a direction parallel to the insulating substrate layer 200. ) May be arranged.
  • the light emitting device 300 having the plurality of layers stacked thereon may be disposed in a horizontal direction parallel to the insulating substrate layer 200.
  • the present invention is not limited thereto, and the light emitting devices 300 may be arranged such that the above-described stacking direction is opposite between the first electrode 210 and the second electrode 220.
  • the second insulating layer 520 may be disposed to overlap at least a portion of the light emitting device 300.
  • the second insulating layer 520 may serve to protect the light emitting device 300 and to fix the light emitting device 300 between the first electrode 210 and the second electrode 220.
  • the second insulating layer 520 is disposed only on the upper surface of the light emitting device 300 in cross-sectional view, but the second insulating layer 520 may be disposed to surround the outer surface of the light emitting device 300. have. That is, like the first insulating layer 510, the second insulating layer 520 is in the second direction D2 along the space between the first electrode branch 210B and the second electrode branch 220B in plan view. It may be extended to have an island or linear shape.
  • some of the material of the second insulating layer 520 may be disposed in a region where the lower surface of the light emitting device 300 and the first insulating layer 510 are in contact with each other. This may be formed when the light emitting device 300 is aligned on the first insulating layer 510 and the second insulating layer 520 is disposed thereon when the display device 10 is manufactured.
  • some voids are formed in the first insulating layer 510 in contact with the bottom surface of the light emitting device 300, some of the material of the second insulating layer 520 penetrates into the voids when the second insulating layer 520 is formed. It may be formed by.
  • the second insulating layer 520 is disposed to expose both side surfaces of the light emitting device 300. That is, the length of the second insulating layer 520 disposed on the upper surface of the light emitting device 300 in cross section is shorter than that of the light emitting device 300 in the axial direction, so that the second insulating layer 520 is the light emitting device 300. It may be recessed inwardly than both sides of the). Accordingly, the first insulating layer 510, the light emitting device 300, and the second insulating layer 520 may be stacked side by side. In this case, the contact electrodes 261 and 262 to be described later may be in smooth contact with both side surfaces of the light emitting device 300. However, the present invention is not limited thereto, and both sides of the second insulating layer 520 may be aligned with the length of the light emitting device 300.
  • the second insulating layer 520 is formed by covering the first insulating layer 510 and then patterned in a region where the light emitting device 300 is exposed to contact the contact electrode 260. Can be.
  • the patterning of the second insulating layer 520 may be performed by conventional dry etching or wet etching.
  • the first insulating layer 510 and the second insulating layer 520 may include materials having different etching selectivity. In other words, when patterning the second insulating layer 520, the first insulating layer 510 may also function as an etching stopper.
  • the material of the first insulating layer 510 is not damaged.
  • the first insulating layer 510 and the light emitting device 300 may form a smooth contact surface at both ends of the light emitting device 300 to which the light emitting device 300 and the contact electrode 260 are contacted.
  • the second contact electrode 262 overlapping at least a portion of the second insulating layer 520 may be disposed.
  • the first contact electrode 261 and the second contact electrode 262 may be disposed on upper surfaces of the first electrode 210 and the second electrode 220, respectively.
  • each of the first contact electrode 261 and the second contact electrode 262 is patterned in a region in which a portion of the first electrode 210 and the second electrode 220 are exposed by patterning the first insulating layer 510.
  • the first electrode layer 212 and the second electrode layer 222 may be in contact with each other.
  • the first contact electrode 261 and the second contact electrode 262 are formed at one end side of the light emitting device 300, for example, the first conductive semiconductor 310, the second conductive semiconductor 320, or the electrode material layer 370. ) Can be contacted respectively. Accordingly, the first contact electrode 261 and the second contact electrode 262 may transmit an electrical signal applied to the first electrode layer 212 and the second electrode layer 222 to the light emitting device 300.
  • the first contact electrode 261 is disposed to partially cover the first contact electrode 261, and the lower surface partially contacts the light emitting device 300, the first insulating layer 510, and the second insulating layer 520. can do.
  • One end of the first contact electrode 261 in the direction in which the second contact electrode 262 is disposed is disposed on the second insulating layer 520.
  • the second contact electrode 262 is disposed to partially cover the second contact electrode 262, and a bottom surface thereof partially contacts the light emitting device 300, the first insulating layer 510, and the third insulating layer 530. can do.
  • One end of the second contact electrode 261 in the direction in which the first contact electrode 261 is disposed is disposed on the third insulating layer 530.
  • the first insulating layer 510 and the second insulating layer 520 are disposed to cover the first electrode 210 and the second electrode 220 on the upper surfaces of the first partition wall 410 and the second partition wall 420. Areas can be patterned. Accordingly, the first electrode 210 and the second electrode 220 are exposed to the first electrode layer 212 and the second electrode layer 222, respectively, and electrically connected to each of the contact electrodes 261 and 262 in the exposed region. Can be connected.
  • the first contact electrode 261 and the second contact electrode 262 may be spaced apart from each other on the second insulating layer 520 or the third insulating layer 530. That is, the first contact electrode 261 and the second contact electrode 262 are in contact with the light emitting device 300 and the second insulating layer 520 or the third insulating layer 530 together, but the second insulating layer 520 ) May be electrically insulated by being spaced apart in the stacked direction. Therefore, the first contact electrode 261 and the second contact electrode 262 may receive different powers from the first thin film transistor 120 and the power line 161, respectively.
  • the first contact electrode 261 may be a driving voltage applied from the first thin film transistor 120 to the first electrode 210, and the second contact electrode 262 may be a second electrode (not shown) in the power line 161.
  • a common power supply voltage applied to 220 may be applied. However, it is not limited thereto.
  • the first electrode contact hole CNTD and the second electrode contact hole CNTS disposed on the first electrode stem 210S and the second electrode stem 220S may be formed.
  • the first contact electrode 261 or the second contact electrode 262 is not disposed. That is, in FIG. 5, the first contact electrode 261 and the second contact electrode 262 may not overlap with regions in which the first electrode contact hole CNTD and the second electrode contact hole CNTS are disposed.
  • the present invention is not limited thereto, and in some cases, the first contact electrode 261 and the second contact electrode 262 may be partially disposed on the first electrode 210 and the second electrode 220. ) May be disposed in an area overlapping the second electrode contact hole CNTS.
  • the contact electrodes 261 and 262 may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like. However, it is not limited thereto.
  • the contact electrodes 261 and 262 may include the same material as the electrode layers 212 and 222.
  • the contact electrodes 261 and 262 may be disposed in substantially the same pattern on the electrode layers 212 and 222 to be in contact with the electrode layers 212 and 222.
  • the first contact electrode 261 and the second contact electrode 262 contacting the first electrode layer 212 and the second electrode layer 222 are applied to the first electrode layer 212 and the second electrode layer 222.
  • the received electrical signal may be transmitted to the light emitting device 300.
  • the third insulating layer 530 may be disposed on the first contact electrode 261 to electrically insulate the first contact electrode 261 and the second contact electrode 262 from each other.
  • the third insulating layer 530 is disposed to cover the first contact electrode 261, but does not overlap a portion of the light emitting device 300 so that the light emitting device 300 may contact the second contact electrode 262. May be arranged so as not to.
  • the third insulating layer 530 may partially contact the first contact electrode 261, the second contact electrode 262, and the second insulating layer 520 on the upper surface of the second insulating layer 520.
  • the third insulating layer 530 may be disposed to cover one end of the first contact electrode 261 on the top surface of the second insulating layer 520. Accordingly, the third insulating layer 530 may protect the first contact electrode 361 and electrically insulate the first contact electrode 261 and the second contact electrode 262.
  • One end of a direction in which the second electrode 220 of the third insulating layer 530 is disposed may be aligned with one side of the second insulating layer 520.
  • the third insulating layer 530 may be omitted in the display device 10. Accordingly, the first contact electrode 261 and the second contact electrode 262 may be disposed on substantially the same plane, and the first contact electrode 261 and the second contact by the passivation layer 550 to be described later. The electrodes 262 may be electrically insulated from each other.
  • the passivation layer 550 may be formed on the third insulating layer 530 and the second contact electrode 262 to function to protect members disposed on the insulating substrate layer 200 against an external environment. .
  • the passivation layer 550 may cover them. That is, the passivation layer 550 may be disposed to cover the first electrode 210, the second electrode 220, the light emitting device 300, and the like.
  • the passivation layer 550 may be formed on the first contact electrode 261 and the second contact electrode 262. In this case, the passivation layer 550 may electrically insulate the first contact electrode 261 and the second contact electrode 262 from each other.
  • Each of the first insulating layer 510, the second insulating layer 520, the third insulating layer 530, and the passivation layer 550 may include an inorganic insulating material.
  • the first insulating layer 510, the second insulating layer 520, the third insulating layer 530, and the passivation layer 550 may be formed of silicon oxide (SiOx), silicon nitride (SiNx), and silicon oxynitride ( Materials such as SiO x N y), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), and the like.
  • the first insulating layer 510, the second insulating layer 520, the third insulating layer 530, and the passivation layer 550 may be made of the same material, or may be made of different materials. In addition, various materials for providing insulation to the first insulating layer 510, the second insulating layer 520, the third insulating layer 530, and the passivation layer 550 may be applicable.
  • the first insulating layer 510 and the second insulating layer 520 may have different etching selectivity.
  • the first insulating layer 510 includes silicon oxide (SiOx)
  • the second insulating layer 520 may include silicon nitride (SiNx).
  • the first insulating layer 510 includes silicon nitride (SiNx)
  • the second insulating layer 520 may include silicon oxide (SiOx).
  • SiOx silicon oxide
  • the light emitting device 300 may be manufactured by an epitaxial growth method on a substrate.
  • a seed crystal layer for forming a semiconductor layer may be formed on a substrate, and a desired semiconductor material may be deposited and grown.
  • a desired semiconductor material may be deposited and grown.
  • 3A is a schematic diagram of a light emitting device according to an embodiment.
  • 3B is a cross-sectional view taken along the line 3b-3b 'of FIG. 3A.
  • the light emitting device 300 may include a plurality of conductive semiconductors 310 and 320 and an element active layer 330 and an electrode material layer 370 disposed between the plurality of conductive semiconductors 310 and 320. And an insulating material layer 380. Electrical signals applied from the first electrode 210 and the second electrode 220 may be transmitted to the device active layer 330 through the plurality of conductive semiconductors 310 and 320 to emit light.
  • the light emitting device 300 may include a device active layer disposed between the first conductive semiconductor 310, the second conductive semiconductor 320, the first conductive semiconductor 310, and the second conductive semiconductor 320. 330, an electrode material layer 370, and an insulating material layer 380 disposed on the second conductivity-type semiconductor 320 may be included.
  • the light emitting device 300 of FIG. 3A illustrates a structure in which the first conductive semiconductor 310, the device active layer 330, the second conductive semiconductor 320, and the electrode material layer 370 are sequentially stacked in the longitudinal direction. But it is not limited thereto.
  • the electrode material layer 370 may be omitted, and in some embodiments, may be disposed on at least one of both sides of the first conductive semiconductor 310 and the second conductive semiconductor 320.
  • the light emitting device 300 of FIG. 3A will be described by way of example, and the description of the light emitting device 300 to be described later may be equally applied even if the light emitting device 300 further includes other structures. .
  • the first conductivity type semiconductor 310 may be an n-type semiconductor layer.
  • the first conductivity-type semiconductor 310 may have In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1 , 0).
  • Semiconductor material having a chemical formula of ⁇ x + y ⁇ 1).
  • the first conductive semiconductor 310 may be doped with a first conductive dopant.
  • the first conductive dopant may be Si, Ge, Sn, or the like.
  • the length of the first conductivity type semiconductor 310 may have a range of 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the second conductivity type semiconductor 320 may be a p-type semiconductor layer.
  • the second conductivity-type semiconductor 320 may have In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1 , 0).
  • Semiconductor material having a chemical formula of ⁇ x + y ⁇ 1).
  • the second conductive semiconductor 320 may be doped with a second conductive dopant.
  • the second conductive dopant may be Mg, Zn, Ca, Se, Ba, or the like.
  • the length of the second conductive semiconductor 320 may range from 0.08 ⁇ m to 0.25 ⁇ m, but is not limited thereto.
  • the device active layer 330 is disposed between the first conductivity type semiconductor 310 and the second conductivity type semiconductor 320 and may include a material having a single or multiple quantum well structure.
  • the device active layer 330 includes a material having a multi-quantum well structure, a plurality of quantum layers and a well layer may be alternately stacked.
  • the device active layer 330 may emit light by combining electron-hole pairs according to an electrical signal applied through the first conductive semiconductor 310 and the second conductive semiconductor 320.
  • the device active layer 330 when it emits light in the blue wavelength range, it may include a material such as AlGaN, AlInGaN, in particular, the device active layer 330 is a multi-quantum well structure, the quantum layer and the well layer In the case of an alternately stacked structure, the quantum layer may include AlGaN or AlInGaN, and the well layer may include a material such as GaN or AlGaN.
  • the present invention is not limited thereto, and the device active layer 330 may have a structure in which a kind of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, or a wavelength band of light emitted.
  • the light emitted by the device active layer 330 is not limited to light in the blue wavelength band, and may emit light in the red and green wavelength bands in some cases.
  • the length of the device active layer 330 may have a range of 0.05 ⁇ m to 0.25 ⁇ m, but is not limited thereto.
  • Light emitted from the device active layer 330 may be emitted to both sides as well as the longitudinal outer surface of the light emitting device 300. That is, the light emitted from the device active layer 330 is not limited in one direction.
  • the electrode material layer 370 may be an ohmic contact electrode. However, the present invention is not limited thereto and may be a Schottky contact electrode.
  • the electrode material layer 370 may include a conductive metal.
  • the electrode material layer 370 may include at least one of aluminum (Al), titanium (Ti), indium (In), gold (Au), and silver (Ag).
  • the electrode material layer 370 may include the same material or may include different materials. However, it is not limited thereto.
  • the insulating material layer 380 may be formed outside the light emitting device 300 to protect the light emitting device 300.
  • the insulating material layer 380 is formed to surround side surfaces of the light emitting device 300, and thus both ends of the light emitting device 300 in the longitudinal direction, for example, the first conductive semiconductor 310 and the second conductive material. It may not be formed at both ends of the type semiconductor 320. However, it is not limited thereto.
  • the insulating material layer 380 may include materials having insulating properties, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum nitride (Aluminum nitride, AlN), aluminum oxide (Aluminum oxide, Al 2 O 3 ) and the like. Accordingly, an electrical short circuit that may occur when the device active layer 330 is in direct contact with the first electrode 210 or the second electrode 220 may be prevented. In addition, since the insulating material layer 380 protects the outer surface of the light emitting device 300 including the device active layer 330, a decrease in luminous efficiency can be prevented.
  • the insulating material layer 380 may extend in the length direction to cover the first conductive semiconductor 310 to the electrode material layer 370.
  • the present invention is not limited thereto, and the insulating material layer 380 covers only the first conductive semiconductor 310, the device active layer 330, and the second conductive semiconductor 320, or covers only a part of the outer surface of the electrode material layer 370. Some outer surfaces of the electrode material layer 370 may be exposed.
  • insulating material layer 380 may be surface treated to disperse and disperse with other insulating material layers 380 in solution. Accordingly, when the light emitting device 300 to be described later is aligned, the light emitting device 300 in a solution may be maintained in a dispersed state and may be independently aligned between the first electrode 210 and the second electrode 220. As an example, the insulating material layer 380 may be hydrophobic or hydrophilic to maintain a dispersed state in the solution.
  • the thickness of the insulating material layer 380 may have a range of 0.5 ⁇ m to 1.5 ⁇ m, but is not limited thereto.
  • the light emitting device 300 may be cylindrical. Accordingly, as shown in FIG. 3B, the cross-sectional view cut in the longitudinal direction across both ends of the light emitting device 300 may have a rectangular shape. However, the shape of the light emitting device 300 is not limited thereto, and may have various shapes such as a cube, a cube, a hexagonal column, and the like.
  • the light emitting device 300 may have a length in a range of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 5 ⁇ m, and preferably have a length of about 4 ⁇ m.
  • the diameter of the light emitting device 300 may have a range of 400nm to 700nm, preferably has a thickness of about 500nm.
  • the light emitting device 300 illustrated in FIG. 3A will be described by way of example. However, as described above, the same applies to the case in which a larger number of electrode material layers 370 are included or other structures are further included. Can be.
  • FIG. 4 is an enlarged view of a portion of FIG. 3A
  • FIG. 5 is an enlarged view of a portion A of FIG. 2.
  • the separation surface 390 of the light emitting device 300 may have a relatively low roughness by forming a smooth surface.
  • the light emitting device 300 may be a separation surface 390 at the time of manufacturing the light emitting device 300, which is described later, at a side of one end where the first conductivity type semiconductor 310 is disposed.
  • an end of the light emitting device 300 is formed on a surface (5a-5a ′ in FIG. 5) where the separation surface 390 at one end of the light emitting device 300 and the first contact electrode 261 are in contact with each other.
  • the degree of contact of the first contact electrode 261 may be different.
  • the separation surface 390 of the light emitting device 300 has a rough surface or a part of the light emitting device 300 is inclined due to protruding or recessing, the thin film coating property of the contact electrode material when contacted with the first contact electrode 261 is performed. Poor coverage may cause some of the electrode material to break.
  • an electrical signal may not be transmitted to the light emitting device 300 and a light emitting failure may occur due to a poor contact. have.
  • the separation surface 390 of the light emitting device 300 forms a smooth surface, an area in which the light emitting device 300 and the contact electrode 260 are in contact with each other (5a-5 in FIG. 5). 5a '), the problem of disconnection of the contact electrode material can be prevented. Accordingly, the reliability of the light emitting device 300 may be improved in the display device 10.
  • the roughness value of the separation surface 390 of the light emitting device 300 may have a value of 8 nm Ra to 12 nm Ra. However, it is not limited thereto. Although not shown in the drawing, the same may be applied to the side of the second conductive semiconductor 320 or the electrode material layer 370 to which the second contact electrode 262 is contacted.
  • the separation surface 390 of the smooth end of the light emitting device 300 is separated from the lower substrate layer on which the light emitting device 300 grows during the manufacture of the light emitting device 300, and the separation layer 1300 is illustrated in FIG. 7. ) May be formed by peeling the light emitting device 300 formed on the separation layer 1300. That is, when the light emitting device 300 is separated from the lower substrate layer, the light emitting device 300 grows on the separation layer 1300 without applying a physical external force so that the material grown on the separation surface 390 at the end of the light emitting device 300 is broken.
  • the light emitting device 300 may be separated from the light emitting device 300 by being separated from the separation layer 1300.
  • the light emitting device 300 may form a smooth surface such that the separation surface 390 at both ends contacting the first contact electrode 261 and the second contact electrode 262 is flat.
  • the above problem of disconnection of the material of the contact electrodes 261 and 262 can be prevented.
  • a method of manufacturing the light emitting device 300 according to an embodiment will be described in detail with reference to FIGS. 6 to 18.
  • 6 to 18 are cross-sectional views schematically illustrating a method of manufacturing a light emitting device according to one embodiment.
  • a lower substrate layer 1000 including a base substrate 1100 and a buffer material layer 1200 formed on the base substrate 1100 is prepared.
  • the lower substrate layer 1000 may have a structure in which the base substrate 1100 and the buffer material layer 1200 are sequentially stacked.
  • the base substrate 1100 may include a transparent substrate such as sapphire substrate (Al 2 O 3 ) and glass.
  • a transparent substrate such as sapphire substrate (Al 2 O 3 ) and glass.
  • the present invention is not limited thereto, and may be made of a conductive substrate such as GaN, SiC, ZnO, Si, GaP, and GaAs.
  • a case where the base substrate 1100 is a sapphire substrate (Al 2 O 3 ) will be described by way of example.
  • the thickness of the base substrate 1100 is not particularly limited, but as an example, the base substrate 1100 may have a thickness in a range of 400 ⁇ m to 1500 ⁇ m.
  • a plurality of conductive semiconductor layers are formed on the base substrate 1100.
  • the plurality of conductive semiconductor layers grown by the epitaxial method can be grown by forming seed crystals and depositing a crystalline material thereon.
  • the conductive semiconductor layer may be formed by electron beam deposition, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), or dual-type thermal deposition (Dual-type). thermal evaporation, sputtering, metal organic chemical vapor deposition (MOCVD), and the like, and preferably, may be formed by metal-organic chemical vapor deposition (MOCVD).
  • MOCVD metal-organic chemical vapor deposition
  • the present invention is not limited thereto.
  • the precursor material for forming the plurality of conductive semiconductor layers is not particularly limited within the range that can be conventionally selected for forming the target material.
  • the precursor material may be a metal precursor including an alkyl group such as a methyl group or an ethyl group.
  • it may be a compound such as trimethyl gallium (Ga (CH 3 ) 3 ), trimethyl aluminum (Al (CH 3 ) 3 ), triethyl phosphate ((C 2 H 5 ) 3 PO 4 ), but is not limited thereto.
  • Ga (CH 3 ) 3 trimethyl gallium
  • Al (CH 3 ) 3 trimethyl aluminum
  • triethyl phosphate (C 2 H 5 ) 3 PO 4 )
  • a method of forming a plurality of conductive semiconductor layers, process conditions, and the like will be omitted and descriptions will be described in detail with respect to the manufacturing method of the light emitting device 300 and the stacked structure thereof.
  • the buffer material layer 1200 is formed on the base substrate 1100.
  • the buffer material layer 1200 is further stacked, the present invention is not limited thereto, and a plurality of layers may be formed.
  • the isolation layer 1300 may be disposed on the buffer material layer 1200, and crystals of the first conductivity-type semiconductor layer 3100 may be grown on the isolation layer 1300.
  • the buffer material layer 2100 may be interposed between the base substrate 1100 and the separation layer 1300 to reduce the difference in lattice constant of the first conductivity type semiconductor layer 3100.
  • the first conductive semiconductor layer 3100 may be directly formed in the separation layer 1300 disposed on the base substrate 1100, the first conductive semiconductor layer 3100 may be used to smoothly grow crystals.
  • Buffer material layer 1200 may provide seed crystals.
  • the buffer material layer 1200 may include an undoped semiconductor, and may include a material substantially the same as that of the first conductivity type semiconductor layer 3100, but which is not doped with an n-type or p-type. Can be.
  • the buffer material layer 1200 may be at least one of undoped InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, but is not limited thereto.
  • a plurality of layers may be formed on the buffer material layer 1200, and a separation layer 1300 may be disposed thereon.
  • the buffer material layer 1200 may be omitted according to the base substrate 1100.
  • the buffer material layer 1200 including the undoped semiconductor material is formed on the base substrate 1100 will be described.
  • a separation layer 1300 is formed on the lower substrate layer 1000.
  • the isolation layer 1300 may have a first conductivity type semiconductor layer 3100 formed thereon. That is, the isolation layer 1300 may be interposed between the first conductivity type semiconductor layer 3100 and the buffer material layer 1200, and the isolation layer 1300 may smoothly determine the first conductivity type semiconductor layer 3100. It may include a material that grows quickly. In addition, the separation layer 1300 may perform a function of peeling and separating the light emitting device 300 manufactured in the step described below from the lower substrate layer 1000.
  • the isolation layer 1300 may include a graphene layer.
  • Graphene may be smoothly grown on the surface of the conductive semiconductor layer due to the surface characteristics.
  • conductive semiconductors may be grown in an epitaxial process for manufacturing the light emitting device 300.
  • the graphene layer may form a single layer structure of carbon atoms in a two-dimensional plane, and may form a relatively weak mutual attraction between the layers. That is, the graphene layer is disposed at the interface of the different material layers, so that they can be easily separated by peeling the other material layer from one material layer. That is, the separation layer 1300 including the graphene layer may be disposed at an interface between the buffer material layer 1200 and the first conductivity-type semiconductor layer 3100, and may be separated by peeling the manufactured light emitting device 300. .
  • the separation layer 1300 may have a structure in which a pure graphene layer is formed as a single layer or two graphene layers are stacked.
  • the separation layer 1300 includes a single graphene layer, but in some cases, two graphene layers may be stacked. Accordingly, in the separation process of the light emitting device 300 described later, the interface between the separation layer 1300 and the first conductivity-type semiconductor layer 3100 is separated, or the interface between the plurality of graphene layers of the separation layer 1300 is separated. Can be.
  • the thickness of the separation layer 1300 may range from 0.3 nm to 1.0 nm.
  • the thickness of the monolayer graphene layer may be about 0.35 nm.
  • the thickness of the separation layer 1300 which may include one or two graphene layers, may have the above range. A more detailed description will be made later.
  • the separation layer 1300 will be described with an example in which a single layer of graphene is included.
  • the isolation layer 1300 may function as an etching stopper between the device stack 3000 and the buffer material layer 1200. That is, when the device stack 3000 is etched, the isolation layer 1300 may be simultaneously patterned in one process or may be patterned in different processes.
  • the manufacturing method of the light emitting device 300 is not particularly limited thereto.
  • the present invention is not limited thereto, and a plurality of separation layers 1300 may be disposed in the device stack 3000 or the lower substrate layer 1000, and the buffer material layer 1200 and the first conductivity-type semiconductor layer may be disposed. It may be disposed in an area other than the interface between the 1300.
  • a plurality of separation layers 1300 may be disposed in the device stack 3000 or the lower substrate layer 1000, and the buffer material layer 1200 and the first conductivity-type semiconductor layer may be disposed. It may be disposed in an area other than the interface between the 1300.
  • the first conductive semiconductor layer 3100, the active material layer 3300, the second conductive semiconductor layer 3200, and the conductive electrode material layer 3700 are formed on the separation layer 1300. Stacked to form an element stack 3000.
  • the device stack 3000 may be partially etched to form the light emitting device 300 in a later step.
  • the plurality of material layers included in the device stack 3000 may be formed by performing a conventional process as described above.
  • the first conductive semiconductor layer 3100, the active material layer 3300, the second conductive semiconductor layer 3200, and the conductive electrode material layer 3700 may be sequentially formed on the separation layer 1300, respectively.
  • the first conductive semiconductor 310 of the light emitting device 300 may include the same materials as the active layer 330, the second conductive semiconductor 320, and the electrode material layer 370.
  • the light emitting device 300 may include the electrode material layer 370 or may further include another electrode material layer 370 under the first conductive semiconductor 310. That is, as shown in FIG. 11, the conductive electrode material layer 3700 formed on the second conductive semiconductor layer 3200 may be omitted.
  • the device stack 3000 includes the conductive electrode material layer 3700 will be described.
  • the device stack 3000 is etched in a vertical direction to form the device rod ROD, and the insulating film 3800 partially covering the outer surface of the device rod ROD is formed.
  • the insulating film 3800 partially covering the outer surface of the device rod ROD is formed.
  • the step of forming the device rod ROD by vertically etching the device stack 3000 may include a patterning process that may be typically performed.
  • forming the device rod ROD by etching the device stack 3000 may include forming an etch mask layer 1600 and an etching pattern layer 1700 on the device stack 3000.
  • the method may include etching the device stack 3000 according to the pattern of the pattern layer 1700, and removing the etching mask layer 1600 and the etching pattern layer 1700.
  • the etch mask layer 1600 is a continuation of the first conductive semiconductor layer 3100, the active material layer 3300, the second conductive semiconductor layer 3200, and the conductive electrode material layer 3700 of the device stack 3000. It can serve as a mask for conventional etching.
  • the etching mask layer 1600 may include a first etching mask layer 1610 including an insulating material and a second etching mask layer 1620 including a metal.
  • the insulating material included in the first etching mask layer 1610 of the etching mask layer 1600 may use an oxide or nitride.
  • it may be silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), or the like.
  • the thickness of the first etching mask layer 1610 may range from 0.5 ⁇ m to 1.5 ⁇ m, but is not limited thereto.
  • the second etching mask layer 1620 is not particularly limited as long as it is a conventional material that can serve as a mask for continuous etching of the device stack 3000.
  • the second etching mask layer 1620 may include chromium (Cr) or the like.
  • the thickness of the second etching mask layer 1620 may have a range of 30 nm to 150 nm, but is not limited thereto.
  • the etching pattern layer 1700 formed on the etching mask layer 1600 may have at least one nano pattern spaced apart from each other.
  • the etching pattern layer 1700 may serve as a mask for continuous etching of the device stack 3000.
  • the etching pattern layer 1700 is not particularly limited as long as it can form a pattern including a polymer, polystyrene spheres, silica spheres, and the like.
  • the etching pattern layer 1700 when the etching pattern layer 1700 includes a polymer, a conventional method of forming a pattern using the polymer may be employed.
  • the etching pattern layer 1700 including the polymer may be formed by photolithography, e-beam lithography, nanoimprint lithography, or the like.
  • the structure, shape, and spaced intervals of the etching pattern layer 1700 may be related to the shape of the light emitting device 300 that is finally manufactured.
  • the structure of the etching pattern layer 1700 is not particularly limited.
  • the light emitting device 300 manufactured by vertically etching the device stack 3000 may have a cylindrical shape.
  • the present invention is not limited thereto.
  • the device stack 3000 is etched according to the pattern of the etching pattern layer 1700 to form the device rod ROD.
  • An area in which the plurality of nano-patterns are spaced apart from each other in the etching pattern layer 1700 may be vertically etched so that the hole may be selectively formed from the etching mask layer 1600 to the region in which the separation layer 1300 is formed.
  • the method of forming the hole may be performed by a conventional method.
  • the etching process may be dry etching, wet etching, reactive ion etching (RIE), inductively coupled plasma reactive ion etching (ICP-RIE), or the like.
  • RIE reactive ion etching
  • ICP-RIE inductively coupled plasma reactive ion etching
  • the etching etchant may be Cl 2 or O 2 or the like. However, it is not limited thereto.
  • the etching of the device stack 3000 may be performed by using a dry etching method and a wet etching method. For example, first, etching in the depth direction by dry etching may be performed, and then the sidewalls etched may be placed in a plane perpendicular to the surface through wet etching, which is isotropic etching.
  • the separation layer 1300 may be patterned together by performing one etching process, and different etching processes may be performed. After forming the device rod ROD, the isolation layer 1300 may be partially patterned.
  • the isolation layer 1300 may be patterned together in the same etching process when the device stack 3000 is etched to form holes, and an etching stopper is performed when the device stack 3000 is etched. may be patterned in a separate process by performing the function of a stopper.
  • the device stack 3000 when the device stack 3000 is patterned, when the etching etchant includes an etchant for removing the separation layer 1300, the device stack 3000 and the isolation layer 1300 may be formed in one unit. It can be patterned at the same time in the process.
  • the etching etchant etches only the device stack 3000, the device stack 3000 is etched but the separation layer 1300 is not etched, and thus performs the function of an etching stopper. Can be. Accordingly, the device rod ROD is formed, but the separation layer 1300 is present in an unetched state, and the separation layer 1300 may be patterned by performing another etching process or an etching process.
  • the isolation layer 1300 includes a graphene layer and the etching etchant includes oxygen gas (O 2 )
  • the device stack 3000 and the isolation layer 1300 may be simultaneously patterned.
  • the etching etchant does not include an oxygen gas (O 2 )
  • the device stack 3000 is patterned to form a device rod (ROD), and the separation layer 1300 may be selectively selected in another etching process. It can also be etched.
  • the etch mask layer 1600 and the etch pattern layer 1700 remaining on the vertically etched device stack 3000 may be a conventional method, for example, a dry etching method, It is removed through wet etching to form device rods (RODs).
  • RODs device rods
  • an insulating film 3800 partially covering the outer surface of the device rod ROD is formed to manufacture the light emitting device 300.
  • the insulating layer 3800 is an insulating material formed on the outer surface of the device rod ROD, and may be formed using a method of applying or dipping an insulating material on the outer surface of the vertically etched device rod ROD, but is not limited thereto. It is not.
  • the insulating layer 3800 may be formed by atomic layer deposition (ALD).
  • the insulating layer 3800 may form an insulating material layer 380 of the light emitting device 300.
  • the insulating layer 3800 may be silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), or the like. .
  • an insulating layer 3800 is also formed between the buffer material layer 1200 and the separation layer 1300 that are exposed to the outside by being spaced apart and etched from the side surface, the top surface of the device rod ROD, and the device rod ROD. Can be.
  • the insulating layer 3800 formed on the top surface of the device rod ROD may be removed. Therefore, the insulating film 3800 formed in a direction perpendicular to the length direction of the device rod ROD, that is, in a direction parallel to the base substrate 1100, needs to be partially removed. That is, as shown in FIG.
  • the top surface of the device rod ROD and the insulating film 3800 disposed between the buffer material layer 1200 and the separation layer 1300 are removed to remove the top surface of the device rod ROD. Can be exposed.
  • a process such as dry etching or etch back, which is anisotropic etching, may be performed.
  • the light emitting device 300 including the insulating film 3800 surrounding the outer surface of the device rod (ROD) can be manufactured.
  • the light emitting device 300 on the separation layer 1300 on the lower substrate layer 1000 is separated.
  • the separation layer 1300 including the graphene layer may form a relatively weak attraction force at the interface between different material layers.
  • the separation layer 1300 may remain in only one material layer.
  • the separation layer 1300 may have an interface attraction with the buffer material layer 1200 greater than the interface attraction with the first conductive semiconductor layer 3100. . That is, when the manufactured light emitting device 300 is separated, the separation layer 1300 remains by binding with a relatively strong attraction force to the buffer material layer 1200, and the first conductivity-type semiconductor layer 3100 is exfoliated to emit light. The device 300 may be separated. Here, when the first conductivity type semiconductor layer 3100 is peeled off from the separation layer 1300, the intercrystal attraction force of the first conductivity type semiconductor layer 3100 is stronger than the interfacial attraction force with the separation layer 1300. The first conductive semiconductor layer 3100 may be separated from the lower substrate layer 1000 without being damaged.
  • the manufactured light emitting device 300 may maintain a smooth shape by separating the separation surface 390 from the separation layer 1300, and at the same time, the plurality of light emitting devices 300 may have uniformity in the separation surface 390 ( Uniformity can be secured.
  • the method of peeling and separating the light emitting device 300 on the separation layer 1300 is not particularly limited.
  • the light emitting device 300 may be separated from the lower substrate layer 1000 by mechanically lifting off or chemically lifting off.
  • 16 to 18 are schematic views illustrating a method of separating the light emitting device 300 according to one embodiment.
  • the adhesive layer LOA may be a material layer having an adhesive component, and is not particularly limited as long as it does not damage the material of the light emitting device 300.
  • the adhesive layer (LOA) may be polymethyl methacrylate (PMMA), polydimethylsiloxane (PMDS), viscosity change film, thermal release tape (Trmal Release Tape, TRT) and the like, but is not limited thereto.
  • the upper surfaces of the plurality of light emitting devices 300 manufactured on the lower substrate layer 1000 are adhered to the adhesive layer LOA at the same time, and as shown in FIG. It may be separated from the substrate layer 1000.
  • the adhesive layer LOA may be removed by a conventional method.
  • the light emitting device 300 may be separated from the lower substrate layer 1000 by vibration in a solution.
  • the light emitting device 300 manufactured on the separation layer 1300 may be immersed in the separation solution S together with the lower substrate layer 1000 and subjected to vibration to separate the light emitting device 300. have.
  • the separation layer 1300 including the graphene layer has a weak inter-interface attraction
  • the separation layer 1300 may be peeled off even by relatively weak vibration. Therefore, the light emitting device 300 and the lower substrate layer 1000 may be immersed in the separation solution S, and vibration may be applied to separate the light emitting device 300.
  • the separation solution S is not particularly limited as long as it does not damage the light emitting device 300.
  • the separation solution S may include an organic solvent.
  • the method of separating the light emitting device 300 is not particularly limited by any one of the steps shown in FIGS. 16 to 18. Although not shown in the drawings, the light emitting device 300 may be manufactured by dissolving the separation layer 1300 and chemically separating the separation layer 1300.
  • the separation layer 1300 is formed on the lower substrate layer 1000, and the light emitting device 300 grown thereon is formed on the lower substrate layer 1000. May comprise a step of separating from).
  • the separation layer 1300 includes at least one graphene layer, and the light emitting device 300 manufactured on the graphene layer may be easily peeled from the separation layer 1300 by a relatively slightly interfacial attraction. Since the attraction between the isolation layer 1300 and the first conductivity-type semiconductor layer 3100 of the light emitting device 300 is weaker than the attraction between the crystals of the first conductivity-type semiconductor layer 3100, when the light emitting device 300 is separated, Separation surface 390 may maintain a smooth surface without damage.
  • the light emitting device 300 prevents disconnection of the contact electrode material at the side surfaces (eg, the separation surface 390) of both ends of the contact electrode 260 in contact with the contact electrode 260, thereby improving light emission reliability of the display device 10. You can.
  • the arrangement of the separation layer 1300 is not limited to the case of FIG.
  • the separation layer 1300 may be disposed at least one or more layers in the device stack 3000 or the lower substrate layer 1000 when the light emitting device 300 is manufactured, and one separation layer 1300. It may also include a plurality of sub separation layers.
  • another embodiment of the separation layer 1300 disposed in the lower substrate layer 1000 or the device stack 3000 will be described.
  • 19 is a cross-sectional view schematically showing the structure of a separation layer according to another embodiment.
  • 20 is a schematic diagram illustrating a process of separating light emitting devices by the separation layer of FIG. 19.
  • the separation layer 1300_1 may include a plurality of graphene layers GL.
  • the plurality of graphene layers GL are disposed on the first graphene layer GL1 and the first graphene layer GL1 in contact with the buffer material layer 1200_1, and are separated from the isolation surface 390 of the light emitting device 300. It may include a second graphene layer (GL2) in contact.
  • the method of manufacturing the light emitting device 300 of FIGS. 6 to 18 is the same except that the isolation layer 1300_1 includes a plurality of graphene layers GL.
  • a method of separating the separation layer 1300_1 and the light emitting device 300 of FIG. 19 will be described in detail.
  • the first interface INF1 and the first graph between the buffer material layer 1200_1 and the first graphene layer GL1 are separated.
  • the second interface INF2 between the fin layer GL1 and the second graphene layer GL2 may be separated from the third interface INF3 between the second graphene layer GL2 and the separation surface 390 of the light emitting device 300, respectively. have.
  • the first interface INF1 between the buffer material layer 1200_1 and the first graphene layer GL1 is disposed on the buffer material layer 1200_1 after the light emitting device 300 is separated by adjusting the attractive force between the interfaces.
  • the first graphene layer GL1 may remain. That is, the light emitting device 300 separated from the lower substrate layer 1000_1 may be peeled off at the second interface INF2 or the third interface INF3 having a weak attraction force.
  • the light emitting device 300 to be separated may have the first conductivity-type semiconductor 310 of the isolation surface 390 as shown in FIG. 20. May be exposed.
  • the attraction force of the third interface INF3 is greater than the attraction force of the second interface INF2
  • a part of the second graphene layer GL2 is disposed on the separation surface 390 in the separated light emitting device 300.
  • the single conductivity type semiconductor 310 may not be exposed.
  • the second graphene layer GL2 including the conductive graphene may form the electrode material layer 370 at one end of the light emitting device 300.
  • the method may further include removing impurities disposed on the separation surface 390 of the light emitting device 300.
  • the separation layer 1300_1 includes a plurality of graphene layers GL
  • the stacking structure of the separation surface 390 of the light emitting device 300 may be different according to the attraction force between the plurality of interfaces INF. have.
  • the uniformity of the separation surface 390 of the light emitting device 300 may be somewhat lowered.
  • a post treatment process can be performed.
  • the separation process described above is repeated to remove the separation layer 1300_1, for example, the second graphene layer GL2, remaining on the separation surface 390 of the separated light emitting device 300. It can also be done. Since the interfacial attraction between the second graphene layer GL2 of the separation layer 1300_1 and the separation surface 390 of the light emitting device 300 is relatively weak, they may be removed by repeating the process of FIGS. 18 to 20. have.
  • 21 to 24 are cross-sectional views schematically showing the arrangement of the separation layer in the device stack according to another embodiment.
  • the isolation layer 1300 may be disposed in the first conductive semiconductor layer 3100 of the device stack 3000, and in some cases, the buffer material layer 1200 may be omitted and disposed directly on the base substrate 1100. May be
  • the isolation layer 1300_2 is disposed on the first sub-conductive semiconductor layer 3100 ′ _2 stacked on the buffer material layer 1200_2, and the first conductive semiconductor layer 3100_2 is disposed thereon. This can be stacked.
  • the first sub-conducting semiconductor layer 3100 ′ _2 may include substantially the same material as the first conductive semiconductor layer 3100_2. That is, the separation layer 1300_2 may be disposed in the first conductivity type semiconductor layer 3100_2.
  • the buffer material layer 1200 may provide a seed crystal of the first conductivity-type semiconductor layer 3100 grown on the isolation layer 1300, and may reduce the lattice constant between interfaces.
  • the device stack 3000_2 of FIG. 22 may induce a smooth crystal growth of the first conductive semiconductor layer 3100_2 by inserting the isolation layer 1300_2 into the first conductive semiconductor layer 3100_2.
  • the base substrate 1100_3 includes a material substantially the same as that of the first conductivity-type semiconductor layer 3100_3, the buffer material layer 1200 is omitted and the isolation layer 1300_3 is formed on the base. It may be disposed directly on the substrate 1100_3.
  • the base substrate 1100_3 when the first conductivity-type semiconductor layer 3100_3 includes gallium nitride (GaN) doped with n-type, and the base substrate 1100_3 is a GaN substrate, the base substrate 1100_3 and the first conductivity-type semiconductor layer The difference in lattice constant between 3100_3 may be small. In this case, even if the buffer material layer 1200 is omitted, the lattice constant difference between the base substrate 1100_3 and the first conductive semiconductor layer 3100_3 is small, and the GaN substrate may provide a seed crystal. Therefore, according to an embodiment, in manufacturing the light emitting device 300, the isolation layer 1300_3 may be directly disposed on the base substrate 1100_3, and the first conductivity-type semiconductor layer 3100_3 may be grown thereon.
  • GaN gallium nitride
  • the separation layer 1300 may be included in one or more layers, and may be disposed on different layers in the device stack 3000 or the lower substrate layer 1000.
  • the separation layer 1300_4 includes a first sub separation layer 1310_4 and a second sub separation layer 1320_4, and the first sub separation layer 1310_4 includes a buffer material layer 1200_4 and a first sub separation layer 1310_4.
  • the first sub-conductive semiconductor layer 3100'_4 is disposed between the first sub-conductive semiconductor layer 3100'_4 and the first sub-conductive semiconductor layer 3100'_4 and the first conductive semiconductor layer 3100_4. Can be. That is, in the case of FIG. 23, the second sub-separation layer 1320_4 may be further disposed in the first conductivity-type semiconductor layer 3100_4 compared to the device stack 3000 of FIG. 7.
  • the second sub-separation layer 1320_4 remains in the first sub-conductive semiconductor layer 3100'_4.
  • the second sub separation layer 1320_4 may be formed again to manufacture the device stack. That is, the first sub-conducting semiconductor layer 3100'_4 that provides the seed crystal of the first conductivity-type semiconductor layer 3100_4 may be repeatedly used several times.
  • the first sub isolation layer 1310_5 is disposed between the buffer material layer 1200_5 and the first conductivity type semiconductor layer 3100_5, and the second sub isolation layer 1320_5 is formed of the base substrate ( 1100_5 and the buffer material layer 1200_5. That is, in FIG. 24, a second sub separation layer 1320_5 may be further disposed between the base substrate 1100_5 and the buffer material layer 1200_5 as compared to the lower substrate layer 1000 of FIG. 7.
  • the separation layer 1300_5 including graphene may be easily separated or peeled off because the attraction force with any interface is weak.
  • the first sub separation layer 1310_5 of FIG. 29 may perform the function of separating the light emitting device 300 from the lower substrate layer 1000_5, and in the case of the second sub separation layer 1320_5, the base substrate. A function of separating the 1100_5 and the buffer material layer 1200_5 may be performed.
  • the second sub separation layer 1320_5 has stronger interfacial attraction with the buffer material layer 1200_5 than the base substrate 1100_5, the base substrate 1100_5 and the buffer material layer 1200_5 may be easily separated.
  • the base substrate 1100_5 of the lower substrate layer 1000_5 may be separated from the buffer material layer 1200_5 and reused.
  • the base substrate 1100_5 is an expensive substrate such as SiC
  • the reusable base substrate 1100_5 may reduce the manufacturing cost of the light emitting device 300.

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Abstract

발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치가 제공된다. 발광 소자의 제조 방법은 기판 및 상기 기판 상에 형성되는 버퍼 물질층을 포함하는 하부 기판을 준비하는 단계, 상기 하부 기판 상에 배치되고, 적어도 하나의 그래핀층을 포함하는 분리층을 형성하는 단계, 상기 분리층 상에 제1 도전형 반도체층, 활성 물질층 및 제2 도전형 반도체층을 적층하여 소자 적층체를 형성하는 단계, 상기 소자 적층체와 상기 분리층을 수직한 방향으로 식각하여 소자 로드를 형성하는 단계 및 상기 소자 로드를 상기 하부 기판으로부터 분리하여 발광 소자를 형성하는 단계를 포함한다.

Description

발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치
본 발명은 발광 소자, 그 제조방법 및 발광 소자를 포함하는 표시 장치에 관한 것으로, 더욱 상세하게는 일 단부의 측면이 매끄러운 형태를 가지는 발광 소자, 이의 제조 방법 및 발광 소자를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
유기 발광 다이오드(OLED)의 경우, 발광 소자의 형광물질로 유기물을 이용하는 것으로, 제조공정이 간단하며 표시 소자가 플렉서블한 특성을 가질 수 있는 장점이 있다. 그러나, 유기물은 고온의 구동환경에 취약한 점, 청색 광의 효율이 상대적으로 낮은 것으로 알려져 있다.
반면에, 무기 발광 다이오드의 경우, 형광물질로 무기물 반도체를 이용하여, 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
무기 발광 다이오드는 기판상에 n형 또는 p형으로 도핑(dopping)된 반도체층과 무기물 형광물질층을 성장시키고, 특정 형태를 가진 로드(rod)를 형성한 뒤 이를 분리하는 방법으로 제조될 수 있다. 다만, 발광 소자를 분리할 때 물리적인 방법을 이용할 경우, 발광 소자의 길이방향 일 측면이 매끄럽지 않은 형태로 분리되는 문제가 있었다. 발광 소자의 일 측면이 울퉁불퉁하거나 요철형태 또는 거칠기를 가지는 경우, 발광 소자가 컨택트(contact) 전극과 접촉시 쇼트(Short) 불량이 생기는 문제가 있었다.
따라서, 본 발명이 해결하고자 하는 과제는 접촉 전극과 연결되는 일 단부면이 평탄한 형태를 가지는 발광 소자 및 이의 제조방법을 제공하는 것이다.
또한, 본 발명은 상기 발광 소자를 포함하여 접촉 전극과 연결시 발생하는 전극 재료의 단선 문제 또는 쇼트 불량이 해소된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 제조 방법은 기판 및 상기 기판 상에 형성되는 버퍼 물질층을 포함하는 하부 기판을 준비하는 단계, 상기 하부 기판 상에 배치되고, 적어도 하나의 그래핀층을 포함하는 분리층을 형성하는 단계, 상기 분리층 상에 제1 도전형 반도체층, 활성 물질층 및 제2 도전형 반도체층을 적층하여 소자 적층체를 형성하는 단계, 상기 소자 적층체와 상기 분리층을 수직한 방향으로 식각하여 소자 로드를 형성하는 단계 및 상기 소자 로드를 상기 하부 기판으로부터 분리하여 발광 소자를 형성하는 단계를 포함한다.
상기 소자 로드를 형성하는 단계에서, 상기 분리층은 적어도 일부 식각되어 패터닝될 수 있다.
상기 분리층과 상기 하부 기판이 접하는 계면인 제1 계면에서 상기 분리층과 상기 하부 기판 사이의 계면간 인력은 상기 분리층과 상기 소자 로드가 접하는 계면인 제2 계면에서 상기 분리층과 상기 소자 로드 사이의 계면간 인력보다 클 수 있다.
상기 발광 소자를 형성하는 단계에서, 상기 제2 계면은 박리되되 상기 제1 계면은 박리되지 않으며, 상기 패터닝된 분리층은 상기 하부 기판 상에 잔존할 수 있다.
상기 발광 소자는 상기 소자 로드가 상기 제2 계면에서 박리되는 면인 분리면이 상기 제2 도전형 반도체층의 상면과 실질적으로 평탄하고 상호 평행할 수 있다.
상기 발광 소자는 상기 분리면의 표면 거칠기가 8 nm Ra 내지 12 nm Ra의 범위를 가질 수 있다.
상기 소자 로드를 형성하는 단계는, 상기 소자 로드의 측면을 둘러싸도록 배치되는 절연막을 형성하는 단계를 더 포함하고, 상기 발광 소자는 상기 제1 도전형 반도체층, 상기 활성 물질층 및 상기 제2 도전형 반도체층의 측면을 둘러싸도록 배치되는 상기 절연막을 더 포함할 수 있다.
상기 분리층은 제1 그래핀층 및 상기 제1 그래핀층 상에 배치된 제2 그래핀층을 포함하고, 상기 제1 그래핀층은 상기 버퍼 물질층과 제3 계면을 형성하고, 상기 제2 그래핀층은 상기 소자 로드와 제5 계면을 형성하고, 상기 제1 그래핀층 및 상기 제2 그래핀층은 제4 계면을 형성할 수 있다.
상기 발광 소자를 형성하는 단계에서, 상기 제3 계면은 박리되지 않고, 상기 제4 계면 및 상기 제5 계면 중 적어도 일부는 박리되며, 상기 제1 그래핀층은 상기 하부 기판 상에 잔존하고, 상기 제2 그래핀층은 상기 제1 그래핀층과의 상기 제4 계면 또는 상기 소자 로드와의 상기 제5 계면에 형성될 수 있다.
상기 분리층은 상기 하부 기판 상에 배치되는 제1 서브 분리층 및 상기 기판과 상기 버퍼 물질층 사이에 게재되는 제2 서브 분리층을 포함할 수 있다.
상기 소자 적층체는 상기 제2 도전형 반도체층 상이 배치되는 전극 물질층을 더 포함할 수 있다.
상기 소자 로드를 형성하는 단계는, 상기 소자 적층체 상에 식각 마스크층 및 상기 식각 마스크층 상에 적어도 하나의 나노 패턴이 서로 이격되어 배치되는 식각 패턴층을 형성하는 단계, 상기 나노 패턴이 이격되어 형성되는 영역을 수직으로 식각하여 홀을 형성하는 단계 및 상기 식각 마스크층 및 상기 식각 패턴층을 제거하는 단계를 포함할 수 있다.
상기 소자 적층체와 상기 분리층은 다른 식각 선택비를 갖는 재료를 포함하고, 상기 홀을 형성하는 단계는, 상기 소자 적층체를 수직으로 식각하여 상기 나노 패턴이 이격되어 형성되는 영역과 상기 분리층이 중첩되는 영역 중 적어도 일부를 노출시키는 단계 및 상기 분리층의 노출된 영역을 식각하여 패터닝하는 단계를 더 포함할 수 있다.
상기 소자 적층체를 수직으로 식각하는 단계에서, 식각 에천트는 염소가스(Cl 2) 및 산소가스(O 2)를 포함하고, 상기 분리층과 상기 소자 적층체는 동시에 식각될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 발광 소자는 제1 극성으로 도핑된 제1 도전형 반도체, 상기 제1 도전형 반도체의 상부에 배치되는 활성층, 상기 활성층의 상부에 배치되고, 상기 제1 극성과 반대인 제2 극성으로 도핑되는 제2 도전형 반도체, 상기 제2 도전형 반도체의 상부에 배치되는 전극 물질층 및 상기 제1 도전형 반도체, 상기 제2 도전형 반도체, 상기 활성층 및 상기 전극 물질층의 측면을 둘러싸도록 배치되는 절연성 물질층을 포함하되, 상기 제1 도전형 반도체의 하면은 상기 제2 도전형 반도체의 상면과 각각 실질적으로 평탄하고 상호 평행하다.
상기 제1 도전형 반도체의 상기 하면 및 상기 제2 도전형 반도체의 상기 상면은 표면 거칠기가 8 nm Ra 내지 12 nm Ra의 범위를 가질 수 있다.
상기 발광 소자는 장축의 일 방향으로 측정된 길이가 3.0 ㎛ 내지 6.0㎛의 범위를 가지고. 상기 일 방향과 교차하는 타 방향으로 특정된 길이는 400nm 내지 700nm의 범위를 가질 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 기판, 상기 기판상에서 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 서로 이격되어 배치되는 적어도 하나의 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극이 서로 이격된 공간에 배치되는 적어도 하나의 발광 소자, 상기 제1 전극을 부분적으로 덮되, 상기 발광 소자의 제1 단부와 접촉하는 제1 접촉 전극 및 상기 제1 접촉 전극과 이격되어 배치되고 상기 제2 전극을 부분적으로 덮되, 상기 발광 소자의 상기 제1 단부의 반대편인 제2 단부와 접촉하는 제2 접촉 전극을 포함하며, 상기 발광 소자는 상기 제1 단부와 상기 제2 단부의 각 측부면이 상기 기판에 수직한 면과 평행하도록 평탄한 형상을 갖는다.
상기 발광 소자는 제1 도전형 반도체, 상기 제1 도전형 반도체의 상부에 배치되는 활성층, 상기 활성층의 상부에 배치되고, 상기 제1 도전형 반도체와 반대 극성을 갖는 제2 도전형 반도체, 상기 제2 도전형 반도체의 상부에 배치되는 전극 물질층, 및 상기 제1 도전형 반도체, 상기 활성층, 상기 제2 도전형 반도체 및 상기 전극 물질층의 측면을 둘러싸도록 배치되는 절연성 물질층을 포함할 수 있다.
상기 발광 소자의 상기 제1 단부 및 상기 제2 단부의 각 측부면은 표면 거칠기가 8 nm Ra 내지 12 nm Ra의 범위를 가질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자의 제조 방법에 의하면, 기판 상에 성장된 소자 로드를 그래핀층을 이용한 박리를 이용하여 상기 기판으로부터 분리하기 때문에, 제조되는 발광 소자의 분리면이 평탄할 수 있다. 또한, 소자 로드의 외면에 절연층을 형성한 뒤 기판으로부터 분리하여 발광 소자를 제조할 수 있다. 따라서, 추가적인 식각 공정 없이 양 측면이 평탄한 발광 소자를 제조할 수 있다.
또, 표시 장치의 전극 사이에 배치되는 발광 소자는 양 측면이 평탄하여 실질적으로 평행하기 때문에, 접촉 전극과의 연결시 접촉 전극 재료의 단선이나 쇼트 불량을 방지할 수 있다
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 I-I' 선, II-II' 선 및 III-III' 선을 따라 자른 단면도이다.
도 3a는 일 실시예에 따른 발광 소자의 개략도이다.
도 3b는 도 3a의 3b-3b' 선을 따라 자른 단면도이다.
도 4는 도 3b의 일부분의 확대도이다.
도 5는 도 2의 A부분의 확대도이다.
도 6 내지 도 18은 일 실시예에 따른 발광 소자의 제조방법을 개략적으로 도시하는 단면도들이다.
도 19 내지 도 24는 다른 실시예에 따른 발광 소자의 제조방법 중 일부를 개략적으로 도시하는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
표시 장치(10)는 화소(PX)로 정의되는 영역을 적어도 하나 포함할 수 있다. 복수의 화소(PX)들은 표시 장치(10)의 표시부에 배치되어 각각 특정 파장대의 광을 표시 장치(10)의 외부로 방출할 수 있다. 도 1에서는 3개의 화소(PX1, PX2, PX3)들을 예시적으로 도시하였으나, 표시 장치(10)는 더 많은 수의 화소를 포함할 수 있음은 자명하다. 도면에서는 단면상 일 방향, 예컨대 제1 방향(D1)으로만 배치되는 복수의 화소(PX)들을 도시하고 있으나, 복수의 화소(PX)들은 제1 방향(D1)과 교차하는 방향인 제2 방향(D2)으로도 배치될 수도 있다. 또한, 도 1의 화소(PX)들이 복수개로 분할되어 각각이 하나의 화소(PX)를 구성할 수도 있다. 반드시 도 1과 같이 화소들이 평행하게 제1 방향(D1)으로만 배치되지 않고 수직한 방향(또는, 제2 방향(D2))으로 배치되거나 지그재그형으로 배치되는 등 다양한 구조가 가능하다.
도면에서는 도시하지 않았으나, 표시 장치(10)는 발광 소자(300)가 배치되어 특정 색의 광을 표시하는 발광영역과 발광영역 이외의 영역으로 정의되는 비발광영역을 포함할 수 있다. 비발광영역은 표시 장치(10)의 외부에서 시인되지 않도록 특정 부재들에 의해 커버될 수 있다. 비발광영역에는 발광영역에 배치되는 발광 소자(300)를 구동하기 위한 다양한 부재들이 배치될 수 있다. 일 예로, 비발광영역에는 발광영역으로 전기신호를 인가하기 위한 배선, 회로부, 구동부 등이 배치될 수 있으나, 이에 제한되는 것은 아니다.
복수의 화소(PX)들은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 색을 표시할 수 있다. 발광 소자(300)에서 방출되는 광은 표시 장치(10)의 발광부를 통해 외부에서 표시될 수 있다. 일 실시예에서, 서로 다른 색을 표시하는 화소(PX)마다 서로 다른 색을 발광하는 발광 소자(300)를 포함할 수 있다. 예를 들어, 적색을 표시하는 제1 화소(PX1)는 적색의 광을 발광하는 발광 소자(300)를 포함하고, 녹색을 표시하는 제2 화소(PX2)는 녹색의 광을 발광하는 발광 소자(300)를 포함하고, 청색을 표시하는 제3 화소(PX3)는 청색의 광을 방출하는 발광 소자(300)를 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 경우에 따라서는 서로 다른 색을 나타내는 화소들이 동일한 색(예컨대 청색)을 발광하는 발광 소자(300)를 포함하고, 발광 경로 상에 파장 변환층이나 컬러 필터를 배치하여 각 화소의 색을 구현할 수도 있다. 다만, 이에 제한되는 것은 아니며, 경우에 따라서는 인접한 화소(PX)들이 같은 색의 광을 방출할 수도 있다.
도 1을 참조하면, 표시 장치(10)는 복수의 전극(210, 220)들과 복수의 발광 소자(300)를 포함할 수 있다. 각 전극(210, 220)들의 적어도 일부는 각 화소(PX) 내에 배치되어, 발광 소자(300)와 전기적으로 연결되고, 발광 소자(300)가 특정 색을 발광하도록 전기신호를 인가할 수 있다.
또한, 각 전극(210, 220)들의 적어도 일부는 발광 소자(300)를 정렬하기 위해, 화소(PX) 내에 전기장을 형성하는 데에 활용될 수 있다. 구체적으로 설명하면, 복수의 화소(PX)들에 서로 다른 색을 발광하는 발광 소자(300)를 정렬시킬 때, 각 화소(PX)별로 서로 다른 발광 소자(300)를 정확하게 정렬시키는 것이 필요하다. 유전영동법을 이용하여 발광 소자(300)를 정렬시킬 때에는, 발광 소자(300)가 포함된 용액을 표시 장치(10)에 도포하고, 이에 교류 전원을 인가하여 전기장에 의한 커패시턴스를 형성함으로써 발광 소자(300)에 유전영동힘을 가해 정렬시킬 수 있다.
복수의 전극(210, 220)은 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다. 예시적인 실시예에서, 제1 전극(210)은 각 화소(PX)마다 분리된 화소 전극이고, 제2 전극(220)은 복수의 화소(PX)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극(210)과 제2 전극(220) 중 어느 하나는 발광 소자(300)의 애노드 전극이고, 다른 하나는 발광 소자(300)의 캐소드 전극일 수 있다. 다만, 이에 제한되지 않고 그 반대의 경우일 수도 있다.
제1 전극(210)과 제2 전극(220)은 각각 제1 방향(D1)으로 연장되어 배치되는 전극 줄기부(210S, 220S)와 전극 줄기부(210S, 220S)에서 제1 방향(D1)과 교차하는 방향인 제2 방향(D2)으로 연장되어 분지되는 적어도 하나의 전극 가지부(210B, 220B)를 포함할 수 있다.
구체적으로, 제1 전극(210)은 제1 방향(D1)으로 연장되어 배치되는 제1 전극 줄기부(210S)와 제1 전극 줄기부(210S)에서 분지되되, 제2 방향(D2)으로 연장되는 적어도 하나의 제1 전극 가지부(210B)를 포함할 수 있다. 제1 전극 줄기부(210S)는 도면에서는 도시하지 않았으나 일 단부는 신호인가패드에 연결되고, 타 단부는 제1 방향(D1)으로 연장되되, 각 화소(PX) 사이에서 전기적으로 연결이 분리될 수 있다. 상기 신호인가패드는 표시 장치(10) 또는 외부의 전력원과 연결되어 제1 전극 줄기부(210S)에 전기신호를 인가하거나, 발광 소자(300)의 정렬시 교류 전원을 인가할 수 있다.
임의의 일 화소의 제1 전극 줄기부(210S)는 동일 행에 속하는(예컨대, 제1 방향(D1)으로 인접한) 이웃하는 화소의 제1 전극 줄기부(210S)와 실질적으로 동일 직선 상에 놓일 수 있다. 다시 말해, 일 화소의 제1 전극 줄기부(210S)는 양 단이 각 화소(PX) 사이에서 이격되어 종지하되, 이웃 화소의 제1 전극 줄기부(210S)는 상기 일 화소의 제1 전극 줄기부(210S)의 연장선에 정렬될 수 있다. 이와 같은 제1 전극 줄기부(210S)의 배치는 제조 과정에서 하나의 연결된 줄기 전극으로 형성되었다가, 발광 소자(300)의 정렬 공정을 수행한 후에 레이저 등을 통해 단선되어 형성된 것일 수 있다. 이에 따라, 각 화소(PX)에 배치되는 제1 전극 줄기부(210S)는 각 제1 전극 가지부(210B)에 서로 다른 전기 신호를 인가할 수 있고, 제1 전극 가지부(210B)는 각각 별개로 구동될 수 있다.
제1 전극 가지부(210B)는 제1 전극 줄기부(210S)의 적어도 일부에서 분지되고, 제2 방향(D2)으로 연장되어 배치되되, 제1 전극 줄기부(210S)에 대향되어 배치되는 제2 전극 줄기부(220S)와 이격된 상태에서 종지될 수 있다. 즉, 제1 전극 가지부(210B)는 일 단부가 제1 전극 줄기부(210S)와 연결되고, 타 단부는 제2 전극 줄기부(220S)와 이격된 상태로 화소(PX) 내에 배치될 수 있다. 제1 전극 가지부(210B)는 각 화소(PX) 마다 전기적으로 분리되는 제1 전극 줄기부(210S)에 연결되어 있기 때문에, 각 화소(PX)별로 서로 다른 전기 신호를 인가받을 수 있다.
또한, 제1 전극 가지부(210B)는 각 화소(PX)에 하나 이상 배치될 수 있다. 도 1에서는 두개의 제1 전극 가지부(210B)가 배치되고, 그 사이에 제2 전극 가지부(220B)가 배치된 것을 도시하고 있으나, 이에 제한되지 않으며, 더 많은 수의 제1 전극 가지부(210B)가 배치될 수 있다. 이 경우, 제1 전극 가지부(210B)들은 복수개의 제2 전극 가지부(220B)와 교대로 이격된 상태로 배치되며, 그 사이에 복수개의 발광 소자(300)가 배치될 수 있다. 몇몇 실시예에서, 제1 전극 가지부(210B)들 사이에 제2 전극 가지부(220B)가 배치되어, 각 화소(PX)는 제2 전극 가지부(220B)를 기준으로 대칭구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제2 전극(220)은 제1 방향(D1)으로 연장되어 제1 전극 줄기부(210S)와 이격되어 대향하도록 배치되는 제2 전극 줄기부(220S)와 제2 전극 줄기부(220S)에서 분지되되, 제2 방향(D2)으로 연장되어 제1 전극 가지부(210B)와 이격되어 대향하도록 배치되는 적어도 하나의 제2 전극 가지부(220B)를 포함할 수 있다. 제2 전극 줄기부(220S)도 제1 전극 줄기부(210S)와 같이 일 단부는 신호인가패드에 연결될 수 있다. 다만, 제2 전극 줄기부(220S)는 타 단부가 제1 방향(D1)으로 인접한 복수의 화소(PX)로 연장될 수 있다. 즉, 제2 전극 줄기부(220S)는 각 화소(PX) 사이에서 전기적으로 연결될 수 있다. 이에 따라, 임의의 일 화소 제2 전극 줄기부(220S)는 양 단이 각 화소(PX) 사이에서 이웃 화소의 제2 전극 줄기부(220S)의 일 단에 연결되어 각 화소(PX)에 동일한 전기 신호를 인가할 수 있다.
제2 전극 가지부(220B)는 제2 전극 줄기부(220S)의 적어도 일부에서 분지되고, 제2 방향(D2)으로 연장되어 배치되되, 제1 전극 줄기부(210S)와 이격된 상태에서 종지될 수 있다. 즉, 제2 전극 가지부(220B)는 일 단부가 제2 전극 줄기부(220S)와 연결되고, 타 단부는 제1 전극 줄기부(210S)와 이격된 상태로 화소(PX) 내에 배치될 수 있다. 제2 전극 가지부(220B)는 각 화소(PX) 마다 전기적으로 연결되는 제2 전극 줄기부(220S)에 연결되어 있기 때문에, 각 화소(PX)마다 동일한 전기 신호를 인가 받을 수 있다.
또한, 제2 전극 가지부(220B)는 제1 전극 가지부(210B)와 이격되어 대향하도록 배치될 수 있다. 여기서, 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)는 각 화소(PX)의 중앙을 기준으로 서로 반대방향에서 이격되어 대향하므로, 제1 전극 가지부(210B)와 제2 전극 가지부(220B)는 연장되는 방향이 반대일 수 있다. 다시 말해, 제1 전극 가지부(210B)는 제2 방향(D2)의 일 방향으로 연장되고, 제2 전극 가지부(220B)는 제2 방향(D2)의 타 방향으로 연장되어, 각 가지부의 일 단부는 화소(PX)의 중앙을 기준으로 서로 반대방향에 배치될 수 있다. 다만, 이에 제한되지 않으며, 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)는 화소(PX)의 중앙을 기준으로 동일한 방향에서 서로 이격되어 배치될 수도 있다. 이 경우, 각 전극 줄기부(210S, 220S)에서 분지되는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)는 동일한 방향으로 연장될 수도 있다.
도 1에서는 각 화소(PX) 내에 하나의 제2 전극 가지부(220B)가 배치된 것을 도시하고 있으나, 이에 제한되지 않으며, 더 많은 수의 제2 전극 가지부(220B)가 배치될 수 있다.
제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이에는 복수의 발광 소자(300)가 정렬될 수 있다. 구체적으로, 복수의 발광 소자(300) 중 적어도 일부는 일 단부가 제1 전극 가지부(210B)와 전기적으로 연결되고, 타 단부가 제2 전극 가지부(220B)와 전기적으로 연결될 수 있다.
복수의 발광 소자(300)들은 제2 방향(D2)으로 이격되고, 실질적으로 서로 평행하게 정렬될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서는 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 가지되 일 방향으로 배향되어 정렬될 수도 있다.
제1 전극 가지부(210B)와 제2 전극 가지부(220B) 상에는 각각 접촉 전극(260)이 배치될 수 있다.
복수의 접촉 전극(260)은 제2 방향(D2)으로 연장되어 배치되되, 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 접촉 전극(260)은 발광 소자(300)의 적어도 일 단부와 컨택될 수 있으며, 접촉 전극(260)은 제1 전극(210) 또는 제2 전극(220)과 컨택되어 전기 신호를 인가받을 수 있다. 이에 따라, 접촉 전극(260)은 제1 전극(210)과 제2 전극(220)으로부터 전달되는 전기 신호를 발광 소자(300)에 전달할 수 있다.
구체적으로, 접촉 전극(260)은 각 전극 가지부(210B, 220B) 상에서 이들을 부분적으로 덮도록 배치되며, 발광 소자(300)의 일 단부 또는 타 단부와 접촉되는 제1 접촉 전극(261)과 제2 접촉 전극(262)을 포함할 수 있다.
제1 접촉 전극(261)은 제1 전극 가지부(210B) 상에 배치되며, 발광 소자(300)의 제1 전극(210)과 전기적으로 연결되는 일 단부와 컨택될 수 있다. 제2 접촉 전극(262)은 제2 전극 가지부(220B) 상에 배치되며, 발광 소자(300)의 제2 전극(220)과 전기적으로 연결되는 타 단부와 컨택될 수 있다.
몇몇 실시예에서, 제1 전극 가지부(210B) 또는 제2 전극 가지부(220B)와 전기적으로 연결되는 발광 소자(300)의 양 단부는 n형 또는 p형으로 도핑된 도전형 반도체층일 수 있다. 제1 전극 가지부(210B)와 전기적으로 연결되는 발광 소자(300)의 일 단부가 p형으로 도핑된 도전형 반도체층일 경우, 제2 전극 가지부(220B)와 전기적으로 연결되는 발광 소자(300)의 타 단부는 n형으로 도핑된 도전형 반도체층일 수 있다. 다만, 이에 제한되는 것은 아니며, 그 반대의 경우일 수도 있다.
제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 상에서 이들을 부분적으로 덮도록 배치될 수 있다. 도 1과 같이, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제2 방향(D2)으로 연장되며, 서로 이격되어 대향하도록 배치될 수 있다. 다만, 제1 접촉 전극(261)과 제2 접촉 전극(262)의 일 단부는 각 전극 가지부(210B, 220B)의 일 단부가 일부 노출되도록 종지할 수 있다. 또한, 제1 접촉 전극(261)과 제2 접촉 전극(262)의 타 단부는 각 전극 줄기부(210S, 220S)와 중첩되지 않도록 이격된 상태로 종지할 수 있다. 다만, 이에 제한되는 것은 아니며, 각 전극 가지부(210B, 220B)를 덮을 수도 있다.
한편, 도 1에 도시된 바와 같이, 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)는 각각 컨택홀, 예컨대 제1 전극 컨택홀(CNTD) 및 제2 전극 컨택홀(CNTS)을 통해 후술하는 박막 트랜지스터(120) 또는 전원 배선(161)과 전기적으로 연결될 수 있다. 도 1에서는 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S) 상의 컨택홀은 각 화소(PX) 별로 배치된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 상술한 바와 같이, 제2 전극 줄기부(220S)의 경우 인접한 화소(PX)로 연장되어 전기적으로 연결될 수 있기 때문에, 몇몇 실시예에서 제2 전극 줄기부(220S)는 하나의 컨택홀을 통해 박막 트랜지스터와 전기적으로 연결될 수 있다.
이하에서는 도 2를 참조하여, 표시 장치(10) 상에 배치되는 복수의 부재들의 보다 구체적인 구조에 대하여 설명한다.
도 2는 도 1의 I-I'선, II-II' 선 및 III-III' 선을 따라 자른 단면도이다. 도 2는 일 화소(PX)만을 도시하고 있으나, 다른 화소의 경우에도 동일하게 적용될 수 있다. 도 2는 임의의 발광 소자(300)의 일 단부와 타 단부를 가로지르는 단면을 도시한다.
도 1 및 도 2를 참조하면, 표시 장치(10)는 기판(110), 기판(110) 상에 배치된 박막 트랜지스터(120, 140), 박막 트랜지스터(120, 140) 상부에 배치된 전극(210, 220)들과 발광 소자(300)를 포함할 수 있다. 박막 트랜지스터는 제1 박막 트랜지스터(120)와 제2 박막 트랜지스터(140)를 포함할 수 있으며, 이들은 각각 구동 트랜지스터와 스위칭 트랜지스터일 수 있다. 각 박막 트랜지스터(120, 140)는 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 제1 전극(210)은 제1 박막 트랜지스터(120)의 드레인 전극과 전기적으로 연결될 수 있다.
더욱 구체적으로 설명하면, 기판(110)은 절연 기판일 수 있다. 기판(110)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들수 있다. 기판(110)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수도 있다.
기판(110) 상에는 버퍼층(115)이 배치될 수 있다. 버퍼층(115)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(115)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
버퍼층(115) 상에는 반도체층이 배치된다. 반도체층은 제1 박막 트랜지스터(120)의 제1 활성층(126), 제2 박막 트랜지스터(140)의 제2 활성층(146) 및 보조층(163)을 포함할 수 있다. 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다.
반도체층 상에는 제1 게이트 절연층(170)이 배치된다. 제1 게이트 절연층(170)은 반도체층을 덮는다. 제1 게이트 절연층(170)은 박막 트랜지스터의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(170)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 게이트 절연층(170) 상에는 제1 도전층이 배치된다. 제1 도전층은 제1 게이트 절연층(170)을 사이에 두고 제1 박막 트랜지스터(120)의 제1 활성층(126) 상에 배치된 제1 게이트 전극(121), 제2 박막 트랜지스터(140)의 제2 활성층(146) 상에 배치된 제2 게이트 전극(141) 및 보조층(163) 상에 배치된 전원 배선(161)을 포함할 수 있다. 제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층은 단일막 또는 다층막일 수 있다.
제1 도전층 상에는 제2 게이트 절연층(180)이 배치된다. 제2 게이트 절연층(180)은 층간 절연막일 수 있다. 제2 게이트 절연층(180)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질로 이루어질 수 있다.
제2 게이트 절연층(180) 상에는 제2 도전층이 배치된다. 제2 도전층은 제2 절연층을 사이에 두고 제1 게이트 전극(121) 상에 배치된 커패시터 전극(128)을 포함한다. 커패시터 전극(128)은 제1 게이트 전극(121)과 유지 커패시터를 이룰 수 있다.
제2 도전층은 상술한 제1 도전층과 동일하게 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 도전층 상에는 층간절연층(190)이 배치된다. 층간절연층(190)은 층간 절연막일 수 있다. 더 나아가, 층간절연층(190)은 표면 평탄화 기능을 수행할 수 있다. 층간절연층(190)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
층간절연층(190) 상에는 제3 도전층이 배치된다. 제3 도전층은 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 제1 소스 전극(124), 제2 박막 트랜지스터(140)의 제2 드레인 전극(143)과 제2 소스 전극(144), 및 전원 배선(161) 상부에 배치된 전원 전극(162)을 포함한다.
제1 소스 전극(124) 및 제1 드레인 전극(123)은 각각 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제1 컨택홀(129)을 통해 제1 활성층(126)과 전기적으로 연결될 수 있다. 제2 소스 전극(144) 및 제2 드레인 전극(143)은 각각 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제2 컨택홀(149)을 통해 제2 활성층(146)과 전기적으로 연결될 수 있다. 전원 전극(162)은 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제3 컨택홀(169)을 통해 전원 배선(161)과 전기적으로 연결될 수 있다.
제3 도전층은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제3 도전층 상에는 절연기판층(200)이 배치된다. 절연기판층(200)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질로 이루어질 수 있다. 절연기판층(200)의 표면은 평탄할 수 있다.
절연기판층(200) 상에는 복수의 격벽(410, 420)이 배치될 수 있다. 복수의 격벽(410, 420)은 각 화소(PX) 내에서 서로 이격되어 대향하도록 배치되고, 서로 이격된 격벽(410, 420), 예컨대 제1 격벽(410) 및 제2 격벽(420) 상에는 각각 제1 전극(210)과 제2 전극(220)이 배치될 수 있다. 도 1에서는 하나의 화소(PX) 내에 3개의 격벽(410, 420), 구체적으로 2개의 제1 격벽(410)과 하나의 제2 격벽(420)이 배치되어, 각각 이들을 덮도록 제1 전극(210)과 제2 전극(220)이 배치되는 경우를 도시하고 있다. 도 2에서는 이들 중 하나의 제1 격벽(410)과 하나의 제2 격벽(420)의 단면도만을 도시하고 있으며, 이들의 배치 구조는 도 2에서 도시되지 않은 다른 제1 격벽(410)의 경우에도 동일하게 적용될 수 있다.
다만, 이에 제한되지 않으며, 하나의 화소(PX) 내에서 더 많은 수의 격벽(410, 420)이 배치될 수도 있다. 예를 들어, 더 많은 수의 격벽(410, 420)이 배치되어 더 많은 수의 제1 전극(210)과 제2 전극(220)이 배치될 수도 있다. 격벽(410, 420)은 그 위에 제1 전극(210)이 배치되는 적어도 하나의 제1 격벽(410)과, 그 위에 제2 전극(220)이 배치되는 적어도 하나의 제2 격벽(420)을 포함할 수도 있다. 이 경우, 제1 격벽(410)과 제2 격벽(420)은 서로 이격되어 대향하도록 배치되되, 복수의 격벽들이 일 방향으로 서로 교대로 배치될 수 있다. 몇몇 실시예에서, 두개의 제1 격벽(410)이 이격되어 배치되고, 상기 이격된 제1 격벽(410) 사이에 하나의 제2 격벽(420)이 배치될 수도 있다.
또한, 도 2에서는 도시하지 않았으나, 상술한 바와 같이 제1 전극(210)과 제2 전극(220)은 각각 전극 줄기부(210S, 220S)와 전극 가지부(210B, 220B)를 포함할 수 있다. 도 2의 제1 격벽(410)과 제2 격벽(420) 상에는 각각 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 배치된 것으로 이해될 수 있다.
복수의 격벽(410, 420)은 실질적으로 동일한 물질로 이루어져 하나의 공정에서 형성될 수 있다. 이 경우, 격벽(410, 420)은 하나의 격자형 패턴을 이룰 수도 있다. 격벽(410, 420)은 폴리이미드(PI)를 포함할 수 있다.
한편, 도면에서는 도시하지 않았으나, 복수의 격벽(410, 420)들 중 적어도 일부는 각 화소(PX)의 경계에 배치되어 이들을 서로 구분할 수도 있다. 이러한 격벽들도 상술한 제1 격벽(410) 및 제2 격벽(420)과 함께 실질적으로 격자형 패턴으로 배치될 수 있다. 각 화소(PX)의 경계에 배치되는 격벽(410, 420) 중 적어도 일부는 표시 장치(10)의 전극 라인을 커버하도록 형성될 수도 있다.
복수의 격벽(410, 420)은 절연기판층(200)을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(410, 420)은 발광 소자(300)가 배치된 평면을 기준으로 상부로 돌출될 수 있고, 상기 돌출된 부분은 적어도 일부가 경사를 가질 수 있다. 경사를 가지고 돌출된 구조의 격벽(410, 420)은 그 위에 배치되는 후술하는 반사층(211, 221)이 입사되는 광을 반사시킬 수 있다. 발광 소자(300)에서 반사층(211, 221)으로 향하는 광은 반사되어 표시 장치(10)의 외부 방향, 예를 들어, 격벽(410, 420)의 상부로 전달될 수 있다. 돌출된 구조의 격벽(410, 420)의 형상은 특별히 제한되지 않는다. 도 2에서는 측면이 경사지고, 상면이 평탄하여 모서리가 각진 형태인 것을 도시하고 있으나, 이에 제한되지 않으며 곡선형으로 돌출된 구조일 수도 있다.
복수의 격벽(410, 420) 상에는 반사층(211, 221)이 배치될 수 있다.
제1 반사층(211)은 제1 격벽(410)을 덮으며, 일부는 절연기판층(200)을 관통하는 제4 컨택홀(319_1)을 통해 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결된다. 제2 반사층(221)은 제2 격벽(420)을 덮으며, 일부는 절연기판층(200)을 관통하는 제5 컨택홀(319_2)을 통해 전원 전극(162)과 전기적으로 연결된다.
제1 반사층(211)은 화소(PX) 내에서 제4 컨택홀(319_1)을 통해 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결될 수 있다. 따라서, 제1 박막 트랜지스터(120)는 화소(PX)와 중첩되는 영역에 배치될 수 있다. 도 1에서는 제1 전극 줄기부(210S)상에 배치된 제1 전극 컨택홀(CNTD)을 통해 제1 박막 트랜지스터(120)와 전기적으로 연결되는 것을 도시하고 있다. 즉, 제1 전극 컨택홀(CNTD)은 제4 컨택홀(319_1)일 수 있다.
제2 반사층(221)도 화소(PX) 내에서 제5 컨택홀(319_2)을 통해 전원 전극(162)과 전기적으로 연결될 수 있다. 도 2에서는 일 화소(PX) 내에서 제2 반사층(221)이 제5 컨택홀(319_2)을 통해 연결되는 것을 도시하고 있다. 도 1에서는 제2 전극 줄기부(220S) 상의 복수의 제2 전극 컨택홀(CNTS)을 통해 각 화소(PX)의 제2 전극(220)이 전원 배선(161)과 전기적으로 연결되는 것을 도시하고 있다. 즉, 제2 전극 컨택홀(CNTS)은 제5 컨택홀(319_2)일 수 있다.
상술한 바와 같이, 도 1에서는 제1 전극 컨택홀(CNTD)과 제2 전극 컨택홀(CNTS)은 각각 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)상에 배치된다. 이에 따라, 도 2는 표시 장치(10)의 단면도상, 제1 전극(210) 및 제2 전극(220)은 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 배치되는 격벽(410, 420)과 이격된 영역에서 각각 제4 컨택홀(319_1) 및 제5 컨택홀(319_2)을 통해 제1 박막 트랜지스터(120) 또는 전원 배선(161)과 전기적으로 연결되는 것을 도시하고 있다.
다만, 이에 제한되는 것은 아니다. 예를 들어, 도 1에서 제2 전극 컨택홀(CNTS)은 제2 전극 줄기부(220S) 상에서도 다양한 위치에 배치될 수 있고, 경우에 따라서는 제2 전극 가지부(220B) 상에 위치할 수도 있다. 또한, 몇몇 실시예에서는, 제2 반사층(221)은 일 화소(PX) 이외의 영역에서 하나의 제2 전극 컨택홀(CNTS) 또는 제5 컨택홀(319_2)과 연결될 수 있다.
표시 장치(10)의 화소(PX)가 배치된 발광영역 이외의 영역, 예컨대, 발광영역의 외측부에는 발광 소자(300)가 배치되지 않는 비발광영역이 존재할 수 있다. 상술한 바와 같이, 각 화소(PX)의 제2 전극(220)들은 서로 제2 전극 줄기부(220S)를 통해 전기적으로 연결되어, 동일한 전기 신호를 인가받을 수 있다.
몇몇 실시예에서 제2 전극(220)의 경우, 표시 장치(10)의 외측부에 위치한 상기 비발광영역에서 제2 전극 줄기부(220S)가 하나의 제2 전극 컨택홀(CNTS)을 통해 전원 전극(162)과 전기적으로 연결될 수 있다. 도 1의 표시 장치(10)와 달리, 제2 전극 줄기부(220S)가 하나의 컨택홀을 통해 전원 전극(162)과 연결되더라도, 제2 전극 줄기부(220S)는 인접한 화소(PX)에 연장되어 배치되고, 전기적으로 연결되어 있기 때문에, 각 화소(PX)의 제2 전극 가지부(220B)에 동일한 전기 신호를 인가할 수도 있다. 표시 장치(10)의 제2 전극(220)의 경우, 전원 전극(162)으로부터 전기신호를 인가받기 위한 컨택홀의 위치는 표시 장치(10)의 구조에 따라 다양할 수도 있다. 이에 제한되지 않는다.
한편, 다시 도 1과 도 2를 참조하면, 반사층(211, 221)은 발광 소자(300)에서 방출되는 광을 반사시키기 위해, 반사율이 높은 물질을 포함할 수 있다. 일 예로, 반사층(211, 221)은 은(Ag), 구리(Cu) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반사층(211) 및 제2 반사층(221) 상에는 각각 제1 전극층(212) 및 제2 전극층(222)이 배치될 수 있다.
제1 전극층(212)은 제1 반사층(211)의 바로 위에 배치된다. 제1 전극층(212)은 제1 반사층(211)과 실질적으로 동일한 패턴을 가질 수 있다. 제2 전극층(222)은 제2 반사층(221)의 바로 위에 배치되되, 제1 전극층(212)과 이격되도록 배치된다. 제2 전극층(222)은 제2 반사층(221)과 실질적으로 동일한 패턴을 가질 수 있다.
일 실시예에서, 전극층(212, 222)은 각각 하부의 반사층(211, 221)을 덮을 수 있다. 즉, 전극층(212, 222)은 반사층(211, 221)보다 크게 형성되어 전극층(212, 222)의 단부 측면을 덮을 수 있다. 그러나, 이에 제한되는 것은 아니다.
제1 전극층(212)과 제2 전극층(222)은 각각 제1 박막 트랜지스터(120) 또는 전원 전극(162)과 연결된 제1 반사층(211)과 제2 반사층(221)으로 전달되는 전기 신호를 후술할 접촉 전극(261, 262)들에 전달할 수 있다. 전극층(212, 222)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 전극층(212, 222)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 반사층(211, 221)과 전극층(212, 222)은 ITO, IZO, ITZO 등과 같은 투명도전층과 은, 구리와 같은 금속층이 각각 한층 이상 적층된 구조를 이룰 수 있다. 일 예로, 반사층(211, 221)과 전극층(212, 222)은 ITO/은(Ag)/ITO의 적층구조를 형성할 수도 있다.
제1 격벽(410) 상에 배치되는 제1 반사층(211)과 제1 전극층(212)은 제1 전극(210)을 이룬다. 제1 전극(210)은 제1 격벽(410)의 양 끝단에서 연장된 영역까지 돌출될 수 있고, 이에 따라 제1 전극(210)은 상기 돌출된 영역에서 절연기판층(200)과 접촉할 수 있다. 제2 격벽(420) 상에 배치되는 제2 반사층(221)과 제2 전극층(222)은 제2 전극(220)을 이룬다. 제2 전극(220)은 제2 격벽(420)의 양 끝단에서 연장된 영역까지 돌출될 수 있고, 이에 따라 제2 전극(220)은 상기 돌출된 영역에서 절연기판층(200)과 접촉할 수 있다.
제1 전극(210)과 제2 전극(220)은 각각 제1 격벽(410)과 제2 격벽(420)의 전 영역을 커버하도록 배치될 수 있다. 다만, 상술한 바와 같이, 제1 전극(210)과 제2 전극(220)은 서로 이격되어 대향하도록 배치된다. 각 전극들이 이격된 사이에는 후술할 바와 같이 제1 절연층(510)이 배치되고, 그 상부에 발광 소자(300)가 배치될 수 있다.
또한, 제1 반사층(211)은 제1 박막 트랜지스터(120)로부터 구동 전압을 전달받을 수 있고, 제2 반사층(221)은 전원 배선(161)으로부터 전원 전압을 전달받을 수 있으므로, 제1 전극(210)과 제2 전극(220)은 각각 구동 전압과 전원 전압을 전달받는다. 제1 전극(210)은 제1 박막 트랜지스터(120)와 전기적으로 연결되고, 제2 전극(220)은 전원 배선(161)과 전기적으로 연결될 수 있다. 이에 따라, 제1 전극(210)과 제2 전극(220) 상에 배치되는 제1 접촉 전극(261) 및 제2 접촉 전극(262)은 상기 구동 전압과 전원 전압을 인가 받을 수 있다. 상기 구동 전압과 전원 전압은 발광 소자(300)로 전달되고, 발광 소자(300)에 소정이 전류가 흐르면서 광을 방출할 수 있다.
제1 전극(210) 및 제2 전극(220) 상에는 이들을 부분적으로 덮는 제1 절연층(510)이 배치된다. 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)의 상면을 대부분 덮도록 배치되되, 제1 전극(210)과 제2 전극(220)의 일부를 노출시킬 수 있다. 또한, 제1 절연층(510)은 제1 전극(210) 및 제2 전극(220) 사이의 공간 내에도 배치될 수 있다. 제1 절연층(510)은 평면상 제1 전극 가지부(210B) 및 제2 전극 가지부(220B) 사이의 공간을 따라 형성된 섬형 또는 선형 형상을 가질 수 있다.
도 2에서는 하나의 제1 전극(210, 예컨대 제1 전극 가지부(210B))과 하나의 제2 전극(220, 예컨대 제2 전극 가지부(220B)) 사이의 이격된 공간에 제1 절연층(510)이 배치된 것을 도시하고 있다. 다만, 상술한 바와 같이 제1 전극(210)과 제2 전극(220)은 복수개일 수 있으므로, 제1 절연층(510)은 하나의 제1 전극(210)과 다른 제2 전극(220) 또는 하나의 제2 전극(220)과 다른 제1 전극(210) 사이에도 배치될 수 있다. 또한, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)이 서로 대향하는 각 측부의 반대 측부상에서도 이들을 부분적으로 덮도록 배치될 수 있다. 즉, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)의 중심부를 노출시키도록 배치될 수 있다.
제1 절연층(510) 상에는 발광 소자(300)가 배치된다. 제1 절연층(510)은 발광 소자(300)와 절연기판층(200) 사이에 배치될 수 있다. 제1 절연층(510)의 하면은 절연기판층(200)에 접촉하고, 제1 절연층(510)의 상면에 발광 소자(300)가 배치될 수 있다. 그리고 제1 절연층(510)은 양 측면에서 각 전극(210, 220)과 접촉하여, 이들을 전기적으로 상호 절연시킬 수 있다.
제1 절연층(510)은 각 전극(210, 220) 상의 일부 영역, 예컨대, 제1 전극(210)과 제2 전극(220)이 대향하는 방향으로 돌출된 영역 중 일부와 중첩될 수 있다. 또한, 격벽(410, 420)의 경사진 측면 및 평탄한 상면과 각 전극(210, 220)이 중첩되는 영역에도 제1 절연층(510)이 배치될 수 있다.
일 예로, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)이 서로 대향하는 방향으로 돌출된 각 단부를 덮을 수 있다. 제1 절연층(510)은 절연기판층(200)과 하면의 일부가 접촉할 수 있고, 각 전극(210, 220)과 하면의 일부 및 측면이 접촉할 수 있다. 이에 따라, 제1 절연층(510)은 각 전극(210, 220)과 중첩된 영역을 보호함과 동시에, 이들을 전기적으로 상호 절연시킬 수 있다. 또한, 발광 소자(300)의 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)가 다른 기재와 직접 접촉하는 것을 방지하여 발광 소자(300)의 손상을 방지할 수 있다.
다만, 이에 제한되지 않으며, 몇몇 실시예에서는 제1 절연층(510)이 제1 전극(210)과 제2 전극(220) 상의 영역 중에서 격벽(410, 420)의 경사진 측면과 중첩되는 영역에만 배치될 수도 있다. 이 경우, 제1 절연층(510)의 하면은 격벽(410, 420)의 경사진 측면에서 종지하고, 격벽(410, 420)의 경사진 측면 중 일부 상에 배치되는 각 전극(210, 220)은 노출되어 접촉 전극(260)과 컨택될 수 있다.
또한, 제1 절연층(510)은 발광 소자(300)의 양 단부는 노출되도록 배치될 수 있다. 이에 따라, 접촉 전극(260)은 상기 각 전극(210, 220)의 노출된 상부면과 발광 소자(300)의 양 단부와 접촉될 수 있고, 접촉 전극(260)은 제1 전극(210)과 제2 전극(220)으로 인가되는 전기 신호를 발광 소자(300)로 전달할 수 있다.
발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에 적어도 하나 배치될 수 있다. 도 2에서는 단면상 제1 전극(210)과 제2 전극(220) 사이에 하나의 발광 소자(300)가 배치된 것을 도시하고 있으나, 도 1과 같이 평면상 다른 방향(예컨대, 제2 방향(D2))으로 복수의 발광 소자(300)들이 배치될 수 있음은 자명하다.
구체적으로, 발광 소자(300)는 일 단부가 제1 전극(210)과 전기적으로 연결되고, 타 단부는 제2 전극(220)과 전기적으로 연결될 수 있다. 발광 소자(300)의 양 단부는 각각 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 컨택될 수 있다.
한편, 도 1에서는 각 화소(PX) 내에 동일한 색의 광을 방출하는 발광 소자(300)만이 배치된 경우를 예시하고 있다. 다만, 이에 제한되지 않고 상술한 바와 같이 서로 다른 색의 광을 방출하는 발광 소자(300)들이 하나의 화소(PX) 내에 함께 배치될 수도 있다.
발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있다. 발광 소자(300)는 그 크기가 대체로 나노 단위인 나노 구조물일 수 있다. 발광 소자(300)는 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(300)가 무기 발광 다이오드일 경우, 서로 대향하는 두 전극들 사이에 무기 결정 구조를 갖는 발광 물질을 배치하고 발광 물질에 특정 방향으로 전계를 형성하면, 무기 발광 다이오드가 특정 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
몇몇 실시예에서 발광 소자(300)는 제1 도전형 반도체(310), 소자 활성층(330), 제2 도전형 반도체(320) 및 전극 물질층(370)이 적층된 구조를 가질 수 있다. 발광 소자(300)의 상기 적층순서는 절연기판층(200)에 수평한 방향으로 제1 도전형 반도체(310), 소자 활성층(330), 제2 도전형 반도체(320) 및 전극 물질층(370)이 배치될 수 있다. 다시 말해, 상기 복수의 층들이 적층된, 발광 소자(300)는 절연기판층(200)과 수평한 가로방향으로 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에서 상술한 적층 방향이 반대가 되도록 정렬될 수도 있다.
제2 절연층(520)은 발광 소자(300) 상의 적어도 일부 영역과 중첩되도록 배치될 수 있다. 제2 절연층(520)은 발광 소자(300)를 보호함과 동시에 제1 전극(210)과 제2 전극(220) 사이에서 발광 소자(300)를 고정시키는 기능을 수행할 수도 있다.
도 2에서는 제2 절연층(520)이 단면도상 발광 소자(300)의 상부면에만 배치된 것을 도시하고 있으나, 제2 절연층(520)은 발광 소자(300)의 외면을 감싸도록 배치될 수 있다. 즉, 제1 절연층(510)과 같이 제2 절연층(520)은 평면상 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이의 공간을 따라 제2 방향(D2)으로 연장되어 섬형 또는 선형의 형상을 갖도록 배치될 수 있다.
또한, 제2 절연층(520)의 재료 중 일부는 발광 소자(300)의 하면과 제1 절연층(510)이 접하는 영역에도 배치될 수 있다. 이는 표시 장치(10)의 제조 시, 제1 절연층(510) 상에 발광 소자(300)가 정렬되고 그 위에 제2 절연층(520)이 배치될 때 형성된 것일 수도 있다. 발광 소자(300)의 하면과 접하는 제1 절연층(510)에 일부 공극이 형성되면, 제2 절연층(520)이 형성될 때 상기 공극으로 제2 절연층(520)의 재료 중 일부가 침투하여 형성된 것일 수 있다.
제2 절연층(520)은 발광 소자(300)의 양 측면이 노출되도록 배치된다. 즉, 단면상 발광 소자(300)의 상부면에 배치된 제2 절연층(520)은 일 축방향으로 측정된 길이가 발광 소자(300)보다 짧아서, 제2 절연층(520)은 발광 소자(300)의 상기 양 측면보다 내측으로 함몰될 수 있다. 이에 따라, 제1 절연층(510), 발광 소자(300) 및 제2 절연층(520)은 측면이 계단식으로 적층될 수 있다. 이 경우 후술하는 접촉 전극(261, 262)은 발광 소자(300)의 양 단부 측면과 원활하게 접촉이 이루어질 수 있다. 다만, 이에 제한되지 않으며, 제2 절연층(520)의 길이와 발광 소자(300)의 길이가 일치하여 양 측부들이 정렬될 수 있다.
한편, 제2 절연층(520)은 제1 절연층(510)을 덮도록 배치된 뒤 일부 영역, 예컨대, 발광 소자(300)가 접촉 전극(260)과 컨택되도록 노출되는 영역에서 패터닝되어 형성된 것일 수 있다. 제2 절연층(520)을 패터닝하는 단계는 통상적인 건식 식각 또는 습식 식각을 통해 수행할 수 있다. 여기서, 제1 절연층(510)이 패터닝되지 않도록 하기 위해, 제1 절연층(510)과 제2 절연층(520)은 서로 다른 식각 선택비를 갖는 재료를 포함할 수 있다. 다시 말해, 제2 절연층(520)을 패터닝할 때, 제1 절연층(510)은 에칭 스토퍼(etching stopper)의 기능을 수행할 수도 있다.
이에 따라 제2 절연층(520)이 발광 소자(300)의 외면을 덮고, 발광 소자(300)의 양 단부는 노출되도록 패터닝 하더라도, 제1 절연층(510)은 재료가 손상되지 않는다. 특히, 발광 소자(300)와 접촉 전극(260)이 컨택되는 발광 소자(300)의 양 단부에서 제1 절연층(510)과 발광 소자(300)는 매끄러운 접촉면을 형성할 수 있다.
제2 절연층(520) 상에는 제1 전극(210) 상에 배치되고, 제2 절연층(520)의 적어도 일부와 중첩되는 제1 접촉 전극(261), 제2 전극(220) 상에 배치되고, 제2 절연층(520)의 적어도 일부와 중첩되는 제2 접촉 전극(262)이 배치될 수 있다.
제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극(210)과 제2 전극(220)의 상부면에 배치될 수 있다. 구체적으로, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제1 절연층(510)이 패터닝되어 제1 전극(210)과 제2 전극(220)의 일부가 노출되는 영역에서 각각 제1 전극층(212) 및 제2 전극층(222)과 접촉할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 발광 소자(300)의 일 단부 측면, 예컨대 제1 도전형 반도체(310), 제2 도전형 반도체(320) 또는 전극 물질층(370)에 각각 접촉될 수 있다. 이에 따라, 제1 접촉 전극(261) 및 제2 접촉 전극(262)은 제1 전극층(212) 및 제2 전극층(222)에 인가된 전기 신호를 발광 소자(300)에 전달할 수 있다.
제1 접촉 전극(261)은 제1 전극(210) 상에서 이를 부분적으로 커버하도록 배치되되, 하면이 부분적으로 발광 소자(300), 제1 절연층(510) 및 제2 절연층(520)과 접촉할 수 있다. 제1 접촉 전극(261)의 제2 접촉 전극(262)이 배치된 방향의 일 단부는 제2 절연층(520) 상에 배치된다. 제2 접촉 전극(262)은 제2 전극(220) 상에서 이를 부분적으로 커버하도록 배치되되, 하면이 부분적으로 발광 소자(300), 제1 절연층(510) 및 제3 절연층(530)과 접촉할 수 있다. 제2 접촉 전극(262)의 제1 접촉 전극(261)이 배치된 방향의 일 단부는 제3 절연층(530) 상에 배치된다.
제1 절연층(510) 및 제2 절연층(520)은 제1 격벽(410)과 제2 격벽(420)의 상부면에서 제1 전극(210)과 제2 전극(220)을 덮도록 배치된 영역이 패터닝될 수 있다. 이에 따라, 제1 전극(210)과 제2 전극(220)은 각각 제1 전극층(212) 및 제2 전극층(222)이 노출되고, 상기 노출된 영역에서 각 접촉 전극(261, 262)과 전기적으로 연결될 수 있다.
제1 접촉 전극(261) 및 제2 접촉 전극(262)은 제2 절연층(520) 또는 제3 절연층(530) 상에서 서로 이격되어 배치될 수 있다. 즉, 제1 접촉 전극(261) 및 제2 접촉 전극(262)은 발광 소자(300)와 제2 절연층(520) 또는 제3 절연층(530)에 함께 접촉되나, 제2 절연층(520) 상에서는 적층된 방향으로 이격되어 배치됨으로써 전기적으로 절연될 수 있다. 이로 인해 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 박막 트랜지스터(120)와 전원 배선(161)에서 서로 다른 전원을 인가 받을 수 있다. 일 예로, 제1 접촉 전극(261)은 제1 박막 트랜지스터(120)에서 제1 전극(210)으로 인가되는 구동 전압을, 제2 접촉 전극(262)은 전원 배선(161)에서 제2 전극(220)으로 인가되는 공통 전원 전압을 인가받을 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 도 1에 도시된 바와 같이, 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S) 상에 배치되는 제1 전극 컨택홀(CNTD)과 제2 전극 컨택홀(CNTS) 상에는 제1 접촉 전극(261) 또는 제2 접촉 전극(262)이 배치되지 않는다. 즉, 도 5에서도 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극 컨택홀(CNTD)과 제2 전극 컨택홀(CNTS)이 배치된 영역과 중첩되지 않을 수 있다. 다만, 이에 제한되는 것은 아니며, 경우에 따라서 제1 접촉 전극(261) 및 제2 접촉 전극(262) 일부는 각각 제1 전극(210)과 제2 전극(220) 상에서 제1 전극 컨택홀(CNTD) 또는 제2 전극 컨택홀(CNTS)과 중첩되는 영역에 배치될 수도 있다.
접촉 전극(261, 262)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 접촉 전극(261, 262)은 전극층(212, 222)과 동일한 물질을 포함할 수 있다. 접촉 전극(261, 262)은 전극층(212, 222)에 컨택될 수 있도록, 전극층(212, 222) 상에서 실질적으로 동일한 패턴으로 배치될 수 있다. 일 예로, 제1 전극층(212)과 제2 전극층(222)에 컨택되는 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제1 전극층(212) 및 제2 전극층(222)으로 인가되는 전기 신호를 전달받아 발광 소자(300)로 전달할 수 있다.
제3 절연층(530)은 제1 접촉 전극(261)의 상부에 배치되어, 제1 접촉 전극(261)과 제2 접촉 전극(262)을 전기적으로 상호 절연시킬 수 있다. 제3 절연층(530)은 제1 접촉 전극(261)을 덮도록 배치되되, 발광 소자(300)가 제2 접촉 전극(262)과 컨택될 수 있도록 발광 소자(300)의 일부 영역에는 중첩되지 않도록 배치될 수 있다. 제3 절연층(530)은 제2 절연층(520)의 상부면에서 제1 접촉 전극(261), 제2 접촉 전극(262) 및 제2 절연층(520)과 부분적으로 접촉할 수 있다. 제3 절연층(530)은 제2 절연층(520)의 상부면에서 제1 접촉 전극(261)의 일 단부를 커버하도록 배치될 수 있다. 이에 따라 제3 절연층(530)은 제1 접촉 전극(361)을 보호함과 동시에, 제1 접촉 전극(261)과 제2 접촉 전극(262)을 전기적으로 절연시킬 수 있다.
제3 절연층(530)의 제2 전극(220)이 배치된 방향의 일 단부는 제2 절연층(520)의 일 측면과 정렬될 수 있다.
한편, 몇몇 실시예에서, 표시 장치(10)는 제3 절연층(530)이 생략될 수도 있다. 이에 따라, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 실질적으로 동일한 평면상에 배치될 수 있고, 후술할 패시베이션층(550)에 의해 제1 접촉 전극(261)과 제2 접촉 전극(262)은 전기적으로 상호 절연될 수 있다.
패시베이션층(550)은 제3 절연층(530) 및 제2 접촉 전극(262)의 상부에 형성되어, 외부 환경에 대하여 절연기판층(200) 상에 배치되는 부재들을 보호하는 기능을 할 수 있다. 제1 접촉 전극(261) 및 제2 접촉 전극(262)이 노출될 경우, 전극 손상에 의해 접촉 전극 재료의 단선 문제가 발생할 수 있기 때문에, 패시베이션층(550)으로 이들을 커버할 수 있다. 즉, 패시베이션층(550)은 제1 전극(210), 제2 전극(220), 발광 소자(300) 등을 커버하도록 배치될 수 있다. 또한, 상술한 바와 같이, 제3 절연층(530)이 생략되는 경우, 패시베이션층(550)은 제1 접촉 전극(261)과 제2 접촉 전극(262)의 상부에 형성될 수 있다. 이 경우, 패시베이션층(550)은 제1 접촉 전극(261)과 제2 접촉 전극(262)을 전기적으로 상호 절연시킬 수도 있다.
상술한 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550) 각각은 무기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al 2O 3), 질화 알루미늄(AlN)등과 같은 물질을 포함할 수 있다. 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550)은 동일한 물질로 이루어질 수도 있지만, 서로 다른 물질로 이루어질 수도 있다. 기타, 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550)에 절연성을 부여하는 다양한 물질이 적용가능하다.
한편, 제1 절연층(510)과 제2 절연층(520)은 상술한 바와 같이, 서로 다른 식각 선택비를 가질 수 있다. 일 예로, 제1 절연층(510)이 실리콘산화물(SiOx)을 포함하는 경우, 제2 절연층(520)은 실리콘질화물(SiNx)을 포함할 수 있다. 다른 예로, 제1 절연층(510)이 실리콘질화물(SiNx)을 포함하는 경우에는, 제2 절연층(520)은 실리콘산화물(SiOx)을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
한편, 발광 소자(300)는 기판상에서 에픽택셜(Epitaxial) 성장법에 의해 제조될 수 있다. 기판상에 반도체층을 형성하기 위한 시드 결정(Seed crystal)층을 형성하고, 원하는 반도체 재료를 증착시켜 성장시킬 수 있다. 이하, 도 3을 참조하여 다양한 실시예들에 따른 발광 소자(300)의 구조에 대하여 상세히 설명하기로 한다.
도 3a는 일 실시예에 따른 발광 소자의 개략도이다. 도 3b는 도 3a의 3b-3b' 선을 따라 자른 단면도이다.
도 3을 참조하면, 발광 소자(300)는 복수의 도전형 반도체(310, 320) 및 상기 복수의 도전형 반도체(310, 320) 사이에 배치되는 소자 활성층(330), 전극 물질층(370) 및 절연성 물질층(380)을 포함할 수 있다. 제1 전극(210) 및 제2 전극(220)으로부터 인가되는 전기 신호는 복수의 도전형 반도체(310, 320)을 통해 소자 활성층(330)으로 전달되어 광을 방출할 수 있다.
구체적으로, 발광 소자(300)는 제1 도전형 반도체(310), 제2 도전형 반도체(320), 제1 도전형 반도체(310)와 제2 도전형 반도체(320) 사이에 배치되는 소자 활성층(330), 제2 도전형 반도체(320) 상에 배치되는 전극 물질층(370) 및 절연성 물질층(380)을 포함할 수 있다. 도 3a의 발광 소자(300)는 제1 도전형 반도체(310), 소자 활성층(330), 제2 도전형 반도체(320) 및 전극 물질층(370)이 길이방향으로 순차적으로 적층된 구조를 도시하고 있으나, 이에 제한되지 않는다. 전극 물질층(370)은 생략될 수 있고, 몇몇 실시예에서는 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)의 양 측면 중 적어도 어느 하나에 배치될 수도 있다. 이하에서는, 도 3a의 발광 소자(300)를 예시하여 설명하기로 하며, 후술되는 발광 소자(300)에 관한 설명은 발광 소자(300)가 다른 구조를 더 포함하더라도 동일하게 적용될 수 있음은 자명하다.
제1 도전형 반도체(310)는 n형 반도체층일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 도전형 반도체(310)는 In xAl yGa 1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료일 수 있다. 예를 들어, n형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 도전형 반도체(310)는 제1 도전성 도펀트가 도핑될 수 있으며, 일 예로 제1 도전성 도펀트는 Si, Ge, Sn 등일 수 있다. 제1 도전형 반도체(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 도전형 반도체(320)는 p형 반도체층일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제2 도전형 반도체(320)는 In xAl yGa 1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료일 수 있다. 예를 들어, p형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 도전형 반도체(320)는 제2 도전성 도펀트가 도핑될 수 있으며, 일 예로 제2 도전성 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 제2 도전형 반도체(320)의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
소자 활성층(330)은 제1 도전형 반도체(310) 및 제2 도전형 반도체(320) 사이에 배치되며, 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 소자 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)와 우물층(Well layer)가 서로 교번적으로 복수개 적층된 구조일 수도 있다. 소자 활성층(330)은 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)를 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 소자 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlInGaN 등의 물질을 포함할 수 있으며, 특히, 소자 활성층(330)이 다중 양자 우물 구조로, 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlInGaN, 우물층은 GaN 또는 AlGaN 등과 같은 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 소자 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 이에 따라, 소자 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 소자 활성층(330)의 길이는 0.05㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
소자 활성층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면 뿐만 아니다, 양 측면으로 방출될 수 있다. 즉, 소자 활성층(330)에서 방출되는 광은 일 방향으로 방향성이 제한되지 않는다.
전극 물질층(370)은 오믹(ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 전극 물질층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극 물질층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au) 및 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 전극 물질층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
절연성 물질층(380)은 발광 소자(300)의 외부에 형성되어 발광 소자(300)를 보호할 수 있다. 일 예로, 절연성 물질층(380)은 발광 소자(300)의 측면부를 둘러싸도록 형성되어, 발광 소자(300)의 길이방향의 양 단부, 예를 들어 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)가 배치된 양 단부에는 형성되지 않을 수 있다. 다만, 이에 제한되지는 않는다. 절연성 물질층(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiO x), 실리콘 질화물(Silicon nitride, SiN x), 산질화 실리콘(SiO xN y), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al 2O 3) 등을 포함할 수 있다. 이에 따라 소자 활성층(330)이 제1 전극(210) 또는 제2 전극(220)과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연성 물질층(380)은 소자 활성층(330)을 포함하여 발광 소자(300)의 외부면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
절연성 물질층(380)은 길이방향으로 연장되어 제1 도전형 반도체(310)부터 전극 물질층(370)까지 커버할 수 있도록 형성될 수 있다. 다만, 이에 제한되지 않고 절연성 물질층(380)은 제1 도전형 반도체(310), 소자 활성층(330) 및 제2 도전형 반도체(320)만 커버하거나, 전극 물질층(370) 외면의 일부만 커버하여 전극 물질층(370)의 일부 외면이 노출될 수도 있다.
또한, 몇몇 실시예에서, 절연성 물질층(380)은 용액내에서 다른 절연성 물질층(380)과 응집되지 않고 분산되도록 표면처리될 수 있다. 이에 따라, 후술하는 발광 소자(300)의 정렬 시, 용액 내의 발광 소자(300)가 분산된 상태를 유지하여 제1 전극(210)과 제2 전극(220) 사이에 독립적으로 정렬될 수 있다. 일 예로, 절연성 물질층(380)은 표면이 소수성 또는 친수성 처리되어 상기 용액 내에서 상호 분산된 상태를 유지할 수 있다.
절연성 물질층(380)의 두께는 0.5 ㎛ 내지 1.5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(300)는 원통형일 수 있다. 이에 따라, 도 3b에 도시된 바와 같이, 발광 소자(300)의 양 단부를 가로지르는 길이방향으로 자른 단면도는 사각형의 형상을 가질 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다양한 형태를 가질 수 있다. 발광 소자(300)는 길이가 1㎛ 내지 10㎛ 또는 2㎛ 내지 5㎛의 범위를 가질 수 있으며, 바람직하게는 4㎛ 내외의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 400nm 내지 700nm의 범위를 가질 수 있으며, 바람직하게는 500nm 내외의 두께를 가질 수 있다.
이하에서는, 편의상 도 3a에 도시된 발광 소자(300)를 예시하여 설명하겠으나, 상술한 바와 같이, 더 많은 수의 전극 물질층(370)을 포함하거나, 다른 구조를 더 포함하는 경우에도 동일하게 적용될 수 있다.
한편, 도 4는 도 3a의 일 부분의 확대도이고, 도 5는 도 2의 A 부분의 확대도이다.
도 4를 참조하면, 일 실시예에 따른 발광 소자(300)의 분리면(390)은 매끄러운 면을 형성하여 비교적 낮은 거칠기를 가질 수 있다. 발광 소자(300)는 제1 도전형 반도체(310)가 배치되는 일 단부의 측면이 후술하는 발광 소자(300)의 제조 시 분리면(390)이 될 수 있다. 발광 소자(300)의 제1 도전형 반도체(310)가 매끄러운 면을 형성함에 따라, 제1 접촉 전극(261)과의 컨택시 재료가 단선되는 문제를 방지할 수 있다.
도 5를 참조하면, 발광 소자(300)의 일 단부의 분리면(390)과 제1 접촉 전극(261)이 접하는 면(도 5의 5a-5a' 선)에서, 발광 소자(300)의 단부 분리면(390)의 형상에 따라 제1 접촉 전극(261)이 컨택되는 정도가 상이할 수 있다. 예컨대, 발광 소자(300)의 분리면(390)이 거친 표면을 가지거나 일부가 돌출 또는 함몰되어 경사가 생기는 경우, 제1 접촉 전극(261)과 컨택될 때 접촉 전극 재료의 박막 도포성(step coverage)가 불량하여 전극 재료가 일부 끊어질 수 있다. 즉, 발광 소자(300)와 제1 접촉 전극(261)이 컨택되는 영역(도 5의 5a-5a')에서 컨택 불량으로 인하여 발광 소자(300)에 전기신호가 전달되지 않고 발광 불량이 발생할 수도 있다.
반면에 도 5에 도시된 바와 같이, 발광 소자(300)의 분리면(390)이 매끄러운 면을 형성하는 경우, 발광 소자(300)와 접촉 전극(260)이 컨택되는 영역(도 5의 5a-5a')에서 접촉 전극 재료의 단선문제를 방지할 수 있다. 이에 따라 표시 장치(10)에 있어서 발광 소자(300)의 신뢰도를 향상시킬 수 있다. 일 실시예에 따르면, 발광 소자(300)의 분리면(390)의 거칠기 값은 8 nm Ra 내지 12 nm Ra의 값을 가질 수 있다. 다만, 이에 제한되는 것은 아니다. 한편, 도면에서는 도시하지 않았으나, 제2 접촉 전극(262)이 컨택되는 제2 도전형 반도체(320) 또는 전극 물질층(370)이 형성하는 측면의 경우에도 동일하게 적용될 수 있다.
이와 같은 발광 소자(300)의 매끄러운 단부의 분리면(390)은 발광 소자(300)의 제조 시, 발광 소자(300)가 성장한 하부 기판층으로부터 분리될 때, 분리층(1300, 도 7에 도시) 상에 형성된 발광 소자(300)가 분리층(1300)에서 박리됨으로써 형성된 것일 수 있다. 즉, 하부 기판층에서 발광 소자(300)가 분리될 때, 발광 소자(300)의 단부의 분리면(390)에서 성장된 재료가 끊어지도록 물리적인 외력을 가하지 않고, 분리층(1300) 상에서 성장된 발광 소자(300)가 분리층(1300)으로부터 박리됨으로써 발광 소자(300)가 분리된 것일 수 있다.
이에 따라, 일 실시예에 따른 발광 소자(300)는 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 접촉하는 양 단부의 분리면(390)이 평탄하도록 매끄러운 면을 형성할 수 있고, 상술한 접촉 전극(261, 262) 재료의 단선 문제를 방지할 수 있다. 이하에서는 도 6 내지 도 18을 참조하여, 일 실시예에 따른 발광 소자(300)의 제조방법에 대하여 상세히 설명한다.
도 6 내지 도 18은 일 실시예에 따른 발광 소자의 제조방법을 개략적으로 도시하는 단면도들이다.
먼저, 도 6을 참조하면, 베이스 기판(1100), 베이스 기판(1100) 상에 형성된 버퍼 물질층(1200)을 포함하는 하부기판층(1000)을 준비한다. 도 6에 도시된 바와 같이, 하부기판층(1000)은 베이스 기판(1100) 및 버퍼 물질층(1200)이 순차적으로 적층된 구조를 가질 수 있다.
베이스 기판(1100)은 사파이어 기판(Al 2O 3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 베이스 기판(1100)이 사파이어 기판(Al 2O 3)인 경우를 예시하여 설명한다. 베이스 기판(1100)의 두께는 특별히 제한되지 않으나, 일 예로 베이스 기판(1100)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
베이스 기판(1100) 상에는 복수의 도전형 반도체층이 형성된다. 에피택셜법에 의해 성장되는 복수의 도전형 반도체층은 시드 결정을 형성하고, 그 위에 결정 재료를 증착하여 성장될 수 있다. 여기서, 도전형 반도체층은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
복수의 도전형 반도체층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH 3) 3), 트리메틸 알루미늄(Al(CH 3) 3), 트리에틸 인산염((C 2H 5) 3PO 4)과 같은 화합물일 수 있으나, 이에 제한되지 않는다. 이하에서는, 복수의 도전형 반도체층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(300)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
베이스 기판(1100) 상에는 버퍼 물질층(1200)이 형성된다. 도면에서는 버퍼 물질층(1200)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다.
후술하는 단계에서, 버퍼 물질층(1200)은 위에 분리층(1300)이 배치되고 분리층(1300) 상에서 제1 도전형 반도체층(3100) 결정이 성장할 수 있다. 버퍼 물질층(2100)은 제1 도전형 반도체층(3100)의 격자 상수 차이를 줄여주기 위해 베이스 기판(1100)과 분리층(1300) 사이에 게재될 수 있다. 제1 도전형 반도체층(3100)이 베이스 기판(1100) 상에 배치되는 분리층(1300)에서 직접 형성될 수 있으나, 제1 도전형 반도체층(3100)이 원활하게 결정 성장을 할 수 있도록, 버퍼 물질층(1200)이 시드 결정을 제공할 수도 있다.
일 예로, 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 도전형 반도체층(3100)과 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 버퍼 물질층(1200)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다.
한편, 몇몇 실시예에서 버퍼 물질층(1200) 상에는 복수의 층이 형성되고, 그 위에 분리층(1300)이 배치될 수 있다. 또한, 버퍼 물질층(1200)은 베이스 기판(1100)에 따라 생략될 수도 있다. 이에 대한 자세한 내용은 다른 실시예들이 참조된다. 이하에서는, 베이스 기판(1100) 상에 언도프트 반도체 물질을 포함하는 버퍼 물질층(1200)이 형성된 경우를 예시하여 설명하기로 한다.
다음으로, 도 7을 참조하면, 하부기판층(1000) 상에 분리층(1300)을 형성한다.
분리층(1300)은 그 위에 제1 도전형 반도체층(3100)이 형성될 수 있다. 즉, 분리층(1300)은 제1 도전형 반도체층(3100)과 버퍼 물질층(1200) 사이에 게재될 수 있는데, 분리층(1300)은 제1 도전형 반도체층(3100)의 결정이 원활하게 성장하는 재료를 포함할 수 있다. 또한, 분리층(1300)은 후술하는 단계에서 제조된 발광 소자(300)를 하부기판층(1000)으로부터 박리시켜 분리하는 기능을 수행할 수도 있다.
예시적인 실시예에서, 분리층(1300)은 그래핀(Graphene)층을 포함할 수 있다. 그래핀은 표면 특성상 표면에서 도전형 반도체층의 결정 성장이 원활하게 이루어질 수 있다. 특히, 불순물인 산화그래핀(Graphene Oxide, GO)를 거의 포함하지 않는 순수한 그래핀의 경우, 발광 소자(300)를 제조하기 위한 에픽택셜 공정에서 도전형 반도체들이 성장할 수 있다.
또한, 그래핀층은 탄소원자들이 2차원 평면의 단층 구조를 이룰 수 있으며, 각 층간에 비교적 약한 상호 인력을 형성할 수 있다. 즉, 그래핀층은 서로 다른 물질층의 계면에 배치되어, 어느 한 물질층으로부터 다른 물질층을 박리시킴으로써 이들을 용이하게 분리할 수 있다. 즉, 그래핀층을 포함하는 분리층(1300)은 버퍼 물질층(1200)과 제1 도전형 반도체층(3100) 사이의 계면에서 배치되어, 제조된 발광 소자(300)를 박리시킴으로써 분리할 수 있다.
일 예로, 분리층(1300)은 순수한 그래핀층이 단층으로 형성되거나, 두개의 그래핀층이 적층된 구조를 가질 수 있다. 도 7에서는 분리층(1300)이 단층의 그래핀층을 포함하는 경우를 도시하고 있으나, 경우에 따라서는 두개의 그래핀층이 적층된 구조를 가질 수도 있다. 이에 따라, 후술하는 발광 소자(300)의 분리 공정에서, 분리층(1300)과 제1 도전형 반도체층(3100) 간의 계면이 분리되거나, 분리층(1300)의 복수의 그래핀층 간의 계면이 분리될 수 있다. 예시적인 실시예에서, 분리층(1300)의 두께는 0.3nm 내지 1.0 nm의 범위를 가질 수 있다. 단층의 그래핀층의 두께는 약 0.35nm일 수 있다. 따라서, 하나 또는 두개의 그래핀층을 포함할 수 있는 분리층(1300)의 두께는 상기의 범위를 가질 수 있다. 보다 자세한 내용을 후술되며, 이하에서는 분리층(1300)이 단층의 그래핀층을 포함하는 경우를 예시하여 설명하기로 한다.
또한, 분리층(1300)은 소자 적층체(3000)를 식각하는 공정에서, 소자 적층체(3000)와 버퍼 물질층(1200) 사이에서 에칭스토퍼(etching stopper)의 기능을 수행할 수도 있다. 즉, 소자 적층체(3000)를 식각할 때, 하나의 공정에서 분리층(1300)을 동시에 패터닝할 수 있고, 서로 다른 공정에서 각각 패터닝할 수도 있다. 발광 소자(300)의 제조방법에 이에 특별히 제한되는 것은 아니다.
다만, 이에 제한되는 것은 아니며, 분리층(1300)은 소자 적층체(3000) 또는 하부기판층(1000) 내에서 더 많은 수가 배치될 수도 있고, 버퍼 물질층(1200)과 제1 도전형 반도체층(1300) 사이의 계면 이외의 영역에도 배치될 수 있다. 이에 대한 자세한 설명은 다른 실시예들이 참조된다.
다음으로, 도 8을 참조하면, 분리층(1300) 상에 제1 도전형 반도체층(3100), 활성물질층(3300), 제2 도전형 반도체층(3200) 및 도전성 전극물질층(3700)을 적층하여 소자 적층체(3000)를 형성한다.
소자 적층체(3000)는 후술하는 단계에서 일부 식각되어 발광 소자(300)를 형성할 수 있다. 소자 적층체(3000)에 포함되는 복수의 물질층들은 상술한 바와 같이 통상적은 공정을 수행하여 형성될 수 있다. 분리층(1300) 상에는 제1 도전형 반도체층(3100), 활성물질층(3300), 제2 도전형 반도체층(3200) 및 도전성 전극물질층(3700)을 순차적으로 형성될 수 있으며, 이들은 각각 발광 소자(300)의 제1 도전형 반도체(310) 소자 활성층(330), 제2 도전형 반도체(320) 및 전극 물질층(370)과 동일한 물질들을 포함할 수 있다.
한편, 발광 소자(300)는 전극 물질층(370)이 생략되거나, 제1 도전형 반도체(310)의 하부에 다른 전극 물질층(370)을 더 포함할 수도 있다. 즉, 도 11과 같이, 제2 도전형 반도체층(3200) 상에 형성된 도전성 전극물질층(3700)은 생략될 수도 있다. 이하에서는, 소자 적층체(3000)가 도전성 전극물질층(3700)을 포함하는 경우를 예시하여 설명하기로 한다.
다음으로, 도 9 내지 도 12를 참조하여, 소자 적층체(3000)를 수직방향으로 식각하여 소자 로드(ROD)를 형성하고, 소자 로드(ROD)의 외측면을 부분적으로 감싸는 절연막(3800)을 형성하여 발광 소자(300)를 제조한다.
먼저, 도 9 내지 도 10을 참조하면, 소자 적층체(3000)를 수직으로 식각하여 소자 로드(ROD)를 형성하는 단계는 통상적으로 수행될 수 있는 패터닝 공정을 포함할 수 있다. 일 예로, 소자 적층체(3000)를 식각하여 소자 로드(ROD)를 형성하는 단계는, 소자 적층체(3000) 상에 식각 마스크층(1600) 및 식각 패턴층(1700)을 형성하는 단계, 식각 패턴층(1700)의 패턴에 따라 소자 적층체(3000)를 식각하는 단계 및 식각 마스크층(1600)과 식각 패턴층(1700)을 제거하는 단계를 포함할 수 있다.
식각 마스크층(1600)은 소자 적층체(3000)의 제1 도전형 반도체층(3100), 활성 물질층(3300), 제2 도전형 반도체층(3200) 및 도전성 전극물질층(3700)의 연속적인 에칭을 위한 마스크의 역할을 수행할 수 있다. 식각 마스크층(1600)은 절연성 물질을 포함하는 제1 식각 마스크층(1610)과 금속을 포함하는 제2 식각 마스크층(1620)을 포함할 수도 있다.
식각 마스크층(1600)의 제1 식각 마스크층(1610)에 포함되는 절연성 물질은 산화물 또는 질화물을 이용할 수 있다. 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등일 수 있다. 제1 식각 마스크층(1610)의 두께는 0.5㎛ 내지 1.5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 식각 마스크층(1620)의 경우, 소자 적층체(3000)의 연속적인 식각을 위해 마스크의 역할을 수행할 수 있는 통상적인 재료이면 특별히 제한되는 것은 아니다. 예를 들어, 제2 식각 마스크층(1620)은 크롬(Cr) 등을 포함할 수도 있다. 제2 식각 마스크층(1620)의 두께는 30nm 내지 150nm의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
식각 마스크층(1600) 상에는 형성되는 식각 패턴층(1700)은 적어도 하나의 나노 패턴이 서로 이격되어 배치될 수 있다. 식각 패턴층(1700)은 소자 적층체(3000)의 연속적인 식각을 위해 마스크의 역할을 수행할 수 있다. 식각 패턴층(1700)은 폴리머, 폴리스티렌 스피어, 실리카 스피어 등을 포함하여 패턴을 형성할 수 있는 방법이면 특별히 제한되지 않는다.
일 예로, 식각 패턴층(1700)이 폴리머를 포함하는 경우, 폴리머를 이용하여 패턴을 형성할 수 있는 통상적인 방법이 채용될 수 있다. 예를 들어, 포토리소그래피, e-빔 리소그래피, 나노 임프린트 리소그래피 등의 방법으로 폴리머를 포함하는 식각 패턴층(1700)을 형성할 수 있다.
특히, 식각 패턴층(1700)의 구조, 형태 및 이격된 간격은 최종적으로 제조되는 발광 소자(300)의 형태와 연관될 수 있다. 다만, 상술한 바와 같이, 발광 소자(300)의 형상이 다양할 수 있으므로, 식각 패턴층(1700)의 구조는 특별히 제한되지 않는다. 일 예로, 식각 패턴층(1700)이 서로 이격된 원형의 패턴을 가질 경우, 소자 적층체(3000)를 수직으로 식각하여 제조되는 발광 소자(300)는 원통형을 가질 수 있다. 다만, 이에 제한되지 않는다.
다음으로, 식각 패턴층(1700)의 패턴에 따라 소자 적층체(3000)를 식각하여 소자 로드(ROD)를 형성한다. 식각 패턴층(1700) 중 복수의 나노 패턴들이 이격된 영역은 수직으로 식각되어 홀(hole) 상기 홀은 식각 마스크층(1600)부터 분리층(1300)이 형성된 영역까지 선택적으로 형성될 수 있다.
상기 홀을 형성하는 방법은 통상적인 방법으로 수행될 수 있다. 예를 들어, 식각공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 의한 홀을 형성하기에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl 2 또는 O 2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 소자 적층체(3000)의 식각은 건식 식각법과 습식 식각법을 혼용하여 이루어질 수 있다. 예를 들어, 먼저 건식 식각법에 의해 깊이 방향의 식각을 한 후, 등방성 식각인 습식 식각법을 통해 식각된 측벽이 표면과 수직한 평면에 놓이도록 할 수 있다.
한편, 소자 적층체(3000)를 식각하여 소자 로드(ROD)를 형성하는 단계는, 하나의 식각공정을 수행하여 분리층(1300)의 적어도 일부를 함께 패터닝할 수 있고, 서로 다른 식각공정을 수행하여 소자 로드(ROD)를 형성한 뒤, 분리층(1300)을 일부 패터닝할 수도 있다.
즉, 분리층(1300)은 소자 적층체(3000)가 식각되어 홀(hole)을 형성할 때, 동일한 식각 공정에서 함께 패터닝될 수 있고, 소자 적층체(3000)가 식각될 때 에칭 스토퍼(etching stopper)의 기능을 수행하여 별개의 공정에서 패터닝될 수도 있다.
예를 들어, 소자 적층체(3000)를 패터닝할 때, 식각 에천트가 분리층(1300)을 제거하는 에천트를 함께 포함하는 경우, 소자 적층체(3000)와 분리층(1300)은 하나의 공정에서 동시에 패터닝될 수 있다. 반면에, 도 11을 참조하면, 식각 에천트가 소자 적층체(3000)만을 식각하는 경우, 소자 적층체(3000)는 식각되되 분리층(1300)은 식각되지 않고, 에칭 스토퍼의 기능을 수행할 수 있다. 이에 따라, 소자 로드(ROD)는 형성되되 분리층(1300)은 식각되지 않은 상태로 존재하고, 다른 식각 공정, 이용한 식각 공정을 수행하여 분리층(1300)을 패터닝할 수도 있다.
몇몇 실시예에서, 분리층(1300)이 그래핀층을 포함하고, 식각 에천트가 산소기체(O 2)를 포함하는 경우, 소자 적층체(3000)와 분리층(1300)을 동시에 패터닝할 수 있다. 다른 실시예에서, 식각 에천트가 산소기체(O 2)를 포함하지 않는 경우, 소자 적층체(3000)를 패터닝하여 소자 로드(ROD)를 형성하고, 다른 식각 공정에서 분리층(1300)을 선택적으로 식각할 수도 있다.
그리고, 도 12에 도시된 바와 같이, 수직식각된 소자 적층체(3000)의 상부에 남아있는 식각 마스크층(1600)과 식각 패턴층(1700)은 통상적인 방법, 예를 들어, 건식식각법, 습식식각법을 통해 제거되고, 소자 로드(ROD)를 형성한다.
다음으로, 도 13 및 도 14를 참조하면, 소자 로드(ROD)의 외면을 부분적으로 감싸는 절연막(3800)을 형성하여, 발광 소자(300)를 제조한다.
절연막(3800)은 소자 로드(ROD)의 외면에 형성되는 절연물질로서, 수직 식각된 소자 로드(ROD)의 외면에 절연물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 일 예로, 절연막(3800)은 원자층 증착법(Atomic layer depsotion, ALD)으로 형성될 수 있다. 절연막(3800)은 발광 소자(300)의 절연성 물질층(380)을 형성할 수 있다. 상술한 바와 같이 절연막(3800)은 실리콘 산화물(SiO x), 실리콘 질화물(SiN x), 실리콘 산질화물(SiO xN y), 산화 알루미늄(Al 2O 3), 질화 알루미늄(AlN) 등일 수 있다.
도 13을 참조하면, 절연막(3800)은 소자 로드(ROD)의 측면, 상면 및 소자 로드(ROD)가 이격되어 식각됨으로써 외부로 노출된 버퍼 물질층(1200)과 분리층(1300) 사이에도 형성될 수 있다. 소자 로드(ROD)의 양 단부 측면을 노출시키기 위해, 소자 로드(ROD)의 상부 면에 형성된 절연막(3800)은 제거될 수 있다. 따라서, 소자 로드(ROD)의 길이 방향과 수직한 방향, 다시 말해 베이스 기판(1100)과 평행한 방향으로 형성된 절연막(3800)은 일부 제거될 필요가 있다. 즉, 도 14에 도시된 바와 같이, 적어도 소자 로드(ROD)의 상면과, 버퍼 물질층(1200) 및 분리층(1300) 사이에 배치된 절연막(3800)을 제거하여 소자 로드(ROD)의 상면을 노출할 수 있다. 이를 위해 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 이상의 공정을 수행하여, 소자 로드(ROD)의 외측면을 감싸는 절연막(3800)을 포함하는 발광 소자(300)를 제조할 수 있다.
마지막으로, 도 15에 도시된 바와 같이, 하부기판층(1000) 상의 분리층(1300) 상의 발광 소자(300)를 분리시킨다.
상술한 바와 같이, 그래핀층을 포함하는 분리층(1300)은 서로 다른 물질층 간의 계면에서 비교적 약한 인력을 형성할 수 있다. 다만, 서로 다른 물질층 중 임의의 한 물질층과 비교적 강한 인력을 형성하고, 다른 물질층과는 비교적 약한 인력을 형성할 수 있다. 이 경우, 분리층(1300)이 박리되어 두 물질층이 분리되는 경우, 분리층(1300)은 어느 한 물질층에만 잔존할 수도 있다.
일 실시예에 따르면, 발광 소자(300)의 제조방법에서, 분리층(1300)은 버퍼 물질층(1200)과의 계면 인력이 제1 도전형 반도체층(3100)과의 계면 인력보다 클 수 있다. 즉, 제조된 발광 소자(300)를 분리할 때, 분리층(1300)은 버퍼 물질층(1200)에 비교적 강한 인력으로 결합하여 잔존하게 되고, 제1 도전형 반도체층(3100)은 박리됨으로써 발광 소자(300)가 분리될 수 있다. 여기서, 제1 도전형 반도체층(3100)이 분리층(1300)과 박리될 때, 제1 도전형 반도체층(3100)의 결정간 인력이 분리층(1300)과의 계면간 인력보다 강하기 때문에, 제1 도전형 반도체층(3100)은 손상없이 하부기판층(1000)으로부터 분리될 수 있다.
이에 따라, 제조된 발광 소자(300)는 분리면(390)이 분리층(1300)으로부터 박리됨으로써 매끄러운 형상을 유지할 수 있고, 동시에 복수의 발광 소자(300)들은 분리면(390)이 균일성(uniformity)을 확보할 수도 있다.
한편, 분리층(1300) 상의 발광 소자(300)를 박리시켜 분리하는 방법은 특별히 제한되지 않는다. 몇몇 실시예에서, 발광 소자(300)는 물리적 분리(Mechanically Lift Off) 또는 화학적 분리(Chemically Lift Off)에 의해 하부기판층(1000)으로부터 분리될 수 있다.
도 16 내지 도 18은 일 실시예들에 따른 발광 소자(300)를 분리하는 방법을 도시하는 개략도이다.
먼저, 도 16 및 도 17을 참조하면, 하부기판층(1000) 상에 제조된 발광 소자(300) 들의 상부면에서 이들과 접착되는 접착층(LOA)을 형성한다. 접착층(LOA)은 접착성분을 가진 물질층일 수 있으며, 발광 소자(300)의 재료에 손상을 가하지 않는다면 특별히 제한되지 않는다. 일 예로, 접착층(LOA)은 폴리메틸메타크릴레이트(PMMA), 폴리디메틸실록산(PMDS), 점성변화 필름, 열 박리테이프(Thermal Release Tape, TRT) 등일 수 있으나, 이에 제한되지 않는다.
하부기판층(1000) 상에 제조된 복수의 발광 소자(300)들의 상부면은 접착층(LOA)에 동시에 접착하게 되고, 도 17에 도시된 바와 같이, 분리층(1300)과 물리적으로 박리되어 하부기판층(1000)으로부터 분리될 수 있다. 도면에서는 도시하지 않았으나, 접착층(LOA)은 통상적인 방법으로 제거될 수 있다.
다른 실시예로, 발광 소자(300)는 용액 내에서 진동에 의해 하부기판층(1000)으로부터 분리될 수 있다. 도 18을 참조하면, 분리층(1300) 상에 제조된 발광 소자(300)를 하부기판층(1000)과 함께 분리용액(S) 내에 담그고, 이에 진동을 가하여 발광 소자(300)를 분리할 수 있다. 상술한 바와 같이, 그래핀층을 포함하는 분리층(1300)은 계면간 인력이 약하기 때문에, 비교적 약한 진동에 의해서도 박리될 수 있다. 따라서, 발광 소자(300)와 하부기판층(1000)을 분리용액(S) 내에 담그고, 진동일 가해 발광 소자(300)를 분리할 수도 있다. 분리용액(S)은 발광 소자(300)를 손상시키지 않는 한에서 그 종류는 특별히 제한되지 않는다. 일 예로, 분리용액(S)은 유기물 용매를 포함할 수 있다. 발광 소자(300)를 분리하는 방법은 도 16 내지 도 18에 도시된 단계들 중 어느 하나에 의해 특별히 제한되지 않는다. 도면에서는 도시하지 않았으나, 분리층(1300)을 용해시켜 화학적으로 분리하여 발광 소자(300)를 제조할 수도 있다.
이상과 같이, 일 실시예에 따른 발광 소자(300)의 제조방법은 하부기판층(1000) 상에 분리층(1300)을 형성하고, 그 위에 성장된 발광 소자(300)를 하부기판층(1000)으로부터 분리하는 단계를 포함할 수 있다. 분리층(1300)은 적어도 하나의 그래핀층을 포함하고, 그래핀층 상에 제조된 발광 소자(300)는 비교적 약간 계면간 인력에 의해 분리층(1300)으로부터 용이하게 박리될 수 있다. 분리층(1300)과 발광 소자(300)의 제1 도전형 반도체층(3100) 간의 인력은 제1 도전형 반도체층(3100)의 결정간 인력보다 약하기 때문에, 발광 소자(300)가 분리될 때 분리면(390)은 손상없이 매끄러운 면을 유지할 수 있다. 이에 따라, 발광 소자(300)가 접촉 전극(260)과 컨택되는 양 단부의 측면(예컨대, 분리면(390))에서 접촉 전극 재료의 단선을 방지하여, 표시 장치(10)의 발광 신뢰도를 향상시킬 수 있다.
한편, 분리층(1300)의 배치는 도 7의 경우에 제한되지 않는다. 상술한 바와 같이, 분리층(1300)은 발광 소자(300)의 제조 시, 소자 적층체(3000) 또는 하부기판층(1000)에서 적어도 한 층 이상 배치될 수 있고, 하나의 분리층(1300)이 복수의 서브 분리층을 포함할 수도 있다. 이하에서는, 하부기판층(1000) 또는 소자 적층체(3000) 내에 배치되는 분리층(1300)의 다른 실시예에 대하여 설명한다.
도 19는 다른 실시예예 따른 분리층의 구조를 개략적으로 도시하는 단면도이다. 도 20은 도 19의 분리층에 의해 발광 소자가 분리되는 과정을 도시하는 개략도이다.
도 19를 참조하면, 분리층(1300_1)은 복수의 그래핀층(GL)을 포함할 수 있다. 복수의 그래핀층(GL)은 버퍼 물질층(1200_1) 상에서 이와 접촉하는 제1 그래핀층(GL1), 제1 그래핀층(GL1) 상에 배치되고, 발광 소자(300)의 분리면(390)과 접촉하는 제2 그래핀층(GL2)을 포함할 수 있다. 분리층(1300_1)이 복수의 그래핀층(GL)을 포함하는 것을 제외하고는, 도 6 내지 도 18의 발광 소자(300)를 제조하는 방법은 동일하다. 이하에서는, 도 19의 분리층(1300_1)과 발광 소자(300)가 분리되는 방법에 대하여 자세히 설명한다.
도 20을 참조하면, 분리층(1300_1) 상에 성장된 발광 소자(300)가 분리될 때, 버퍼 물질층(1200_1)과 제1 그래핀층(GL1)간의 제1 계면(INF1), 제1 그래핀층(GL1)과 제2 그래핀층(GL2)간의 제2 계면(INF2) 및 제2 그래핀층(GL2)과 발광 소자(300) 분리면(390)간의 제3 계면(INF3)에서 각각 분리될 수 있다.
버퍼 물질층(1200_1)과 제1 그래핀층(GL1)간의 제1 계면(INF1)은 상술한 바와 같이 계면간 인력을 조절함으로써, 발광 소자(300)가 분리된 후, 버퍼 물질층(1200_1) 상에 제1 그래핀층(GL1)이 잔존할 수 있다. 즉, 하부기판층(1000_1)으로부터 분리된 발광 소자(300)는 인력이 비교적 약한 제2 계면(INF2) 또는 제3 계면(INF3)에서 박리된 것일 수 있다.
여기서, 제2 계면(INF2)의 인력이 제3 계면(INF3)의 인력 보다 큰 경우, 분리되는 발광 소자(300)는 도 20과 같이 분리면(390)의 제1 도전형 반도체(310)이 노출될 수 있다. 반대로, 제3 계면(INF3)의 인력이 제2 계면(INF2)의 인력보다 큰 경우, 분리되는 발광 소자(300)는 분리면(390)에 제2 그래핀층(GL2)의 일부가 배치되어 제1 도전형 반도체(310)가 노출되지 않을 수도 있다. 이 경우, 전도성을 가지는 그래핀을 포함하는 제2 그래핀층(GL2)은 발광 소자(300)의 일 단부에서 전극 물질층(370)을 형성할 수도 있다.
한편, 몇몇 실시예에서, 발광 소자(300)를 분리한 뒤, 발광 소자(300)의 분리면(390)에 배치된 불순물을 제거하는 단계를 더 포함할 수도 있다. 상술한 바와 같이, 분리층(1300_1)이 복수의 그래핀층(GL)을 포함하는 경우, 복수의 계면(INF)간 인력에 따라 발광 소자(300) 분리면(390)의 적층구조가 상이할 수 있다. 다만, 계면(INF)간 이력의 제어가 정확하지 않을 경우, 발광 소자(300) 분리면(390)의 균일성(uniformity)이 다소 낮아질 수 있는데, 이를 방지하기 위해 분리된 발광 소자(300)를 후처리하는 공정을 수행할 수 있다.
도 20에 도시된 바와 같이, 분리된 발광 소자(300)의 분리면(390)에 잔존하는 분리층(1300_1), 예컨대 제2 그래핀층(GL2)을 제거하기 위해, 상술한 분리공정을 반복하여 수행할 수도 있다. 분리층(1300_1)의 제2 그래핀층(GL2)과 발광 소자(300)의 분리면(390)의 계면간 인력은 비교적 약하므로, 도 18 내지 도 20의 공정을 반복하여 수행함으로써 이들을 제거할 수 있다.
도 21 내지 도 24는 또 다른 실시예에 따른 소자 적층체 내의 분리층의 배치를 개략적으로 도시하는 단면도이다.
분리층(1300)은 소자 적층체(3000)의 제1 도전형 반도체층(3100) 내에 배치될 수도 있고, 경우에 따라서는 버퍼 물질층(1200)이 생략되고 베이스 기판(1100) 상에 직접 배치될 수도 있다.
도 21을 참조하면, 분리층(1300_2)은 버퍼 물질층(1200_2) 상에 적층된 제1 서브 도전형 반도체층(3100'_2) 상에 배치되고, 그 위에 제1 도전형 반도체층(3100_2)이 적층될 수 있다. 제1 서브 도전형 반도체층(3100'_2)은 실질적으로 제1 도전형 반도체층(3100_2)과 동일한 물질을 포함할 수 있다. 즉, 분리층(1300_2)은 제1 도전형 반도체층(3100_2) 내에 배치될 수도 있다.
상술한 바와 같이, 버퍼 물질층(1200)은 분리층(1300) 상에서 성장되는 제1 도전형 반도체층(3100)의 시드 결정을 제공할 수 있으며, 계면간의 격자 상수를 줄일 수 있다. 도 22의 소자 적층체(3000_2)는 분리층(1300_2)을 실질적으로 제1 도전형 반도체층(3100_2) 내에 삽입함으로써, 원활한 제1 도전형 반도체층(3100_2)의 결정 성장을 유도할 수 있다.
또한, 도 22를 참조하면, 베이스 기판(1100_3)이 제1 도전형 반도체층(3100_3)과 실질적으로 동일한 물질을 포함하는 경우, 버퍼 물질층(1200)은 생략되고, 분리층(1300_3)은 베이스 기판(1100_3) 상에 직접 배치될 수도 있다.
일 예로, 제1 도전형 반도체층(3100_3)이 n형으로 도핑된 질화갈륨(GaN)을 포함하고, 베이스 기판(1100_3)이 GaN 기판인 경우, 베이스 기판(1100_3)과 제1 도전형 반도체층(3100_3) 사이에는 격자 상수의 차이가 작을 수 있다. 이 경우, 버퍼 물질층(1200)이 생략되더라도 베이스 기판(1100_3)과 제1 도전형 반도체층(3100_3) 사이의 격자 상수 차이가 작으며, GaN 기판이 시드 결정을 제공할 수도 있다. 따라서, 일 실시예에 따르면, 발광 소자(300)의 제조시, 분리층(1300_3)은 베이스 기판(1100_3) 상에 직접 배치되고, 그 위에 제1 도전형 반도체층(3100_3)이 성장할 수도 있다.
한편, 분리층(1300)은 하나 이상 포함하여, 소자 적층체(3000) 또는 하부기판층(1000)에서 서로 다른 층에 배치될 수도 있다.
도 23을 참조하면, 분리층(1300_4)은 제1 서브 분리층(1310_4) 및 제2 서브 분리층(1320_4)을 포함하며, 제1 서브 분리층(1310_4)은 버퍼 물질층(1200_4)과 제1 서브 도전형 반도체층(3100'_4) 사이에 배치되고, 제2 서브 분리층(1320_4)은 제1 서브 도전형 반도체층(3100'_4)과 제1 도전형 반도체층(3100_4) 사이에 배치될 수 있다. 즉, 도 23의 경우, 도 7의 소자 적층체(3000)에 비해 제1 도전형 반도체층(3100_4) 내에 제2 서브 분리층(1320_4)이 더 배치된 것일 수 있다.
이 경우, 발광 소자(300)를 제조한 뒤, 이들을 분리하면 제1 서브 도전형 반도체층(3100'_4)에 제2 서브 분리층(1320_4)이 남게 된다. 제1 서브 도전형 반도체층(3100'_4) 상에 잔존하는 제2 서브 분리층(1320_4)을 제거한 뒤, 다시 제2 서브 분리층(1320_4)을 형성하여 소자 적층체를 제조할 수 있다. 즉, 제1 도전형 반도체층(3100_4)의 시드 결정을 제공하는 제1 서브 도전형 반도체층(3100'_4)을 수회 반복하여 사용할 수도 있다.
또한, 도 24를 참조하면, 제1 서브 분리층(1310_5)은 버퍼 물질층(1200_5)과 제1 도전형 반도체층(3100_5) 사이에 배치되고, 제2 서브 분리층(1320_5)은 베이스 기판(1100_5)과 버퍼 물질층(1200_5) 사이에 배치될 수 있다. 즉 도 24의 경우, 도 7의 하부기판층(1000)에 비해 베이스 기판(1100_5)과 버퍼 물질층(1200_5) 사이에 제2 서브 분리층(1320_5)이 더 배치된 것일 수 있다.
상술한 바와 같이, 그래핀을 포함하는 분리층(1300_5)은 임의의 계면과의 인력이 약하기 때문에 쉽게 분리 또는 박리될 수 있다. 도 29의 제1 서브 분리층(1310_5)은 상술한 바와 같이 발광 소자(300)를 하부기판층(1000_5)으로부터 분리하는 기능을 수행할 수 있으며, 제2 서브 분리층(1320_5)의 경우 베이스 기판(1100_5)과 버퍼 물질층(1200_5)을 분리하는 기능을 수행할 수 있다. 제2 서브 분리층(1320_5)이 베이스 기판(1100_5)보다 버퍼 물질층(1200_5)과의 계면간 인력이 더 강한 경우, 베이스 기판(1100_5)과 버퍼 물질층(1200_5)은 쉽게 분리될 수 있다. 이에 따라, 발광 소자(300)를 제조한 뒤, 하부기판층(1000_5)의 베이스 기판(1100_5)은 버퍼 물질층(1200_5)과 분리하여 재사용이 가능하다. 예를 들어, 베이스 기판(1100_5)이 SiC와 같은 고가의 기판인 경우, 재사용이 가능한 베이스 기판(1100_5)은 발광 소자(300)의 제조 비용을 절감시킬 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 및 상기 기판 상에 형성되는 버퍼 물질층을 포함하는 하부 기판을 준비하는 단계;
    상기 하부 기판 상에 배치되고, 적어도 하나의 그래핀층을 포함하는 분리층을 형성하는 단계;
    상기 분리층 상에 제1 도전형 반도체층, 활성 물질층 및 제2 도전형 반도체층을 적층하여 소자 적층체를 형성하는 단계;
    상기 소자 적층체와 상기 분리층을 수직한 방향으로 식각하여 소자 로드를 형성하는 단계; 및
    상기 소자 로드를 상기 하부 기판으로부터 분리하여 발광 소자를 형성하는 단계를 포함하는 발광 소자의 제조방법.
  2. 제1 항에 있어서,
    상기 소자 로드를 형성하는 단계에서, 상기 분리층은 적어도 일부 식각되어 패터닝되는 발광 소자의 제조방법.
  3. 제2 항에 있어서,
    상기 분리층과 상기 하부 기판이 접하는 계면인 제1 계면에서 상기 분리층과 상기 하부 기판 사이의 계면간 인력은 상기 분리층과 상기 소자 로드가 접하는 계면인 제2 계면에서 상기 분리층과 상기 소자 로드 사이의 계면간 인력보다 큰 발광 소자의 제조방법.
  4. 제3 항에 있어서,
    상기 발광 소자를 형성하는 단계에서, 상기 제2 계면은 박리되되 상기 제1 계면은 박리되지 않으며, 상기 패터닝된 분리층은 상기 하부 기판 상에 잔존하는 발광 소자의 제조방법.
  5. 제4 항에 있어서,
    상기 발광 소자는 상기 소자 로드가 상기 제2 계면에서 박리되는 면인 분리면이 상기 제2 도전형 반도체층의 상면과 실질적으로 평탄하고 상호 평행한 발광 소자의 제조방법.
  6. 제5 항에 있어서,
    상기 발광 소자는 상기 분리면의 표면 거칠기가 8 nm Ra 내지 12 nm Ra의 범위를 갖는 발광 소자의 제조방법.
  7. 제6 항에 있어서,
    상기 소자 로드를 형성하는 단계는,
    상기 소자 로드의 측면을 둘러싸도록 배치되는 절연막을 형성하는 단계를 더 포함하고,
    상기 발광 소자는 상기 제1 도전형 반도체층, 상기 활성 물질층 및 상기 제2 도전형 반도체층의 측면을 둘러싸도록 배치되는 상기 절연막을 더 포함하는 발광 소자의 제조방법.
  8. 제2 항에 있어서,
    상기 분리층은
    제1 그래핀층; 및
    상기 제1 그래핀층 상에 배치된 제2 그래핀층을 포함하고,
    상기 제1 그래핀층은 상기 버퍼 물질층과 제3 계면을 형성하고, 상기 제2 그래핀층은 상기 소자 로드와 제5 계면을 형성하고, 상기 제1 그래핀층 및 상기 제2 그래핀층은 제4 계면을 형성하는 발광 소자의 제조방법.
  9. 제8 항에 있어서,
    상기 발광 소자를 형성하는 단계에서,
    상기 제3 계면은 박리되지 않고, 상기 제4 계면 및 상기 제5 계면 중 적어도 일부는 박리되며,
    상기 제1 그래핀층은 상기 하부 기판 상에 잔존하고, 상기 제2 그래핀층은 상기 제1 그래핀층과의 상기 제4 계면 또는 상기 소자 로드와의 상기 제5 계면에 형성되는 발광 소자의 제조방법.
  10. 제9 항에 있어서,
    상기 분리층은
    상기 하부 기판 상에 배치되는 제1 서브 분리층; 및
    상기 기판과 상기 버퍼 물질층 사이에 게재되는 제2 서브 분리층을 포함하는 발광 소자의 제조방법.
  11. 제1 항에 있어서,
    상기 소자 적층체는 상기 제2 도전형 반도체층 상이 배치되는 전극 물질층을 더 포함하는 발광 소자의 제조방법.
  12. 제11 항에 있어서,
    상기 소자 로드를 형성하는 단계는,
    상기 소자 적층체 상에 식각 마스크층 및 상기 식각 마스크층 상에 적어도 하나의 나노 패턴이 서로 이격되어 배치되는 식각 패턴층을 형성하는 단계;
    상기 나노 패턴이 이격되어 형성되는 영역을 수직으로 식각하여 홀을 형성하는 단계; 및
    상기 식각 마스크층 및 상기 식각 패턴층을 제거하는 단계를 포함하는 발광 소자의 제조방법.
  13. 제12 항에 있어서,
    상기 소자 적층체와 상기 분리층은 다른 식각 선택비를 갖는 재료를 포함하고,
    상기 홀을 형성하는 단계는,
    상기 소자 적층체를 수직으로 식각하여 상기 나노 패턴이 이격되어 형성되는 영역과 상기 분리층이 중첩되는 영역 중 적어도 일부를 노출시키는 단계; 및
    상기 분리층의 노출된 영역을 식각하여 패터닝하는 단계를 더 포함하는 발광 소자의 제조방법.
  14. 제13 항에 있어서,
    상기 소자 적층체를 수직으로 식각하는 단계에서,
    식각 에천트는 염소가스(Cl 2) 및 산소가스(O 2)를 포함하고, 상기 분리층과 상기 소자 적층체는 동시에 식각되는 발광 소자의 제조방법.
  15. 제1 극성으로 도핑된 제1 도전형 반도체;
    상기 제1 도전형 반도체의 상부에 배치되는 활성층;
    상기 활성층의 상부에 배치되고, 상기 제1 극성과 반대인 제2 극성으로 도핑되는 제2 도전형 반도체;
    상기 제2 도전형 반도체의 상부에 배치되는 전극 물질층; 및
    상기 제1 도전형 반도체, 상기 제2 도전형 반도체, 상기 활성층 및 상기 전극 물질층의 측면을 둘러싸도록 배치되는 절연성 물질층을 포함하되,
    상기 제1 도전형 반도체의 하면은 상기 제2 도전형 반도체의 상면과 각각 실질적으로 평탄하고 상호 평행한 발광 소자.
  16. 제15 항에 있어서,
    상기 제1 도전형 반도체의 상기 하면 및 상기 제2 도전형 반도체의 상기 상면은 표면 거칠기가 8 nm Ra 내지 12 nm Ra의 범위를 가지는 발광 소자.
  17. 제16 항에 있어서,
    상기 발광 소자는 장축의 일 방향으로 측정된 길이가 3.0 ㎛ 내지 6.0㎛의 범위를 가지고. 상기 일 방향과 교차하는 타 방향으로 특정된 길이는 400nm 내지 700nm의 범위를 갖는 발광 소자.
  18. 기판;
    상기 기판상에서 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 서로 이격되어 배치되는 적어도 하나의 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극이 서로 이격된 공간에 배치되는 적어도 하나의 발광 소자;
    상기 제1 전극을 부분적으로 덮되, 상기 발광 소자의 제1 단부와 접촉하는 제1 접촉 전극; 및
    상기 제1 접촉 전극과 이격되어 배치되고 상기 제2 전극을 부분적으로 덮되, 상기 발광 소자의 상기 제1 단부의 반대편인 제2 단부와 접촉하는 제2 접촉 전극을 포함하며,
    상기 발광 소자는 상기 제1 단부와 상기 제2 단부의 각 측부면이 상기 기판에 수직한 면과 평행하도록 평탄한 형상을 갖는 표시 장치.
  19. 제18 항에 있어서,
    상기 발광 소자는
    제1 도전형 반도체;
    상기 제1 도전형 반도체의 상부에 배치되는 활성층;
    상기 활성층의 상부에 배치되고, 상기 제1 도전형 반도체와 반대 극성을 갖는 제2 도전형 반도체;
    상기 제2 도전형 반도체층의 상부에 배치되는 전극 물질층; 및
    상기 제1 도전형 반도체, 상기 활성층, 상기 제2 도전형 반도체 및 상기 전극 물질층의 측면을 둘러싸도록 배치되는 절연성 물질층을 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 발광 소자의 상기 제1 단부 및 상기 제2 단부의 각 측부면은 표면 거칠기가 8 nm Ra 내지 12 nm Ra의 범위를 갖는 표시 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582515A (zh) * 2020-12-11 2021-03-30 苏州芯聚半导体有限公司 发光二极管及制作方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102502608B1 (ko) * 2018-06-11 2023-02-22 삼성디스플레이 주식회사 발광 소자, 그 제조방법 및 발광 소자를 포함하는 표시 장치
KR102604659B1 (ko) * 2018-07-13 2023-11-21 삼성디스플레이 주식회사 발광 장치 및 이의 제조 방법
KR20210124564A (ko) * 2020-04-03 2021-10-15 삼성디스플레이 주식회사 표시 장치
KR20220070127A (ko) 2020-11-20 2022-05-30 고려대학교 산학협력단 나노로드 발광소자 및 그 제조 방법
KR20220077287A (ko) 2020-12-01 2022-06-09 삼성디스플레이 주식회사 표시 장치
KR102424066B1 (ko) * 2020-12-31 2022-07-21 국민대학교산학협력단 웨이퍼로부터 다수 개의 led 구조물을 분리하는 방법
WO2022215891A1 (ko) * 2021-04-06 2022-10-13 주식회사 디플랫 Led 구조체 제조방법 및 이를 이용한 led 구조체
KR102665449B1 (ko) * 2021-11-03 2024-05-10 (재)한국나노기술원 화합물 반도체 나노로드의 제조방법, 이를 이용하여 제조된 화합물 반도체 나노로드 및 화합물 반도체 나노로드 어레이
KR20240084919A (ko) * 2022-12-07 2024-06-14 주식회사 어드밴스트뷰테크널러지 디스플레이 장치용 로드형 발광소자 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100035846A (ko) * 2008-09-29 2010-04-07 서울옵토디바이스주식회사 발광 소자 및 그 제조방법
JP2011009268A (ja) * 2009-06-23 2011-01-13 Oki Data Corp 窒化物半導体層の剥離方法、半導体装置の製造方法、及び半導体装置
KR20110061492A (ko) * 2009-12-01 2011-06-09 삼성전자주식회사 그라펜 및 무기물의 적층 구조체 및 이를 구비한 전기소자
KR20120022584A (ko) * 2010-07-28 2012-03-12 세미엘이디즈 옵토일렉트로닉스, 컴퍼니 리미티드 전극 프레임을 갖는 수직형 엘이디 다이 및 그 제조 방법
JP2014086604A (ja) * 2012-10-25 2014-05-12 Ihi Corp 半導体デバイスの製造方法、および、半導体デバイス

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW590985B (en) 2003-03-06 2004-06-11 Univ Nat Chiao Tung Selective area growth of carbon nanotubes by metal imprint method
WO2005064639A2 (en) * 2003-12-22 2005-07-14 Koninklijke Philips Electronics N.V. Fabricating a set of semiconducting nanowires, and electric device comprising a set of nanowires
TWI671811B (zh) 2009-05-12 2019-09-11 美國伊利諾大學理事會 用於可變形及半透明顯示器之超薄微刻度無機發光二極體之印刷總成
US8409366B2 (en) * 2009-06-23 2013-04-02 Oki Data Corporation Separation method of nitride semiconductor layer, semiconductor device, manufacturing method thereof, semiconductor wafer, and manufacturing method thereof
US9306099B2 (en) 2009-12-01 2016-04-05 Samsung Electronics Co., Ltd. Material including graphene and an inorganic material and method of manufacturing the material
KR20120138805A (ko) * 2010-03-12 2012-12-26 샤프 가부시키가이샤 발광 장치의 제조 방법, 발광 장치, 조명 장치, 백라이트, 액정 패널, 표시 장치, 표시 장치의 제조 방법, 표시 장치의 구동 방법 및 액정 표시 장치
KR101105868B1 (ko) 2010-11-08 2012-01-16 한국광기술원 화학적 리프트 오프 방법을 이용한 ⅰⅰⅰ족 질화물 기판의 제조방법
KR101209446B1 (ko) * 2011-04-28 2012-12-07 피에스아이 주식회사 초소형 ｌｅｄ 소자 번들 및 그 제조방법
KR101244926B1 (ko) * 2011-04-28 2013-03-18 피에스아이 주식회사 초소형 ｌｅｄ 소자 및 그 제조방법
US9337274B2 (en) 2013-05-15 2016-05-10 Globalfoundries Inc. Formation of large scale single crystalline graphene
TWI665800B (zh) * 2015-06-16 2019-07-11 友達光電股份有限公司 發光二極體顯示器及其製造方法
US20170076986A1 (en) 2015-07-15 2017-03-16 The Regents Of The University Of Michigan Non-destructive epitaxial lift-off of large area iii-v thin-film grown by metal organic chemical vapor deposition and substrate reuse
US10460948B2 (en) 2015-09-04 2019-10-29 International Business Machines Corporation Stress assisted wet and dry epitaxial lift off
KR102592276B1 (ko) 2016-07-15 2023-10-24 삼성디스플레이 주식회사 발광장치 및 그의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100035846A (ko) * 2008-09-29 2010-04-07 서울옵토디바이스주식회사 발광 소자 및 그 제조방법
JP2011009268A (ja) * 2009-06-23 2011-01-13 Oki Data Corp 窒化物半導体層の剥離方法、半導体装置の製造方法、及び半導体装置
KR20110061492A (ko) * 2009-12-01 2011-06-09 삼성전자주식회사 그라펜 및 무기물의 적층 구조체 및 이를 구비한 전기소자
KR20120022584A (ko) * 2010-07-28 2012-03-12 세미엘이디즈 옵토일렉트로닉스, 컴퍼니 리미티드 전극 프레임을 갖는 수직형 엘이디 다이 및 그 제조 방법
JP2014086604A (ja) * 2012-10-25 2014-05-12 Ihi Corp 半導体デバイスの製造方法、および、半導体デバイス

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3832738A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582515A (zh) * 2020-12-11 2021-03-30 苏州芯聚半导体有限公司 发光二极管及制作方法

Also Published As

Publication number Publication date
KR20200015871A (ko) 2020-02-13
EP3832738A1 (en) 2021-06-09
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EP3832738A4 (en) 2022-09-14
KR102557754B1 (ko) 2023-07-20
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