KR102592276B1 - 발광장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 막대형 LED의 이탈을 방지할 수 있도록 한 발광장치를 제공한다.
본 발명의 실시예에 의한 발광장치는, 기판과, 상기 기판 상에 서로 이격되도록 위치된 제1 전극 및 제2 전극과, 일단이 상기 제1 전극 상에 위치되고, 타단이 상기 제2 전극 상에 위치되며, 길이 방향으로 긴 하나 이상의 막대형 LED와, 상기 기판과 상기 막대형 LED의 사이에 위치된 절연성 지지체를 포함한다.

Description

발광장치 및 그의 제조방법{LIGHT EMITTING DEVICE AND FABRICATING METHOD THEREOF}
본 발명의 실시예는 발광장치 및 그의 제조방법에 관한 것이다.
발광 다이오드(Light Emitting Diode, 이하 LED라 함)는 열악한 환경조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 LED를 다양한 발광장치에 적용하기 위한 연구가 활발히 진행되고 있다. 이러한 연구의 일환으로서, 무기 결정 구조, 일례로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 막대형 LED를 제작하는 기술이 개발되고 있다.
일례로, LED는 자발광 표시패널의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다. 이러한 막대형 LED를 이용한 발광장치를 제조하기 위해서는, 막대형 LED를 원하는 위치에 정렬한 후 후속 공정이 진행되는 동안에도 막대형 LED가 정렬된 위치에서 이탈되지 않도록 안착시킬 수 있는 방안이 마련되어야 한다.
본 발명이 이루고자 하는 기술적 과제는, 막대형 LED의 이탈을 방지할 수 있도록 한 발광장치 및 그의 제조방법을 제공하는 것이다.
본 발명의 실시예에 의한 발광장치는, 기판과, 상기 기판 상에 서로 이격되도록 위치된 제1 전극 및 제2 전극과, 일단이 상기 제1 전극 상에 위치되고, 타단이 상기 제2 전극 상에 위치되며, 길이 방향으로 긴 하나 이상의 막대형 LED와, 상기 기판과 상기 막대형 LED의 사이에 위치된 절연성 지지체를 포함한다.
실시예에 따라, 상기 막대형 LED는, 마이크로 스케일 혹은 나노 스케일을 가지는 원기둥 형상 혹은 다각 기둥 형상의 LED일 수 있다.
실시예에 따라, 상기 막대형 LED는, 제1 도전성 도펀트가 도핑된 제1 도전성 반도체층과, 제2 도전성 도펀트가 도핑된 제2 도전성 반도체층과, 상기 제1 및 제2 도전성 반도체층의 사이에 개재된 활성층을 포함할 수 있다.
실시예에 따라, 상기 절연성 지지체는, 상기 막대형 LED의 직경에 상응하는 너비를 가질 수 있다.
실시예에 따라, 상기 절연성 지지체의 최단 길이는 상기 제1 전극과 상기 제2 전극 사이의 간격과 동일할 수 있다.
실시예에 따라, 상기 제1 전극, 상기 제2 전극 및 상기 절연성 지지체는 상기 기판 상의 동일한 평면 상에 배치되며 서로 동일한 높이를 가질 수 있다.
실시예에 따라, 상기 절연성 지지체는 한 층 이상의 유기막 및 무기막 중 적어도 하나를 포함할 수 있다.
실시예에 따라, 상기 막대형 LED의 양단을 각각 상기 제1 전극 및 상기 제2 전극에 전기적으로 연결하는 도전성 컨택층을 더 포함할 수 있다.
실시예에 따라, 상기 도전성 컨택층은, 상기 막대형 LED의 양단과 상기 제1 전극 및 상기 제2 전극의 일단을 덮을 수 있다.
실시예에 따라, 상기 제1 전극 및 상기 제2 전극은 상기 막대형 LED의 길이보다 짧은 거리만큼 이격될 수 있다.
실시예에 따라, 상기 발광장치는, 다수의 화소들을 포함하며, 상기 화소들 각각이, 하나 이상의 상기 제1 전극 및 상기 제2 전극과, 상기 제1 전극 및 상기 제2 전극의 사이에 연결된 하나 이상의 상기 막대형 LED를 구비하는 발광표시패널을 포함할 수 있다.
본 발명의 실시예에 의한 발광장치의 제조방법은, 기판 상의 발광영역에 서로 이격되도록 제1 전극 및 제2 전극을 형성하는 단계와, 상기 발광영역에, 길이 방향으로 긴 적어도 하나의 막대형 LED를 투입하는 단계와, 상기 제1 전극 및 상기 제2 전극의 사이에 연결되도록 상기 제1 전극 및 상기 제2 전극의 적어도 일 영역 상에 상기 막대형 LED를 정렬시키는 단계와, 상기 기판과 상기 막대형 LED의 사이에 절연성 지지체를 형성하는 단계를 포함할 수 있다.
실시예에 따라, 상기 절연성 지지체를 형성하는 단계는, 상기 제1 전극 및 상기 제2 전극과 상기 막대형 LED가 형성된 상기 기판 상에 절연막을 형성하는 단계와, 상기 기판과 상기 막대형 LED의 사이로 유입된 절연막은 잔류시키고, 상기 제1 전극 및 상기 제2 전극과 상기 막대형 LED 상부의 절연막은 제거하는 단계를 포함할 수 있다.
실시예에 따라, 상기 제1 전극 및 상기 제2 전극과 상기 막대형 LED 상부의 절연막을 제거하는 단계는, 상기 막대형 LED를 마스크로 이용한 포토 공정을 통해 상기 기판과 상기 막대형 LED의 사이의 절연막은 잔류시키고, 상기 제1 전극 및 상기 제2 전극과 상기 막대형 LED 상부의 절연막은 제거하는 단계를 포함할 수 있다.
실시예에 따라, 상기 제1 전극 및 상기 제2 전극과 상기 막대형 LED 상부의 절연막을 제거하는 단계는, 상기 막대형 LED를 마스크로 이용한 전면 수직 식각 공정을 통해 상기 기판과 상기 막대형 LED의 사이의 절연막은 잔류시키고, 상기 제1 전극 및 상기 제2 전극과 상기 막대형 LED 상부의 절연막은 제거하는 단계를 포함할 수 있다.
실시예에 따라, 상기 발광영역에 적어도 하나의 막대형 LED를 투입하는 단계는, 상기 발광영역에 상기 막대형 LED가 포함된 용액을 투하하는 단계를 포함할 수 있다.
실시예에 따라, 상기 막대형 LED를 정렬시키는 단계는, 상기 제1 및 제2 전극에 전압을 인가하여 상기 막대형 LED의 자가 정렬을 유도하는 단계를 포함할 수 있다.
실시예에 따라, 상기 막대형 LED의 양단과 상기 제1 전극 및 상기 제2 전극의 일단 상에 도전성 컨택층을 형성하는 단계를 더 포함할 수 있다.
실시예에 따라, 상기 발광영역에 적어도 하나의 막대형 LED를 투입하는 단계는, 상기 발광영역에, 상기 막대형 LED와 절연물질이 혼합된 용액을 도포하는 단계를 포함할 수 있다.
실시예에 따라, 상기 기판과 상기 막대형 LED의 사이에 절연성 지지체를 형성하는 단계는, 상기 막대형 LED를 마스크로 이용한 포토 공정 혹은 전면 수직 식각 공정을 통해 상기 기판과 상기 막대형 LED의 사이의 절연막은 잔류시키고, 상기 제1 전극 및 상기 제2 전극과 상기 막대형 LED 상부의 절연막은 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 의하면, 기판과 막대형 LED의 사이에 절연성 지지체를 형성한다. 이에 의해, 막대형 LED의 정렬 공정 이후, 막대형 LED가 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 의한 막대형 LED를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 의한 발광장치를 나타내는 구조도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 의한 화소를 나타내는 회로도다.
도 5는 본 발명의 일 실시예에 의한 발광장치의 발광영역을 나타내는 평면도이다.
도 6은 도 5에 도시된 발광영역의 변형 예를 나타내는 평면도이다.
도 7은 도 5에 도시된 발광영역을 나타내는 사시도이다.
도 8은 도 7의 I-I’선에 따른 단면도이다.
도 9a 내지 도 9g는 본 발명의 일 실시예에 의한 발광장치의 제조방법을 순차적으로 나타내는 단면도이다.
도 10a 내지 도 10g는 본 발명의 일 실시예에 의한 발광장치의 제조방법을 순차적으로 나타내는 단면도이다.
도 11a 내지 도 11b는 본 발명의 일 실시예에 의한 발광장치의 제조방법을 순차적으로 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 의한 발광장치를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 다만, 하기에 설명하는 실시예는 그 표현 여부에 관계없이 예시적인 것에 불과하다. 즉, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성요소는 그 크기나 비율 등이 과장되어 도시되었을 수 있다. 도면 전반에서, 동일 또는 유사한 구성요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조번호 및 부호를 부여하였다.
도 1은 본 발명의 일 실시예에 의한 막대형 LED를 나타내는 사시도이다. 실시예에 따라, 도 1에서는 원기둥 형상의 막대형 LED를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 막대형 LED(10)는 제1 및 제2 도전성 반도체층(11, 13)과, 제1 및 제2 도전성 반도체층(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일례로, 막대형 LED(10)는 제1 도전성 반도체층(11), 활성층(12) 및 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
실시예에 따라, 도 1에서는 원기둥 형상의 막대형 LED(10)를 도시하였으나, 막대형 LED(10)의 형상은 다양하게 변경 실시될 수 있다. 일례로, 막대형 LED(10)는 직육면체 형상을 비롯한 다양한 다각 기둥 형상을 가질 수도 있다. 이러한 막대형 LED(10)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 라드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 가질 수 있다.
실시예에 따라, 막대형 LED(10)는 절연피막(14)을 더 포함할 수 있다. 또한, 실시예에 따라, 막대형 LED(10)는 도시되지 않은 제1 및 제2 전극을 더 포함할 수 있다. 제1 전극은 제1 도전성 반도체층(11)에 전기적으로 연결되고, 제2 전극은 제2 도전성 반도체층(13)에 전기적으로 연결될 수 있다. 일례로, 제1 전극은 절연피막(14)에 의해 커버되지 않는 제1 도전성 반도체층(11)의 일면(도 1에서, 막대형 LED(10)의 하부면)을 통해 막대형 LED(10)에 전기적으로 연결되고, 제2 전극은 절연피막(14)에 의해 커버되지 않는 제2 도전성 반도체층(13)의 일면(도 1에서, 막대형 LED(10)의 상부면)을 통해 막대형 LED(10)에 전기적으로 연결될 수 있다. 실시예에 따라, 제1 전극과 제1 도전성 반도체층(11)의 사이 및/또는 제2 전극과 제2 도전성 반도체층(13)의 사이에는 도전성 컨택층(미도시)이 더 구비될 수 있다. 또한, 실시예에 따라서는, 절연피막(14)이 제1 도전성 반도체층(11) 및/또는 제2 도전성 반도체층(13)의 측면 중 적어도 일 영역을 노출할 수도 있다. 즉, 본 발명의 실시예에서 절연피막(14)의 구비 여부 및/또는 그 위치가 특별히 한정되지는 않는다.
이러한 막대형 LED(10)는 일례로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 작게 제작될 수 있다. 다만, 본 발명의 실시예에 의한 막대형 LED(10)의 크기가 이에 한정되는 것은 아니며, 막대형 LED(10)가 적용되는 발광장치의 요구 조건에 부합되도록 막대형 LED(10)의 크기가 변경될 수도 있다.
제1 도전성 반도체층(11)은 일례로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 실시예에 따라, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일례로, 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 활성층(12)으로 이용될 수 있음은 물론이다. 막대형 LED(10)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 막대형 LED(10)가 발광하게 된다.
제2 도전성 반도체층(13)은 활성층(12) 상에 형성되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일례로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
실시예에 따라, 막대형 LED(10)는 전술한 제1 도전성 반도체층(11), 활성층(12) 및 제2 도전성 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다. 또한, 막대형 LED(10)는 절연피막(14)을 더 포함할 수 있다. 다만, 실시예에 따라 절연피막(14)은 생략될 수도 있다.
절연피막(14)은 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 외주면 적어도 일부를 감싸도록 형성된다. 일례로, 절연피막(14)은 적어도 활성층(12)의 외주면을 감싸도록 형성될 수 있다. 실시예에 따라, 절연피막(14)은 투명한 절연물질로 형성될 수 있다. 예컨대, 절연피막(14)은 SiO2, Si3N4, Al2O3및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않는다.
절연피막(14)이 형성되면, 활성층(12)이 도시되지 않은 제1 및/또는 제2 전극과 단락되는 것을 방지할 수 있다. 또한, 절연피막(14)을 형성함에 의해 막대형 LED(10)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 다수의 막대형 LED들(10)이 밀접하여 배치되는 경우, 절연피막(14)은 막대형 LED들(10)의 사이에서 발생할 수 있는 원치 않는 단락을 방지할 수 있다.
전술한 막대형 LED(10)는, 다양한 발광장치의 발광원으로 이용될 수 있다. 일례로, 막대형 LED(10)는, 조명장치나 자발광 표시패널의 발광원으로 이용될 수 있다.
도 2는 본 발명의 일 실시예에 의한 발광장치를 나타내는 구조도이다. 실시예에 따라, 도 2에서는 막대형 LED를 이용한 발광장치의 일례로서 발광표시장치를 도시하였으나, 본 발명에 의한 발광장치가 발광표시장치에 한정되지는 않는다. 일례로, 본 발명에 의한 발광장치는 조명장치 등과 같은 다른 형태의 발광장치일 수도 있다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 발광장치는, 타이밍 제어부(110), 주사 구동부(120), 데이터 구동부(130) 및 발광표시패널(140)을 포함한다. 한편, 도 2에서는 발광표시패널(140)을, 타이밍 제어부(110), 주사 구동부(120) 및/또는 데이터 구동부(130)와 별개의 구성요소로 도시하였지만, 본 발명이 이에 한정되지는 않는다. 예컨대, 주사 구동부(120) 및 데이터 구동부(130) 중 적어도 하나는 발광표시패널(140)에 일체로 집적되거나, 발광표시패널(140) 상에 실장될 수도 있다.
타이밍 제어부(110)는 외부(일례로, 영상 데이터를 송신하는 시스템)로부터 발광표시패널(140)의 구동에 필요한 각종 제어신호 및 영상 데이터를 수신한다. 이러한 타이밍 제어부(110)는 수신한 영상 데이터를 재정렬하여 데이터 구동부(130)로 전송한다. 또한, 타이밍 제어부(110)는 주사 구동부(120) 및 데이터 구동부(130)의 구동에 필요한 주사 제어신호들 및 데이터 제어신호들을 생성하고, 생성된 주사 제어신호들 및 데이터 제어신호들을 각각 주사 구동부(120) 및 데이터 구동부(130)로 전송한다.
주사 구동부(120)는 타이밍 제어부(110)로부터 주사 제어신호를 공급받고, 이에 대응하여 주사신호를 생성한다. 주사 구동부(120)에서 생성된 주사신호는 주사선들(S[1] 내지 S[n])을 통해 화소들(142)로 공급된다.
데이터 구동부(130)는 타이밍 제어부(110)로부터 데이터 제어신호 및 영상 데이터를 공급받고, 이에 대응하여 데이터 신호를 생성한다. 데이터 구동부(130)에서 생성된 데이터 신호는 데이터선들(D[1] 내지 D[m])로 출력된다. 데이터선들(D[1] 내지 D[m])로 출력된 데이터 신호는 주사신호에 의해 선택된 수평 화소라인의 화소들(142)로 입력된다.
발광표시패널(140)은 주사선들(S[1] 내지 S[n]) 및 데이터선들(D[1] 내지 D[m])에 접속되는 다수의 화소들(142)을 구비한다. 본 발명의 실시예에서, 화소들(142) 각각은 도 1에 도시된 바와 같은 막대형 LED(10)를 하나 이상 포함할 수 있다. 일례로, 화소들(142) 각각은 하나 이상의 제1색 막대형 LED, 제2색 막대형 LED 및/또는 제3색 막대형 LED를 포함할 수 있다. 이러한 화소들(142)은 주사선들(S[1] 내지 S[n])로부터 주사신호가 공급될 때 데이터선들(D[1] 내지 D[m])로부터 입력되는 데이터 신호에 대응하여 선택적으로 발광한다. 일례로, 각 프레임 기간 동안 각각의 화소들(142)은 입력받은 데이터 신호에 상응하는 휘도로 발광한다. 블랙 휘도에 상응하는 데이터 신호를 공급받은 화소(142)는 해당 프레임 기간 동안 비발광함으로써 블랙을 표시한다. 한편, 발광표시패널(140)이 능동형 표시패널인 경우, 발광표시패널(140)은 주사신호 및 데이터신호 외에도 제1 및 제2 화소전원을 더 공급받아 구동될 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다. 특히, 도 3a 내지 도 3e는 수동형 발광표시패널에 적용될 수 있는 다양한 구조의 화소들을 개시한 것이다. 편의상, 도 3a 내지 도 3e에서는 제i(i는 자연수)번째 수평 화소라인 상의 제j(j는 자연수)번째 화소(이하, 제1 화소라 함)(142R), 제j+1번째 화소(이하, 제2 화소라 함)(142G) 및 제j+2번째 화소(이하, 제3 화소라 함)(142B)를 도시하기로 한다.
실시예에 따라, 제1, 제2 및 제3 화소들(142R, 142G, 142B)은 서로 다른 색상의 빛, 일례로 각각 적색, 녹색 및 청색의 빛을 방출하며, 하나의 단위 화소를 구성하는 적색 화소(142R), 녹색 화소(142G) 및 청색 화소(142B)일 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 도 3a 내지 도 3e에 도시된 제1 내지 제3 화소들(142R, 142G, 142B) 중 적어도 하나는 적색, 녹색 및 청색을 제외한 다른 색상의 빛, 일례로 백색의 빛을 방출하는 화소일 수도 있다. 이 경우, 발광표시장치는, 발광표시패널(도 2의 140)과 중첩되도록 배치되거나 혹은 발광표시패널(140)과 일체로 형성된 컬러필터층을 포함할 수 있다.
도 3a를 참조하면, 제1 내지 제3 화소들(142R, 142G, 142B) 각각은 소정 색상의 빛을 방출하는 하나 이상의 막대형 LED(nLEDr, nLEDg, nLEDb)를 포함할 수 있다. 일례로, 제1 화소(142R)는 하나 이상의 적색 막대형 LED(nLEDr)를 포함하고, 제2 화소(142G)는 하나 이상의 녹색 막대형 LED(nLEDg)를 포함하며, 제3 화소(142B)는 하나 이상의 청색 막대형 LED(nLEDb)를 포함할 수 있다.
실시예에 따라, 막대형 LED들(nLEDr, nLEDg, nLEDb) 각각은 해당 주사선(S[i]) 및 데이터선(D[j], D[j+1], 또는 D[j+2]) 사이에 접속될 수 있다. 일례로, 막대형 LED들(nLEDr, nLEDg, nLEDb) 각각의 제1 전극(예컨대, 애노드 전극)은 해당 주사선(S[i])에 접속되고, 제2 전극(예컨대, 캐소드 전극)은 해당 데이터선(D[j], D[j+1], 또는 D[j+2])에 접속될 수 있다. 이러한 막대형 LED들(nLEDr, nLEDg, nLEDb)은, 양단에 문턱전압 이상의 전압이 인가될 때, 인가된 전압의 크기에 상응하는 휘도로 발광한다. 즉, 주사선(S[i])으로 인가되는 주사신호 및/또는 데이터선(D[j], D[j+1], 또는 D[j+2])으로 인가되는 데이터신호의 전압을 조절함에 의해 각 화소들(142R, 142G, 142B)의 발광을 제어할 수 있다.
도 3b를 참조하면, 실시예에 따라 제1 내지 제3 화소들(142R, 142G, 142B) 각각은 병렬 연결된 두 개 이상의 막대형 LED들(nLEDr, nLEDg, nLEDb)을 포함할 수 있다. 이 경우, 제1 내지 제3 화소들(142R, 142G, 142B) 각각의 휘도는 해당 화소(142R, 142G, 또는 142B) 내에 포함된 복수의 막대형 LED들(nLEDr, nLEDg, nLEDb)의 밝기 합에 대응될 수 있다. 이와 같이 제1 내지 제3 화소들(142R, 142G, 142B)이 복수의 막대형 LED들(nLEDr, nLEDg, nLEDb), 특히 많은 수의 막대형 LED들(nLEDr, nLEDg, nLEDb)을 포함하도록 하면, 일부의 막대형 LED들(nLEDr, nLEDg, nLEDb)에 불량이 발생하더라도 이러한 불량이 화소(142R, 142G, 또는 142B) 자체의 결함으로 이어지는 것을 방지할 수 있다.
도 3c를 참조하면, 실시예에 따라 제1 내지 제3 화소들(142R, 142G, 142B)에 구비된 막대형 LED들(nLEDr, nLEDg, nLEDb)의 연결방향은 변경될 수 있다. 일례로, 막대형 LED들(nLEDr, nLEDg, nLEDb) 각각의 제1 전극(애노드 전극)은 해당 데이터선(D[j], D[j+1], 또는 D[j+2])에 접속되고, 제2 전극(캐소드 전극)은 해당 주사선(S[i])에 접속될 수 있다. 도 3a의 실시예 및 도 3c의 실시예에서 해당 주사선(S[i]) 및 데이터선(D[j], D[j+1], 또는 D[j+2])의 사이에 인가되는 전압의 방향은 서로 반대일 수 있다.
도 3d를 참조하면, 도 3c의 실시예에 의한 제1 내지 제3 화소들(142R, 142G, 142B)도 병렬 연결된 두 개 이상의 막대형 LED들(nLEDr, nLEDg, nLEDb)을 포함할 수 있다.
도 3e를 참조하면, 실시예에 따라 제1 내지 제3 화소들(142R, 142G, 142B) 중 적어도 하나는 서로 다른 방향으로 연결된 복수의 막대형 LED들(nLEDr, nLEDg, nLEDb)을 포함할 수 있다. 일례로, 제1 내지 제3 화소들(142R, 142G, 142B) 각각은, 제1 전극(애노드 전극)이 해당 주사선(S[i])에 접속되고 제2 전극(캐소드 전극)이 해당 데이터선(D[j], D[j+1], 또는 D[j+2])에 접속되는 하나 이상의 막대형 LED(nLEDr, nLEDg, 또는 nLEDb)와, 제1 전극(애노드 전극)이 해당 데이터선(D[j], D[j+1], 또는 D[j+2])에 접속되고 제2 전극(캐소드 전극)이 해당 주사선(S[i])에 접속되는 하나 이상의 막대형 LED(nLEDr, nLEDg, 또는 nLEDb)를 포함할 수 있다.
실시예에 따라, 도 3e의 화소들(142R, 142G, 142B)은 직류 구동 또는 교류 구동될 수 있다. 도 3e의 화소들(142R, 142G, 142B)이 직류 구동되는 경우, 순방향으로 접속된 막대형 LED들(nLEDr, nLEDg, nLEDb)은 발광하고, 역방향으로 접속된 막대형 LED들(nLEDr, nLEDg, 또는 nLEDb)은 비발광할 수 있다. 한편, 도 3e의 화소들(142R, 142G, 142B)이 교류 구동되는 경우, 인가되는 전압의 방향에 따라 순방향이 되는 막대형 LED들(nLEDr, nLEDg, nLEDb)이 발광한다. 즉, 교류 구동 시 도 3e의 화소들(142R, 142G, 142B) 각각에 포함된 막대형 LED들(nLEDr, nLEDg, nLEDb)은 전압 방향에 따라 교번적으로 발광할 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 의한 화소를 나타내는 회로도다. 특히, 도 4a 내지 도 4c는 능동형 발광표시패널에 적용될 수 있는 다양한 구조의 화소들을 개시한 것이다. 도 4a 내지 도 4c에서, 도 3a 내지 도 3e와 유사 또는 동일한 구성요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4a를 참조하면, 화소들(142R, 142G, 142B) 각각은, 하나 이상의 막대형 LED(nLEDr, nLEDg, 또는 nLEDb)와, 이에 접속된 화소회로(144)를 포함한다.
막대형 LED들(nLEDr, nLEDg, nLEDb) 각각의 제1 전극(예컨대, 애노드 전극)은 화소회로(144)를 경유하여 제1 화소전원(ELVDD)에 접속되고, 제2 전극(예컨대, 캐소드 전극)은 제2 화소전원(ELVSS)에 접속된다. 제1 화소전원(ELVDD) 및 제2 화소전원(ELVSS)은 서로 다른 전위를 가질 수 있다. 일례로, 제2 화소전원(ELVSS)은 제1 화소전원(ELVDD)의 전위보다 막대형 LED들(nLEDr, nLEDg, nLEDb)의 문턱전압 이상 낮은 전위를 가질 수 있다. 이러한 막대형 LED들(nLEDr, nLEDg, nLEDb) 각각은 해당 화소회로(144)에 의해 제어되는 구동전류에 상응하는 휘도로 발광한다.
한편, 도 4a에서는 화소들(142R, 142G, 142B) 각각에 하나의 막대형 LED(nLEDr, nLEDg, 또는 nLEDb)만이 포함되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 화소들(142R, 142G, 142B) 각각은 서로 병렬 연결되는 복수의 막대형 LED들(nLEDr, nLEDg, 및/또는 nLEDb)을 포함할 수 있다.
실시예에 따라, 화소회로들(144) 각각은 제1 및 제2 트랜지스터(M1, M2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소회로들(144)의 구조가 도 4a에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(스위칭 트랜지스터)(M1)의 제1 전극은 해당 데이터선(D[j], D[j+1], 또는 D[j+2])에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 제1 트랜지스터(M1)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 해당 주사선(S[i])에 접속된다. 이와 같은 제1 트랜지스터(M1)는, 주사선(S[i])으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 로우전압)의 주사신호가 공급될 때 턴-온되어, 데이터선(D[j], D[j+1], 또는 D[j+2])과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터선(D[j], D[j+1], 또는 D[j+2])으로는 해당 프레임의 데이터신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터신호가 전달된다. 제1 노드(N1)로 전달된 데이터신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(구동 트랜지스터)(M2)의 제1 전극은 제1 화소전원(ELVDD)에 접속되고, 제2 전극은 막대형 LED(nLEDr, nLEDg, 또는 nLEDb)의 제1 전극에 접속된다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제2 트랜지스터(M2)는 제1 노드(N1)의 전압에 대응하여 막대형 LED(nLEDr, nLEDg, 또는 nLEDb)로 공급되는 구동전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 화소전원(ELVDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 4a에서는 데이터신호를 화소(142R, 142G, 또는 142B) 내부로 전달하기 위한 제1 트랜지스터(M1)와, 데이터신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터신호에 대응하는 구동전류를 막대형 LED(nLEDr, nLEDg, 또는 nLEDb)로 공급하기 위한 제2 트랜지스터(M2)를 포함한 비교적 단순한 구조의 화소들(142R, 142G, 142B)을 도시하였다. 하지만, 본 발명이 이에 한정되는 것은 아니며 화소회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일례로, 화소회로(144)는 제2 트랜지스터(M2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있음은 물론이다.
또한, 도 4a에서는 화소회로(144)에 포함되는 트랜지스터들, 즉 제1 및 제2 트랜지스터들(M1, M2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소회로(144)에 포함되는 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 4b를 참조하면, 실시예에 따라 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 4b에 도시된 화소회로(144’)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속위치 변경을 제외하고는 그 구성이나 동작이 도 4a의 화소회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
도 4c를 참조하면, 실시예에 따라 화소들(142R, 142G, 142B) 각각은 서로 다른 방향으로 연결되는 복수의 막대형 LED들(nLEDr, nLEDg, 또는 nLEDb)을 포함할 수도 있다. 이 경우, 화소들(142R, 142G, 142B)은 직류 또는 교류 구동될 수 있다. 이에 대해서는 앞서 도 3e에서 설명하였으므로, 상세한 설명은 생략하기로 한다.
도 5는 본 발명의 일 실시예에 의한 발광장치의 발광영역을 나타내는 평면도이고, 도 6은 도 5에 도시된 발광영역의 변형 예를 나타내는 평면도이다. 실시예에 따라, 도 5 내지 도 6에서는 발광장치의 일종인 발광표시패널에 적용될 수 있는 단위 화소를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 본 발명은 조명장치와 같은 다른 종류의 발광장치의 발광영역에 적용될 수도 있다.
한편, 도시의 편의를 위하여 도 5 내지 도 6에서는 막대형 LED들이 수평 방향으로 정렬된 것으로 도시하였으나, 막대형 LED들의 배열이 이에 한정되지는 않는다. 예컨대, 적어도 하나의 막대형 LED는 제1 및 제2 전극의 사이에 사선 방향으로 정렬되어 있을 수도 있다. 또한, 도 6에서는 복수의 막대형 LED들이 평행하게 정렬된 것으로 도시하였으나, 본 발명이 이에 한정되지 않음은 물론이다.
도 5를 참조하면, 본 발명의 실시예에 의한 발광장치는 하나 이상의 발광영역(EA)을 포함하며, 각 발광영역(EA)에는 하나 이상의 막대형 LED(nLEDr, nLEDg, 및/또는 nLEDb)가 구비된다. 일례로, 발광장치는 발광표시장치일 수 있다. 이 경우, 발광장치는 화소들(142R, 142G, 142B) 각각에 상응하는 다수의 발광영역들(EA)을 포함하는 발광표시패널을 구비할 수 있다.
화소들(142R, 142G, 142B) 각각은 하나 이상의 막대형 LED(nLEDr, nLEDg, 및/또는 nLEDb)가 구비된 발광영역(EA)을 포함한다. 실시예에 따라, 각각의 발광영역(EA)에 구비되는 막대형 LED(nLEDr, nLEDg, 및/또는 nLEDb)의 수는 다양하게 변경 실시될 수 있다. 예컨대, 도 6에 도시된 바와 같이 각각의 발광영역(EA) 내에 다수의 막대형 LED들(nLEDr, nLEDg, 및/또는 nLEDb)이 구비될 수 있다.
보다 구체적으로, 각각의 발광영역(EA)에는 서로 이격되도록 위치되는 제1 전극(210) 및 제2 전극(220)과, 제1 및 제2 전극(210, 220)의 사이에 전기적으로 연결되는 하나 이상의 막대형 LED(nLEDr, nLEDg, 및/또는 nLEDb)가 구비된다. 일례로, 막대형 LED들(nLEDr, nLEDg, nLEDb)의 일단은 제1 전극(210) 상에 위치되고, 타단은 제2 전극(220) 상에 위치될 수 있다. 실시예에 따라, 막대형 LED들(nLEDr, nLEDg, nLEDb)의 양단 상에는 이를 각각 제1 및 제2 전극(210, 220)에 전기적 및/또는 물리적으로 안정적으로 연결하기 위한 도전성 컨택층(240)이 더 포함될 수 있다.
제1 전극(210)은 제1 전극라인에 연결되고, 제2 전극(220)은 제2 전극라인에 연결되어 소정의 전원 또는 신호를 공급받는다. 일례로, 수동형 발광표시장치의 제1 전극(210)은 해당 주사선(S[i])에 연결되어 주사신호를 공급받고, 제2 전극(220)은 해당 데이터선(D[j], D[j+1], 또는 D[j+2])에 연결되어 데이터신호를 공급받을 수 있다. 실시예에 따라, 능동형 발광표시장치의 제1 전극(210) 및 제2 전극(220) 중 적어도 하나는 도 4a 내지 도 4c에 개시된 바와 같이 화소회로(144, 144’)에 연결될 수도 있다.
한편, 발광장치의 제조공정 중, 적어도 막대형 LED들(nLEDr, nLEDg, nLEDb)을 정렬하는 공정 중에는, 제1 및 제2 전극(210, 220)이 각각 도시되지 않은 제1 및 제2 쇼팅바에 전기적으로 연결될 수 있다. 제1 쇼팅바는 다수의 막대형 LED들(nLEDr, nLEDg, nLEDb)의 제1 전극에 공통으로 연결될 수 있고, 제2 쇼팅바는 다수의 막대형 LED들(nLEDr, nLEDg, nLEDb)의 제2 전극에 공통으로 연결될 수 있다. 다만, 발광장치의 제조 이후, 다수의 막대형 LED들(nLEDr, nLEDg, nLEDb)을 독립적으로 구동하고자 하는 경우, 다수의 막대형 LED들(nLEDr, nLEDg, nLEDb)의 제1 및 제2 전극(210, 220)과 제1 및 제2 쇼팅바 사이의 연결을 끊을 수 있다. 일례로, 발광표시패널의 스크라이빙 라인 외부에 제1 및 제2 쇼팅바를 형성함으로써, 스크라이빙 공정과 동시에 제1 및 제2 전극(210, 220)과 제1 및 제2 쇼팅바가 분리되도록 할 수 있다.
도 7은 도 5에 도시된 발광영역을 나타내는 사시도이고, 도 8은 도 7의 I-I’선에 따른 단면도이다. 도 7에서는 막대형 LED와 제1 및 제2 전극 사이의 위치관계를 명확히 도시하기 위하여 도전성 컨택층의 도시는 생략하였다. 그리고, 도 8에서는 막대형 LED와 제1 및 제2 전극 사이의 연결구조를 명확히 도시하기 위하여 도전성 컨택층을 도시하였다. 한편, 도 7 내지 도 8은 발광장치의 전체 발광영역 중 일부 발광영역을 도시한 것으로서, 발광장치의 기판 상에는 다수의 제1 및 제2 전극들과 다수의 막대형 LED들이 구비될 수 있음은 물론이다.
도 7 내지 도 8을 참조하면, 본 발명의 실시예에 의한 발광장치는 기판(200)과, 기판(200) 상에 형성된 제1 전극(210) 및 제2 전극(220)과, 제1 및 제2 전극(210, 220)의 사이에 연결된 하나 이상의 막대형 LED(nLED)를 포함한다. 특히, 본 발명의 실시예에 의한 발광장치는 막대형 LED(nLED)의 하부, 특히 기판(200)과 막대형 LED(nLED)의 사이에 위치되어, 막대형 LED(nLED)의 이탈을 방지하는 절연성 지지체(230)를 더 포함한다.
기판(200)은 일례로 투명한 재질의 절연 기판일 수 있다. 예를 들어, 기판(200)은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이드(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, Polycarbonate), 셀룰로오스 트리 아세테이트(TAC) 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 적어도 하나의 물질을 포함한 가요성 기판(flexible substrate)일 수 있다. 또한, 기판(200)은 유리(glass) 및 강화 유리 중 하나의 물질을 포함하는 경성 기판(rigid substrate)일 수도 있다. 한편, 기판(200)이 반드시 투명한 기판으로 한정되는 것은 아니다. 일례로, 기판(200)은 불투명 및/또는 반사성 기판일 수도 있다.
실시예에 따라, 기판(200) 상에는 버퍼층(201)이 형성될 수 있다. 다만, 실시예에 따라 버퍼층(201)은 생략될 수도 있다.
제1 전극(210) 및 제2 전극(220)은 서로 이격되도록 위치된다. 실시예에 따라, 제1 및 제2 전극(210, 220)은 막대형 LED(nLED)의 길이(L)보다 짧은 거리(d)만큼 이격될 수 있다. 예컨대, 제1 및 제2 전극(210, 220)은 막대형 LED(nLED)의 양단이 각각 제1 및 제2 전극(210, 220) 상에 안정적으로 위치되면서 제1 및 제2 전극(210, 220)의 사이에 연결될 수 있는 정도의 거리(d)만큼 이격될 수 있다. 이러한 제1 및 제2 전극(210, 220)은 다양한 도전성 전극물질 중 적어도 하나로 형성될 수 있다.
실시예에 따라, 제1 전극(210) 및 제2 전극(220)은 기판(200) 상의 동일한 평면 상에 배치되며, 동일한 높이(H)를 가질 수 있다. 제1 및 제2 전극(210, 220)이 동일한 높이(H)를 가지면, 막대형 LED(nLED)가 제1 및 제2 전극(210, 220) 상에 보다 안정적으로 위치될 수 있다.
막대형 LED(nLED)의 일단은 제1 전극(210) 상에 위치되고, 타단은 제2 전극(220) 상에 위치된다. 실시예에 따라, 막대형 LED(nLED)는 그의 외주면에 형성된 절연피막(14)을 포함할 수 있다. 절연피막(14)은 막대형 LED(nLED)의 활성층이 제1 및/또는 제2 전극(210, 220)과 단락되는 것을 방지한다. 다만, 절연피막(14)이 막대형 LED(nLED)와 제1 및 제2 전극(210, 220)의 사이에 위치되면, 막대형 LED(nLED)와 제1 및 제2 전극(210, 220) 사이의 전기적 연결이 차단될 수 있다. 따라서, 실시예에 따라 절연피막(14)의 적어도 일부를 제거하거나, 도전성 컨택층(240)을 추가로 형성하는 등에 의해 막대형 LED(nLED)를 제1 및 제2 전극(210, 220)에 안정적으로 연결할 수 있다.
도전성 컨택층(240)은 막대형 LED(nLED)의 양단을 각각 제1 및 제2 전극(210, 220)에 전기적으로 연결한다. 예컨대, 도전성 컨택층(240)은 막대형 LED(nLED)의 일단과 제1 전극(210)의 노출된 일단의 상부, 및 막대형 LED(nLED)의 타단과 제2 전극(220)의 노출된 일단의 상부를 각각 덮도록 형성될 수 있다. 즉, 절연피막(14)이 커버하지 않는 막대형 LED(nLED)의 양측면이 도전성 컨택층(240)을 통해 제1 및 제2 전극(210, 220)에 전기적으로 연결될 수 있다.
이러한 도전성 컨택층(240)은 막대형 LED(nLED)를 제1 및 제2 전극(210, 220)에 전기적으로 연결할 뿐만 아니라, 막대형 LED(nLED)와 제1 및 제2 전극(210, 220)을 물리적으로 연결하는 본딩 기능도 제공할 수 있다.
실시예에 따라, 도전성 컨택층(240)은, 막대형 LED(nLED)로부터 방출되는 빛이 투과할 수 있도록 ITO, IZO, ITZO 등과 같은 투명 도전성 물질로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 도전성 컨택층(240)을 구성하는 물질은 변경될 수 있다.
단, 본 발명의 실시예에서, 막대형 LED(nLED)의 하부, 특히 기판(200)과 막대형 LED(nLED)의 사이에는 절연성 지지체(230)가 형성된다. 예컨대, 절연성 지지체(230)는 기판(200)과 막대형 LED(nLED) 사이의 수직 공간을 메우도록 형성될 수 있다. 이러한 절연성 지지체(230)는 막대형 LED(nLED)를 안정적으로 지지함으로써, 제1 및 제2 전극(210, 220)의 사이에 정렬된 막대형 LED(nLED)의 이탈을 방지한다. 즉, 절연성 지지체(230)를 형성함으로써, 막대형 LED(nLED)가 정렬된 위치로부터 이탈하는 것을 방지할 수 있다.
보다 구체적으로, 막대형 LED(nLED)를 제1 및 제2 전극(210, 220) 상에 정렬시키는 공정 이후에는 막대형 LED(nLED)를 제1 및 제2 전극(210, 220)에 물리적 및/또는 전기적으로 연결하기 위한 도전성 컨택층(240)의 형성 공정이 진행될 수 있다. 이때, 컨택 재료의 박리 발생을 방지하기 위해서는 도전성 컨택층(240)을 형성하기에 앞서 세정 공정을 먼저 진행할 수 있다. 이러한 세정 공정을 통해 막대형 LED(nLED)와 제1 및 제2 전극(210, 220) 사이의 오믹 컨택(Ohmic Contact)을 형성할 수 있다.
하지만, 절연성 지지체(230)가 존재하지 않는 경우, 기판(200)과 막대형 LED(nLED)의 사이에는 빈 공간이 존재하게 된다. 이 상태에서 세정 공정을 진행하게 되면, 막대형 LED(nLED)의 이탈이 발생하기 쉽다. 따라서, 기판(200) 상에 다수의 막대형 LED들(nLED)이 정렬되어 있더라도 이들 중 많은 수의 막대형 LED들(nLED)이 정렬해둔 위치에서 이탈할 수 있다. 또한, 절연성 지지체(230)가 존재하지 않는 경우, 세정 공정 외에도 다른 후속 공정 중에 막대형 LED들(nLED)의 이탈이 발생할 수 있다. 따라서, 본 발명에서는 세정 공정에 앞서, 막대형 LED(nLED)의 이탈을 방지할 수 있는 절연성 지지체(230)를 미리 형성한다.
실시예에 따라, 절연성 지지체(230)는 추가적인 마스크 공정 없이 막대형 LED(nLED)를 마스크로 이용하여 형성될 수 있다. 이 경우, 절연성 지지체(230)는 막대형 LED(nLED)의 형태에 상응하는 형태를 가질 수 있다. 예컨대, 절연성 지지체(230)는 막대형 LED(nLED)의 직경(D)에 상응하는 너비를 가질 수 있다. 또한, 절연성 지지체(230)는 제1 및 제2 전극(210, 220)과 동일한 평면 상에 배치되도록 기판(200) 상에 배치되어, 제1 및 제2 전극(210, 220)과 동일한 높이(H)를 가질 수 있다. 실시예에 따라, 절연성 지지체(230)는 제1 및 제2 전극(210, 220) 사이의 이격 거리(d)에 상응하는 길이를 가질 수 있다. 예컨대, 절연성 지지체(230)의 최단 길이는 제1 전극(210)과 제2 전극(220) 사이의 간격(d)과 동일할 수 있다.
실시예에 따라, 절연성 지지체(230)는 각각 한 층 이상의 유기막 및 무기막 중 적어도 하나를 포함하도록 구성될 수 있다. 일례로, 절연성 지지체(230)는 포지티브 타입의 포토 레지스트를 포함한 유기막으로 구성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 절연성 지지체(230)는 포토 레지스트 이외의 다른 유기막으로 구성되거나, 혹은 무기막으로 구성될 수도 있다.
전술한 바와 같은 본 발명의 실시예에 의하면, 기판(200)과 막대형 LED(nLED)의 사이에 절연성 지지체(230)를 형성함으로써, 세정 공정 등의 후속 공정에서 막대형 LED(nLED)가 정렬된 위치로부터 이탈하는 것을 방지할 수 있다. 이에 따라, 발광장치의 수율을 향상시킬 수 있다.
도 9a 내지 도 9g는 본 발명의 일 실시예에 의한 발광장치의 제조방법을 순차적으로 나타내는 단면도이다.
도 9a를 참조하면, 기판(200) 상의 발광영역(EA)에 서로 이격되도록 제1 전극(210) 및 제2 전극(220)을 형성한다. 실시예에 따라, 제1 전극(210) 및 제2 전극(220)을 형성하기에 앞서 버퍼층(201)을 형성할 수 있다. 실시예에 따라, 제1 전극(210) 및 제2 전극(220)을 형성하는 단계는 기판(200) 상에 도전막을 형성한 후 이를 패터닝함으로써, 제1 전극(210) 및 제2 전극(220)을 형성하는 단계일 수 있다.
도 9b를 참조하면, 제1 및 제2 전극(210, 220)이 형성된 발광영역(EA)에 적어도 하나의 막대형 LED(nLED)를 투입한다. 제1 및 제2 전극(210, 220) 상에 막대형 LED(nLED)를 투입하는 방식의 비제한적인 예로서, 잉크젯 프린팅 방식이 이용될 수 있다. 일례로, 해당 발광영역(EA)에 토출구(310)를 배치하고, 막대형 LED(nLED)가 포함된 용액(300)을 투하하여 막대형 LED(nLED)를 발광영역(EA)에 투입할 수 있다. 실시예에 따라, 용액(300)은 잉크 또는 페이스트 상일 수 있다. 다만, 발광영역(EA)에 막대형 LED(nLED)를 투입하는 방식이 이에 한정되는 것은 아니며, 막대형 LED(nLED)를 투입하는 방식은 변경될 수 있다.
한편, 도 9b에서는 도시의 편의를 위하여 일부 구성요소들의 크기나 비율이 실제와 다르게 도시되었을 수 있다. 예컨대, 용액(300) 속에 포함된 막대형 LED(nLED)의 길이는 제1 및 제2 전극(210, 220) 사이의 거리보다 길 수 있다.
도 9c를 참조하면, 막대형 LED(nLED)를, 제1 및 제2 전극(210, 220) 사이에 물리적 및/또는 전기적으로 연결되도록 정렬시킨다. 일례로, 제1 및 제2 전극(210, 220)의 적어도 일 영역 상에 막대형 LED(nLED)를 자가 정렬시킬 수 있다. 실시예에 따라, 제1 및 제2 전극(210, 220)에 직류 혹은 교류 전압을 인가함에 의해 막대형 LED(nLED)의 자가 정렬을 유도할 수 있다. 보다 구체적으로, 제1 및 제2 전극(210, 220)에 전압을 인가하면, 제1 및 제2 전극(210, 220) 사이에 형성되는 전기장에 의해, 막대형 LED(nLED)에 쌍극성이 유도된다. 이에 따라, 막대형 LED(nLED)가 제1 및 제2 전극(210, 220) 사이에 자가 정렬하게 된다.
도 9d를 참조하면, 제1 및 제2 전극(210, 220)과 막대형 LED(nLED)가 형성된 발광영역(EA) 상에 절연막(230a)을 형성한다. 절연막(230a)은 한 층 이상의 유기 절연막 및/또는 무기 절연막일 수 있다. 일례로, 발광영역(EA) 상에 유기 절연막(230a)을 도포할 수 있다.
도 9e를 참조하면, 막대형 LED(nLED)를 마스크로 이용한 포토 공정을 통해 절연막(230a)을 패터닝한다. 일례로, 포지티브 타입의 포토 레지스트를 포함한 유기 절연막(230a)이 형성된 기판(200)의 전면(막대형 LED(nLED)가 형성된 면)을 UV 노광시켜 경화한 후, 막대형 LED(nLED)의 하부로 유입된 절연막(230a)은 잔류하고 제1 및 제2 전극(210, 220)과 막대형 LED(nLED) 상부의 절연막(230a)은 제거되도록 절연막(230a)을 패터닝할 수 있다.
도 9f를 참조하면, 절연막(230a)의 패터닝 공정에 의해 막대형 LED(nLED)의 하부(기판(200)과 막대형 LED(nLED)의 사이)에 절연성 지지체(230)가 형성된다. 이러한 절연성 지지체(230)는 막대형 LED(nLED)의 이탈을 방지하는 기능을 제공할 수 있다. 실시예에 따라, 절연성 지지체(230)의 형성 이후에는 세정 공정이 추가적으로 수행될 수 있다.
도 9g를 참조하면, 막대형 LED(nLED)의 양단과 이에 연결되는 제1 및 제2 전극(210, 220)의 일단 상에 도전성 컨택층(240)을 형성한다. 이에 의해, 막대형 LED(nLED)와 제1 및 제2 전극(210, 220)을 전기적으로 연결함과 동시에, 막대형 LED(nLED)를 제1 및 제2 전극(210, 220)에 물리적으로도 안정적으로 결합할 수 있다.
전술한 바에 의하면, 막대형 LED(nLED)의 정렬 공정 이후, 막대형 LED(nLED) 자체를 마스크로 이용하여 막대형 LED(nLED)의 하부(기판(200)과 막대형 LED(nLED)의 사이)에 절연성 지지체(230)를 형성할 수 있다. 이에 따라, 별도의 마스크 공정을 추가하지 않고도 절연성 지지체(230)를 용이하게 형성할 수 있다. 또한, 막대형 LED(nLED)의 하부에만 절연성 지지체(230)가 형성되므로, 후속 공정에서의 노광 해상도 이슈도 야기하지 않는다.
절연성 지지체(230)는 세정 공정을 비롯한 후속 공정에서 막대형 LED(nLED)를 안정적으로 지지한다. 이에 따라, 막대형 LED(nLED)의 이탈이 방지된다.
도 10a 내지 도 10g는 본 발명의 일 실시예에 의한 발광장치의 제조방법을 순차적으로 나타내는 단면도이다. 도 10a 내지 도 10g를 설명함에 있어, 도 9a 내지 도 9g와 유사 또는 동일한 부분에 대한 상세한 설명은 생략하기로 한다.
도 10a 내지 도 10g를 참조하면, 본 실시예에 의한 발광장치의 제조방법은, 기판(200) 상의 발광영역(EA)에 제1 전극(210) 및 제2 전극(220)을 형성하는 단계(도 10a)와, 제1 및 제2 전극(210, 220)이 형성된 발광영역(EA)에 적어도 하나의 막대형 LED(nLED)를 투입하는 단계(도 10b)와, 막대형 LED(nLED)를 정렬시키는 단계(도 10c)와, 막대형 LED(nLED)가 형성된 기판(200) 상의 적어도 발광영역(EA)에 절연막(230b)을 형성하는 단계(도 10d)와, 막대형 LED(nLED) 하부의 절연막(230b)만을 잔류시키기 위한 식각 공정을 통해 절연성 지지체(230)를 형성하는 단계(도 10e 내지 도 10f)와, 막대형 LED(nLED)의 양단 상에 도전성 컨택층(240)을 형성하는 단계(도 10g)를 포함한다.
본 실시예에서, 절연막(230b)은 한 층 이상의 유기막 및/또는 무기막을 포함할 수 있다. 그리고, 절연막(230b)을 패터닝하여 절연성 지지체(230)를 형성하는 단계는, 막대형 LED(nLED)를 마스크로 이용한 전면 수직 식각 공정을 통해 막대형 LED(nLED) 하부의 절연막(230b)은 잔류시키고, 제1 및 제2 전극(210, 220)과 막대형 LED(nLED) 상부의 절연막(230b)은 제거하는 단계를 포함할 수 있다. 절연막(230b)을 식각하는 방식과 관련한 비제한적인 예로서, 전면 수직 식각 공정은 식각 가스를 이용한 건식 식각 공정일 수 있다.
도 11a 내지 도 11b는 본 발명의 일 실시예에 의한 발광장치의 제조방법을 순차적으로 나타내는 단면도이다. 도 11a 내지 도 11b에서는 발광장치의 일례로서 발광표시장치에 구비된 발광표시패널을 도시하였으며, 특히, 발광표시패널의 발광영역을 구성하는 각 단위 화소 영역에 막대형 LED들 및 절연성 지지체를 형성하는 단계를 도시하였다.
도 11a를 참조하면, 화소정의막(320)에 의해 정의되는 각 화소 영역에 해당 화소의 색상에 대응되는 막대형 LED들(nLEDr, nLEDg, 또는 nLEDb)을 포함한 용액(300)이 담긴 토출구(310)를 배치한다. 실시예에 따라, 화소정의막(320)은 데이터선(D)과 적어도 일부 중첩되도록 형성될 수 있다.
한편, 도 11a에서는 도시의 편의를 위하여 일부 구성요소들의 크기나 비율이 실제와 다르게 도시되었을 수 있다. 예컨대, 용액(300) 속에 포함된 막대형 LED들(nLEDr, nLEDg, nLEDb)은 제1 및 제2 전극(210, 220) 사이에 정렬된 막대형 LED들(nLEDr, nLEDg, nLEDb)과 실질적으로 동일하거나 유사한 크기를 가질 수 있다.
실시예에 따라, 용액(300)은 잉크 또는 페이스트 상일 수 있다. 예컨대, 용액(300)은 막대형 LED들(nLEDr, nLEDg, 또는 nLEDb)을 포함한 잉크일 수 있다. 또한, 본 실시예에서 용액(300)에는 막대형 LED들(nLEDr, nLEDg, 또는 nLEDb)과 더불어, 절연성 지지체(230)를 형성하기 위한 절연물질이 혼합되어 있을 수 있다. 일례로, 용액(300)에는 막대형 LED들(nLEDr, nLEDg, 또는 nLEDb)과 포지티브 타입의 포토 레지스트가 혼합되어 있을 수 있다. 한편, 용액(300)에 함유된 절연물질이 이에 한정되는 것은 아니며, 포지티브 타입의 포토 레지스트 외에도 다양한 유/무기 절연물질 중 적어도 하나가 막대형 LED들(nLEDr, nLEDg, 또는 nLEDb)과 함께 혼합되어 있을 수 있다.
각 화소 영역에 막대형 LED들(nLEDr, nLEDg, 또는 nLEDb)과 절연물질이 혼합된 절연막을 도포(혹은 투하)하면, 화소 영역들 각각에 하나 이상의 막대형 LED(nLEDr, nLEDg, 또는 nLEDb)를 투입함과 동시에 절연막(230c)을 형성할 수 있다. 즉, 본 실시예에 의하면, 막대형 LED들(nLEDr, nLEDg, nLEDb)의 투입 공정과 절연막(230c)의 형성 공정을 통합할 수 있다.
실시예에 따라, 막대형 LED들(nLEDr, nLEDg, nLEDb)의 투입 이후, 혹은 이와 동시에 제1 및 제2 전극들(210, 220)에 전압을 인가하여 막대형 LED들(nLEDr, nLEDg, nLEDb)을 자가 정렬시킬 수 있다.
도 11b를 참조하면, 정렬된 막대형 LED들(nLEDr, nLEDg, nLEDb)을 마스크로 이용하여 막대형 LED들(nLEDr, nLEDg, nLEDb)의 하부에 절연성 지지체(230)를 형성할 수 있다. 예컨대, 정렬된 막대형 LED들(nLEDr, nLEDg, nLEDb)을 마스크로 이용한 식각 공정을 통해, 막대형 LED들(nLEDr, nLEDg, nLEDb) 하부의 절연막(230c)은 잔류시키고, 제1 및 제2 전극(210, 220)과 막대형 LED들(nLEDr, nLEDg, nLEDb) 상부의 절연막(230c)은 제거함으로써, 각각의 막대형 LED(nLEDr, nLEDg, nLEDb)의 하부(특히, 기판(200)과 막대형 LED들(nLEDr, nLEDg, nLEDb)의 사이)에만 절연성 지지체(230)를 형성할 수 있다.
일례로, 절연막(230c)이 포지티브 타입의 포토 레지스트를 포함하는 경우, 막대형 LED들(nLEDr, nLEDg, nLEDb)을 마스크로 이용한 포토 공정을 통해 막대형 LED들(nLEDr, nLEDg, nLEDb) 하부의 절연막(230c)은 잔류시키고, 제1 및 제2 전극(210, 220)과 막대형 LED들(nLEDr, nLEDg, nLEDb) 상부의 절연막(230c)은 제거할 수 있다.
또한, 포토 공정 이외에도, 막대형 LED들(nLEDr, nLEDg, nLEDb)을 마스크로 이용한 전면 수직 식각 공정 등을 통해서도, 막대형 LED들(nLEDr, nLEDg, nLEDb) 하부의 절연막(230c)은 잔류시키고, 제1 및 제2 전극(210, 220)과 막대형 LED들(nLEDr, nLEDg, nLEDb) 상부의 절연막(230c)은 제거할 수 있다. 이 경우, 절연막(230c)은 유기막 및/또는 무기막일 수 있으며, 절연막(230c)의 재료가 특별히 한정되지는 않는다.
전술한 바에 의하면, 막대형 LED들(nLEDr, nLEDg, nLEDb)의 투입 공정과 절연막(230c)의 형성 공정을 통합함으로서, 비교적 간소한 공정을 통해 절연성 지지체(230)를 형성할 수 있다.
도 12는 본 발명의 일 실시예에 의한 발광장치를 나타내는 단면도이다. 도 12에서, 도 11a 내지 도 11b와 동일 또는 유사한 부분에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 12를 참조하면, 기판(200)과 막대형 LED들(nLEDr, nLEDg, nLEDb)의 사이에는 트랜지스터들(Tr) 및 커패시터들(C)과 같은 회로소자들(250)과 이를 덮는 절연막(270)이 더 형성될 수 있다. 또한, 실시예에 따라 막대형 LED들(nLEDr, nLEDg, nLEDb) 각각의 하부에는 반사막(260)이 더 형성될 수도 있다. 반사막(260)이 형성되면, 광 방출 효율이 향상될 수 있다. 이러한 반사막(260)은 회로소자들(250)과 별도로 형성되거나, 혹은 적어도 하나의 회로소자(250)와 일체로 형성될 수 있다. 일례로, 하나 이상의 트랜지스터(Tr) 및/또는 커패시터(C)를 구성하는 전극들 중 적어도 하나의 전극의 면적을 확장하여 반사막(260)을 구성할 수도 있다.
한편, 도 12에서는 트랜지스터들(Tr) 및 커패시터들(C)을 개략적으로 도시하였으나, 이들의 형상, 구조, 위치 및/또는 개수는 다양하게 변경될 수 있다. 일례로, 각 화소 영역에는 도 4a에 도시된 바와 같은 화소회로(144)를 구성하는 회로소자들(250)이 형성될 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
10, nLED: 막대형 LED 11: 제1 도전성 반도체층
12: 활성층 13: 제2 도전성 반도체층
14: 절연피막 140: 발광표시패널
142: 화소 144: 화소회로
200: 기판 201: 버퍼층
210: 제1 전극 220: 제2 전극
230: 절연성 지지체 230a, 230b, 230c, 270: 절연막
240: 도전성 컨택층 250: 회로소자
260: 반사막 300: 용액
310: 토출구 320: 화소 정의막
EA: 발광영역

Claims (20)

  1. 기판과,
    상기 기판 상에 서로 이격되도록 위치된 제1 전극 및 제2 전극과,
    일단이 상기 제1 전극 상에 위치되고, 타단이 상기 제2 전극 상에 위치되며, 길이 방향으로 긴 하나 이상의 막대형 LED와,
    상기 막대형 LED의 외주면의 적어도 일부를 둘러싸고 상기 일단과 상기 타단 각각의 일측면을 노출하는 절연피막과,
    상기 막대형 LED의 일단과 상기 제1 전극을 전기적으로 연결하고, 상기 막대형 LED의 타단과 상기 제2 전극을 전기적으로 연결하는 도전성 컨택층과,
    상기 제1 전극과 상기 제2 전극 사이의 상기 기판과 상기 막대형 LED의 외주면을 둘러싸는 상기 절연피막 사이에만 위치된 절연성 지지체를 포함하고,
    상기 제1 전극, 상기 제2 전극, 및 상기 절연성 지지체는 상기 기판의 두께 방향으로 동일한 높이를 갖는 발광장치.
  2. 제1항에 있어서,
    상기 막대형 LED는, 마이크로 스케일 혹은 나노 스케일을 가지는 원기둥 형상 혹은 다각 기둥 형상의 LED인 발광장치.
  3. 제1항에 있어서,
    상기 막대형 LED는, 제1 도전성 도펀트가 도핑된 제1 도전성 반도체층과, 제2 도전성 도펀트가 도핑된 제2 도전성 반도체층과, 상기 제1 및 제2 도전성 반도체층의 사이에 개재된 활성층을 포함하는 발광장치.
  4. 제1항에 있어서,
    상기 절연성 지지체는, 상기 막대형 LED의 직경에 상응하는 너비를 가지는 발광장치.
  5. 제1항에 있어서,
    상기 절연성 지지체의 최단 길이는 상기 제1 전극과 상기 제2 전극 사이의 간격과 동일한 발광장치.
  6. 제1항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 절연성 지지체는 상기 기판 상의 동일한 평면 상에 배치되며 서로 동일한 높이를 가지는 발광장치.
  7. 제1항에 있어서,
    상기 절연성 지지체는 한 층 이상의 유기막 및 무기막 중 적어도 하나를 포함하는 발광장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 도전성 컨택층은, 상기 막대형 LED의 양단과 상기 제1 전극 및 상기 제2 전극의 일단을 덮는 발광장치.
  10. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 막대형 LED의 길이보다 짧은 거리만큼 이격된 발광장치.
  11. 제1항에 있어서,
    다수의 화소들을 포함하며, 상기 화소들 각각이, 하나 이상의 상기 제1 전극 및 상기 제2 전극과, 상기 제1 전극 및 상기 제2 전극의 사이에 연결된 하나 이상의 상기 막대형 LED를 구비하는 발광표시패널을 포함하는 발광장치.
  12. 기판 상의 발광영역에 서로 이격되도록 제1 전극 및 제2 전극을 형성하는 단계와,
    상기 발광영역에, 길이 방향으로 긴 적어도 하나의 막대형 LED를 투입하는 단계와,
    상기 제1 전극 및 상기 제2 전극의 사이에 연결되도록 상기 제1 전극 및 상기 제2 전극의 적어도 일 영역 상에 상기 막대형 LED를 정렬시키는 단계와,
    상기 기판과 상기 막대형 LED의 사이에 절연성 지지체를 형성하는 단계를 포함하고,
    상기 기판과 상기 막대형 LED의 사이에 상기 절연성 지지체를 형성하는 단계는,
    상기 막대형 LED를 마스크로 이용한 포토 공정 혹은 전면 수직 식각 공정을 통해 상기 기판과 상기 막대형 LED의 사이의 절연막은 잔류시키고, 상기 제1 전극 및 상기 제2 전극과 상기 막대형 LED의 상부의 절연막은 제거하는 단계를 포함하는 발광장치의 제조방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제12항에 있어서,
    상기 발광영역에 적어도 하나의 막대형 LED를 투입하는 단계는, 상기 발광영역에 상기 막대형 LED가 포함된 용액을 투하하는 단계를 포함하는 발광장치의 제조방법.
  17. 제12항에 있어서,
    상기 막대형 LED를 정렬시키는 단계는, 상기 제1 및 제2 전극에 전압을 인가하여 상기 막대형 LED의 자가 정렬을 유도하는 단계를 포함하는 발광장치의 제조방법.
  18. 제12항에 있어서,
    상기 막대형 LED의 양단과 상기 제1 전극 및 상기 제2 전극의 일단 상에 도전성 컨택층을 형성하는 단계를 더 포함하는 발광장치의 제조방법.
  19. 제12항에 있어서,
    상기 발광영역에 적어도 하나의 막대형 LED를 투입하는 단계는, 상기 발광영역에, 상기 막대형 LED와 절연물질이 혼합된 용액을 도포하는 단계를 포함하는 발광장치의 제조방법.
  20. 삭제
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