KR20220021949A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20220021949A
KR20220021949A KR1020200101693A KR20200101693A KR20220021949A KR 20220021949 A KR20220021949 A KR 20220021949A KR 1020200101693 A KR1020200101693 A KR 1020200101693A KR 20200101693 A KR20200101693 A KR 20200101693A KR 20220021949 A KR20220021949 A KR 20220021949A
Authority
KR
South Korea
Prior art keywords
electrode
disposed
light emitting
electrodes
contact
Prior art date
Application number
KR1020200101693A
Other languages
English (en)
Inventor
이태희
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200101693A priority Critical patent/KR20220021949A/ko
Priority to US17/392,828 priority patent/US11670628B2/en
Priority to CN202180048428.1A priority patent/CN115777147A/zh
Priority to PCT/KR2021/010684 priority patent/WO2022035233A1/ko
Publication of KR20220021949A publication Critical patent/KR20220021949A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Theoretical Computer Science (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 발광 영역, 및 상기 발광 영역의 일 측에 이격되어 배치된 서브 영역, 상기 발광 영역에 배치되어 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 이격되고 상기 제2 방향으로 연장된 형상을 갖는 복수의 전극들 및 양 단부가 상기 제1 방향으로 이격된 상기 전극들 상에 놓이도록 배치된 복수의 발광 소자들을 포함하고, 상기 발광 영역은 상기 복수의 전극들이 상기 제2 방향으로 이격된 영역인 제1 영역을 포함하고, 상기 제1 영역에 배치되어 상기 복수의 전극들과 상기 제2 방향으로 이격된 제1 더미 패턴을 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 발광 소자를 덮는 절연층의 박리를 방지할 수 있는 무기 발광 소자 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 영역, 및 상기 발광 영역의 일 측에 이격되어 배치된 서브 영역, 상기 발광 영역에 배치되어 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 이격되고 상기 제2 방향으로 연장된 형상을 갖는 복수의 전극들 및 양 단부가 상기 제1 방향으로 이격된 상기 전극들 상에 놓이도록 배치된 복수의 발광 소자들을 포함하고, 상기 발광 영역은 상기 복수의 전극들이 상기 제2 방향으로 이격된 영역인 제1 영역을 포함하고, 상기 제1 영역에 배치되어 상기 복수의 전극들과 상기 제2 방향으로 이격된 제1 더미 패턴을 포함한다.
상기 복수의 서로 다른 제1 더미 패턴들 간 상기 제1 방향으로 측정된 수직 거리가 상기 제1 방향으로 이격된 상기 전극들 사이의 간격보다 클 수 있다.
복수의 상기 제1 더미 패턴들의 상기 제1 방향으로 측정된 수직 거리는 상기 발광 소자의 길이보다 클 수 있다.
상기 제1 더미 패턴은 상기 제2 방향으로 나란한 상기 전극의 양 측변이 연장된 가상선으로부터 상기 제1 방향으로 이격될 수 있다.
복수의 제1 더미 패턴들은 서로 상기 제1 방향으로 나란하지 않을 수 있다.
상기 복수의 전극들 중 일부는 상기 서브 영역에도 배치되어 다른 상기 전극들과 상기 제2 방향으로 이격되고, 상기 제1 더미 패턴들은 상기 서브 영역에서 상기 전극들이 이격된 제2 영역에는 배치되지 않을 수 있다.
상기 복수의 전극들 상에 배치된 제1 절연층, 및 상기 복수의 제1 더미 패턴들 상에 배치된 절연 패턴들을 더 포함할 수 있다.
상기 전극은 제1 전극, 상기 제1 전극과 상기 제1 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 상기 제2 전극과 상기 제1 방향으로 이격된 제4 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제5 전극, 상기 제2 전극과 상기 제2 방향으로 이격된 제6 전극, 상기 제3 전극과 상기 제2 방향으로 이격된 제7 전극, 및 상기 제4 전극과 상기 제2 방향으로 이격된 제8 전극을 포함할 수 있다.
상기 제1 전극 상에 배치되어 상기 발광 소자 중 일부와 접촉하는 제1 접촉 전극, 상기 제2 전극 상에 배치되어 상기 발광 소자 중 일부와 접촉하는 제2 접촉 전극, 상기 제3 전극과 상기 제5 전극 상에 배치되며 상기 제1 영역 내에서 상기 제1 방향으로 연장된 제1 연결부를 포함하는 제3 접촉 전극을 더 포함하고, 상기 제1 더미 패턴은 상기 제1 접촉 전극, 상기 제2 접촉 전극 및 상기 제3 접촉 전극과 비중첩할 수 있다.
상기 제3 접촉 전극과 중첩하며 상기 제3 접촉 전극과 직접 접촉하는 제2 더미 패턴을 더 포함할 수 있다.
상기 제7 전극과 상기 제8 전극 상에 걸쳐 배치되어 상기 제1 영역 이외의 영역에서 상기 제1 방향으로 연장된 제2 연결부를 포함하는 제4 접촉 전극, 및 상기 제4 전극과 상기 제6 전극 상에 걸쳐 배치되어 상기 제1 영역 내에서 상기 제1 방향으로 연장된 제3 연결부를 포함하는 제5 접촉 전극을 더 포함하고, 상기 제1 접촉 전극, 상기 제2 접촉 전극 및 상기 제4 접촉 전극 중 어느 하나와 중첩하되 직접 접촉하지 않을 수 있다.
상기 제1 내지 제8 전극 중 어느 하나와 직접 연결된 적어도 하나의 제4 더미 패턴을 더 포함할 수 있다.
상기 제2 방향으로 측정된 길이가 상기 제1 더미 패턴보다 긴 적어도 하나의 제5 더미 패턴을 더 포함할 수 있다.
상기 제1 방향으로 측정된 폭이 상기 제1 더미 패턴보다 큰 적어도 하나의 제6 더미 패턴을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 이격되고, 상기 제1 방향과 수직하는 제2 방향으로 연장된 형상의 복수의 전극들을 포함하는 제1 전극 그룹, 상기 제1 전극 그룹과 상기 제2 방향으로 이격되고 상기 복수의 전극들을 포함하는 제2 전극 그룹, 상기 제1 방향으로 이격된 전극들 상에 배치된 복수의 발광 소자들, 상기 복수의 전극들 중 적어도 어느 하나 및 상기 발광 소자들 중 일부와 접촉하는 복수의 접촉 전극들 및 상기 제1 전극 그룹과 상기 제2 전극 그룹 사이의 제1 영역에 배치된 복수의 더미 패턴들을 포함하고, 상기 더미 패턴들은 서로 다른 상기 더미 패턴 사이의 상기 제1 방향으로 측정된 수직 거리가 상기 제1 방향으로 이격된 상기 전극들 사이의 간격보다 클 수 있다.
상기 더미 패턴은 상기 제1 전극 그룹 및 상기 제2 전극 그룹의 전극과 상기 제2 방향으로 이격된 제1 더미 패턴을 포함하고, 상기 제1 더미 패턴은 상기 접촉 전극과 중첩하지 않을 수 있다.
상기 접촉 전극은 상기 전극들 중 어느 한 전극 상에 배치된 복수의 제1 타입 접촉 전극, 및 상기 전극들 중 둘 이상의 전극에 걸쳐 배치된 복수의 제2 타입 접촉 전극을 포함하고, 상기 더미 패턴은 상기 제2 타입 접촉 전극과 직접 접촉하는 제2 더미 패턴, 및 상기 접촉 전극들 중 어느 하나와 중첩하되 상기 접촉 전극과 접촉하지 않는 제3 더미 패턴을 더 포함할 수 있다.
상기 복수의 더미 패턴들 중 적어도 어느 하나는 상기 전극들 중 어느 하나와 직접 연결될 수 있다.
상기 복수의 더미 패턴들 중 적어도 어느 하나는 상기 제2 방향으로 측정된 길이가 상기 제1 더미 패턴보다 길 수 있다.
상기 복수의 더미 패턴들 중 적어도 어느 하나는 상기 제1 방향으로 측정된 폭이 상기 제1 더미 패턴보다 클 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 제조 공정 중 전극 라인들이 특정 형상을 가짐에 따라 발광 영역 내에서 서로 분리된 전극들이 더미 패턴에 의해 연결되는 것을 방지할 수 있다. 표시 장치는 전극들 사이에 배치된 복수의 더미 패턴들을 포함하되, 이들에 의해 다른 전극들이 연결되지 않으며 전극 간 단락이 방지될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다.
도 4는 도 3의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다.
도 5는 도 3의 Q4-Q4'선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
도 7은 일 실시예에 따른 표시 장치의 일 서브 화소에서 제1 영역을 확대하여 도시한 평면도이다.
도 8은 도 7의 Q5-Q5'선을 따라 자른 단면도이다.
도 9 및 도 10은 일 실시예에 따른 표시 장치의 제조 공정 중 일부 단계를 개략적으로 도시하는 평면도들이다.
도 11은 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 개략적으로 도시하는 평면도이다.
도 12는 도 11의 일 단계에서 일 서브 화소의 제1 영역을 확대하여 도시한 평면도이다.
도 13은 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계에서 일 서브 화소의 제1 영역을 확대하여 도시한 평면도이다.
도 14는 도 13의 일 단계에서 일 서브 화소를 나타내는 평면도이다.
도 15 내지 도 17은 다른 실시예에 따른 표시 장치의 일 서브 화소에서 제1 영역을 확대하여 도시한 평면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(ED)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 하나의 화소(PX)는 복수의 발광 영역(EMA)들을 포함하고, 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(도 6의 'ED')가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역에 더하여 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
다만, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
화소(PX)의 제1 발광 영역(EMA1)은 제1 서브 화소(PX1)에 배치되고, 제2 발광 영역(EMA2)은 제2 서브 화소(PX2), 제3 발광 영역(EMA3)은 제3 서브 화소(PX3)에 배치된다. 각 서브 화소(PXn)는 서로 다른 종류의 발광 소자(ED)를 포함하여 제1 내지 제3 발광 영역(EMA)에서는 각각 서로 다른 색의 광이 방출될 수 있다. 예를 들어, 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)는 동일한 발광 소자(ED)를 포함하여 각 발광 영역(EMA) 또는 하나의 화소(PX)에서는 동일한 색의 광이 방출될 수도 있다.
또한, 화소(PX)의 각 서브 화소(PXn)들은 비발광 영역 중 일부 영역으로써 발광 영역(EMA)과 이격되어 배치된 복수의 서브 영역(SA)을 포함할 수 있다. 서브 영역(SA)은 제1 서브 화소(PX1)의 제1 서브 영역(SA1), 제2 서브 화소(PX2)의 제2 서브 영역(SA2) 및 제3 서브 화소(PX3)의 제3 서브 영역(SA3)을 포함할 수 있다. 서브 영역(SA)은 각 서브 화소(PXn)의 발광 영역(EMA)에서 제2 방향(DR2) 일 측에 배치되어 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 예를 들어, 각 서브 화소(PXn)들은 발광 영역(EMA)을 기준으로 서브 영역(SA)이 제2 방향(DR2) 일 측인 상측에 배치되고, 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 발광 영역(EMA)들은 각각 서로 제1 방향(DR1)으로 나란하게 배열될 수 있다. 이와 유사하게, 제1 서브 영역(SA1), 제2 서브 영역(SA2) 및 제3 서브 영역(SA3)은 서로 제1 방향(DR1)으로 나란하게 배열될 수 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(RME)들 중 일부는 서브 영역(SA)에서 분리되어 배치될 수 있다.
제3 뱅크(BNL3)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제3 뱅크(BNL3)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제3 뱅크(BNL3)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다. 도 4는 도 3의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다. 도 5는 도 3의 Q4-Q4'선을 따라 자른 단면도이다. 도 4는 일 서브 화소(PXn)에 배치된 발광 소자(ED)의 양 단부를 가로지르는 단면을 도시하고 있다. 도 5는 일 서브 화소(PXn)에 형성된 복수의 컨택홀(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3 내지 도 5를 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치된 회로층(CCL)과 표시 소자층을 포함할 수 있다. 표시 소자층은 발광 소자(ED)를 포함하여 복수의 전극(RME)들과 접촉 전극(CNE)들이 배치되고, 회로층(CCL)은 발광 소자(ED)를 발광하기 위한 회로 소자들을 포함하여 복수의 배선들을 포함할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 기판(SUB) 상에는 제1 도전층이 배치된다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 후술하는 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 예를 들어, 하부 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 제1 도전층을 덮으며 제1 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 제1 트랜지스터(T1)를 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1)을 포함할 수 있다. 예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 제1 액티브층(ACT1)은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 예시적인 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 제1 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 예를 들어, 제1 게이트 절연층(GI)은 반도체층과 버퍼층(BL)의 상면을 덮도록 배치될 수 있다. 제1 게이트 절연층(GI)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 스토리지 커패시터의 제1 정전 용량 전극(CSE1)을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 제2 도전층은 각 서브 화소(PXn)에 접속되는 복수의 스캔 라인들을 더 포함할 수도 있다. 제2 도전층의 제1 게이트 전극(G1)은 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 부분적으로 중첩하도록 배치될 수 있다. 스토리지 커패시터의 제1 정전 용량 전극(CSE1)은 후술하는 제2 정전 용량 전극(CSE2)과 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 및 스토리지 커피시터의 제2 정전 용량 전극(CSE2)을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 제3 도전층은 각 서브 화소(PXn)에 접속되는 복수의 데이터 라인들을 더 포함할 수도 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 액티브층(ACT1)과 부분적으로 중첩하도록 배치된다. 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 층간 절연층(IL1) 및 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 액티브층(ACT1)에 각각 접촉할 수 있다. 또한, 제1 소스 전극(S1)은 제1 층간 절연층(IL1), 제1 게이트 절연층(GI) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 드레인 전극(D1)은 후술하는 제1 전압 배선(VL1)과 전기적으로 연결될 수 있고, 제1 소스 전극(S1)은 제1 전극(RME1)과 연결되는 제1 도전 패턴(CDP)과 연결될 수 있다.
제2 층간 절연층(IL2)은 제3 도전층 상에 배치된다. 제2 층간 절연층(IL2)은 제3 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 제3 도전층을 덮으며 제3 도전층을 보호하는 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 표면 평탄화 기능을 수행할 수 있다.
제4 도전층은 제2 층간 절연층(IL2) 상에 배치된다. 제4 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2) 및 제1 도전 패턴(CDP)을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 전극(RME)들과 두께 방향으로 일부 중첩하는 위치에 배치될 수도 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 발광 영역(EMA)을 가로지르도록 배치될 수 있다.
제1 도전 패턴(CDP)은 제1 소스 전극(S1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(RME1)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(RME1)으로 전달할 수 있다. 한편, 도면에서는 제4 도전층이 하나의 제1 전압 배선(VL1)과 하나의 제2 전압 배선(VL2)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제4 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
상술한 제1 내지 제4 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 단일층, 또는 복수의 층들이 적층되거나 상기 복수의 층들이 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예컨대 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층으로 이루어지거나, 이러한 무기층이 교번하여 적층된 다중층, 또는 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)이 순차 적층된 이중층으로 형성될 수도 있다.
제4 도전층 상에는 제3 층간 절연층(IL3)이 배치된다. 제3 층간 절연층(IL3)은 유기 절연 물질을 포함하여 그 하부의 도전층들에 의한 단차를 평탄화할 수 있다. 일 예로, 제3 층간 절연층(IL3)은 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제3 층간 절연층(IL3) 상에는 제1 뱅크(BNL1), 제2 뱅크(BNL2), 복수의 전극(RME)들, 발광 소자(ED), 제3 뱅크(BNL3) 및 복수의 접촉 전극(CNE)들이 배치된다. 또한, 제3 층간 절연층(IL3) 상에는 복수의 절연층(PAS1, PAS2)들이 더 배치될 수 있다.
복수의 제1 뱅크(BNL1)들 및 제2 뱅크(BNL2)는 제3 층간 절연층(IL3) 상에 직접 배치될 수 있다. 각 서브 화소(PXn)에는 복수의 제1 뱅크(BNL1)들 및 이와 이격되어 제1 뱅크(BNL1)들 사이에 배치된 하나의 제2 뱅크(BNL2)가 배치될 수 있다. 제1 방향(DR1)으로 이격된 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 사이에는 발광 소자(ED)들이 배치될 수 있다.
복수의 제1 뱅크(BNL1)들은 서브 화소(PXn)의 발광 영역(EMA) 내에서 배치되어 서로 이격될 수 있다. 예를 들어, 제1 뱅크(BNL1)는 각 발광 영역(EMA)에서 서로 제1 방향(DR1)으로 이격된 복수의 서브 뱅크(BNL_A, BNL_B)들을 포함할 수 있다. 제1 서브 뱅크(BNL_A)는 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 서브 뱅크(BNL_B)는 우측에 배치될 수 있다. 서브 뱅크(BNL_A, BNL_B)들은 제2 방향(DR2)으로 연장된 형상을 갖되, 그 길이가 제3 뱅크(BNL3)가 둘러싸는 개구 영역의 제2 방향(DR2) 길이보다 짧을 수 있다. 하나의 서브 화소(PXn)에는 제1 서브 뱅크(BNL_A)와 제2 서브 뱅크(BNL_B)가 각각 2개씩 배치되어 서로 제2 방향(DR2)으로 이격될 수 있다. 제1 뱅크(BNL1)는 표시 영역(DPA) 전면에서 일 방향으로 연장된 섬형의 패턴을 형성할 수 있다.
제2 뱅크(BNL2)는 제1 방향(DR1)으로 이격된 제1 뱅크(BNL1)들 사이에 배치될 수 있다. 제2 뱅크(BNL2)는 제2 방향(DR2)으로 연장되되 발광 영역(EMA)에 배치된 부분 중 일부분이 큰 폭을 갖도록 형성될 수 있다. 일 예로, 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 대향하는 부분이 큰 폭을 갖도록 형성되고, 제1 서브 뱅크(BNL_A) 및 제2 서브 뱅크(BNL_B) 사이에서 제2 방향(DR2)으로 연장될 수 있다. 제1 뱅크(BNL1)와 달리, 제2 뱅크(BNL2)는 발광 영역(EMA)을 넘어 서브 영역(SA)까지 연장될 수 있다. 제2 뱅크(BNL2)는 제2 방향(DR2)으로 이웃한 복수의 서브 화소(PXn)들에 배치되어 표시 영역(DPA) 전면에서 선형의 패턴을 형성할 수 있다.
제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 제3 층간 절연층(IL3)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 상에 배치되는 전극(RME)에서 반사되어 제3 층간 절연층(IL3)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 발광 소자(ED)가 배치되는 영역을 제공함과 동시에 발광 소자(ED)에서 방출된 광을 상부 방향으로 반사시키는 반사벽의 기능을 수행할 수도 있다. 일 예로, 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 상에는 반사율이 높은 재료를 포함한 층이 더 배치될 수 있고, 상기 층은 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME)들은 일 방향으로 연장된 형상으로 각 서브 화소(PXn)마다 배치된다. 예를 들어, 복수의 전극(RME)들은 제2 방향(DR2)으로 연장된 형상을 갖고, 각 서브 화소(PXn) 내에서 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 배치될 수 있다. 일 실시예에서, 복수의 전극(RME)들은 제1 방향(DR1)으로 나란하게 배치되어 이격된 복수의 전극을 포함한 전극 그룹(RME#1, RME#2)들로 구분될 수 있고, 각 전극 그룹(RME#1, RME#2)들은 서로 제2 방향(DR2)으로 이격될 수 있다.
예를 들어, 하나의 서브 화소(PXn)에는 서로 제2 방향(DR2)으로 이격된 제1 전극 그룹(RME#1) 및 제2 전극 그룹(RME#2)을 포함할 수 있다. 제1 전극 그룹(RME#1)은 발광 영역(EMA)의 중심을 기준으로 제2 방향(DR2) 일 측인 상측에 배치되고, 제2 전극 그룹(RME#2)은 제1 전극 그룹(RME#1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 하측에 배치될 수 있다. 해당 서브 화소(PXn)의 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)은 발광 영역(EMA) 내에 위치한 제1 영역(ROP1)을 기준으로 서로 이격될 수 있다.
또한, 제1 전극 그룹(RME#1)의 전극(RME)들은 제3 뱅크(BNL3)를 넘어 해당 서브 화소(PXn)의 서브 영역(SA)에 부분적으로 배치될 수 있고, 제2 전극 그룹(RME#2)의 전극(RME)들은 제3 뱅크(BNL3)를 넘어 다른 서브 화소(PXn)의 서브 영역(SA)에 부분적으로 배치될 수 있다. 즉, 서브 영역(SA)에는 서로 다른 서브 화소(PXn)의 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)이 서로 이격되어 배치될 수 있다. 서로 다른 서브 화소(PXn)의 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)은 어느 한 서브 화소(PXn)의 서브 영역(SA) 내에 위치한 제2 영역(ROP2)을 기준으로 서로 이격될 수 있다.
서로 다른 전극 그룹(RME#1, RME#2)들의 전극들은 제2 방향(DR2)으로 나란하게 이격될 수 있다. 예를 들어, 제1 전극 그룹(RME#1)에 속한 어느 한 전극은 제2 전극 그룹(RME#2)에 속한 어느 한 전극과 제2 방향(DR2)으로 나란하게 배치될 수 있다. 이러한 전극(RME)의 배치는 제2 방향(DR2)으로 연장된 하나의 전극 라인(도 9의 'RM')으로 형성되었다가 발광 소자(ED)들을 배치한 뒤 후속 공정에서 서로 분리되어 형성될 수 있다. 전극 라인(RM)은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 서브 화소(PXn) 내에 전계를 생성하는 데에 활용될 수 있다. 발광 소자(ED)는 전극 라인(RM)들 상에 생성된 전계에 의해 유전영동힘을 받아 전극(RME) 상에 정렬될 수 있다. 발광 소자(ED)들을 정렬시킨 뒤 전극 라인(RM)을 제1 영역(ROP1)과 제2 영역(ROP3)에서 분리하여 서로 제2 방향(DR2)으로 이격된 복수의 전극 그룹(RME#1, RME#2)들을 형성할 수 있다.
일 실시예에 따른 표시 장치(10)는 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)이 이격되어 분리된 제1 영역(ROP1)에 배치된 복수의 더미 패턴(EP)들을 포함할 수 있다. 더미 패턴(EP)들은 제1 영역(ROP1) 내에서 서로 제1 방향(DR1) 또는 제2 방향(DR2)으로 이격될 수 있다. 더미 패턴(EP)들은 표시 장치(10)의 제조 공정 중, 전극 라인(RM)들을 패터닝하여 분리하는 공정에서 형성된 것일 수 있다. 이에 대한 보다 자세한 설명은 후술하기로 한다.
각 전극 그룹(RME#1, RME#2)이 포함하는 전극들에 대하여 구체적으로 설명하면, 제1 전극 그룹(RME#1)은 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)을 포함한다. 제2 전극 그룹(RME#2)은 제5 전극(RME5), 제6 전극(RME6), 제7 전극(RME7) 및 제8 전극(RME8)을 포함할 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(RME)들은 각각 서로 이격된 복수의 제1 뱅크(BNL1)들 또는 제2 뱅크(BNL2) 상에 배치될 수 있다.
제1 전극(RME1)은 발광 영역(EMA)의 중심을 기준으로 좌상측에 배치될 수 있다. 제1 전극(RME1)은 일부분이 발광 영역(EMA)의 상측에 배치된 제1 서브 뱅크(BNL_A) 상에 배치된다. 제2 전극(RME2)은 제1 전극(RME1)과 제1 방향(DR1)으로 이격되며, 발광 영역(EMA)의 중심과 인접하게 배치될 수 있다. 제2 전극(RME2)은 일부분이 제2 뱅크(BNL2) 중 제2 서브 뱅크(BNL_B)와 대향하는 일 측 상에 배치될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각각 하부의 제4 도전층과 연결된 제1 타입 전극일 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 제3 뱅크(BNL3)와 중첩된 부분에 형성된 전극 컨택홀(CTD, CTS)을 통해 각각 제4 도전층과 직접 연결될 수 있다. 예를 들어, 제1 전극(RME1)은 그 하부의 제3 층간 절연층(IL3)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)은 그 하부의 제3 층간 절연층(IL3)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 각 서브 화소(PXn)마다 분리되어 배치되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(ED)들은 개별적으로 발광할 수 있다. 도면에서는 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)이 제3 뱅크(BNL3)와 중첩하는 위치에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 각 전극 컨택홀(CTD, CTS)들은 제3 뱅크(BNL2)가 둘러싸는 발광 영역(EMA) 내에 위치할 수도 있다.
제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치될 수 있다. 제3 전극(RME3)은 제1 전극(RME1)과 이격 대향하며, 제2 뱅크(BNL2) 상에서 제2 전극(RME2)과 이격되어 배치될 수 있다. 제3 전극(RME3)은 일부분이 제2 뱅크(BNL2) 중 발광 영역(EMA)의 상측에 위치한 제1 서브 뱅크(BNL_A)와 대향하는 타 측 상에 배치될 수 있다. 제4 전극(RME4)은 제2 전극(RME2)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제4 전극(RME4)은 제2 전극(RME2)과 대향하며 발광 영역(EMA)의 중심을 기준으로 우상측에 배치될 수 있다. 제4 전극(RME4)은 일부분이 상측에 배치된 제2 서브 뱅크(BNL_B) 중 제2 뱅크(BNL2)와 대향하는 일 측 상에 배치될 수 있다.
제5 전극(RME5)은 발광 영역(EMA)의 중심을 기준으로 좌하측에 배치될 수 있다. 제5 전극(RME5)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격될 수 있으며, 일부분이 발광 영역(EMA)의 하측에 배치된 제1 서브 뱅크(BNL_A)의 일 측 상에 배치된다. 제6 전극(RME6)은 제5 전극(RME5)과 제1 방향(DR1)으로 이격되며, 발광 영역(EMA)의 중심과 인접하게 배치되어 제2 전극(RME2)과 제2 방향(DR2)으로 이격될 수 있다. 제6 전극(RME6)은 일부분이 제2 뱅크(BNL2) 중 발광 영역(EMA)의 하측에 위치한 제2 서브 뱅크(BNL_B)와 대향하는 일 측 상에 배치될 수 있다.
제7 전극(RME7)은 제5 전극(RME5)과 제6 전극(RME6) 사이에 배치될 수 있다. 제7 전극(RME7)은 제5 전극(RME5)과 이격 대향하며, 제2 뱅크(BNL2) 상에서 제6 전극(RME6)과 이격되어 배치될 수 있다. 제7 전극(RME7)은 일부분이 제2 뱅크(BNL2) 중 발광 영역(EMA)의 하측에 위치한 제1 서브 뱅크(BNL_A)와 대향하는 타 측 상에 배치될 수 있다. 제8 전극(RME8)은 제6 전극(RME6)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제8 전극(RME8)은 제6 전극(RME6)과 대향하며 발광 영역(EMA)의 중심을 기준으로 우하측에 배치되어 제4 전극(RME4)과 제2 방향(DR2)으로 이격될 수 있다. 제8 전극(RME8)은 일부분이 하측에 배치된 제2 서브 뱅크(BNL_B) 중 제2 뱅크(BNL2)와 대향하는 일 측 상에 배치될 수 있다.
제3 전극(RME3) 내지 제8 전극(RME8)은 제1 타입 전극과 달리 각각 하부의 제4 도전층과 직접 연결되지 않는 제2 타입 전극일 수 있다. 제2 타입 전극은 발광 소자(ED) 또는 접촉 전극(CNE)을 통해 제1 타입 전극으로 직접 인가된 전기 신호가 전달될 수 있다. 제3 전극(RME3) 내지 제8 전극(RME8)은 하부의 제4 도전층과 직접 연결되지 않으나, 이들로부터 인가된 전기 신호는 전달되어 플로팅(Floating) 되지 않은 상태일 수 있다.
일 실시예에서, 복수의 전극(RME)들의 제1 방향(DR1)으로 측정된 폭은 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)의 제1 방향(DR1)으로 측정된 폭보다 작을 수 있다. 각 전극(RME)들은 적어도 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다. 또한, 복수의 전극(RME)들이 제1 방향(DR1)으로 이격된 간격은 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 사이의 간격보다 좁을 수 있다. 각 전극(RME)들은 적어도 일부 영역이 제3 층간 절연층(IL3) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
복수의 전극(RME)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME)들은 후술하는 접촉 전극(CNE)을 통해 발광 소자(ED)의 양 단부와 연결될 수 있고, 제4 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다. 제1 타입 전극인 제1 전극(RME1)과 제2 전극(RME2)에는 발광 소자(ED)들을 발광하기 위한 전기 신호가 직접 인가될 수 있고, 다른 전극들에는 후술하는 접촉 전극(CNE) 및 발광 소자(ED)들을 통해 상기 전기 신호가 전달될 수 있다.
복수의 전극(RME)들 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극(RME)은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 복수의 전극(RME)들과 제1 뱅크(BNL1) 및 제2 뱅크(BNL2) 상에 배치된다. 제1 절연층(PAS1)은 복수의 전극(RME)들과 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)를 전면적으로 덮도록 배치되며, 복수의 전극(RME)들을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제1 방향(DR1)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다. 다만, 이에 제한되지 않는다.
제1 절연층(PAS1)은 각 전극(RME)들의 상면 일부를 노출하는 복수의 컨택홀(CT1, CT2)들을 포함할 수 있다. 복수의 컨택홀(CT1, CT2)들은 제1 절연층(PAS1)을 관통하며, 후술하는 접촉 전극(CNE)들은 컨택홀(CT1, CT2)을 통해 노출된 전극(RME)과 접촉할 수 있다.
제3 뱅크(BNL3)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제3 뱅크(BNL3)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있고, 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제3 뱅크(BNL3)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제3 뱅크(BNL3)의 제2 방향(DR2)으로 연장된 부분 중 발광 영역(EMA) 사이에 배치된 부분은 서브 영역(SA) 사이에 배치된 부분보다 큰 폭을 가질 수 있고, 서브 영역(SA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다. 다만, 이에 제한되지 않으며, 그 반대로 제3 뱅크(BNL3)의 폭은 서브 영역(SA)들 사이의 간격이 발광 영역(EMA)들 사이의 간격보다 크도록 달라질 수 있다.
제3 뱅크(BNL3)는 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)보다 더 큰 높이를 갖도록 형성될 수 있다. 제3 뱅크(BNL3)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제3 뱅크(BNL3)는 제1 뱅크(BNL1)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(ED)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 각 전극(RME)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(RME)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 전극(RME) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 발광층(도 6의 '36')을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)는 제1 기판(SUB)의 상면에 평행한 방향으로 배치된 복수의 층들을 포함할 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
발광 소자(ED)는 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 사이에서 제1 방향(DR1)으로 이격된 전극(RME) 상에 배치될 수 있다. 발광 소자(ED)의 연장된 길이는 제1 방향(DR1)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있고, 발광 소자(ED)의 양 단부는 서로 다른 전극들 상에 배치될 수 있다. 예를 들어, 발광 소자(ED)는 양 단부가 제1 전극 그룹(RME#1) 중, 제1 전극(RME1)과 제3 전극(RME3) 상에 놓이도록 배치된 제1 발광 소자(ED1), 및 제2 전극(RME2)과 제4 전극(RME4) 상에 놓이도록 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 또한, 발광 소자(ED)는 양 단부가 제2 전극 그룹(RME#2) 중, 제5 전극(RME5)과 제7 전극(RME7)상에 놓이도록 배치된 제3 발광 소자(ED3), 및 제6 전극(RME6)과 제8 전극(RME8) 상에 놓이도록 배치된 제4 발광 소자(ED4)를 포함할 수 있다.
또한, 발광 소자(ED)는 복수의 반도체층들을 포함하고, 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 발광 소자(ED)는 제1 단부 및 제2 단부가 각각 특정 전극(RME) 상에 놓이도록 배치될 수 있다. 예를 들어, 제1 발광 소자(ED1)는 제1 단부가 제1 전극(RME1) 상에 놓이고 제2 단부가 제3 전극(RME3) 상에 놓이도록 배치될 수 있다. 제2 발광 소자(ED2)는 제1 단부가 제4 전극(RME4) 상에 놓이고 제2 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 이와 유사하게, 제3 발광 소자(ED3)는 제1 단부가 제5 전극(RME5) 상에 놓이고 제2 단부는 제7 전극(RME7) 상에 놓이도록 배치될 수 있다. 제4 발광 소자(ED4)는 제1 단부는 제8 전극(RME8) 상에 놓이고 제2 단부는 제6 전극(RME6) 상에 놓이도록 배치될 수 있다. 각 발광 소자(ED)들은 제1 단부와 제2 단부가 각각 서로 다른 전극(RME)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 복수의 발광 소자(ED)들은 전극(RME)들 사이에서 배향된 방향에 따라 어느 한 단부만이 전극(RME) 상에 놓이도록 배치될 수도 있다.
발광 소자(ED)의 양 단부는 각각 접촉 전극(CNE)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 6의 '38')이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE)과 직접 접촉할 수도 있다. 각 발광 소자(ED)들은 접촉 전극(CNE)들을 통해 각 전극(RME)과 전기적으로 연결될 수 있다.
제2 절연층(PAS2)은 제1 절연층(PAS1)과 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 제1 단부 및 제2 단부는 덮지 않도록 배치된다. 제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다.
또한, 제2 절연층(PAS2)은 제3 뱅크(BNL3)와 전극(RME)이 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2) 상에 배치된 부분에서 제1 절연층(PAS1) 상에 배치될 수 있다. 즉, 제2 절연층(PAS2)은 발광 영역(EMA)에서 발광 소자(ED)를 포함하여 제1 절연층(PAS1) 및 제3 뱅크(BNL3) 상에 배치되되, 발광 소자(ED)의 양 단부와 함께 전극(RME)들이 배치된 부분 일부를 노출하도록 배치될 수 있다. 이러한 제2 절연층(PAS2)의 형상은 표시 장치(10)의 제조 공정 중 제1 절연층(PAS1) 상에 전면적으로 배치되었다가 발광 소자(ED)의 양 단부를 노출하도록 제거하는 공정에 의해 형성된 것일 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
한편, 도면으로 도시하지 않았으나, 제2 절연층(PAS2)은 서브 영역(SA)에 일부분 배치될 수도 있다. 복수의 서브 화소(PXn)들에 배치된 전극(RME)들은 제2 방향(DR2)으로 연장되어 서로 연결된 상태로 형성되었다가, 발광 소자(ED)를 정렬시키고 제2 절연층(PAS2)을 형성한 뒤에 서브 영역(SA)에서 분리될 수 있다. 전극(RME)의 분리 공정에서 각 전극(RME)들에 더하여 제1 절연층(PAS1) 및 제2 절연층(PAS2)도 부분적으로 제거될 수 있고, 이들이 제거된 부분에는 후술하는 제3 절연층(PAS3)이 제3 층간 절연층(IL3) 상에 직접 배치될 수 있다. 다만, 이에 제한되지 않으며, 서브 영역(SA)에서 전극(RME)들이 분리된 부분에는 제3 절연층(PAS3)도 제거되어 제3 층간 절연층(IL3) 일부가 노출될 수도 있다. 또는 제3 절연층(PAS3) 상에 배치되어 각 부재들을 덮는 다른 절연층이 제3 층간 절연층(IL3) 상에 직접 배치될 수도 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE)들과 제3 절연층(PAS3)이 배치될 수 있다. 접촉 전극(CNE)은 발광 소자(ED)의 어느 일 단부 및 적어도 하나의 전극(RME)과 접촉할 수 있다. 예를 들어, 접촉 전극(CNE)은 제2 절연층(PAS2)이 배치되지 않고 노출된 발광 소자(ED)의 일 단부와, 제1 절연층(PAS1)에 형성되어 전극(RME)의 일부분을 노출하는 컨택홀(CT1, CT2)을 통해 전극(RME) 중 적어도 어느 하나와 접촉할 수 있다. 발광 소자(ED)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 접촉 전극(CNE)은 상기 반도체층이 노출된 단부면에서 발광 소자(ED)와 접촉할 수 있다. 발광 소자(ED)의 양 단부는 서로 다른 접촉 전극(CNE)을 통해 전극(RME)과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 표시 장치(10)의 접촉 전극(CNE)들은 서로 다른 타입의 전극과 전기적으로 연결되는 서로 다른 타입의 접촉 전극들로 구분될 수 있다. 예를 들어, 접촉 전극(CNE)은 제1 타입 전극인 제1 전극(RME1) 또는 제2 전극(RME2) 상에 배치되는 제1 타입 접촉 전극으로, 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 포함할 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(RME1)과 제2 전극(RME2) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 각각 제2 방향(DR2)으로 연장된 형상을 갖고 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 선형의 패턴을 형성할 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1)의 상면을 노출하는 제1 컨택홀(CT1)을 통해 제1 전극(RME1)과 접촉하고, 제2 접촉 전극(CNE2)은 제2 전극(RME2)의 상면을 노출하는 제1 컨택홀(CT1)을 통해 제2 전극(RME2)과 접촉할 수 있다. 또한, 제1 접촉 전극(CNE1)은 제1 발광 소자(ED1)의 제1 단부와 접촉하고 제2 접촉 전극(CNE2)은 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다.
제1 타입 전극인 제1 전극(RME1)과 제2 전극(RME2)은 제4 도전층과 직접 연결될 수 있고, 제1 타입 접촉 전극인 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제1 타입 전극으로 인가된 전기 신호를 발광 소자(ED)의 어느 일 단부로 전달할 수 있다. 제1 발광 소자(ED1)의 제1 단부와 제2 발광 소자(ED2)의 제2 단부는 상기 전기 신호가 직접 인가될 수 있고, 상기 전기 신호는 제1 발광 소자(ED1)의 제2 단부 및 제2 발광 소자(ED2)의 제1 단부를 통해 다른 접촉 전극(CNE)들 및 발광 소자(ED)로 전달될 수 있다.
접촉 전극(CNE)은 제2 타입 전극인 제3 전극(RME3) 내지 제8 전극(RME8) 중 하나 이상의 전극에 걸쳐 배치되는 제2 타입 접촉 전극으로, 제3 접촉 전극(CNE3), 제4 접촉 전극(CNE4) 및 제5 접촉 전극(CNE5)을 포함할 수 있다.
제3 접촉 전극(CNE3)은 제3 전극(RME3) 및 제5 전극(RME5) 상에 배치될 수 있다. 제3 접촉 전극(CNE3)은 제2 방향(DR2)으로 연장된 제1 연장부(CN_E1)와 제2 연장부(CN_E2), 및 발광 영역(EMA)의 제1 영역(ROP1) 내에서 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제3 접촉 전극(CNE3)은 대체로 제2 방향(DR2)으로 연장되되 제3 전극(RME3) 및 제5 전극(RME5) 상에 배치되도록 절곡된 형상을 가질 수 있다. 제1 연장부(CN_E1)는 제3 전극(RME3) 상에 배치되어 제3 전극(RME3) 및 제1 발광 소자(ED1)와 접촉할 수 있다. 제1 연장부(CN_E1)는 제1 발광 소자(ED1)의 제2 단부와 제2 컨택홀(CT2)을 통해 노출된 제3 전극(RME3)과 접촉할 수 있다. 제2 연장부(CN_E2)는 제5 전극(RME5) 상에 배치되어 제5 전극(RME5) 및 제3 발광 소자(ED3)와 접촉할 수 있다. 제2 연장부(CN_E2)는 제3 발광 소자(ED3)의 제1 단부 및 제2 컨택홀(CT2)을 통해 노출된 제5 전극(RME5)과 접촉할 수 있다. 제1 연결부(CN_B1)는 제1 영역(ROP1) 내에서 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제4 접촉 전극(CNE4)은 제7 전극(RME7) 및 제8 전극(RME8) 상에 배치될 수 있다. 제4 접촉 전극(CNE4)은 제2 방향(DR2)으로 연장된 제3 연장부(CN_E3)와 제4 연장부(CN_E4), 및 발광 영역(EMA)의 하측에서 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제4 접촉 전극(CNE4)은 후술하는 제5 접촉 전극(CNE5)의 제5 연장부(CN_E5)와 이격되어 이를 둘러싸는 형상을 가질 수 있다. 제2 연결부(CN_B2)는 제1 영역(ROP1) 이외의 영역에서 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결할 수 있다. 제3 연장부(CN_E3)는 제7 전극(RME7) 상에 배치되어 제7 전극(RME7) 및 제3 발광 소자(ED3)의 제2 단부와 접촉할 수 있다. 제4 연장부(CN_E4)는 제8 전극(RME8) 상에 배치되어 제8 전극(RME8) 및 제4 발광 소자(ED4)의 제1 단부와 접촉할 수 있다. 제2 연결부(CN_B2)는 발광 영역(EMA)의 하측에서 제3 뱅크(BNL3)와 제1 뱅크(BNL1) 사이의 공간에 배치될 수 있다.
제5 접촉 전극(CNE5)은 제3 접촉 전극(CNE3)과 유사한 형상을 갖고 제6 전극(RME6) 및 제4 전극(RME4) 상에 배치될 수 있다. 제6 접촉 전극(CNE6)은 제2 방향(DR2)으로 연장된 제5 연장부(CN_E5)와 제6 연장부(CN_E6), 및 발광 영역(EMA)의 제1 영역(ROP1) 내에서 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제6 전극(RME6) 상에 배치되어 제6 전극(RME6) 및 제4 발광 소자(ED4)의 제2 단부와 접촉하고, 제6 연장부(CN_E6)는 제4 전극(RME4) 상에 배치되어 제4 전극(RME4) 및 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 제3 연결부(CN_B3)는 제1 영역(ROP1) 내에서 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제3 접촉 전극(CNE3)을 통해 상호 전기적으로 연결될 수 있다. 제1 접촉 전극(CNE1)을 통해 인가된 전기 신호는 제1 발광 소자(ED1) 및 제3 접촉 전극(CNE3)을 통해 제3 발광 소자(ED3)로 전달될 수 있다. 이와 유사하게, 상기 전기 신호는 제4 접촉 전극(CNE4) 및 제5 접촉 전극(CNE4)을 통해 제4 발광 소자(ED4)와 제2 발광 소자(ED2)로 전달될 수 있다. 하나의 서브 화소(PXn)에 배치된 복수의 발광 소자(ED)들은 제2 타입 접촉 전극들을 통해 서로 직렬로 연결될 수 있다.
한편, 접촉 전극(CNE)들과 전극(RME)이 접촉하는 부분에 형성된 컨택홀(CT1, CT2)들은 발광 소자(ED)들과 제1 방향(DR1)으로 중첩하지 않도록 배치될 수 있다. 예를 들어, 각 컨택홀(CT1, CT2)들은 복수의 발광 소자(ED)들이 배치되는 영역과 제2 방향(DR2)으로 이격되어 제3 뱅크(BNL3) 중 제1 방향(DR1)으로 연장된 부분에 인접하여 배치될 수 있다. 발광 소자(ED)는 양 단부에서 광이 방출되는데, 컨택홀(CT1, CT2)들은 상기 광의 진행 경로에서 벗어나도록 위치할 수 있다. 다만, 이에 제한되지 않으며, 컨택홀(CT1, CT2)의 위치는 전극(RME)의 구조 및 발광 소자(ED)들의 위치에 따라 달라질 수 있다.
도면에서는 하나의 서브 화소(PXn)에 각 접촉 전극(CNE1, CNE2, CNE3, CNE4, CNE5)들이 하나씩 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 각 접촉 전극(CNE1, CNE2, CNE3, CNE4, CNE5)들의 개수, 및 그 형상은 각 서브 화소(PXn)에 배치된 전극(RME)의 수에 따라 달라질 수 있다.
접촉 전극(CNE)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE)을 투과하여 전극(RME)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
복수의 접촉 전극(CNE)들 중, 일부는 동일한 층에 배치되되 다른 일부는 다른 층에 배치될 수 있다. 예를 들어, 제3 접촉 전극(CNE3)과 제5 접촉 전극(CNE5)은 제2 절연층(PAS2) 상에 배치되고, 제1 접촉 전극(CNE1), 제2 접촉 전극(CNE2) 및 제4 접촉 전극(CNE4)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 접촉 전극(CNE3)과 제5 접촉 전극(CNE5)은 제2 절연층(PAS2)이 패터닝되어 노출하는 영역에 배치되고, 제1 접촉 전극(CNE2), 제2 접촉 전극(CNE2) 및 제4 접촉 전극(CNE4)은 제2 절연층(PAS2) 및 제3 절연층(PAS3)이 패터닝되어 노출하는 영역에 배치될 수 있다. 다만, 제1 접촉 전극(CNE1), 제2 접촉 전극(CNE2) 및 제4 접촉 전극(CNE4)은 제2 절연층(PAS2)과 제3 절연층(PAS3)이 배치되지 않고 발광 소자(ED)의 양 단부가 노출된 영역에서는 제1 절연층(PAS1) 상에 직접 배치될 수도 있다.
제3 절연층(PAS3)은 제3 접촉 전극(CNE3) 및 제5 접촉 전극(CNE5) 상에 배치된다. 이에 더하여 제3 절연층(PAS3)은 제1 접촉 전극(CNE1), 제2 접촉 전극(CNE2) 및 제4 접촉 전극(CNE4)이 배치된 영역을 제외한 제2 절연층(PAS2) 상에도 배치될 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1), 제2 접촉 전극(CNE2) 및 제4 접촉 전극(CNE4)과 제3 접촉 전극(CNE3) 및 제5 접촉 전극(CNE5)이 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
다만, 제1 타입 접촉 전극과 제2 타입 접촉 전극 사이에 제3 절연층(PAS3)이 배치되어 이들을 상호 절연시킬 수 있으나, 상술한 바와 같이 제3 절연층(PAS3)은 생략될 수도 있다. 이 경우, 복수의 접촉 전극(CNE)들은 동일한 층에 배치될 수 있다.
도면에 도시하지 않았으나, 복수의 접촉 전극(CNE)들, 제3 절연층(PAS3) 및 제3 뱅크(BNL3) 상에는 이들을 덮는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOx), 질화알루미늄(AlNx)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 마이크로 미터(Micro-meter) 내지 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(ED)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(ED)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 6을 참조하면, 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(ED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 발광 소자(ED)의 제1 단부는 발광층(36)을 기준으로 제1 반도체층(31)이 배치된 부분일 수 있다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(ED)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 발광 소자(ED)의 제2 단부는 발광층(36)을 기준으로 제2 반도체층(32)이 배치된 부분일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(ED)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 6에서는 발광 소자(ED)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(ED)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(ED)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 이중층, 또는 다중층 구조로 형성될 수도 있다. 절연막(38)이 이중층 또는 다중층으로 이루어질 경우, 절연막(38)의 각 층들은 서로 동일하거나 다른 재료를 포함하되 서로 다른 공정을 통해 형성될 수 있다. 이에 따라 발광층(36)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(ED)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다. 예를 들어, 절연막(38)은 스테아릭 산(Stearic acid), 2,3-나프탈렌 디카르복실산(2,3-Naphthalene dicarboxylic acid) 등과 같은 물질로 외면이 표면처리될 수 있다.
상술한 바와 같이, 표시 장치(10)는 발광 영역(EMA) 내에 위치한 제1 영역(ROP1)을 사이에 두고 서로 제2 방향(DR2)으로 이격된 서로 다른 전극 그룹(RME#1, RME#2)들을 포함할 수 있다. 전극 그룹(RME#1, RME#2)들이 이격된 사이의 제1 영역(ROP1) 내에는 전극 라인(RM)이 분리되어 형성된 복수의 더미 패턴(EP)들이 배치될 수 있다. 이하, 다른 도면을 더 참조하여 더미 패턴(EP)에 대하여 상세히 설명하기로 한다.
도 7은 일 실시예에 따른 표시 장치의 일 서브 화소에서 제1 영역을 확대하여 도시한 평면도이다. 도 8은 도 7의 Q5-Q5'선을 따라 자른 단면도이다. 도 7은 발광 영역(EMA) 중 제1 영역(ROP1)에 배치된 더미 패턴(EP)들에 더하여 이에 인접하여 배치된 전극(RME)들과 접촉 전극(CNE)들의 개략적인 배치를 도시하고 있고, 도 8에서는 제1 전극(RME1)과 제5 전극(RME5) 사이에 위치한 더미 패턴(EP; EP1, EP2)들을 가로지르는 단면을 도시하고 있다.
도 7 및 도 8을 참조하면, 일 실시예에 따른 표시 장치(10)는 각 서브 화소(PXn)의 발광 영역(EMA)에 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)이 서로 이격된 제1 영역(ROP1)에 배치된 복수의 더미 패턴(EP)들을 포함할 수 있다. 복수의 더미 패턴(EP)들은 제2 방향(DR2)으로 이격된 전극(RME)들 사이에 배치될 수 있다. 더미 패턴(EP)들은 서로 제1 방향(DR1) 또는 제2 방향(DR2)으로 이격될 수 있으며, 이들이 이격된 간격 및 배열 등은 특별히 제한되지 않는다. 도면에서는 제2 방향(DR2)으로 이격된 더미 패턴(EP)들은 나란하게 배열되되 제1 방향(DR1)으로 이격된 더미 패턴(EP)들은 나란하지 않게 엇갈려 배치된 것이 예시되어 있다. 다만, 더미 패턴(EP)들의 배치가 이러한 배열에 제한되지 않으며, 더미 패턴(EP)들의 전반적인 배치는 무작위의 배열을 가질 수 있다. 또한, 더미 패턴(EP)들은 제2 방향(DR2)으로 이격된 전극(RME)들 중 몇몇 전극들 사이에만 배치되고, 어느 전극들 사이에는 배치되지 않을 수도 있다. 즉, 표시 장치(10)는 제2 방향(DR2)으로 이격된 전극(RME)들 사이에 적어도 하나의 더미 패턴(EP)은 배치될 수 있다.
일 실시예에 따르면, 복수의 더미 패턴(EP)들 중 적어도 어느 하나는 복수의 전극(RME)과 제2 방향(DR2)으로 이격될 수 있다. 예를 들어, 더미 패턴(EP)은 제1 전극 그룹(RME#1)의 전극 및 제2 전극 그룹(RME#2)의 전극과 각각 제2 방향(DR2)으로 이격되어 이들과는 전기적으로 연결되지 않는 제1 더미 패턴(EP1)을 포함할 수 있다. 도면에서는 제1 전극(RME1)과 제5 전극(RME5) 사이, 및 제4 전극(RME4)과 제8 전극(RME8) 사이에 각각 하나의 제1 더미 패턴(EP1)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 상술한 바와 같이 더미 패턴(EP)들의 배열은 무작위로 달라질 수 있으므로, 제1 더미 패턴(EP1)의 개수는 더 많거나 적을 수 있다.
한편, 제1 더미 패턴(EP1)은 제1 영역(ROP1)에 배치된 접촉 전극(CNE)들과 중첩하지 않도록 배치될 수 있다. 제1 더미 패턴(EP1) 상에는 제1 영역(ROP1)에 배치된 제1 절연 패턴(IP1)과, 이를 덮는 제3 절연층(PAS3)이 배치될 수 있다. 제1 더미 패턴(EP1)은 전극(RME)들 및 접촉 전극(CNE)과 각각 접촉하거나 연결되지 않도록 배치된 플로팅 패턴(Floating pattern)일 수 있다.
일 실시예에서, 더미 패턴(EP)은 제1 더미 패턴(EP1)과 유사하게 전극(RME)들과 제2 방향(DR2)으로 이격되되, 제1 영역(ROP1)에 배치된 접촉 전극(CNE)들과 중첩하도록 배치된 제2 더미 패턴(EP2) 및 제3 더미 패턴(EP3)을 더 포함할 수 있다. 제2 더미 패턴(EP2)은 제2 타입 접촉 전극으로, 제3 접촉 전극(CNE3) 또는 제5 접촉 전극(CNE5)과 중첩할 수 있고, 제3 더미 패턴(EP3)은 제1 타입 접촉 전극인 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2), 또는 제2 타입 접촉 전극인 제4 접촉 전극(CNE4)과 중첩할 수 있다. 제2 더미 패턴(EP2)은 제3 절연층(PAS3)의 하부에 배치되는 접촉 전극들과 중첩하는 더미 패턴(EP)이고, 제3 더미 패턴(EP3)은 제3 절연층(PAS3) 상에 배치된 접촉 전극들과 중첩하는 더미 패턴(EP)일 수 있다.
제2 더미 패턴(EP2)과 제3 더미 패턴(EP3)은 각각 제1 전극 그룹(RME#1)의 전극 및 제2 전극 그룹(RME#2)의 전극과 각각 제2 방향(DR2)으로 이격되어 이들과는 전기적으로 연결되지 않을 수 있다. 이들 상에도 제1 영역(ROP1)에 배치된 제1 절연 패턴(IP1) 또는 제2 절연 패턴(IP2)과, 이를 덮는 제3 절연층(PAS3)이 배치될 수 있다. 예를 들어, 제2 더미 패턴(EP2) 상에는 제2 절연 패턴(IP2)이 직접 배치되고, 그 상에는 제3 접촉 전극(CNE3) 및 제3 절연층(PAS3)이 순차적으로 배치될 수 있다. 도면에는 도시하지 않았으나, 제3 더미 패턴(EP3) 상에는 제1 절연 패턴(IP1)이 직접 배치되고, 그 상에는 제3 절연층(PAS3) 및 제2 접촉 전극(CNE2)이 순차적으로 배치될 수 있다.
제3 더미 패턴(EP3)은 제1 더미 패턴(EP1)과 유사하게 그 상부에 절연 패턴(IP1, IP2)과 이를 덮는 제3 절연층(PAS3)이 배치될 수 있다. 제3 더미 패턴(EP3)은 전극(RME)들 및 접촉 전극(CNE)과 각각 접촉하거나 연결되지 않도록 배치된 플로팅 패턴일 수 있다.
반면, 제2 더미 패턴(EP2)은 제3 절연층(PAS3)의 하부에 배치된 접촉 전극인 제3 접촉 전극(CNE3)과 부분적으로 접촉할 수 있다. 후술할 바와 같이, 복수의 더미 패턴(EP)들은 전극 라인(RM)의 형성 공정에서 그 상부의 절연 패턴(IP1, IP2)과 남게되는 부분으로, 각 더미 패턴(EP)의 측면은 절연층이 배치되지 않고 노출될 수 있다. 전극 라인(RM)을 분리하는 공정 후에 형성되는 제3 접촉 전극(CNE3)과 제5 접촉 전극(CNE5)은 제1 영역(ROP1)에서 측면이 노출된 제2 더미 패턴(EP2)과 직접 접촉할 수 있다. 제1 더미 패턴(EP1)과 달리, 제2 더미 패턴(EP2)은 전기 신호가 전달되는 접촉 전극(CNE)과 접촉할 수 있고, 제1 더미 패턴(EP1)과 달리 플로팅 패턴이 아닐 수 있다.
일 실시예에 따르면, 복수의 더미 패턴(EP)들 중 제2 방향(DR2)으로 나란하게 배치된 전극(RME)이 서로 다른 더미 패턴(EP)들 사이의 제1 방향(DR1)으로 측정된 수직 간격(W2)은 제1 방향(DR1)으로 이격된 전극(RME)들의 간격(W1)보다 클 수 있다. 제1 방향(DR1)으로 이격된 최단 간격(W1)은 서로 다른 전극(RME) 중 동일한 발광 소자(ED)가 배치된 전극들 사이의 간격일 수 있다. 예를 들어, 제1 전극(RME1)과 제3 전극(RME3) 사이의 간격인 제1 간격(W1)은 제1 방향(DR1)으로 이격된 전극(RME)들 사이의 간격으로 볼 수 있다. 그 이외에도, 제2 전극(RME2)과 제4 전극(RME4) 사이, 제5 전극(RME5)과 제7 전극(RME7) 및 제6 전극(RME6)과 제8 전극(RME8) 사이의 제1 방향(DR1)으로 이격된 간격은 제1 간격(W1)으로 정의될 수 있다.
더미 패턴(EP)들 사이의 최단 간격(W2)은 더미 패턴(EP)들 중 서로 다른 전극(RME)과 제2 방향(DR2)으로 나란한 더미 패턴(EP)들 사이의 제2 간격(W2)일 수 있다. 예를 들어, 제2 방향(DR2)으로 나란한 전극(RME)이 제1 전극(RME1) 또는 제5 전극(RME5)인 더미 패턴(EP)과, 제2 방향(DR2)으로 나란한 전극(RME)이 제3 전극(RME3) 또는 제7 전극(RME7)인 더미 패턴(EP) 사이의 수직 간격은 제2 간격(W2)으로 볼 수 있다. 그 이외에도, 제2 방향(DR2)으로 나란한 전극(RME)이 제2 전극(RME2) 또는 제6 전극(RME6)인 더미 패턴(EP)과, 제2 방향(DR2)으로 나란한 전극(RME)이 제4 전극(RME4) 또는 제8 전극(RME8)인 더미 패턴(EP) 사이의 수직 간격은 제2 간격(W2)으로 볼 수 있다.
복수의 더미 패턴(EP)들은 제1 영역(ROP1) 내에서 무작위의 배열로 배치될 수 있으나, 적어도 제2 간격(W2)이 전극(RME)들 사이의 제1 간격(W1)보다는 크도록 배치될 수 있다. 제1 방향(DR1)으로 이격된 전극(RME)들이 서로 대향하는 일 측변들이 연장된 가상선(도 7의 점선 부분)을 기준으로, 더미 패턴(EP)들은 상기 기준선으로부터 제1 방향(DR1)으로 이격되며 전극(RME)들 중 일부와 제2 방향(DR2)으로 이격되도록 배치될 수 있다. 또한, 제1 방향(DR1)으로 이격된 전극(RME)들 사이의 제1 간격(W1)은 발광 소자(ED)의 길이(도 6의 'h')보다 작고, 더미 패턴(EP)들 사이의 수직 간격인 제2 간격(W2)은 발광 소자(ED)의 길이(h)보다 클 수 있다.
상술한 더미 패턴(EP)들은 표시 장치(10)의 제조 공정에서 하나의 전극 라인(RM)으로 형성되었다가 이를 제2 방향(DR2)으로 이격된 전극(RME)들로 분리하는 공정에서 형성된 것일 수 있다. 발광 소자(ED)들을 전극 라인(RM) 상에 형성한 뒤 전극 라인(RM) 일부를 패터닝하여 분리하는 공정에서, 전극 라인(RM) 중 발광 소자(ED)가 배치된 부분은 발광 소자(ED)에 가려져 완전하게 제거되지 못할 수 있다. 전극 라인(RM)의 패터닝 공정에서 발광 소자(ED)에 가려져 제거되지 않고 남는 부분은 더미 패턴(EP)을 형성할 수 있다. 전극 라인(RM)들을 발광 영역(EMA) 내에서 분리하는 공정은 복수의 전극(RME)들을 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)으로 구분하는 공정으로, 제2 방향(DR2)으로 나란한 전극들이 완전하게 분리되는 것이 필요하다.
한편, 후술할 바와 같이, 전극 라인(RM)은 그 폭이 서로 다른 부분들(도 9의 'RM_E' 및 'RM_P')을 포함하여 제1 방향(DR1)으로 이격된 다른 전극 라인(RM)과의 간격이 위치에 따라 다를 수 있다. 전극 라인(RM)의 간격이 다른 부분보다 큰 부분에서는 발광 소자(ED)에 의해 가려지는 부분이 있더라도, 그와 제1 방향(DR1)으로 이격된 전극 라인(RM)은 해당 발광 소자(ED)에 의해 가려지지 않을 수 있다. 전극 라인(RM)들을 분리하여 형성되는 더미 패턴(EP)들은 적어도 제1 방향(DR1)으로 최단 수직 거리로 이격된 다른 더미 패턴(EP)과는 제1 방향(DR1)으로 나란하게 형성되지 않을 수 있다. 이에 따라, 발광 영역(EMA) 중 제1 영역(ROP1)에 무작위로 배열된 발광 소자(ED)들에 의해 많은 수의 더미 패턴(EP)들이 서로 연결되어 형성되는 것을 방지할 수 있고, 적어도 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)의 전극들이 완전히 분리되어 이들 사이의 단락이 방지될 수 있다. 이에 대한 보다 자세한 설명은 다른 도면들이 더 참조된다.
도 9 및 도 10은 일 실시예에 따른 표시 장치의 제조 공정 중 일부 단계를 개략적으로 도시하는 평면도들이다. 도 9 및 도 10에서는 제1 서브 화소(PX1)를 예시하여 표시 장치(10)의 제조 공정 중, 발광 소자(ED)들의 정렬 단계를 도시하고 있다. 설명의 편의를 위해, 이하의 도면에서는 일 서브 화소(PXn)의 발광 영역(EMA)과 서브 영역(SA)을 기준으로, 제3 뱅크(BNL3)와 전극 라인(RM) 및 발광 소자(ED)만을 도시하였다.
먼저, 도 9를 참조하면, 표시 장치(10)의 제조 공정은 복수의 서브 화소(PXn)들에 배치되어 제2 방향(DR2)으로 연장된 복수의 전극 라인(RM)들을 형성하는 단계를 포함한다. 전극 라인(RM)은 제2 방향(DR2)으로 연장되어 복수의 서브 화소(PXn)의 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있다. 복수의 전극 라인(RM)은 제1 전극 라인(RM1), 제3 전극 라인(RM3), 제2 전극 라인(RM2) 및 제4 전극 라인(RM4)을 포함하고, 이들은 발광 영역(EMA)에서 제1 방향(DR1)으로 순차 배치될 수 있다. 제1 전극 라인(RM1)과 제2 전극 라인(RM2)은 제3 뱅크(BNL3)와 중첩하는 부분이 전극 컨택홀(CTD, CTS)을 통해 하부의 제4 도전층과 직접 연결될 수 있다. 또한, 제2 전극 라인(RM2)과 제3 전극 라인(RM3)은 서브 영역(SA)에서 서로 연결되어 형성될 수 있다. 각 전극 라인(RM)들은 발광 소자(ED)들을 정렬하기 위한 전계를 생성하는 데에 활용될 수 있다.
일 실시예에 따르면, 각 전극 라인(RM)들은 제1 부분(RM_E) 및 제1 부분(RM_E)보다 작은 폭을 갖는 제2 부분(RM_P)을 포함할 수 있다. 제1 부분(RM_E)은 발광 영역(EMA) 중 제1 영역(ROP1) 이외에 배치된 부분이고, 제2 부분(RM_P)은 제1 영역(ROP1)에 배치된 부분일 수 있다. 제1 부분(RM_E)과 제2 부분(RM_P)은 서로 일 측변은 제2 방향(DR2)으로 나란하게 연결되고, 그 반대편 타 측변은 제2 부분(RM_P)이 내측으로 함몰되도록 연결될 수 있다. 예를 들어, 제1 전극 라인(RM1)과 제3 전극 라인(RM3)은 이들이 서로 대향하는 일 측변의 반대편 타 측변들은 제2 방향(DR2)으로 연장된 형상을 갖되, 제1 전극 라인(RM1)과 제3 전극 라인(RM3)이 서로 대향하는 일 측변들은 제1 부분(RM_E) 사이의 간격(W1)이 제2 부분(RM_P) 사이의 간격(W2)보다 작도록 형성될 수 있다. 후술할 바와 같이, 이러한 전극 라인(RM)의 형상은 발광 소자(ED)들의 배치 및 전극 라인(RM)을 분리하는 공정에서 제2 부분(RM_P)에서 전극 라인(RM)이 완전하게 분리될 수 있도록 설계된 것일 수 있다.
도면에 도시되지 않았으나, 복수의 전극 라인(RM)들 상에는 제1 절연층(PAS1)이 배치된다. 제1 절연층(PAS1)은 전극 라인(RM)들의 일부분을 노출하는 복수의 컨택홀(CT1, CT2)들을 포함할 수 있다.
이어, 도 10을 참조하면, 서브 화소(PXn)의 발광 영역(EMA) 내에서 전극 라인(RM) 상에 복수의 발광 소자(ED)들을 배치한다. 일 실시예에서, 발광 소자(ED)는 잉크에 분산된 상태로 준비되고, 잉크젯 프린팅 공정을 통해 각 서브 화소(PXn)의 발광 영역(EMA)에 분사될 수 있다. 제3 뱅크(BNL3)는 상기 잉크가 이웃하는 다른 서브 화소(PXn)의 발광 영역(EMA)으로 넘치는 것을 방지할 수 있다. 상기 잉크가 발광 영역(EMA)에 분사되면 각 전극 라인(RM)들에 정렬 신호를 인가하여 발광 영역(EMA) 내에 전계를 생성한다. 잉크 내에 분산된 발광 소자(ED)는 전계에 의해 유전영동힘을 받아 위치 및 배향 방향이 변하면서 양 단부가 서로 다른 전극 라인(RM)들 상에 배치될 수 있다. 도면에 도시하지 않았으나, 발광 소자(ED)가 배치되면 이를 고정시키는 제2 절연층(PAS2)을 형성한다.
몇몇 실시예에서, 제1 전극 라인(RM1)은 제2 전극 라인(RM2)과 제3 전극 라인(RM3), 및 제4 전극 라인(RM4)과 다른 정렬 신호가 인가되고, 정렬 신호에 의해 생성된 전계는 제1 전극 라인(RM1)과 제3 전극 라인(RM3) 사이, 및 제2 전극 라인(RM2)과 제4 전극 라인(RM4) 사이에 생성될 수 있다. 발광 소자(ED)들은 전계를 따라 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 사이에만 배치되고, 제2 뱅크(BNL2) 상에는 배치되지 않을 수 있다.
전극 라인(RM)들 상에 배치된 발광 소자(ED)들은 양 단부가 전극 라인(RM)의 제1 부분(RM_E) 상에 배치된 발광 소자(ED_A)와 제2 부분(RM_P) 상에 배치된 발광 소자(ED_P)로 구분될 수 있다. 전극 라인(RM)의 제1 부분(RM_E) 사이의 간격(W1)은 발광 소자(ED)의 길이(h)보다 작되, 제2 부분(RM_P) 사이의 간격(W2)은 발광 소자(ED)의 길이(h)보다 길수 있다. 이에 따라 제1 부분(RM_E) 상에 배치된 발광 소자(ED_A)는 대체로 양 단부가 각각 서로 다른 전극 라인(RM) 상에 놓이고, 제2 부분(RM_P) 상에 배치된 발광 소자(ED_R)는 대체로 양 단부 중 어느 한 단부만이 전극 라인(RM) 상에 놓일 수 있다. 제2 부분(RM_P) 상에 놓이는 발광 소자(ED_R)는 어느 한 전극 라인(RM)에 치우치도록 배치될 수 있고, 그에 따라 발광 소자(ED_R)는 일 단부만이 전극 라인(RM) 상에 놓일 수 있다. 전극 라인(RM)의 제2 부분(RM_P)은 발광 소자(ED_R)들이 배치되어 가려진 부분과 그렇지 않은 부분을 가질 수 있다.
한편, 도면에서는 제1 부분(RM_E) 상에 배치된 발광 소자(ED_A)들의 밀집도와 제2 부분(RM_P) 상에 배치된 발광 소자(ED_R)들의 밀집도가 다른 것으로 도시되어 있으나, 이는 발광 소자(ED)들이 제2 부분(RM_P) 상에 집중적으로 배치되는 것을 의미하지 않는다. 발광 소자(ED)들은 전극 라인(RM)들 상에서 비교적 균일한 밀집도로 배치될 수 있으며, 도면에서는 배치 위치에 따른 발광 소자(ED)들을 구분하여 도시된 것이다. 즉, 도면과 달리 제1 부분(RM_E) 상에 배치된 발광 소자(ED_A)들의 수는 제2 부분(RM_P) 상에 배치된 발광 소자(ED_R)들의 수와 동일하거나 더 많을 수 있다.
이어, 전극 라인(RM)들의 제2 부분(RM_P)을 패터닝하여 분리하고, 제2 방향(DR2)으로 이격된 복수의 전극(RME)들을 형성한다.
도 11은 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 개략적으로 도시하는 평면도이다. 도 12는 도 11의 일 단계에서 일 서브 화소의 제1 영역을 확대하여 도시한 평면도이다.
도 11 및 도 12를 참조하면, 전극 라인(RM)들을 분리하는 공정은 전극 라인(RM) 및 제3 뱅크(BNL3)를 덮는 포토 레지스트층(PR)을 형성하는 단계를 포함할 수 있다. 포토 레지스트층(PR)은 서브 화소(PXn)에서 전극 라인(RM)이 분리되는 영역을 제외하고 전면적으로 배치될 수 있다. 예를 들어, 포토 레지스트층(PR)은 발광 영역(EMA)의 제1 영역(ROP1)과 서브 영역(SA)의 제2 영역(ROP2)을 제외한 영역에 전면적으로 배치될 수 있다. 발광 영역(EMA)의 제1 영역(ROP1)에서는 전극 라인(RM) 중 제2 부분(RM_P)만이 배치되고 제1 부분(RM_E)은 대부분 포토 레지스트층(PR)에 의해 덮일 수 있다. 발광 소자(ED)들도 제2 부분(RM_P) 상에 배치된 발광 소자(ED_P)들만 노출될 수 있다.
포토 레지스트층(PR)을 형성하기 전, 발광 소자(ED)들을 배치한 뒤에는 이들을 덮는 제2 절연층(PAS2)이 형성된다. 제2 절연층(PAS2)은 전극 라인(RM)의 제1 부분(RM_E) 상에 배치된 발광 소자(ED_A)들은 덮되, 제1 영역(ROP1)에 배치된 발광 소자(ED_R)들은 덮지 않도록 형성될 수 있다. 이에 따라, 도 12에서, 제1 영역(ROP1)에는 전극 라인(RM)들의 제2 부분(RM_P), 제1 절연층(PAS1), 발광 소자(ED_R)들 및 포토 레지스트층(PR)이 순차 적층될 수 있다.
상술한 바와 같이, 전극 라인(RM)의 제2 부분(RM_P)들 사이의 간격(W2)은 제1 부분(RM_E)들 사이의 간격(W1)보다 크고, 발광 소자(ED)의 길이(h)보다도 클 수 있다. 제2 부분(RM_P) 상에 배치된 발광 소자(ED_R)들은 일 단부만이 어느 한 전극 라인(RM) 상에 놓이고 타 단부는 전극 라인(RM)들 사이 영역에 놓일 수 있다. 전극 라인(RM) 중, 발광 소자(ED)가 배치되어 가려진 부분과 제1 방향(DR1)으로 대향하는 다른 전극 라인(RM)의 일 부분은 발광 소자(ED)에 의해 가려지지 않고 노출될 수 있다. 포토 레지스트층(PR)이 노출하는 부분은 제1 절연층(PAS1) 및 전극 라인(RM)을 제거하기 위한 식각 공정이 수행되는데, 본 공정에서 발광 소자(ED)에 의해 가려진 부분의 전극 라인(RM)들과 제1 절연층(PAS1)은 제거되지 않고 더미 패턴(EP) 및 절연 패턴(IP1, IP2)으로 남을 수 있다.
도 13은 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계에서 일 서브 화소의 제1 영역을 확대하여 도시한 평면도이다. 도 14는 도 13의 일 단계에서 일 서브 화소를 나타내는 평면도이다.
이어, 도 13 및 도 14를 참조하면, 포토 레지스트층(PR)이 노출하는 부분에서 제1 절연층(PAS1) 및 전극 라인(RM)을 제거하는 공정을 수행한다. 일 실시예에서, 제1 절연층(PAS1) 및 전극 라인(RM) 중 포토 레지스트층(PR)이 노출하는 부분을 식각하는 공정은 제1 절연층(PAS1)을 식각하기 위한 제1 식각 공정, 및 전극 라인(RM)을 식각하기 위한 제2 식각 공정으로 수행될 수 있다. 제1 식각 공정은 건식 식각(Drt etching) 공정이고, 제2 식각 공정은 습식 식각(Wet etching) 공정일 수 있다.
제1 식각 공정 및 제2 식각 공정에서, 전극 라인(RM) 상에 놓인 발광 소자(ED)는 그 하부의 제1 절연층(PAS1) 및 전극 라인(RM)을 식각하기 위한 마스크의 역할을 할 수 있다. 이에 따라 포토 레지스트층(PR)이 노출된 부분에 제1 식각 공정을 수행하면, 발광 소자(ED)들에 의해 가려진 부분을 제외한 제1 절연층(PAS1)들이 식각될 수 있다. 즉, 발광 소자(ED)들에 의해 가려진 부분의 제1 절연층(PAS1)은 제1 식각 공정에 의해 제거되지 않을 수 있다. 이어, 전극 라인(RM)을 제거하기 위한 제2 식각 공정을 수행하면, 제거되지 않고 남은 제1 절연층(PAS1)이 마스크의 역할을 하고, 그 하부의 전극 라인(RM)들도 제거되지 않고 더미 패턴(EP)으로 남을 수 있다.
상술한 공정을 통해 전극 라인(RM)들을 제1 영역(ROP1)에서 분리하는 공정을 수행하면, 발광 소자(ED)들의 배치에 따라 미식각된 영역이 남게되고, 분리된 전극 라인(RM)들 사이에는 복수의 더미 패턴(EP)들이 형성될 수 있다. 더미 패턴(EP)들 상에는 제1 절연층(PAS1)이 식각되고 남은 절연 패턴(IP1, IP2)들이 배치될 수 있다. 일 실시예에 따르면, 전극 라인(RM)의 제2 부분(RM_P)이 제거되어 형성되는 더미 패턴(EP)들은 발광 소자(ED)들의 배치에 따라 적어도 제1 방향(DR1)으로 최단 수직 거리에 있는 더미 패턴(EP)과는 제1 방향(DR1)으로 나란하지 않게 형성될 수 있다. 이에 따라, 전극 라인(RM)들은 제2 부분(RM_P)이 대부분 제거되어 제2 방향(DR2)으로 이격된 전극(RME)들로 완전하게 분리될 수 있고, 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)의 전극들이 더미 패턴(EP)에 의해 서로 연결되는 것이 방지될 수 있다.
한편, 본 공정에서 서브 영역(SA)의 전극 라인(RM)들도 부분적으로 분리될 수 있다. 다만, 서브 영역(SA)에는 발광 소자(ED)들이 배치되지 않으므로, 전극 라인(RM)이 발광 소자(ED)에 의해 가려진 부분이 생기지 않을 수 있다. 즉, 서브 영역(SA)에서는 더미 패턴(EP)들이 형성되지 않고, 전극 라인(RM)들은 완전하게 분리될 수 있다.
이어, 도면으로 도시하지 않았으나, 복수의 접촉 전극(CNE)들 및 제3 절연층(PAS3)을 형성하여 일 실시예에 따른 표시 장치(10)를 제조할 수 있다.
이하, 다른 도면들을 참조하여 다른 실시예에 따른 표시 장치(10)에 대하여 설명하기로 한다.
도 15 내지 도 17은 다른 실시예에 따른 표시 장치의 일 서브 화소에서 제1 영역을 확대하여 도시한 평면도들이다. 도 15 내지 도 17에서는 다양한 실시예에 따른 표시 장치(10)의 발광 영역(EMA) 중, 제1 영역(ROP1)에 배치된 더미 패턴(EP)들의 개략적인 배치를 도시하고 있다.
도 15를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 전극(RME) 중 어느 하나와 연결된 복수의 제4 더미 패턴(EP4)들을 더 포함할 수 있다. 제4 더미 패턴(EP4)은 전극 라인(RM)의 제2 부분(RM_P) 중 제1 부분(RM_E)과 연결된 부분에서 발광 소자(ED)에 의해 남겨진 부분일 수 있다. 다른 더미 패턴, 예를 들어 제1 내지 제3 더미 패턴(EP1, EP2, EP3)과 달리, 제4 더미 패턴(EP4)은 제2 방향(DR2)으로 이격된 전극(RME)들 중 어느 한 전극(RME)과 연결되어 일체화될 수 있다.
상술한 바와 같이, 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2) 사이에 배치되는 더미 패턴(EP)들은 반드시 서로 제2 방향(DR2)으로 배열되거나 전극(RME)과 이격되지 않을 수 있다. 제2 방향(DR2)으로 이격된 전극(RME)들이 서로 연결되지 않고 분리될 수 있는 범위 내에서 더미 패턴(EP)들의 배치는 다양하게 변형될 수 있다. 일 실시예로, 복수의 더미 패턴(EP)들은 전극(RME)과 연결되어 일체화된 제4 더미 패턴(EP4)을 더 포함할 수 있다.
도 16을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 일 방향으로 측정된 길이가 다른 제5 더미 패턴(EP5)들을 더 포함할 수 있다. 더미 패턴(EP)들은 전극 라인(RM)의 제2 부분(RM_P)이 발광 소자(ED)에 의해 남겨진 부분일 수 있고, 제2 방향(DR2)으로 측정된 길이가 발광 소자(ED)의 직경과 동일할 수도 있다. 다만, 하나 이상의 발광 소자(ED)들이 뭉친 상태로 제2 부분(RM_P) 상에 배치되고, 이에 의해 남겨진 더미 패턴(EP)은 발광 소자(ED)의 직경보다 더 큰 길이를 가질 수 있다.
일 실시예에 따르면, 복수의 더미 패턴(EP)들은 제2 방향(DR2)으로 측정된 길이가 제1 길이(L1)를 갖는 더미 패턴(EP)과, 제1 길이(L1)보다 긴 제2 길이(L2)를 갖는 제5 더미 패턴(EP5)을 포함할 수 있다. 제1 더미 패턴(EP1)과 제2 더미 패턴(EP2)은 그 길이가 제1 길이(L1)를 갖고, 제1 길이(L1)는 발광 소자(ED)의 직경과 동일할 수도 있다. 반면, 제5 더미 패턴(EP5)은 제1 길이(L1)보다 긴 제2 길이(L2)를 갖고, 발광 소자(ED)의 직경보다 큰 길이를 가질 수도 있다.
도 17을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 제1 방향(DR1)으로 측정된 폭이 다른 제6 더미 패턴(EP6)들을 더 포함할 수 있다. 더미 패턴(EP)들은 전극 라인(RM)의 제2 부분(RM_P)에서 어느 한 전극 라인(RM)으로 치우치도록 배치될 수 있다. 발광 소자(ED)의 치우쳐진 정도, 또는 편향 정도에 따라 전극 라인(RM)과 중첩되는 부분의 폭이 달라질 수 있다. 그에 따라, 제2 부분(RM_P) 상에 배치된 발광 소자(ED_R)에 의해 남겨지는 더미 패턴(EP)들은 서로 다른 폭을 가질 수 있다.
일 실시예에 따르면, 복수의 더미 패턴(EP)들은 제1 방향(DR1)으로 측정된 폭이 다른 더미 패턴(EP)들보다 큰 제6 더미 패턴(EP6)을 더 포함할 수 있다. 제1 더미 패턴(EP1) 및 제2 더미 패턴(EP2)들이 제1 폭의 크기를 갖는 경우, 제6 더미 패턴(EP6)은 제1 폭보다 큰 제2 폭의 크기를 가질 수 있다.
이러한 복수의 더미 패턴(EP)들의 형상 및 배열 등은 표시 장치(10)의 제조 공정에서 발광 소자(ED)들의 배열에 따라 달라질 수 있다. 특히, 전극 라인(RM)의 제2 부분(RM_P) 사이의 간격이 발광 소자(ED)의 길이(h)보다 크기 때문에, 더미 패턴(EP)은 특별한 규칙성 없이 무작위로 배열될 수 있다. 다만, 적어도 제1 전극 그룹(RME#1) 및 제2 전극 그룹(RME#2)의 전극(RME)들이 제2 방향(DR2)으로 이격되어 분리되도록, 더미 패턴(EP)들은 제1 방향(DR1)으로 최단 수직 거리에 있는 다른 더미 패턴(EP)과 서로 제1 방향(DR1)으로 이웃하지 않도록 배치될 수 있다. 일 실시예에 따른 표시 장치(10)는 제조 공정에서 전극 라인(RM)의 특정 형상을 설계하여 발광 영역(EMA) 내에서 서로 다른 그룹의 전극들을 완전하게 분리하여, 서로 다른 전극(RME) 간 단락을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
RME1~RME8: 전극
ED: 발광 소자
CNE1~CNE5: 접촉 전극
CT1, CT2: 컨택홀 CTD, CTS: 전극 컨택홀
EMA: 발광 영역 SA: 서브 영역
BNL1: 제1 뱅크 BNL2: 제2 뱅크
BNL3: 제3 뱅크
PAS1, PAS2, PAS3: 제1 내지 제3 절연층
ROP1, ROP2: 제1 및 제2 영역
EP: 더미 패턴 IP: 절연 패턴

Claims (20)

  1. 발광 영역, 및 상기 발광 영역의 일 측에 이격되어 배치된 서브 영역;
    상기 발광 영역에 배치되어 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 이격되고 상기 제2 방향으로 연장된 형상을 갖는 복수의 전극들; 및
    양 단부가 상기 제1 방향으로 이격된 상기 전극들 상에 놓이도록 배치된 복수의 발광 소자들을 포함하고,
    상기 발광 영역은 상기 복수의 전극들이 상기 제2 방향으로 이격된 영역인 제1 영역을 포함하고,
    상기 제1 영역에 배치되어 상기 복수의 전극들과 상기 제2 방향으로 이격된 제1 더미 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 서로 다른 제1 더미 패턴들 간 상기 제1 방향으로 측정된 수직 거리가 상기 제1 방향으로 이격된 상기 전극들 사이의 간격보다 큰 표시 장치.
  3. 제2 항에 있어서,
    복수의 상기 제1 더미 패턴들의 상기 제1 방향으로 측정된 수직 거리는 상기 발광 소자의 길이보다 큰 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 더미 패턴은 상기 제2 방향으로 나란한 상기 전극의 양 측변이 연장된 가상선으로부터 상기 제1 방향으로 이격된 표시 장치.
  5. 제4 항에 있어서,
    복수의 제1 더미 패턴들은 서로 상기 제1 방향으로 나란하지 않는 표시 장치.
  6. 제2 항에 있어서,
    상기 복수의 전극들 중 일부는 상기 서브 영역에도 배치되어 다른 상기 전극들과 상기 제2 방향으로 이격되고,
    상기 제1 더미 패턴들은 상기 서브 영역에서 상기 전극들이 이격된 제2 영역에는 배치되지 않는 표시 장치.
  7. 제2 항에 있어서,
    상기 복수의 전극들 상에 배치된 제1 절연층, 및 상기 복수의 제1 더미 패턴들 상에 배치된 절연 패턴들을 더 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 전극은 제1 전극,
    상기 제1 전극과 상기 제1 방향으로 이격된 제2 전극,
    상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극,
    상기 제2 전극과 상기 제1 방향으로 이격된 제4 전극,
    상기 제1 전극과 상기 제2 방향으로 이격된 제5 전극,
    상기 제2 전극과 상기 제2 방향으로 이격된 제6 전극,
    상기 제3 전극과 상기 제2 방향으로 이격된 제7 전극, 및
    상기 제4 전극과 상기 제2 방향으로 이격된 제8 전극을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전극 상에 배치되어 상기 발광 소자 중 일부와 접촉하는 제1 접촉 전극,
    상기 제2 전극 상에 배치되어 상기 발광 소자 중 일부와 접촉하는 제2 접촉 전극,
    상기 제3 전극과 상기 제5 전극 상에 배치되며 상기 제1 영역 내에서 상기 제1 방향으로 연장된 제1 연결부를 포함하는 제3 접촉 전극을 더 포함하고,
    상기 제1 더미 패턴은 상기 제1 접촉 전극, 상기 제2 접촉 전극 및 상기 제3 접촉 전극과 비중첩하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제3 접촉 전극과 중첩하며 상기 제3 접촉 전극과 직접 접촉하는 제2 더미 패턴을 더 포함하는
    표시 장치.
  11. 제9 항에 있어서,
    상기 제7 전극과 상기 제8 전극 상에 걸쳐 배치되어 상기 제1 영역 이외의 영역에서 상기 제1 방향으로 연장된 제2 연결부를 포함하는 제4 접촉 전극, 및
    상기 제4 전극과 상기 제6 전극 상에 걸쳐 배치되어 상기 제1 영역 내에서 상기 제1 방향으로 연장된 제3 연결부를 포함하는 제5 접촉 전극을 더 포함하고,
    상기 제1 접촉 전극, 상기 제2 접촉 전극 및 상기 제4 접촉 전극 중 어느 하나와 중첩하되 직접 접촉하지 않는 제3 더미 패턴을 더 포함하는 표시 장치.
  12. 제9 항에 있어서,
    상기 제1 내지 제8 전극 중 어느 하나와 직접 연결된 적어도 하나의 제4 더미 패턴을 더 포함하는 표시 장치.
  13. 제9 항에 있어서,
    상기 제2 방향으로 측정된 길이가 상기 제1 더미 패턴보다 긴 적어도 하나의 제5 더미 패턴을 더 포함하는 표시 장치.
  14. 제9 항에 있어서,
    상기 제1 방향으로 측정된 폭이 상기 제1 더미 패턴보다 큰 적어도 하나의 제6 더미 패턴을 더 포함하는 표시 장치.
  15. 제1 방향으로 이격되고, 상기 제1 방향과 수직하는 제2 방향으로 연장된 형상의 복수의 전극들을 포함하는 제1 전극 그룹;
    상기 제1 전극 그룹과 상기 제2 방향으로 이격되고 상기 복수의 전극들을 포함하는 제2 전극 그룹;
    상기 제1 방향으로 이격된 전극들 상에 배치된 복수의 발광 소자들;
    상기 복수의 전극들 중 적어도 어느 하나 및 상기 발광 소자들 중 일부와 접촉하는 복수의 접촉 전극들; 및
    상기 제1 전극 그룹과 상기 제2 전극 그룹 사이의 제1 영역에 배치된 복수의 더미 패턴들을 포함하고,
    상기 더미 패턴들은 서로 다른 상기 더미 패턴 사이의 상기 제1 방향으로 측정된 수직 거리가 상기 제1 방향으로 이격된 상기 전극들 사이의 간격보다 큰 표시 장치.
  16. 제15 항에 있어서,
    상기 더미 패턴은 상기 제1 전극 그룹 및 상기 제2 전극 그룹의 전극과 상기 제2 방향으로 이격된 제1 더미 패턴을 포함하고,
    상기 제1 더미 패턴은 상기 접촉 전극과 중첩하지 않는 표시 장치.
  17. 제16 항에 있어서,
    상기 접촉 전극은 상기 전극들 중 어느 한 전극 상에 배치된 복수의 제1 타입 접촉 전극, 및
    상기 전극들 중 둘 이상의 전극에 걸쳐 배치된 복수의 제2 타입 접촉 전극을 포함하고,
    상기 더미 패턴은 상기 제2 타입 접촉 전극과 직접 접촉하는 제2 더미 패턴, 및
    상기 접촉 전극들 중 어느 하나와 중첩하되 상기 접촉 전극과 접촉하지 않는 제3 더미 패턴을 더 포함하는 표시 장치.
  18. 제16 항에 있어서,
    상기 복수의 더미 패턴들 중 적어도 어느 하나는 상기 전극들 중 어느 하나와 직접 연결된 표시 장치.
  19. 제16 항에 있어서,
    상기 복수의 더미 패턴들 중 적어도 어느 하나는 상기 제2 방향으로 측정된 길이가 상기 제1 더미 패턴보다 긴 표시 장치.
  20. 제16 항에 있어서,
    상기 복수의 더미 패턴들 중 적어도 어느 하나는 상기 제1 방향으로 측정된 폭이 상기 제1 더미 패턴보다 큰 표시 장치.
KR1020200101693A 2020-08-13 2020-08-13 표시 장치 KR20220021949A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200101693A KR20220021949A (ko) 2020-08-13 2020-08-13 표시 장치
US17/392,828 US11670628B2 (en) 2020-08-13 2021-08-03 Display device
CN202180048428.1A CN115777147A (zh) 2020-08-13 2021-08-11 显示装置
PCT/KR2021/010684 WO2022035233A1 (ko) 2020-08-13 2021-08-11 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200101693A KR20220021949A (ko) 2020-08-13 2020-08-13 표시 장치

Publications (1)

Publication Number Publication Date
KR20220021949A true KR20220021949A (ko) 2022-02-23

Family

ID=80223087

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200101693A KR20220021949A (ko) 2020-08-13 2020-08-13 표시 장치

Country Status (4)

Country Link
US (1) US11670628B2 (ko)
KR (1) KR20220021949A (ko)
CN (1) CN115777147A (ko)
WO (1) WO2022035233A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024096243A1 (ko) * 2022-11-04 2024-05-10 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220096188A (ko) * 2020-12-30 2022-07-07 엘지디스플레이 주식회사 표시 장치
KR20220100748A (ko) * 2021-01-08 2022-07-18 삼성디스플레이 주식회사 잉크 평탄화 장치 및 이를 이용한 표시 장치의 제조 방법
KR20220131415A (ko) * 2021-03-18 2022-09-28 삼성디스플레이 주식회사 표시 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4887414B2 (ja) * 2009-10-19 2012-02-29 シャープ株式会社 発光装置、バックライト、照明装置および表示装置
JP4814394B2 (ja) * 2010-03-05 2011-11-16 シャープ株式会社 発光装置の製造方法
KR102445185B1 (ko) 2014-10-08 2022-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102592276B1 (ko) * 2016-07-15 2023-10-24 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR102493479B1 (ko) * 2018-02-06 2023-02-01 삼성디스플레이 주식회사 표시 장치의 제조 방법
KR102587133B1 (ko) 2018-07-19 2023-10-10 삼성디스플레이 주식회사 표시 장치
KR102568713B1 (ko) 2018-10-12 2023-08-22 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
KR102602621B1 (ko) 2018-10-16 2023-11-17 삼성디스플레이 주식회사 표시 장치
KR102695054B1 (ko) 2019-01-07 2024-08-16 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200088962A (ko) 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치
KR20210132255A (ko) 2020-04-24 2021-11-04 삼성디스플레이 주식회사 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024096243A1 (ko) * 2022-11-04 2024-05-10 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
WO2022035233A1 (ko) 2022-02-17
US11670628B2 (en) 2023-06-06
CN115777147A (zh) 2023-03-10
US20220052033A1 (en) 2022-02-17

Similar Documents

Publication Publication Date Title
KR20220021949A (ko) 표시 장치
KR20210148536A (ko) 표시 장치 및 이의 제조 방법
KR20210143969A (ko) 표시 장치
US20210257349A1 (en) Display device
US20220052107A1 (en) Display device
KR20210143350A (ko) 표시 장치
KR20220025986A (ko) 표시 장치
KR20210132271A (ko) 표시 장치
US12087882B2 (en) Display device
US20220102585A1 (en) Display device
KR20220034945A (ko) 표시 장치
KR20220037017A (ko) 표시 장치 및 이의 제조 방법
KR20220086743A (ko) 표시 장치
KR20220030404A (ko) 표시 장치 및 그 제조 방법
KR20220058761A (ko) 표시 장치
KR20210124594A (ko) 표시 장치 및 이의 제조 방법
EP4439684A1 (en) Light-emitting element and display device comprising same
KR20220051056A (ko) 표시 장치
KR20220034267A (ko) 표시 장치
KR20220103232A (ko) 표시 장치
KR20230142010A (ko) 표시 장치
KR20220097711A (ko) 표시 장치
KR20220019196A (ko) 표시 장치
KR20230136819A (ko) 표시 장치 및 이의 제조 방법
KR20230132031A (ko) 표시 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination