KR20220034945A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20220034945A
KR20220034945A KR1020200116522A KR20200116522A KR20220034945A KR 20220034945 A KR20220034945 A KR 20220034945A KR 1020200116522 A KR1020200116522 A KR 1020200116522A KR 20200116522 A KR20200116522 A KR 20200116522A KR 20220034945 A KR20220034945 A KR 20220034945A
Authority
KR
South Korea
Prior art keywords
electrode
light emitting
disposed
connection electrode
insulating layer
Prior art date
Application number
KR1020200116522A
Other languages
English (en)
Inventor
김범준
이원호
임현덕
강종혁
조은아
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200116522A priority Critical patent/KR20220034945A/ko
Priority to US17/411,664 priority patent/US20220085246A1/en
Priority to EP21867162.6A priority patent/EP4213205A1/en
Priority to CN202180062345.8A priority patent/CN116114063A/zh
Priority to PCT/KR2021/012341 priority patent/WO2022055297A1/ko
Publication of KR20220034945A publication Critical patent/KR20220034945A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되고 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에서 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 제1 발광 소자들, 상기 제1 전극 상에 배치되어 상기 제1 발광 소자의 일 단부와 접촉하는 제1 연결 전극, 및 상기 제2 전극 상에 배치되어 상기 제1 발광 소자의 타 단부와 접촉하는 제2 연결 전극, 상기 제1 발광 소자, 상기 제1 연결 전극 및 상기 제2 연결 전극 상에 배치된 제2 절연층, 상기 제2 절연층 상에서 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 제2 발광 소자들 및 상기 제1 연결 전극 상에 배치되어 상기 제2 발광 소자의 일 단부와 접촉하는 제3 연결 전극, 및 상기 제2 연결 전극 상에 배치되어 상기 제2 발광 소자의 타 단부와 접촉하는 제4 연결 전극을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로서, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드, 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 두께 방향으로 배치되어 서로 전기적으로 연결된 복수의 발광 소자들을 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되고 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에서 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 제1 발광 소자들, 상기 제1 전극 상에 배치되어 상기 제1 발광 소자의 일 단부와 접촉하는 제1 연결 전극, 및 상기 제2 전극 상에 배치되어 상기 제1 발광 소자의 타 단부와 접촉하는 제2 연결 전극, 상기 제1 발광 소자, 상기 제1 연결 전극 및 상기 제2 연결 전극 상에 배치된 제2 절연층, 상기 제2 절연층 상에서 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 제2 발광 소자들 및 상기 제1 연결 전극 상에 배치되어 상기 제2 발광 소자의 일 단부와 접촉하는 제3 연결 전극, 및 상기 제2 연결 전극 상에 배치되어 상기 제2 발광 소자의 타 단부와 접촉하는 제4 연결 전극을 포함한다.
상기 복수의 제1 발광 소자들 중 적어도 일부는 상기 제2 발광 소자와 두께 방향으로 중첩할 수 있다.
상기 제1 발광 소자 및 상기 제2 발광 소자는 각각 제1 반도체층, 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하고, 상기 제1 발광 소자는 상기 제1 반도체층이 배치된 일 단부가 향하는 방향이 상기 제2 발광 소자의 상기 제1 반도체층이 배치된 일 단부가 향하는 방향과 반대일 수 있다.
상기 제1 연결 전극은 상기 제1 절연층을 관통하는 제1 컨택부를 통해 상기 제1 전극과 접촉하고, 상기 제4 연결 전극은 상기 제2 절연층을 관통하는 제2 컨택부를 통해 상기 제2 연결 전극과 접촉하며, 상기 제3 연결 전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제3 컨택부를 통해 상기 제2 전극과 접촉할 수 있다.
상기 제3 연결 전극은 상기 제1 전극 및 상기 제2 전극에 걸쳐 배치된 전극 연장부를 더 포함하고, 상기 전극 연장부는 상기 제3 컨택부를 통해 상기 제2 전극과 접촉할 수 있다.
상기 제2 연결 전극은 상기 제1 전극 및 상기 제2 전극과 직접 연결되지 않을 수 있다.
상기 제1 기판 상에 배치된 복수의 전압 배선 및 도전 패턴을 포함하는 도전층, 및 상기 도전층과 상기 제1 전극 및 상기 제2 전극 사이에 배치된 비아층을 더 포함하고, 상기 제1 전극은 상기 비아층을 관통하는 제1 전극 컨택홀을 통해 상기 도전 패턴과 연결되고, 상기 제2 전극은 상기 비아층을 관통하는 제2 전극 컨택홀을 통해 상기 전압 배선 중 어느 하나와 연결될 수 있다.
발광 영역 및 상기 발광 영역과 제1 방향으로 이격된 서브 영역을 더 포함하고, 상기 제1 발광 소자 및 상기 제2 발광 소자들은 상기 발광 영역 내에 배치되고, 상기 제1 전극 및 상기 제2 전극은 상기 제1 방향으로 연장되어 상기 발광 영역 및 상기 서브 영역에 걸쳐 배치되며, 상기 제1 컨택부, 및 상기 제3 컨택부는 상기 서브 영역에 배치될 수 있다.
상기 제2 전극을 사이에 두고 상기 제1 전극과 이격된 제3 전극, 상기 제1 절연층 상에서 상기 제2 전극 및 상기 제3 전극 상에 배치된 복수의 제3 발광 소자들 및 상기 제2 전극 및 상기 제3 전극 상에 배치된 복수의 제4 발광 소자들을 더 포함하고, 상기 제2 절연층은 상기 제3 발광 소자 상에도 배치되며 상기 제4 발광 소자는 상기 제2 절연층 상에 직접 배치될 수 있다.
상기 제1 연결 전극은 상기 제1 전극 상에 배치된 제1 부분, 상기 제3 전극 상에 배치되어 상기 제3 발광 소자의 일 단부와 접촉하는 제2 부분, 및 상기 제1 부분과 상기 제2 부분을 연결하는 제2 부분을 포함하고, 상기 제3 연결 전극은 상기 제1 부분 상에 배치된 제4 부분, 상기 제2 부분 상에 배치되어 상기 제4 발광 소자의 일 단부와 접촉하는 제5 부분, 및 상기 제4 부분과 상기 제5 부분을 연결하는 제6 부분을 포함하며, 제2 연결 전극은 상기 제3 발광 소자들의 타 단부와 접촉하고, 상기 제4 연결 전극은 상기 제4 발광 소자들의 타 단부와 접촉할 수 있다.
상기 제2 발광 소자, 상기 제3 연결 전극 및 상기 제4 연결 전극 상에 배치된 제3 절연층, 상기 제3 절연층 상에서 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 제3 발광 소자들, 상기 제3 연결 전극 상에 배치되어 상기 제3 발광 소자의 일 단부와 접촉하는 제5 연결 전극, 및 상기 제4 연결 전극 상에 배치되어 상기 제3 발광 소자의 타 단부와 접촉하는 제6 연결 전극을 더 포함할 수 있다.
상기 제1 절연층 상에 배치되어 상기 제1 발광 소자 및 상기 제2 발광 소자들이 배치된 영역을 둘러싸는 제1 뱅크를 더 포함하고, 상기 제2 절연층은 상기 제1 뱅크 상에도 배치될 수 있다.
상기 제1 발광 소자와 상기 제2 절연층 사이에 배치된 제4 절연층, 및 상기 제2 발광 소자 상에 배치된 제5 절연층을 더 포함하고, 상기 제1 연결 전극 및 상기 제2 연결 전극은 일부분이 상기 제4 절연층 상에 배치되고, 상기 제3 연결 전극과 상기 제4 연결 전극은 일부분이 상기 제5 절연층 상에 배치될 수 있다.
상기 제2 연결 전극과 상기 제2 절연층 사이에 배치된 제6 절연층, 및 상기 제4 연결 전극 상에 배치된 제7 절연층을 더 포함하고, 상기 제1 연결 전극은 일부분이 상기 제6 절연층 상에 배치되고 상기 제3 연결 전극은 일부분이 상기 제7 절연층 상에 배치될 수 있다.
상기 제1 기판과 상기 제1 전극 사이 및 상기 제1 기판과 상기 제2 전극 사이에 배치되어 서로 이격된 복수의 제2 뱅크들을 더 포함하고, 상기 제1 발광 소자들은 상기 제2 뱅크들 사이에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 영역과 상기 발광 영역과 제1 방향으로 이격된 서브 영역, 상기 제1 방향으로 연장되어 상기 발광 영역 및 상기 서브 영역에 걸쳐 배치되고 서로 제2 방향으로 이격된 복수의 전극들로서, 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제2 전극을 사이에 두고 상기 제3 전극과 상기 제2 방향으로 이격된 제4 전극, 상기 제2 방향으로 이격된 상기 전극들 상에 배치된 복수의 발광 소자들로서, 상기 제1 전극과 상기 제3 전극 상에 배치된 복수의 제1 발광 소자들과 제2 발광 소자들, 및 상기 제2 전극과 상기 제4 전극 상에 배치된 제3 발광 소자들과 제4 발광 소자들, 상기 제1 전극 상에 배치되어 상기 제1 발광 소자와 접촉하는 제1 연결 전극, 상기 제2 전극 상에 배치되어 상기 제3 발광 소자와 접촉하는 제2 연결 전극, 상기 제1 연결 전극 상에 배치되어 상기 제2 발광 소자와 접촉하는 제3 연결 전극, 상기 제2 연결 전극 상에 배치되어 상기 제4 발광 소자와 접촉하는 제4 연결 전극, 상기 제3 전극과 상기 제4 전극 상에 배치되어 상기 제1 발광 소자 및 상기 제3 발광 소자와 접촉하는 제5 연결 전극; 및 상기 제5 연결 전극 상에 배치되어 상기 제2 발광 소자 및 상기 제4 발광 소자와 접촉하는 제6 연결 전극을 포함한다.
상기 복수의 전극들 상에 배치된 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 절연층을 더 포함하고, 상기 제1 발광 소자 및 상기 제3 발광 소자는 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고, 상기 제2 발광 소자 및 상기 제4 발광 소자는 상기 제2 절연층 상에 배치될 수 있다.
상기 제1 연결 전극, 상기 제2 연결 전극, 및 상기 제5 연결 전극은 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고, 상기 제3 연결 전극, 상기 제4 연결 전극, 및 상기 제6 연결 전극은 상기 제2 절연층 상에 배치될 수 있다.
상기 제1 연결 전극은 상기 제1 절연층을 관통하는 제1 컨택부를 통해 상기 제1 전극과 접촉하고, 상기 제4 연결 전극은 상기 제2 절연층을 관통하는 제2 컨택부를 통해 상기 제2 연결 전극과 접촉하며, 상기 제3 연결 전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제3 컨택부를 통해 상기 제2 전극과 접촉하고, 상기 제5 연결 전극은 상기 제1 절연층을 관통하는 제4 컨택부 및 제5 컨택부를 통해 상기 제3 전극 및 상기 제4 전극과 각각 접촉할 수 있다.
상기 복수의 제1 발광 소자들 중 적어도 일부는 상기 제2 발광 소자와 두께 방향으로 중첩하고, 상기 제3 발광 소자들 중 적어도 일부는 상기 제4 발광 소자와 두께 방향으로 중첩할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 서로 다른 층에 배치된 발광 소자들을 포함하여 단위 면적 당 많은 수의 발광 소자들을 포함할 수 있다. 또한, 다른 층에 배치된 발광 소자들은 복수의 연결 전극들을 통해 서로 직렬로 연결될 수 있어 단위 면적 당 휘도가 향상되는 이점이 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다.
도 4는 도 3의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다.
도 5는 도 3의 Q4-Q4'선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
도 7 내지 도 12는 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다.
도 13은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 14는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 15는 도 14의 Q5-Q5'선을 따라 자른 단면도이다.
도 16은 도 14의 Q6-Q6'선, 및 Q7-Q7'선을 따라 자른 단면도이다.
도 17은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 18은 도 17의 Q8-Q8'선을 따라 자른 단면도이다.
도 19는 도 17의 Q9-Q9'선을 따라 자른 단면도이다.
도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 21은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 22는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 23은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 24는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 25는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)의 복수의 화소(PX)들을 각각은 복수의 서브 화소(PXn, n은 1 내지 3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 하나의 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(PXn)의 발광 영역(EMA)들이 각각 실질적으로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(PXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 일 측에 배치되어 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA)들 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)으로 교대 배열될 수 있다. 서브 영역(SA)들 및 발광 영역(EMA)들 사이에는 제1 뱅크(BNL1)가 배치되고, 이들 사이의 간격은 제1 뱅크(BNL1)의 폭에 따라 달라질 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(PXn)에 배치되는 전극(RME)들은 서브 영역(SA)에서 서로 분리되어 배치될 수 있다.
제1 뱅크(BNL1)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제1 뱅크(BNL1)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제1 뱅크(BNL1)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다. 도 4는 도 3의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다. 도 5는 도 3의 Q4-Q4'선을 따라 자른 단면도이다. 도 3은 일 화소(PX)에 포함된 제1 서브 화소(PX1)를 도시하고, 도 4는 제1 서브 화소(PX1)에 배치된 발광 소자(ED)들의 양 단부를 가로지르는 단면을 도시하고 있다. 도 5는 복수의 연결 전극(CNE)들이 연결되는 컨택부(CT1, CT2, CT3)들의 단면을 도시하고 있다.
도 2에 결부하여 도 3 내지 도 5를 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층(CCL)과 표시 소자층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 액티브층(ACT1)은 후술하는 제2 도전층의 게이트 전극(G1)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(PXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 제1 트랜지스터(T1)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면으로 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 정전 용량 전극을 더 포함할 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 액티브층(ACT1)과 각각 접촉할 수 있다. 또한, 제1 소스 전극(S1)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 도면으로 도시하지 않았으나, 제3 도전층은 복수의 데이터 배선들, 또는 스토리지 커패시터의 정전 용량 전극을 더 포함할 수 있다.
제2 층간 절연층(IL2)은 제3 도전층 상에 배치된다. 제2 층간 절연층(IL2)은 제3 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
제4 도전층은 제2 층간 절연층(IL2) 상에 배치된다. 제4 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
제1 도전 패턴(CDP)은 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(RME1)과도 연결되며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1)으로 전달할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
또한, 제2 도전층, 제3 도전층 및 제4 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 제4 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
비아층(VIA) 상에는 표시 소자층으로서, 복수의 전극(RME)들과 제1 뱅크(BNL1), 및 복수의 발광 소자(ED1, ED2)들과 복수의 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4)들이 배치된다. 또한, 비아층(VIA) 상에는 복수의 절연층(PAS1, PAS2)들이 배치될 수 있다.
복수의 전극(RME)들은 일 방향으로 연장된 형상으로 각 서브 화소(PXn)마다 배치된다. 복수의 전극(RME)들은 제1 방향(DR1)으로 연장된 형상을 갖고 각 서브 화소(PXn) 내에서 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다.
예를 들어, 하나의 서브 화소(PXn)에는 제1 방향(DR1)으로 연장되어 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치된 복수의 전극(RME)들을 포함할 수 있다. 제1 방향(DR1)으로 이웃한 서브 화소(PXn)의 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 서로 분리될 수 있다. 복수의 전극(RME)들은 표시 장치(10)의 제조 공정에서 제1 방향(DR1)으로 연장된 전극 라인으로 형성되어 발광 소자(ED)를 정렬하기 위해 서브 화소(PXn) 내에 전계를 생성하는 데에 활용될 수 있다. 발광 소자(ED)는 전극 라인 상에 생성된 전계에 의해 유전영동힘을 받아 정렬될 수 있고, 전극 라인은 분리부(ROP)에서 분리되어 각 전극(RME)들을 형성할 수 있다.
한편, 도면에서는 전극(RME)들이 서브 영역(SA)의 분리부(ROP)에서 서로 이격된 구조가 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 각 서브 화소(PXn)에 배치된 전극(RME)들은 발광 영역(EMA) 내에 형성되는 분리부(ROP)에서 서로 이격될 수 있다. 이 경우, 복수의 전극(RME)들은 발광 영역(EMA)의 분리부(ROP)를 기준으로, 분리부(ROP)의 일 측에 위치한 하나의 전극 그룹과 분리부(ROP)의 타 측에 위치한 다른 전극 그룹으로 구분될 수도 있다.
일 실시예에 따르면, 표시 장치(10)는 각 서브 화소(PXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 비아층(VIA) 상에서 제1 방향(DR1)으로 연장되며 서로 제2 방향(DR2)으로 이격될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 서로 동일한 폭을 가질 수 있으나, 이에 제한되지 않는다.
제1 전극(RME1)과 제2 전극(RME2)은 각각 하부의 제4 도전층과 연결된 제1 타입 전극일 수 있다. 제1 전극(RME1)은 제1 뱅크(BNL1)와 중첩된 부분에 형성된 제1 전극 컨택홀(CTD)을 통해, 제2 전극(RME2)은 서브 영역(SA)에 형성된 제2 전극 컨택홀(CTS)을 통해 각각 제4 도전층과 직접 연결될 수 있다. 제1 전극(RME1)은 그 하부의 비아층(VIA)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)은 그 하부의 비아층(VIA)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 각 서브 화소(PXn)마다 분리되어 배치되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(ED)들은 개별적으로 발광할 수 있다.
도면에서는 각 서브 화소(PXn)마다 2개의 전극(RME)들이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 표시 장치(10)는 더 많은 수의 전극들을 포함하며, 이들 중 적어도 일부는 제4 도전층과 직접 연결되지 않을 수도 있다.
복수의 전극(RME)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME)들은 연결 전극(CNE)을 통해 발광 소자(ED)의 양 단부와 연결될 수 있고, 제4 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다. 제1 전극(RME1)과 제2 전극(RME2)에는 발광 소자(ED)들을 발광하기 위한 전기 신호가 직접 인가될 수 있고, 제1 전극(RME1) 및 제2 전극(RME2) 이외의 전극들을 더 포함하는 실시예에서, 다른 전극들에는 연결 전극(CNE) 및 발광 소자(ED)들을 통해 상기 전기 신호가 전달될 수 있다.
복수의 전극(RME)들 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극(RME)은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 비아층(VIA) 및 복수의 전극(RME)들 상에 배치된다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 전면적으로 덮도록 배치되며, 이들을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다. 다만, 이에 제한되지 않는다.
제1 절연층(PAS1)에는 각 전극(RME)들의 상면 일부를 노출하는 복수의 컨택부(예를 들어, 제1 컨택부(CT1) 및 제3 컨택부(CT3))들이 형성될 수 있다. 복수의 컨택부들은 제1 절연층(PAS1)을 관통하며, 후술하는 연결 전극(CNE)들은 컨택부들을 통해 노출된 전극(RME)과 접촉할 수 있다.
제1 뱅크(BNL1)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제1 뱅크(BNL1)는 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있고, 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제1 뱅크(BNL1)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
제1 뱅크(BNL1)는 일정 높이를 가질 수 있고, 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지할 수 있다. 제1 뱅크(BNL1)는 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되는 것을 방지할 수 있다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 제1 기판(SUB)의 상면에 평행한 방향으로 배치된 복수의 층들을 포함할 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
복수의 발광 소자(ED)들은 각 전극(RME)들이 연장된 제1 방향(DR1)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(RME)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있고, 양 단부가 각각 후술하는 연결 전극(CNE1, CNE2, CNE3, CNE4)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 6의 '38')이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 연결 전극(CNE)과 접촉할 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들을 통해 각 전극(RME)들과 전기적으로 연결될 수 있고, 특정 파장대의 광을 방출할 수 있다.
각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 상기 반도체층을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다. 또한, 발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함하므로, 전극(RME) 상에 생성되는 전계에 의해 일 단부가 특정 방향을 향하도록 배향될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 서로 다른 층에 배치된 복수의 발광 소자(ED; ED1, ED2)들을 포함할 수 있다. 표시 장치(10)는 제1 절연층(PAS1) 상에 배치된 제1 발광 소자(ED1)와, 제1 발광 소자(ED1) 상에 배치된 제2 절연층(PAS2) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 서로 다른 층에 배치된 연결 전극(CNE)들을 통해 전극(RME1, RME2)들과 전기적으로 연결될 수 있다. 표시 장치(10)는 복수의 발광 소자(ED)들이 서로 다른 층에 배치됨에 따라 두께 방향으로 적층될 수 있고, 단위 면적 당 배치된 발광 소자(ED)들의 개수가 증가할 수 있다.
제1 발광 소자(ED1)들은 제1 절연층(PAS1) 상에 직접 배치되며, 양 단부가 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다. 제1 발광 소자(ED1)의 연장된 길이는 제1 전극(RME1)과 제2 전극(RME2) 사이의 간격보다 길 수 있다.
제2 절연층(PAS2)은 제1 발광 소자(ED1) 상에 배치된다. 제2 절연층(PAS2)은 제1 절연층(PAS1) 상에 전면적으로 배치되며, 제1 절연층(PAS1) 상에 배치된 제1 발광 소자(ED1)와 제1 뱅크(BNL1)를 덮도록 배치될 수 있다. 제2 절연층(PAS2)은 후술하는 제1 연결 전극층(CNL1)의 연결 전극(CNE1, CNE2)들을 덮도록 배치되며, 이들을 보호함과 동시에 상호 절연시킬 수 있다. 또한, 제2 절연층(PAS2)은 제1 발광 소자(ED1)와 제2 절연층(PAS2) 상에 배치되는 다른 발광 소자(ED) 및 연결 전극(CNE)들을 상호 절연할 수 있다.
제2 절연층(PAS2)에는 그 하부의 제1 연결 전극층(CNL1)의 상면 일부를 노출하는 컨택부(예를 들어, 제2 컨택부(CT2))와, 제1 절연층(PAS1)과 함께 전극(RME)들의 상면 일부를 노출하는 컨택부(예를 들어, 제3 컨택부(CT3))가 형성될 수 있다. 복수의 컨택부들 중 일부는 제2 절연층(PAS2)을 관통하며, 후술하는 제2 연결 전극층(CNL2)의 연결 전극(CNE)들은 제2 절연층(PAS2)에 형성된 컨택부들을 통해 제1 연결 전극층(CNL1)의 연결 전극(CNE) 또는 전극(RME)과 접촉할 수 있다.
복수의 제2 발광 소자(ED2)들은 제2 절연층(PAS2) 상에 직접 배치될 수 있다. 제1 발광 소자(ED1)와 유사하게, 제2 발광 소자(ED2)들은 양 단부가 제1 전극(RME1) 및 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 제2 발광 소자(ED2)의 연장된 길이는 제1 전극(RME1)과 제2 전극(RME2) 사이의 간격보다 길 수 있다.
일 실시예에 따르면, 제1 발광 소자(ED1)들 중 적어도 일부는 제2 발광 소자(ED2)와 두께 방향인 제3 방향(DR3)으로 중첩할 수 있다. 제2 발광 소자(ED2)는 제1 발광 소자(ED1)를 덮는 제2 절연층(PAS2) 상에 배치된다. 표시 장치(10)의 제조 공정에서 복수의 발광 소자(ED)들은 전극(RME)들이 생성하는 전계에 의해 일 단부가 특정 방향을 향하도록 배향될 수 있다. 특히, 발광 소자(ED)들은 양 단부가 각 전극(RME)들 상에 놓이도록 배향되는데, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)들은 서로 동일한 전극(RME)이 생성하는 전계에 의해 배향될 수 있다. 제1 발광 소자(ED1) 상에는 제2 절연층(PAS2)이 배치되므로, 제2 발광 소자(ED2)는 그 하부에 배치된 제1 발광 소자(ED1)의 위치에 무관하게 전극(RME)들이 생성하는 전계에 따라 배향될 수 있다. 표시 장치(10)는 서로 다른 층에 배치된 발광 소자(ED)들을 포함하며, 이들 중 적어도 일부는 서로 두께 방향으로 중첩할 수 있다.
한편, 발광 소자(ED)는 복수의 반도체층들을 포함하고, 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 복수의 발광 소자(ED)들은 제1 단부 및 제2 단부가 각각 특정 전극(RME) 상에 놓이도록 배치될 수 있고, 서로 다른 층에 배치된 발광 소자(ED1, ED2)들은 제1 단부가 놓인 전극이 서로 다를 수 있다. 일 실시예에 따르면, 제1 발광 소자(ED1)의 제1 단부가 향하는 방향은 제2 발광 소자(ED2)의 제1 단부가 향하는 방향과 반대일 수 있다. 예를 들어, 제1 발광 소자(ED1)는 제1 단부가 제1 전극(RME1) 상에 놓이고 제2 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 반면, 제2 발광 소자(ED2)는 제1 단부가 제2 전극(RME2) 상에 놓이고 제2 단부가 제1 전극(RME1) 상에 놓이도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 복수의 발광 소자(ED)들은 제1 전극(RME1)과 제2 전극(RME2) 사이에서 배향된 방향에 따라 어느 한 단부만이 전극(RME1, RME2) 상에 놓이도록 배치될 수도 있다.
복수의 연결 전극(CNE)들은 제1 발광 소자(ED1) 및 제2 발광 소자(ED2) 상에 배치된다. 연결 전극(CNE)은 제1 발광 소자(ED1) 상에 배치되어 제1 절연층(PAS1)과 제2 절연층(PAS2) 사이에 배치된 제1 연결 전극층(CNL1)의 연결 전극(CNE1, CNE2)들과 제2 발광 소자(ED2) 및 제2 절연층(PAS2) 상에 배치된 제2 연결 전극층(CNL2)의 연결 전극(CNE3, CNE4)을 포함할 수 있다. 제1 연결 전극층(CNL1)은 제1 발광 소자(ED1) 상에 배치된 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)을 포함하고, 제2 연결 전극층(CNL2)은 제2 발광 소자(ED2) 상에 배치된 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)을 포함할 수 있다.
복수의 연결 전극(CNE)들은 제1 방향(DR1)으로 연장된 부분을 포함하여 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다. 제1 연결 전극층(CNL1)의 제1 연결 전극(CNE1)과 제2 연결 전극층(CNL2)의 제3 연결 전극(CNE3)은 제1 전극(RME1) 상에 배치되어 제1 방향(DR1)으로 연장되고, 제1 연결 전극층(CNL1)의 제2 연결 전극(CNE2)과 제2 연결 전극층(CNL2)의 제4 연결 전극(CNE4)은 제2 전극(RME2) 상에 배치되어 제1 방향(DR1)으로 연장될 수 있다. 연결 전극(CNE)들은 발광 영역(EMA)과 서브 영역(SA) 사이에 배치된 제1 뱅크(BNL1) 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각 서브 화소(PXn)마다 선형의 패턴을 형성할 수 있다. 또한, 전극(RME)들과 유사하게 동일한 층에 배치된 연결 전극(CNE)들은 서로 제2 방향(DR2)으로 이격될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제1 발광 소자(ED1) 상에서 제2 방향(DR2)으로 이격되고, 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제2 발광 소자(ED2) 상에서 제2 방향(DR2)으로 이격될 수 있다.
한편, 도면에서는 연결 전극(CNE)들이 발광 소자(ED) 상에 직접 배치되고, 동일한 연결 전극층(CNL1, CNL2)의 연결 전극(CNE)들이 실질적으로 동일한 층으로 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 발광 소자(ED)와 연결 전극(CNE) 사이, 및 연결 전극(CNE)들 사이에 다른 절연층이 더 배치되어 연결 전극(CNE)들 중 일부는 서로 동일한 층에 배치되고 다른 일부는 서로 다른 층에 배치될 수도 있다.
연결 전극(CNE) 중 발광 영역(EMA)에 배치된 부분은 발광 소자(ED)들과 접촉할 수 있다. 예를 들어, 제1 연결 전극층(CNL1)의 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 발광 소자(ED1)의 제1 단부 및 제2 단부와 접촉할 수 있다. 제2 연결 전극층(CNL2)의 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 각각 제2 발광 소자(ED2)의 제1 단부 및 제2 단부와 접촉할 수 있다.
일 실시예에 따르면, 표시 장치(10)의 연결 전극(CNE)들은 전극(RME) 또는 다른 연결 전극(CNE)과 연결되는 서로 다른 타입의 연결 전극들로 구분될 수 있다. 예를 들어, 연결 전극(CNE)은 제1 절연층(PAS1)에 형성된 컨택부를 통해 전극(RME)과 직접 연결되는 제1 타입 연결 전극으로, 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)을 포함할 수 있다. 또한, 제2 절연층(PAS2)에 형성된 컨택부를 통해 다른 연결 전극(CNE)들과 직접 연결되는 제2 타입 연결 전극으로, 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 절연층(PAS1) 상에서 제1 전극(RME1)과 중첩하도록 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 절연층(PAS1)을 관통하여 제1 전극(RME1)의 상면을 노출하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다.
제3 연결 전극(CNE3)은 제2 절연층(PAS2) 상에서 제1 전극(RME1) 및 제1 연결 전극(CNE1)과 중첩하도록 배치될 수 있다. 일 실시예에서, 제3 연결 전극(CNE3)은 서브 영역(SA)에서 제2 방향(DR2)으로 연장된 전극 연장부(CP)를 포함할 수 있다. 전극 연장부(CP)는 제3 연결 전극(CNE3)의 제1 방향(DR1)으로 연장된 부분과 연결되어 제1 전극(RME1)과 제2 전극(RME2)에 걸쳐 배치될 수 있다. 전극 연장부(CP)는 제2 전극(RME2)과 중첩된 부분에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하여 제2 전극(RME2)의 상면을 노출하는 제3 컨택부(CT3)를 통해 제2 전극(RME2)과 접촉할 수 있다.
제1 타입 연결 전극인 제1 연결 전극(CNE1)과 제3 연결 전극(CNE3)은 전극(RME)으로 인가된 전기 신호를 발광 소자(ED)의 어느 일 단부로 전달할 수 있다. 제1 연결 전극(CNE1)은 제1 발광 소자(ED1)의 제1 단부와 접촉하여 제1 전극(RME1)으로부터 인가된 전기 신호를 제1 발광 소자(ED1)의 제1 단부로 전달할 수 있다. 제3 연결 전극(CNE3)은 제2 발광 소자(ED2)의 제2 단부와 접촉하여 제2 전극(RME2)으로부터 인가된 전기 신호를 제2 발광 소자(ED2)의 제2 단부로 전달할 수 있다. 제1 발광 소자(ED1)의 제1 단부와 제2 발광 소자(ED2)의 제2 단부는 상기 전기 신호가 직접 인가될 수 있고, 상기 전기 신호는 제1 발광 소자(ED1)의 제2 단부 및 제2 발광 소자(ED2)의 제1 단부를 통해 다른 연결 전극(CNE)들 및 발광 소자(ED)로 전달될 수 있다.
제2 연결 전극(CNE2)은 제1 절연층(PAS1) 상에서 제2 전극(RME2)과 중첩하도록 배치될 수 있다. 제4 연결 전극(CNE4)은 제2 절연층(PAS2) 상에서 제2 전극(RME2) 및 제2 연결 전극(CNE2)과 중첩하도록 배치될 수 있다. 제2 연결 전극(CNE2)과 제4 연결 전극(CNE4)은 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 상호 연결될 수 있다.
제2 타입 연결 전극인 제2 연결 전극(CNE2)과 제4 연결 전극(CNE4)은 발광 소자(ED)로 전달된 전기 신호를 다른 발광 소자(ED)의 어느 일 단부로 전달할 수 있다. 제2 연결 전극(CNE2)은 제1 발광 소자(ED1)의 제2 단부와 접촉하고, 제4 연결 전극(CNE4)은 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 제1 타입 연결 전극에서 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)로 전달된 전기 신호는 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)을 통해 흐를 수 있고, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제2 타입 연결 전극을 통해 서로 전기적으로 연결될 수 있다. 하나의 서브 화소(PXn)에 배치된 복수의 발광 소자(ED)들은 제2 타입 연결 전극을 통해 서로 직렬로 연결될 수 있다.
서로 다른 층에 배치된 발광 소자(ED)들이 직렬로 연결되기 위해, 제1 발광 소자(ED1)는 제2 단부가 제2 발광 소자(ED2)의 제1 단부와 연결될 수 있다. 제2 발광 소자(ED2)의 제1 단부가 향하는 방향이 제1 발광 소자(ED1)의 제1 단부가 향하는 방향과 반대 방향으로 배치됨에 따라, 서로 다른 연결 전극층(CNL1, CNL2)에 배치된 연결 전극들이 서로 두께 방향으로 중첩하며 연결되더라도 제1 발광 소자(ED1)의 제2 단부는 제2 발광 소자(ED2)의 제1 단부와 연결될 수 있다. 예를 들어, 제1 발광 소자(ED1)의 제2 단부는 제2 연결 전극(CNE2)과 접촉하고, 제2 발광 소자(ED2)의 제1 단부는 제4 연결 전극(CNE4)과 접촉한다. 제2 연결 전극(CNE2)과 제4 연결 전극(CNE4)은 제2 절연층(PAS2)을 사이에 두고 서로 두께 방향으로 중첩하더라도 제2 발광 소자(ED2)와 제1 발광 소자(ED1)의 배향 방향이 다르므로, 제2 연결 전극(CNE2)과 제4 연결 전극(CNE4)이 접촉하는 발광 소자(ED)의 단부가 서로 다를 수 있다. 이에 따라, 제2 연결 전극층(CNL2)의 연결 전극(CNE)은 제1 발광 소자(ED1)의 제2 단부와 접촉하는 연결 전극과의 연결을 위해 별도의 우회 배선이나 연장부를 포함하지 않더라도 발광 소자(ED)들을 직렬로 연결할 수 있다.
한편, 복수의 컨택부(CT1, CT2, CT3)들은 발광 소자(ED)들과 제2 방향(DR2)으로 중첩하지 않도록 배치될 수 있다. 각 컨택부(CT1, CT2, CT3)들은 복수의 발광 소자(ED)들이 배치되는 영역과 제1 방향(DR1)으로 이격되어 형성될 수 있다. 일 실시예에서, 복수의 컨택부(CT1, CT2, CT3)들은 발광 소자(ED)들이 배치되지 않는 서브 영역(SA)에 형성될 수 있다. 컨택부(CT1, CT2, CT3)들이 서브 영역(SA)에 배치됨에 따라 발광 소자(ED)에서 방출된 광이 컨택부(CT1, CT2, CT3)에서 굴절되어 출사되지 못하는 것을 최소화할 수 있다. 또한, 표시 장치(10)의 제조 공정에서 전극(RME)의 상면을 노출하는 컨택부(CT1, CT2, CT3)에 의해 발광 소자(ED)들이 컨택부 부근에서 뭉치는 것을 방지할 수 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 전극(RME)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에 도시하지 않았으나, 복수의 연결 전극(CNE)들 상에는 이들을 덮는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 및 제2 절연층(PAS2) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
일 실시예에 따르면, 제1 발광 소자(ED1) 상에 배치된 제2 절연층(PAS2)은 투명한 절연성 물질로 이루어질 수 있다. 표시 장치(10)는 두께 방향으로 적층된 복수의 발광 소자(ED; ED1, ED2)들을 포함하며, 이들 사이에 제2 절연층(PAS2)이 배치된다. 제1 발광 소자(ED1)에서 방출된 광이 비아층(VIA)의 상부 방향으로 출사될 수 있도록 제2 절연층(PAS2)은 투명한 재질로 이루어질 수 있다.
일 실시예에 따른 표시 장치(10)는 서로 다른 층에 배치된 발광 소자(ED; ED1, ED2)들을 포함하여 단위 면적 당 많은 수의 발광 소자(ED)들을 포함할 수 있다. 또한, 다른 층에 배치된 발광 소자(ED; ED1, ED2)들은 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있어 각 서브 화소(PXn)의 휘도가 향상된 이점이 있다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
도 6을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 발광 소자(ED)의 제1 단부는 발광층(36)을 기준으로 제1 반도체층(31)이 배치된 부분일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 발광 소자(ED)의 제2 단부는 발광층(36)을 기준으로 제2 반도체층(32)이 배치된 부분일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 7 내지 도 12는 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다. 이하에서는 각 층들의 형성 순서에 대하여 설명하고, 각 층들의 형성 방법에 대한 설명은 간략히 설명하기로 한다.
먼저, 도 7을 참조하면, 제1 기판(SUB)을 준비하고 제1 기판(SUB) 상에 회로층(CCL), 복수의 전극(RME)들, 제1 절연층(PAS1) 및 제1 뱅크(BNL1)를 형성한다. 각 층들의 구조에 대한 설명은 상술한 바와 동일하다.
다음으로, 도 8을 참조하면, 제1 절연층(PAS1) 상에 복수의 제1 발광 소자(ED1)들을 배치한다.
일 실시예에 따른 표시 장치(10)는 복수의 발광 소자(ED)들이 잉크젯 프린팅 공정을 통해 전극(RME) 상에 배치될 수 있다. 서로 다른 도전형으로 도핑된 반도체층들을 포함한 발광 소자(ED)는 분자 내 쌍극성(Dipole)을 가질 수 있고, 잉크(Ink) 내에서 전계에 의해 유전영동힘을 받아 전극(RME)들 상에 배치될 수 있다.
각 서브 화소(PXn)에 분사된 잉크(Ink)는 제1 뱅크(BNL1)가 둘러싸는 발광 영역(EMA) 내에 안착될 수 있다. 제1 뱅크(BNL1)는 잉크(Ink)가 인접한 다른 발광 영역(EMA)으로 넘치는 것을 방지할 수 있고, 서로 다른 서브 화소(PXn)에는 다른 종류의 발광 소자(ED)들을 포함한 잉크(Ink)가 분사되더라도 이들이 혼합되는 것이 방지될 수 있다.
제1 절연층(PAS1)을 형성한 뒤, 제1 발광 소자(ED1)들이 분산된 잉크(Ink)를 각 서브 화소(PXn)의 발광 영역(EMA)에 분사한다. 잉크(Ink)가 발광 영역(EMA)에 안착되면, 전극(RME1, RME2)들에 전기 신호를 인가하여 제1 전계(EL1)를 생성한다. 제1 전계(EL1)는 제1 발광 소자(ED1)들의 양 단부가 특정 방향을 향하도록 배향시킬 수 있다. 제1 발광 소자(ED1)들은 제1 전계(EL1)에 의해 제1 단부가 제1 전극(RME1) 상에 놓이도록 배치될 수 있다.
이어, 도 9를 참조하면, 제1 발광 소자(ED1) 상에 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 형성한다. 몇몇 실시예에서, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제1 발광 소자(ED1)를 덮도록 배치된 층을 부분적으로 분리하는 패터닝 공정으로 형성될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제1 발광 소자(ED1) 및 제1 절연층(PAS1) 상에 동일한 층으로 배치되어 제1 연결 전극층(CNL1)을 구성할 수 있다.
다음으로, 도 10을 참조하면, 제1 발광 소자(ED1) 및 제1 연결 전극층(CNL1) 상에 제2 절연층(PAS2)을 배치한다. 제2 절연층(PAS2)은 제1 절연층(PAS1) 상에 전면적으로 배치되며, 제1 발광 소자(ED1), 제1 연결 전극층(CNL1) 및 제1 뱅크(BNL1)를 덮을 수 있다.
이어, 도 11을 참조하면, 제2 절연층(PAS2) 상에 복수의 제2 발광 소자(ED2)들을 배치한다. 제2 발광 소자(ED2)도 잉크(Ink)에 분산된 상태로 제1 뱅크(BNL1)가 둘러싸는 발광 영역(EMA) 내에 분사될 수 있다. 잉크(Ink)가 발광 영역(EMA)에 분사되면 전극(RME1, RME2)들에 전기 신호를 인가하여 제1 전계(EL1)를 생성한다. 일 실시예에 따르면, 표시 장치(10)의 제조 공정에서 제2 발광 소자(ED2)들을 배치시킬 때 생성되는 제2 전계(EL2)는 제1 발광 소자(ED1)를 배치시키기 위한 제1 전계(EL1)와 반대 방향일 수 있다. 제2 전계(EL2)를 생성하기 위해 제1 전극(RME1)과 제2 전극(RME2)에 인가된 전기 신호는 제1 전계(EL1)를 생성하기 위해 전극(RME1, RME2)들에 인가된 전기 신호가 반대일 수 있다. 예를 들어, 제1 전극(RME1)에 제1 신호가 인가되고 제2 전극(RME2)에 제2 신호가 인가되어 제1 전계(EL1)가 생성되면, 제2 전계(EL2)는 제1 전극(RME1)에 제2 신호가 인가되고 제2 전극(RME2)에 제1 신호가 인가되어 형성될 수 있다. 제2 전계(EL2)는 제2 발광 소자(ED2)들의 양 단부가 제1 발광 소자(ED1)와 반대 방향을 향하도록 배향시킬 수 있다. 제2 발광 소자(ED2)들은 제2 전계(EL2)에 의해 제1 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 상술한 바와 같이, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제1 단부가 향하는 방향이 서로 반대 방향으로 배향될 수 있고, 서로 다른 층에 배치된 연결 전극(CNE)들이 두께 방향으로 중첩하여 연결되더라도 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 직렬로 연결될 수 있다.
다음으로, 도 12를 참조하면, 제2 발광 소자(ED2) 상에 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)을 형성한다. 몇몇 실시예에서, 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제2 발광 소자(ED2)를 덮도록 배치된 층을 부분적으로 분리하는 패터닝 공정으로 형성될 수 있다. 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제2 발광 소자(ED2) 및 제2 절연층(PAS2) 상에 동일한 층으로 배치되어 제2 연결 전극층(CNL2)을 구성할 수 있다.
이상의 공정을 통해 일 실시예에 따른 표시 장치(10)를 제조할 수 있다. 표시 장치(10)는 서로 다른 층에 배치된 발광 소자(ED; ED1, ED2)들을 포함할 수 있고, 이들은 서로 다른 층에 배치된 연결 전극(CNE)들을 통해 직렬로 연결될 수 있다. 표시 장치(10)는 두께 방향으로 적층된 복수의 발광 소자(ED)들을 포함하여 단위 면적 당 배치되는 발광 소자(ED)의 개수를 증가시킬 수 있고, 이들을 직렬로 연결하여 각 서브 화소(PXn)의 휘도가 향상될 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 13은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 13을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 각 서브 화소(PXn)에 배치된 연결 전극층(CNL; CNL1, CNL2)이 더 많은 수의 연결 전극(CNE)들을 포함할 수 있다. 하나의 서브 화소(PXn)에 배치된 발광 소자(ED)들은 동일한 층에 배치된 발광 소자(ED)들도 서로 직렬로 연결될 수 있다. 본 실시예는 각 서브 화소(PXn)에 더 많은 수의 연결 전극(CNE)들이 배치된 점에서 도 3의 실시예와 차이가 있다.
표시 장치(10_1)는 제1 절연층(PAS1) 상에 배치된 제1 발광 소자(ED1)에 더하여 제1 발광 소자(ED1)들과 제1 방향(DR1)으로 이격된 제3 발광 소자(ED3)들을 더 포함할 수 있다. 또한, 표시 장치(10_1)는 제2 절연층(PAS2) 상에 배치된 제2 발광 소자(ED2)에 더하여 제2 발광 소자(ED2)들과 제1 방향(DR1)으로 이격된 제4 발광 소자(ED4)들을 더 포함할 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제1 발광 소자 그룹(ED#1)을 형성하고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 제2 발광 소자 그룹(ED#2)을 형성할 수 있다. 제1 발광 소자(ED1)들 중 적어도 일부는 제2 발광 소자(ED2)와 두께 방향으로 중첩하되, 제4 발광 소자(ED4)들과 중첩하지 않을 수 있다. 제3 발광 소자(ED3)들 중 적어도 일부는 제4 발광 소자(ED4)와 두께 방향으로 중첩하되, 제2 발광 소자(ED2)들과 중첩하지 않을 수 있다. 제1 발광 소자 그룹(ED#1)과 제2 발광 소자 그룹(ED#2)의 발광 소자(ED)들은 발광 영역(EMA)의 일정 영역에서 서로 인접하여 배치된 발광 소자(ED)들로 구분될 수 있다. 제1 발광 소자 그룹(ED#1)의 발광 소자(ED)들은 제2 발광 소자 그룹(ED#2)의 발광 소자(ED)들과 제1 방향(DR1)으로 이격되어 배치될 수 있다.
복수의 발광 소자(ED; ED1, ED2, ED3, ED4)들은 양 단부가 각각 제1 전극(RME1)과 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제1 단부가 제1 전극(RME1) 상에 놓이고 제2 단부는 제2 전극(RME2) 상에 놓일 수 있다. 반면에, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 제1 단부가 제2 전극(RME2) 상에 놓이고 제2 단부는 제1 전극(RME1) 상에 놓일 수 있다.
제1 연결 전극층(CNL1_1)은 제1 연결 전극(CNE1_1) 및 제2 연결 전극(CNE2_1)에 더하여 제5 연결 전극(CNE5_1)을 더 포함할 수 있다. 제1 연결 전극(CNE1_1)은 제1 전극(RME1) 상에 배치되어 제1 발광 소자(ED1)의 제1 단부와 접촉할 수 있다. 제2 연결 전극(CNE2_1)은 제2 전극(RME2) 상에 배치되어 제3 발광 소자(ED3)의 제2 단부와 접촉할 수 있다. 제5 연결 전극(CNE5_1)은 제1 전극(RME1) 및 제2 전극(RME2)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5_1)은 제2 전극(RME2) 상에 배치되어 제1 연결 전극(CNE1_1)과 제2 방향(DR2)으로 이격된 제1 연장부(CN_E1), 제1 전극(RME1) 상에 배치되어 제2 연결 전극(CNE2_1)과 제2 방향(DR2)으로 이격된 제2 연장부(CN_E2) 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제2 연결 전극(CNE2_1)과 제1 방향(DR1)으로 이격되고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1_1)과 제1 방향(DR1)으로 이격될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 중심부에서 제2 방향(DR2)으로 연장되어 제1 전극(RME1)과 제2 전극(RME2)에 걸쳐 배치될 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제5 연결 전극(CNE5_1)을 통해 서로 직렬로 연결될 수 있다.
제2 연결 전극층(CNL2_1)은 제3 연결 전극(CNE3_1) 및 제4 연결 전극(CNE4_1)에 더하여 제6 연결 전극(CNE6_1)을 더 포함할 수 있다. 제3 연결 전극(CNE3_1)은 제1 전극(RME1) 및 제1 연결 전극(CNE1_1) 상에 배치되어 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 제4 연결 전극(CNE4_1)은 제2 전극(RME2) 및 제2 연결 전극(CNE2_1) 상에 배치되어 제4 발광 소자(ED4)의 제2 단부와 접촉할 수 있다. 제6 연결 전극(CNE6_1)은 제2 전극(RME2) 및 제1 전극(RME1)에 걸쳐 제5 연결 전극(CNE5_1)과 중첩하도록 배치될 수 있다. 제6 연결 전극(CNE6_1)은 제5 연결 전극(CNE5_1)의 제1 연장부(CN_E1) 상에 배치되어 제3 연결 전극(CNE3_1)과 제2 방향(DR2)으로 이격된 제3 연장부(CN_E3), 제5 연결 전극(CNE5_1)의 제2 연장부(CN_E2) 상에 배치되어 제4 연결 전극(CNE4_1)과 제2 방향(DR2)으로 이격된 제4 연장부(CN_E4) 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제4 연결 전극(CNE4_1)과 제1 방향(DR1)으로 이격되고, 제4 연장부(CN_E4)는 제3 연결 전극(CNE3_1)과 제1 방향(DR1)으로 이격될 수 있다. 제2 연결부(CN_B2)는 발광 영역(EMA)의 중심부에서 제2 방향(DR2)으로 연장되어 제1 전극(RME1)과 제2 전극(RME2)에 걸쳐 제1 연결부(CN_B1)와 중첩하도록 배치될 수 있다. 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 제6 연결 전극(CNE6_1)을 통해 서로 직렬로 연결될 수 있다.
제2 연결 전극(CNE2_2)과 제4 연결 전극(CNE4_2)은 발광 영역(EMA) 내에서 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 상호 연결될 수 있다. 제3 발광 소자(ED3)는 제4 발광 소자(ED4)와 직렬로 연결될 수 있다. 즉, 표시 장치(10_1)는 각 서브 화소(PXn)의 발광 소자(ED)들이 4단 직렬 연결을 구성할 수 있다.
일 실시예에 따른 표시 장치(10_1)는 동일한 층에 배치된 발광 소자들이 서로 다른 발광 소자 그룹(ED#1, ED#2)으로 구분될 수 있고, 이들은 연결 전극(CNE)을 통해 직렬로 연결될 수 있다. 표시 장치(10_1)는 서로 다른 층에 배치된 발광 소자(ED)들에 더하여 동일한 층에 배치된 발광 소자(ED)들 사이에서도 연결 전극(CNE)을 통해 직렬로 연결될 수 있고, 단위 면적 당 휘도가 향상될 수 있다.
도 14는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 15는 도 14의 Q5-Q5'선을 따라 자른 단면도이다. 도 16은 도 14의 Q6-Q6'선, 및 Q7-Q7'선을 따라 자른 단면도이다.
도 14 내지 도 16을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 각 서브 화소(PXn)마다 더 많은 수의 전극(RME; RME1_2, RME2_2, RME3_2)들이 배치될 수 있다. 각 서브 화소(PXn)에는 더 많은 수의 발광 소자(ED)들이 배치될 수 있고, 하나의 서브 화소(PXn)에 배치된 발광 소자(ED)들은 서로 직렬 또는 병렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10_2)는 하나의 서브 화소(PXn)에 배치된 전극(RME)과 발광 소자(ED)들의 개수가 다른 점에서 도 3의 실시예와 차이가 있다.
표시 장치(10_2)는 제1 전극(RME1_2) 및 제2 전극(RME2_2)에 더하여 제3 전극(RME3_2)을 더 포함할 수 있다. 제3 전극(RME3_2)은 제2 전극(RME2_2)을 사이에 두고 제1 전극(RME1_2)과 제2 방향(DR2)으로 이격될 수 있다. 제3 전극(RME3_2)은 제2 전극(RME2_2)과도 제2 방향(DR2)으로 이격되어 대향할 수 있다. 제1 전극(RME1_2)과 유사하게, 제3 전극(RME3_2)도 제1 방향(DR1)으로 연장되어 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있고, 제1 방향(DR2)으로 이웃한 다른 서브 화소(PXn)의 제3 전극(RME3_2)과 분리부(ROP)에서 이격될 수 있다.
제3 전극(RME3_2)은 그 하부의 비아층(VIA)을 관통하는 제3 전극 컨택홀(CTA)을 통해 제4 도전층과 전기적으로 연결될 수 있다. 제3 전극(RME3_2)은 제1 전극(RME1_2)과 동일하게 제4 도전층의 도전 패턴(CDP)과 연결될 수 있고, 제1 트랜지스터(T1)로부터 전기 신호가 인가될 수 있다. 표시 장치(10_2)의 구동 시 각 서브 화소(PXn)는 제1 전극(RME1_2)과 제3 전극(RME3_2)이 동시에 신호가 인가될 수 있다.
복수의 발광 소자(ED)들은 제1 전극(RME1_2)과 제2 전극(RME2_2), 및 제2 전극(RME2_2)과 제3 전극(RME3_2) 상에 배치될 수 있다. 발광 소자(ED)는 제1 발광 소자(ED1)에 더하여 제1 절연층(PAS1) 상에서 제2 전극(RME2_2)과 제3 전극(RME3_2) 상에 배치된 제3 발광 소자(ED3)를 더 포함할 수 있다. 또한, 발광 소자(ED)는 제2 발광 소자(ED2)에 더하여 제2 절연층(PAS2) 상에서 제2 전극(RME2_2)과 제3 전극(RME3_2) 상에 배치된 제4 발광 소자(ED4)를 더 포함할 수 있다.
제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 양 단부가 제2 전극(RME2_2) 및 제3 전극(RME3_2) 상에 놓이도록 배치될 수 있다. 제3 발광 소자(ED3)는 제1 단부가 제3 전극(RME3_2) 상에 배치되고 제2 단부가 제2 전극(RME2_2) 상에 배치되는 반면, 제4 발광 소자(ED4)는 제1 단부가 제2 전극(RME2_2) 상에 배치되고 제2 단부가 제3 전극(RME3_2) 상에 배치될 수 있다. 즉, 제3 발광 소자(ED3)는 제1 단부가 향하는 방향이 제2 발광 소자(ED2)와 동일하고, 제4 발광 소자(ED4)는 제1 단부가 향하는 방향이 제1 발광 소자(ED1)와 동일할 수 있다.
일 실시예에 따르면, 제1 연결 전극(CNE1_2)과 제3 연결 전극(CNE3_2)은 제1 전극(RME1_2) 및 제3 전극(RME3_2) 상에 걸쳐 배치될 수 있다.
제1 연결 전극(CNE1_2)은 제1 전극(RME1_2) 상에 배치되어 제1 발광 소자(ED1)들의 제1 단부와 접촉하는 제1 부분(E1), 제3 전극(RME3_2) 상에 배치되어 제3 발광 소자(ED3)들의 제1 단부와 접촉하는 제2 부분(E2), 및 제1 부분(E1)과 제2 부분(E2)을 연결하는 제3 부분(E3)을 포함할 수 있다. 제3 부분(E3)은 발광 영역(EMA)의 제1 방향(DR1) 타 측에 위치한 제1 뱅크(BNL1) 상에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 다만, 이에 제한되지 않고, 제3 부분(E3)은 발광 영역(EMA) 내에 배치될 수도 있다. 제1 연결 전극(CNE1_2)은 평면도 상 제2 연결 전극(CNE2_2)의 외측면들 부분적으로 둘러싸는 형상을 가질 수 있다.
제1 연결 전극(CNE1_2)의 제1 부분(E1)과 제2 부분(E2)은 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치된다. 제1 부분(E1) 중 발광 영역(EMA)에 배치된 부분은 제1 발광 소자(ED1)와 접촉하고, 서브 영역(SA)에 배치된 부분은 제1 절연층(PAS1)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1_2)과 접촉할 수 있다. 제2 부분(E2) 중 발광 영역(EMA)에 배치된 부분은 제3 발광 소자(ED3)와 접촉하고, 서브 영역(SA)에 배치된 부분은 제1 절연층(PAS1)을 관통하는 제4 컨택부(CT4)를 통해 제3 전극(RME3_2)과 접촉할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 연결 전극(CNE1_2)을 통해 제1 전극(RME1_2) 및 제3 전극(RME3_2)과 전기적으로 연결될 수 있다.
제3 연결 전극(CNE3_2)은 제1 전극(RME1_2) 및 제1 연결 전극(CNE1_2)의 제1 부분(E1) 상에 배치되어 제2 발광 소자(ED2)들의 제2 단부와 접촉하는 제4 부분(E4), 제3 전극(RME3_2) 및 제1 연결 전극(CNE1_2)의 제2 부분(E2) 상에 배치되어 제4 발광 소자(ED4)들의 제2 단부와 접촉하는 제5 부분(E5), 및 제4 부분(E4)과 제5 부분(E5)을 연결하는 제6 부분(E6)을 포함할 수 있다. 제6 부분(E6)은 제1 방향(DR1)으로 이웃한 다른 서브 화소(PXn)의 서브 영역(SA)에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 다만, 이에 제한되지 않고, 제6 부분(E6)은 발광 영역(EMA) 내에 배치될 수도 있다. 제3 연결 전극(CNE3_2)은 평면도 상 제4 연결 전극(CNE4_2)의 외측면들 부분적으로 둘러싸는 형상을 가질 수 있다.
제3 연결 전극(CNE3_2)의 제4 부분(E4)과 제5 부분(E5)은 발광 영역(EMA) 및 다른 서브 화소(PXn)의 서브 영역(SA)에 걸쳐 배치된다. 제4 부분(E4) 중 발광 영역(EMA)에 배치된 부분은 제2 발광 소자(ED2)와 접촉하고, 제5 부분(E5) 중 발광 영역(EMA)에 배치된 부분은 제4 발광 소자(ED4)와 접촉할 수 있다. 제3 연결 전극(CNE3_2)은 제6 부분(E6)이 그 하부의 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제3 컨택부(CT3)를 통해 제2 전극(RME2_2)과 접촉할 수 있다. 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 각각 제3 연결 전극(CNE3_2)을 통해 제2 전극(RME2_2)과 전기적으로 연결될 수 있다.
제2 연결 전극(CNE2_2)은 제2 전극(RME2_3) 상에 배치되며 제1 발광 소자(ED1)의 제2 단부 및 제3 발광 소자(ED3)의 제2 단부와 접촉할 수 있다. 제2 연결 전극(CNE2_2)은 폭이 제1 연결 전극(CNE1_2)의 제1 부분(E1), 및 제2 전극(RME2_2)보다 클 수 있다. 제2 연결 전극(CNE2_2)은 제1 절연층(PAS1) 상에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와 동시에 접촉할 수 있다.
제4 연결 전극(CNE4_2)은 제2 전극(RME2_3) 및 제2 연결 전극(CNE2_3) 상에 배치되며 제2 발광 소자(ED2)의 제1 단부 및 제4 발광 소자(ED4)의 제1 단부와 접촉할 수 있다. 제4 연결 전극(CNE4_2)도 폭이 제3 연결 전극(CNE3_2)의 제4 부분(E4), 및 제2 전극(RME2_2)보다 클 수 있다. 제4 연결 전극(CNE4_2)은 제2 절연층(PAS2) 상에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)와 동시에 접촉할 수 있다.
제2 연결 전극(CNE2_2)과 제4 연결 전극(CNE4_2)은 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치되며, 서브 영역(SA)에서 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 상호 연결될 수 있다. 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)는 제2 연결 전극(CNE2_2)과 제4 연결 전극(CNE4_2)을 통해 각각 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)와 직렬로 연결될 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제1 연결 전극(CNE1_2)을 통해 각각 제1 전극(RME1_2) 및 제3 전극(RME3_2)으로부터 전기 신호를 인가 받을 수 있고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 제3 연결 전극(CNE3_2)을 통해 각각 제2 전극(RME2_2)으로부터 전기 신호를 인가 받을 수 있다. 즉, 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)와 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)는 서로 병렬로 연결되고, 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)는 서로 직렬로 연결될 수 있다. 일 실시예에 따른 표시 장치(10_2)는 제3 전극(RME3_2)을 더 포함하여 복수의 발광 소자(ED)들이 2단 직렬-2단 병렬 연결을 구성할 수 있다.
도 17은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 18은 도 17의 Q8-Q8'선을 따라 자른 단면도이다. 도 19는 도 17의 Q9-Q9'선을 따라 자른 단면도이다.
도 17 내지 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 각 서브 화소(PXn)마다 더 많은 수의 전극(RME)들과 연결 전극(CNE)들을 포함할 수 있다. 하나의 서브 화소(PXn)에 배치된 발광 소자(ED)들의 직렬 연결 수는 증가할 수 있다. 일 실시예에 따른 표시 장치(10_3)는 각 서브 화소(PXn)의 발광 소자(ED)들이 4단 직렬 연결을 구성하여 단위 면적당 휘도가 향상될 수 있다.
표시 장치(10_3)는 제1 전극(RME1_3) 및 제2 전극(RME2_3)에 더하여 제3 전극(RME3_3) 및 제4 전극(RME4_3)을 더 포함할 수 있다. 제3 전극(RME3_3)은 제1 전극(RME1_3)과 제2 전극(RME2_3) 사이에 배치되고, 제4 전극(RME4_3)은 제2 전극(RME2_3)을 사이에 두고 제3 전극(RME3_3)과 제2 방향(DR2)으로 이격될 수 있다. 제3 전극(RME3_3)은 제1 전극(RME1_3)과 제2 방향(DR2)으로 이격되어 대향하고, 제4 전극(RME4_3)은 제2 전극(RME2_3)과 제2 방향(DR2)으로 이격되어 대향할 수 있다. 제1 전극(RME1_3) 및 제2 전극(RME2_3)과 유사하게, 제3 전극(RME3_3) 및 제4 전극(RME4_3)도 제1 방향(DR1)으로 연장되어 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있고, 제1 방향(DR2)으로 이웃한 다른 서브 화소(PXn)의 제3 전극(RME3_3) 및 제4 전극(RME4_3)과 분리부(ROP)에서 이격될 수 있다. 다만, 제3 전극(RME3_3)과 제4 전극(RME4_3)은 비아층(VIA) 하부의 제4 도전층과 직접 연결되지 않을 수 있다. 제1 전극(RME1_3)과 제2 전극(RME2_3)은 제4 도전층과 직접 연결된 제1 타입 전극이고, 제3 전극(RME3_3)과 제4 전극(RME4_3)은 제4 도전층과 직접 연결되지 않은 제2 타입 전극일 수 있다.
복수의 발광 소자(ED)들은 제1 전극(RME1_3)과 제3 전극(RME3_3), 및 제2 전극(RME2_3)과 제4 전극(RME4_3) 상에 배치될 수 있다. 발광 소자(ED)는 제1 절연층(PAS1) 상에서 양 단부가 제1 전극(RME1_3) 및 제3 전극(RME3_3) 상에 배치된 제1 발광 소자(ED1)와, 제1 절연층(PAS1) 상에서 양 단부가 제2 전극(RME2_3) 및 제4 전극(RME4_3) 상에 배치된 제3 발광 소자(ED3)를 포함할 수 있다. 또한, 발광 소자(ED)는 제2 절연층(PAS2) 상에서 양 단부가 제1 전극(RME1_3) 및 제3 전극(RME3_3) 상에 배치된 제2 발광 소자(ED2)와, 제2 절연층(PAS2) 상에서 양 단부가 제2 전극(RME2_3) 및 제4 전극(RME4_3) 상에 배치된 제4 발광 소자(ED4)를 포함할 수 있다.
제1 발광 소자(ED1)와 제3 발광 소자(ED3)의 제1 단부가 향하는 방향은 서로 반대 방향이고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)의 제1 단부가 향하는 방향도 서로 반대 방향일 수 있다. 반면, 제1 발광 소자(ED1)와 제4 발광 소자(ED4)의 제1 단부가 향하는 방향은 서로 동일하고, 제2 발광 소자(ED2)와 제3 발광 소자(ED3)의 제1 단부가 향하는 방향도 서로 동일할 수 있다.
표시 장치(10_3)의 연결 전극(CNE)은 제1 발광 소자(ED1)와 제3 발광 소자(ED3) 상에 배치된 제1 연결 전극(CNE1_3)과 제2 연결 전극(CNE2_3), 및 제2 발광 소자(ED2)와 제4 발광 소자(ED4) 상에 배치된 제2 연결 전극(CNE2_3)과 제4 연결 전극(CNE4_3)을 포함한다. 이에 더하여, 연결 전극(CNE)은 제1 발광 소자(ED1) 및 제3 발광 소자(ED3) 상에 걸쳐 배치된 제5 연결 전극(CNE5_3)과, 제2 발광 소자(ED2) 및 제4 발광 소자(ED4) 상에 걸쳐 배치된 제6 연결 전극(CNE6_3)을 더 포함할 수 있다.
제1 연결 전극(CNE1_3)은 제1 절연층(PAS1) 상에서 제1 전극(RME1_3)과 중첩하도록 배치되고, 제1 발광 소자(ED1)의 제1 단부와 접촉할 수 있다. 또한, 제1 연결 전극(CNE1_3)은 서브 영역(SA)에서 제1 절연층(PAS1)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1_3)과 접촉할 수 있다. 제2 연결 전극(CNE2_3)은 제1 절연층(PAS1) 상에서 제2 전극(RME2_3)과 중첩하도록 배치되고, 제3 발광 소자(ED3)의 제2 단부와 접촉할 수 있다.
제3 연결 전극(CNE3_3)은 제2 절연층(PAS2) 상에서 제1 전극(RME1_3) 및 제1 연결 전극(CNE1_3)과 중첩하도록 배치되고, 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다. 또한, 제3 연결 전극(CNE3_3)은 서브 영역(SA)에서 제2 방향(DR2)으로 연장된 전극 연장부(CP)를 포함하고, 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제3 컨택부(CT3)를 통해 제2 전극(RME2_3)과 접촉할 수 있다. 제4 연결 전극(CNE4_3)은 제2 절연층(PAS2) 상에서 제2 전극(RME2_3) 및 제2 연결 전극(CNE2_3)과 중첩하도록 배치되고, 제4 발광 소자(ED4)의 제1 단부와 접촉할 수 있다. 제4 연결 전극(CNE4_3)은 서브 영역(SA)에서 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 연결 전극(CNE2_3)과 접촉할 수 있다.
제5 연결 전극(CNE5_3)은 제1 절연층(PAS1) 상에서 제3 전극(RME3_3)과 중첩하도록 배치된 제1 연장부(CN_E1), 제4 전극(RME4_3)과 중첩하도록 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 제1 방향(DR1) 타 측에 위치한 제1 뱅크(BNL1) 상에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 다만, 이에 제한되지 않고, 제5 연결 전극(CNE5_3)의 제1 연결부(CN_B1)는 발광 영역(EMA) 내에 배치될 수도 있다. 제5 연결 전극(CNE5_3)은 평면도 상 제2 연결 전극(CNE2_3)의 외면을 부분적으로 둘러싸는 형상을 가질 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1_3)과 제2 방향(DR2)으로 이격되고, 제2 연장부(CN_E2)는 제2 연결 전극(CNE2_3)과 제2 방향(DR2)으로 이격될 수 있다. 제1 연장부(CN_E1)는 제1 발광 소자(ED1)의 제2 단부와 접촉하고, 제2 연장부(CN_E2)는 제3 발광 소자(ED3)의 제1 단부와 접촉할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제5 연결 전극(CNE5_3)을 통해 서로 직렬로 연결될 수 있다.
또한, 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치되며, 각각 서브 영역(SA)에서 제1 절연층(PAS1)을 관통하는 제4 컨택부(CT4) 및 제5 컨택부(CT5)를 통해 제3 전극(RME3_3) 및 제4 전극(RME4_3)과 접촉할 수 있다. 제3 전극(RME3_3)과 제4 전극(RME4_3)은 하부의 제4 도전층과 직접 연결되지 않으나, 제5 연결 전극(CNE5_3)을 통해 전기 신호는 전달되어 플로팅(Floating) 되지 않은 상태일 수 있다.
제6 연결 전극(CNE6_3)은 제2 절연층(PAS2) 상에서 제3 전극(RME3_3) 및 제1 연장부(CN_E1)와 중첩하도록 배치된 제3 연장부(CN_E3), 제4 전극(RME4_3) 및 제2 연장부(CN_E2)와 중첩하도록 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제2 연결부(CN_B2)는 제1 연결부(CN_B1)와 중첩하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 제6 연결 전극(CNE6_3)의 제2 연결부(CN_B2)는 발광 영역(EMA) 내에 배치될 수도 있다. 제6 연결 전극(CNE6_3)은 평면도 상 제4 연결 전극(CNE4_3)의 외면을 부분적으로 둘러싸는 형상을 가질 수 있다. 제3 연장부(CN_E3)는 제3 연결 전극(CNE3_3)과 제2 방향(DR2)으로 이격되고, 제4 연장부(CN_E4)는 제4 연결 전극(CNE4_3)과 제2 방향(DR2)으로 이격될 수 있다. 제3 연장부(CN_E3)는 제2 발광 소자(ED2)의 제1 단부와 접촉하고, 제4 연장부(CN_E4)는 제4 발광 소자(ED4)의 제2 단부와 접촉할 수 있다. 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 제6 연결 전극(CNE6_3)을 통해 서로 직렬로 연결될 수 있다.
한편, 제6 연결 전극(CNE6_3)의 제3 연장부(CN_E3) 및 제4 연장부(CN_E4)는 제5 연결 전극(CNE5_3)과 달리 제1 방향(DR1)으로 연장되되 발광 영역(EMA) 내에 배치되고 서브 영역(SA)에는 배치되지 않을 수 있다. 제5 연결 전극(CNE5_3) 중 서브 영역(SA)에서 제4 컨택부(CT4) 및 제5 컨택부(CT5) 상에 배치된 부분은 제6 연결 전극(CNE6_3)과 두께 방향으로 중첩하지 않을 수 있다.
표시 장치(10_3)는 서로 다른 전극(RME), 및 서로 다른 층에 배치된 복수의 발광 소자(ED; ED1, ED2, ED3, ED4)들이 연결 전극(CNE)들을 통해 연결되어 4단 직렬 연결을 구성할 수 있다.
도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 20을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 각 서브 화소(PXn)마다 더 많은 수의 연결 전극(CNE)들을 포함하여, 각 서브 화소(PXn)의 발광 소자(ED)들이 8단 직렬 연결을 구성할 수 있다. 본 실시예는 표시 장치(10_4)의 각 서브 화소(PXn)에 배치된 연결 전극(CNE)들의 개수 및 발광 소자(ED)들 사이의 직렬 연결이 다른 점에서 도 17의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 발광 소자(ED)들과 연결 전극(CNE)들의 배치 및 연결에 대하여 설명하기로 한다.
도 17의 실시예와 비교하여, 일 실시예에 따른 표시 장치(10_4)는 제1 절연층(PAS1) 상에 배치된 발광 소자(ED)들로써, 제1 발광 소자(ED1), 제3 발광 소자(ED3), 제5 발광 소자(ED5) 및 제7 발광 소자(ED7)를 포함할 수 있다. 제1 발광 소자(ED1)와 제5 발광 소자(ED5)는 제1 전극(RME1_4) 및 제3 전극(RME3_4) 상에 배치된 발광 소자들이고, 제3 발광 소자(ED3) 및 제7 발광 소자(ED7)는 제2 전극(RME2_4) 및 제4 전극(RME4_4) 상에 배치된 발광 소자들일 수 있다. 또한, 표시 장치(10_4)는 제2 절연층(PAS2) 상에 배치된 발광 소자(ED)들로써, 제2 발광 소자(ED2), 제4 발광 소자(ED4), 제6 발광 소자(ED6) 및 제8 발광 소자(ED8)를 포함할 수 있다. 제2 발광 소자(ED2)와 제6 발광 소자(ED6)는 제1 전극(RME1_4) 및 제3 전극(RME3_4) 상에 배치된 발광 소자들이고, 제4 발광 소자(ED4) 및 제8 발광 소자(ED8)는 제2 전극(RME2_4) 및 제4 전극(RME4_4) 상에 배치된 발광 소자들일 수 있다. 도 13의 실시예와 유사하게, 발광 소자(ED)들은 상대적으로 인접한 발광 소자들끼리 발광 소자 그룹(ED#1, ED#2, ED#3, ED#4)을 구성할 수 있다. 제1 발광 소자(ED1)들과 제2 발광 소자(ED2)들은 제1 발광 소자 그룹(ED#1)을, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 제2 발광 소자 그룹(ED#2)을, 제5 발광 소자(ED5)와 제6 발광 소자(ED6)는 제3 발광 소자 그룹(ED#3)을, 제7 발광 소자(ED7)와 제8 발광 소자(ED8)는 제4 발광 소자 그룹(ED#4)을 구성할 수 있다.
복수의 연결 전극(CNE)들은 제1 내지 제4 연결 전극(CNE1_4, CNE2_4, CNE3_4, CNE4_4)에 더하여 제5 내지 제10 연결 전극(CNE5_4, CNE6_4, CNE7_4, CNE8_4, CNE9_4, CNE10_4)들을 더 포함할 수 있다. 제1 내지 제4 연결 전극(CNE1_4, CNE2_4, CNE3_4, CNE4_4)들의 배치 및 연결 관계는 실질적으로 도 17의 실시예와 동일하다. 다만, 제1 내지 제4 연결 전극(CNE1_4, CNE2_4, CNE3_4, CNE4_4)들은 제1 발광 소자 그룹(ED#1) 및 제2 발광 소자 그룹(ED#2)의 발광 소자(ED)들과만 접촉하도록 제1 방향(DR1)으로 연장된 길이가 도 17의 실시예에 비해 짧을 수 있다. 이들에 대한 자세한 설명은 생략하기로 한다.
제5 연결 전극(CNE5_4)은 제1 절연층(PAS1) 상에서 제3 전극(RME3_4) 및 제1 전극(RME1_4)과 중첩하도록 배치된다. 제5 연결 전극(CNE5_4)은 제1 발광 소자(ED1)들의 제2 단부 및 제5 발광 소자(ED5)들의 제1 단부와 접촉할 수 있다. 또한, 제5 연결 전극(CNE5_4)은 서브 영역(SA)에서 제4 컨택부(CT4)를 통해 제3 전극(RME3_4)과 접촉할 수 있다. 제6 연결 전극(CNE6_4)은 제2 절연층(PAS2) 상에서 제3 전극(RME3_4) 및 제1 전극(RME1_4), 또는 제5 연결 전극(CNE5_4)의 일부분과 중첩하도록 배치된다. 제6 연결 전극(CNE6_4)은 제2 발광 소자(ED2)들의 제1 단부 및 제6 발광 소자(ED6)들의 제2 단부와 접촉할 수 있다. 제5 연결 전극(CNE5_4) 및 제6 연결 전극(CNE6_4)의 평면도 상 형상은 도 13의 제5 연결 전극(CNE5_1) 및 제6 연결 전극(CNE6_1)과 유사할 수 있다.
제7 연결 전극(CNE7_4)은 제1 절연층(PAS1) 상에서 제3 전극(RME3_4) 및 제4 전극(RME4_4)과 중첩하도록 배치된다. 제7 연결 전극(CNE7_4)은 제5 발광 소자(ED5)들의 제2 단부 및 제7 발광 소자(ED7)들의 제1 단부와 접촉할 수 있다. 제8 연결 전극(CNE8_4)은 제2 절연층(PAS2) 상에서 제3 전극(RME3_4) 및 제4 전극(RME4_4), 또는 제7 연결 전극(CNE7_4)과 중첩하도록 배치된다. 제8 연결 전극(CNE8_4)은 제6 발광 소자(ED6)들의 제1 단부 및 제8 발광 소자(ED8)들의 제2 단부와 접촉할 수 있다. 제7 연결 전극(CNE7_4) 및 제8 연결 전극(CNE8_4)의 평면도 상 형상은 도 17의 제5 연결 전극(CNE5_3) 및 제6 연결 전극(CNE6_3)과 유사할 수 있다. 도면에서는 제7 연결 전극(CNE7_4)과 제8 연결 전극(CNE8_4)이 제1 뱅크(BNL1) 상에서 절곡된 형상으로 예시되어 있으나, 이에 제한되지 않는다. 제7 연결 전극(CNE7_4)과 제8 연결 전극(CNE8_4)은 발광 영역(EMA) 내에서 절곡될 수도 있다.
제9 연결 전극(CNE9_4)은 제1 절연층(PAS1) 상에서 제2 전극(RME2_4) 및 제4 전극(RME4_4)과 중첩하도록 배치된다. 제9 연결 전극(CNE9_4)은 제7 발광 소자(ED7)들의 제2 단부 및 제3 발광 소자(ED3)들의 제1 단부와 접촉할 수 있다. 제10 연결 전극(CNE10_4)은 제2 절연층(PAS2) 상에서 제2 전극(RME2_4) 및 제4 전극(RME4_4), 또는 제9 연결 전극(CNE9_4)과 중첩하도록 배치된다. 제10 연결 전극(CNE10_4)은 제8 발광 소자(ED8)들의 제1 단부 및 제4 발광 소자(ED4)들의 제2 단부와 접촉할 수 있다. 제9 연결 전극(CNE9_4) 및 제10 연결 전극(CNE10_4)의 평면도 상 형상은 제6 연결 전극(CNE6_4)과 유사할 수 있다.
표시 장치(10_4)는 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)가 제2 연결 전극(CNE2_4) 및 제4 연결 전극(CNE4_4)을 통해 직렬로 연결될 수 있다. 또한, 복수의 발광 소자 그룹(ED#1, ED#2, ED#3, ED#4)들은 복수의 연결 전극(CNE)들을 통해 직렬로 연결될 수 있다. 이에 따라, 표시 장치(10_4)는 발광 소자(ED)들이 8단 직렬 연결을 구성하여 각 서브 화소(PXn)의 휘도가 더욱 향상될 수 있다.
한편, 상술한 바와 같이, 복수의 전극(RME1_4, RME2_4, RME3_4, RME4_4)들은 발광 영역(EMA) 내에서 분리부(ROP)를 기준으로 각각 분리될 수 있다. 이 경우, 각 전극(RME1_4, RME2_4, RME3_4, RME4_4)들은 분리부(ROP)를 기준으로 제1 방향(DR1) 일 측과 타 측으로 나뉘어진 전극으로 나뉘어질 수 있고, 이들은 각각 서로 다른 전극 그룹을 구성할 수 있다. 하나의 전극이 발광 영역(EMA)의 분리부(ROP)를 기준으로 나뉘어진 실시예에서, 연결 전극(CNE)들 중 다른 전극(RME)들에 걸쳐 배치되도록 발광 영역(EMA) 내에서 절곡된 연결 전극들, 예컨대 제5 연결 전극(CNE5_4), 제6 연결 전극(CNE6_4), 제9 연결 전극(CNE9_4) 및 제10 연결 전극(CNE10_4)은 절곡된 부분인 연결부가 발광 영역(EMA) 내의 분리부(ROP)에 배치될 수도 있다.
도 21은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 21을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 발광 소자(ED)들이 8단 직렬 연결을 구성하되, 연결 전극(CNE)들의 배치는 도 20의 표시 장치(10_4)와 다를 수 있다. 또한, 서로 직렬로 연결된 발광 소자(ED; ED1, ED2, ED3, ED4)들의 배치도 도 20의 표시 장치(10_4)와 다를 수 있다.
도 20의 실시예와 비교하여, 일 실시예에 따른 표시 장치(10_5)는 제1 절연층(PAS1) 상에 배치된 발광 소자로서, 제1 발광 소자(ED1)와 제7 발광 소자(ED7)가 제1 전극(RME1_5) 및 제3 전극(RME3_5) 상에 배치되고, 제3 발광 소자(ED3)와 제5 발광 소자(ED5)가 제2 전극(RME2_5) 및 제4 전극(RME4_5) 상에 배치된다. 또한, 표시 장치(10_5)는 제2 절연층(PAS2) 상에 배치된 발광 소자로서, 제2 발광 소자(ED2)와 제8 발광 소자(ED8)가 제1 전극(RME1_5) 및 제3 전극(RME3_5) 상에 배치되고, 제4 발광 소자(ED4)와 제6 발광 소자(ED6)가 제2 전극(RME2_5) 및 제4 전극(RME4_5) 상에 배치된다.
제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 각각 제1 연결 전극(CNE1_5) 및 제3 연결 전극(CNE3_5)을 통해 제1 타입 전극인 제1 전극(RME1_5) 및 제2 전극(RME2_5)과 전기적으로 연결될 있다. 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 각각 제2 연결 전극(CNE2_5) 및 제4 연결 전극(CNE4_5)을 통해 서로 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2_5)과 제4 연결 전극(CNE4_5)은 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 서로 연결될 수 있다. 몇몇 실시예에서, 제2 컨택부(CT2)는 발광 영역(EMA) 내에 형성될 수 있으나, 이에 제한되지 않는다. 도 17의 실시예예서 제3 컨택부(CT3)와 유사하게, 제2 컨택부(CT2)는 발광 영역(EMA)이 아닌 다른 서브 화소(PXn)의 서브 영역(SA)에 배치될 수도 있다.
제5 발광 소자(ED5)는 제5 연결 전극(CNE5_5)을 통해 제1 연결 전극(CNE1_5)과 전기적으로 연결되고, 제7 발광 소자(ED7)는 제7 연결 전극(CNE7_5)을 통해 제5 발광 소자(ED5)와 전기적으로 연결되며, 제3 발광 소자(ED3)는 제9 연결 전극(CNE9_5)을 통해 제7 발광 소자(ED7)와 전기적으로 연결될 수 있다.
제5 연결 전극(CNE5_5)은 제1 절연층(PAS1) 상에서 제3 전극(RME3_5) 및 제4 전극(RME4_5)과 중첩하도록 배치되도록 서브 영역(SA)에 걸쳐 절곡된 형상을 가질 수 있다. 제5 연결 전극(CNE5_5)은 발광 영역(EMA)에 배치된 부분이 제1 발광 소자(ED1)의 제2 단부 및 제5 발광 소자(ED5)의 제1 단부와 접촉하고, 서브 영역(SA)에 배치된 부분이 제4 컨택부(CT4) 및 제5 컨택부(CT5)를 통해 제3 전극(RME3_5) 및 제4 전극(RME4_5)과 접촉할 수 있다.
제7 연결 전극(CNE7_5)은 제1 절연층(PAS1) 상에서 제2 전극(RME2_5) 및 제1 전극(RME1_5)과 중첩하도록 배치되도록 발광 영역(EMA) 내에서 절곡된 형상을 가질 수 있다. 제7 연결 전극(CNE7_5)은 제5 발광 소자(ED5)의 제2 단부 및 제7 발광 소자(ED7)의 제1 단부와 접촉할 수 있다. 제7 연결 전극(CNE7_5)의 평면도 상 형상은 도 17의 제5 연결 전극(CNE5_4)과 유사하되, 제2 방향(DR2)으로 절곡된 부분의 길이가 더 길고 제2 전극(RME2_5) 및 제1 전극(RME1_5)에 걸쳐 배치된 점에서 차이가 있다.
제9 연결 전극(CNE9_5)도 제1 절연층(PAS1) 상에서 제3 전극(RME3_5) 및 제4 전극(RME4_5)과 중첩하도록 배치되도록 제1 뱅크(BNL1) 상에서 절곡된 형상을 가질 수 있다. 제9 연결 전극(CNE9_5)은 발광 영역(EMA)에 배치된 부분이 제7 발광 소자(ED7)의 제2 단부 및 제3 발광 소자(ED3)의 제1 단부와 접촉할 수 있다. 제9 연결 전극(CNE9_5)의 평면도 상 형상은 도 17의 제7 연결 전극(CNE7_4)과 유사할 수 있다.
제4 발광 소자(ED4)는 제10 연결 전극(CNE10_5)을 통해 제8 발광 소자(ED8)와 전기적으로 연결되고, 제8 발광 소자(ED8)는 제8 연결 전극(CNE8_5)을 통해 제6 발광 소자(ED6)와 전기적으로 연결되며, 제6 발광 소자(ED6)는 제6 연결 전극(CNE6_5)을 통해 제3 연결 전극(CNE3_5)과 전기적으로 연결될 수 있다.
제10 연결 전극(CNE10_5)은 제2 절연층(PAS2) 상에서 제9 연결 전극(CNE9_5)과 중첩하도록 배치된다. 제10 연결 전극(CNE10_5)도 제1 뱅크(BNL1) 상에서 절곡된 형상을 가질 수 있고, 발광 영역(EMA)에 배치된 부분이 제4 발광 소자(ED4)의 제2 단부 및 제8 발광 소자(ED8)의 제1 단부와 접촉할 수 있다. 제10 연결 전극(CNE10_5)의 평면도 상 형상은 제9 연결 전극(CNE9_5)과 동일할 수 있다.
제8 연결 전극(CNE8_5)은 제2 절연층(PAS2) 상에서 제7 연결 전극(CNE7_5)과 중첩하도록 배치된다. 제8 연결 전극(CNE8_5)도 발광 영역(EMA) 내에서 절곡된 형상을 가질 수 있고, 제8 발광 소자(ED8)의 제2 단부 및 제6 발광 소자(ED6)의 제1 단부와 접촉할 수 있다. 제8 연결 전극(CNE8_5)의 평면도 상 형상은 제7 연결 전극(CNE7_5)과 동일할 수 있다.
제6 연결 전극(CNE6_5)은 제2 절연층(PAS2) 상에서 제5 연결 전극(CNE5_5)과 중첩하도록 배치된다. 제6 연결 전극(CNE6_5)도 서브 영역(SA)에 걸쳐 절곡된 형상을 가질 수 있고, 제6 발광 소자(ED6)의 제2 단부 및 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 제6 연결 전극(CNE6_5)의 평면도 상 형상은 제5 연결 전극(CNE5_5)과 유사하되, 서브 영역(SA)에서 제4 및 제5 컨택부(CT4, CT5)를 통해 전극(RME)들과 접촉하지 않는 점에서 차이가 있다.
도면에서는 제6 연결 전극(CNE6_5)이 서브 영역(SA)에서 절곡되고, 제9 연결 전극(CNE9_5)과 제10 연결 전극(CNE10_5)이 제1 뱅크(BNL1) 상에서 절곡된 형상으로 예시되어 있으나, 이에 제한되지 않는다. 이들은 발광 영역(EMA) 내에서 절곡될 수도 있다.
표시 장치(10_5)는 발광 소자(ED)들이 8단 직렬 연결을 구성하여 각 서브 화소(PXn)의 휘도가 향상될 수 있으며, 복수의 전극(RME)들에 걸쳐 배치된 연결 전극(CNE)들이 전극(RME) 상에 배치된 위치가 서로 동일할 수 있다. 예를 들어, 제5 연결 전극(CNE5_5)은 발광 영역(EMA)에 배치된 부분이 각각 제3 전극(RME3_5)의 제2 방향(DR2) 타 측과 제4 전극(RME4_5)의 제2 방향(DR2) 타 측일 수 있다. 이와 유사하게, 제7 연결 전극(CNE7_5)은 발광 영역(EMA)에 배치된 부분이 각각 제2 전극(RME2_5)의 제2 방향(DR2) 일 측과 제1 전극(RME1_5)의 제2 방향(DR2) 일 측일 수 있다. 본 실시예는 도 20의 실시예와 유사하게 발광 소자(ED)들의 8단 직렬 연결을 구성하면서 연결 전극(CNE)들의 배치를 달리하여 연결 전극(CNE)과 전극(RME)이 중첩된 오버레이(Overlay) 설계가 용이한 이점이 있다.
도 22는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 22를 참조하면, 일 실시예에 따른 표시 장치(10_6)는 제2 발광 소자(ED2)들 상에 배치된 제3 절연층(PAS3)과 제3 발광 소자(ED3)들을 더 포함할 수 있다. 표시 장치(10_6)는 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)에 더하여, 두께 방향으로 적층된 제3 발광 소자(ED3)를 더 포함하여 단위 면적 당 배치된 발광 소자(ED)들의 수가 더 증가할 수 있다.
제2 발광 소자(ED2) 및 제2 연결 전극층(CNL2) 상에는 제3 절연층(PAS3)이 배치될 수 있다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되며, 제2 발광 소자(ED2)와 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)을 덮도록 배치될 수 있다.
복수의 제3 발광 소자(ED3)들은 제3 절연층(PAS3) 상에 직접 배치될 수 있다. 제1 발광 소자(ED1)와 유사하게, 제3 발광 소자(ED3)들도 양 단부가 제1 전극(RME1) 및 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 또한, 제3 발광 소자(ED3)들은 제1 단부가 제1 전극(RME1) 상에 놓이고 제2 단부가 제2 전극(RME2) 상에 놓일 수 있다. 즉, 제3 발광 소자(ED3)는 제1 단부의 배향 방향이 제1 발광 소자(ED1)와 동일하되 제2 발광 소자(ED2)와 반대일 수 있다.
제5 연결 전극(CNE5)은 제3 절연층(PAS3) 상에서 제1 전극(RME1) 및 제3 연결 전극(CNE3)과 중첩하도록 배치될 수 있다. 제6 연결 전극(CNE6)은 제3 절연층(PAS3) 상에서 제2 전극(RME2) 및 제4 연결 전극(CNE4)과 중첩하도록 배치될 수 있다. 제5 연결 전극(CNE5)은 제3 발광 소자(ED3)의 제1 단부와 접촉하고 제6 연결 전극(CNE6)은 제3 발광 소자(ED3)의 제2 단부와 접촉할 수 있다.
도면에 도시하지 않았으나, 제3 연결 전극(CNE3)은 제3 절연층(PAS3)을 관통하는 컨택부를 통해 제5 연결 전극(CNE5)과 접촉하고, 제6 연결 전극(CNE6)은 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 컨택부를 통해 제2 전극(RME2)과 접촉할 수 있다. 도 3의 실시예와 달리, 제3 연결 전극(CNE3)은 전극 연장부(CP)가 생략될 수 있다. 제2 발광 소자(ED2)는 제3 절연층(PAS3) 상에 배치된 연결 전극(CNE)들을 통해 제3 발광 소자(ED3)와 직렬로 연결될 수 있다.
도 23은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 23을 참조하면, 일 실시예에 따른 표시 장치(10_7)는 제조 공정 중 발광 소자(ED)들의 정렬 위치를 고정시키는 절연층을 더 포함할 수 있다. 제1 발광 소자(ED1)들 상에 배치된 제4 절연층(PAS4) 및 제2 발광 소자(ED2)들 상에 배치된 제5 절연층(PAS5)을 더 포함할 수 있다. 제4 절연층(PAS4) 및 제5 절연층(PAS5)은 연결 전극(CNE)들을 형성하는 공정 이전에 발광 소자(ED; ED1, ED2)들을 부분적으로 덮도록 배치될 수 있다. 제4 절연층(PAS4) 및 제5 절연층(PAS5)은 연결 전극(CNE)들을 형성하는 공정에서 발광 소자(ED)들이 이탈하는 것을 방지할 수 있다. 본 실시예는 제1 발광 소자(ED1) 및 제2 발광 소자(ED2) 상에 배치된 제4 절연층(PAS4) 및 제5 절연층(PAS5)을 더 포함하는 점에서 도 4의 실시예와 차이가 있다.
제4 절연층(PAS4)은 제1 절연층(PAS1)과 제1 발광 소자(ED1) 상에 부분적으로 배치될 수 있다. 예를 들어, 제4 절연층(PAS4)은 제1 발광 소자(ED1)의 외면을 부분적으로 감싸도록 배치되며, 제1 발광 소자(ED1)의 양 단부는 덮지 않도록 배치될 수 있다. 제4 절연층(PAS4) 중 제1 발광 소자(ED1) 상에 배치된 부분은 평면도상 제1 절연층(PAS1) 상에서 제1 방향(DR1)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다.
제5 절연층(PAS5)은 제2 절연층(PAS2)과 제2 발광 소자(ED2) 상에 부분적으로 배치될 수 있다. 예를 들어, 제5 절연층(PAS5)은 제2 발광 소자(ED2)의 외면을 부분적으로 감싸도록 배치되며, 제2 발광 소자(ED2)의 양 단부는 덮지 않도록 배치될 수 있다. 제5 절연층(PAS5) 중 제2 발광 소자(ED2) 상에 배치된 부분은 평면도상 제2 절연층(PAS2) 상에서 제1 방향(DR1)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다.
제4 절연층(PAS4)과 제5 절연층(PAS5)은 발광 소자(ED; ED1, ED2)들을 보호함과 동시에 표시 장치(10_7)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다.
제1 연결 전극층(CNL1)의 연결 전극(CNE1, CNE2)들은 제4 절연층(PAS4) 상에서 서로 이격되어 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 발광 소자(ED1)의 제1 단부와 접촉하며 일부분이 제4 절연층(PAS4) 상에 배치되고, 제2 연결 전극(CNE2)은 제1 발광 소자(ED1)의 제2 단부와 접촉하며 일부분이 제4 절연층(PAS4) 상에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제4 절연층(PAS4) 중 제1 발광 소자(ED1)를 감싸는 부분 상에서 서로 제2 방향(DR2)으로 이격될 수 있다.
이와 유사하게, 제2 연결 전극층(CNL2)의 연결 전극(CNE3, CNE4)들은 제5 절연층(PAS5) 상에서 서로 이격되어 배치될 수 있다. 제3 연결 전극(CNE3)은 제2 발광 소자(ED2)의 제2 단부와 접촉하며 일부분이 제5 절연층(PAS5) 상에 배치되고, 제4 연결 전극(CNE4)은 제2 발광 소자(ED2)의 제1 단부와 접촉하며 일부분이 제5 절연층(PAS5) 상에 배치될 수 있다. 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제5 절연층(PAS5) 중 제2 발광 소자(ED2)를 감싸는 부분 상에서 서로 제2 방향(DR2)으로 이격될 수 있다.
일 실시예에 따른 표시 장치(10_7)는 발광 소자(ED; ED1, ED2)들을 감싸는 절연층(PAS4, PAS5)들을 더 포함하여 발광 소자(ED)들이 제조 공정에서 이탈하는 것을 방지할 수 있다.
도 24는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 24를 참조하면, 일 실시예에 따른 표시 장치(10_8)는 각 연결 전극층(CNL)의 연결 전극(CNE)들이 서로 다른 층에 배치될 수 있다. 표시 장치(10_8)는 제6 절연층(PAS6) 및 제7 절연층(PAS7)을 더 포함하여 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2), 및 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)이 서로 다른 층에 배치될 수 있다. 본 실시예는 표시 장치(10_8)가 더 많은 수의 절연층(PAS6, PAS7)들을 포함하는 점에서 도 23의 실시예와 차이가 있다.
제6 절연층(PAS6)은 제1 절연층(PAS1), 제4 절연층(PAS4) 및 제2 연결 전극(CNE2) 상에 배치될 수 있다. 제6 절연층(PAS6)은 제1 절연층(PAS1) 및 제4 절연층(PAS4) 상에 전면적으로 배치되되, 제1 연결 전극(CNE1)이 배치되는 제1 발광 소자(ED1)의 제1 단부는 노출하도록 배치될 수 있다. 제1 연결 전극(CNE1)은 일부분이 제6 절연층(PAS6) 상에 배치되며, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제6 절연층(PAS6)에 의해 상호 절연될 수 있다.
이와 유사하게, 제7 절연층(PAS7)은 제2 절연층(PAS2), 제5 절연층(PAS5) 및 제4 연결 전극(CNE4) 상에 배치될 수 있다. 제7 절연층(PAS7)은 제2 절연층(PAS2) 및 제5 절연층(PAS5) 상에 전면적으로 배치되되, 제3 연결 전극(CNE3)이 배치되는 제2 발광 소자(ED2)의 제2 단부는 노출하도록 배치될 수 있다. 제3 연결 전극(CNE3)은 일부분이 제7 절연층(PAS7) 상에 배치되며, 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제7 절연층(PAS7)에 의해 상호 절연될 수 있다.
이상의 실시예들에서는 동일한 연결 전극층(CNL)에 배치된 연결 전극(CNE)들이 동시에 형성될 수 있다. 다만, 본 실시예에 따른 표시 장치(10_8)는 각 연결 전극(CNE)들 사이에 적어도 하나의 절연층들이 배치되어 각각 다른 공정에서 형성될 수 있다. 예를 들어, 제1 발광 소자(ED1)를 배치한 뒤 제4 절연층(PAS4)을 형성하면, 제2 연결 전극(CNE2)을 먼저 형성하고, 순차적으로 제6 절연층(PAS6)과 제1 연결 전극(CNE1)을 형성할 수 있다. 또한, 제2 발광 소자(ED2)를 배치한 뒤 제5 절연층(PAS5)을 형성하면, 제4 연결 전극(CNE4)을 먼저 형성하고 순차적으로 제7 절연층(PAS7)과 제3 연결 전극(CNE3)을 형성할 수 있다. 본 실시예에 따른 표시 장치(10_8)는 동일한 발광 소자(ED; ED1, ED2)와 접촉하는 연결 전극(CNE)들을 절연층(예를 들어 제6 절연층(PAS6) 및 제7 절연층(PAS7))을 통해 상호 절연시킴에 따라, 제조 공정에서 연결 전극 재료들의 잔사에 따른 단락 문제를 방지할 수 있다.
도 25는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 25를 참조하면, 일 실시예에 따른 표시 장치(10_9)는 각 전극(RME)들과 비아층(VIA) 사이에 배치된 제2 뱅크(BNL2)들을 더 포함할 수 있다. 복수의 전극(RME)들은 발광 영역(EMA)에 배치된 부분이 제2 뱅크(BNL2) 상에 배치되며, 발광 소자(ED)들은 서로 이격된 제2 뱅크(BNL2)들 사이에 배치될 수 있다. 본 실시예의 표시 장치(10_9)는 전극(RME)의 하부에 배치된 제2 뱅크(BNL2)들을 더 포함하는 점에서 도 4의 실시예와 차이가 있다.
제2 뱅크(BNL2)는 비아층(VIA) 상에 직접 배치될 수 있다. 제2 뱅크(BNL2)는 발광 영역(EMA)의 중심에서 제1 방향(DR1)으로 연장되어 배치될 수 있다. 표시 장치(10_9)는 각 서브 화소(PXn)에 복수의 제2 뱅크(BNL2)들이 배치되며, 이들은 서로 이격될 수 있다. 예를 들어, 제2 뱅크(BNL2)는 각 발광 영역(EMA)에서 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 각각 서로 다른 제2 뱅크(BNL2) 상에 배치될 수 있다.
제2 뱅크(BNL2)들은 제1 방향(DR1)으로 연장된 길이가 제1 뱅크(BNL1)가 둘러싸는 영역의 제1 방향(DR1) 길이보다 작을 수 있다. 즉, 제2 뱅크(BNL2)는 각 서브 화소(PXn)의 발광 영역(EMA) 내에 배치되어 표시 영역(DPA) 전면에서 비교적 좁은 폭을 갖고 일 방향으로 연장된 섬형의 패턴을 형성할 수 있다.
제2 뱅크(BNL2)는 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제2 뱅크(BNL2)의 돌출된 부분은 경사진 측면을 가질 수 있다. 다만, 이에 제한되지 않고 제2 뱅크(BNL2)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제2 뱅크(BNL2)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
일 실시예에서, 제1 전극(RME1) 및 제2 전극(RME2)의 제2 방향(DR2)으로 측정된 폭은 제2 뱅크(BNL2)보다 작을 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 제2 뱅크(BNL2)의 일 측면만을 덮도록 배치될 수 있다. 다만, 이에 제한되지 않고 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 제2 뱅크(BNL2)보다 클 수 있고, 전극(RME)들은 제2 뱅크(BNL2)의 양 측면을 덮을 수도 있다. 복수의 전극(RME)들은 적어도 제2 뱅크(BNL2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
또한, 복수의 전극(RME)들이 제2 방향(DR2)으로 이격된 간격은 제2 뱅크(BNL2)들 사이의 간격보다 좁을 수 있다. 표시 장치(10_9)가 제2 뱅크(BNL2)들을 더 포함하더라도, 각 전극(RME)들은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
일 실시예에서, 제1 전극(RME1)과 제2 전극(RME2)은 제2 뱅크(BNL2)의 적어도 일 측면을 덮도록 배치될 수 있다. 제2 뱅크(BNL2)들은 소정의 높이를 갖고 측면이 경사지거나 곡률진 형상을 가질 수 있고, 발광 소자(ED)들은 제2 방향(DR2)으로 이격된 제2 뱅크(BNL2)들 사이에 배치된다. 발광 소자(ED)에서 생성된 광들은 발광 소자(ED)들의 양 단부 방향으로 방출될 수 있고, 상기 광들은 제2 뱅크(BNL2)의 측면 상에 놓인 전극(RME)을 향해 진행할 수 있다. 상술한 바와 같이, 전극(RME)들은 반사율이 높은 재료를 포함할 수 있고, 발광 소자(ED)에서 방출된 광들은 전극(RME)에서 비아층(VIA)의 상부 방향으로 반사될 수 있다. 표시 장치(10_9)는 비아층(VIA)과 전극(RME) 사이에 배치된 제2 뱅크(BNL2)들을 더 포함하여 전면 출광 효율이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
RME: 전극
ED: 발광 소자
CNE: 연결 전극

Claims (20)

  1. 제1 기판;
    상기 제1 기판 상에 배치되고 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에서 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 제1 발광 소자들;
    상기 제1 전극 상에 배치되어 상기 제1 발광 소자의 일 단부와 접촉하는 제1 연결 전극, 및 상기 제2 전극 상에 배치되어 상기 제1 발광 소자의 타 단부와 접촉하는 제2 연결 전극;
    상기 제1 발광 소자, 상기 제1 연결 전극 및 상기 제2 연결 전극 상에 배치된 제2 절연층;
    상기 제2 절연층 상에서 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 제2 발광 소자들; 및
    상기 제1 연결 전극 상에 배치되어 상기 제2 발광 소자의 일 단부와 접촉하는 제3 연결 전극, 및 상기 제2 연결 전극 상에 배치되어 상기 제2 발광 소자의 타 단부와 접촉하는 제4 연결 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 제1 발광 소자들 중 적어도 일부는 상기 제2 발광 소자와 두께 방향으로 중첩하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 각각 제1 반도체층, 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하고,
    상기 제1 발광 소자는 상기 제1 반도체층이 배치된 일 단부가 향하는 방향이 상기 제2 발광 소자의 상기 제1 반도체층이 배치된 일 단부가 향하는 방향과 반대인 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 연결 전극은 상기 제1 절연층을 관통하는 제1 컨택부를 통해 상기 제1 전극과 접촉하고,
    상기 제4 연결 전극은 상기 제2 절연층을 관통하는 제2 컨택부를 통해 상기 제2 연결 전극과 접촉하며,
    상기 제3 연결 전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제3 컨택부를 통해 상기 제2 전극과 접촉하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제3 연결 전극은 상기 제1 전극 및 상기 제2 전극에 걸쳐 배치된 전극 연장부를 더 포함하고,
    상기 전극 연장부는 상기 제3 컨택부를 통해 상기 제2 전극과 접촉하는 표시 장치.
  6. 제4 항에 있어서,
    상기 제2 연결 전극은 상기 제1 전극 및 상기 제2 전극과 직접 연결되지 않는 표시 장치.
  7. 제4 항에 있어서,
    상기 제1 기판 상에 배치된 복수의 전압 배선 및 도전 패턴을 포함하는 도전층, 및 상기 도전층과 상기 제1 전극 및 상기 제2 전극 사이에 배치된 비아층을 더 포함하고,
    상기 제1 전극은 상기 비아층을 관통하는 제1 전극 컨택홀을 통해 상기 도전 패턴과 연결되고,
    상기 제2 전극은 상기 비아층을 관통하는 제2 전극 컨택홀을 통해 상기 전압 배선 중 어느 하나와 연결된 표시 장치.
  8. 제4 항에 있어서,
    발광 영역 및 상기 발광 영역과 제1 방향으로 이격된 서브 영역을 더 포함하고,
    상기 제1 발광 소자 및 상기 제2 발광 소자들은 상기 발광 영역 내에 배치되고,
    상기 제1 전극 및 상기 제2 전극은 상기 제1 방향으로 연장되어 상기 발광 영역 및 상기 서브 영역에 걸쳐 배치되며,
    상기 제1 컨택부, 및 상기 제3 컨택부는 상기 서브 영역에 배치된 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 전극을 사이에 두고 상기 제1 전극과 이격된 제3 전극;
    상기 제1 절연층 상에서 상기 제2 전극 및 상기 제3 전극 상에 배치된 복수의 제3 발광 소자들; 및
    상기 제2 전극 및 상기 제3 전극 상에 배치된 복수의 제4 발광 소자들을 더 포함하고,
    상기 제2 절연층은 상기 제3 발광 소자 상에도 배치되며 상기 제4 발광 소자는 상기 제2 절연층 상에 직접 배치된 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 연결 전극은 상기 제1 전극 상에 배치된 제1 부분, 상기 제3 전극 상에 배치되어 상기 제3 발광 소자의 일 단부와 접촉하는 제2 부분, 및 상기 제1 부분과 상기 제2 부분을 연결하는 제2 부분을 포함하고,
    상기 제3 연결 전극은 상기 제1 부분 상에 배치된 제4 부분, 상기 제2 부분 상에 배치되어 상기 제4 발광 소자의 일 단부와 접촉하는 제5 부분, 및 상기 제4 부분과 상기 제5 부분을 연결하는 제6 부분을 포함하며,
    제2 연결 전극은 상기 제3 발광 소자들의 타 단부와 접촉하고, 상기 제4 연결 전극은 상기 제4 발광 소자들의 타 단부와 접촉하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제2 발광 소자, 상기 제3 연결 전극 및 상기 제4 연결 전극 상에 배치된 제3 절연층;
    상기 제3 절연층 상에서 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 제3 발광 소자들;
    상기 제3 연결 전극 상에 배치되어 상기 제3 발광 소자의 일 단부와 접촉하는 제5 연결 전극; 및
    상기 제4 연결 전극 상에 배치되어 상기 제3 발광 소자의 타 단부와 접촉하는 제6 연결 전극을 더 포함하는 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 절연층 상에 배치되어 상기 제1 발광 소자 및 상기 제2 발광 소자들이 배치된 영역을 둘러싸는 제1 뱅크를 더 포함하고,
    상기 제2 절연층은 상기 제1 뱅크 상에도 배치된 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 발광 소자와 상기 제2 절연층 사이에 배치된 제4 절연층, 및 상기 제2 발광 소자 상에 배치된 제5 절연층을 더 포함하고,
    상기 제1 연결 전극 및 상기 제2 연결 전극은 일부분이 상기 제4 절연층 상에 배치되고,
    상기 제3 연결 전극과 상기 제4 연결 전극은 일부분이 상기 제5 절연층 상에 배치된 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 연결 전극과 상기 제2 절연층 사이에 배치된 제6 절연층, 및 상기 제4 연결 전극 상에 배치된 제7 절연층을 더 포함하고,
    상기 제1 연결 전극은 일부분이 상기 제6 절연층 상에 배치되고 상기 제3 연결 전극은 일부분이 상기 제7 절연층 상에 배치된 표시 장치.
  15. 제12 항에 있어서,
    상기 제1 기판과 상기 제1 전극 사이 및 상기 제1 기판과 상기 제2 전극 사이에 배치되어 서로 이격된 복수의 제2 뱅크들을 더 포함하고,
    상기 제1 발광 소자들은 상기 제2 뱅크들 사이에 배치된 표시 장치.
  16. 발광 영역과 상기 발광 영역과 제1 방향으로 이격된 서브 영역;
    상기 제1 방향으로 연장되어 상기 발광 영역 및 상기 서브 영역에 걸쳐 배치되고 서로 제2 방향으로 이격된 복수의 전극들로서, 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제2 전극을 사이에 두고 상기 제3 전극과 상기 제2 방향으로 이격된 제4 전극;
    상기 제2 방향으로 이격된 상기 전극들 상에 배치된 복수의 발광 소자들로서, 상기 제1 전극과 상기 제3 전극 상에 배치된 복수의 제1 발광 소자들과 제2 발광 소자들, 및 상기 제2 전극과 상기 제4 전극 상에 배치된 제3 발광 소자들과 제4 발광 소자들;
    상기 제1 전극 상에 배치되어 상기 제1 발광 소자와 접촉하는 제1 연결 전극;
    상기 제2 전극 상에 배치되어 상기 제3 발광 소자와 접촉하는 제2 연결 전극;
    상기 제1 연결 전극 상에 배치되어 상기 제2 발광 소자와 접촉하는 제3 연결 전극;
    상기 제2 연결 전극 상에 배치되어 상기 제4 발광 소자와 접촉하는 제4 연결 전극;
    상기 제3 전극과 상기 제4 전극 상에 배치되어 상기 제1 발광 소자 및 상기 제3 발광 소자와 접촉하는 제5 연결 전극; 및
    상기 제5 연결 전극 상에 배치되어 상기 제2 발광 소자 및 상기 제4 발광 소자와 접촉하는 제6 연결 전극을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 복수의 전극들 상에 배치된 제1 절연층; 및
    상기 제1 절연층 상에 배치된 제2 절연층을 더 포함하고,
    상기 제1 발광 소자 및 상기 제3 발광 소자는 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고,
    상기 제2 발광 소자 및 상기 제4 발광 소자는 상기 제2 절연층 상에 배치된 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 연결 전극, 상기 제2 연결 전극, 및 상기 제5 연결 전극은 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고,
    상기 제3 연결 전극, 상기 제4 연결 전극, 및 상기 제6 연결 전극은 상기 제2 절연층 상에 배치된 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 연결 전극은 상기 제1 절연층을 관통하는 제1 컨택부를 통해 상기 제1 전극과 접촉하고,
    상기 제4 연결 전극은 상기 제2 절연층을 관통하는 제2 컨택부를 통해 상기 제2 연결 전극과 접촉하며,
    상기 제3 연결 전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제3 컨택부를 통해 상기 제2 전극과 접촉하고,
    상기 제5 연결 전극은 상기 제1 절연층을 관통하는 제4 컨택부 및 제5 컨택부를 통해 상기 제3 전극 및 상기 제4 전극과 각각 접촉하는 표시 장치.
  20. 제17 항에 있어서,
    상기 복수의 제1 발광 소자들 중 적어도 일부는 상기 제2 발광 소자와 두께 방향으로 중첩하고,
    상기 제3 발광 소자들 중 적어도 일부는 상기 제4 발광 소자와 두께 방향으로 중첩하는 표시 장치.
KR1020200116522A 2020-09-11 2020-09-11 표시 장치 KR20220034945A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200116522A KR20220034945A (ko) 2020-09-11 2020-09-11 표시 장치
US17/411,664 US20220085246A1 (en) 2020-09-11 2021-08-25 Display device
EP21867162.6A EP4213205A1 (en) 2020-09-11 2021-09-10 Display device
CN202180062345.8A CN116114063A (zh) 2020-09-11 2021-09-10 显示装置
PCT/KR2021/012341 WO2022055297A1 (ko) 2020-09-11 2021-09-10 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200116522A KR20220034945A (ko) 2020-09-11 2020-09-11 표시 장치

Publications (1)

Publication Number Publication Date
KR20220034945A true KR20220034945A (ko) 2022-03-21

Family

ID=80627144

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200116522A KR20220034945A (ko) 2020-09-11 2020-09-11 표시 장치

Country Status (5)

Country Link
US (1) US20220085246A1 (ko)
EP (1) EP4213205A1 (ko)
KR (1) KR20220034945A (ko)
CN (1) CN116114063A (ko)
WO (1) WO2022055297A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102574603B1 (ko) * 2016-07-15 2023-09-07 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
US10658346B2 (en) * 2017-03-20 2020-05-19 Hong Kong Beida Jade Bird Display Limited Making semiconductor devices by stacking strata of micro LEDs
KR102666834B1 (ko) * 2018-12-07 2024-05-21 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200085977A (ko) * 2019-01-07 2020-07-16 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200088959A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법

Also Published As

Publication number Publication date
EP4213205A1 (en) 2023-07-19
CN116114063A (zh) 2023-05-12
WO2022055297A1 (ko) 2022-03-17
US20220085246A1 (en) 2022-03-17

Similar Documents

Publication Publication Date Title
KR20210148536A (ko) 표시 장치 및 이의 제조 방법
KR20210148539A (ko) 표시 장치
KR20220021949A (ko) 표시 장치
KR20210143969A (ko) 표시 장치
KR20220025986A (ko) 표시 장치
KR20220021947A (ko) 표시 장치
KR20220100746A (ko) 표시 장치
KR20220037017A (ko) 표시 장치 및 이의 제조 방법
KR20220058761A (ko) 표시 장치
KR20210143350A (ko) 표시 장치
KR20220044034A (ko) 표시 장치 및 이의 제조 방법
KR20220019195A (ko) 표시 장치
KR20220033630A (ko) 표시 장치
KR20220034945A (ko) 표시 장치
EP4060734A1 (en) Display device
KR20220054480A (ko) 발광 소자 및 이를 포함하는 표시 장치
KR20220034267A (ko) 표시 장치
KR20220058756A (ko) 표시 장치
KR20220091675A (ko) 표시 장치
KR20220097711A (ko) 표시 장치
KR20220130286A (ko) 표시 장치 및 이의 제조 방법
KR20220051056A (ko) 표시 장치
KR20220113566A (ko) 표시 장치
KR20220044043A (ko) 표시 장치
KR20220118571A (ko) 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination